KR102385965B1 - 반도체 장치의 제조 방법 - Google Patents

반도체 장치의 제조 방법 Download PDF

Info

Publication number
KR102385965B1
KR102385965B1 KR1020187035416A KR20187035416A KR102385965B1 KR 102385965 B1 KR102385965 B1 KR 102385965B1 KR 1020187035416 A KR1020187035416 A KR 1020187035416A KR 20187035416 A KR20187035416 A KR 20187035416A KR 102385965 B1 KR102385965 B1 KR 102385965B1
Authority
KR
South Korea
Prior art keywords
protective film
semiconductor
sealing body
manufacturing
support substrate
Prior art date
Application number
KR1020187035416A
Other languages
English (en)
Other versions
KR20190045091A (ko
Inventor
도모노리 시노다
다쿠 네모토
하야토 나카니시
Original Assignee
린텍 가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 린텍 가부시키가이샤 filed Critical 린텍 가부시키가이샤
Priority to KR1020227010945A priority Critical patent/KR102487681B1/ko
Publication of KR20190045091A publication Critical patent/KR20190045091A/ko
Application granted granted Critical
Publication of KR102385965B1 publication Critical patent/KR102385965B1/ko

Links

Images

Classifications

    • C—CHEMISTRY; METALLURGY
    • C09—DYES; PAINTS; POLISHES; NATURAL RESINS; ADHESIVES; COMPOSITIONS NOT OTHERWISE PROVIDED FOR; APPLICATIONS OF MATERIALS NOT OTHERWISE PROVIDED FOR
    • C09J—ADHESIVES; NON-MECHANICAL ASPECTS OF ADHESIVE PROCESSES IN GENERAL; ADHESIVE PROCESSES NOT PROVIDED FOR ELSEWHERE; USE OF MATERIALS AS ADHESIVES
    • C09J201/00—Adhesives based on unspecified macromolecular compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/568—Temporary substrate used as encapsulation process aid
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/52—Mounting semiconductor bodies in containers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/29—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the material, e.g. carbon
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/11—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/27—Manufacturing methods
    • C—CHEMISTRY; METALLURGY
    • C09—DYES; PAINTS; POLISHES; NATURAL RESINS; ADHESIVES; COMPOSITIONS NOT OTHERWISE PROVIDED FOR; APPLICATIONS OF MATERIALS NOT OTHERWISE PROVIDED FOR
    • C09J—ADHESIVES; NON-MECHANICAL ASPECTS OF ADHESIVE PROCESSES IN GENERAL; ADHESIVE PROCESSES NOT PROVIDED FOR ELSEWHERE; USE OF MATERIALS AS ADHESIVES
    • C09J2203/00—Applications of adhesives in processes or use of adhesives in the form of films or foils
    • C09J2203/326—Applications of adhesives in processes or use of adhesives in the form of films or foils for bonding electronic components such as wafers, chips or semiconductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto

Abstract

점착제층을 갖는 지지 기판 (10) 의 상기 점착제층에, 회로면 (W1) 및 소자 이면 (W2) 을 갖는 복수의 반도체 소자를, 소자 이면 (W2) 을 상기 점착제층을 향하게 하여 첩착하는 공정과, 지지 기판 (10) 에 첩착된 상기 반도체 소자를 봉지하여, 봉지체 (3) 를 형성하는 공정과, 외부 단자 전극을 봉지체 (3) 에 형성하여, 지지 기판 (10) 에 첩착된 상기 반도체 소자와 상기 외부 단자 전극을 전기적으로 접속시키는 공정과, 상기 반도체 소자와 상기 외부 단자 전극을 전기적으로 접속시킨 후에, 지지 기판 (10) 을 봉지체 (3) 로부터 박리하여 상기 반도체 소자의 소자 이면 (W2) 을 노출시키는 공정과, 노출된 상기 반도체 소자의 소자 이면 (W2) 에 경화성의 보호막 형성층을 형성하는 공정과, 상기 보호막 형성층을 경화시켜 보호막을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.

Description

반도체 장치의 제조 방법
본 발명은, 반도체 장치의 제조 방법에 관한 것이다.
최근, 전자 기기의 소형화, 경량화, 및 고기능화가 진행되고 있다. 전자 기기에 탑재되는 반도체 장치에도, 소형화, 박형화, 및 고밀도화가 요구되고 있다. 반도체 칩 (간단히, 칩이라고 칭하는 경우가 있다) 은, 그 사이즈에 가까운 패키지에 실장되는 경우가 있다. 이와 같은 패키지는, 칩 스케일 패키지 (Chip Scale Package；CSP) 라고 칭해지는 경우도 있다. CSP 를 제조하는 프로세스의 하나로서, 웨이퍼 레벨 패키지 (Wafer Level Package；WLP) 를 들 수 있다. WLP 에 있어서는, 다이싱에 의해 패키지를 개편화하기 전에, 칩 회로 형성면에 외부 전극 등을 형성하고, 최종적으로는 칩을 포함하는 패키지 웨이퍼를 다이싱하여, 개편화한다. WLP 로는, 팬인 (Fan-In) 형과 팬아웃 (Fan-Out) 형을 들 수 있다. 팬아웃형의 WLP (이하, FO-WLP 라고 약기하는 경우가 있다) 에 있어서는, 반도체 칩을, 칩 사이즈보다 큰 영역이 되도록 봉지 부재로 덮어 반도체 칩 봉지체를 형성하고, 재배선층이나 외부 전극을, 반도체 칩의 회로면뿐만 아니라 봉지 부재의 표면 영역에 있어서도 형성한다.
예를 들어, 특허문헌 1 에는, 칩 임시 고정용의 점착 테이프를 사용한 WLP 등의 제조 방법이 기재되어 있다. 특허문헌 1 의 방법에 있어서는, 칩의 회로면을, 기판 상의 점착 테이프의 점착제층을 향하게 하여 첩착 (貼着) 하는 방식 (페이스다운 방식이라고 칭하는 경우가 있다) 에 의해 칩을 첩착하고 있다.
일본 공개특허공보 2012-62372호
특허문헌 1 의 방법에 있어서는, 칩을 수지 봉지한 후에, 점착 테이프 및 기판을, 칩을 수지에 의해 봉지하여 이루어지는 층 (칩 봉지층이라고 칭하는 경우가 있다) 으로부터 박리하고, 노출된 회로면에 전극을 형성하고 있다. 이와 같이, 특허문헌 1 의 방법에 있어서는, 칩 회로면에 전극을 형성할 때에 칩 봉지층은 기판에 의해 지지되어 있지 않기 때문에, 봉지 수지의 경화에 수반되는 응력에 의해, 칩 봉지층의 휨이 발생할 우려가 있다. 칩 봉지층의 휨이 발생하면, 칩 회로면에 재배선층 및 전극을 형성하기 어렵다.
본 발명의 목적은, 봉지체의 휨을 억제할 수 있는 반도체 장치의 제조 방법을 제공하는 것이다.
본 발명의 일 양태에 관련된 반도체 장치의 제조 방법은, 회로면 및 상기 회로면과는 반대측의 소자 이면을 갖는 복수의 반도체 소자를, 점착제층을 갖는 지지 기판의 상기 점착제층에, 상기 소자 이면을 상기 점착제층을 향하게 하여, 첩착하는 공정과, 상기 지지 기판에 첩착된 상기 반도체 소자를 봉지하여, 봉지체를 형성하는 공정과, 외부 단자 전극을 상기 봉지체에 형성하여, 상기 지지 기판에 첩착된 상기 반도체 소자와 상기 외부 단자 전극을 전기적으로 접속시키는 공정과, 상기 반도체 소자와 상기 외부 단자 전극을 전기적으로 접속시킨 후에, 상기 지지 기판을 상기 봉지체로부터 박리하여 상기 반도체 소자의 상기 소자 이면을 노출시키는 공정과, 노출된 상기 반도체 소자의 상기 소자 이면에 경화성의 보호막 형성층을 형성하는 공정과, 상기 보호막 형성층을 경화시켜 보호막을 형성하는 공정을 포함하는 것을 특징으로 한다.
본 발명의 일 양태에 관련된 반도체 장치의 제조 방법에 있어서, 상기 보호막을 형성한 후에, 상기 봉지체를 제 1 지지 시트에 첩착하는 공정과, 상기 제 1 지지 시트에 첩착된 상기 봉지체를 개편화하는 공정을 추가로 포함하는 것이 바람직하다.
본 발명의 일 양태에 관련된 반도체 장치의 제조 방법에 있어서, 상기 반도체 소자와 상기 외부 단자 전극을 전기적으로 접속시킨 후로서, 상기 지지 기판을 상기 봉지체로부터 박리하기 전에, 상기 봉지체를 제 2 지지 시트에 첩착하는 공정을 추가로 포함하고, 상기 봉지체의 상기 외부 단자 전극을 상기 제 2 지지 시트를 향하게 하여 첩착하는 것이 바람직하다.
본 발명의 일 양태에 관련된 반도체 장치의 제조 방법에 있어서, 상기 봉지체를 상기 제 2 지지 시트에 첩착하고, 상기 지지 기판을 상기 봉지체로부터 박리한 후에, 노출된 상기 반도체 소자의 상기 소자 이면에 상기 보호막 형성층을 형성하는 것이 바람직하다.
본 발명의 일 양태에 관련된 반도체 장치의 제조 방법에 있어서, 상기 보호막을 형성한 후에, 상기 제 2 지지 시트에 첩착된 상기 봉지체를 개편화하는 공정을 추가로 포함하는 것이 바람직하다.
본 발명의 일 양태에 관련된 반도체 장치의 제조 방법에 있어서, 상기 보호막을 형성한 후에, 상기 봉지체를 상기 제 2 지지 시트로부터 박리하여, 제 3 지지 시트에 첩착하는 공정과, 상기 제 3 지지 시트에 첩착된 상기 봉지체를 개편화하는 공정을 추가로 포함하는 것이 바람직하다.
본 발명의 일 양태에 의하면, 봉지체의 휨을 억제할 수 있는 반도체 장치의 제조 방법을 제공할 수 있다.
도 1a 는, 제 1 실시형태에 관련된 반도체 장치의 제조 방법을 설명하는 단면도이다.
도 1b 는, 제 1 실시형태에 관련된 반도체 장치의 제조 방법을 설명하는 단면도이다.
도 1c 는, 제 1 실시형태에 관련된 반도체 장치의 제조 방법을 설명하는 단면도이다.
도 2a 는, 도 1a, 도 1b 및 도 1c 에 계속해서, 제 1 실시형태에 관련된 제조 방법을 설명하는 단면도이다.
도 2b 는, 도 1a, 도 1b 및 도 1c 에 계속해서, 제 1 실시형태에 관련된 제조 방법을 설명하는 단면도이다.
도 2c 는, 도 1a, 도 1b 및 도 1c 에 계속해서, 제 1 실시형태에 관련된 제조 방법을 설명하는 단면도이다.
도 2d 는, 도 1a, 도 1b 및 도 1c 에 계속해서, 제 1 실시형태에 관련된 제조 방법을 설명하는 단면도이다.
도 3a 는, 도 2a, 도 2b, 도 2c 및 도 2d 에 계속해서, 제 1 실시형태에 관련된 제조 방법을 설명하는 단면도이다.
도 3b 는, 도 2a, 도 2b, 도 2c 및 도 2d 에 계속해서, 제 1 실시형태에 관련된 제조 방법을 설명하는 단면도이다.
도 4 는, 제 1 실시형태에서 사용하는 양면 점착 시트의 단면도이다.
도 5a 는, 제 2 실시형태에 관련된 반도체 장치의 제조 방법을 설명하는 단면도이다.
도 5b 는, 제 2 실시형태에 관련된 반도체 장치의 제조 방법을 설명하는 단면도이다.
도 5c 는, 제 2 실시형태에 관련된 반도체 장치의 제조 방법을 설명하는 단면도이다.
도 5d 는, 제 2 실시형태에 관련된 반도체 장치의 제조 방법을 설명하는 단면도이다.
도 6a 는, 제 3 실시형태에 관련된 반도체 장치의 제조 방법을 설명하는 단면도이다.
도 6b 는, 제 3 실시형태에 관련된 반도체 장치의 제조 방법을 설명하는 단면도이다.
〔제 1 실시형태〕
이하, 본 실시형태에 관련된 반도체 장치의 제조 방법에 대해 설명한다.
본 실시형태에 관련된 반도체 장치의 제조 방법은,
회로면 및 상기 회로면과는 반대측의 소자 이면을 갖는 복수의 반도체 소자를, 점착제층을 갖는 지지 기판의 상기 점착제층에, 상기 소자 이면을 상기 점착제층을 향하게 하여, 첩착하는 공정과,
상기 지지 기판에 첩착된 상기 반도체 소자를 봉지하여, 봉지체를 형성하는 공정과,
외부 단자 전극을 상기 봉지체에 형성하여, 상기 지지 기판에 첩착된 상기 반도체 소자와 상기 외부 단자 전극을 전기적으로 접속시키는 공정과,
상기 반도체 소자와 상기 외부 단자 전극을 전기적으로 접속시킨 후에, 상기 지지 기판을 상기 봉지체로부터 박리하여 상기 반도체 소자의 상기 소자 이면을 노출시키는 공정과,
노출된 상기 반도체 소자의 상기 소자 이면에 경화성의 보호막 형성층을 형성하는 공정과,
상기 보호막 형성층을 경화시켜 보호막을 형성하는 공정과,
상기 보호막을 형성한 후에, 상기 봉지체를 제 1 지지 시트에 첩착하는 공정과,
상기 제 1 지지 시트에 첩착된 상기 봉지체를 개편화하는 공정을 포함한다.
도 1 (도 1a, 도 1b 및 도 1c), 도 2 (도 2a, 도 2b, 도 2c 및 도 2d) 및 도 3 (도 3a 및 도 3b) 은, 본 실시형태에 관련된 반도체 장치의 제조 방법의 일례를 나타내는 도면이다.
(반도체 칩 첩착 공정)
도 1a 및 도 1b 에는, 점착제층을 갖는 지지 기판 (10) 에, 반도체 소자로서의 반도체 칩 (CP) 을 첩착시키는 공정 (반도체 칩 첩착 공정이라고 칭하는 경우가 있다) 을 설명하는 단면 개략도가 나타내어져 있다. 또한, 도 1a 에는, 반도체 칩 (CP) 이 1 개 나타내어져 있지만, 본 실시형태에서는, 도 1b 에 나타내는 바와 같이 복수의 반도체 칩 (CP) 을 점착제층에 첩착시킨다. 반도체 칩 (CP) 을 첩착시킬 때에는, 1 개씩 첩착시켜도 되고, 복수의 반도체 칩 (CP) 을 동시에 첩착시켜도 된다.
본 실시형태에서는, 지지 기판 (10) 에 첩착된 양면 점착 시트 (20) 가 구비하는 점착제층에 반도체 칩 (CP) 이 첩착된다.
·양면 점착 시트
도 4 에는, 양면 점착 시트 (20) 의 단면 개략도가 나타내어져 있다.
양면 점착 시트 (20) 는, 기재 (21) 와, 제 1 점착제층 (22) 과, 제 2 점착제층 (23) 을 갖는다. 기재 (21) 는, 제 1 기재면 (211) 과, 제 1 기재면 (211) 과는 반대측의 제 2 기재면 (212) 을 갖는다.
제 1 점착제층 (22) 은, 제 1 기재면 (211) 에 형성되어 있다.
제 2 점착제층 (23) 은, 제 2 기재면 (212) 에 형성되어 있다.
본 실시형태에서는, 제 1 점착제층 (22) 에 반도체 칩 (CP) 이 첩착되고, 제 2 점착제층 (23) 이 지지 기판 (10) 에 첩착된다.
도 1 에 나타내는 바와 같이, 본 실시형태에서 사용하는 반도체 칩 (CP) 은, 접속 단자 (W3) 가 형성된 회로면 (W1) 과, 회로면 (W1) 과는 반대측의 소자 이면 (W2) 을 갖는다. 본 실시형태에서는, 소자 이면 (W2) 을 제 1 점착제층 (22) 에 첩착시킨다. 이와 같이, 회로면 (W1) 을 위를 향하게 하여 제 1 점착제층 (22) 에 첩착시키는 방식을, 페이스업 방식이라고 칭하는 경우가 있다.
제 1 점착제층 (22) 은, 점착제를 함유하고 있다. 제 1 점착제층 (22) 에 함유되는 점착제는, 특별히 한정되지 않고, 다양한 종류의 점착제를 제 1 점착제층 (22) 에 적용할 수 있다. 제 1 점착제층 (22) 에 함유되는 점착제로는, 예를 들어, 고무계, 아크릴계, 실리콘계, 폴리에스테르계, 및 우레탄계 등으로 이루어지는 군에서 선택되는 점착제를 들 수 있다. 또한, 점착제의 종류는, 용도 및 첩착되는 피착체의 종류 등을 고려하여 선택된다. 제 1 점착제층 (22) 에 에너지선 중합성 화합물이 배합되어 있는 경우에는, 제 1 점착제층 (22) 에 지지 기판 (10) 측으로부터 에너지선을 조사하여, 에너지선 중합성 화합물을 경화시킨다. 에너지선 중합성 화합물을 경화시키면, 제 1 점착제층 (22) 의 응집력이 높아져, 제 1 점착제층 (22) 과 반도체 칩 (CP) 사이의 점착력, 그리고 제 1 점착제층 (22) 과 봉지 부재 사이의 점착력을 저하, 또는 소실시킬 수 있다. 에너지선으로는, 예를 들어, 자외선 (UV) 및 전자선 (EB) 등을 들 수 있고, 자외선이 바람직하다.
제 1 점착제층 (22) 은, 가열에 의해 발포되는 발포제를 함유해도 된다. 이 경우, 가열에 의해 발포제를 발포시킴으로써, 제 1 점착제층 (22) 과 반도체 칩 (CP) 사이의 점착력, 그리고 제 1 점착제층 (22) 과 봉지 부재 사이의 점착력을 저하, 또는 소실시킬 수 있다.
제 2 점착제층 (23) 도, 점착제를 함유하고 있다. 제 2 점착제층 (23) 에 함유되는 점착제는 특별히 한정되지 않고, 지지 기판 (10) 과 양면 점착 시트 (20) 를 고정시킬 수 있는 재질이면 된다. 제 2 점착제층 (23) 에 함유되는 점착제는, 필요에 따라 양면 점착 시트 (20) 를 지지 기판 (10) 으로부터 박리할 수 있는 점착제인 것이 바람직하다.
·지지 기판
지지 기판 (10) 은, 반도체 칩 (CP) 및 봉지체를 지지하기 위한 기판이다. 지지 기판 (10) 은, 반도체 칩 (CP) 및 봉지체를 지지할 수 있는 재질로 형성되어 있으면 특별히 한정되지 않는다. 지지 기판 (10) 은, 경질 재료로 형성되어 있는 것이 바람직하다. 본 실시형태에 있어서, 지지 기판 (10) 은, 유리제인 것이 바람직하다. 또, 지지 기판 (10) 은, 경질 플라스틱 필름제인 것도 바람직하다.
(봉지 공정)
도 1c 에는, 복수의 반도체 칩 (CP) 을 봉지하는 공정 (봉지 공정이라고 칭하는 경우가 있다) 을 설명하는 단면 개략도가 나타내어져 있다.
봉지 부재 (30) 를 사용하여 복수의 반도체 칩 (CP) 을 봉지하는 방법은, 특별히 한정되지 않는다. 본 실시형태에서는, 반도체 칩 (CP) 의 회로면 (W1) 측이 봉지 부재 (30) 로 덮이지 않도록, 봉지 부재 (30) 를 사용하여 봉지함으로써 봉지체 (3) 가 형성된다. 복수의 반도체 칩 (CP) 사이에도 봉지 부재 (30) 가 충전되어 있다. 도 1c 에 나타내는 바와 같이, 봉지체 (3) 의 표면에 있어서, 반도체 칩 (CP) 의 회로면 (W1) 및 접속 단자 (W3) 가 노출된다.
봉지 부재 (30) 의 재질로는, 수지제인 것이 바람직하고, 예를 들어, 에폭시 수지 등을 들 수 있다. 봉지 부재 (30) 로서 사용되는 에폭시 수지에는, 예를 들어, 페놀 수지, 엘라스토머, 무기 충전재, 및 경화 촉진제 등이 함유되어 있어도 된다. 예를 들어, 액상의 봉지 수지를 사용하여 반도체 칩 (CP) 의 회로면 (W1) 측이 봉지 부재 (30) 로 덮이지 않도록 봉지할 수 있다.
봉지 공정과 다음 공정 사이에 봉지 부재 (30) 를 추가로 경화시키는 공정 (추가의 경화 공정이라고 칭하는 경우가 있다) 을 실시해도 된다. 이 공정에서는, 봉지 수지층을 가열하여 경화를 촉진시키는 방법을 예로서 들 수 있다. 또한, 추가의 경화 공정을 실시하지 않고 봉지 공정에 있어서의 가열에 의해 봉지 부재 (30) 를 충분히 경화시켜도 된다.
(재배선층 형성 공정)
도 2a 에는, 반도체 칩 (CP) 과 전기적으로 접속하는 재배선층 (4) 을 형성하는 공정 (재배선층 형성 공정이라고 칭하는 경우가 있다) 을 설명하는 단면 개략도가 나타내어져 있다.
본 실시형태에서는, 재배선층 (4) 과, 봉지체 (3) 의 표면에 노출되어 있는 접속 단자 (W3) 를 전기적으로 접속시킨다. 본 실시형태에 있어서는, 재배선층 (4) 을, 회로면 (W1) 및 봉지체 (3) 의 면 상에 형성한다. 재배선층 (4) 을 형성하는 방법은, 종래 공지된 방법을 채용할 수 있다.
재배선층 (4) 은, 외부 단자 전극을 접속시키기 위한 외부 전극 패드 (41) 를 갖는다. 본 실시형태에서는, 복수의 외부 전극 패드 (41) 가, 재배선층 (4) 의 표면측에 형성되어 있다.
(외부 단자 전극 접속 공정)
도 2b 에는, 재배선층 (4) 에 외부 단자 전극 (5) 을 전기적으로 접속시키는 공정 (외부 단자 전극 접속 공정이라고 칭하는 경우가 있다) 을 설명하는 단면 개략도가 나타내어져 있다. 이 외부 단자 전극 접속 공정에 의해, 반도체 칩 (CP) 과 외부 단자 전극 (5) 이 전기적으로 접속된다.
본 실시형태에서는, 외부 전극 패드 (41) 에, 땜납 볼 등의 외부 단자 전극 (5) 을 재치 (載置) 하고, 땜납 접합 등에 의해, 외부 단자 전극 (5) 과 외부 전극 패드 (41) 를 전기적으로 접속시킨다. 땜납 볼의 재질은, 특별히 한정되지 않는다. 땜납 볼의 재질로는, 예를 들어, 납 함유 땜납 및 무연 땜납 등을 들 수 있다.
(지지 기판 박리 공정)
도 2c 에는, 지지 기판 (10) 을 봉지체 (3) 로부터 박리하여 반도체 칩 (CP) 의 소자 이면 (W2) 을 노출시키는 공정 (지지 기판 박리 공정이라고 칭하는 경우가 있다) 을 설명하는 단면 개략도가 나타내어져 있다.
지지 기판 (10) 을 봉지체 (3) 로부터 박리하는 방법은 특별히 한정되지 않는다. 지지 기판 박리 공정의 방법으로는, 지지 기판 (10) 을 양면 점착 시트 (20) 로부터 박리한 후에, 양면 점착 시트 (20) 를 봉지체 (3) 로부터 박리하는 방법을 들 수 있다. 또, 지지 기판 박리 공정의 방법으로는, 지지 기판 (10) 과 양면 점착 시트 (20) 를 일체적으로 봉지체 (3) 로부터 박리하는 방법을 들 수 있다.
제 1 점착제층 (22) 에 에너지선 중합성 화합물이 배합되어 있는 경우에는, 제 1 점착제층 (22) 에 지지 기판 (10) 측으로부터 에너지선을 조사하여, 에너지선 중합성 화합물을 경화시킨다. 에너지선 중합성 화합물을 경화시키면, 제 1 점착제층 (22) 의 응집력이 높아져, 제 1 점착제층 (22) 과 봉지체 (3) 사이의 점착력을 저하, 또는 소실시킬 수 있다. 에너지선으로는, 예를 들어, 자외선 (UV) 및 전자선 (EB) 등을 들 수 있고, 자외선이 바람직하다. 제 1 점착제층 (22) 과 봉지체 (3) 사이의 점착력을 저하, 또는 소실시키는 방법은, 에너지선 조사에 한정되지 않는다. 이 점착력을 저하시키는 방법, 또는 소실시키는 방법으로는, 예를 들어, 가열에 의한 방법, 가열 및 에너지선 조사에 의한 방법, 그리고 냉각에 의한 방법을 들 수 있다.
(보호막 형성층 형성 공정)
도 2d 에는, 노출된 반도체 칩 (CP) 의 소자 이면 (W2) 에 경화성의 보호막 형성층 (60) 을 형성하는 공정 (보호막 형성층 형성 공정이라고 칭하는 경우가 있다) 을 설명하는 단면 개략도가 나타내어져 있다. 본 실시형태에서는, 봉지체 (3) 의 이면 (재배선층 (4) 등이 형성되어 있는 면과는 반대측의 면) 측에, 보호막 형성층 (60) 을 형성함으로써, 소자 이면 (W2) 을 덮는다.
본 실시형태에 있어서의 보호막 형성층 (60) 으로는, 예를 들어, 열 경화성, 및 에너지선 경화성의 어느 보호막 형성층을 사용할 수 있다. 본 실시형태에 있어서의 보호막 형성층 (60) 은, 외부로부터 에너지를 받아 경화되는 경화성의 접착제 조성물을 함유하는 재료를 사용하여 형성되는 것이 바람직하다. 당해 경화성의 접착제 조성물을 함유하는 접착 시트를 봉지체 (3) 의 이면에 첩부하고, 보호막 형성층 (60) 을 형성하여, 소자 이면 (W2) 을 덮는 것이 보다 바람직하다.
외부로부터 공급되는 에너지로는, 예를 들어, 자외선, 전자선, 및 열 등을 들 수 있다. 보호막 형성층 (60) 은, 자외선 경화형 접착제, 및 열 경화형 접착제의 적어도 어느 1 종을 함유하고 있는 것이 바람직하다. 보호막 형성층 (60) 은, 열 경화형 접착제를 함유하는 열 경화성의 층인 것도 바람직하고, 자외선 경화형 접착제를 함유하는 자외선 경화성의 층인 것도 바람직하다.
보호막 형성층 (60) 을 형성한 후, 보호막 형성층 (60) 을 경화시켜 보호막 (60A) (도 3a 참조) 을 형성하는 공정 (보호막 형성 공정이라고 칭하는 경우가 있다) 을 실시한다.
(제 1 지지 시트 첩착 공정)
도 3a 에는, 보호막 형성층 (60) 을 경화시켜 보호막 (60A) 을 형성한 후, 링 프레임 (RF) 이 첩착된 제 1 지지 시트 (70) 에 봉지체 (3) 를 첩착하는 공정 (제 1 지지 시트 첩착 공정이라고 칭하는 경우가 있다) 을 설명하는 단면 개략도가 나타내어져 있다.
본 실시형태에 있어서의 제 1 지지 시트 (70) 는, 반도체 장치의 제조 공정에서 사용되는 다이싱 시트인 것이 바람직하다. 다이싱 시트로서의 제 1 지지 시트 (70) 는, 기재 필름 및 점착제층을 갖는 것이 바람직하다. 보호막 (60A) 을 제 1 지지 시트 (70) 의 점착제층을 향하게 하여, 제 1 지지 시트 (70) 에 봉지체 (3) 를 첩착한다. 이 경우, 제 1 지지 시트 (70) 의 점착제층 상에, 링 프레임 (RF) 을 재치하고, 링 프레임 (RF) 을 가볍게 가압하여, 링 프레임 (RF) 과 제 1 지지 시트 (70) 를 고정시킨다. 그 후, 링 프레임 (RF) 의 환형상의 내측에서 노출되는 점착제층을 봉지체 (3) 의 보호막 (60A) 에 대고 눌러, 제 1 지지 시트 (70) 에 봉지체 (3) 를 고정시킨다.
(개편화 공정)
도 3b 에는, 제 1 지지 시트 (70) 에 첩착된 봉지체 (3) 를 개편화하는 공정 (개편화 공정라고 칭하는 경우가 있다) 을 설명하는 단면 개략도가 나타내어져 있다.
본 실시형태에서는, 봉지체 (3) 를 반도체 칩 (CP) 단위로 개편화한다. 봉지체 (3) 를 개편화하는 방법은, 특별히 한정되지 않는다. 개편화하는 방법으로는, 예를 들어, 다이싱 소 등의 절단 수단을 사용하여 개편화하는 방법, 및 레이저 조사법 등을 들 수 있다.
봉지체 (3) 를 개편화함으로써, 반도체 장치로서의 반도체 패키지 (1) 가 제조된다.
본 실시형태의 반도체 장치의 제조 방법은, 반도체 패키지 (1) 를, 프린트 배선 기판 등에 실장하는 공정 (실장 공정이라고 칭하는 경우가 있다) 을 포함하는 것도 바람직하다. 반도체 패키지 (1) 는, 소자 이면 (W2) 에 보호막 (60A) 이 부착된 채로 제 1 지지 시트 (70) 로부터 픽업된다.
·실시형태의 효과
본 실시형태에 의하면, 봉지 공정에 있어서, 지지 기판 (10) 에 의해 반도체 칩 (CP) 이 지지되어 있으므로, 봉지 부재 (30) 로 반도체 칩 (CP) 을 봉지하였을 때의 휨을 억제할 수 있다.
본 실시형태에 의하면, 지지 기판 (10) 으로 봉지체 (3) 를 지지한 채로, 재배선층 형성 공정 및 외부 단자 전극 접속 공정을 실시할 수 있다. 봉지체가 휘어져 있으면 봉지체의 표면이 만곡되어, 재배선층 및 외부 단자 전극을 형성하기 어렵지만, 봉지체 (3) 의 휨이 억제되어 있으므로, 봉지체 (3) 중의 복수의 반도체 칩 (CP) 에 대해 재배선층 (4) 및 외부 단자 전극 (5) 을 양호한 정밀도로 형성할 수 있다.
또, 봉지체 (3) 는, 지지 기판 (10) 에 의해 지지되어 있으므로, 봉지체 (3) 의 핸들링성이 향상된다. 특히, 반도체 칩 (CP) 의 두께 및 봉지체 (3) 의 두께가 얇은 경우에는, 본 실시형태에 관련된 반도체 소자의 제조 방법은 유효하다.
〔제 2 실시형태〕
다음으로, 본 발명의 제 2 실시형태에 대해 설명한다.
본 실시형태에 관련된 반도체 장치의 제조 방법은,
회로면 및 상기 회로면과는 반대측의 소자 이면을 갖는 복수의 반도체 소자를, 점착제층을 갖는 지지 기판의 상기 점착제층에, 상기 소자 이면을 상기 점착제층을 향하게 하여, 첩착하는 공정과,
상기 지지 기판에 첩착된 상기 반도체 소자를 봉지하여, 봉지체를 형성하는 공정과,
외부 단자 전극을 상기 봉지체에 형성하여, 상기 지지 기판에 첩착된 상기 반도체 소자와 상기 외부 단자 전극을 전기적으로 접속시키는 공정과,
상기 반도체 소자와 상기 외부 단자 전극을 전기적으로 접속시킨 후에, 상기 봉지체를 상기 제 2 지지 시트에 첩착하는 공정과,
상기 봉지체를 상기 제 2 지지 시트에 첩착한 후에, 상기 지지 기판을 상기 봉지체로부터 박리하여 상기 반도체 소자의 상기 소자 이면을 노출시키는 공정과,
노출된 상기 반도체 소자의 상기 소자 이면에 경화성의 보호막 형성층을 형성하는 공정과,
상기 보호막 형성층을 경화시켜 보호막을 형성하는 공정과,
상기 제 2 지지 시트에 첩착된 상기 봉지체를 개편화하는 공정을 포함한다.
상기 봉지체는, 상기 외부 단자 전극을 제 2 지지 시트를 향하게 하여 제 2 지지 시트에 첩착된다.
본 실시형태에 관련된 반도체 장치의 제조 방법에 있어서, 제 1 실시형태의 반도체 칩 첩착 공정부터 외부 단자 전극 접속 공정까지와 동일한 공정이 실시된다.
본 실시형태에 관련된 반도체 장치의 제조 방법은, 외부 단자 전극 접속 공정 후의 공정이, 제 1 실시형태와 주로 상이하다. 제 2 실시형태는, 그 밖의 점에 있어서 제 1 실시형태와 동일하기 때문에, 설명을 생략 또는 간략화한다.
도 5 (도 5a, 도 5b, 도 5c 및 도 5d) 는, 본 실시형태에 관련된 반도체 장치의 제조 방법의 일례를 나타내는 도면이다.
(제 2 지지 시트 첩착 공정)
도 5a 에는, 반도체 칩 (CP) 에 외부 단자 전극 (5) 을 전기적으로 접속시킨 후로서, 지지 기판 (10) 을 봉지체 (3) 로부터 박리하기 전에, 봉지체 (3) 를 제 2 지지 시트 (71) 에 첩착하는 공정 (제 2 지지 시트 첩착 공정이라고 칭하는 경우가 있다) 을 설명하는 단면 개략도가 나타내어져 있다.
제 2 지지 시트 첩착 공정에서는, 지지 기판 (10) 에 의해 지지된 상태의 봉지체 (3) 를 제 2 지지 시트 (71) 에 첩착한다. 봉지체 (3) 는, 외부 단자 전극 (5) 을 제 2 지지 시트 (71) 를 향하게 하여 첩착된다. 본 실시형태에 있어서도, 제 2 지지 시트 (71) 는, 기재 필름 및 점착제층을 갖는 것이 바람직하다. 본 실시형태에 있어서도, 링 프레임 (RF) 이 첩착된 제 2 지지 시트 (71) 에 봉지체 (3) 를 지지시키는 것이 바람직하다. 또, 제 2 지지 시트 (71) 는, 반도체 장치의 제조 공정에서 사용되는 다이싱 시트인 것이 바람직하다.
(지지 기판 박리 공정)
도 5b 에는, 봉지체 (3) 를 제 2 지지 시트 (71) 에 첩착한 후에, 지지 기판 (10) 을 봉지체 (3) 로부터 박리하여 반도체 칩 (CP) 의 소자 이면 (W2) 을 노출시키는 공정 (지지 기판 박리 공정) 을 설명하는 단면 개략도가 나타내어져 있다.
본 실시형태에 있어서도, 지지 기판 (10) 을 봉지체 (3) 로부터 박리하는 방법은, 특별히 한정되지 않는다. 예를 들어, 제 1 실시형태에서 설명한 방법 등을 채용할 수 있다. 본 실시형태의 지지 기판 박리 공정의 방법으로는, 지지 기판 (10) 을 양면 점착 시트 (20) 로부터 박리한 후에, 양면 점착 시트 (20) 를 봉지체 (3) 로부터 박리하는 방법을 들 수 있다. 또, 본 실시형태의 지지 기판 박리 공정의 방법으로는, 지지 기판 (10) 과 양면 점착 시트 (20) 를 일체적으로 봉지체 (3) 로부터 박리하는 방법을 들 수 있다.
(보호막 형성층 형성 공정)
도 5c 에는, 노출된 반도체 칩 (CP) 의 소자 이면 (W2) 에 경화성의 보호막 형성층 (60) 을 형성하는 공정 (보호막 형성층 형성 공정) 을 설명하는 단면 개략도가 나타내어져 있다.
본 실시형태에 있어서는, 제 2 지지 시트 (71) 에 지지된 봉지체 (3) 에 보호막 형성층 (60) 을 형성한다. 봉지체 (3) 의 이면 (재배선층 (4) 등이 형성되어 있는 면과는 반대측의 면) 측에, 보호막 형성층 (60) 을 형성함으로써, 소자 이면 (W2) 을 덮는다.
본 실시형태의 보호막 형성층 (60) 의 형성 방법은, 제 1 실시형태의 보호막 형성층 (60) 의 경우와 동일하다. 제 2 지지 시트 (71) 가, 내열성을 구비하고 있는 경우에는, 열 경화시의 잔존 응력의 발생, 및 풀 잔존 등을 억제할 수 있는 점에서, 보호막 형성층 (60) 은, 열 경화형 접착제를 함유하는 열 경화성의 층인 것이 바람직하다. 보호막 형성층 (60) 은, 자외선 경화형 접착제를 함유하는 자외선 경화성의 층인 것도 바람직하다.
본 실시형태에 있어서도, 제 2 지지 시트 (71) 에 지지된 봉지체 (3) 의 보호막 형성층 (60) 을 경화시켜 보호막 (60A) (도 5d 참조) 을 형성하는 공정 (보호막 형성 공정) 을 실시한다. 보호막 형성층 (60) 을 경화시키는 방법은, 제 1 실시형태와 동일하다.
(개편화 공정)
도 5d 에는, 제 2 지지 시트 (71) 에 첩착된 봉지체 (3) 를 개편화하는 공정 (개편화 공정) 을 설명하는 단면 개략도가 나타내어져 있다.
본 실시형태에 있어서도, 제 1 실시형태와 마찬가지로 봉지체 (3) 를 개편화한다. 봉지체 (3) 를 개편화함으로써, 반도체 장치로서의 반도체 패키지 (1) 가 제조된다.
본 실시형태의 반도체 장치의 제조 방법은, 반도체 패키지 (1) 를, 프린트 배선 기판 등에 실장하는 공정 (실장 공정이라고 칭하는 경우가 있다) 을 포함하는 것도 바람직하다. 반도체 패키지 (1) 는, 소자 이면 (W2) 에 보호막 (60A) 이 부착된 채로 제 2 지지 시트 (71) 로부터 픽업된다.
·실시형태의 효과
본 실시형태에 의하면, 제 1 실시형태와 동일한 효과를 발휘한다.
또한, 본 실시형태에 의하면, 지지 기판 박리 공정은, 제 2 지지 시트 (71) 에 지지된 봉지체 (3) 에 대해 실시할 수 있으므로, 지지 기판 (10) 을 봉지체 (3) 로부터 박리하기 쉬워진다.
또한, 본 실시형태에 의하면, 지지 기판 (10) 을 박리한 후의 봉지체 (3) 는, 제 2 지지 시트 (71) 에 지지되어 있으므로, 보호막 형성층 형성 공정을 실시하기 쉽다.
제 2 지지 시트 (71) 가 다이싱 시트인 경우, 지지 기판 박리 공정부터 개편화 공정까지, 봉지체 (3) 를 제 2 지지 시트 (71) 로 지지한 채로 실시할 수 있으므로, 반도체 장치의 제조 공정을 간략화할 수 있다.
〔제 3 실시형태〕
다음으로, 본 발명의 제 3 실시형태에 대해 설명한다.
본 실시형태에 관련된 반도체 장치의 제조 방법은,
회로면 및 상기 회로면과는 반대측의 소자 이면을 갖는 복수의 반도체 소자를, 점착제층을 갖는 지지 기판의 상기 점착제층에, 상기 소자 이면을 상기 점착제층을 향하게 하여, 첩착하는 공정과,
상기 지지 기판에 첩착된 상기 반도체 소자를 봉지하여, 봉지체를 형성하는 공정과,
외부 단자 전극을 상기 봉지체에 형성하여, 상기 지지 기판에 첩착된 상기 반도체 소자와 상기 외부 단자 전극을 전기적으로 접속시키는 공정과,
상기 반도체 소자와 상기 외부 단자 전극을 전기적으로 접속시킨 후에, 상기 봉지체를 상기 제 2 지지 시트에 첩착하는 공정과,
상기 봉지체를 상기 제 2 지지 시트에 첩착한 후에, 상기 지지 기판을 상기 봉지체로부터 박리하여 상기 반도체 소자의 상기 소자 이면을 노출시키는 공정과,
노출된 상기 반도체 소자의 상기 소자 이면에 경화성의 보호막 형성층을 형성하는 공정과,
상기 보호막 형성층을 경화시켜 보호막을 형성하는 공정과,
상기 보호막을 형성한 후에, 상기 봉지체를 상기 제 2 지지 시트로부터 박리하여, 제 3 지지 시트에 첩착하는 공정과,
상기 제 3 지지 시트에 첩착된 상기 봉지체를 개편화하는 공정을 포함한다.
상기 봉지체를 상기 제 2 지지 시트에 첩착할 때, 상기 봉지체는, 상기 외부 단자 전극을 제 2 지지 시트를 향하게 하여 첩착된다.
상기 봉지체를 상기 제 3 지지 시트에 첩착할 때, 상기 봉지체는, 상기 보호막을 상기 제 3 지지 시트를 향하게 하여 첩착된다.
본 실시형태에 관련된 반도체 장치의 제조 방법에 있어서, 제 1 실시형태의 반도체 칩 첩착 공정부터 외부 단자 전극 접속 공정까지와 동일한 공정이 실시된다.
또, 본 실시형태에 관련된 반도체 장치의 제조 방법에 있어서, 외부 단자 전극 접속 공정 후, 제 2 실시형태의 제 2 지지 시트 첩착 공정부터 보호막 형성 공정까지와 동일한 공정이 실시된다.
본 실시형태에 관련된 반도체 장치의 제조 방법은, 보호막 형성 공정 후의 공정이, 제 1 실시형태 및 제 2 실시형태와 주로 상이하다. 제 3 실시형태는, 그 밖의 점에 있어서 제 1 실시형태 및 제 2 실시형태와 동일하기 때문에, 설명을 생략 또는 간략화한다.
도 6 (도 6a 및 도 6b) 은, 본 실시형태에 관련된 반도체 장치의 제조 방법의 일례를 나타내는 도면이다.
(제 3 지지 시트 첩착 공정)
도 6a 에는, 보호막 (60A) 을 형성한 후에, 봉지체 (3) 를 제 2 지지 시트 (71) 로부터 박리하여, 제 3 지지 시트 (72) 에 첩착하는 공정 (제 3 지지 시트 첩착 공정이라고 칭하는 경우가 있다) 을 설명하는 단면 개략도가 나타내어져 있다.
제 3 지지 시트 첩착 공정에서는, 보호막 (60A) 을 형성한 봉지체 (3) 를 제 3 지지 시트 (72) 에 첩착한다. 봉지체 (3) 는, 보호막 (60A) 을 제 3 지지 시트 (72) 를 향하게 하여 첩착된다. 본 실시형태에 있어서의 제 3 지지 시트 (72) 도, 제 1 실시형태와 마찬가지로, 반도체 장치의 제조 공정에서 사용되는 다이싱 시트인 것이 바람직하다. 본 실시형태에 있어서도, 링 프레임 (RF2) 이 첩착된 제 3 지지 시트 (72) 에 봉지체 (3) 를 지지시키는 것이 바람직하다.
(개편화 공정)
도 6b 에는, 제 3 지지 시트 (72) 에 첩착된 봉지체 (3) 를 개편화하는 공정 (개편화 공정) 을 설명하는 단면 개략도가 나타내어져 있다.
본 실시형태에 있어서도, 제 1 실시형태와 마찬가지로 봉지체 (3) 를 개편화한다. 봉지체 (3) 를 개편화함으로써, 반도체 장치로서의 반도체 패키지 (1) 가 제조된다.
본 실시형태의 반도체 장치의 제조 방법은, 반도체 패키지 (1) 를, 프린트 배선 기판 등에 실장하는 공정 (실장 공정이라고 칭하는 경우가 있다) 을 포함하는 것도 바람직하다. 반도체 패키지 (1) 는, 소자 이면 (W2) 에 보호막 (60A) 이 부착된 채로 제 3 지지 시트 (72) 로부터 픽업된다.
·실시형태의 효과
본 실시형태에 의하면, 제 1 실시형태와 동일한 효과를 발휘한다.
또한, 본 실시형태에 있어서도, 제 2 실시형태와 마찬가지로, 지지 기판 박리 공정은, 제 2 지지 시트 (71) 에 지지된 봉지체 (3) 에 대해 실시할 수 있으므로, 지지 기판 (10) 을 봉지체 (3) 로부터 박리하기 쉬워진다.
또한, 본 실시형태에 있어서도, 제 2 실시형태와 마찬가지로, 지지 기판 (10) 을 박리한 후의 봉지체 (3) 는, 제 2 지지 시트 (71) 에 지지되어 있으므로, 보호막 형성층 형성 공정을 실시하기 쉽다.
본 실시형태에 의하면, 제 2 지지 시트 (71) 가 다이싱 시트로서의 특성을 갖지 않은 경우라도, 다이싱 시트로서의 제 3 지지 시트 (72) 에 봉지체 (3) 를 첩착함으로써 봉지체 (3) 를 개편화하여, 반도체 패키지 (1) 를 얻을 수 있다.
〔실시형태의 변형〕
본 발명은, 상기 실시형태에 전혀 한정되지 않는다. 본 발명은, 본 발명의 목적을 달성할 수 있는 범위에서, 상기 실시형태를 변형한 양태 등을 포함한다.
상기 실시형태에 관련된 반도체 장치의 제조 방법의 어느 것에 있어서, 보호막에 레이저 인자 (印字) 하는 공정 (레이저 인자 공정이라고 칭하는 경우가 있다) 을 실시 해도 된다.
레이저 인자는 레이저 마킹법에 의해 실시되고, 레이저 광의 조사에 의해 보호막의 표면을 깍아냄으로써 보호막에 품번 등을 마킹한다.
레이저 인자 공정에 있어서는, 보호막에 직접 레이저 광을 조사해도 되고, 지지 시트 너머로 레이저 광을 조사해도 된다.
예를 들어, 상기 실시형태에 관련된 반도체 장치의 제조 방법의 어느 것에 있어서는, 레이저 인자 공정은, 보호막을 형성한 후로서, 지지 시트에 첩착된 봉지체를 개편화하는 공정보다 전에 실시하는 것이 바람직하다. 상기 실시형태에 관련된 반도체 장치의 제조 방법의 어느 것에 의하면 봉지체의 휨을 억제할 수 있기 때문에, 레이저 인자 공정을 실시하는 경우에 레이저 광의 초점이 정확하게 정해져, 양호한 정밀도로 마킹할 수 있다.
상기 실시형태에 관련된 반도체 장치의 제조 방법, 그리고 실시형태의 변형에 관련된 반도체 장치의 제조 방법의 어느 것에 있어서, 지지 기판 박리 공정과 보호막 형성층 형성 공정 사이에, 봉지체의 노출된 소자 이면측을 연삭하는 공정 (봉지체 연삭 공정이라고 칭하는 경우가 있다) 을 실시해도 된다. 이 연삭 공정을 실시함으로써, 봉지체의 두께를 얇게 할 수 있어, 반도체 장치의 박형화를 도모할 수 있다. 봉지체 연삭 공정을 실시한 경우, 봉지체의 연삭면에 보호막 형성층을 형성한다.
상기 실시형태에 있어서는, 지지 기판 (10) 에 양면 점착 시트 (20) 를 첩부하고, 양면 점착 시트 (20) 가 갖는 제 1 점착제층 (22) 에 반도체 칩 (CP) 을 첩착시키는 양태를 예로 들어 설명하였지만, 본 발명은 이와 같은 양태에 한정되지 않는다.
예를 들어, 상기 실시형태에 관련된 반도체 장치의 제조 방법, 그리고 실시형태의 변형에 관련된 반도체 장치의 제조 방법의 어느 것에 있어서, 지지 기판의 표면에 점착제층을 형성하고, 이 점착제층에 반도체 소자를 첩착시켜도 된다. 이 경우의 점착제층은, 제 1 점착제층 (22) 과 동일한 점착제를 함유하고 있는 것이 바람직하다.
봉지 부재를 사용하여 복수의 반도체 칩 (CP) 을 봉지하는 방법은, 상기 실시형태에서 설명한 방법에 한정되지 않는다. 예를 들어, 상기 실시형태에 관련된 반도체 장치의 제조 방법, 그리고 실시형태의 변형에 관련된 반도체 장치의 제조 방법의 어느 것에 있어서, 지지 기판 (10) 에 지지된 상태의 복수의 반도체 칩 (CP) 을 금형 내에 재치하고, 금형 내에 유동성을 갖는 봉지 수지 재료를 주입하고, 봉지 수지 재료를 가열 경화시켜 봉지 수지층을 형성하는 방법을 채용해도 된다.
또, 상기 실시형태에 관련된 반도체 장치의 제조 방법, 그리고 실시형태의 변형에 관련된 반도체 장치의 제조 방법의 어느 것에 있어서, 시트상의 봉지 수지를 복수의 반도체 칩 (CP) 의 회로면 (W1) 을 덮도록 재치하고, 시트상의 봉지 수지를 반도체 칩 (CP) 을 덮도록 재치하고, 봉지 수지를 가열 경화시켜, 봉지 수지층을 형성하는 방법을 채용해도 된다.
시트상의 봉지 수지를 사용하는 경우에는, 진공 라미네이트법에 의해 반도체 칩 (CP) 을 봉지하는 것이 바람직하다.
상기 실시형태에 관련된 반도체 장치의 제조 방법, 그리고 실시형태의 변형에 관련된 반도체 장치의 제조 방법의 어느 봉지 공정에 있어서는, 봉지 부재 (30) 로 반도체 칩 (CP) 의 회로면 (W1) 측을 덮어도 된다. 이 경우, 봉지체 (3) 의 표면에 반도체 칩 (CP) 의 접속 단자 (W3) 를 노출시키는 공정 (접속 단자 노출 공정이라고 칭하는 경우가 있다) 을 실시한다.
이 접속 단자 노출 공정에서는, 반도체 칩 (CP) 의 회로면 (W1) 이나 접속 단자 (W3) 를 덮는 봉지체 (3) 의 표면측 봉지 수지층의 일부 또는 전체를 제거하여 접속 단자 (W3) 를 노출시킨다. 반도체 칩 (CP) 의 접속 단자 (W3) 를 노출시키는 방법은 특별히 한정되지 않는다. 반도체 칩 (CP) 의 접속 단자 (W3) 를 노출시키는 방법으로는, 예를 들어, 봉지 수지층을 연삭하여 접속 단자 (W3) 를 노출시키는 방법, 봉지 수지층을 레이저 조사 등의 방법에 의해 제거하여 접속 단자 (W3) 를 노출시키는 방법, 및 봉지 수지층을 에칭법에 의해 제거하여 접속 단자 (W3) 를 노출시키는 방법 등을 들 수 있다. 접속 단자 (W3) 와, 재배선층 (4) 및 외부 단자 전극 (5) 이 전기적으로 접속 가능하면, 접속 단자 (W3) 전체를 노출시켜도 되고, 접속 단자 (W3) 의 일부를 노출시켜도 된다.
반도체 패키지는, 상기 실시형태, 그리고 실시형태의 변형에 있어서 설명한 양태에 한정되지 않는다. 봉지체에 있어서의 반도체 소자의 영역 외에 외부 전극 패드를 팬아웃시키고, 당해 외부 전극 패드에 외부 단자 전극을 접속시킨 FO-WLP 형의 반도체 패키지여도 된다.
상기 실시형태, 그리고 실시형태의 변형에서는, 봉지체를 반도체 소자 단위로 개편화하는 양태를 예로 들어 설명하였지만, 본 발명은 이와 같은 양태에 한정되지 않는다. 예를 들어, 복수의 반도체 소자를 포함하도록 봉지체를 개편화함으로써, 복수의 반도체 소자를 포함한 반도체 패키지를 제조해도 된다.
1 : 반도체 패키지 (반도체 장치)
3 : 봉지체
5 : 외부 단자 전극
10 : 지지 기판
22 : 제 1 점착제층 (점착제층)
30 : 봉지 부재
60 : 보호막 형성층
60A : 보호막
70 : 제 1 지지 시트
71 : 제 2 지지 시트
72 : 제 3 지지 시트
CP : 반도체 칩 (반도체 소자)
W1 : 회로면
W2 : 소자 이면
W3 : 접속 단자

Claims (6)

  1. 회로면 및 상기 회로면과는 반대측의 소자 이면을 갖는 복수의 반도체 소자를, 점착제층을 갖는 지지 기판의 상기 점착제층에, 상기 소자 이면을 상기 점착제층을 향하게 하여, 첩착하는 공정과,
    상기 지지 기판에 첩착된 상기 반도체 소자를 봉지하여, 봉지체를 형성하는 공정과,
    외부 단자 전극을 상기 봉지체에 형성하여, 상기 지지 기판에 첩착된 상기 반도체 소자와 상기 외부 단자 전극을 전기적으로 접속시키는 공정과,
    상기 반도체 소자와 상기 외부 단자 전극을 전기적으로 접속시킨 후로서, 상기 지지 기판을 상기 봉지체로부터 박리하기 전에, 상기 봉지체를 제 2 지지 시트에 첩착하는 공정과,
    상기 반도체 소자와 상기 외부 단자 전극을 전기적으로 접속시킨 후에, 상기 지지 기판을 상기 봉지체로부터 박리하여 상기 반도체 소자의 상기 소자 이면을 노출시키는 공정과,
    노출된 상기 반도체 소자의 상기 소자 이면에 경화성의 보호막 형성층을 형성하는 공정과,
    상기 보호막 형성층을 경화시켜 보호막을 형성하는 공정을 포함하고,
    상기 봉지체의 상기 외부 단자 전극을 상기 제 2 지지 시트를 향하게 하여 첩착하고,
    상기 봉지체를 상기 제 2 지지 시트에 첩착하고, 상기 지지 기판을 상기 봉지체로부터 박리한 후에, 노출된 상기 반도체 소자의 상기 소자 이면에 상기 보호막 형성층을 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  2. 제 1 항에 있어서,
    상기 보호막을 형성한 후에, 상기 제 2 지지 시트에 첩착된 상기 봉지체를 개편화하는 공정을 추가로 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  3. 제 1 항에 있어서,
    상기 보호막을 형성한 후에, 상기 봉지체를 상기 제 2 지지 시트로부터 박리하여, 제 3 지지 시트에 첩착하는 공정과,
    상기 제 3 지지 시트에 첩착된 상기 봉지체를 개편화하는 공정을 추가로 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  4. 삭제
  5. 삭제
  6. 삭제
KR1020187035416A 2016-08-31 2017-08-02 반도체 장치의 제조 방법 KR102385965B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020227010945A KR102487681B1 (ko) 2016-08-31 2017-08-02 반도체 장치의 제조 방법

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2016169152 2016-08-31
JPJP-P-2016-169152 2016-08-31
PCT/JP2017/027956 WO2018043008A1 (ja) 2016-08-31 2017-08-02 半導体装置の製造方法

Related Child Applications (1)

Application Number Title Priority Date Filing Date
KR1020227010945A Division KR102487681B1 (ko) 2016-08-31 2017-08-02 반도체 장치의 제조 방법

Publications (2)

Publication Number Publication Date
KR20190045091A KR20190045091A (ko) 2019-05-02
KR102385965B1 true KR102385965B1 (ko) 2022-04-12

Family

ID=61301917

Family Applications (2)

Application Number Title Priority Date Filing Date
KR1020187035416A KR102385965B1 (ko) 2016-08-31 2017-08-02 반도체 장치의 제조 방법
KR1020227010945A KR102487681B1 (ko) 2016-08-31 2017-08-02 반도체 장치의 제조 방법

Family Applications After (1)

Application Number Title Priority Date Filing Date
KR1020227010945A KR102487681B1 (ko) 2016-08-31 2017-08-02 반도체 장치의 제조 방법

Country Status (5)

Country Link
JP (2) JP7096766B2 (ko)
KR (2) KR102385965B1 (ko)
CN (1) CN109463007B (ko)
TW (2) TWI732921B (ko)
WO (1) WO2018043008A1 (ko)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7238301B2 (ja) * 2018-09-05 2023-03-14 株式会社レゾナック 材料の選定方法及びパネルの製造方法
JP7395898B2 (ja) 2019-09-18 2023-12-12 大日本印刷株式会社 半導体多面付け基板用部材、半導体多面付け基板、および半導体部材
WO2022185489A1 (ja) * 2021-03-04 2022-09-09 昭和電工マテリアルズ株式会社 半導体装置の製造方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006222164A (ja) * 2005-02-08 2006-08-24 Shinko Electric Ind Co Ltd 半導体装置及びその製造方法
JP2013128060A (ja) * 2011-12-19 2013-06-27 Nitto Denko Corp 半導体装置の製造方法
JP2014197568A (ja) 2011-10-19 2014-10-16 パナソニック株式会社 半導体パッケージの製造方法、半導体パッケージ、及び半導体装置

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3456462B2 (ja) * 2000-02-28 2003-10-14 日本電気株式会社 半導体装置及びその製造方法
JP3455948B2 (ja) * 2000-05-19 2003-10-14 カシオ計算機株式会社 半導体装置およびその製造方法
JP4719042B2 (ja) * 2006-03-16 2011-07-06 株式会社東芝 半導体装置の製造方法
JP2009032929A (ja) * 2007-07-27 2009-02-12 Sanyo Electric Co Ltd 半導体装置及びその製造方法
JP5456440B2 (ja) * 2009-01-30 2014-03-26 日東電工株式会社 ダイシングテープ一体型ウエハ裏面保護フィルム
JP5718005B2 (ja) 2010-09-14 2015-05-13 日東電工株式会社 半導体装置製造用耐熱性粘着テープ及びそのテープを用いた半導体装置の製造方法。
JP2013074184A (ja) * 2011-09-28 2013-04-22 Nitto Denko Corp 半導体装置の製造方法
WO2013057949A2 (en) * 2011-10-19 2013-04-25 Panasonic Corporation Manufacturing method for semiconductor package, semiconductor package, and semiconductor device
US9385102B2 (en) * 2012-09-28 2016-07-05 STATS ChipPAC Pte. Ltd. Semiconductor device and method of forming supporting layer over semiconductor die in thin fan-out wafer level chip scale package
CN103887251B (zh) * 2014-04-02 2016-08-24 华进半导体封装先导技术研发中心有限公司 扇出型晶圆级封装结构及制造工艺
CN104103528A (zh) * 2014-07-22 2014-10-15 华进半导体封装先导技术研发中心有限公司 一种扇出型方片级半导体芯片封装工艺
JP6417142B2 (ja) * 2014-07-23 2018-10-31 株式会社ジェイデバイス 半導体装置及びその製造方法
CN204497228U (zh) * 2015-03-16 2015-07-22 苏州晶方半导体科技股份有限公司 芯片封装结构

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006222164A (ja) * 2005-02-08 2006-08-24 Shinko Electric Ind Co Ltd 半導体装置及びその製造方法
JP2014197568A (ja) 2011-10-19 2014-10-16 パナソニック株式会社 半導体パッケージの製造方法、半導体パッケージ、及び半導体装置
JP2013128060A (ja) * 2011-12-19 2013-06-27 Nitto Denko Corp 半導体装置の製造方法

Also Published As

Publication number Publication date
KR102487681B1 (ko) 2023-01-11
TW201826405A (zh) 2018-07-16
TWI773341B (zh) 2022-08-01
KR20220045255A (ko) 2022-04-12
JP2022123045A (ja) 2022-08-23
CN109463007A (zh) 2019-03-12
JPWO2018043008A1 (ja) 2019-06-24
TW202137340A (zh) 2021-10-01
JP7317187B2 (ja) 2023-07-28
JP7096766B2 (ja) 2022-07-06
WO2018043008A1 (ja) 2018-03-08
KR20190045091A (ko) 2019-05-02
CN109463007B (zh) 2022-11-08
TWI732921B (zh) 2021-07-11

Similar Documents

Publication Publication Date Title
JP7317187B2 (ja) 半導体装置の製造方法
JP4757398B2 (ja) 半導体装置の製造方法
KR100693664B1 (ko) Ｗｌ-ｃｓｐ용 충전 페이스트 구조물 및 프로세스
US8124471B2 (en) Method of post-mold grinding a semiconductor package
US8796076B2 (en) Stacked semiconductor devices and fabrication method/equipment for the same
JP2004207306A (ja) 半導体装置およびその製造方法
JP2005064499A (ja) 半導体素子製造方法
JP6482866B2 (ja) 半導体装置の製造方法
KR100679684B1 (ko) 외곽에 보호층이 형성된 웨이퍼 레벨 반도체 소자 제조방법
JP2005050914A (ja) 半導体装置の製造方法
KR20100066384A (ko) 반도체 기판의 저면 및 측면을 수지 보호막으로 덮은 반도체 장치의 제조방법
TWI697968B (zh) 半導體裝置之製造方法
US20090025882A1 (en) Die molding for flip chip molded matrix array package using uv curable tape
JP2000228465A (ja) 半導体装置及びその製造方法
KR20210095863A (ko) 반도체 장치의 제조 방법
JP7226664B2 (ja) 半導体装置の製造方法
KR20140128714A (ko) 솔더범프와 웨이퍼의 결합력 강화방법
JP7226669B2 (ja) 半導体装置の製造方法
JP2004327724A (ja) 半導体装置及びその製造方法
KR20220014800A (ko) 반도체 패키지 방법 및 반도체 패키지 구조
KR20210093915A (ko) 반도체 장치의 제조 방법
JP2005045041A (ja) 半導体パッケージおよびその製造方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant