JP6482866B2 - 半導体装置の製造方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims description 193
- 238000004519 manufacturing process Methods 0.000 title claims description 30
- 239000004820 Pressure-sensitive adhesive Substances 0.000 claims description 87
- 238000000034 method Methods 0.000 claims description 86
- 239000000853 adhesive Substances 0.000 claims description 73
- 230000001070 adhesive effect Effects 0.000 claims description 73
- 238000007789 sealing Methods 0.000 claims description 69
- 238000000227 grinding Methods 0.000 claims description 18
- 238000005520 cutting process Methods 0.000 claims description 5
- 238000005192 partition Methods 0.000 claims description 3
- 239000013256 coordination polymer Substances 0.000 description 78
- 239000010410 layer Substances 0.000 description 46
- 230000001681 protective effect Effects 0.000 description 38
- 239000000463 material Substances 0.000 description 20
- 239000012790 adhesive layer Substances 0.000 description 17
- 229920005989 resin Polymers 0.000 description 13
- 239000011347 resin Substances 0.000 description 13
- 150000001875 compounds Chemical class 0.000 description 12
- 238000010586 diagram Methods 0.000 description 11
- 239000002390 adhesive tape Substances 0.000 description 5
- 230000015572 biosynthetic process Effects 0.000 description 5
- -1 polyethylene terephthalate Polymers 0.000 description 5
- 229910000679 solder Inorganic materials 0.000 description 5
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 4
- 238000010894 electron beam technology Methods 0.000 description 4
- 229910052710 silicon Inorganic materials 0.000 description 4
- 239000010703 silicon Substances 0.000 description 4
- 239000000758 substrate Substances 0.000 description 4
- 238000002161 passivation Methods 0.000 description 3
- 239000008188 pellet Substances 0.000 description 3
- 229920001721 polyimide Polymers 0.000 description 3
- 239000002699 waste material Substances 0.000 description 3
- KAKZBPTYRLMSJV-UHFFFAOYSA-N Butadiene Chemical compound C=CC=C KAKZBPTYRLMSJV-UHFFFAOYSA-N 0.000 description 2
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 2
- BQCADISMDOOEFD-UHFFFAOYSA-N Silver Chemical compound [Ag] BQCADISMDOOEFD-UHFFFAOYSA-N 0.000 description 2
- PPBRXRYQALVLMV-UHFFFAOYSA-N Styrene Chemical compound C=CC1=CC=CC=C1 PPBRXRYQALVLMV-UHFFFAOYSA-N 0.000 description 2
- 229910045601 alloy Inorganic materials 0.000 description 2
- 239000000956 alloy Substances 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 239000004020 conductor Substances 0.000 description 2
- 238000011109 contamination Methods 0.000 description 2
- 229910052802 copper Inorganic materials 0.000 description 2
- 239000010949 copper Substances 0.000 description 2
- 229920001971 elastomer Polymers 0.000 description 2
- 239000003822 epoxy resin Substances 0.000 description 2
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 2
- 229910052737 gold Inorganic materials 0.000 description 2
- 239000010931 gold Substances 0.000 description 2
- 238000010438 heat treatment Methods 0.000 description 2
- 229910052751 metal Inorganic materials 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 150000002739 metals Chemical class 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 229920000647 polyepoxide Polymers 0.000 description 2
- 229920000139 polyethylene terephthalate Polymers 0.000 description 2
- 239000005020 polyethylene terephthalate Substances 0.000 description 2
- 239000009719 polyimide resin Substances 0.000 description 2
- 229910052709 silver Inorganic materials 0.000 description 2
- 239000004332 silver Substances 0.000 description 2
- 229920001187 thermosetting polymer Polymers 0.000 description 2
- 239000004925 Acrylic resin Substances 0.000 description 1
- 229920000178 Acrylic resin Polymers 0.000 description 1
- NLHHRLWOUZZQLW-UHFFFAOYSA-N Acrylonitrile Chemical compound C=CC#N NLHHRLWOUZZQLW-UHFFFAOYSA-N 0.000 description 1
- JOYRKODLDBILNP-UHFFFAOYSA-N Ethyl urethane Chemical compound CCOC(N)=O JOYRKODLDBILNP-UHFFFAOYSA-N 0.000 description 1
- GYHNNYVSQQEPJS-UHFFFAOYSA-N Gallium Chemical compound [Ga] GYHNNYVSQQEPJS-UHFFFAOYSA-N 0.000 description 1
- 239000004642 Polyimide Substances 0.000 description 1
- 239000004743 Polypropylene Substances 0.000 description 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- NIXOWILDQLNWCW-UHFFFAOYSA-N acrylic acid group Chemical group C(C=C)(=O)O NIXOWILDQLNWCW-UHFFFAOYSA-N 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 238000002507 cathodic stripping potentiometry Methods 0.000 description 1
- 238000005336 cracking Methods 0.000 description 1
- 239000000806 elastomer Substances 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 239000012530 fluid Substances 0.000 description 1
- 229910052733 gallium Inorganic materials 0.000 description 1
- 239000011256 inorganic filler Substances 0.000 description 1
- 229910003475 inorganic filler Inorganic materials 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 239000005011 phenolic resin Substances 0.000 description 1
- 229920002577 polybenzoxazole Polymers 0.000 description 1
- 229920005668 polycarbonate resin Polymers 0.000 description 1
- 239000004431 polycarbonate resin Substances 0.000 description 1
- 229920000728 polyester Polymers 0.000 description 1
- 229920001225 polyester resin Polymers 0.000 description 1
- 239000004645 polyester resin Substances 0.000 description 1
- 229920013716 polyethylene resin Polymers 0.000 description 1
- 229920001155 polypropylene Polymers 0.000 description 1
- 229920001296 polysiloxane Polymers 0.000 description 1
- 229920005990 polystyrene resin Polymers 0.000 description 1
- 229920005749 polyurethane resin Polymers 0.000 description 1
- 239000004800 polyvinyl chloride Substances 0.000 description 1
- 229920000915 polyvinyl chloride Polymers 0.000 description 1
- 238000003825 pressing Methods 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 229920002050 silicone resin Polymers 0.000 description 1
- 230000037303 wrinkles Effects 0.000 description 1
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
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- H01L24/96—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being encapsulated in a common layer, e.g. neo-wafer or pseudo-wafer, said common layer being separable into individual assemblies after connecting
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- H01L24/93—Batch processes
- H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
- H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
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- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
- H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
- H01L21/568—Temporary substrate used as encapsulation process aid
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
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- H01L2224/04105—Bonding areas formed on an encapsulation of the semiconductor or solid-state body, e.g. bonding areas on chip-scale packages
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- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
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- H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
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Description
本発明は、半導体装置の製造方法に関する。
近年、電子機器の小型化、軽量化、および高機能化が進んでいる。電子機器に搭載される半導体装置にも、小型化、薄型化、および高密度化が求められている。半導体装置に用いられる半導体チップを薄型化する方法が開発されている。
例えば、特許文献１には、シリコン基板の表面側のペレット分割予定境界線に従って有底の溝を形成する工程と、基板の裏面側を当該溝の底部が開口しペレットが形成されるまで研削する工程とを具備するペレットの製造方法が記載されている。特許文献１によれば、裏面研削後のシリコン基板の厚さが薄い場合に、基板の割れを防止できる旨が記載されている。特許文献１に記載された製造方法は、「先ダイシング法」または「ＤＢＧ（Ｄｉｃｉｎｇ Ｂｅｆｏｒｅ Ｇｒｉｎｄｉｎｇ）プロセス」と呼ばれる場合がある。
例えば、特許文献１には、シリコン基板の表面側のペレット分割予定境界線に従って有底の溝を形成する工程と、基板の裏面側を当該溝の底部が開口しペレットが形成されるまで研削する工程とを具備するペレットの製造方法が記載されている。特許文献１によれば、裏面研削後のシリコン基板の厚さが薄い場合に、基板の割れを防止できる旨が記載されている。特許文献１に記載された製造方法は、「先ダイシング法」または「ＤＢＧ（Ｄｉｃｉｎｇ Ｂｅｆｏｒｅ Ｇｒｉｎｄｉｎｇ）プロセス」と呼ばれる場合がある。
半導体チップは、そのサイズに近いパッケージに実装されることがある。このようなパッケージは、半導体チップスケールパッケージ（Ｃｈｉｐ Ｓｃａｌｅ Ｐａｃｋａｇｅ；ＣＳＰ）と称されることもある。ＣＳＰの一つとして、半導体ウエハレベルパッケージ（Ｗａｆｅｒ Ｌｅｖｅｌ Ｐａｃｋａｇｅ；ＷＬＰ）が挙げられる。ＷＬＰにおいては、ダイシングにより個片化する前に、半導体ウエハに外部電極などを形成し、最終的には半導体ウエハをダイシングして、個片化する。ＷＬＰとしては、ファンイン（Ｆａｎ−Ｉｎ）型とファンアウト（Ｆａｎ−Ｏｕｔ）型が挙げられる。ファンアウト型のＷＬＰ（以下、ＦＯ−ＷＬＰと略記する場合がある。）においては、半導体チップを、半導体チップサイズよりも大きな領域となるように封止部材で覆って半導体チップ封止体を形成し、再配線層や外部電極を、半導体チップの回路面だけでなく封止部材の表面領域においても形成する。
例えば、特許文献２には、半導体ウエハから個片化された複数の半導体チップを、その回路形成面を残し、モールド部材を用いて周りを囲んで拡張半導体ウエハを形成し、半導体チップ外の領域に再配線パターンを延在させて形成する半導体パッケージの製造方法が記載されている。特許文献２に記載の製造方法において、個片化された複数の半導体チップをモールド部材で囲う前に、エキスパンド用の半導体ウエハマウントテープに貼り替え、半導体ウエハマウントテープを展延して複数の半導体チップの間の距離を拡大させている。また、特許文献２には、ＤＢＧプロセスを適用する実施形態も記載されている。
特許文献２に記載された製造方法では、ダイシングにより個片化する方法を採用しているため、複数のシリコン半導体チップの整列状態が乱れるおそれがある。また、特許文献２の製造方法においてＤＢＧプロセスを適用する場合、裏面研削時の表面保護特性およびエキスパンド時のエキスパンド性を兼ね備えたテープ材料が必要とされる。しかしながら、特許文献２には、そのような特性を兼ね備えるテープ材料について、何ら具体的に開示されていない。さらに、通常、裏面研削時の半導体ウエハの回路面を保護するテープは、半導体ウエハの外形と略同サイズであるため、当該テープを引き延ばすことは困難である。そのため、特許文献２に記載のＤＢＧプロセスを採用する方法では、複数の半導体チップ同士の間隔を拡げることも困難である。
本発明の目的は、複数の半導体チップに分割する工程において、整列状態の乱れを防止し、複数の半導体チップ同士の間隔を拡げることができる半導体装置の製造方法を提供することである。
本発明の一態様によれば、半導体ウエハの第一の面に前記半導体ウエハの厚さよりも浅い切込み深さの溝を形成する工程と、前記溝が形成された前記第一の面に第一の粘着シートを貼付する工程と、前記第一の粘着シートが貼付された第一の面とは反対面である第二の面を研削して前記半導体ウエハの厚さを薄くし、前記半導体ウエハを複数の半導体チップに分割する工程と、前記第二の面を研削して現れた第三の面に第二の粘着シートを貼付する工程と、前記第一の粘着シートを剥離する工程と、前記第二の粘着シートを引き延ばして前記複数の半導体チップ同士の間隔を拡げる工程と、を備える半導体装置の製造方法が提供される。
この本発明の一態様によれば、いわゆる先ダイシング法によって半導体ウエハを複数の半導体チップに分割するため、ダイシング時の半導体チップの整列状態の乱れを防止できる。さらに、この本発明の一態様によれば、先ダイシング法によって個片化された複数の半導体チップを第二の粘着シートに貼付し、この第二の粘着シートを引き延ばして、複数の半導体チップ同士の間隔を拡げることができる。
本発明の一態様において、前記第一の面に前記溝を形成する前に、前記第一の面に第三の粘着シートを貼付する工程をさらに含み、前記第三の粘着シートを切断して前記第一の面に前記溝を形成し、前記第一の粘着シートを切断された前記第三の粘着シートに貼付することが好ましい。
このような態様によれば、第一の面が第三の粘着シートにより保護された状態で、溝の形成を行っているため、切削屑による第一の面の汚染や破損を防止できる。
このような態様によれば、第一の面が第三の粘着シートにより保護された状態で、溝の形成を行っているため、切削屑による第一の面の汚染や破損を防止できる。
本発明の一態様において、前記第一の面には、複数の回路が形成されており、前記溝は、前記回路を区画するように形成されることが好ましい。
このような態様によれば、複数の半導体チップ単位に個片化することができる。
このような態様によれば、複数の半導体チップ単位に個片化することができる。
本発明の一態様において、前記第二の粘着シートは、前記第一の粘着シートよりも引張弾性率が小さいことが好ましい。
この態様によれば、第二の粘着シートを引き延ばすエキスパンド工程において、複数の半導体チップ同士の間隔を大きく拡げ易くなる。
この態様によれば、第二の粘着シートを引き延ばすエキスパンド工程において、複数の半導体チップ同士の間隔を大きく拡げ易くなる。
本発明の一態様において、前記複数の半導体チップ同士の間隔を拡げた後、前記複数の半導体チップを前記第一の面を残して封止部材で覆う工程をさらに備えることも好ましい。
この態様によれば、複数の半導体チップの整列状態を乱すことなく複数の半導体チップ間の間隔を大きく拡げたうえで、封止部材で複数の半導体チップを覆うことができる。しかも、この態様によれば、個片化された半導体チップを、１個ずつ第一の粘着シートから別の粘着シートや支持体にピック・アンド・プレイスによって再配列することなく、封止部材で覆うことができる。それゆえ、この態様によれば、ＷＬＰの製造プロセスの工程を簡略化することができる。
この態様によれば、複数の半導体チップの整列状態を乱すことなく複数の半導体チップ間の間隔を大きく拡げたうえで、封止部材で複数の半導体チップを覆うことができる。しかも、この態様によれば、個片化された半導体チップを、１個ずつ第一の粘着シートから別の粘着シートや支持体にピック・アンド・プレイスによって再配列することなく、封止部材で覆うことができる。それゆえ、この態様によれば、ＷＬＰの製造プロセスの工程を簡略化することができる。
〔第一実施形態〕
以下、本実施形態に係る半導体装置の製造方法について説明する。
以下、本実施形態に係る半導体装置の製造方法について説明する。
図１（Ａ）には、第三の粘着シートとしての保護シート３０に貼着された半導体ウエハＷが示されている。半導体ウエハＷは、第一の面としての回路面Ｗ１を有し、回路面Ｗ１には、回路Ｗ２が形成されている。保護シート３０は、半導体ウエハＷの回路面Ｗ１に貼着されている。保護シート３０は、回路面Ｗ１および回路Ｗ２を保護する。
半導体ウエハＷは、例えば、シリコン半導体ウエハであってもよいし、ガリウム・砒素などの化合物半導体ウエハであってもよい。回路面Ｗ１に回路Ｗ２を形成する方法としては、汎用されている方法が挙げられ、例えば、エッチング法、およびリフトオフ法などが挙げられる。
半導体ウエハＷは、例えば、シリコン半導体ウエハであってもよいし、ガリウム・砒素などの化合物半導体ウエハであってもよい。回路面Ｗ１に回路Ｗ２を形成する方法としては、汎用されている方法が挙げられ、例えば、エッチング法、およびリフトオフ法などが挙げられる。
保護シート３０は、第三の基材フィルム３１と、第三の粘着剤層３２とを有する。第三の粘着剤層３２は、第三の基材フィルム３１に積層されている。
第三の基材フィルム３１の材質は、特に限定されない。第三の基材フィルム３１の材質としては、例えば、ポリ塩化ビニル樹脂、ポリエステル樹脂（ポリエチレンテレフタレート等）、アクリル樹脂、ポリカーボネート樹脂、ポリエチレン樹脂、ポリプロピレン樹脂、アクリロニトリル・ブタジエン・スチレン樹脂、ポリイミド樹脂、ポリウレタン樹脂、およびポリスチレン樹脂などが挙げられる。
第三の基材フィルム３１の材質は、特に限定されない。第三の基材フィルム３１の材質としては、例えば、ポリ塩化ビニル樹脂、ポリエステル樹脂（ポリエチレンテレフタレート等）、アクリル樹脂、ポリカーボネート樹脂、ポリエチレン樹脂、ポリプロピレン樹脂、アクリロニトリル・ブタジエン・スチレン樹脂、ポリイミド樹脂、ポリウレタン樹脂、およびポリスチレン樹脂などが挙げられる。
第三の粘着剤層３２に含まれる粘着剤は、特に限定されず広く適用できる。第三の粘着剤層３２に含まれる粘着剤としては、例えば、ゴム系、アクリル系、シリコーン系、ポリエステル系、およびウレタン系等が挙げられる。なお、粘着剤の種類は、用途や貼着される被着体の種類等を考慮して選択される。
第三の粘着剤層３２にエネルギー線重合性化合物が配合されている場合には、第三の粘着剤層３２に第三の基材フィルム３１側からエネルギー線を照射し、エネルギー線重合性化合物を硬化させる。エネルギー線重合性化合物を硬化させると、第三の粘着剤層３２の凝集力が高まり、第三の粘着剤層３２と半導体ウエハＷとの間の粘着力を低下または消失させることができる。エネルギー線としては、例えば、紫外線（ＵＶ）や電子線（ＥＢ）等が挙げられ、紫外線が好ましい。
［溝形成工程］
図１（Ｂ）には、半導体ウエハＷの回路面Ｗ１側から所定深さの溝を形成する工程（溝形成工程と称する場合がある。）を説明する図が示されている。
溝形成工程において、保護シート３０側からダイシング装置のダイシングブレードなどを用いて半導体ウエハに切込みを入れる。その際、保護シート３０を完全に切断し、かつ、半導体ウエハＷの回路面Ｗ１から、半導体ウエハＷの厚さよりも浅い深さの切込みを入れて、溝Ｗ５を形成する。溝Ｗ５は、半導体ウエハＷの回路面Ｗ１に形成された複数の回路Ｗ２を区画するように形成される。溝Ｗ５の深さは、目的とする半導体チップの厚みよりもやや深い程度であれば、特に限定はされない。溝Ｗ５の形成時には、半導体ウエハＷからの切削屑が発生する。本実施形態では、回路面Ｗ１が保護シート３０により保護された状態で、溝Ｗ５の形成を行っているため、切削屑による回路面Ｗ１や回路Ｗ２の汚染や破損を防止できる。
図１（Ｂ）には、半導体ウエハＷの回路面Ｗ１側から所定深さの溝を形成する工程（溝形成工程と称する場合がある。）を説明する図が示されている。
溝形成工程において、保護シート３０側からダイシング装置のダイシングブレードなどを用いて半導体ウエハに切込みを入れる。その際、保護シート３０を完全に切断し、かつ、半導体ウエハＷの回路面Ｗ１から、半導体ウエハＷの厚さよりも浅い深さの切込みを入れて、溝Ｗ５を形成する。溝Ｗ５は、半導体ウエハＷの回路面Ｗ１に形成された複数の回路Ｗ２を区画するように形成される。溝Ｗ５の深さは、目的とする半導体チップの厚みよりもやや深い程度であれば、特に限定はされない。溝Ｗ５の形成時には、半導体ウエハＷからの切削屑が発生する。本実施形態では、回路面Ｗ１が保護シート３０により保護された状態で、溝Ｗ５の形成を行っているため、切削屑による回路面Ｗ１や回路Ｗ２の汚染や破損を防止できる。
［研削工程］
図１（Ｃ）には、溝Ｗ５を形成した後、半導体ウエハＷの第二の面としての裏面Ｗ６を研削する工程（研削工程と称する場合がある。）を説明する図が示されている。
本実施形態では、研削する前に、保護シート３０側に、第一の粘着シート１０を貼着する。第一の粘着シート１０を貼着した後、グラインダー５０を用いて、裏面Ｗ６側から半導体ウエハＷを研削する。研削により、半導体ウエハＷの厚みが薄くなり、最終的に複数の半導体チップＣＰへ分割される。溝Ｗ５の底部が除去されるまで裏面Ｗ６側から研削を行い、半導体ウエハＷを回路Ｗ２ごとに個片化する。その後、必要に応じてさらに裏面研削を行い、所定厚さの半導体チップＣＰを得ることができる。本実施形態では、第三の面としての裏面Ｗ３が露出するまで研削する。
図１（Ｄ）には、分割された複数の半導体チップＣＰが保護シート３０および第一の粘着シート１０に保持された状態が示されている。
図１（Ｃ）には、溝Ｗ５を形成した後、半導体ウエハＷの第二の面としての裏面Ｗ６を研削する工程（研削工程と称する場合がある。）を説明する図が示されている。
本実施形態では、研削する前に、保護シート３０側に、第一の粘着シート１０を貼着する。第一の粘着シート１０を貼着した後、グラインダー５０を用いて、裏面Ｗ６側から半導体ウエハＷを研削する。研削により、半導体ウエハＷの厚みが薄くなり、最終的に複数の半導体チップＣＰへ分割される。溝Ｗ５の底部が除去されるまで裏面Ｗ６側から研削を行い、半導体ウエハＷを回路Ｗ２ごとに個片化する。その後、必要に応じてさらに裏面研削を行い、所定厚さの半導体チップＣＰを得ることができる。本実施形態では、第三の面としての裏面Ｗ３が露出するまで研削する。
図１（Ｄ）には、分割された複数の半導体チップＣＰが保護シート３０および第一の粘着シート１０に保持された状態が示されている。
第一の粘着シート１０は、第一の基材フィルム１１と、第一の粘着剤層１２とを有する。第一の粘着剤層１２は、第一の基材フィルム１１に積層されている。
第一の基材フィルム１１の材質は、特に限定されない。第一の基材フィルム１１の材質としては、例えば、第三の基材フィルム３１について例示した材質と同様の材質が挙げられる。
第一の基材フィルム１１の材質は、特に限定されない。第一の基材フィルム１１の材質としては、例えば、第三の基材フィルム３１について例示した材質と同様の材質が挙げられる。
第一の粘着剤層１２に含まれる粘着剤は、特に限定されず広く適用できる。第一の粘着剤層１２に含まれる粘着剤としては、例えば、第三の粘着剤層３２について説明した粘着剤と同様の粘着剤が挙げられる。なお、粘着剤の種類は、用途や貼着される被着体の種類等を考慮して選択される。第一の粘着剤層１２にも、エネルギー線重合性化合物が配合されていてもよい。
第一の粘着シート１０は、半導体ウエハＷと略同形状にとなるように、予めカットしてあってもよく、また半導体ウエハＷよりも大きな第一の粘着シート１０を準備し、半導体ウエハＷに貼着後、半導体ウエハＷと同形状にカットしてもよい。
本実施形態では、第一の粘着剤層１２には、後の工程で、切断された保護シート３０を同伴して剥離できるように、比較的、粘着力の強い粘着剤が含まれていることが好ましい。第一の基材フィルム１１は、剥離する際に伸びないように、ポリエチレンテレフタレートのように、比較的、剛性を有することが好ましい。
［貼付工程（第二の粘着シート）］
図２（Ａ）には、研削工程の後、第二の粘着シート２０を、複数の半導体チップＣＰに貼付する工程（貼付工程と称する場合がある。）を説明する図が示されている。
第二の粘着シート２０は、半導体チップＣＰの裏面Ｗ３に貼着される。第二の粘着シート２０は、第二の基材フィルム２１と、第二の粘着剤層２２とを有する。
第二の基材フィルム２１の材質は、特に限定されない。第二の基材フィルム２１の材質としては、例えば、第三の基材フィルム３１について例示した材質と同様の材質が挙げられる。
図２（Ａ）には、研削工程の後、第二の粘着シート２０を、複数の半導体チップＣＰに貼付する工程（貼付工程と称する場合がある。）を説明する図が示されている。
第二の粘着シート２０は、半導体チップＣＰの裏面Ｗ３に貼着される。第二の粘着シート２０は、第二の基材フィルム２１と、第二の粘着剤層２２とを有する。
第二の基材フィルム２１の材質は、特に限定されない。第二の基材フィルム２１の材質としては、例えば、第三の基材フィルム３１について例示した材質と同様の材質が挙げられる。
第二の粘着剤層２２は、第二の基材フィルム２１に積層されている。第二の粘着剤層２２に含まれる粘着剤は、特に限定されず広く適用できる。第二の粘着剤層２２に含まれる粘着剤としては、例えば、第三の粘着剤層３２について説明した粘着剤と同様の粘着剤が挙げられる。なお、粘着剤の種類は、用途や貼着される被着体の種類等を考慮して選択される。第二の粘着剤層２２にも、エネルギー線重合性化合物が配合されていてもよい。
第二の粘着シート２０は、第一の粘着シート１０よりも引張弾性率が小さいことが好ましい。第二の粘着シート２０の引張弾性率は、１０ＭＰａ以上２０００ＭＰａ以下であることが好ましい。第二の粘着シート２０の破断伸度は、５０％以上であることも好ましい。
本実施形態において、第二の粘着剤層２２の半導体ウエハＷに対する粘着力は、第三の粘着剤層３２の半導体ウエハＷに対する粘着力よりも大きいことが好ましい。第二の粘着剤層２２の粘着力の方が大きければ、第一の粘着シート１０および保護シート３０を剥離し易くなる。
第二の粘着シート２０は、複数の半導体チップＣＰおよびリングフレームに貼着されていてもよい。この場合、第二の粘着シート２０の第二の粘着剤層２２の上に、リングフレームを載置し、これを軽く押圧し、固定する。その後、リングフレームの環形状の内側にて露出する第二の粘着剤層２２を半導体チップＣＰの裏面Ｗ３に押し当てて、第二の粘着シート２０に複数の半導体チップＣＰを固定する。
［剥離工程（第一の粘着シート）］
図２（Ｂ）には、第二の粘着シート２０を貼付した後に、第一の粘着シート１０および保護シート３０を剥離する工程（剥離工程と称する場合がある。）を説明する図が示されている。
本実施形態では、前述の通り、保護シート３０には第一の粘着シート１０が貼着されている。第一の粘着シート１０を剥離する際に、切断された保護シート３０を同伴して剥離する。保護シート３０を剥離すると、複数の半導体チップＣＰの回路面Ｗ１が露出する。本実施形態では、図２（Ｂ）に示されているように、先ダイシング法によって分割された半導体チップＣＰ間の距離をＤ１とする。距離Ｄ１としては、例えば、１５μｍ以上１１０μｍ以下とすることが好ましい。
図２（Ｂ）には、第二の粘着シート２０を貼付した後に、第一の粘着シート１０および保護シート３０を剥離する工程（剥離工程と称する場合がある。）を説明する図が示されている。
本実施形態では、前述の通り、保護シート３０には第一の粘着シート１０が貼着されている。第一の粘着シート１０を剥離する際に、切断された保護シート３０を同伴して剥離する。保護シート３０を剥離すると、複数の半導体チップＣＰの回路面Ｗ１が露出する。本実施形態では、図２（Ｂ）に示されているように、先ダイシング法によって分割された半導体チップＣＰ間の距離をＤ１とする。距離Ｄ１としては、例えば、１５μｍ以上１１０μｍ以下とすることが好ましい。
［エキスパンド工程］
図２（Ｃ）には、複数の半導体チップＣＰを保持する第二の粘着シート２０を引き延ばす工程（エキスパンド工程と称する場合がある。）を説明する図が示されている。
エキスパンド工程では、複数の半導体チップＣＰ間の間隔をさらに拡げる。エキスパンド工程において第二の粘着シート２０を引き延ばす方法は、特に限定されない。第二の粘着シート２０を引き延ばす方法としては、例えば、環状または円状のエキスパンダを押し当てて第二の粘着シート２０を引き延ばす方法や、把持部材などを用いて第二の粘着シートの外周部を掴んで引き延ばす方法などが挙げられる。
図２（Ｃ）には、複数の半導体チップＣＰを保持する第二の粘着シート２０を引き延ばす工程（エキスパンド工程と称する場合がある。）を説明する図が示されている。
エキスパンド工程では、複数の半導体チップＣＰ間の間隔をさらに拡げる。エキスパンド工程において第二の粘着シート２０を引き延ばす方法は、特に限定されない。第二の粘着シート２０を引き延ばす方法としては、例えば、環状または円状のエキスパンダを押し当てて第二の粘着シート２０を引き延ばす方法や、把持部材などを用いて第二の粘着シートの外周部を掴んで引き延ばす方法などが挙げられる。
本実施形態では、図２（Ｃ）に示されているように、エキスパンド工程後の半導体チップＣＰ間の距離をＤ２とする。距離Ｄ２は、距離Ｄ１よりも大きい。距離Ｄ２としては、例えば、２００μｍ以上５０００μｍ以下とすることが好ましい。
［封止工程］
図３には、封止部材６０を用いて複数の半導体チップＣＰを封止する工程（封止工程と称する場合がある。）を説明する図が示されている。
図３（Ａ）には、エキスパンド工程の後に、第四の粘着シートとしての表面保護シート４０を複数の半導体チップＣＰに貼付する工程を説明する図が示されている。
第二の粘着シート２０を引き延ばして複数の半導体チップＣＰ間の間隔を距離Ｄ２まで拡げた後、半導体チップＣＰの回路面Ｗ１に表面保護シート４０を貼着する。表面保護シート４０は、第四の基材フィルム４１と、第四の粘着剤層４２とを有する。表面保護シート４０は、回路面Ｗ１を第四の粘着剤層４２で覆うように貼着されることが好ましい。
図３には、封止部材６０を用いて複数の半導体チップＣＰを封止する工程（封止工程と称する場合がある。）を説明する図が示されている。
図３（Ａ）には、エキスパンド工程の後に、第四の粘着シートとしての表面保護シート４０を複数の半導体チップＣＰに貼付する工程を説明する図が示されている。
第二の粘着シート２０を引き延ばして複数の半導体チップＣＰ間の間隔を距離Ｄ２まで拡げた後、半導体チップＣＰの回路面Ｗ１に表面保護シート４０を貼着する。表面保護シート４０は、第四の基材フィルム４１と、第四の粘着剤層４２とを有する。表面保護シート４０は、回路面Ｗ１を第四の粘着剤層４２で覆うように貼着されることが好ましい。
表面保護シート４０の材質は、特に限定されない。第四の基材フィルム４１の材質としては、例えば、第三の基材フィルム３１について例示した材質と同様の材質が挙げられる。
第四の粘着剤層４２は、第四の基材フィルム４１に積層されている。第四の粘着剤層４２に含まれる粘着剤は、特に限定されず広く適用できる。第四の粘着剤層４２に含まれる粘着剤としては、例えば、第三の粘着剤層３２について説明した粘着剤と同様の粘着剤が挙げられる。なお、粘着剤の種類は、用途や貼着される被着体の種類等を考慮して選択される。第四の粘着剤層４２にも、エネルギー線重合性化合物が配合されていてもよい。
第四の粘着剤層４２は、第四の基材フィルム４１に積層されている。第四の粘着剤層４２に含まれる粘着剤は、特に限定されず広く適用できる。第四の粘着剤層４２に含まれる粘着剤としては、例えば、第三の粘着剤層３２について説明した粘着剤と同様の粘着剤が挙げられる。なお、粘着剤の種類は、用途や貼着される被着体の種類等を考慮して選択される。第四の粘着剤層４２にも、エネルギー線重合性化合物が配合されていてもよい。
第四の粘着剤層４２の半導体ウエハＷに対する粘着力は、第二の粘着剤層２２の半導体ウエハＷに対する粘着力よりも大きいことが好ましい。第四の粘着剤層４２の粘着力の方が大きければ、複数の半導体チップＣＰを表面保護シート４０に転写した後に第二の粘着シート２０を剥離し易くなる。
表面保護シート４０は、耐熱性を有することが好ましい。後述する封止部材が熱硬化性樹脂である場合、例えば、硬化温度は、１２０℃〜１８０℃程度であり、加熱時間は、３０分〜２時間程度である。表面保護シート４０は、封止部材を熱硬化させる際に、皺が生じないような耐熱性を有することが好ましい。また、表面保護シート４０は、熱硬化プロセス後に、半導体チップＣＰから剥離可能な材質で構成されていることが好ましい。
表面保護シート４０は、複数の半導体チップＣＰおよび第二のリングフレームに貼着されていてもよい。この場合、表面保護シート４０の第四の粘着剤層４２の上に、第二のリングフレームを載置し、これを軽く押圧し、固定する。その後、第二のリングフレームの環形状の内側にて露出する第四の粘着剤層４２を半導体チップＣＰの回路面Ｗ１に押し当てて固定する。
表面保護シート４０を貼着した後、第二の粘着シート２０を剥離すると、複数の半導体チップＣＰの裏面Ｗ３が露出する。第二の粘着シート２０を剥離した後も、エキスパンド工程において拡張させた複数の半導体チップＣＰ間の距離Ｄ２が維持されていることが好ましい。第二の粘着剤層２２にエネルギー線重合性化合物が配合されている場合には、第二の粘着剤層２２に第二の基材フィルム２１側からエネルギー線を照射し、エネルギー線重合性化合物を硬化させてから第二の粘着シート２０を剥離することが好ましい。
図３（Ｂ）には、表面保護シート４０によって保持された複数の半導体チップＣＰを封止する工程を説明する図が示されている。
回路面Ｗ１を残して複数の半導体チップＣＰを、封止部材６０によって覆うことにより封止体３が形成される。複数の半導体チップＣＰの間にも封止部材６０が充填されている。本実施形態では、表面保護シート４０により回路面Ｗ１および回路Ｗ２が覆われているので、封止部材６０で回路面Ｗ１が覆われることを防止できる。
回路面Ｗ１を残して複数の半導体チップＣＰを、封止部材６０によって覆うことにより封止体３が形成される。複数の半導体チップＣＰの間にも封止部材６０が充填されている。本実施形態では、表面保護シート４０により回路面Ｗ１および回路Ｗ２が覆われているので、封止部材６０で回路面Ｗ１が覆われることを防止できる。
封止工程により、所定距離ずつ離間した複数の半導体チップＣＰが封止部材に埋め込まれた封止体３が得られる。封止工程においては、複数の半導体チップＣＰは、距離Ｄ２が維持された状態で、封止部材６０により覆われることが好ましい。
封止部材６０で複数の半導体チップＣＰを覆う方法は、特に限定されない。例えば、金型内に、第四の表面保護シート４０で回路面Ｗ１を覆ったまま複数の半導体チップＣＰを収容し、金型内に流動性の樹脂材料を注入し、樹脂材料を硬化させる方法を採用してもよい。また、シート状の封止樹脂を複数の半導体チップＣＰの裏面Ｗ３を覆うように載置し、封止樹脂を加熱することで、複数の半導体チップＣＰを封止樹脂に埋め込ませる方法を採用してもよい。封止部材６０の材質としては、例えば、エポキシ樹脂などが挙げられる。封止部材６０として用いられるエポキシ樹脂には、例えば、フェノール樹脂、エラストマ―、無機充填材、および硬化促進剤などが含まれていてもよい。
封止部材６０で複数の半導体チップＣＰを覆う方法は、特に限定されない。例えば、金型内に、第四の表面保護シート４０で回路面Ｗ１を覆ったまま複数の半導体チップＣＰを収容し、金型内に流動性の樹脂材料を注入し、樹脂材料を硬化させる方法を採用してもよい。また、シート状の封止樹脂を複数の半導体チップＣＰの裏面Ｗ３を覆うように載置し、封止樹脂を加熱することで、複数の半導体チップＣＰを封止樹脂に埋め込ませる方法を採用してもよい。封止部材６０の材質としては、例えば、エポキシ樹脂などが挙げられる。封止部材６０として用いられるエポキシ樹脂には、例えば、フェノール樹脂、エラストマ―、無機充填材、および硬化促進剤などが含まれていてもよい。
封止工程の後、表面保護シート４０が剥離されると、半導体チップＣＰの回路面Ｗ１および封止体３の表面保護シート４０と接触していた面３Ｓが露出する。
［半導体パッケージの製造工程］
図４および図５には、複数の半導体チップＣＰを用いて半導体パッケージの製造工程を説明する図が示されている。本実施形態は、このような半導体パッケージの製造工程を含んでいることが好ましい。
図４および図５には、複数の半導体チップＣＰを用いて半導体パッケージの製造工程を説明する図が示されている。本実施形態は、このような半導体パッケージの製造工程を含んでいることが好ましい。
［再配線層形成工程］
図４（Ａ）には、表面保護シート４０を剥離した後の封止体３の断面図が示されている。本実施形態では、表面保護シート４０が剥離された後の封止体３に再配線層を形成する再配線層形成工程をさらに含むことが好ましい。再配線層形成工程においては、露出した複数の半導体チップＣＰの回路Ｗ２と接続する再配線を、回路面Ｗ１の上および封止体３の面３Ｓの上に形成する。再配線の形成に当たっては、まず、絶縁層を封止体３に形成する。
図４（Ａ）には、表面保護シート４０を剥離した後の封止体３の断面図が示されている。本実施形態では、表面保護シート４０が剥離された後の封止体３に再配線層を形成する再配線層形成工程をさらに含むことが好ましい。再配線層形成工程においては、露出した複数の半導体チップＣＰの回路Ｗ２と接続する再配線を、回路面Ｗ１の上および封止体３の面３Ｓの上に形成する。再配線の形成に当たっては、まず、絶縁層を封止体３に形成する。
図４（Ｂ）には、半導体チップＣＰの回路面Ｗ１および封止体３の面３Ｓに第一の絶縁層６１を形成する工程を説明する断面図が示されている。絶縁性樹脂を含む第一の絶縁層６１を、回路面Ｗ１および面３Ｓの上に、回路Ｗ２または回路Ｗ２の内部端子電極Ｗ４を露出させるように形成する。絶縁性樹脂としては、例えば、ポリイミド樹脂、ポリベンゾオキサゾール樹脂、およびシリコーン樹脂などが挙げられる。内部端子電極Ｗ４の材質は、導電性材料であれば限定されず、例えば、金、銀、銅やアルミニウムなどの金属、並びに合金などが挙げられる。
図４（Ｃ）には、封止体３に封止された半導体チップＣＰと電気的に接続する再配線５を形成する工程を説明する断面図が示されている。本実施形態では、第一の絶縁層６１の形成に続いて再配線５を形成する。再配線５の材質は、導電性材料であれば限定されず、例えば、金、銀、銅やアルミニウムなどの金属、並びに合金などが挙げられる。再配線５は、公知の方法により形成できる。
図５（Ａ）には、再配線５を覆う第二の絶縁層６２を形成する工程を説明する断面図が示されている。再配線５は、外部端子電極用の外部電極パッド５Ａを有する。第二の絶縁層６２には開口などを設けて、外部端子電極用の外部電極パッド５Ａを露出させる。本実施形態では、外部電極パッド５Ａは、封止体３の半導体チップＣＰの領域（回路面Ｗ１に対応する領域）内および領域外（封止部材６０上の面３Ｓに対応する領域）に露出させている。また、再配線５は、外部電極パッド５Ａがアレイ状に配置されるように、封止体３の面３Ｓに形成されている。本実施形態では、封止体３の半導体チップＣＰの領域外に外部電極パッド５Ａを露出させる構造を有するので、ファンアウト型のＷＬＰを得ることができる。
［外部端子電極との接続工程］
図５（Ｂ）には、封止体３の外部電極パッド５Ａに外部端子電極を接続させる工程を説明する断面図が示されている。第二の絶縁層６２から露出する外部電極パッド５Ａに、はんだボール等の外部端子電極７を載置し、はんだ接合などにより、外部端子電極７と外部電極パッド５Ａとを電気的に接続させる。はんだボールの材質は、特に限定されず、例えば、含鉛はんだや無鉛はんだ等が挙げられる。
図５（Ｂ）には、封止体３の外部電極パッド５Ａに外部端子電極を接続させる工程を説明する断面図が示されている。第二の絶縁層６２から露出する外部電極パッド５Ａに、はんだボール等の外部端子電極７を載置し、はんだ接合などにより、外部端子電極７と外部電極パッド５Ａとを電気的に接続させる。はんだボールの材質は、特に限定されず、例えば、含鉛はんだや無鉛はんだ等が挙げられる。
［第二のダイシング工程］
図５（Ｃ）には、外部端子電極７が接続された封止体３を個片化させる工程（第二のダイシング工程と称する場合がある。）を説明する断面図が示されている。この第二のダイシング工程では、封止体３を半導体チップＣＰ単位で個片化する。封止体３を個片化させる方法は、特に限定されない。例えば、前述の半導体ウエハＷをダイシングした方法と同様の方法を採用して、封止体３を個片化することができる。封止体３を個片化させる工程は、封止体３をダイシングシート等の粘着シートに貼着させて実施してもよい。
図５（Ｃ）には、外部端子電極７が接続された封止体３を個片化させる工程（第二のダイシング工程と称する場合がある。）を説明する断面図が示されている。この第二のダイシング工程では、封止体３を半導体チップＣＰ単位で個片化する。封止体３を個片化させる方法は、特に限定されない。例えば、前述の半導体ウエハＷをダイシングした方法と同様の方法を採用して、封止体３を個片化することができる。封止体３を個片化させる工程は、封止体３をダイシングシート等の粘着シートに貼着させて実施してもよい。
封止体３を個片化することで、半導体チップＣＰ単位の半導体パッケージ１が製造される。上述のように半導体チップＣＰの領域外にファンアウトさせた外部電極パッド５Ａに外部端子電極７を接続させた半導体パッケージ１は、ファンアウト型のウエハレベルパッケージ（ＦＯ−ＷＬＰ）として製造される。
［実装工程］
本実施形態では、個片化された半導体パッケージ１を、プリント配線基板等に実装する工程を含むことも好ましい。
本実施形態では、個片化された半導体パッケージ１を、プリント配線基板等に実装する工程を含むことも好ましい。
本実施形態によれば、いわゆる先ダイシング法によって半導体ウエハＷを複数の半導体チップＣＰに分割するため、ダイシング時の半導体チップＣＰの整列状態の乱れを防止できる。さらに、本実施形態によれば、先ダイシング法によって個片化された複数の半導体チップＣＰを第二の粘着シート２０に貼付し、この第二の粘着シート２０を引き延ばして、複数の半導体チップＣＰ同士の間隔を拡げることができる。エキスパンド工程においても、複数の半導体チップＣＰの整列状態の乱れを防止できる。
本実施形態に係る方法は、ＦＯ−ＷＬＰタイプの半導体パッケージ１を製造するプロセスへの適合性に優れる。具体的には、本実施形態によれば、ＦＯ−ＷＬＰタイプの半導体パッケージ１におけるチップ間隔の均等性および正確性を向上させることができる。
〔第二実施形態〕
第二実施形態は、第一実施形態における第一の粘着シート１０を剥離する工程から再配線層形成工程までのプロセスに関して、第一実施形態と相違する。第二実施形態は、その他の点において第一実施形態と同様であるため、説明を省略または簡略化する。
第二実施形態は、第一実施形態における第一の粘着シート１０を剥離する工程から再配線層形成工程までのプロセスに関して、第一実施形態と相違する。第二実施形態は、その他の点において第一実施形態と同様であるため、説明を省略または簡略化する。
図６（Ａ）には、本実施形態における第一の粘着シート１０を剥離する工程を説明する図が示されている。
本実施形態では、半導体チップＣＰの裏面Ｗ３に第二の粘着シート２０を貼付した後、第一の粘着シート１０だけを剥離する工程を含む。すなわち、第一実施形態では、第一の粘着シート１０を剥離する際に、切断された保護シート３０を同伴して剥離したのに対し、本実施形態では、保護シート３０を半導体チップＣＰの回路面Ｗ１に残したまま第一の粘着シート１０を剥離する。
本実施形態では、半導体チップＣＰの裏面Ｗ３に第二の粘着シート２０を貼付した後、第一の粘着シート１０だけを剥離する工程を含む。すなわち、第一実施形態では、第一の粘着シート１０を剥離する際に、切断された保護シート３０を同伴して剥離したのに対し、本実施形態では、保護シート３０を半導体チップＣＰの回路面Ｗ１に残したまま第一の粘着シート１０を剥離する。
第一の粘着剤層１２にエネルギー線重合性化合物が配合されている場合には、第一の粘着剤層１２に第一の基材フィルム１１側からエネルギー線を照射し、エネルギー線重合性化合物を硬化させる。エネルギー線重合性化合物を硬化させると、第一の粘着剤層の凝集力が高まり、第一の粘着剤層１２と、保護シート３０との間の粘着力を低下または消失させることができる。このとき、保護シート３０の第三の粘着剤層３２の粘着力を低下または消失させないようにエネルギー線を照射することが好ましい。エネルギー線としては、例えば、紫外線（ＵＶ）や電子線（ＥＢ）等が挙げられ、紫外線が好ましい。
本実施形態において、第二の粘着剤層２２の半導体ウエハＷに対する粘着力は、第一の粘着剤層１２の第三の基材フィルム３１に対する粘着力よりも大きいことが好ましい。さらに、第一の粘着剤層１２の第三の基材フィルム３１に対する粘着力は、第三の粘着剤層３２の半導体ウエハＷに対する粘着力よりも小さいことが好ましい。本実施形態では、第一の粘着シート１０、第二の粘着シート２０、および保護シート３０が半導体チップＣＰに貼着された状態から、第一の粘着シート１０だけを先に剥離する。そのため、第一の粘着剤層１２の粘着力が低ければ、分割された保護シート３０を半導体チップＣＰに残したまま剥離し易い。
図６（Ｂ）には、第一の粘着シート１０を剥離した後、第二の粘着シート２０を引き延ばすエキスパンド工程を説明する図が示されている。
第二の粘着シート２０には、回路面Ｗ１が保護シート３０に覆われた半導体チップＣＰが複数個、保持されている。本実施形態のエキスパンド工程では、このような状態で第二の粘着シート２０を引き延ばして、複数の半導体チップＣＰ間を距離Ｄ２まで拡げる。
第二の粘着シート２０には、回路面Ｗ１が保護シート３０に覆われた半導体チップＣＰが複数個、保持されている。本実施形態のエキスパンド工程では、このような状態で第二の粘着シート２０を引き延ばして、複数の半導体チップＣＰ間を距離Ｄ２まで拡げる。
図６（Ｃ）には、エキスパンド工程の実施後、複数の半導体チップＣＰを封止する工程を説明する図が示されている。
第一実施形態では、回路面Ｗ１に表面保護シート４０を貼着し、第二の粘着シート２０を剥離し、封止部材６０を用いて半導体チップＣＰを封止したのに対し、本実施形態では、すでに回路面Ｗ１に保護シート３０が貼着されているので、表面保護シート４０を貼着しなくてもよく、半導体チップＣＰの裏面Ｗ３に第二の粘着シートが貼着されたたまま封止できる。回路面Ｗ１を残して複数の半導体チップＣＰを封止部材６０によって覆うことにより封止体３Ａが形成される。封止体３Ａの面３Ｓと半導体チップＣＰの回路面Ｗ１とが同一面であることが好ましい。
第一実施形態では、回路面Ｗ１に表面保護シート４０を貼着し、第二の粘着シート２０を剥離し、封止部材６０を用いて半導体チップＣＰを封止したのに対し、本実施形態では、すでに回路面Ｗ１に保護シート３０が貼着されているので、表面保護シート４０を貼着しなくてもよく、半導体チップＣＰの裏面Ｗ３に第二の粘着シートが貼着されたたまま封止できる。回路面Ｗ１を残して複数の半導体チップＣＰを封止部材６０によって覆うことにより封止体３Ａが形成される。封止体３Ａの面３Ｓと半導体チップＣＰの回路面Ｗ１とが同一面であることが好ましい。
本実施形態では、図６（Ｃ）に示されているように、複数の半導体チップＣＰ同士の間や周囲に封止部材６０が充填されている。本実施形態では、保護シート３０により回路面Ｗ１および回路Ｗ２が覆われているので、封止部材６０で回路面Ｗ１が覆われることを防止できる。封止工程では半導体チップＣＰの裏面Ｗ３に第二の粘着シートが貼着されている。そのため、半導体チップＣＰの裏面Ｗ３は封止部材６０によって覆われておらず、封止体３Ａの厚さを薄くすることができる。
本実施形態の封止工程により、所定距離ずつ離間した複数の半導体チップＣＰが封止部材６０に埋め込まれた封止体３Ａが得られる。封止工程においては、複数の半導体チップＣＰは、距離Ｄ２が維持された状態で、封止部材６０により覆われることが好ましい。
封止工程の後、保護シート３０および第二の粘着シート２０を剥離する。これらを剥離する順番は、特に限定されない。保護シート３０を剥離する際は、例えば、接着テープを用いることが好ましい。保護シート３０の第三の基材フィルム３１の面に接着テープを貼着し、この接着テープを基点として保護シート３０を剥離することができる。接着テープは、粘着テープでも、ヒートシールテープでもよい。第二の粘着シート２０が剥離されると、半導体チップＣＰの裏面Ｗ３が露出する。
封止体３Ａを用いて、第一実施形態と同様の工程を経て、半導体パッケージや半導体装置を製造することができる。
本実施形態に係る製造方法によれば、第一実施形態と同様、複数の半導体チップＣＰの整列状態の乱れを防止できる。本実施形態に係る方法も、ＦＯ−ＷＬＰタイプの半導体パッケージを製造するプロセスへの適合性に優れ、さらに薄型の半導体パッケージを製造できる。
〔第三実施形態〕
第三実施形態は、第一実施形態における第二のエキスパンド工程を実施するまでの工程に関して、第一実施形態と同様である。そのため、同様な点については、説明を省略または簡略化する。以下、第三実施形態のうち、第一実施形態との相違に係る点を説明する。
第三実施形態は、第一実施形態における第二のエキスパンド工程を実施するまでの工程に関して、第一実施形態と同様である。そのため、同様な点については、説明を省略または簡略化する。以下、第三実施形態のうち、第一実施形態との相違に係る点を説明する。
第三実施形態においては、エキスパンド工程を実施し、複数の半導体チップＣＰ同士の間隔を拡げた後、封止工程を行わずに、複数の半導体チップＣＰをそれぞれピックアップする工程を含む。ピックアップは、従来使用されているピックアップ装置を利用できる。本実施形態では、ピックアップした半導体チップＣＰは、それぞれプリント配線基板等に実装する工程をさらに含むことも好ましい。実装後の半導体チップＣＰは、例えば、封止部材等で封止されてパッケージ化される。
本実施形態によれば、半導体チップＣＰの整列状態の乱れを防止しつつ、複数の半導体チップＣＰ同士の間隔を大きく拡げたうえで、半導体チップＣＰをピックアップすることができる。そのため、ピックアップする際に、ピックアップ装置で掴んだ半導体チップＣＰが他の半導体チップと接触したり、ピックアップ装置が他の半導体チップと接触したりすることを防止し易くなる。
〔実施形態の変形〕
本発明は、上述の実施形態に何ら限定されない。本発明は、本発明の目的を達成できる範囲で、上述の実施形態を変形した態様などを含む。
本発明は、上述の実施形態に何ら限定されない。本発明は、本発明の目的を達成できる範囲で、上述の実施形態を変形した態様などを含む。
例えば、半導体ウエハや半導体チップにおける回路等は、図示した配列や形状等に限定されない。半導体パッケージにおける外部端子電極との接続構造等も、前述の実施形態で説明した態様に限定されない。前述の実施形態では、ＦＯ−ＷＬＰタイプの半導体パッケージを製造する態様を例に挙げて説明したが、本発明は、ファンイン型のＷＬＰ等のその他の半導体パッケージを製造する態様にも適用できる。
例えば、前述の実施形態では、半導体ウエハＷの回路面Ｗ１に保護シート３０を貼付し、溝形成工程を実施する態様を例示したが、本発明は、このような態様に限定されない。例えば、回路面Ｗ１に保護シート３０を貼付せずに、回路面Ｗ１を露出させたまま溝形成工程を行い、溝形成後に回路面Ｗ１に第一の粘着シート１０を貼付して、研削工程を実施する態様も本発明に含まれる。また、溝形成工程前に、回路面Ｗ１を覆うパッシベーション膜を形成しておいてもよい。パッシベーション膜は、回路Ｗ２の内部端子電極Ｗ４を露出させる形状であることが好ましい。パッシベーション膜は、例えば、窒化ケイ素、酸化ケイ素、またはポリイミド等を用いて形成されることが好ましい。
例えば、前述の実施形態では、第二の粘着シート２０を引き延ばして複数の半導体チップＣＰ同士の間隔を拡げる態様を例に挙げて説明したが、さらに、複数回、エキスパンド工程を実施してもよい。複数のエキスパンド工程を実施する場合、第二の粘着シート２０に保持された複数の半導体チップＣＰを、拡げられた間隔を維持したまま、別のエキスパンドシートに転写し、当該エキスパンドシートを引き延ばして、さらに複数の半導体チップＣＰ同士の間隔を拡げることができる。例えば、第一実施形態において表面保護シート４０を貼付した後に、表面保護シート４０を引き延ばして複数の半導体チップＣＰ同士の間隔をさらに拡げてもよい。
例えば、前述の実施形態では、半導体ウエハの厚さよりも浅い切込み深さの溝を形成する工程を含めた半導体装置の製造方法を例に挙げて説明したが、当該溝が予め形成された半導体ウエハを用いてもよい。
本発明は、半導体装置の製造方法として利用できる。
１０…第一の粘着シート、２０…第二の粘着シート、３０…保護シート（第三の粘着シート）、６０…封止部材、ＣＰ…半導体チップ、Ｗ…半導体ウエハ、Ｗ１…回路面（第一の面）、Ｗ３…裏面（第三の面）、Ｗ５…溝、Ｗ６…裏面（第二の面）。
Claims (3)
- 半導体ウエハの第一の面に第三の粘着シートを貼付する工程と、
前記第三の粘着シートを切断して前記第一の面に前記半導体ウエハの厚さよりも浅い切込み深さの溝を形成する工程と、
前記溝が形成された前記第一の面の切断された前記第三の粘着シートに第一の粘着シートを貼付する工程と、
前記第一の粘着シートが貼付された前記第一の面とは反対面である第二の面を研削して前記半導体ウエハの厚さを薄くし、前記半導体ウエハを複数の半導体チップに分割する工程と、
前記第二の面を研削して現れた前記複数の半導体チップの第三の面に第二の粘着シートを貼付する工程と、
前記第三の粘着シートを前記第一の面に残したまま前記第一の粘着シートを剥離する工程と、
前記第二の粘着シートを引き延ばして前記複数の半導体チップ同士の間隔を拡げる工程と、
前記複数の半導体チップ同士の間隔を拡げた後、前記第三の面に前記第二の粘着シートが貼着されたまま、かつ、前記第三の粘着シートが貼着された前記第一の面を残して、前記複数の半導体チップを封止部材で覆う工程と、を備える
半導体装置の製造方法。 - 前記第一の面には、複数の回路が形成されており、
前記溝は、前記回路を区画するように形成される、
請求項１に記載の半導体装置の製造方法。 - 前記第二の粘着シートは、前記第一の粘着シートよりも引張弾性率が小さい、
請求項１または請求項２に記載の半導体装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2014266140A JP6482866B2 (ja) | 2014-12-26 | 2014-12-26 | 半導体装置の製造方法 |
| TW104143856A TWI695421B (zh) | 2014-12-26 | 2015-12-25 | 半導體裝置之製造方法 |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2014266140A JP6482866B2 (ja) | 2014-12-26 | 2014-12-26 | 半導体装置の製造方法 |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| JP2016127116A JP2016127116A (ja) | 2016-07-11 |
| JP2016127116A5 JP2016127116A5 (ja) | 2017-11-24 |
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Family
ID=56359712
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2014266140A Active JP6482866B2 (ja) | 2014-12-26 | 2014-12-26 | 半導体装置の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JP6482866B2 (ja) |
| TW (1) | TWI695421B (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN110800091A (zh) * | 2017-08-04 | 2020-02-14 | 琳得科株式会社 | 半导体装置的制造方法 |
| JP7093630B2 (ja) * | 2017-12-27 | 2022-06-30 | リンテック株式会社 | 離間装置および離間方法 |
| CN111886673A (zh) * | 2018-03-07 | 2020-11-03 | 琳得科株式会社 | 扩片方法、半导体装置的制造方法、以及粘合片 |
| JP7250468B6 (ja) * | 2018-10-12 | 2023-04-25 | 三井化学株式会社 | 電子装置の製造方法および粘着性フィルム |
| JP2021034398A (ja) * | 2019-08-14 | 2021-03-01 | 株式会社ジャパンディスプレイ | 素子移載装置、素子移載方法 |
| KR102351045B1 (ko) * | 2019-12-19 | 2022-01-14 | 한국기계연구원 | 마이크로 소자의 간격 조절 전사방법 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005243910A (ja) * | 2004-02-26 | 2005-09-08 | Lintec Corp | 半導体チップの製造方法 |
| JP2006203079A (ja) * | 2005-01-21 | 2006-08-03 | Sharp Corp | 半導体装置および半導体装置の製造方法 |
| JP5518502B2 (ja) * | 2009-01-27 | 2014-06-11 | シチズン電子株式会社 | 発光ダイオードの製造方法 |
| WO2014002535A1 (ja) * | 2012-06-29 | 2014-01-03 | シャープ株式会社 | 半導体装置の製造方法 |
-
2014
- 2014-12-26 JP JP2014266140A patent/JP6482866B2/ja active Active
-
2015
- 2015-12-25 TW TW104143856A patent/TWI695421B/zh active
Also Published As
| Publication number | Publication date |
|---|---|
| TWI695421B (zh) | 2020-06-01 |
| TW201635361A (zh) | 2016-10-01 |
| JP2016127116A (ja) | 2016-07-11 |
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