KR102366445B1

KR102366445B1 - 적층 세라믹 전자부품

Info

Publication number: KR102366445B1
Application number: KR1020200024831A
Authority: KR
Inventors: 카즈히로 니시바야시; 요시유키 노무라; 나오토 무라니시
Original assignee: 가부시키가이샤 무라타 세이사쿠쇼
Priority date: 2019-03-27
Filing date: 2020-02-28
Publication date: 2022-02-23
Also published as: JP7081550B2; US11257622B2; KR20200115120A; JP2020161734A; US20200312562A1

Abstract

세라믹 전자부품은 유전체층과 내부전극이 적층되고, 한 쌍의 주면과 한 쌍의 측면과 한 쌍의 단면을 가지는 세라믹 소체를 포함하며, 내부전극은 단면에 노출되고, 적어도 단면의 일부를 덮어서 하부 외부전극이 형성되며, 세라믹 소체의 절단면을 보았을 때, 하부 외부전극은 세라믹 소체 상에 불연속적으로 형성되고, 세라믹 소체는 불연속적으로 형성된 하부 외부전극으로부터 부분적으로 노출된 노출 영역을 가지며, 노출 영역이 수지층에 의해 덮이고, 하부 외부전극이 도금막에 의해 덮인 것으로 한다.

Description

적층 세라믹 전자부품{MULTILAYER CERAMIC ELECTRONIC COMPONENT}

본 발명은 적층 세라믹 전자부품에 관한 것이고, 더 상세하게는 기계적 강도 및 신뢰성이 개선된 적층 세라믹 전자부품에 관한 것이다.

적층 세라믹 콘덴서, 적층 세라믹 서미스터, 적층 세라믹 인덕터, 적층 세라믹 복합 부품 등 적층 세라믹 전자부품이 전자기기에 널리 사용되고 있다. 일본 공개특허공보 특개2003-243249호에 적층 세라믹 콘덴서가 개시되어 있다. 도 9에 일본 공개특허공보 특개2003-243249호에 개시된 적층 세라믹 콘덴서(1000)를 나타낸다.

적층 세라믹 콘덴서(1000)는 세라믹 소체(101)를 포함한다. 세라믹 소체(101)의 내부에 내부전극(102)이 형성된다. 세라믹 소체(101)의 단면(端面)에, 도전성 페이스트를 베이킹하여 형성된 하부 외부전극(103)과, 하부 외부전극(103) 상에 형성된 도금막(104)으로 이루어지는 외부전극(105)이 형성된다.

이와 같은 적층 세라믹 전자부품에서, 세라믹 소체와 외부전극 사이의 기계적 강도의 향상이 중요한 과제가 되어 있다. 즉, 회로 기판에 실장한 후에 외력이나 열사이클 등에 의해 응력이 가해져도 세라믹 소체에 균열이 발생하거나, 외부전극이 세라믹 소체로부터 박리되지 않는 적층 세라믹 전자부품이 요구되고 있다.

적층 세라믹 전자부품에서, 세라믹 소체와 외부전극 사이의 기계적 강도를 향상시키는 방법으로서, 다양한 방법이 검토되고 있다.

예를 들면, 상술한 적층 세라믹 콘덴서(1000)의 구조에서, 하부 외부전극(103)과 도금막(104) 사이에 어느 정도의 큰 두께를 가진 도전성의 수지층을 추가로 형성하는 방법이 있다. 이 방법에 따르면, 외력이나 열사이클 등에 의한 응력을 수지층으로 방출할 수 있기 때문에 기계적 강도가 개선된다.

또한, 다른 방법으로서 세라믹 소체(101)에 하부 외부전극(103)을 불연속적으로 형성하는 방법이 있다. 즉, 하부 외부전극(103)을 형성할 때에 세라믹 소체(101)의 단면에 통상보다 얇게 도전성 페이스트를 도포함으로써, 베이킹에 의해 형성된 하부 외부전극(103)을 불연속적으로 하는 방법이 있다. 이 방법에 따르면, 하부 외부전극(103)이 세라믹 소체(101) 상에 불연속적으로 형성되기 때문에, 세라믹 소체(101)에 대한 하부 외부전극(103)의 잔류 응력이 완화되고, 세라믹 소체(101)와 외부전극(105) 사이의 기계적 강도가 개선된다.

일본 공개특허공보 특개2003-243249호

그러나 상술한, 하부 외부전극(103)과 도금막(104) 사이에, 큰 두께를 가진 도전성의 수지층을 추가로 형성하는 방법에는 외부전극(105)의 두께가 커진다는 문제가 있었다.

일반적으로, 적층 세라믹 전자부품의 외형 치수의 규격은 외부전극의 두께도 포함시켜서 규정된다. 그 때문에, 도전성의 수지층을 형성함에 따라, 외부전극(105)의 두께가 커지면, 그 만큼 세라믹 소체(101)의 외형 치수를 작게 하는 것이 필요하다. 그리고 세라믹 소체(101)의 외형 치수를 작게 하기 위해서는 내부전극(102)의 적층 수를 줄이거나, 내부전극(102)의 면적을 작게 하는 것이 필요하다. 그 때문에, 외부전극(105)에 도전성의 수지층을 추가로 형성한 적층 세라믹 콘덴서는 외부전극(105)의 두께가 큰 것에 기인하여, 대용량화가 어렵다는 문제가 있었다.

한편, 하부 외부전극(103)을 불연속적으로 형성하는 방법에는 적층 세라믹 콘덴서의 내습성 등의 신뢰성이 저하된다는 문제가 있었다. 즉, 하부 외부전극(103)을 불연속적으로 하는 방법에 따르면, 세라믹 소체(101)의 단면의 하부 외부전극(103)의 불연속 부분에 내부전극(102)이 노출되게 되고, 세라믹 소체(101)와 내부전극(102)의 극간 등으로부터 내부로 수분이 침입하고, IR(절연저항)이 열화되는 등, 신뢰성이 저하된다는 문제가 있었다.

본 발명은 상술한 종래의 문제를 해결하기 위해 이루어진 것이며, 그 수단으로서 본 발명의 한 실시양태에 따른 적층 세라믹 전자부품은, 복수개의 유전체층과 복수개의 내부전극이 적층되고, 적층방향에서 마주보는 한 쌍의 주면(主面)과, 적층방향에 직교하는 폭방향에서 마주보는 한 쌍의 측면과, 적층방향 및 폭방향 양쪽에 직교하는 길이방향에서 마주보는 한 쌍의 단면을 가지는 세라믹 소체를 포함하고, 복수개의 내부전극은, 한 쌍의 단면에 노출되고, 적어도 한 쌍의 단면의 일부를 덮어서 하부 외부전극이 형성되며, 내부전극의 폭방향의 단부(端部)를 따른 측면과 평행한 세라믹 소체의 절단면을 보았을 때, 하부 외부전극은 세라믹 소체 상에 불연속적으로 형성되고, 세라믹 소체는 불연속적으로 형성된 하부 외부전극으로부터 부분적으로 노출된 노출 영역을 가지며, 노출 영역이 수지를 함유하는 수지층에 의해 덮이고, 하부 외부전극이 도금막에 의해 덮인 것으로 한다.

본 발명의 상기 및 다른 목적, 특징, 국면 및 이점은 첨부한 도면과 관련하여 이해되는 본 발명에 관한 다음의 상세한 설명으로부터 분명해질 것이다.

도 1a는 실시형태에 따른 적층 세라믹 콘덴서(100)의 사시도이다.
도 1b는 적층 세라믹 콘덴서(100)의 주요부 분해 사시도이다.
도 2는 적층 세라믹 콘덴서(100)의 단면도이다.
도 3부터 도 8은 각각 적층 세라믹 콘덴서(100)의 제조 방법의 일례에서 실시되는 공정을 나타내는 단면도이다.
도 9는 일본 공개특허공보 특개2003-243249호에 개시된 적층 세라믹 콘덴서(1000)를 나타내는 단면도이다.

이하, 도면과 함께, 본 발명을 실시하기 위한 형태에 대해 설명한다. 한편, 각 실시형태는 본 발명의 실시형태를 예시적으로 나타낸 것이며, 본 발명이 실시형태의 내용에 한정되는 것은 아니다. 또한, 다른 실시형태에 기재된 내용을 조합하여 실시하는 것도 가능하며, 그 경우의 실시 내용도 본 발명에 포함된다. 또한, 도면은 명세서의 이해를 돕기 위한 것으로서, 모식적으로 묘화되어 있는 경우가 있고, 묘화된 구성 요소 또는 구성 요소 간의 치수의 비율이 명세서에 기재된 그것들의 치수의 비율과 일치하지 않는 경우가 있다. 또한, 명세서에 기재된 구성 요소가 도면에서 생략된 경우나, 개수를 생략하여 묘화된 경우 등이 있다.

본 실시형태에서는 적층 세라믹 전자부품으로서 적층 세라믹 콘덴서를 예로 들어 설명한다. 단, 본원 발명의 적층 세라믹 전자부품의 종류는 임의이며, 적층 세라믹 콘덴서에는 한정되지 않는다.

도 1a, 도 1b, 도 2에 실시형태에 따른 적층 세라믹 콘덴서(100)를 나타낸다. 단, 도 1a는 적층 세라믹 콘덴서(100)의 사시도이다. 도 1b는 적층 세라믹 콘덴서(100)의 주요부 분해 사시도이며, 후술할 복수개의 유전체층(1a) 중 2층을 나타낸다. 도 2는 적층 세라믹 콘덴서(100)의 단면도이며, 도 1a 및 도 1b에 각각 일점쇄선 화살표로 나타낸 X-X부분을 나타낸다. 한편, 도면 중에 길이방향(L), 폭방향(W), 높이방향(T)을 나타내고, 이하의 설명에서 이들 방향에 대해 언급하는 경우가 있다.

적층 세라믹 콘덴서(100)는 복수개의 유전체층(1a)과 복수개의 내부전극(2, 3)이 적층된 세라믹 소체(1)를 포함한다. 세라믹 소체(1)는 직방체 형상으로 이루어지고, 높이방향(T)(적층방향)에서 마주보는 한 쌍의 주면(1M)과, 높이방향(T)에 직교하는 폭방향(W)에서 마주보는 한 쌍의 측면(1S)과, 높이방향(T) 및 폭방향(W) 양쪽에 직교하는 길이방향(L)에서 마주보는 한 쌍의 단면(1E)을 가진다.

세라믹 소체(1)(유전체층(1a))의 재질은 임의이고, 예를 들면, BaTiO₃을 주성분으로 하는 유전체 세라믹스를 사용할 수 있다. 단, BaTiO₃ 대신에 CaTiO₃, SrTiO₃, CaZrO₃ 등, 다른 재질을 주성분으로 하는 유전체 세라믹스를 사용해도 된다. 유전체층(1a)의 두께는 예를 들면, 0.3~5.0㎛이다.

내부전극(2, 3)의 재질은 임의이고, 예를 들면, Ni를 사용할 수 있다. 단, Ni 대신에 Cu, Pd 등, 다른 금속을 사용해도 된다. 또한, Ni나 Cu, Pd 등은 다른 금속과의 합금이어도 된다. 내부전극(2, 3)의 두께는 예를 들면, 0.1~3.0㎛이다.

복수개의 내부전극(2)이 한쪽의 단면(1E)으로 인출된다. 복수개의 내부전극(3)이 다른 쪽의 단면(1E)으로 인출된다.

세라믹 소체(1)의 한쪽 단면(1E)에 외부전극(4)이 형성된다. 세라믹 소체(1)의 다른 쪽 단면(1E)에 외부전극(5)이 형성된다. 외부전극(4, 5)은 각각 캡(cap) 형상으로 형성되고, 단면(1E)으로부터 한 쌍의 주면(1M) 및 한 쌍의 측면(1S)으로 연장되어 나와서 형성된다.

복수개의 내부전극(2)이 외부전극(4)에 접속된다. 복수개의 내부전극(3)이 외부전극(5)에 접속된다.

도 2에 나타내는 바와 같이, 외부전극(4, 5)은 각각 세라믹 소체(1)의 외표면에 형성된 하부 외부전극(6)을 포함한다. 하부 외부전극(6)은 도 2로부터 알 수 있는 바와 같이, 세라믹 소체(1) 상에 불연속적으로 형성된다. 하부 외부전극(6)의 재질은 임의인데, 예를 들면, Cu 및 유리를 사용할 수 있다. 단, Cu 대신에 Ag, Ni 등, 다른 금속을 사용해도 된다. 또한, Cu나 Ag, Ni 등은 다른 금속과의 합금이어도 된다.

하부 외부전극(6)이 불연속적으로 형성되기 때문에, 세라믹 소체(1)는 하부 외부전극(6)으로부터 부분적으로 노출된 노출 영역(EA)을 가진다. 단면(1E)에서, 세라믹 소체(1)의 노출 영역(EA)으로부터 내부전극(2, 3)이 부분적으로 노출된다.

그리고 노출 영역(EA)이 수지층(7)에 의해 덮인다. 수지층(7)의 수지 종류는 임의인데, 예를 들면, 에폭시 수지나 실리콘 수지 등을 사용할 수 있다. 한편, 본 실시형태에서는 수지층(7)에 절연성 수지를 사용했다. 그러나 수지층(7)은 도전성이어도 되고, Ag 등을 포함한 도전성 수지를 사용해도 된다.

수지층(7)으로부터 노출된 하부 외부전극(6)이 도금막(8)에 의해 덮인다. 도금막(8)의 재질, 층수는 임의인데, 예를 들면, 첫 번째 층을 Ni도금막, 두번째 층을 Sn도금막으로 한 2층 구조로 할 수 있다. 단, 도 2에서는 보기 쉽게 하기 위해, 도금막(8)을 1층으로 나타냈다. 도금막(8)의 1층당 두께는 예를 들면, 0.1~5.0㎛이다.

도 2에 나타내는 절단면(내부전극(2, 3)의 폭방향(W)의 단부를 따른 측면(1S)과 평행한 세라믹 소체(1)의 절단면; 도 1a 및 도 1b에 일점쇄선 화살표로 나타내는 X-X부분의 절단면)을 보았을 때, 주면(1M)에 가장 가까운 내부전극(2 또는 3)이 노출된 부분의 단면(1E)에서, 수지층(7)의 두께가 하부 외부전극(6)의 두께의 50% 이하인 것이 바람직하다. 50% 이하이면, 도금막(8)이 세라믹 소체(1)의 노출 영역(EA)을 덮는 수지층(7) 상에 양호하게 형성되기 때문이다. 그리고 이 부분에 도금막(8)을 마련함에 따라 ESR(Equivalent Series Resistance; 등가직렬저항) 등의 전기 특성이 개선되기 때문이다.

세라믹 소체(1)의 단면(1E)에서의 하부 외부전극(6)의 최대 두께는 한 쌍의 단면(1E)의 최단 거리의 1/40 이하인 것이 바람직하다. 1/40을 초과하면, 하부 외부전극(6)을 불연속적으로 하는 것이 어려워지기 때문이다. 또한, 세라믹 소체(1)의 주면(1M), 측면(1S)에서의 하부 외부전극(6)의 최대 두께는 한 쌍의 주면(1M)의 최단 거리 및 한 쌍의 측면(1S)의 최단 거리 중 큰 쪽의 1/60 이하인 것이 바람직하다.

이상의 구조로 이루어지는, 실시형태에 따른 적층 세라믹 콘덴서(100)는 하부 외부전극(6)이 세라믹 소체(1) 상에 불연속적으로 형성되기 때문에 세라믹 소체(1)에 형성한 하부 외부전극(6)의 잔류 응력이 완화되고, 세라믹 소체(1)와 외부전극(4, 5) 사이의 기계적 강도가 높다.

또한, 실시형태에 따른 적층 세라믹 콘덴서(100)는 하부 외부전극(6)의 불연속 부분(세라믹 소체(1)의 노출 영역(EA))을 수지층(7)에 의해 덮기 때문에 내습성 등의 신뢰성이 충분히 확보된다.

적층 세라믹 콘덴서(100)의 제조 방법의 일례를 도 3~도 8을 참조하여 설명한다.

우선, 도 3에 나타내는 세라믹 소체(1)를 제작한다.

도시는 생략하지만, 우선, 유전체 세라믹스의 분말, 바인더 수지, 용제 등을 준비하고, 이들을 습식 혼합하여 세라믹 슬러리를 제작한다.

다음으로, 캐리어 필름 상에 세라믹 슬러리를 다이 코터, 그라비어 코터, 마이크로 그라비어 코터 등을 이용하여 시트 형상으로 도포하고 건조시켜서 세라믹 그린시트를 제작한다.

다음으로, 소정의 세라믹 그린시트의 주면에, 내부전극(2, 3)을 형성하기 위해, 미리 준비한 도전성 페이스트를 원하는 패턴 형상으로 인쇄한다. 한편, 보호층이 되는 세라믹 그린시트에는 도전성 페이스트는 인쇄하지 않는다.

다음으로, 세라믹 그린시트를 소정의 순서대로 적층하고, 가열 압착하여 일체화시켜서 미(未)소성의 세라믹 소체를 제작한다.

다음으로, 미소성의 세라믹 소체를 소정의 프로파일로 소성하여 세라믹 소체(1)를 완성시킨다. 한편, 이때, 세라믹 그린시트의 주면에 인쇄된 도전성 페이스트도 동시에 소성되고, 세라믹 소체(1)의 내부에 내부전극(2, 3)이 형성된다.

다음으로, 세라믹 소체(1)에 하부 외부전극(6)을 형성하기 위해, 도 4에 나타내는 바와 같이, 세라믹 소체(1)의 양 단부에 도전성 페이스트(16)를 도포한다. 구체적으로는 세라믹 소체(1)의 단부를 도전성 페이스트(16)가 들어간 욕조에 담근다. 한편, 세라믹 소체(1)의 단면(1E)뿐만 아니라, 한 쌍의 주면(1M) 및 한 쌍의 측면(1S)에도 도전성 페이스트(16)가 도포되도록, 첫 번째는 세라믹 소체(1)의 단부를 도전성 페이스트(16)가 깊게 들어간 욕조에 담근다. 그리고 두 번째는 여분의 도전성 페이스트(16)를 제거하기 위해, 세라믹 소체(1)의 단부를 도전성 페이스트(16)가 얕게 들어간 욕조에 담근다. 세라믹 소체(1)의 단부를 3회 이상 욕조에 담가도 된다.

한편, 본 실시형태에서는 세라믹 소체(1)의 단부에 도포하는 도전성 페이스트(16)의 두께를 일반적인 적층 세라믹 콘덴서를 제작하는 경우보다 작게 해 둔다. 하부 외부전극(6)을 세라믹 소체(1)에 불연속적으로 형성하기 위해서이다.

다음으로, 세라믹 소체(1)를 소정의 프로파일로 가열하고, 세라믹 소체(1)의 단부에 도포된 도전성 페이스트(16)를 세라믹 소체(1)에 베이킹한다. 이 결과, 도 5에 나타내는 바와 같이, 세라믹 소체(1)의 양 단부에 각각 불연속적인 하부 외부전극(6)이 형성된다. 한편, 세라믹 소체(1)는 하부 외부전극(6)으로부터 부분적으로 노출된 노출 영역(EA)을 가진다.

다음으로, 수지층(7)을 형성하기 위한 수지를 포함하는 함침액을 제작한다. 구체적으로는, 함침액은 용제에 수지가 녹여진 용액 등이다.

다음으로, 하부 외부전극(6)이 형성되고 세라믹 소체(1)를 챔버 내에 수용시킨다. 챔버에는 미리 수지를 포함하는 함침액이 들어간 욕조를 준비해 둔다.

다음으로, 챔버 내를 진공 배기한다. 진공 배기의 시간은 예를 들면 5분 정도로 한다. 이어서, 하부 외부전극(6)이 형성되고 세라믹 소체(1)를 수지를 포함하는 함침액이 들어간 욕조에 함침시킨다. 이어서, 챔버 내의 기압을 상승시키고, 가압한다. 가압 시간은 예를 들면 5분 정도로 한다. 이어서, 챔버 내를 대기압으로 되돌린 후에 세라믹 소체(1)를 챔버(수지를 포함하는 함침액이 들어간 욕조)로부터 꺼낸다. 한편, 상술한 진공 배기는 세라믹 소체(1)를 함침액이 들어간 욕조에 함침시키고 나서 실시해도 된다.

이 결과, 도 6에 나타내는 바와 같이 세라믹 소체(1)의 외표면에 수지(17)가 부착된다. 한편, 수지(17)는 세라믹 소체(1)의 노출 영역(EA)에도 부착된다.

다음으로, 수지(17)가 부착된 세라믹 소체(1)의 외표면을 세정하고, 불필요한 부분에 부착된 수지(17)를 제거한다. 세정은 예를 들면, 세라믹 소체(1)의 노출 영역(EA)에 부착된 수지(17)의 두께가 하부 외부전극(6)의 두께의 50% 이하가 되는 것을 목표로 하여 실시한다. 또한, 노출 영역(EA)을 제외한 하부 외부전극(6)이 형성되지 않은 영역의 수지(17)는 제거하는 것이 바람직하다. 이어서, 세라믹 소체(1)의 드레인(液切り: drain), 건조를 실시한다.

다음으로, 세라믹 소체(1)를 소정의 프로파일로 가열하고, 세라믹 소체(1)의 외표면에 부착된 수지(17)를 경화시킨다. 가열은 예를 들면, 150℃ 정도의 온도에서 60분 정도 동안 실시한다. 이 결과, 도 7에 나타내는 바와 같이, 세라믹 소체(1)의 노출 영역(EA)이 수지층(7)에 의해 덮인다.

다음으로, 도 8에 나타내는 바와 같이, 전해 도금에 의해 도금막(8)을 형성하여, 하부 외부전극(6)을 도금막(8)에 의해 덮는다. 한편, 본 실시형태에서는 도금막(8)은 도금 성장에 의해, 노출 영역(EA)에 형성된 수지층(7)도 덮는다. 이상과 같이 하여, 본 실시형태에 따른 적층 세라믹 콘덴서(100)가 완성된다.

적층 세라믹 콘덴서(100)의 신뢰성을 확인하기 위해, IR 시험을 실시했다. 적층 세라믹 콘덴서(100)를 제작하고 실시예로 했다. 또한, 적층 세라믹 콘덴서(100)의 칩 사이즈를 1005(1.0㎜×0.5㎜×0.5㎜), 적층 수 400매, 유전체층의 두께를 0.6㎛로 했다. 또한, 비교를 위해, 적층 세라믹 콘덴서(100)로부터 수지층(7)을 생략한 것, 즉, 불연속적인 하부 외부전극(6)을 형성한 후, 수지층(7)을 형성하지 않고 도금막(8)을 형성한 것을 제작하고 비교예로 했다. 실시예 72개 및 비교예 72개를 온도 65℃, 상대 습도 90%의 환경하에서 전압 6.3V를 인가한 상태로 500시간 방치한 뒤, 각 시료의 IR값을 측정했다. 그리고 IR값이 8.00 이하인 시료를 IR 열화품으로 했다. 실시예에서는 72개에 IR 열화품은 발생하지 않았다. 한편, 비교예에서는 72개 중 9개의 IR 열화품이 발생했다. 이상으로부터, 적층 세라믹 콘덴서(100)는 내습성이 높고, 신뢰성이 높은 것을 확인할 수 있었다.

이상, 실시형태에 따른 적층 세라믹 콘덴서(100)에 대해 설명했다. 그러나 본 발명이 상술한 내용에 한정되는 것은 아니며, 발명의 취지를 따라 다양한 변경을 할 수 있다.

예를 들면, 상기 실시형태에서는 적층 세라믹 콘덴서(100)를 예로 들어 설명했는데, 본원 발명의 적층 세라믹 전자부품의 종류는 임의이며, 적층 세라믹 콘덴서에는 한정되지 않고, 적층 세라믹 서미스터, 적층 세라믹 인덕터, 적층 세라믹 복합 부품 등, 다른 종류의 적층 세라믹 전자부품이어도 된다.

또한, 상기 실시형태에서는 수지층(7)이 세라믹 소체(1)의 노출 영역(EA)의 전체 면을 덮었지만, 수지층(7)은 세라믹 소체(1)의 노출 영역(EA)의 전체 면을 덮을 필요는 없다. 즉, 수지층(7)은 세라믹 소체(1)의 노출 영역(EA) 상에 일부가 도중에 끊어진 상태(띄엄띄엄한 상태)로 형성되어도 된다.

또한, 상기 실시형태에서는 수지층(7)이 세라믹 소체(1)에 접촉했지만, 수지층(7)은 세라믹 소체(1)에 접촉할 필요는 없다. 즉, 세라믹 소체(1)와 수지층(7) 사이에 극간이 있어도 된다. 한편, 극간은 세라믹 소체(1)와 수지층(7)을 완전히 분리하는 것이어도 되고, 세라믹 소체(1)와 수지층(7)을 부분적으로 분리하는 것이어도 된다.

또한, 상기 실시형태에서는 도금막(8)이 하부 외부전극(6) 및 수지층(7) 상에 연속적으로 형성되었지만, 도금막(8)은 연속적으로 형성될 필요는 없다. 즉, 도금막(8)은 불연속적으로 형성되어도 된다.

또한, 상기 실시형태에서는 노출 영역(EA)에 형성된 수지층(7) 전체가 도금막(8)으로 덮였지만, 수지층(7) 전체가 도금막(8)으로 덮일 필요는 없다. 즉, 수지층(7)은 도금막(8)에 의해 부분적으로 덮여도 된다. 혹은, 수지층(7)은 도금막(8)에 의해 전혀 덮이지 않아도 된다.

또한, 상기 실시형태에서는 수지층(7)이 절연성이었지만, 수지층(7)을 도전성의 것으로 해도 된다.

또한, 상기 실시형태에서는 외부전극(4, 5)이 세라믹 소체(1)의 단면(1E)뿐만 아니라, 한 쌍의 주면(1M) 및 한 쌍의 측면(1S)에도 형성되었지만, 외부전극(4, 5)을 단면(1E) 및 주면(1M)에만 형성해도 된다.

또한, 상기 실시형태에서는 하부 외부전극(6)을, 소성이 완료된 세라믹 소체(1)의 단부에 나중에 베이킹에 의해 형성했지만, 하부 외부전극(6)은 세라믹 소체(1)와 동시 소성에 의해 형성해도 된다.

본원 발명의 한 실시양태에 따른 적층 세라믹 콘덴서는 "과제를 해결하기 위한 수단"의 란에 기재된 바와 같다.

이 적층 세라믹 콘덴서는 세라믹 소체의 단면에서, 노출 영역으로부터 내부전극이 부분적으로 노출된 것이어도 된다. 노출 영역으로부터 내부전극이 부분적으로 노출되어도 본원 발명에서는 노출 영역이 수지층에 의해 덮이기 때문에, 충분한 내습성을 확보할 수 있기 때문이다.

또한, 내부전극의 폭방향의 단부를 따른 측면과 평행한 세라믹 소체의 절단면을 보았을 때, 주면에 가장 가까운 내부전극이 노출된 부분의 단면에서, 수지층의 두께가 하부 외부전극의 두께의 50% 이하인 것도 바람직하다. 50% 이하이면, 도금막이 세라믹 소체의 노출 영역을 덮는 수지층 상에도 양호하게 형성되고, ESR 등의 전기 특성이 개선된다.

또한, 수지층은 절연성이어도 된다. 수지층이 절연성이어도 하부 외부전극과 도금막은 전기적으로 접속된다.

또한, 단면에서의 하부 외부전극의 최대 두께가 한 쌍의 단면(1E)의 최단 거리의 1/40 이하인 것도 바람직하다. 1/40을 초과하면, 하부 외부전극을 불연속적으로 하는 것이 어려워지기 때문이다.

또한, 세라믹 소체(1)의 주면(1M), 측면(1S)에서의 하부 외부전극(6)의 최대 두께는 한 쌍의 주면(1M)의 최단 거리 및 한 쌍의 측면(1S)의 최단 거리 중 큰 쪽의 1/60 이하인 것이 바람직하다.

또한, 한 쌍의 주면 또는 한 쌍의 측면에서, 세라믹 소체의 노출 영역의 적어도 일부가 수지층에 의해 덮이는 것도 바람직하다. 이 경우에는 전자부품의 내습성을 보다 향상시킬 수 있기 때문이다.

본 발명의 실시형태에 대해 설명했는데, 이번에 개시된 실시형태는 모든 점에서 예시이며 제한적인 것이 아니라고 생각되어야 한다. 본 발명의 범위는 청구범위에 의해 나타내지고, 청구범위와 균등한 의미 및 범위 내에서의 모든 변경이 포함되는 것이 의도된다.

Claims

복수개의 유전체층과 복수개의 내부전극이 적층되고, 적층방향에서 마주보는 한 쌍의 주면(主面)과, 상기 적층방향에 직교하는 폭방향에서 마주보는 한 쌍의 측면과, 상기 적층방향 및 상기 폭방향 양쪽에 직교하는 길이방향에서 마주보는 한 쌍의 단면(端面)을 가지는 세라믹 소체를 포함하고,
상기 복수개의 내부전극은 상기 한 쌍의 단면에 노출되며,
적어도 상기 한 쌍의 단면의 일부를 덮어 하부 외부전극이 형성되고,
상기 내부전극의 폭방향의 단부(端部)를 따른 상기 측면과 평행한 상기 세라믹 소체의 절단면을 보았을 때, 상기 하부 외부전극은 상기 세라믹 소체 상에 불연속적으로 형성되며,
상기 세라믹 소체는 상기 불연속적으로 형성된 하부 외부전극으로부터 부분적으로 노출된 노출 영역을 가지며,
상기 노출 영역이 수지를 함유하는 수지층에 의해 덮이고,
상기 하부 외부전극의 일부가 상기 수지층으로부터 돌출되며,
상기 하부 외부전극이 도금막에 의해 덮인, 적층 세라믹 전자부품.
제1항에 있어서,
상기 단면에서, 상기 세라믹 소체의 상기 노출 영역으로부터 상기 내부전극이 부분적으로 노출된, 적층 세라믹 전자부품.
제2항에 있어서,
상기 내부전극의 폭방향의 단부를 따른 상기 측면과 평행한 상기 세라믹 소체의 절단면을 보았을 때, 상기 주면에 가장 가까운 상기 내부전극이 노출된 부분의 상기 단면에서, 상기 수지층의 두께가 상기 하부 외부전극의 두께의 50% 이하인, 적층 세라믹 전자부품.
제1항 내지 제3항 중 어느 한 항에 있어서,
상기 수지층이 절연성인, 적층 세라믹 전자부품.
제1항 내지 제3항 중 어느 한 항에 있어서,
상기 단면에서의 상기 하부 외부전극의 최대 두께가 상기 한 쌍의 단면의 최단 거리의 1/40 이하인, 적층 세라믹 전자부품.
제1항 내지 제3항 중 어느 한 항에 있어서,
상기 하부 외부전극이 상기 한 쌍의 주면의 일부 및 상기 한 쌍의 측면 중 적어도 한쪽의 일부를 더 덮은, 적층 세라믹 전자부품.
제6항에 있어서,
상기 주면 또는 상기 측면에서의 상기 하부 외부전극의 최대 두께가 상기 한 쌍의 주면의 최단 거리 및 상기 한 쌍의 측면의 최단 거리 중 큰 쪽의 1/60 이하인, 적층 세라믹 전자부품.
제6항에 있어서,
상기 한 쌍의 주면 또는 상기 한 쌍의 측면에서, 상기 세라믹 소체의 상기 노출 영역의 적어도 일부가 상기 수지층에 의해 덮인, 적층 세라믹 전자부품.