KR102277886B1 - 어레이 기판 및 디스플레이 디바이스 - Google Patents

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Abstract

어레이 기판은 베이스 기판 및 베이스 기판 상에 어레이로 배열된 복수의 픽셀 유닛을 포함한다. 각각의 픽셀 유닛은 OLED 및 픽셀 구동 회로를 포함한다. 복수의 픽셀 유닛 중 적어도 하나의 각각의 픽셀 유닛은 수리 라인을 더 포함한다. 베이스 기판 상으로의 수리 라인의 정사 투영은 베이스 기판 상으로의 OLED의 애노드의 정사 투영과 부분적으로 중첩된다. 수리 라인은 복수의 픽셀 유닛 중 픽셀 유닛에 인접한 인접 픽셀 유닛 내의 픽셀 구동 회로에 결합된다.

Description

어레이 기판 및 디스플레이 디바이스
본 출원은, 참조로 그 전체 내용이 본 명세서에 포함되는, 발명의 명칭이 "ARRAY SUBSTRATE AND DISPLAY DEVICE"인, 2017년 9월 4일 중국 특허청에 출원된 중국 특허 출원 제201721127658.4호에 대한 우선권을 주장한다.
본 개시내용은 디스플레이 기술 분야, 특히 어레이 기판 및 디스플레이 디바이스에 관한 것이다.
유기 발광 다이오드(OLED로 약칭), 특히 능동 매트릭스 유기 발광 다이오드(AMOLED로 약칭)는 높은 밝기, 전체 시야각, 빠른 응답, 및 유연한 디스플레이의 이점으로 인해 디스플레이 분야에서 널리 이용되어 왔다.
제1 양태에서, 본 개시내용의 일부 실시예들은, 베이스 기판, 및 베이스 기판 상에 어레이로 배열된 복수의 픽셀 유닛을 포함하는 어레이 기판을 제공한다. 각각의 픽셀 유닛은 OLED 및 픽셀 구동 회로를 포함한다. 복수의 픽셀 유닛 중 적어도 하나의 각각의 픽셀 유닛은 수리 라인을 더 포함한다. 베이스 기판 상으로의 수리 라인의 정사 투영(orthographic projection)은 베이스 기판 상으로의 OLED의 애노드의 정사 투영과 부분적으로 또는 완전히 중첩된다. 수리 라인은 복수의 픽셀 유닛 중 픽셀 유닛에 인접한 인접 픽셀 유닛 내의 픽셀 구동 회로에 결합된다.
본 개시내용의 일부 실시예들에서, 픽셀 구동 회로는 적어도 하나의 박막 트랜지스터를 포함한다. 적어도 하나의 박막 트랜지스터는 구동 박막 트랜지스터이거나, 적어도 하나의 박막 트랜지스터는 구동 박막 트랜지스터 및 스위칭 박막 트랜지스터를 포함한다.
본 개시내용의 일부 실시예들에서, 픽셀 구동 회로는 구동 박막 트랜지스터를 포함하고, 수리 라인은 복수의 픽셀 유닛 중 픽셀 유닛에 인접한 인접 픽셀 유닛 내의 구동 박막 트랜지스터의 드레인에 결합된다.
본 개시내용의 일부 실시예들에서, 어레이 기판은 수리 라인과 OLED의 애노드 사이에 배치된 적어도 하나의 절연막 층을 더 포함한다.
본 개시내용의 일부 실시예들에서, 비아 홀이 적어도 하나의 절연막 층에 제공되고, 베이스 기판 상으로의 수리 라인의 정사 투영이 베이스 기판 상으로의 OLED의 애노드의 정사 투영과 부분적으로 중첩되는 영역에 위치된다. 수리 라인은 비아 홀을 통해 OLED의 애노드에 결합된다. 픽셀 유닛의 픽셀 구동 회로는 OLED의 애노드로부터 분리된다.
본 개시내용의 일부 실시예들에서, 복수의 픽셀 유닛 중 픽셀 유닛 및 인접 픽셀 유닛은 인접 행들 및 동일한 열의 픽셀 유닛들이고, 복수의 픽셀 유닛 중 픽셀 유닛의 수리 라인은 인접 픽셀 유닛 내의 구동 박막 트랜지스터의 드레인의 연장 라인이다.
본 개시내용의 일부 실시예들에서, 베이스 기판 상으로의 인접 픽셀 유닛 내의 구동 박막 트랜지스터의 드레인의 연장 라인의 정사 투영은 베이스 기판 상으로의 복수의 픽셀 유닛 중 픽셀 유닛 내의 OLED의 애노드의 연장 라인의 정사 투영과 부분적으로 중첩되어 중첩 영역을 형성한다.
본 개시내용의 일부 실시예들에서, 어레이 기판은 구동 박막 트랜지스터의 드레인의 연장 라인과 OLED의 애노드의 연장 라인 사이에 적층되는 패시베이션 층 및 평탄화 층을 더 포함한다. 그루브(groove)가 평탄화 층의 베이스 기판과 반대쪽의 표면에 형성되고, 베이스 기판 상으로의 구동 박막 트랜지스터의 드레인의 연장 라인의 정사 투영이 베이스 기판 상으로의 OLED의 애노드의 연장 라인의 정사 투영과 부분적으로 중첩되는 영역에 위치되고, OLED의 애노드의 연장 라인의 일부가 그루브에 채워진다.
본 개시내용의 일부 실시예들에서, 그루브의 그루브 깊이는 패시베이션 층과 평탄화 층의 전체 두께 미만이고, 평탄화 층의 두께 이상이다.
본 개시내용의 일부 실시예들에서, 복수의 픽셀 유닛 중 픽셀 유닛 및 인접 픽셀 유닛은 인접 열들 및 동일한 행의 픽셀 유닛들이고, 복수의 픽셀 유닛 중 픽셀 유닛의 수리 라인 및 인접 픽셀 유닛 내의 구동 박막 트랜지스터의 게이트는 동일한 층에 위치되며 전기적으로 절연된다.
본 개시내용의 일부 실시예들에서, 어레이 기판은 인접 픽셀 유닛 내의 구동 박막 트랜지스터의 드레인과 수리 라인 사이에 배치된 층간 절연 층을 더 포함하고, 층간 절연 층에는 비아 홀들이 형성되고, 구동 박막 트랜지스터의 드레인은 비아 홀들 중 대응하는 비아 홀을 통해 수리 라인에 결합된다.
본 개시내용의 일부 실시예들에서, 어레이 기판은 복수의 픽셀 유닛 중 픽셀 유닛 내의 수리 라인과 픽셀 유닛 내의 OLED의 애노드 사이에 적층되는 층간 절연 층, 패시베이션 층 및 평탄화 층을 더 포함한다. 그루브가 평탄화 층의 베이스 기판과 반대쪽의 표면에 형성되고, 베이스 기판 상으로의 수리 라인의 정사 투영이 베이스 기판 상으로의 OLED의 애노드의 정사 투영과 부분적으로 중첩되는 영역에 위치되고, OLED의 애노드의 일부가 그루브에 채워진다.
일부 실시예들에서, 그루브의 그루브 깊이는 패시베이션 층과 평탄화 층의 전체 두께 이하이고, 평탄화 층의 두께 이상이다.
본 개시내용의 일부 실시예들에서, 어레이 기판은 십자형으로 배치되는 게이트 라인들 및 데이터 라인들을 더 포함한다. 스위칭 박막 트랜지스터의 게이트는 대응하는 게이트 라인에 결합되고, 스위칭 박막 트랜지스터의 소스는 대응하는 데이터 라인에 결합된다.
본 개시내용의 일부 실시예들에서, 어레이 기판은 십자형으로 배치되는 게이트 라인들 및 데이터 라인들을 더 포함하고, 동일한 행의 픽셀 유닛들은 동일한 게이트 라인에 대응한다. 베이스 기판 상으로의 각각의 픽셀 유닛 내의 수리 라인의 정사 투영은 베이스 기판 상으로의 대응하는 게이트 라인의 정사 투영과 교차한다.
본 개시내용의 일부 실시예들에서, 어레이 기판은 십자형으로 배치되는 게이트 라인들 및 데이터 라인들을 더 포함하고, 동일한 열의 픽셀 유닛들은 동일한 데이터 라인에 대응한다. 베이스 기판 상으로의 수리 라인의 정사 투영은 베이스 기판 상으로의 대응하는 데이터 라인의 정사 투영과 교차한다.
본 개시내용의 일부 실시예들에서, 어레이 기판은 베이스 기판과 반대쪽의 OLED들의 애노드들의 표면들 상에 배치된 픽셀 정의 층을 더 포함한다.
또 다른 양태에서, 본 개시내용의 일부 실시예들은, 제1 양태에서 설명된 어레이 기판을 포함하는 디스플레이 디바이스를 제공한다. 어레이 기판은 베이스 기판, 및 베이스 기판 상에서 어레이로 배열된 복수의 픽셀 유닛을 포함한다. 각각의 픽셀 유닛은 OLED 및 픽셀 구동 회로를 포함한다. 복수의 픽셀 유닛 중 적어도 하나의 각각의 픽셀 유닛은 수리 라인을 더 포함한다. 베이스 기판 상으로의 수리 라인의 정사 투영은 베이스 기판 상으로의 OLED의 애노드의 정사 투영과 부분적으로 중첩된다. 수리 라인은 복수의 픽셀 유닛 중 픽셀 유닛에 인접한 인접 픽셀 유닛 내의 픽셀 구동 회로에 결합된다.
본 개시내용의 일부 실시예들에서, 픽셀 구동 회로는 구동 박막 트랜지스터를 포함하고, 매 2개의 인접 픽셀 유닛 중의 픽셀 유닛 내의 수리 라인은 2개의 인접 픽셀 유닛 중의 다른 픽셀 유닛 내의 구동 박막 트랜지스터의 드레인에 결합된다.
본 개시내용의 실시예들에서의 기술적 솔루션을 더욱 명확하게 설명하기 위해, 실시예들의 설명에서 이용될 첨부 도면들이 간략하게 소개될 것이다. 명백하게, 후술될 도면들은 본 개시내용의 일부 실시예들일 뿐이며, 본 기술분야의 통상의 기술자라면 창조적 노력을 들이지 않고 이들 도면에 따라 다른 도면들을 얻을 수 있다.
도 1은 관련 기술에서의 픽셀 구동 회로의 회로 개략도이다;
도 2는 본 개시내용의 일부 실시예들에 따른 어레이 기판의 개략적인 평면도이다;
도 3은 접는 선 A-A'를 따른 도 2에 도시된 어레이 기판의 개략적인 단면도이다;
도 4는 본 개시내용의 일부 실시예들에 따른 어레이 기판의 또 다른 개략적인 평면도이다; 및
도 5는 접는 선 B-B'를 따른 도 4에 도시된 어레이 기판의 개략적인 단면도이다.
본 개시내용의 실시예들의 목적, 기술적 솔루션 및 이점들을 더욱 명확하게 하기 위해, 본 개시내용의 실시예의 도면들을 참조하여 본 개시내용의 실시예들에서의 기술적 솔루션이 명확하고 완전하게 설명될 것이다. 명백하게, 설명된 실시예들은 본 개시내용의 일부 실시예들이지만 전부는 아니다. 창조적 노력을 들이지 않고 본 개시내용의 실시예들에 기초하여 본 기술분야의 통상의 기술자에 의해 획득된 다른 모든 실시예들은 본 개시내용의 보호 범위에 포함되어야 한다.
전술된 바와 같이, 디스플레이 분야에서, 능동 매트릭스 유기 발광 다이오드(AMOLED)를 포함하는 어레이 기판은 어레이로 배열된 복수의 픽셀 유닛을 갖는다. 동일한 행의 픽셀 유닛들은 게이트 라인을 공유하고, 동일한 열의 픽셀 유닛들은 데이터 라인을 공유한다. 각각의 픽셀 유닛은 유기 발광 다이오드(OLED) 및 OLED의 애노드에 결합된 픽셀 구동 회로를 포함한다.
픽셀 구동 회로의 회로 개략도가 도 1에 도시되어 있다. 픽셀 구동 회로는 스위칭 박막 트랜지스터(T1), 구동 박막 트랜지스터(T2), 및 스토리지 커패시터를 포함한다. 스위칭 박막 트랜지스터(T1)의 게이트는 게이트 라인(Gate)에 결합되고, 스위칭 박막 트랜지스터(T1)의 소스는 데이터 라인(Data)에 결합되며, 스위칭 박막 트랜지스터(T1)의 드레인은 구동 박막 트랜지스터(T2)의 게이트 및 스토리지 커패시터의 플레이트(C1)에 결합된다. 구동 박막 트랜지스터(T2)의 소스는 스토리지 커패시터의 또 다른 플레이트(C2) 및 전력 라인(Vdd)에 결합되고, 구동 박막 트랜지스터(T2)의 드레인은 OLED의 애노드에 결합된다.
그러나, 픽셀 유닛 내의 픽셀 구동 회로의 구조는 비교적 복잡하기 때문에, 픽셀 유닛이 위치하는 어레이 기판의 제조 프로세스도 역시 복잡하다. 결과적으로, 어레이 기판의 제조 프로세스에서, 픽셀 구동 회로 내의 배선의 일부가 개방 회로가 되는 결함을 초래하는 것이 불가피하며, 여기서, 개방 회로가 발생하는 위치는 개방 회로 지점 X'이다. 이 경우, 복잡한 구조를 갖는 픽셀 구동 회로의 경우, 기존의 결함 검출 기술을 이용하여 개방 회로 지점(X')의 위치를 정확하게 결정하는 것은 어렵고, 그에 따라, 픽셀 구동 회로가 개방 회로인 결함을 갖는 어레이 기판을 효과적으로 수리하는 것은 불가능하다.
상기 문제점에 기초하여, 본 개시내용의 실시예들에서의 기술적 솔루션이 도면들과 연계하여 상세하게 설명될 것이다.
도 2 및 도 3은 본 개시내용의 일부 실시예들에 의해 제공되는 어레이 기판을 도시한다. 도 2 및 도 3을 참조하면, 본 개시내용의 일부 실시예들에 의해 제공되는 어레이 기판은 베이스 기판(1) 및 베이스 기판(1) 상에서 어레이로 배열된 복수의 픽셀 유닛을 포함한다. 도 2에 도시된 바와 같이, 4개의 픽셀 유닛이 제공된다. 각각의 픽셀 유닛은, 개방 회로 수리 구조물(2), OLED(3), 및 픽셀 구동 회로(4)를 포함한다. 개방 회로 수리 구조물(2)은 수리 라인(22)을 포함하고, 베이스 기판(1) 상으로의 수리 라인(22)의 정사 투영은 베이스 기판(1) 상으로의 OLED의 애노드(301)의 정사 투영과 부분적으로 또는 완전히 중첩되어 중첩 영역을 형성한다. 개방 회로 수리 지점 X는 중첩 영역에 위치한다.
상기 어레이 기판은 복잡한 픽셀 구동 구조로 인해 제조 프로세스에서 결함, 즉, 개방 회로 지점(X')이 발생하기 쉽다. 수리 라인(22)은 OLED의 애노드(301)와 중첩되는 부분을 가지며, 중첩되는 부분은 개방 회로 수리 지점(X)이 중첩 영역에 위치하도록 기판 상으로의 양쪽의 정사 투영 상에 구현되어, 2개의 인접 픽셀 유닛들 중 임의의 하나의 OLED의 애노드(301)가 2개의 인접 픽셀 유닛들 중 다른 픽셀 유닛 내의 구동 박막 트랜지스터(401)의 드레인(4011)에 결합될 수 있게 함으로써, 다른 컴포넌트들에 영향을 미치지 않으면서 개방 회로 지점(X')을 수리한다.
본 개시내용의 일부 실시예들에서, 도 3에 도시된 바와 같이, 픽셀 유닛에서, 개방 회로, 즉, 개방 회로 지점(X')이 구동 박막 트랜지스터(401)의 드레인(4011)과 OLED의 애노드(301) 사이에서 발생하는 경우, 구동 박막 트랜지스터(401)는 OLED의 애노드(301)에 결합될 수 없으므로, 픽셀 유닛은 발광할 수 없다. 이 경우, 이 픽셀 유닛은 수리될 픽셀 유닛이라고 지칭되고, 그 주위의 픽셀 유닛은 인접 픽셀 유닛이라고 지칭된다. 수리될 픽셀 유닛에 인접한 인접 픽셀 유닛 내의 구동 박막 트랜지스터(401)의 드레인(4011)은 수리 라인(22)에 결합되고, 수리 라인(22)은 수리될 픽셀 유닛 내의 OLED의 애노드(301)에 결합되기 때문에, 개방 회로 지점(X')이 수리되어, 수리될 픽셀 유닛 내의 OLED의 애노드(31)가 인접 픽셀 유닛 내의 구동 박막 트랜지스터(401)의 드레인(4011)에 결합됨으로써, 수리될 픽셀 유닛이 복원되어 발광하게 한다.
현재, 모든 평판 디스플레이는 매트릭스 구동 모드로 구동된다. 복수의 픽셀 유닛은 어레이 기판의 베이스 기판(1) 상에서 어레이로 배열된다. 설명의 편의를 위해, 복수의 픽셀 유닛 중 하나의 픽셀 구동 회로(4)가 개방 회로인 경우, 픽셀 유닛은 수리될 픽셀 유닛으로서 정의되고, 베이스 기판(1) 상에 배열된 그 픽셀 유닛 주위의 픽셀 유닛은 인접 픽셀 유닛으로서 정의된다.
수리될 픽셀 유닛과 인접 픽셀 유닛은 동일한 유형의 픽셀 유닛에 속하며, 동일한 구조 및 기능을 갖는다는 점에 유의해야 한다. 구분은, 어레이 기판의 구조를 명확하게 설명하기 위한, 즉, 개방 회로 수리를 요구할 수 있는 타겟 픽셀 유닛을 수리될 픽셀 유닛으로서 정의하고, 수리될 픽셀 유닛에 인접한 또 다른 픽셀 유닛은 인접 픽셀 유닛으로서 정의하기 위한 목적일 뿐이다. 본 개시내용의 일부 실시예들에서, 2개의 인접 픽셀 유닛들 중 임의의 하나가 수리될 픽셀 유닛이라고 지칭되는 경우, 2개의 인접 픽셀 유닛들 중 다른 픽셀 유닛은 인접 픽셀 유닛이라고 지칭된다.
OLED의 애노드(301)와 수리 라인(22)은 동일한 픽셀 유닛에 위치하는 것으로 이해될 것이다. OLED의 애노드(301)가 픽셀 유닛에 제공되므로, 그 픽셀 유닛을 갖는 어레이 기판은 OLED 기판이어야 한다, 즉, 어레이 기판의 각각의 픽셀 유닛에는 OLED(3) 및 OLED의 애노드(301)에 결합된 픽셀 구동 회로(4)가 대응적으로 제공된다.
본 개시내용의 일부 실시예들에서, OLED(3)는 상단-발광 OLED, 하단-발광 OLED, 또는 양면-발광 OLED 중 임의의 하나일 수 있다.
동일하거나 상이한 색상들의 광을 방출하는데 이용되는 어레이로 배열된 4개의 픽셀 유닛만이 도 2에 도시되어 있다는 점에 유의한다. 그러나, 본 기술분야의 통상의 기술자라면, 본 개시내용의 실시예들에서 어레이 기판에 포함된 픽셀 유닛들의 수는 도시된 4개로 제한되지 않고 더 많이 포함할 수도 있으며, 픽셀 유닛들에 의해 방출될 광의 색상은 제한되지 않는다는 것을 이해할 것이다.
본 개시내용의 일부 실시예들에서, 픽셀 구동 회로(4)는 적어도 하나의 박막 트랜지스터를 포함한다. 적어도 하나의 박막 트랜지스터는 구동 박막 트랜지스터(401) 및 스위칭 박막 트랜지스터(402)를 포함한다.
본 개시내용의 일부 실시예들에서, OLED(3)의 픽셀 구동 회로(4)는 적어도 하나의 박막 트랜지스터를 포함할 수 있다. 픽셀 구동 회로(4)가 하나의 박막 트랜지스터를 포함하는 경우, 박막 트랜지스터는 구동 박막 트랜지스터(401)이다. 픽셀 구동 회로(4)가 복수의 박막 트랜지스터를 포함하는 경우, 구동 박막 트랜지스터(401)는 드레인(4011)이 OLED의 애노드(301)에 결합된 박막 트랜지스터를 지칭한다. 구동 박막 트랜지스터(401)의 드레인(4011)과 OLED의 애노드(301)는 전기적으로 접속될 수 있다.
본 개시내용의 일부 실시예들에서, 도 2 및 3에 도시된 바와 같이, 제공된 수리 라인(22)은 인접 픽셀 유닛 내의 구동 박막 트랜지스터(401)의 드레인(4011)에 결합된다. 수리 라인(22)과 수리될 픽셀 유닛 내의 OLED의 애노드(301) 사이에는 절연막 층이 배치된다. 베이스 기판(1) 상으로의 수리 라인(22)의 정사 투영은 베이스 기판(1) 상으로의 수리될 픽셀 유닛 내의 OLED의 애노드(301)의 정사 투영과 중첩 영역을 갖는다. 인접 픽셀 유닛의 구동 박막 트랜지스터(401)의 드레인(4011)이 수리 라인(22)에 결합된 경우, 수리 라인(22)과 OLED의 애노드(301) 사이에 배치된 절연막 층은 수리 라인(22)이 OLED의 애노드(301)와 접촉하는 것을 방지할 수 있음으로써, 드레인(4011)과 애노드(301) 사이의 단락 회로를 방지할 수 있다.
바꾸어 말하면, 수리될 픽셀 유닛 내의 OLED의 애노드(301)와 수리 라인(22) 사이에 절연을 위한 막 층(film layer)이 제공되고, 중첩 영역에 대응하는 수리될 픽셀 유닛 내의 OLED의 애노드(301)의 일부는 중첩 영역에 대응하는 수리 라인(22)의 일부에 대향하여 배치된다. 이러한 방식으로, 픽셀 구동 회로 내의 개방 회로 결함을 갖는 수리될 픽셀 유닛이 수리되는 경우, 개방 회로 수리 지점(X)은 중첩 영역에서 대응적으로 배치될 것이다.
개방 회로 수리 지점(X)에서, 수리될 픽셀 유닛 내의 OLED의 애노드(301)는 깊은 침투 레이저 용접에 의해 수리 라인(22)에 결합되어, 수리될 픽셀 유닛 내의 OLED의 애노드(301)와 인접 픽셀 유닛 내의 구동 박막 트랜지스터(401)의 드레인(4011)이 수리될 픽셀 유닛 내의 OLED의 애노드(301) 및 수리 라인(22)을 이용함으로써 결합될 수 있다.
본 개시내용의 일부 실시예들에서, 도 2 및 도 3을 참조하면, OLED(3)의 픽셀 구동 회로(4)는 스위칭 박막 트랜지스터(402) 및 구동 박막 트랜지스터(401)인 2개의 박막 트랜지스터를 포함한다. 스위칭 박막 트랜지스터(402)의 게이트(4021)는 게이트 라인(6)에 결합되고, 스위칭 박막 트랜지스터(402)의 소스(4022)는 데이터 라인(7)에 결합되며, 스위칭 박막 트랜지스터(402)의 드레인(4023)은 구동 박막 트랜지스터(401)의 게이트(4013) 및 스토리지 커패시터의 제1 플레이트(C1)에 결합된다. 구동 박막 트랜지스터(401)의 소스(4012)는 스토리지 커패시터의 제2 플레이트(C2) 및 전력 라인(Vdd)에 결합되고, 구동 박막 트랜지스터(401)의 드레인(4011)은 OLED의 애노드(301)에 결합된다.
본 개시내용의 일부 실시예들에서, 게이트 라인(6) 및 데이터 라인(7)은 구리(Cu), 알루미늄(Al), 몰리브덴(Mo), 티타늄(Ti), 크롬(Cr) 및 텅스텐(W) 또는 이들의 합금 재료 등의, 금속 재료들 중 하나 이상으로 이루어질 수 있다. 예를 들어, 단층(single-layer) 금속 와이어는 구리로 형성되고, 라미네이트된 금속 와이어는, Mo＼Al＼Mo로 형성되고, 라미네이트된 금속 와이어는 Ti＼Cu＼Ti로 형성되거나, 라미네이트된 금속 와이어는 MoTi＼Cu로 형성된다.
상기 실시예에 의해 제공되는 어레이 기판에 기초하여, 픽셀 구동 회로가 픽셀 유닛에서 개방 회로인 경우, 즉, 수리될 픽셀 유닛이 있는 경우, 수리될 픽셀 유닛 내의 개방 회로 수리 구조물(2)이 수리될 픽셀 유닛을 효과적으로 수리하는데 이용될 수 있고, 수리될 픽셀 유닛 내의 OLED의 애노드(301)는 인접 픽셀 유닛 내의 구동 박막 트랜지스터(401)의 드레인(4011)에 결합되어, 수리될 픽셀 유닛 내의 OLED(3)가 인접 픽셀 유닛의 구동 박막 트랜지스터(401)에 의해 구동되어 어레이 기판의 정상적인 이용을 보장하게 할 수 있다.
본 개시내용의 일부 실시예들에서, 도 2를 참조하면, 어레이 기판 내의 픽셀 유닛들은 일반적으로 베이스 기판(1) 상에서 어레이로 배열된다. 동일한 행의 픽셀 유닛들에는 동일한 게이트 라인(6)에 의해 제어 신호가 제공되고, 동일한 열의 픽셀 유닛들에는 동일한 데이터 라인(7)에 의해 데이터 신호가 제공된다.
따라서, 픽셀 유닛 내의 게이트 라인(6) 및 박막 트랜지스터의 게이트는 일반적으로 동일한 층에 배치되고, 픽셀 유닛의 내의 데이터 라인(7) 및 박막 트랜지스터의 소스 및 드레인은 일반적으로 동일한 층에 배치된다. 게이트 라인 및 데이터 라인은 십자형으로 배치되어 그리드 구조물을 형성하고, 따라서 단일 픽셀 유닛은 단일 그리드에 대응적으로 배치된다. 각각의 픽셀 유닛은 수리될 픽셀 유닛이거나, 수리될 픽셀 유닛 주위의 인접 픽셀 유닛일 수 있다.
본 개시내용의 일부 실시예들에서, 도 2 및 도 3을 참조하면, 각각의 픽셀 유닛은 일반적으로 베이스 기판(1) 상에 배치된 구동 박막 트랜지스터(401) 및 베이스 기판(1)으로부터 먼 구동 박막 트랜지스터(401)의 한 면에 배치된 OLED(3)를 포함한다.
OLED(3)는 일반적으로 서로 대향하도록 배치된 OLED 애노드(301) 및 OLED 캐소드(303), 및 OLED 애노드(301)와 OLED 캐소드(303) 사이에 배치된 OLED 발광층(302)을 포함한다. OLED(3)가 하단-발광 OLED인 경우, OLED 캐소드(303)는 일반적으로 알루미늄(Al) 등의 금속 재료로 형성되고, OLED 애노드(301)는 일반적으로 인듐 주석 산화물(indium tin oxide)(ITO) 재료로 형성된다. 또한, OLED 발광층(302)은 단층 유기 발광층이거나, 정공 수송층, 유기 발광층, 전자 수송층 등으로 형성된 다층 구조물일 수 있다.
본 개시내용의 일부 실시예들에서, 구동 박막 트랜지스터(401)는, 박막 트랜지스터의 동작 원리에 따라, 산화물 반도체 박막 트랜지스터, 폴리실리콘 박막 트랜지스터, 또는 비정질 실리콘 박막 트랜지스터 중 임의의 하나일 수 있다. 구동 박막 트랜지스터(401)는 박막 트랜지스터의 게이트가 배치된 위치에 따라 상단-게이트 박막 트랜지스터 또는 하단-게이트 박막 트랜지스터 중 임의의 하나일 수 있고, 이것은 본 개시내용의 실시예들에서 특별히 제한되지는 않는다.
예를 들어, 도 3을 참조하면, 본 개시내용의 일부 실시예들은 상단-게이트 박막 트랜지스터 구조물을 제공한다. 상단 게이트 박막 트랜지스터는 베이스 기판(1) 상에 적층되는, 활성 층(4014), 게이트 절연 층(901), 게이트(4013), 및 층간 절연 층(902)을 포함한다. 층간 절연 층(902) 상에 드레인(4011) 및 소스(4012)가 배치된다. 드레인(4011) 및 소스(4012)는 층간 절연 층(902) 및 게이트 절연 층(901)에 대응적으로 형성된 비아 홀들을 통해 활성 층(4014)에 각각 결합된다. 본 개시내용의 일부 실시예들에서, 활성 층(4014)은 인듐 갈륨 아연 산화물(IGZO) 층일 수 있다. 게이트 절연 층(901)은 실리콘 질화물 층 또는 실리콘 산화물 층 등의 단일 층 구조물이거나, 실리콘 질화물 층 및 실리콘 산화물 층으로 형성된 적층 구조물 등의 다층 구조물일 수 있다.
본 개시내용의 일부 실시예들에서, 도 3을 참조하면, 패시베이션 층(903), 평탄화 층(904), 및 픽셀 정의 층(905)은 일반적으로, 베이스 기판(1)과 반대쪽의 구동 박막 트랜지스터(401)의 드레인(4011)의 표면 상에 배치된다. OLED(3)의 발광층(302)은 픽셀 정의 층(905)의 개방 영역에 배치된다. 본 개시내용의 일부 실시예들에서, 패시베이션 층(903)은 실리콘 질화물 층 또는 실리콘 산화물 층 등의 단일 층 구조물이거나, 실리콘 질화물 층 및 실리콘 산화물 층으로 형성된 적층 구조물 등의 다층 구조물일 수 있다. 평탄화 층(904)은 일반적으로 두께가 1 μm 내지 4 μm이고 유기 수지 재료로 형성된 수지 층이다.
본 개시내용의 일부 실시예들에서, 패시베이션 층(903) 및 평탄화 층(904)에 비아 홀들이 형성된다. OLED의 애노드(301)는, 평탄화 층(904) 및 패시베이션 층(903)에 형성된 비아 홀을 통해 구동 박막 트랜지스터(401)의 드레인(4011)에 결합된다. 이 경우, 수리될 픽셀 유닛의 개방 회로 수리 구조물(2)에서, 수리 라인(22)과 수리될 픽셀 유닛 내의 OLED의 애노드(301) 사이에 배치된 패시베이션 층(903) 및 평탄화 층(904)이 또한 존재한다.
개방 회로 수리 구조물의 제작을 용이화하기 위해, 본 개시내용의 일부 실시예들에서, 도 2를 참조하면, 수리될 픽셀 유닛의 인접 픽셀 유닛은 수리될 픽셀 유닛의 인접 행 및 동일한 열의 픽셀 유닛이다, 즉, 수리될 픽셀 유닛의 인접 행들 및 동일한 열의 픽셀 유닛들 중 임의의 하나이다. 이 경우, 수리 라인(22)은 인접 행 및 동일한 열의 픽셀 유닛 내의 구동 박막 트랜지스터(401)의 드레인(4011)의 연장 라인으로서 제공될 수 있다. 이러한 방식으로, 수리 라인(22) 및 구동 박막 트랜지스터(401)의 드레인(4011)은 일체로 형성되며, 이것은, 수리될 픽셀 유닛 내의 픽셀 수리 구조물(2)의 제조 프로세스를 간소화하여 어레이 기판의 제작을 용이화할 뿐만 아니라, 수리 라인(22)이 인접 행 및 동일한 열의 픽셀 유닛 내의 구동 박막 트랜지스터(401)의 드레인(4011)에 신뢰성있게 결합되는 것을 보장한다.
본 개시내용의 일부 실시예들에서, 도 2를 참조하면, 수리 라인(22)이 인접 행 및 동일한 열의 픽셀 유닛 내의 구동 박막 트랜지스터(401)의 드레인(4011)의 연장 라인인 경우에, 베이스 기판(1) 상으로의 드레인(4011)의 연장 라인의 정사 투영은 베이스 기판 상으로의 수리될 픽셀 유닛 내의 OLED의 애노드(301)의 애노드 연장 라인(3011)의 정사 투영과 부분적으로 또는 완전히 중첩되어 중첩 영역을 형성하는 것을 이해할 것이다.
본 개시내용의 일부 실시예들에서, 도 3에 도시된 바와 같이, OLED의 애노드(301)의 애노드 연장 라인(3011)은 드레인(4011)의 연장 라인에 대응하는 OLED의 애노드(301)의 일부를 지칭한다, 즉, 애노드 연장 라인(3011)은 OLED의 애노드(301)의 필수 부분이다.
어레이 기판의 제한된 공간에서, 수리될 픽셀 유닛 내의 OLED의 애노드(301)의 애노드 연장 라인(3011), 및 인접 행 및 동일한 열의 픽셀 유닛의 구동 박막 트랜지스터(401)의 드레인(4011)의 연장 라인을 이용함으로써, 수리될 픽셀 유닛의 개방 회로 수리 구조물(2)이 형성되는 동안 개방 회로 수리 구조물(2)의 공간 점유가 최적화될 수 있어서, 어레이 기판의 공간 활용을 개선하는데 유익하다.
개방 회로 수리 구조물의 수리 신뢰성을 향상시키기 위해, 본 개시내용의 일부 실시예들에서, 도 3을 참조하면, 개방 회로 수리 지점 X에 대응하는 평탄화 층(904)의 영역에 그루브(8)가 배치될 수 있다. 그루브(8)의 그루브 깊이는 평탄화 층(904)의 두께보다 작거나 같을 수 있다. 이러한 방식으로, 수리될 픽셀 유닛 내의 OLED의 애노드(301)의 애노드 연장 라인(3011)이 퇴적에 의해 형성되는 경우, 애노드 연장 라인(3011)은 그루브(8)를 덮고 채운다. 따라서, 애노드 연장 라인(3011)과 수리 라인(22)이 깊은 침투 레이저 용접에 의해 용접될 때 애노드 연장 라인(3011)과 수리 라인(22) 사이의 신뢰성있는 용접을 보장하도록, 개방 회로 수리 지점(X)이 위치해 있는 대응하는 영역에서 연장 라인(3011)과 수리 라인(22) 사이의 거리가 효과적으로 단축됨으로써, 수리되고 결합된 후 애노드 연장 라인(3011)과 수리 라인(22)의 전도 신뢰성을 개선한다, 즉, 개방 회로 수리 구조물(2)의 수리 신뢰성을 개선한다.
본 개시내용의 일부 실시예들에서, 도 2를 계속 참조하면, 게이트 라인(6) 및 픽셀 유닛 내의 박막 트랜지스터의 게이트는 일반적으로 동일한 층에 배치되고, 데이터 라인(7) 및 픽셀 유닛 내의 박막 트랜지스터의 소스 및 드레인은 일반적으로 동일한 층에 배치되며, 게이트 라인과 데이터 라인은 십자형으로 배치된다. 인접 행 및 동일한 열의 픽셀 유닛이 인접 픽셀 유닛으로서 선택된 경우, 베이스 기판(1) 상으로의 수리 라인(22)의 정사 투영은 베이스 기판(1) 상으로의 대응하는 게이트 라인(6)의 정사 투영과 교차한다.
상기 실시예들에 기초하여, 도 4 및 도 5는 수리될 픽셀 유닛들 및 어레이 기판 상의 인접 픽셀 유닛들의 또 다른 배열을 제공한다.
도 4는 본 개시내용의 일부 실시예들에 따른 어레이 기판의 또 다른 개략적인 평면도이다.
도 4 및 도 5에 도시된 어레이 기판과 도 2 및 3에 도시된 어레이 기판 사이의 차이는, 주로 개방 회로 수리 구조물(2)에서 수리 라인(22)의 배열에 있다. 그러나, OLED 또는 구동 박막 트랜지스터 등의 픽셀 유닛의 다른 구조물들은, 도 2 및 도 3에 도시된 어레이 기판의 것들과 동일하거나 유사하므로, 다시 설명되지 않을 것이다. 관련 부분은 도 2 및 3에 도시된 어레이 기판의 설명의 부분을 참조할 수 있다.
도 4 및 도 5를 참조하면, 본 개시내용의 일부 실시예들에 의해 제공되는 어레이 기판에서, 모든 2개의 인접 픽셀 유닛은 인접 열 및 동일한 행의 픽셀 유닛이다, 즉, 수리될 픽셀 유닛의 인접 픽셀 유닛은 수리될 픽셀 유닛의 인접 열 및 동일한 행의 픽셀 유닛이다. 수리될 픽셀 유닛의 개방 회로 수리 구조물(2) 내의 수리 라인(22)은 인접 열 및 동일한 행의 픽셀 유닛 내의 구동 박막 트랜지스터(401)의 드레인(4011)에 결합된다. 이러한 방식으로, 수리될 픽셀 유닛 내의 OLED의 애노드(301) 및 수리 라인(22)이 깊은 침투 레이저 용접에 의해 개방 회로 수리 지점(X)에서 결합된 후, 수리될 픽셀 유닛의 OLED의 애노드(301) 및 수리 라인(22)은, 수리될 픽셀 유닛 내의 OLED의 애노드(301)와 인접 열 및 동일한 행의 픽셀 유닛 내의 구동 박막 트랜지스터의 드레인(4011)이 결합되는 것을 달성하는데 이용될 수 있고, 이로써 인접 열 및 동일한 행 내의 픽셀 유닛의 구동 박막 트랜지스터(401)를 이용하여 수리될 픽셀 유닛 내의 OLED(3)를 구동한다.
도 4 및 도 5에 도시된 바와 같이, 이 배열에서, 개방 회로, 즉, 개방 회로 지점(X')이 픽셀 유닛들 중 임의의 하나의 구동 박막 트랜지스터(401)의 드레인(4011)과 픽셀 유닛 내의 OLED의 애노드(301) 사이에서 발생하는 경우에, 그 픽셀 유닛은 수리될 픽셀 유닛이고, 그 주위의 픽셀 유닛은 인접 픽셀 유닛이라는 것을 이해할 것이다. 픽셀 유닛의 이전 배열과 유사하게, 인접 픽셀 유닛의 구동 박막 트랜지스터(401)의 드레인(4011)은 수리될 픽셀 유닛 내의 수리 라인(22)에 결합되기 때문에, 인접 픽셀 유닛의 구동 박막 트랜지스터(401)의 드레인(4011)은 수리 라인(22)을 통해 수리될 픽셀 유닛 내의 OLED의 애노드(301)에 결합됨으로써, 개방 회로를 수리하고, 수리될 픽셀 유닛은 재발광한다.
본 개시내용의 일부 실시예들에서, 도 4를 참조하면, 어레이 기판 내의 픽셀 유닛들은 일반적으로 베이스 기판 상에서 어레이로 배열된다. 동일한 행의 픽셀 유닛들에는 동일한 게이트 라인(6)에 의해 제어 신호가 제공되고, 동일한 열의 픽셀 유닛들에는 동일한 데이터 라인(7)에 의해 데이터 신호가 제공된다. 본 개시내용의 일부 실시예들에서, 게이트 라인(6)은 일반적으로 픽셀 유닛의 박막 트랜지스터의 게이트와 동일한 층에 배치되고, 데이터 라인(7)은 일반적으로 픽셀 유닛의 박막 트랜지스터의 소스 및 드레인과 동일한 층에 배치된다. 게이트 라인 및 데이터 라인은 십자형으로 배치되어 그리드 구조물을 형성하고, 따라서 단일 픽셀 유닛은 단일 그리드에 대응적으로 배치된다. 각각의 픽셀 유닛은 수리될 픽셀 유닛이거나, 수리될 픽셀 유닛 주위의 인접 픽셀 유닛일 수 있다.
도 4에 도시된 바와 같이, 동일하거나 상이한 색상들의 광을 방출하는데 이용되는 어레이로 배열된 4개의 픽셀 유닛만이 도 4에 도시되어 있다. 그러나, 본 기술분야의 통상의 기술자라면, 본 개시내용의 실시예들에 의해 제공되는 어레이 기판에 의해 제공되는 픽셀 유닛들의 수는 도시된 4개로 제한되지 않고 더 많이 포함할 수도 있으며, 픽셀 유닛들에 의해 방출될 광의 색상은 제한되지 않는다는 것을 이해할 것이다.
본 개시내용의 일부 실시예들에서, 데이터 라인(7) 및 픽셀 유닛 내의 박막 트랜지스터의 소스 및 드레인은 일반적으로 동일한 층에 배치된다. 수리 라인(22)이 인접 열 및 동일한 행의 픽셀 유닛 내의 구동 박막 트랜지스터(401)의 드레인(4011)에 결합되는 경우, 수리 라인(22)은 데이터 라인(7)이 배치된 영역을 대응적으로 통과할 필요가 있다. 따라서, 수리 라인(22)이 데이터 라인(7)에 결합되는 것을 방지하기 위해, 본 개시내용의 일부 실시예들에서, 수리 라인(22)과, 인접 열 및 동일한 행의 픽셀 유닛 내의 구동 박막 트랜지스터(401)의 게이트(4013)는, 동일한 층에 배치되고 서로 절연된다.
예를 들어, 도 4 및 도 5를 참조하면, 본 개시내용의 일부 실시예들에서, 각각의 픽셀 유닛 내의 구동 박막 트랜지스터(401)의 게이트(4013)는 OLED의 애노드(301)로부터 먼 드레인(4011)의 한 측에 배치되고 층간 절연 층(902)이 게이트(4013)와 드레인(4011) 사이에 제공된다. 구동 박막 트랜지스터(401)의 수리 라인(22) 및 게이트(4013)는 동일한 층에 배치되어 서로 절연된다. 이러한 방식으로, 수리 라인(22) 및 구동 박막 트랜지스터(401)의 게이트(4013)는 단일 패터닝 프로세스로 형성될 수 있어서, 픽셀 유닛 내의 개방 회로 수리 구조물의 제조 프로세스를 간소화해 어레이 기판의 생산 효율을 향상시키는데 유익하다.
본 개시내용의 일부 실시예들에서, 비아 홀들이 층간 절연 층(902)에 형성된다. 이 경우, 인접 열 및 동일한 행의 픽셀 유닛 내의 구동 박막 트랜지스터(401)의 드레인(4011)은 층간 절연 층(902)에 제공된 비아 홀들을 통해 수리 라인(22)에 결합된다. 데이터 라인(7) 및 구동 박막 트랜지스터(401)의 드레인(4011)이 동일한 층에 배치되는 경우, 베이스 기판 상으로의 수리 라인(22)의 정사 투영은 베이스 기판 상으로의 대응하는 데이터 라인(7)의 정사 투영과 교차한다.
본 개시내용의 일부 실시예들에서, 도 5를 참조하면, 패시베이션 층(903) 및 평탄화 층(904)은 일반적으로 OLED의 애노드(301)에 근접한 구동 박막 트랜지스터(401)의 드레인(4011)의 표면 상에 적층된다. OLED의 애노드(301)는 평탄화 층(904) 및 패시베이션 층(903)에 제공된 비아 홀을 통해 구동 박막 트랜지스터(401)의 드레인(4011)에 결합된다. 이 경우, 수리될 픽셀 유닛의 개방 회로 수리 구조물(2)에서, 수리 라인(22)과 인접 열 및 동일한 행의 픽셀 유닛 내의 구동 박막 트랜지스터(401)의 게이트(4013)는 동일한 층에 배치되고 서로 절연되기 때문에, 층간 절연 층(902), 패시베이션 층(903), 및 평탄화 층(904)은 수리 라인(22)과 수리될 픽셀 유닛 내의 OLED의 애노드(301) 사이에 순차적으로 배치된다.
개방 회로 수리 구조물의 수리 신뢰성을 향상시키기 위해, 본 개시내용의 일부 실시예들에서, 개방 회로 수리 지점(X)에 대응하는 평탄화 층(904)의 영역에 그루브(8)가 형성되고, 개방 회로 수리 지점(X)에 대응하는 평탄화 층(904) 및 패시베이션 층(903)의 영역들에도 역시 그루브(8)가 형성될 수 있다. 이 경우, 그루브(8)의 그루브 깊이는 평탄화 층(904) 및 패시베이션 층(903)의 전체 두께보다 작거나 같다.
수리될 픽셀 유닛 내의 OLED의 애노드(301)가 퇴적에 의해 형성되는 경우, OLED의 애노드(301)는 그루브(8)를 덮고 채우며, 이러한 방식으로, 애노드(301)와 수리 라인(22)이 깊은 침투 레이저 용접에 의해 용접될 때 수리될 픽셀 유닛 내의 OLED의 애노드(301)와 수리 라인(22) 사이의 신뢰성있는 용접을 보장하도록, 개방 회로 수리 지점 X의 대응하는 영역에서 수리될 픽셀 유닛 내의 OLED의 애노드(301)와 수리 라인(22) 사이의 거리가 효과적으로 단축됨으로써, 수리되고 결합된 후 수리될 픽셀 유닛 내의 OLED의 애노드(301)와 수리 라인(22)의 전도 신뢰성을 개선한다, 즉, 개방 회로 수리 구조물(2)의 수리 신뢰성을 개선한다.
도 3 및 도 5를 계속 참조하면, 본 개시내용의 일부 실시예들에서 제공된 어레이 기판에서, 픽셀 정의 층(905)은 일반적으로 베이스 기판(1)으로부터 먼 평탄화 층(904)의 표면 상에 배치된다. 픽셀 정의 층(905)은 일반적으로 두께가 1 μm 내지 3 μm이고 유기 수지 재료로 형성된 수지 층이다. OLED(3)의 발광층(302)은 일반적으로 픽셀 정의 층(905)의 개방 영역에 배치된다. 이 경우, 수리될 픽셀 유닛의 개방 회로 수리 구조물에서, 개방 회로 수리 지점(X)에 대응하는 OLED의 애노드(301)의 일부는 픽셀 정의 층(905)으로 덮여, 정상 어레이 기판의 개방 회로 수리 구조물이 픽셀 정의 층(905)을 이용함으로써 절연되고 보호되게 한다.
본 개시내용의 일부 실시예들은 디스플레이 디바이스를 추가로 제공한다. 디스플레이 디바이스는 상기 어레이 기판을 포함한다. 어레이 기판은, 베이스 기판, 및 베이스 기판 상에서 어레이로 배열된 복수의 픽셀 유닛을 포함한다. 각각의 픽셀 유닛은 개방 회로 수리 구조물, OLED, 및 픽셀 구동 회로를 포함하고, 개방 회로 수리 구조물은 수리 라인을 포함한다. 베이스 기판 상으로의 수리 라인의 정사 투영은 베이스 기판 상으로의 OLED의 애노드의 정사 투영과 부분적으로 또는 완전히 중첩되어 중첩 영역을 형성한다. 중첩 영역에는 개방 회로 수리 지점이 배치된다. 디스플레이 디바이스에서의 어레이 기판은 상기 실시예들에서의 어레이 기판과 동일한 이점들을 가지므로, 여기서는 다시 설명되지 않을 것이다.
예를 들어, 본 개시내용의 일부 실시예들에 의해 제공되는 디스플레이 디바이스는, 모바일 전화, 태블릿 컴퓨터, 텔레비전, 디스플레이, 노트북 컴퓨터, 디지털 포토 프레임, 또는 네비게이터 등의, 디스플레이 기능을 갖는 제품 또는 컴포넌트일 수 있다.
실시예들의 상기 설명에서, 특정한 피처들, 구조물들, 재료들 또는 특성들은 임의의 하나 이상의 실시예들 또는 예들에서 임의의 적절한 방식으로 결합될 수 있다.
전술된 설명은 본 개시내용의 일부 특정한 구현 방식일 뿐이지만, 본 개시내용의 보호 범위는 이것으로 제한되지 않으며, 본 개시내용에 의해 개시된 기술적 범위에서 본 기술분야의 통상의 기술자가 용이하게 생각할 수 있는 변경 또는 대체는 본 개시내용의 보호 범위 내에 있어야 한다. 따라서, 본 개시내용의 보호 범위는 청구항들의 보호 범위에 따라야 한다.

Claims (19)

  1. 어레이 기판으로서,
    베이스 기판;
    적어도 하나의 절연막 층; 및
    상기 베이스 기판 상에 어레이로 배열된 복수의 픽셀 유닛 - 각각의 픽셀 유닛은 OLED 및 픽셀 구동 회로를 포함함 -
    을 포함하고,
    상기 복수의 픽셀 유닛 중 적어도 하나의 각각의 픽셀 유닛은 수리 라인을 더 포함하고;
    상기 적어도 하나의 절연막 층은 상기 수리 라인과 상기 OLED의 애노드 사이에 배치되며, 적층되는 패시베이션 층 및 평탄화 층을 포함하고;
    상기 픽셀 구동 회로는 구동 박막 트랜지스터를 포함하고;
    상기 베이스 기판 상으로의 상기 수리 라인의 정사 투영(orthographic projection)은 상기 베이스 기판 상으로의 상기 OLED의 애노드의 정사 투영과 부분적으로 중첩되고, 상기 수리 라인은 상기 복수의 픽셀 유닛 중 상기 픽셀 유닛에 인접한 인접 픽셀 유닛 내의 픽셀 구동 회로의 상기 구동 박막 트랜지스터의 드레인에 결합되고;
    그루브(groove)가 상기 베이스 기판과 반대쪽의 상기 적어도 하나의 절연막 층의 표면에 형성되고, 상기 베이스 기판 상으로의 상기 수리 라인의 정사 투영이 상기 베이스 기판 상으로의 상기 OLED의 애노드의 정사 투영과 부분적으로 중첩되는 영역에 위치되고, 상기 OLED의 애노드의 일부가 상기 그루브에 채워지고;
    상기 그루브의 그루브 깊이는 상기 패시베이션 층과 상기 평탄화 층의 전체 두께 미만이고, 상기 평탄화 층의 두께 이상인 어레이 기판.
  2. 제1항에 있어서, 상기 픽셀 구동 회로는 스위칭 박막 트랜지스터를 더 포함하는 어레이 기판.
  3. 제1항에 있어서, 상기 복수의 픽셀 유닛 중 상기 픽셀 유닛 및 상기 인접 픽셀 유닛은 인접 행들 및 동일한 열의 픽셀 유닛들이고, 상기 복수의 픽셀 유닛 중 상기 픽셀 유닛의 상기 수리 라인은 상기 인접 픽셀 유닛 내의 상기 구동 박막 트랜지스터의 드레인의 연장 라인인 어레이 기판.
  4. 제3항에 있어서, 상기 베이스 기판 상으로의 상기 복수의 픽셀 유닛 중 상기 픽셀 유닛 내의 상기 OLED의 애노드의 연장 라인의 정사 투영은 상기 베이스 기판 상으로의 상기 인접 픽셀 유닛 내의 상기 구동 박막 트랜지스터의 드레인의 연장 라인의 정사 투영과 부분적으로 중첩되는 어레이 기판.
  5. 제4항에 있어서, 상기 패시베이션 층 및 상기 평탄화 층은 상기 구동 박막 트랜지스터의 드레인의 연장 라인과 상기 OLED의 애노드의 연장 라인 사이에 적층되고;
    상기 그루브는 상기 평탄화 층의 상기 베이스 기판과 반대쪽의 표면에 형성되고, 상기 베이스 기판 상으로의 상기 구동 박막 트랜지스터의 드레인의 연장 라인의 정사 투영이 상기 베이스 기판 상으로의 상기 OLED의 애노드의 연장 라인의 정사 투영과 부분적으로 중첩되는 영역에 위치되고, 상기 OLED의 애노드의 연장 라인의 일부가 상기 그루브에 채워지는 어레이 기판.
  6. 제1항에 있어서, 상기 복수의 픽셀 유닛 중 상기 픽셀 유닛 및 상기 인접 픽셀 유닛은 인접 열들 및 동일한 행의 픽셀 유닛들이고, 상기 복수의 픽셀 유닛 중 상기 픽셀 유닛의 상기 수리 라인 및 상기 인접 픽셀 유닛 내의 상기 구동 박막 트랜지스터의 게이트는 동일한 층에 배치되며 전기적으로 절연되는 어레이 기판.
  7. 제6항에 있어서, 상기 적어도 하나의 절연막 층은 상기 수리 라인과 상기 인접 픽셀 유닛 내의 상기 구동 박막 트랜지스터의 드레인 사이에 배치된 층간 절연 층을 더 포함하고, 상기 층간 절연 층에는 비아 홀들이 형성되고, 상기 구동 박막 트랜지스터의 드레인은 상기 비아 홀들 중 대응하는 비아 홀을 통해 상기 수리 라인에 결합되는 어레이 기판.
  8. 제6항에 있어서, 상기 적어도 하나의 절연막 층은, 상기 패시베이션 층 및 상기 평탄화 층과 함께 적층되는 층간 절연 층을 더 포함하는 어레이 기판.
  9. 제2항에 있어서, 십자형으로 배치되는 게이트 라인들 및 데이터 라인들을 더 포함하고, 상기 스위칭 박막 트랜지스터의 게이트는 대응하는 게이트 라인에 결합되고, 상기 스위칭 박막 트랜지스터의 소스는 대응하는 데이터 라인에 결합되는 어레이 기판.
  10. 제1항에 있어서, 십자형으로 배치되는 게이트 라인들 및 데이터 라인들을 더 포함하고, 동일한 행의 픽셀 유닛들은 동일한 게이트 라인에 대응하고;
    상기 베이스 기판 상으로의 각각의 픽셀 유닛 내의 상기 수리 라인의 정사 투영은 상기 베이스 기판 상으로의 대응하는 게이트 라인의 정사 투영과 교차하는 어레이 기판.
  11. 제1항에 있어서, 십자형으로 배치되는 게이트 라인들 및 데이터 라인들을 더 포함하고, 동일한 열의 픽셀 유닛들은 동일한 데이터 라인에 대응하고;
    상기 베이스 기판 상으로의 상기 수리 라인의 정사 투영은 상기 베이스 기판 상으로의 대응하는 데이터 라인의 정사 투영과 교차하는 어레이 기판.
  12. 제1항에 있어서, 상기 베이스 기판과 반대쪽의 OLED들의 애노드들의 표면들 상에 배치된 픽셀 정의 층을 더 포함하는 어레이 기판.
  13. 제1항에 있어서, 비아 홀이 상기 적어도 하나의 절연막 층에 제공되고, 상기 베이스 기판 상으로의 상기 수리 라인의 정사 투영이 상기 베이스 기판 상으로의 상기 OLED의 애노드의 정사 투영과 부분적으로 중첩되는 영역에 위치되고, 상기 수리 라인은 상기 비아 홀을 통해 상기 OLED의 애노드에 결합되고,
    상기 픽셀 유닛의 픽셀 구동 회로가 상기 OLED의 애노드로부터 분리되는 어레이 기판.
  14. 어레이 기판을 포함하는 디스플레이 디바이스로서,
    상기 어레이 기판은,
    베이스 기판;
    적어도 하나의 절연막 층; 및
    상기 베이스 기판 상에 어레이로 배열된 복수의 픽셀 유닛 - 각각의 픽셀 유닛은 OLED 및 픽셀 구동 회로를 포함함 -
    을 포함하고,
    상기 복수의 픽셀 유닛 중 적어도 하나의 각각의 픽셀 유닛은 수리 라인을 더 포함하고;
    상기 적어도 하나의 절연막 층은 상기 수리 라인과 상기 OLED의 애노드 사이에 배치되며, 적층되는 패시베이션 층 및 평탄화 층을 포함하고;
    상기 픽셀 구동 회로는 구동 박막 트랜지스터를 포함하고;
    상기 베이스 기판 상으로의 상기 수리 라인의 정사 투영은 상기 베이스 기판 상으로의 상기 OLED의 애노드의 정사 투영과 부분적으로 중첩되고, 상기 수리 라인은 상기 복수의 픽셀 유닛 중 상기 픽셀 유닛에 인접한 인접 픽셀 유닛 내의 픽셀 구동 회로의 상기 구동 박막 트랜지스터의 드레인에 결합되고;
    그루브가 상기 베이스 기판과 반대쪽의 상기 적어도 하나의 절연막 층의 표면에 형성되고, 상기 베이스 기판 상으로의 상기 수리 라인의 정사 투영이 상기 베이스 기판 상으로의 상기 OLED의 애노드의 정사 투영과 부분적으로 중첩되는 영역에 위치되고, 상기 OLED의 애노드의 일부가 상기 그루브에 채워지고;
    상기 그루브의 그루브 깊이는 상기 패시베이션 층과 상기 평탄화 층의 전체 두께 미만이고, 상기 평탄화 층의 두께 이상인 디스플레이 디바이스.
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