KR102270457B1 - 다이 패키징 품질을 향상시키기 위한 웨이퍼 다이싱 방법 - Google Patents

다이 패키징 품질을 향상시키기 위한 웨이퍼 다이싱 방법 Download PDF

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Abstract

실시예들에서는, 다이 싱귤레이션하면서 웨이퍼 상의 금속 범프들로부터 산화 층을 또한 제거하기 위해서 초기 레이저 스크라이브 및 후속 플라즈마 에칭을 수반하는 하이브리드 웨이퍼 또는 기판 다이싱 프로세스가 구현된다. 일 실시예에서, 방법은 반도체 웨이퍼 위에 복수의 IC들을 커버하는 마스크를 형성하는 단계 - 복수의 IC들은 산화 층을 갖는 금속 범프들 또는 패드들을 포함함 - 를 포함한다. 이 방법은 IC들 사이의 반도체 웨이퍼의 영역들을 노출시키는, 갭들을 갖는 패터닝된 마스크를 제공하기 위해, 레이저 스크라이빙 프로세스를 이용하여 마스크를 패터닝하는 단계를 포함한다. 이 방법은, 복수의 IC들을 싱귤레이션하고 금속 범프들 또는 패드들로부터 산화 층을 제거하기 위해서, 패터닝된 마스크에서의 갭들을 통해 반도체 웨이퍼를 플라즈마 에칭하는 단계를 포함한다.

Description

다이 패키징 품질을 향상시키기 위한 웨이퍼 다이싱 방법{WAFER DICING METHOD FOR IMPROVING DIE PACKAGING QUALITY}
본 발명의 실시예들은 반도체 처리 분야에 관한 것이며, 구체적으로는 반도체 웨이퍼들 - 각각의 웨이퍼는 그 위에 복수의 집적 회로들을 가짐 - 을 다이싱하는 방법들에 관한 것이다.
반도체 웨이퍼 처리에서, 집적 회로들은 실리콘 또는 다른 반도체 재료로 구성되는 웨이퍼(기판이라고도 지칭됨) 상에 형성된다. 일반적으로, 집적 회로들을 형성하기 위해, 반도체성, 전도성 또는 절연성인 다양한 재료의 층들이 이용된다. 이러한 재료들은 집적 회로들을 형성하기 위해 다양한 잘 알려진 프로세스들을 이용하여 도핑, 퇴적 및 에칭된다. 각각의 웨이퍼는 다이스(dice) 또는 다이들이라고 알려진 집적 회로들을 포함하는 다수의 개별 영역을 형성하기 위해 처리된다. 각각의 다이는 다른 다이들 또는 보드들(예를 들어, 인쇄 회로 보드들(PCB들))로의 전기적 결합을 위해 금속 범프들 및/또는 패드들을 가질 수 있다. 통상적으로, "범프"는 디바이의 정면 상의 솔더링 포인트를 지칭하며, "패드"는 디바이스의 후면 상의 솔더링 포인트를 지칭한다. 3 차원(3D) 패키징에서, 한 다이 상의 범프들은 다른 다이 상의 패드들에 솔더링 접합될 수 있다. 예를 들어, 다이의 범프들은 PCB의 패드들에 접합된다.
주석 합금들(예를 들어, SnAg)과 같은 금속 합금들이 다이 패키징 애플리케이션들에서 금속 범프들과 패드들을 위해 널리 이용된다. 이러한 범프들 또는 패드들의 표면 상태는 열 압축 접합과 같은 접합 프로세스들에 직접적으로 영향을 미칠 수 있다. 하나의 통상적인 쟁점은, 범프와 패드 형성, 및 접합 이전의 후속 프로세스들 동안, 범프들과 패드들이 쉽게 산화될 수 있다는 점이다. 산화 층은 접합 프로세스에 악영향을 미칠 수 있다. 통상적으로, 범프들과 패드들 상의 산화 층을 제거하는데 플럭스가 이용되지만, 플럭스를 이용하는 프로세스들은 산화 층 제거를 용이하게 하기 위해 범프들 상에 열을 가할 것을 통상적으로 요구한다. 과다한 열은, 특히 다수의 다이들이 함께 스택되는 3D 패키징 애플리케이션들에서, 다이 품질에 부정적으로 영향을 미칠 수 있다. 누적된 열 입력은 전자적으로 및 기계적으로 양쪽으로 다이들을 약화시킬 수 있다. 범프 또는 패드 세정을 위한 다른 방법들이 연구되었지만, 고 비용, 및 세정 후 후속적인 산화의 리스크를 포함하는 결점들을 갖는다.
더욱이, 접합 이전에 범프들과 패드들로부터 산화 층을 제거하는데 솔더링 플럭스를 이용하는 것은 범프들과 패드들 상에 남는 플럭스 잔류물을 초래할 수 있다. 플럭스 잔류물을 세정하는 것은, 특히 조밀한 관통 실리콘 비아들(through-silicon vias)을 포함하는 다이들에서, 어렵다. 플럭스 잔류물의 제거에 수반된 어려움들 때문에, 기존의 제조 방법들은 IC들 상에 플럭스 잔류물을 남겨, 시간이 지남에 따라 금속 범프들 또는 패드들의 침식을 초래하며, 이는 패키지들의 장기적 신뢰성을 감소시킬 수 있다.
본 발명의 하나 이상의 실시예들은 반도체 웨이퍼들 - 각각의 웨이퍼는 그 위에 복수의 집적 회로들(IC들)을 가짐 - 을 다이싱하는 방법들에 관한 것이다.
일 실시예에 따르면, 복수의 IC들을 포함하는 반도체 웨이퍼를 다이싱하는 방법은 반도체 웨이퍼 위에 복수의 IC들을 커버하는 마스크를 형성하는 단계 - 복수의 IC들은 산화 층을 갖는 금속 범프들 또는 패드들을 포함함 - 를 수반한다. 이 방법은 IC들 사이의 반도체 웨이퍼의 영역들을 노출시키는, 갭들을 갖는 패터닝된 마스크를 제공하기 위해, 레이저 스크라이빙 프로세스를 이용하여 마스크를 패터닝하는 단계를 포함한다. 이 방법은 복수의 IC들을 싱귤레이션하고 금속 범프들 또는 패드들로부터 산화 층을 제거하기 위해서, 패터닝된 마스크에서의 갭들을 통해 반도체 웨이퍼를 플라즈마 에칭하는 단계를 또한 포함한다.
일 실시예에서, 복수의 IC들을 포함하는 기판을 다이싱하는 방법은 IC들 사이의 기판의 영역들을 노출시키는 트렌치를 형성하기 위해, 레이저 스크라이브 프로세스를 이용하여, 기판 위에 배치된 마스크를 패터닝하는 단계를 수반한다. 이 마스크는 IC들의 금속 범프들 또는 패드들 위에서보다 다이싱 스트리트 위에서 더 두껍다. 이 방법은 복수의 IC들을 싱귤레이션하고 금속 범프들 또는 패드들로부터 산화 층을 제거하기 위해서, 노출된 영역들에서 기판을 플라즈마 에칭하는 단계를 더 수반한다.
일 실시예에서, 복수의 IC들을 포함하는 기판을 다이싱하기 위한 시스템은 기판 위에 복수의 IC들을 커버하는 마스크를 도포하기 위한 퇴적 모듈 - 복수의 IC들은 산화층을 갖는 금속 범프들 또는 패드들을 가짐 - 을 포함한다. 이 시스템은 IC들 사이의 기판의 영역들을 노출시키는 트렌치를 형성하기 위해, 마스크를 패터닝하기 위한 레이저 스크라이브 모듈을 포함한다. 이 시스템은 복수의 IC들을 싱귤레이션하고 금속 범프들 또는 패드들로부터 산화 층을 제거하기 위해서, 노출된 영역들에서 기판을 에칭하기 위해 레이저 스크라이브 모듈에 물리적으로 결합된 플라즈마 에칭 모듈을 또한 포함한다.
본 발명의 실시예들은 제한이 아닌 예로서 예시되며, 도면들과 관련하여 고려될 때 아래의 상세한 설명을 참조하여 더 완전하게 이해될 수 있다.
도 1은, 본 발명의 실시예에 따른, 반도체 웨이퍼를 다이싱하고 금속 범프들 또는 패드들을 세정하는 방법의 동작들을 나타내는 흐름도 - 반도체 웨이퍼는 복수의 집적 회로들을 포함함 - 이다.
도 2a 및 도 2b는, 도 1의 동작들에 대응하지만, 도 1에 기재된 얇은 마스크 도포(application) 대신에 두꺼운 마스크 도포를 이용하는, 반도체 웨이퍼를 다이싱하는 방법의 수행 동안의, 복수의 집적 회로들을 포함하는 반도체 웨이퍼의 단면도들을 도시한다.
도 3a 및 도 3b는, 도 2a 및 도 2b에서와 같이 두꺼운 마스크로 코팅되고 플라즈마 에칭되어, 무플럭스 솔더링(fluxless soldering)을 위해 함께 클램핑된, 범프들을 가지고 있는 다이들의 이미지들이다.
도 4a 및 도 4b는, 본 발명의 실시예들에 따른, 도 1의 동작들에 대응하는, 얇은 마스크를 이용하여 반도체 웨이퍼를 다이싱하는 방법의 수행 동안의, 복수의 집적 회로들을 포함하는 반도체 웨이퍼의 단면도들을 도시한다.
도 5a, 도 5b, 도 5c, 도 5d, 도 5e, 도 5f 및 도 5g는 도 4a 및 도 4b에서와 같이 얇은 마스크로 코팅되고 플라즈마 에칭되어, 무플럭스 솔더링을 위해 함께 클램핑된, 범프들을 가지고 있는 다이들의 이미지들이다.
도 6은, 본 발명의 실시예들에 따른, 반도체 웨이퍼 또는 기판의 스트리트 영역 내에 존재할 수 있는 재료들의 스택의 단면도를 도시한다.
도 7은 본 발명의 일 실시예에 따른 집적화된 다이싱 시스템의 개략적인 평면도를 도시한다.
도 8은, 본 발명의 일 실시예에 따른, 본 명세서에 설명된 마스킹, 레이저 스크라이빙, 플라즈마 다이싱 방법들에서의 하나 이상의 동작의 자동 수행을 제어하는 예시적인 컴퓨터 시스템의 블록도를 도시한다.
반도체 웨이퍼들 - 각각의 웨이퍼는 그 위에 복수의 집적 회로들(IC들)을 가짐 - 을 다이싱하는 방법들이 설명된다. 이하의 설명에서, 본 발명의 실시예들의 철저한 이해를 제공하기 위해, 레이저 및 플라즈마 에칭 웨이퍼 다이싱 접근법들과 같은 다수의 구체적 상세사항들이 제시된다. 본 발명의 실시예들은 이러한 구체적 상세사항들 없이도 실시될 수 있다는 점이 본 기술분야의 통상의 기술자에게 명백할 것이다. 다른 경우들에서, 본 발명의 실시예들을 불필요하게 모호하게 하지 않기 위해, 집적 회로 제조와 같은 잘 알려진 양태들은 상세하게 설명되지 않는다. 더욱이, 도면들에 도시되는 다양한 실시예들은 예시적인 표현들이며, 반드시 비례에 맞춰 그려지지 않는다는 점이 이해되어야 한다.
실시예들에서, 하이브리드 웨이퍼 또는 기판 다이싱 프로세스는 다이들을 동시에 싱귤레이션하고 다이들 상의 금속 범프들 또는 패드들로부터 산화 층을 제거하기 위해 초기 레이저 스크라이브 및 후속 플라즈마 에칭을 수반한다. 이 방법은 웨이퍼 또는 기판 위에 마스크 층을 도포하는 것을 포함하고, 웨이퍼 또는 기판은 금속 범프들 또는 패드들 위의 얇은 층을 포함한다. 레이저 스크라이브 프로세스는 다이싱 스트리트에 있는 마스크 층, 유기 및 무기 유전체 층들, 및 디바이스 층들을 청결하게 제거하기 위해 이용될 수 있다. 웨이퍼 또는 기판의 노출 또는 부분적 에칭 시에 레이저 에칭 프로세스가 종료될 수 있다. 다음으로, 다이싱 프로세스의 플라즈마 에칭 부분은, 다이 또는 칩 싱귤레이션 또는 다이싱을 야기하기 위해, 벌크 단결정질 실리콘을 관통하는 것과 같이, 웨이퍼 또는 기판의 벌크를 관통하여 에칭하는데 이용될 수 있다. 플라즈마 에칭 프로세스는 또한 금속 범프들 또는 패드들 위의 얇은 마스크 층을 에칭하고, 금속 범프들 또는 패드들로부터 산화 층을 제거한다. 따라서, 본 발명의 실시예들은 무플럭스 솔더링을 가능하게 하기 위해 금속 범프들 또는 패드들로부터 산화 층을 제거한다.
위에 기재된 바와 같이, 본 발명의 실시예들은 통상적으로 웨이퍼 레벨 처리의 마지막 단계 그리고 다이 패키징의 시작인 다이 싱귤레이션 단계에서 금속 범프들 또는 패드들을 세정한다. 다이 싱귤레이션 이후에는, 금속 범프 및 패드 산화를 위한 가능성들이 최소화된다. 단일의 단계에서 다이싱 및 범프 세정을 달성하는 것은 추가적 처리 단계에 대한 필요성을 제거하는 것으로 인해 비용들을 감소시킨다. 마스크 재료들의 소비를 감소시키는 더 얇은 마스크 층의 도포으로 인해 비용들이 또한 감소될 수 있다. 추가적으로, 주어진 마스크 재료에 대해, 더 얇은 마스크 층은 레이저 스크라이빙 동안 보다 정밀한 마스크 및 웨이퍼 디바이스 층 개구 프로파일의 형성에 도움이 되며, 이는 플라즈마 다이싱 동안 더 우수한 트렌치 측벽 품질(즉, 더 평활한 트렌치 벽들)로 이어질 수 있다. 더욱이, 더 평활한 트렌치 측벽들을 달성하는 것은 측벽을 평활화하려는 노력들에 이용되는 에칭 시간을 감소시키거나 제거할 수 있고, 이는 더 높은 에칭 수율과 에칭제들 절약을 의미한다. 얇은 마스크를 이용하는 실시예들은 또한 레이저 파워 요건들을 감소시키고 레이저 스크라이빙 수율을 향상시킬 수 있다.
도 1은, 본 발명의 실시예에 따른, 복수의 집적 회로들을 포함하는 반도체 웨이퍼를 다이싱하는 방법의 동작들을 도시한다. 도 2a 및 도 2b는, 도 1에서 설명된 얇은 마스크 도포 대신에 두꺼운 마스크 도포를 이용하는, 도 1의 방법의 수행 동안의, 복수의 집적 회로들을 포함하는 반도체 웨이퍼의 단면도들을 도시한다. 도 4a 및 도 4b는, 본 발명의 실시예들에 따른, 얇은 마스크 도포를 이용하는, 도 1의 방법의 수행 동안의, 복수의 집적 회로들을 포함하는 반도체 웨이퍼의 단면도들을 또한 도시한다.
도 2a와 도 4a에 대응하는 도 1에서의 방법(100)의 제1 동작(102) 동안, 반도체 웨이퍼 또는 기판(204) 위에 정면 마스크(202, 402)가 형성된다. 일 실시예에 따르면, 반도체 웨이퍼 또는 기판(204)은 적어도 300㎜의 직경을 갖고, 300㎛ 내지 800㎛의 두께를 갖는다. 일 실시예에서, 반도체 기판(204)은 10㎛ 내지 800㎛의 두께를 갖는다. 일 실시예에서, 반도체 기판(204)은 75㎛ 미만(예를 들어, 10㎛ 내지 75㎛)의 두께를 갖는다. 일 실시예에서, 마스크(202, 402)는 웨이퍼 상의 기저 패턴들의 형상 또는 토포그래피에 일치하는 형상추종성(conformal) 마스크이어서, 마스크 두께는 다이싱 스트리트들(208)에서 그리고 금속 범프들 또는 패드들(206) 위에서 본질적으로 동일하게 된다. 그러나, 대안적인 실시예들에서, 마스크는 비-형상추종성(non-conformal)이다. 비-형상추종성 마스크들은 밸리들(valleys) 위에서보다 범프들 또는 패드들 위에서 더 얇고, 범프들 또는 패드들(206)의 상단에서보다 다이싱 스트리트(208)에서 실질적으로 더 두꺼울 수 있다. 도 2a, 도 2b, 도 4a, 및 도 4b에 도시된 마스크들(202, 402)은 비-형상추종성의 마스크들이다. 마스크들(202, 402)의 형성은 화학 기상 증착(CVD), 스핀 코팅, 스프레이 코팅, 건식 필름 시트 진공 라미네이팅, 또는 본 기술분야에 알려진 임의의 다른 프로세스에 의해 이루어질 수 있다. 통상적으로 CVD와 건식 필름 진공 라미네이팅은 더 형상추종성인 마스크들을 달성하는 반면 스핀 코팅과 스프레이 코팅은 덜 형상추종성인 마스크들을 야기하는 경향이 있다.
일 실시예에서, 마스크(202, 402)는 반도체 웨이퍼의 표면상에 형성된 집적회로들(IC들)(도시되지 않음)을 커버하고 보호하며, 반도체 웨이퍼(204)의 표면으로부터 위로 튀어나오거나 돌출하는 금속 범프들 또는 패드들(206)을 또한 커버한다. 금속 범프들 또는 패드들(206)은 일부 실시예들에 따르면 10-50㎛ 높이일 수 있다. 마스크(202)는 집적 회로들 중 인접한 것들 사이에 형성된 개재 스트리트들(intervening streets; 208)을 또한 커버한다.
통상적으로, 기존의 방법들은 플라즈마 에칭 프로세스의 지속시간을 견뎌내고 범프들 또는 패드들을 에칭으로부터 보호하기에 충분히 두꺼운 마스크를 금속 범프들 또는 패드들 위에 형성하려 한다. 예를 들어, 도 2a 및 도 2b는 두꺼운 마스크(202)로 코팅된 웨이퍼들을 도시한다. 에칭 프로세스 내내 범프들 또는 패드들(206)을 보호하면서 실리콘의 50㎛를 에칭하기 위해서, 방법은 플라즈마 에칭 이전에 범프들 또는 패드들(206)의 상단 상에 5㎛ 마스크를 도포하는 것을 포함할 수 있다. 금속 범프들 또는 패드들을 갖는 그러한 일례에서, 이 방법은 35㎛ 높이의 범프들 또는 패드들의 상단 상에 ~5㎛의 마스크를 달성하기 위해서 다이싱 스트리트들에 ~25㎛의 마스크를 도포하는 것을 포함할 수 있다. 이 예에서, 범프들 또는 패드들은 플라즈마 에칭 프로세스 동안 플라즈마 에칭으로부터 보호된다. 그러한 일례에서는, 범프들 또는 패드들의 보호를 달성하기 위해서, 불필요하게 두꺼운 마스크 층이 웨이퍼의 밸리들에 도포된다.
대조적으로, 일 실시예에서, 한 방법은, 플라즈마 에칭 프로세스 동안 금속 범프들 또는 패드들을 의도적으로 노출시키기 위해, 반도체 웨이퍼 위에 더 얇은 마스크, 결국 금속 범프들 또는 패드들의 상단 상에 얇은 마스크 층을 도포하는 것을 포함한다. 예를 들어, 도 4a 및 도 4b는 얇은 마스크(402)로 코팅된 반도체 웨이퍼 또는 기판(204)을 도시한다. 일 실시예에서, 이 방법은 금속 범프들 또는 패드들(206) 위의 마스크 층(402)이 1-2㎛이도록 마스크를 도포하는 단계를 포함하여, 금속 범프들 또는 패드들(206)이 플라즈마 에칭 프로세스의 종료로 갈수록 노출되게 한다. 다른 실시예에서, 이 방법은 금속 범프들 또는 패드들(206) 위에 1-5㎛의 두께를 갖는 마스크 층(402)을 도포하는 것을 포함한다. 도포된 마스크(402)의 두께는 범프 또는 패드 높이에 의존할 수 있다. 예를 들어, 실시예들에 따르면, 이 방법은 35㎛ 이하의 높이를 갖는 범프들 또는 패드들(206)의 상단들 위에 ~1㎛의 두께를 갖는 마스크(402)를 도포하는 것을 포함한다. 다른 예에서, 이 방법은 50㎛의 두께를 갖는 범프들 또는 패드들(206) 위에 ~5㎛의 두께를 갖는 마스크(402)를 도포하는 것을 포함한다. 이하 보다 상세히 논의되는 바와 같이, 금속 범프들 패드들을 플라즈마 에칭에 노출시키는 것은 다이싱 동작 동안 금속 범프들 또는 패드들로부터 산화 층이 제거되게 한다. 마스크들의 다른 두께들은 플라즈마 처리 동안 금속 범프들 또는 패드들을 노출시키기에 충분히 얇을 수 있고, 플라즈마 처리 파라미터들 및 마스크 조성에 의존할 수 있다.
본 발명의 일 실시예에 따르면, 마스크(402)를 형성하는 것은, 수용성 층(PVA 등), 및/또는 포토레지스트 층, 및/또는 I 라인 패터닝 층과 같은, 그러나 이에 제한되지는 않는 층을 형성하는 것을 포함한다. 예를 들어, 포토레지스트 층과 같은 폴리머 층은 다르게는 리소그래피 프로세스에서 이용하기에 적합한 재료로 구성될 수 있다. 다수의 마스크 층을 갖는 실시예들에서, 수용성 베이스 코트(water-soluble base coat)가 비수용성 오버코트(non-water-soluble overcoat) 아래에 배치될 수 있다. 다음으로, 베이스 코트는 오버코트를 벗겨내는 수단을 제공하는 한편, 오버코트는 플라즈마 에칭 저항성을 제공하고/하거나, 레이저 스크라이빙 프로세스에 의한 우수한 마스크 절제(mask ablation)를 제공한다. 예를 들어, 스크라이빙 프로세스에서 이용되는 레이저 파장에 대해 투과성인 마스크 재료들이 낮은 다이 에지 강도에 기여한다는 점이 밝혀졌다. 그러므로, 예를 들어 제1 마스크 재료 층으로서의 PVA의 수용성 베이스 코트는 마스크의 플라즈마 저항성/레이저 에너지 흡수성 오버코트 층을 언더컷(undercutting)하는 수단으로서 기능할 수 있고, 그에 의해 전체 마스크가 기저의 집적 회로(IC) 박막 층으로부터 제거/리프트 오프될 수 있게 된다. 또한, 수용성 베이스 코트는 에너지 흡수성 마스크 층을 벗겨내는데 이용되는 프로세스로부터 IC 박막 층을 보호하는 배리어의 역할을 할 수 있다. 실시예들에서, 레이저 에너지 흡수성 마스크 층은 UV 경화성 및/또는 UV 흡수성이고/이거나, 녹색 대역(500-540㎚) 흡수성이다. 예시적인 재료들은 IC 칩들의 패시베이션 층들을 위해 종래에 이용되던 많은 포토레지스트들 및 폴리이미드(PI) 재료들을 포함한다. 일 실시예에서, 포토레지스트 층은, 248 나노미터(㎚) 레지스트, 193㎚ 레지스트, 157㎚ 레지스트, 극자외선(EUV) 레지스트, 또는 디아조나프토퀴논 증감제(diazonaphthoquinone sensitizer)를 갖는 페놀계 수지 매트릭스(phenolic resin matrix)와 같은, 그러나 이에 제한되지는 않는 포지티브 포토레지스트 재료로 구성된다. 다른 실시예에서, 포토레지스트 층은, 폴리-시스-이소프렌(poly-cis-isoprene) 및 폴리-비닐-신나메이트(poly-vinyl-cinnamate)와 같은, 그러나 이에 제한되지는 않는 네거티브 포토레지스트 재료로 구성된다.
도 2a, 도 2b, 도 4a, 및 도 4b를 다시 참조하면, 반도체 웨이퍼 또는 기판(204)은 그 위에 또는 내부에 배치된 반도체 디바이스들과 금속 범프들 또는 패드들(206)의 어레이를 갖는다. 그러한 반도체 디바이스들의 예들은, 실리콘 기판 내에 제조되고 유전체 층 내에 인케이싱된(encased) 메모리 디바이스들 또는 상보형 금속 산화물 반도체(CMOS) 트랜지스터들을 포함하지만 그에 제한되지는 않는다. 복수의 금속 인터커넥트들이 디바이스들 또는 트랜지스터들 위에 그리고 둘러싸는 유전체 층들 내에 형성될 수 있고, 집적 회로들을 형성하도록 디바이스들 또는 트랜지스터들을 전기적으로 결합하는데 이용될 수 있다. 인터커넥트 층들 위에 전도성 범프들/패드들과 패시베이션 층들이 형성될 수 있다. 스트리트들을 구성하는 재료들은 집적 회로들을 형성하는데 이용되는 재료들과 유사하거나 동일할 수 있다. 예를 들어, 스트리트들은 유전체 재료들, 반도체 재료들, 및 금속화의 층들로 구성될 수 있다. 일 실시예에서, 스트리트들 중 하나 이상은 집적 회로들의 실제 디바이스들과 유사한 테스트 디바이스들을 포함한다. 이하 보다 상세히 설명되는 도 6은 다이싱 스트리트를 구성하는 재료들의 스택의 일례를 도시한다.
도 1로 돌아가서, 그리고 이에 대응하는 도 2a 및 도 4a을 참조하여, 방법(100)은 동작(104)에서 벌크 타깃 층 재료 제거를 진행한다. 유전체 박리 및 균열을 최소화하기 위해, 펨토초 레이저가 선호된다. 그러나, 디바이스 구조에 의존하여, 자외선(UV), 피코초 또는 나노초 레이저 소스도 적용될 수 있다. 이 레이저는 80㎑ 내지 1㎒의 범위, 이상적으로는 100㎑ 내지 500㎑의 범위 내의 펄스 반복 주파수를 갖는다.
레이저 스크라이빙 프로세스는 집적 회로들 사이에 존재하는 스트리트들의 재료를 제거하기 위해 일반적으로 수행된다. 본 발명의 일 실시예에 따르면, 레이저 스크라이빙 프로세스를 이용하여 마스크를 패터닝하는 것은, 집적 회로들 사이의 반도체 웨이퍼의 영역들 내에 부분적으로 트렌치들(210)을 형성하는 것을 포함한다. 일 실시예에서, 레이저 스크라이빙 프로세스를 이용하여 마스크(202, 402)를 패터닝하는 것은 펨토초 범위 내의 펄스 폭을 갖는 레이저를 이용하여 패턴을 직접 작성(direct writing)하는 것을 포함한다.
구체적으로, 가시 스펙트럼 또는 자외선(UV)이나 적외선(IR) 범위들(이 3가지를 합하면 광대역 광 스펙트럼이 됨) 내의 파장을 갖는 레이저가 펨토초 기반 레이저, 즉, 대략 펨토초(10-15초)인 펄스 폭을 갖는 레이저를 제공하는데 이용될 수 있다. 일 실시예에서, 절제는 파장 의존적이지 않거나 본질적으로 파장 의존적이지 않으며, 따라서 마스크(202, 402), 스트리트들(208), 및 아마도 반도체 웨이퍼 또는 기판(204)의 일부분의 필름들과 같은 복합 필름들(complex films)에 적합하다.
펄스 폭과 같은 레이저 파라미터들의 선택은 청결한 레이저 스크라이브 절단부를 달성하기 위해 치핑, 미세균열 및 박리를 최소화하는 성공적인 레이저 스크라이빙 및 다이싱 프로세스를 전개하는 데에 매우 중요할 수 있다. 레이저 스크라이브 절단부가 청결할수록, 궁극적인 다이 싱귤레이션을 위해 수행될 수 있는 에칭 프로세스가 더 원활해진다. 반도체 디바이스 웨이퍼들에서, 상이한 재료 타입들(예를 들어, 전도체들, 절연체들, 반도체들) 및 두께들의 많은 기능 층들이 통상적으로 웨이퍼들 위에 배치된다. 그러한 재료들은 폴리머와 같은 유기 재료들, 금속들, 또는 실리콘 이산화물 및 실리콘 질화물과 같은 무기 유전체를 포함할 수 있지만, 이에 제한되지는 않는다.
위에서 언급된 바와 같이, 웨이퍼 또는 기판(204) 상에 배치된 개별 집적 회로들 사이의 스트리트(208)는 집적 회로들 자체와 유사하거나 동일한 층들을 포함할 수 있다. 예를 들어, 도 6은, 본 발명의 일 실시예에 따른, 반도체 웨이퍼 또는 기판의 스트리트 영역 내에 이용될 수 있는 재료들의 스택의 단면도를 도시한다. 도 6을 참조하면, 스트리트 영역(600)은 실리콘 기판의 상단 부분(602), 제1 실리콘 이산화물 층(604), 제1 에칭 정지층(606), 제1 로우 K 유전체 층(608)(예를 들어, 실리콘 이산화물에 대해 유전 상수 4.0 미만의 유전 상수를 가짐), 제2 에칭 정지 층(610), 제2 로우 K 유전체 층(612), 제3 에칭 정지 층(614), 도핑되지 않은 실리카 글래스(USG: undoped silica glass) 층(616), 제2 실리콘 이산화물 층(618), 및 포토레지스트(620) 또는 소정의 다른 마스크의 층을 포함한다. 구리 금속화(622)가 제1 에칭 정지 층(606)과 제3 에칭 정지 층(614) 사이에 그리고 제2 에칭 정지 층(610)을 관통하여 배치된다. 구체적인 실시예에서, 제1, 제2 및 제3 에칭 정지 층들(606, 610 및 614)은 실리콘 질화물로 구성되는 한편, 로우 K 유전체 층들(608 및 612)은 탄소 도핑된 실리콘 산화물 재료로 구성된다.
종래의 레이저 조사(laser irradiation)(예컨대, 나노초 기반 또는 피코초 기반 레이저 조사) 하에서, 스트리트(600)의 재료들은 광학적 흡수 및 절제 메커니즘들에 있어서 상당히 상이하게 거동할 수 있다. 예를 들어, 실리콘 이산화물과 같은 유전체 층들은 통상의 조건들 하에서 상용화되어 있는 레이저 파장들 전부에 대해 본질적으로 투과성이다. 대조적으로, 금속들, 유기물들(예를 들어, 로우 K 재료들) 및 실리콘은 나노초 기반이나 피코초 기반 레이저 조사에 특히 응답하여 광자들을 매우 쉽게 결합시킬 수 있다. 그러나, 일 실시예에서는, 로우 K 재료의 층 및 구리의 층을 절제하기 이전에 실리콘 이산화물의 층을 절제함으로써 실리콘 이산화물의 층, 로우 K 재료의 층, 및 구리의 층을 패터닝하기 위해서 펨토초 기반 레이저 프로세스가 이용된다. 구체적인 실시예에서, 마스크, 스트리트, 및 실리콘 기판의 일부분을 제거하기 위해서 펨토초 기반 레이저 조사 프로세스에서 대략 400 펨토초 이하의 펄스들이 이용된다. 일 실시예에서는, 대략 500 펨토초 이하의 펄스들이 이용된다.
본 발명의 일 실시예에 따르면, 적합한 펨토초 기반 레이저 프로세스들은 다양한 재료들에서의 비선형 상호작용을 통상적으로 초래하는 높은 피크 강도(복사 조도(irradiance))를 특징으로 한다. 하나의 그러한 실시예에서, 펨토초 레이저 소스들은 대략 10 펨토초 내지 500 펨토초의 범위, 바람직하게는 100 펨토초 내지 500 펨토초의 범위 내의 펄스 폭을 갖는다. 일 실시예에서, 펨토초 레이저 소스들은 대략 1570 나노미터 내지 200 나노미터의 범위, 바람직하게는 540 나노미터 내지 250 나노미터의 범위 내의 파장을 갖는다. 일 실시예에서, 레이저 및 이에 대응하는 광학 시스템은 작업 표면에서 대략 3 마이크로미터 내지 15 마이크로미터의 범위, 바람직하게는 대략 5 마이크로미터 내지 10 마이크로미터의 범위 내의 초점 스폿(focal spot)을 제공한다.
작업 표면에서의 공간 빔 프로파일은 싱글 모드(가우시안)일 수 있거나 성형된 톱-해트 프로파일(shaped top-hat profile)을 가질 수 있다. 일 실시예에서, 레이저 소스는 대략 200㎑ 내지 10㎒의 범위, 바람직하게는 대략 500㎑ 내지 5㎒의 범위 내의 펄스 반복률을 갖는다. 일 실시예에서, 레이저 소스는 작업 표면에서 대략 0.5μJ 내지 100μJ의 범위, 바람직하게는 대략 1μJ 내지 5μJ의 범위 내의 펄스 에너지를 전달한다. 일 실시예에서, 레이저 스크라이빙 프로세스는 대략 500㎜/sec 내지 5m/sec의 범위, 바람직하게는 대략 600㎜/sec 내지 2m/sec의 범위 내의 속도로 워크피스 표면(work piece surface)을 따라 진행된다.
스크라이빙 프로세스는 단일의 과정(pass)으로만 또는 다수의 과정들로 진행될 수 있지만, 일 실시예에서, 바람직하게 1-2회 과정들로 진행될 수 있다. 일 실시예에서, 워크피스 내에서의 스크라이빙 깊이는 대략 5 마이크로미터 내지 50 마이크로미터 깊이의 범위, 바람직하게는 대략 10 마이크로미터 내지 20 마이크로미터 깊이의 범위 내이다. 레이저는 주어진 펄스 반복률에서의 단일 펄스들의 트레인, 또는 펄스 버스트들의 트레인으로 인가될 수 있다. 일 실시예에서, 생성되는 레이저 빔의 커프 폭(kerf width)은, 디바이스/실리콘 계면에서 측정될 때, 대략 2 마이크로미터 내지 15 마이크로미터의 범위 내이지만, 실리콘 웨이퍼 스크라이빙/다이싱에서는 바람직하게는 대략 6 마이크로미터 내지 10 마이크로미터의 범위 내에 있다.
무기 유전체(예를 들어, 실리콘 이산화물)의 이온화를 달성하고 무기 유전체의 직접적인 절제 이전에 하부층 손상에 의해 야기되는 박리 및 치핑을 최소화하기에 충분히 높은 레이저 강도를 제공하는 것과 같은 혜택들 및 이점들을 갖는 레이저 파라미터들이 선택될 수 있다. 또한, 파라미터들은 정밀하게 제어되는 절제 폭(예를 들어, 커프 폭) 및 깊이를 갖는 산업 응용을 위한 의미있는 프로세스 수율을 제공하도록 선택될 수 있다. 위에 설명된 바와 같이, 피코초 기반의 그리고 나노초 기반의 레이저 절제 프로세스들에 비해, 펨토초 기반 레이저가 그러한 이점들을 제공하는데 훨씬 더 적합하다. 그러나, 펨토초 기반 레이저 절제의 스펙트럼에서조차도, 특정 파장들이 다른 파장들보다 더 우수한 성능을 제공할 수 있다. 예를 들어, 일 실시예에서, UV 범위에 가깝거나 UV 범위 내에 있는 파장을 갖는 펨토초 기반 레이저 프로세스는 IR 범위에 가깝거나 IR 범위 내에 있는 파장을 갖는 펨토초 기반 레이저 프로세스보다 더 청결한 절제 프로세스를 제공한다. 그러한 구체적인 실시예에서, 반도체 웨이퍼 또는 기판 스크라이빙에 적합한 펨토초 기반 레이저 프로세스는 대략 540 나노미터 이하의 파장을 갖는 레이저에 기초한다. 그러한 특정한 실시예에서는, 대략 540 나노미터 이하의 파장을 갖는 레이저의 대략 500 펨토초 이하의 펄스들이 이용된다. 그러나, 대안적인 실시예에서는, 이중 레이저 파장들(예를 들어, IR 레이저와 UV 레이저의 조합)이 이용된다.
도 1로 돌아가고, 이에 대응하는 도 2b 및 도 4b를 참조하면, 다음으로 반도체 웨이퍼 또는 기판(204)이 동작(106)에서 플라즈마 에칭된다. 일 실시예에 따르면, 반도체 웨이퍼 또는 기판(204)을 플라즈마 에칭하는 것은 도 4b에 도시된 바와 같이 금속 범프들 또는 패드들(206)에 얇은 마스크 층(402)이 도포되는 경우에 금속 범프들 또는 패드들(206)로부터 산화 층을 제거할 뿐만 아니라, IC들을 싱귤레이션한다. 그러나, 도 2b에서 알 수 있는 바와 같이, 두꺼운 마스크(202)가 퇴적되는 경우, 금속 범프들 또는 패드들(206)의 상단들은 에칭 프로세스의 지속시간 내내 마스크(202)에 의해 여전히 보호된다.
도 2b 및 도 4b에 도시된 바와 같이, 플라즈마 에칭 프론트(plasma etch front)는 패터닝된 마스크(202)에서의 갭들을 통해 진행한다. 도시된 바와 같이, 실시예들에서 평활한 측벽을 갖는 트렌치는 더 얇은 마스크 도포에 부분적으로 기인하여 달성되고, 이는 레이저 스크라이빙 프로세스로부터 더 정밀한 디바이스 층 개구 프로파일을 야기할 수 있다. 그러나, 다른 실시예들은 스캘럽형(scalloped) 측벽들을 야기하는 플라즈마 에칭 프로시저들을 포함할 수 있다. 그러한 일 실시예에서는, 추가적 측벽 평활화 처리가 이용될 수 있다.
도 2b 및 도 4b에 도시된 실시예들에서는, 반도체 웨이퍼 또는 기판(204)은 다이들의 싱귤레이션을 완료하기 위해 관통하여 에칭되지만(etched through), 다른 실시예들은 반도체 웨이퍼 또는 기판(204)을 부분적으로만 관통하여 플라즈마 에칭하는 것(예를 들어, 반도체 웨이퍼 또는 기판(204)을 완전히 관통하여 에칭하지 않도록 레이저 스크라이빙 프로세스를 이용하여 형성된 트렌치들(210)을 에칭하는 것) 및 후면 그라인딩과 같은 다른 처리를 이용하여 웨이퍼의 다이싱을 완료하는 것을 포함할 수 있다.
일 실시예에서, 다이들을 싱귤레이션하기 위한 플라즈마 에칭은 3가지 동작들의 반복을 포함하는 보쉬(Bosch) 프로세스를 포함하며, 그러한 3가지 동작들은, (예를 들어, 테플론(Teflon) 또는 다른 폴리머의) 퇴적, 에칭된 트렌치(210)들을 전진시키도록 패터닝된 마스크(202, 402)에서의 갭들을 통해 반도체 웨이퍼 또는 기판(204)을 이방성 에칭하는 것, 및 이방성 에칭된 트렌치를 등방성 에칭하는 것을 포함한다. 폴리머 퇴적은 트렌치 측벽을 보호한다. 이방성 에칭은 수평 표면으로부터 폴리머들을 제거하고 실리콘 깊이 방향 내로 에칭한다. 등방성 에칭은 트렌치의 바닥부 및 측부 상의 실리콘을 에칭하고, 수직 테이퍼를 갖는 트렌치 측벽(예를 들어, 대략 90도 측벽)을 생성한다.
이방성 에칭 및 등방성 에칭 양자 모두를 이용하는 그러한 일 실시예에서는, 에칭 동작들 중 하나 또는 양자 모두가 범프들 또는 패드들(206)의 표면으로부터 산화 층을 제거한다. 구체적인 실시예에서, 에칭 프로세스 동안, 반도체 웨이퍼(204)의 실리콘의 재료의 에칭률은 분당 25㎛보다 더 크다. 다이 싱귤레이션 프로세스의 플라즈마 에칭 부분을 위해 초고밀도 플라즈마 소스가 이용될 수 있다. 그러한 플라즈마 에칭 프로세스를 수행하기에 적합한 프로세스 챔버의 일례는 미국 캘리포니아주 서니베일의 Applied Materials로부터 입수가능한 Applied Centura® Silvia™ 에치 시스템이다. Applied Centura® Silvia™ 에치 시스템은 용량성 및 유도성 RF 결합을 조합하는데, 이는 자기적 증대(magnetic enhancement)에 의해 제공되는 향상을 가지면서도, 용량성 결합만으로 가능한 것에 비해, 이온 밀도 및 이온 에너지의 더 독립적인 제어를 제공한다. 그러한 조합은, 매우 낮은 압력에서조차도, 잠재적으로 손상을 주는 높은 DC 바이어스 레벨들 없이 비교적 고밀도의 플라즈마를 달성하기 위해, 이온 에너지로부터 이온 밀도를 효과적으로 분리하는 것을 가능하게 한다. 멀티-RF 소스 구성들도 예외적으로 넓은 프로세스 윈도우를 야기한다. 그러나, 실리콘을 에칭할 수 있는 임의의 플라즈마 에칭 챔버가 이용될 수 있다. 예시적인 일 실시예에서는, 본질적으로 정밀한 프로파일 제어 및 사실상 스캘럽이 없는 측벽들을 유지하면서, 종래의 실리콘 에칭률(예를 들어, 40㎛ 이상)의 대략 40%보다 큰 에칭률로 단결정질 실리콘 기판 또는 반도체 웨이퍼(204)를 에칭하기 위해 깊은 실리콘 에칭(deep silicon etch)이 이용된다. 구체적인 실시예에서는, 관통 실리콘 비아 타입 에칭 프로세스가 이용된다. 그러한 에칭 프로세스는 반응성 가스로부터 생성된 플라즈마에 기초하며, 그러한 반응성 가스는 SF6, C4F6, C4F8, CF4, CHF3, XeF2와 같은 불소계 가스, 또는 비교적 빠른 에칭률로 실리콘을 에칭할 수 있는 임의의 다른 반응성 가스를 포함할 수 있다.
도 1, 도 2a, 도 2b, 도 4a, 및 도 4b를 요약하면, 다이 싱귤레이션 프로세스는 마스크 층을 도포하는 것, 실리콘 기판을 청결하게 노출시키도록 마스크 층, 패시베이션 층, 및 디바이스 층들 내에 트렌치를 형성하기 위해 레이저 스크라이빙하는 것, 이에 후속하여 실리콘 기판을 관통하여 다이싱하기 위해 플라즈마 에칭하는 것을 포함할 수 있다. 도 4a 및 도 4b에서와 같이 얇은 마스크 층이 범프들에 도포되는 경우, 다이들을 싱귤레이션하는 플라즈마 에칭은 노출된 금속 범프들 또는 패드들로부터 산화 층을 또한 동시에 제거한다. 따라서, 금속 범프들 또는 패드들은 플럭스에 의존하지 않고, 그리고 추가적인 플라즈마 처리 단계없이 세정된다.
플라즈마 에칭 이후, 이 방법은 웨이퍼 세정, 다이 픽킹(die pick), 및 솔더링과 같은 추가적 동작들을 포함할 수 있다. 솔더링은 플럭스를 이용하거나 이용하지 않는 솔더링을 포함할 수 있다.
솔더링이 플럭스를 이용하는 실시예에서, 이 방법은 솔더링 이전에 불소(Fluorine)와 같이 플라즈마 에칭으로부터 남는 잔류물들을 제거하기 위해 다이 측벽 및/또는 표면을 세정하는 것(예를 들어, 플라즈마 O2 세정)을 포함할 수 있다. 플럭스를 이용한 솔더링은, 본 기술분야에 알려진 프로세스들에 따라, 예컨대 전기적으로 결합될 2개의 IC들 또는 보드들의 금속 범프들 또는 패드들에 솔더, 플럭스, 및 열의 조합이 가해지는 리플로우 솔더링에 의해 행해질 수 있다. 플럭스를 이용한 솔더링을 이용하는 실시예들은 IC로부터 플럭스 잔류물을 세정하고/하거나 언더필(예를 들어, 에폭시나 다른 적합한 언더필 재료)를 도포하는 추가적 동작을 포함할 수 있다.
위에 설명된 바와 같이, 본 발명의 실시예들은 무플럭스 솔더링을 또한 가능하게 한다. 그러한 방법은 초기 웨이퍼 세정 동작과 다이 픽킹(picking) 동작, 및 후속하는 무플럭스 솔더링을 수반할 수 있다.
무플럭스 솔더링은 2개의 다이들(또는 다이 대 보드, 웨이퍼 등)을 서로 정면들을 마주보게 하여 함께 배치하는 것, 가압하는 것(예를 들어, 압력을 인가하는 것), 및 클램핑하는 것을 포함할 수 있고, 이는 종종 열 압축 접합으로 알려져 있다. 다이들의 정면들이 서로 마주보도록 다이들이 위치되거나 정렬될 때, 각각의 다이 상의 범프들 또는 패드들은 다른 다이 상의 대응부들과 기계적 접촉을 갖는다. 다음으로 무플럭스 솔더링의 방법은 예를 들어 클램핑된 다이들을 마이크로파 오븐 내에 배치함으로써 클램핑된 다이들에 열을 인가한다. 그러한 일 실시예에서, 마이크로파 오븐은 175℃로 예열되고, 클램핑된 다이들은 2분 내지 5분 동안 오븐에 남겨진다. 다른 실시예들은 열을 인가하는 다른 방법들을 이용할 수 있다. 이 방법은 다음으로 클램핑된 다이들을 오븐에서 언로딩하는 것, 및 클램프를 제거하는 것을 포함한다.
실시예들에 따르면, 다이 측벽은 다이싱 그리고/또는 무플럭스 솔더링으로부터의 일부 부산물들을 갖는다. 예를 들어, 일 실시예에서, 다이 측벽은 다이싱 후에(예를 들어, 다이들을 싱귤레이션하기 위해 웨이퍼를 플라즈마 에칭한 이후) 불소를 갖는다. 불소를 제거하는 것은 다이 표면 상의 효과적인 언더필 습윤(예를 들어, 에폭시/폴리머 습윤) 및 다이들의 에폭시 캡슐화를 가능하게 한다.
따라서, 본 명세서에서의 실시예들에 따르면, 산화된 표면들 없이 범프들 또는 패드들을 가지고 있는 다이들을 전기적으로 연결시키는데 무플럭스 솔더링이 이용될 수 있다.
도 3a, 도 3b, 도 5a, 도 5b, 도 5c, 도 5e, 도 5f, 및 도 5g는 두꺼운 또는 얇은 마스크들로 코팅된 다이들 상에서의 그러한 무플럭스 솔더링 프로세스의 결과들을 도시한다. 도 3a 및 도 3b는 플라즈마 에칭 이전에 두꺼운 마스크로 코팅되고, 다음으로 무플럭스 솔더링 프로세스를 겪은 범프들의 이미지들이다. 도 5a 및 도 5b는 플라즈마 에칭 이전에 얇은 마스크로 코팅되고, 다음으로 무플럭스 솔더링 프로세스를 겪은 범프들의 이미지들이다. 도 5c, 도 5d, 도 5e, 도 5f, 및 도 5g는 플라즈마 에칭 이전에 얇은 마스크로 코팅되고, 다음으로 무플럭스 솔더링 프로세스를 겪은 범프들의 확대된 이미지들이다.
도 2a 및 도 2b를 참조하여 위에 설명된 바와 같이, 도 3a 및 도 3b에서의 범프들과 같이 두꺼운 마스크로 코팅된 범프들은 다이싱 프로세스 동안 플라즈마에 노출되지 않았다. 그 결과, 각각의 다이 상의 범프들은 변형되었지만, 제대로 리플로우되지 않았다. 따라서, 플라즈마 에칭 프로세스 동안 노출되지 않았던 범프들은 서로 접합되지 않았다.
대조적으로, 플라즈마 에칭 이전에 얇은 마스크로 코팅된 범프들은 플라즈마 에칭 프로세스 동안 노출되어, 도 5a 내지 도 5g에 도시된 바와 같이 무플럭스 솔더링을 가능하게 한다. 도 5a 내지 도 5g에서 알 수 있는 바와 같이, 각각의 다이 상의 범프들은 제대로 리플로우되었고, 플럭스에 의존하지 않고도 함께 접합될 수 있었다. 따라서, 웨이퍼를 싱귤레이션하기 위한 플라즈마 에칭 동작이 범프들로부터 산화 층을 또한 제거하는 것으로서 본 명세서에 설명되는 실시예들은 무플럭스 솔더링을 가능하게 한다. 위에 설명된 바와 같이, 금속 범프들 또는 패드들을 접합시키는데 플럭스를 이용하지 않는 솔더링은 플럭스를 이용한 솔더링으로부터 남는 플럭스 잔류물 - 장기적 신뢰성이 향상되지 않은 IC들을 초래하게 됨 -을 제거하는 이점을 갖는다.
도 7을 참조하면, 프로세스 툴(700)은 팩토리 인터페이스(702)(FI)를 포함하고, 이 팩토리 인터페이스에는 복수의 로드 록(704)이 결합되어 있다. 클러스터 툴(706)이 팩토리 인터페이스(702)와 결합된다. 클러스터 툴(706)은 하나 이상의 플라즈마 에칭 챔버, 예컨대 이방성 플라즈마 에칭 챔버(708) 및 등방성 플라즈마 에칭 챔버(714)를 포함한다. 또한, 레이저 스크라이브 장치(710)가 팩토리 인터페이스(702)에 결합된다. 일 실시예에서, 프로세스 툴(700)의 전체 풋프린트는 도 7에 도시된 바와 같이 대략 3500 밀리미터(3.5 미터) × 대략 3800 밀리미터(3.8 미터)일 수 있다.
실시예에서, 레이저 스크라이브 장치(710)는 펨토초 기반 레이저를 하우징한다. 펨토초 기반 레이저는 위에서 설명된 레이저 절제 프로세스들과 같은 하이브리드 레이저 및 에칭 싱귤레이션 프로세스의 레이저 절제 부분을 수행하기에 적합하다. 일 실시예에서, 레이저 스크라이브 장치(710) 내에 이동가능 스테이지가 또한 포함되고, 이동가능 스테이지는 펨토초 기반 레이저에 대하여 웨이퍼 또는 기판(또는 그것의 캐리어)을 이동시키도록 구성된다. 구체적인 실시예에서, 펨토초 기반 레이저도 이동가능하다. 일 실시예에서, 레이저 스크라이브 장치(710)의 전체 풋프린트는 도 7에 도시된 바와 같이 대략 2240 밀리미터 × 대략 1270 밀리미터일 수 있다.
실시예에서, 하나 이상의 플라즈마 에칭 챔버(708)는 복수의 집적 회로를 싱귤레이션하기 위해 패터닝된 마스크에서의 갭들을 통해 웨이퍼 또는 기판을 에칭하도록 구성된다. 하나의 그러한 실시예에서, 하나 이상의 플라즈마 에칭 챔버(708)는 깊은 실리콘 에칭 프로세스를 수행하도록 구성된다. 구체적인 실시예에서, 하나 이상의 플라즈마 에칭 챔버(708)는 미국 캘리포니아주 서니베일의 Applied Materials로부터 입수가능한 Applied Centura® SilviaTM 에치 시스템이다. 에칭 챔버는, 단결정질 실리콘 기판들 또는 웨이퍼들 상에 또는 내에 하우징되는 싱귤레이션 집적 회로들을 생성하기 위해 이용되는 깊은 실리콘 에칭을 위해 구체적으로 설계될 수 있다. 실시예에서, 높은 실리콘 에칭률을 용이하게 하기 위해, 고밀도 플라즈마 소스가 플라즈마 에칭 챔버(708) 내에 포함된다. 실시예에서, 싱귤레이션 또는 다이싱 프로세스의 높은 제조 수율을 가능하게 하기 위해, 하나보다 많은 에칭 챔버가 프로세스 툴(700)의 클러스터 툴(706) 부분에 포함된다.
팩토리 인터페이스(702)는 레이저 스크라이브 장치(710)를 갖는 외부 제조 설비와 클러스터 툴(706) 사이의 인터페이스를 위한 적합한 대기 포트(atmospheric port)일 수 있다. 팩토리 인터페이스(702)는 웨이퍼들(또는 그것의 캐리어들)을 저장 유닛들(예컨대, 정면 개구 통합 포드들(front opening unified pods))로부터 클러스터 툴(706) 또는 레이저 스크라이브 장치(710) 중 어느 하나 또는 둘 다에 이송하기 위한 암 또는 블레이드를 갖는 로봇들을 포함할 수 있다.
클러스터 툴(706)은 싱귤레이션의 방법에서의 기능들을 수행하는 데에 적합한 다른 챔버들을 포함할 수 있다. 예를 들어, 일 실시예에서, 추가의 에칭 챔버를 대신하여, 퇴적 챔버(712)가 포함된다. 퇴적 챔버(712)는, 웨이퍼 또는 기판의 레이저 스크라이빙 이전에, 예를 들어 균일한 스핀-온 프로세스에 의해 웨이퍼 또는 기판의 디바이스 층 상에 또는 위에 마스크를 퇴적하기 위해 구성될 수 있다. 하나의 그러한 실시예에서, 퇴적 챔버(712)는 대략 10% 이내의 형상추종성 인자(conformality factor)를 갖는 균일한 층을 퇴적하기에 적합하다.
실시예들에서, 등방성 플라즈마 에칭 챔버(714)는, 본 명세서의 다른 곳에서 설명된 등방성 에칭 처리 동안 기판이 하우징되는 프로세스 챔버의 업스트림에 거리를 두고서 배치된 고주파수 마그네트론 또는 유도성으로 결합된 소스와 같은 다운스트림 플라즈마 소스를 이용한다. 실시예들에서, 등방성 플라즈마 에칭 챔버(714)는 NF3 또는 SF6, Cl2 또는 SiF4 중 하나 이상과 같은 예시적인 비폴리머화 플라즈마 에칭 소스 가스들(non-polymerizing plasma etch source gases), 및 O2와 같은 하나 이상의 산화제들을 이용하도록 배관된다.
도 8은 머신으로 하여금 본 명세서에서 논의된 스크라이빙 방법들 중 하나 이상을 실행하게 하기 위한 명령어들의 세트가 실행될 수 있는 컴퓨터 시스템(800)을 도시한다. 예시적인 컴퓨터 시스템(800)은, 버스(830)를 통해 서로 통신하는 프로세서(802), 메인 메모리(804)(예를 들어, 판독 전용 메모리(ROM), 플래시 메모리, 동기식 DRAM(SDRAM) 또는 램버스 DRAM(RDRAM)과 같은 동적 랜덤 액세스 메모리(DRAM) 등), 정적 메모리(806)(예를 들어, 플래시 메모리, 정적 랜덤 액세스 메모리(SRAM) 등), 및 2차 메모리(818)(예를 들어, 데이터 저장 디바이스)를 포함한다.
프로세서(802)는 마이크로프로세서, 중앙 처리 유닛 등과 같은 하나 이상의 범용 처리 디바이스를 나타낸다. 더 구체적으로, 프로세서(802)는 CISC(complex instruction set computing) 마이크로프로세서, RISC(reduced instruction set computing) 마이크로프로세서, VLIW(very long instruction word) 마이크로프로세서 등일 수 있다. 또한, 프로세서(802)는 주문형 집적 회로(ASIC), 필드 프로그램가능 게이트 어레이(FPGA), 디지털 신호 프로세서(DSP), 네트워크 프로세서 등과 같은 하나 이상의 특수 목적 처리 디바이스일 수 있다. 프로세서(802)는 본 명세서에서 논의된 동작들 및 단계들을 수행하기 위한 처리 로직(826)을 실행하도록 구성된다.
컴퓨터 시스템(800)은 네트워크 인터페이스 디바이스(808)를 더 포함할 수 있다. 컴퓨터 시스템(800)은 비디오 디스플레이 유닛(810)(예를 들어, 액정 디스플레이(LCD) 또는 CRT(cathode ray tube)), 영숫자 입력 디바이스(812)(예를 들어, 키보드), 커서 제어 디바이스(814)(예를 들어, 마우스), 및 신호 생성 디바이스(816)(예를 들어, 스피커)를 또한 포함할 수 있다.
2차 메모리(818)는, 본 명세서에 설명된 방법론들 또는 기능들 중 임의의 하나 이상을 구현하는 명령어들의 하나 이상의 세트(예를 들어, 소프트웨어(822))가 저장되어 있는 머신 액세스가능 저장 매체(또는 더 구체적으로는 컴퓨터 판독가능 저장 매체)(831)를 포함할 수 있다. 또한, 소프트웨어(822)는 컴퓨터 시스템(800) 에 의한 소프트웨어의 실행 동안 완전하게 또는 적어도 부분적으로 메인 메모리(804) 내에 그리고/또는 프로세서(802) 내에 상주할 수 있으며, 메인 메모리(804) 및 프로세서(802)는 머신 판독가능 저장 매체를 또한 구성한다. 소프트웨어(822)는 네트워크 인터페이스 디바이스(808)를 통해 네트워크(820)를 경유하여 또한 송신 또는 수신될 수 있다.
예시적인 실시예에서는 머신 액세스가능 저장 매체(831)가 단일의 매체인 것으로 도시되어 있지만, "머신 판독가능 저장 매체"라는 용어는 명령어들의 하나 이상의 세트를 저장하는 단일의 매체 또는 복수의 매체(예를 들어, 중앙집중형 또는 분산형 데이터베이스 및/또는 연관된 캐시들 및 서버들)를 포함하는 것으로 간주되어야 한다. "머신 판독가능 저장 매체"라는 용어는, 머신에 의한 실행을 위해 명령어들의 세트를 저장하거나 인코딩할 수 있으며 머신으로 하여금 본 발명의 방법론들 중 임의의 하나 이상을 수행하게 하는 임의의 매체를 포함하는 것으로 또한 간주되어야 한다. 따라서, "머신 판독가능 저장 매체"라는 용어는 고체 상태 메모리, 광학 및 자기 매체, 및 다른 비일시적 머신 판독가능 저장 매체를 포함하지만 그에 제한되지는 않는 것으로 간주되어야 한다.
상술한 설명은 제한적인 것이 아니라 예시적인 것으로 의도된다는 것이 이해되어야 한다. 예를 들어, 도면들에서의 흐름도들은 본 발명의 특정 실시예들에 의해 수행되는 동작들의 구체적인 순서를 나타내지만, 그러한 순서가 요구되지는 않는다는 점이 이해되어야 한다(예를 들어, 대안적인 실시예들은 상이한 순서로 동작들을 수행하고, 특정 동작들을 결합하고, 특정 동작들을 중첩하거나 할 수 있다). 또한, 많은 다른 실시예들은 상술한 설명을 읽고 이해하면 본 기술분야의 통상의 기술자에게 명백할 것이다. 본 발명이 구체적인 예시적인 실시예들을 참조하여 설명되었지만, 본 발명은 설명되는 실시예들에 제한되는 것이 아니라, 첨부된 청구항들의 사상 및 범위 내에서 수정 및 대체되어 실시될 수 있다는 것이 인식될 것이다. 그러므로, 본 발명의 범위는, 첨부된 청구항들과 함께, 그러한 청구항들에 부여되는 등가물들의 전체 범위를 참조하여 결정되어야 한다.

Claims (15)

  1. 복수의 집적 회로들(IC들)을 포함하는 반도체 웨이퍼를 다이싱하는 방법으로서,
    상기 반도체 웨이퍼 위에 상기 복수의 IC들을 커버하는 마스크를 형성하는 단계 - 상기 복수의 IC들은, 산화 층을 그 위에 갖는 금속 범프들 또는 패드들을 포함함 -;
    상기 IC들 사이의 상기 반도체 웨이퍼의 실리콘 기판을 노출시키는, 갭들을 갖는 패터닝된 마스크를 제공하기 위해, 레이저 스크라이빙 프로세스를 이용하여 상기 마스크를 패터닝하는 단계; 및
    상기 반도체 웨이퍼를 플라즈마 에칭하는 단계 - 상기 플라즈마 에칭은 상기 복수의 IC들을 싱귤레이션하기 위해 상기 패터닝된 마스크의 상기 갭들에 대응하는 트렌치들을 상기 실리콘 기판에 형성하고, 상기 플라즈마 에칭은 상기 금속 범프들 또는 패드들 상의 상기 산화 층으로부터 상기 마스크를 제거하며, 상기 플라즈마 에칭은 상기 금속 범프들 또는 패드들로부터 상기 산화 층을 제거함 -
    를 포함하는 방법.
  2. 제1항에 있어서,
    상기 반도체 웨이퍼 위에 마스크를 형성하는 단계는 상기 금속 범프들 또는 패드들 위에 1-5㎛의 두께를 갖는 상기 마스크를 퇴적하는 단계를 포함하는, 방법.
  3. 제1항에 있어서,
    상기 금속 범프들 또는 패드들은 주석 합금을 포함하는, 방법.
  4. 제1항에 있어서,
    상기 싱귤레이션된 IC들을 제2 복수의 IC들과 정렬시키는 단계 - 상기 제2 복수의 IC들은 제2 금속 범프들 또는 패드들을 포함함 -; 및
    플럭스를 이용하지 않고 상기 금속 범프들 또는 패드들을 상기 제2 금속 범프들 또는 패드들과 접합시키기 위해서 압력을 인가하는 단계
    를 더 포함하는 방법.
  5. 제1항에 있어서,
    상기 마스크를 패터닝하는 단계는 540 나노미터 이하의 파장 및 500 펨토초 이하의 레이저 펄스 폭을 갖는 펨토초 레이저를 이용하여 패턴을 직접 작성(direct writing)하는 단계를 더 포함하는, 방법.
  6. 제5항에 있어서,
    상기 반도체 웨이퍼를 플라즈마 에칭하는 단계는,
    상기 트렌치들을 전진시키도록, 상기 패터닝된 마스크에서의 상기 갭들을 통해 상기 반도체 웨이퍼를 이방성 에칭하는 것;
    상기 이방성 에칭된 트렌치를 등방성 에칭하는 것; 및
    상기 반도체 웨이퍼의 표면 그리고 이방성 및 등방성 에칭으로 인해 새롭게 형성된 표면들 상에서의 폴리머 퇴적
    의 반복을 포함하는, 방법.
  7. 복수의 집적 회로들(IC들)을 포함하는 기판을 다이싱하는 방법으로서,
    상기 IC들 사이의 상기 기판의 영역들을 노출시키는 트렌치를 형성하기 위해, 레이저 스크라이브 프로세스를 이용하여, 상기 기판 위에 배치된 마스크를 패터닝하는 단계 - 상기 마스크는 상기 복수의 IC들의 금속 범프들 또는 패드들 위에서보다 다이싱 스트리트 위에서 더 두꺼움 - ; 및
    상기 복수의 IC들을 싱귤레이션하고, 상기 금속 범프들 또는 패드들 상의 산화 층으로부터 상기 마스크를 제거하고, 상기 금속 범프들 또는 패드들로부터 상기 산화 층을 제거하도록 상기 기판을 플라즈마 에칭하는 단계;
    를 포함하는 방법.
  8. 제7항에 있어서,
    상기 금속 범프들 또는 패드들 위에 1-5㎛의 두께를 갖는 상기 마스크를 형성하는 단계를 더 포함하는 방법.
  9. 제7항에 있어서,
    상기 금속 범프들 또는 패드들은 주석 합금을 포함하는, 방법.
  10. 제7항에 있어서,
    상기 싱귤레이션된 IC들을 제2 복수의 IC들과 정렬시키는 단계 - 상기 제2 복수의 IC들은 제2 금속 범프들 또는 패드들을 포함함 -; 및
    플럭스를 이용하지 않고 상기 금속 범프들 또는 패드들을 상기 제2 금속 범프들 또는 패드들과 접합시키기 위해서 압력을 인가하는 단계
    를 더 포함하는 방법.
  11. 제7항에 있어서,
    상기 마스크를 패터닝하는 단계는 540 나노미터 이하의 파장 및 500 펨토초 이하의 레이저 펄스 폭을 갖는 펨토초 레이저를 이용하여 패턴을 직접 작성(direct writing)하는 단계를 더 포함하는, 방법.
  12. 제11항에 있어서,
    상기 복수의 IC들을 싱귤레이션하고,상기 금속 범프들 또는 패드들 상의 산화 층으로부터 상기 마스크를 제거하고, 상기 금속 범프들 또는 패드들로부터 상기 산화 층을 제거하도록 상기 기판을 플라즈마 에칭하는 단계는,
    상기 기판에서의 상기 트렌치를 이방성 에칭하는 단계 - 상기 이방성 에칭은 폴리머 퇴적 및 방향성 충격 에칭(directional bombardment etch)을 포함함 -; 및
    상기 이방성 에칭된 트렌치를 등방성 에칭하는 단계
    를 포함하는, 방법.
  13. 복수의 집적 회로들(IC들)을 포함하는 기판을 다이싱하기 위한 시스템으로서,
    상기 기판 위에 상기 복수의 IC들을 커버하는 마스크를 도포하도록 구성된 퇴적 모듈 - 상기 복수의 IC들은 산화 층을 갖는 금속 범프들 또는 패드들을 가짐 - ;
    상기 IC들 사이의 상기 기판의 영역들을 노출시키는 트렌치를 형성하기 위해, 상기 마스크를 패터닝하도록 구성된 레이저 스크라이브 모듈; 및
    상기 레이저 스크라이브 모듈에 물리적으로 결합되며, 상기 복수의 IC들을 싱귤레이션하고, 상기 금속 범프들 또는 패드들 상의 상기 산화 층으로부터 상기 마스크를 제거하고, 상기 금속 범프들 또는 패드들로부터 상기 산화 층을 제거하도록, 상기 기판을 에칭하게 구성된 플라즈마 에칭 모듈
    을 포함하는 시스템.
  14. 제13항에 있어서,
    상기 마스크를 도포하도록 구성된 퇴적 모듈은, 상기 금속 범프들 또는 패드들 위에서는 1-5㎛의 두께를 갖고, 다이싱 스트리트 위에서는 상기 금속 범프들 또는 패드들 위에서보다 더 두꺼운 제2 두께를 갖는 상기 마스크를 도포하기 위한 것인, 시스템.
  15. 제13항에 있어서,
    상기 레이저 스크라이브 모듈은 540 나노미터 이하의 파장 및 500 펨토초 이하의 레이저 펄스 폭을 갖는 펨토초 레이저를 포함하는, 시스템.
KR1020167008326A 2013-08-30 2014-08-18 다이 패키징 품질을 향상시키기 위한 웨이퍼 다이싱 방법 KR102270457B1 (ko)

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