KR102264784B1 - 고 밀도 저 에너지 플라즈마에 의한 반도체 표면들의 인터페이스 처리 - Google Patents

고 밀도 저 에너지 플라즈마에 의한 반도체 표면들의 인터페이스 처리 Download PDF

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Abstract

Ge 또는 III-V 족 화합물 반도체 재료들을 함유하는 반도체 표면들의 소프트 플라즈마 표면 처리에서, 전자 빔 플라즈마 소스가 사용된다.

Description

고 밀도 저 에너지 플라즈마에 의한 반도체 표면들의 인터페이스 처리{INTERFACE TREATMENT OF SEMICONDUCTOR SURFACES WITH HIGH DENSITY LOW ENERGY PLASMA}
발명자들:
안네쉬 나이나니(Aneesh Nainani), 부산 N. 조페(Bhushan N. Zope), 레오니드, 도르프(Leonid Dorf), 샤히드 라우프(Shahid Rauf), 아담 브란드(Adam Brand), 매튜 아브라함(Mathew Abraham), 및 수바쉬 데쉬무크(Subhash Deshmukh)
관련 출원에 대한 상호-참조
[1] 본원은, 안네쉬 나이나니 등에 의한, 발명의 명칭이 고 밀도 저 에너지 플라즈마에 의한 반도체 표면들의 엔터페이스 처리(INTERFACE TREATMENT OF SEMICONDUCTOR SURFACES WITH HIGH DENSITY LOW ENERGY PLASMA)인, 2013년 10월 2일자로 출원된 미국 가출원 일련 번호 제 61/885,688 호를 우선권으로 주장하는, 안네쉬 나이나니 등에 의한, 발명의 명칭이 고 밀도 저 에너지 플라즈마에 의한 반도체 표면들의 인터페이스 처리(INTERFACE TREATMENT OF SEMICONDUCTOR SURFACES WITH HIGH DENSITY LOW ENERGY PLASMA)인, 2013년 10월 28일 자로 출원된 미국 특허 출원 일련 번호 제 14/064,933 호를 우선권으로 주장한다.
기술 분야:
[2] 본 개시는, 패시베이팅(passivating), 세정(cleaning), 또는 반도체 표면들로부터의 산화물들의 환원의 방법들에 관한 것이다.
배경 논의
[3] 습식 세정은, 예컨대, 콘택(contact) 형성 또는 게이트 유전체 증착을 수반하는 프로세스 동작들 전에, 반도체 표면을 작용기화(functionalizing)하거나 또는 세정하기 위한 반도체 프로세스이다. 습식 세정에서, 세정될 웨이퍼들은, 예컨대, HF의 수용액과 같은 세정제의 배스에 침지된다. 반도체 구조들이, 계속-증가되는 종횡비들을 갖는 finFET 디바이스들과 같은 3-차원(3D) 형상들을 포함하도록 변화되고 있음에 딸, 습식 세정은 더 많은 문제들을 생성할 것이다. finFET이라는 용어는, 반도체 재료의 얇은 벽(또는 핀(fin))으로서 형성된 반도체 구조 상에 형성된 전계 효과 트랜지스터(FET)를 지칭한다. 핀은, 소스 및 드레인 영역들, 및 이들 사이의 채널이 형성된 3-차원 구조의 역할을 하고, 이들 모두는 핀의 인접한 3-차원 섹션들로서 형성된다. 게이트는, 벽의 3개의 측들 상에서 채널 위에 놓인다. 완성된 구조는 전계 효과 트랜지스터(FET)이고, finFET이라고 지칭된다.
[4] 습식 세정에 대한 주요한 문제들 중 하나는, 습식 세정이, 더 높은 종횡비들에서 디바이스(예컨대, 핀 구조)의 붕괴(collapse)를 야기할 것이라는 것이다.
[5] finFET 디바이스들에 수반되는 것들과 같은 고 종횡비 구조들의 세정에서, 습식 세정에 수반되는 모세관 힘(capillary force)들 및 표면 장력에 의해 야기되는 변형은 디바이스(예컨대, 핀)의 붕괴를 야기할 수 있다. 이러한 디바이스들의 스케일링 로드맵(scaling roadmap)은, 디바이스 폭(L) 및 디바이스-간 거리(d)에서 추가적인 감소를 요구하는 한편, 피처 높이(H)는 증가될 것으로 예상되고, 이는, 패턴 붕괴와 연관된 문제들을 더 악화시킬 것이다. 구조적인 변형은 d 및 L3에 역으로 의존하고, H4에 비례한다. 이론적인 모델링은, 습식 세정으로 인한 패턴 붕괴가, 10 nm 노드 디바이스 사이즈들에 대해 요구되는 치수들 및 종횡비들에서, 상당한 문제가 되기 시작할 것이라는 것을 나타낸다.
[6] 습식 세정과 연관된 다른 문제는 기판(워크피스(workpiece)) 소모의 문제이며, 이는, 평탄한 디바이스들에 대해 관심사가 아니었다. 그러나, (finFET 구조들과 같은) 3D 디바이스들의 경우에, 심지어, 디바이스(또는 핀)의 양 측들 상의 1 nm의 기판 소모가, 8 mm 넓이의 핀의 경우에, 핀 폭에서의 25 % 감소를 야기할 수 있다. 이러한 문제들을 피하기 위해, 습식 세정에 대한 대안이 요구된다.
[7] Ge 및 III-V 족 화합물 반도체 표면들의 세정에서의 또 하나의 난제는, 이러한 재료들의 높은 표면 반응성이다. Ge-Ge 및 III-V 족 화합물 본드들은, 아래에서 표 1에 도시된 바와 같이, 실리콘과 비교하여 더 낮은 본드 엔탈피들을 갖는다.
표 1
Figure 112016042387869-pct00001
[8] 유도성 커플링된 소스들 및 용량성 커플링된 소스들과 같은 종래의 플라즈마 소스들은, 표 1의 재료들 중 다수의 본드 에너지들을 초과하는 플라즈마 이온 에너지 범위들을 갖고, 표에서 열거된 몇몇 재료들, 특히, III-V 족 화합물 반도체 엘리먼트들에서 발견되는 것들과 같은, Si-Si 본딩 에너지 미만의 본딩 에너지들을 갖는 재료들에 대해 상당한 표면 손상을 야기하는 것으로 알려져 있다. 표면 상의 단글링 Ge, 및 III/V 족 엘리먼트 본드들이, 페르미 레벨 피닝(pinning) 및 인터페이스 상태들의 높은 밀도의 근본 원인이고, 이는, 트랜지스터 성능에 대해 유해하다.
[9] 반도체 구조를 제조하기 위한 방법은, 표면을 갖는 반도체 구조를 형성하기 위해, 반도체 워크피스를 에칭하는 단계, 워크피스의 평면에 대해 대체로(generally) 평행한 전파 방향으로, 표면 위에 놓인 프로세싱 구역을 통해 전파되는 전자 빔을 제공하는 단계, 및 플라즈마를 생성하기 위해, (a) 세정 종 전구체, (b) 패시베이션(passivation) 종 전구체, (c) 산화물 환원 종 전구체 중 적어도 하나를 포함하는 프로세스 가스를 챔버 내로 도입하는 단계를 포함한다.
[10] 일 실시예에서, 방법은, 표면의 재료의 본딩 에너지 미만으로, 플라즈마의 이온 에너지 레벨을 유지시키는 단계를 더 포함한다.
[11] 관련된 실시예에서, 방법은, (a) III-V 족 화합물 반도체 재료들을 포함하는 N-MOS 영역들, (b) Ge 또는 Ge-함유 재료들을 포함하는 P-MOS 영역들 중 적어도 하나를 표면에 형성하는 단계를 더 포함한다. 일 실시예에서, 프로세스 가스는, 질소를 포함하는 패시베이션 종 전구체 가스를 포함한다. 다른 실시예에서, 프로세스 가스는, 수소를 포함하는 네이티브(native) 산화물 제거 종 전구체 가스를 포함한다. 또 다른 실시예에서, 프로세스 가스는, HBr 또는 HCl 중 적어도 하나를 포함하는 세정 종 전구체 가스를 포함한다.
[12] 일 실시예에서, 방법은, 전자 빔에 의한 플라즈마의 생성 동안에, 워크피스에 RF 바이어스 전력을 커플링시키는 단계, 및 플라즈마의 이온 에너지의 레벨을, 표면의 재료의 본딩 에너지에 적어도 접근하도록 증가시키기 위해, RF 바이어스 전력의 레벨을 조정하는 단계를 더 포함한다. 관련된 실시예에서, 방법은, 선택된 수의 원자 층들이 표면으로부터 제거될 때까지, 플라즈마에 워크피스를 노출시키는 단계를 더 포함한다. 그러한 실시예에서, 표면의 원자 층 에칭이 수행된다.
[13] 일 실시예에서, N-MOS 영역들은, 교번하는 동작들로 (a) Ge 및 (b) III-V 족 화합물들의 재료들을 에피택셜(epitaxially) 성장시키고, Ge의 재료를 에피택셜 성장시키는 각각의 동작 후에, 그리고 III-V 족 화합물 재료를 에피택셜 성장시키는 각각의 동작 전에, 소프트(soft) 플라즈마 표면 처리 프로세스를 수행함으로써, 형성된다. 소프트 플라즈마 표면 처리 프로세스는, (a) 상기 반도체 워크피스를 포함하는 챔버의 프로세싱 구역 내로 전자 빔을 지향시키는 것 ― 상기 전자 빔은, 상기 표면의 평면에 대해 대체로 평행한 전파 방향으로, 상기 프로세싱 구역을 통해 전파됨 ―; (b) 표면 처리 전구체를 포함하는 프로세스 가스를 상기 챔버 내로 도입하는 것을 포함한다.
[14] 일 실시예에서, P-MOS 영역들은, 표면에서 (a) Ge 또는 (b) Ge 및 Si 중 적어도 하나를 함유하는 재료들을 에피택셜 성장시킴으로써 형성된다.
[15] 실시예에 따르면, 프로세스 가스는 네이티브 산화물 제거 종 전구체 가스를 포함하고, 방법은, 표면 상에 인터페이스 산화물 층을 증착하는 단계를 더 포함한다.
[16] 반도체 구조를 제조하기 위한 다른 방법은, (a) 표면을 갖는 반도체 구조를 형성하기 위해, 반도체 워크피스를 에칭하는 단계, (b) 표면에 리세스(recess)들을 형성하는 단계, 및 (c) 소프트 플라즈마 처리 프로세스에서 리세스들의 노출된 부분들을 세정하는 단계를 포함한다. 소프트 플라즈마 처리 프로세스는, 워크피스의 평면에 대해 대체로 평행한 전파 방향으로, 표면 위에 놓인 프로세싱 구역을 통해 전파되는 전자 빔을 제공하는 것, 및 표면 처리 종 전구체를 포함하는 프로세스 가스를 챔버 내로 도입하는 것을 포함한다.
[17] 일 실시예에서, 리세스들은 P-MOS 리세스들을 포함하고, 방법은, P-MOS 리세스들에서 Ge 또는 Ge-함유 재료들의 에피택셜 층들을 성장시키는 단계를 더 포함한다.
[18] 일 실시예에서, 리세스들은 N-MOS 리세스들을 포함하고, 방법은, N-MOS 리세스들에서 III-V 족 화합물 재료들의 에피택셜 층들을 성장시키는 단계를 더 포함한다.
[19] 일 실시예에서, 프로세스 가스는 (a) 세정 종 전구체, (b) 패시베이션 종 전구체, (c) 산화물 환원 종 전구체 중 하나를 포함한다. 관련된 실시예에서, 프로세스 가스는 세정 종 전구체를 포함하고, 세정 종 전구체는 HBr 또는 HCl 중 하나를 포함한다. 다른 관련된 실시예에서, 프로세스 가스는 패시베이션 종 전구체를 포함하고, 패시베이션 종 전구체는 질소를 포함한다. 또 다른 관련된 실시예에서, 프로세스 가스는 산화물 환원 종 전구체를 포함하고, 산화물 환원 종 전구체는 수소를 포함한다.
[20] 반도체 구조를 제조하기 위한 방법의 또 다른 실시예는, (a) 표면을 갖는 반도체 구조를 형성하기 위해, 반도체 워크피스를 에칭하는 단계 ― 표면은, 질화물 또는 산화물 중 적어도 하나를 포함하는 층에 의해 덮임 ―, (b) 표면에 콘택 개구들을 형성하기 위해, 층을 통해 에칭하는 단계, (c) 콘택 개구들의 형성에 의해 노출된 표면의 영역들을 세정하는 단계를 포함한다. 세정은, (a) 표면 위에 놓인 프로세싱 구역을 통해, 워크피스의 평면에 대해 평행하게 전파되는 전자 빔을 생성하는 것, (b) 프로세싱 구역에서 플라즈마를 형성하기 위해, 프로세싱 구역 내로 세정 종 전구체 프로세스 가스를 도입하는 것에 의해 수행된다. 방법은, 콘택 개구들에 금속을 증착하는 단계를 더 포함한다.
[21] 일 실시예에서, 표면은, (a) Ge 또는 (b) III-V 족 화합물들로 형성되고, 세정은, 표면 상의 재료들의 본딩 에너지 미만의 이온 에너지 레벨로 플라즈마를 유지시키는 것을 더 포함한다.
[22] 본 발명의 예시적인 실시예들이 획득되는 방식이 상세히 이해될 수 있도록, 앞서 간략히 요약된, 본 발명의 보다 구체적인 설명이 본 발명의 실시예들을 참조로 하여 이루어질 수 있는데, 이러한 실시예들의 일부는 첨부된 도면들에 예시되어 있다. 특정한 잘 알려진 프로세스들은, 본 발명을 불명료하게 하지 않기 위해, 본원에서 논의되지 않는다는 것이 인식되어야 한다.
[23] 도 1은, 실시예를 도시하는 개념도이다.
[24] 도 1a는, 도 1의 실시예에 관한 전자 빔 플라즈마 소스의 구현을 도시한다.
[25] 도 1b는, 도 1a의 부분의 확대도이다.
[26] 도 2는, 일 실시예에서의 소프트 플라즈마 표면 처리 프로세스를 도시하는 블록 흐름도이다.
[27] 도 3a 내지 도 3g는, finFET의 제조에서의 프로세스들의 시퀀스를 도시한다.
[28] 도 3a는, finFET의 표면으로부터 손상된 표면 층들을 제거하기 위한 프로세스를 도시한다.
[29] 도 3b는, 웨이퍼들의 N-MOS 및 P-MOS 영역들에서 에피택셜 반도체 재료들을 성장시키기 위한 프로세스를 도시한다.
[30] 도 3c는, 핀 표면들을 노출시키고, 노출된 핀 표면들로부터 네이티브 산화물을 제거하기 위한 프로세스를 도시한다.
[31] 도 3d는, 워크피스의 표면 상의 P-MOS 리세스들에 Ge 또는 Ge-함유 재료들의 P-MOS 에피택셜 영역들을 형성하고, 워크피스 상의 N-MOS 리세스들에 III-V 화합물 재료들, Ge 또는 Ge-함유 재료들의 N-MOS 에피택셜 영역들을 형성하기 위한 프로세스를 도시한다.
[32] 도 3e는, 핀의 P-MOS 영역들에 인터페이스 산화물 층을 형성하기 위한 프로세스를 도시한다.
[33] 도 3f는, 핀의 N-MOS 영역들에 인터페이스 산화물 층을 형성하기 위한 프로세스를 도시한다.
[34] 도 3g는, 핀의 N-MOS 및 P-MOS 영역들에 콘택들을 형성하기 위한 프로세스를 도시한다.
[35] 이해를 용이하게 하기 위하여, 도면들에 대해 공통인 동일한 엘리먼트들을 지시하기 위해 가능한 경우에 동일한 참조 번호들이 사용되었다. 일 실시예의 엘리먼트들 및 특징들이, 추가적인 설명 없이 다른 실시예들에 유익하게 포함될 수 있다는 것이 고려된다. 그러나, 첨부된 도면들은 본 발명의 단지 예시적인 실시예들을 도시하는 것이므로 본 발명의 범위를 제한하는 것으로 간주되지 않아야 한다는 것이 주목되어야 하는데, 이는 본 발명이 다른 균등하게 유효한 실시예들을 허용할 수 있기 때문이다.
[36] 본원에서 개시되는 실시예들은 반도체 워크피스들(예컨대, 웨이퍼들)의 건식 세정에 관한 것이다. 특히, 예를 들어, 실리콘 게르마늄(SiGe), 게르마늄(Ge), 및 III-V 족 화합물 반도체 재료들, 예컨대 In0 .47Ga0 .53As, GaAs, InAs 등과 같은 트랜지스터 디바이스들의 다음 세대를 제조하기 위해 요구되는 반도체 재료들의 표면 세정 및 패시베이션에 대한 애플리케이션이 관심의 대상이다. 이러한 실시예들은, 습식 케미스트리를 사용하지 않고, 표면 세정, 네이티브 산화물들 및 탄소 오염물들의 제거의 효과적인 방식을 제공하는 문제를 다룬다. 이를 달성하기 위해, 이러한 실시예들은, Ge 및 III-V 족 화합물 반도체 웨이퍼들의 효과적인 세정을 위해 요구되는 다양한 케미스트리들을 위해 사용될 수 있는, 매우 낮은 이온 에너지를 갖는 고-밀도 플라즈마를 생성하는 플라즈마 소스를 채용한다. 다른 건식 세정 방법들과 다르게, 본원에서 개시되는 실시예들은, 반도체 본드들을 파괴시키지 않고, 표면 손상을 야기하지 않으면서, 반도체 표면을 세정할 수 있다.
[37] 개시된 실시예들은, 어떠한 손상도 생성하지 않으면서, 반도체 표면들을 세정하는데 적합한, 매우 낮은 이온 에너지를 갖는 고 밀도 플라즈마를 생성하는 플라즈마 소스를 채용한다. 이러한 플라즈마 소스는, 전자 빔이, 워크피스 평면(웨이퍼 평면)에 대해 평행한 시트로서, 플라즈마 챔버의 프로세스 구역을 통해 전파되는 플라즈마 소스이다. 챔버에서의 프로세스 가스는, 워크피스를 프로세싱하기 위해, 플라즈마 생성을 위한 전자 빔에 의해 이온화된다. 그러한 플라즈마 소스는, 본원에서, 전자 빔 플라즈마 소스라고 지칭된다. 표면 세정 및 패시베이션과 관련된 전자 빔 플라즈마 소스의 주요한 피처는, 전자 빔 플라즈마 소스가, 유도성 커플링된 또는 용량성 커플링된 플라즈마 소스들과 같은 통상적인 플라즈마 기술들(> 3 eV)과 비교하여, 이온 에너지 및 전자 온도(Te)에서 하나의 자릿수의 감소(~ 0.5 eV)를 제공한다는 것이다. 전자 빔 플라즈마 소스는, 매우 낮은 전자 온도(~ 0.3 eV)를 갖는 고 밀도 플라즈마(~ 2 내지 2.5x1010/cm3)를 제공한다. 결과적인 이온 에너지들은, ~ 0.72 eV의 매우 낮은 에너지 최대치들 주위에 빽빽히 모여 있게 된다. 위에서 논의된 표 1에서의 본드 엔탈피들과 이러한 에너지들을 비교하면, 전자 빔 플라즈마 소스에서 생성되는 이온들의 에너지들이, 표 1의 반도체 재료들의 본딩 에너지들보다 더 낮다. 따라서, 전자 빔 플라즈마 소스의 사용은, 손상을 야기하지 않으면서 반도체 표면들을 세정하는 효과적인 방식을 제공한다.
[38] 다수의 가스 라인들이, 상이한 케미스트리들의 개발(exploration)을 허용하면서, 전자 빔 플라즈마 소스의 프로세스 가스 분배 장치에 커플링될 수 있다.
[39] 일 실시예는, Ge 및 III-V 족 화합물 반도체 표면들의 패시베이션에서 효과적인 질소-함유 플라즈마를 생성하기 위해, 전자 빔 플라즈마 소스에서 질소-계 프로세스 가스를 채용한다. 다른 실시예는, NHx 라디칼들을 생성하기 위해, 또는 질소 및 수소를 순환시키기 위해, 전자 빔 플라즈마 소스에서 질소 및 수소 프로세스 가스들의 혼합물을 채용하며, 여기에서, 수소 해리된 플라즈마 종은, 반도체 표면 상의 네이티브 산화물들을 환원시키기 위해 사용되고, 질소 해리된 플라즈마 종은 표면 패시베이션을 위해 사용된다. 다른 실시예에서, 전자 빔 플라즈마 소스에 공급되는 프로세스 가스는, III-V 족 화합물 반도체 표면들을 효과적으로 세정하고 패시베이팅하기 위한, 가스 형태의 HBr 또는 HCl이다.
[40] 이러한 방법의 주요한 피처는, 이러한 방법이, 큰 워크피스(웨이퍼) 직경들(> 450 mm)에 대해 용이하게 스케일링 가능하고, 이온들 및 라디칼들 양자 모두를 사용할 수 있다는 것이다. 이는, 라디칼들만을 공급하도록 제한되고, 불-균일성을 겪는 원격 플라즈마 스킴들과 비교하여 유리하다.
[41] 또 다른 실시예에 따르면, 선택적인 RF 바이어스 전력 생성기가 워크피스 지지부에서의 전극에 커플링된다. 이는, 세정, 패시베이팅, 또는 환원되는 표면에서의 반도체 재료의 본딩 에너지들과 동일한 자릿수의 에너지들을 갖는 플라즈마들을 생성하기 위하여, 이온 에너지의 정밀한 제어를 위해, 매우 온화한(mild) 제어가능한 바이어스로, 전자 빔 플라즈마 소스의 낮은 전자 온도들을 증가시킨다. 이러한 피처는, 고도로 제어가능한 (제한된 또는 느린) 레이트로, 반도체 표면의 처음의 하나 또는 2개의 단분자층들의 에칭을 가능하게 한다. 산화물의 제거 후에 남아 있는 반도체 표면에서의 결함들 및 거칠기의 대부분은, 표면의 처음의 몇몇 단분자층들에 체류한다는 것이 중요하다. 이러한 후자의 실시예는, 표면 세정 및 원자 층 에칭(ALE)의 조합을 가능하게 할 수 있다.
[42] 도 1은 실시예를 도시하는 개념도이다. 반도체 웨이퍼일 수 있는 워크피스(110)는, 워크피스(110)의 상단 표면에 대해 직교하여 연장되는 개별적인 얇은 벽 구조들로서, 워크피스(110)의 상단 표면 상에 형성된 나노미터-사이즈의 반도체 핀들(50)의 어레이를 갖는다. 핀들(50)은 각각, 소스 및 드레인 구역들(52, 54)을 포함할 수 있고, 소스 및 드레인 영역들(52, 54)은 이들 사이에 소스-드레인 채널(56)을 정의한다. 3-차원 게이트 구조(58)가 상단 위에 놓일 수 있고, 소스-드레인 채널(56)의 측면들에 걸쳐 있을(straddle) 수 있다. 환원 종 또는 세정 종을 함유하는 프로세스 가스(60)가 (워크피스(110)의 대칭 축에 관하여) 축 방향으로 워크피스(110) 위로 주입된다. 프로세스 가스(60)는, 프로세스 가스 공급부(114)로부터, 워크피스(110)의 상단 표면과 대면하는 프로세스 가스 분배 플레이트(112)를 통해 공급된다. 전자 빔 생성기(120)로부터의 전자 빔(490)은, 워크피스(110)의 상단 표면 또는 평면에 대해 대체로 평행하고 축방향의 가스 유동 방향을 가로지르는 방향으로, 평탄한 시트로서 전파된다. 프로세스 가스(60)는 전자 빔(490)에 의해 이온화되고, 해리된 플라즈마 종이 생성되고, 워크피스(110)의 상단 표면으로 이동하며, 워크피스(110)의 상단 표면에서, 해리된 플라즈마 종은, 각각의 핀(50)의 표면을 세정하거나 또는 패시베이팅하거나, 또는 핀 표면 상의 산화물을 환원시킨다.
[43] 도 1a 및 도 1b는, 가스 분배 플레이트(112)를 포함하는 전자 빔 플라즈마 소스를 형성하기 위해, 전자 빔 생성기(120)가 플라즈마 반응기와 통합될 수 있는 하나의 방식을 도시한다. 플라즈마 반응기는, 원통형 측벽(102), 플로어(104), 및 천장(106)에 의해 인클로징된(enclosed) 프로세싱 챔버(100)를 포함한다. 워크피스 지지 페데스탈(108)은 반도체 웨이퍼일 수 있는 워크피스(110)를 지지하고, 페데스탈(108)은 축(예컨대, 수직) 방향으로 이동가능하다. 가스 분배 플레이트(112)는 천장(106)과 통합되거나 또는 천장(106) 상에 탑재되고, 프로세스 가스 공급부(114)로부터 프로세스 가스를 수용한다. 도 1a에서 나타낸 바와 같이, 프로세스 가스 공급부(114)는, 반도체 표면들의 네이티브 산화물 환원, 패시베이션, 또는 세정에 대해 효과적인, 산화물 환원 전구체 가스(수소), 패시베이션 전구체 가스(a), 또는 세정 전구체(HCl 또는 HBr)와 같은 다양한 전구체 종 중 임의의 하나를 제공할 수 있다. 진공 펌프(116)는, 플로어(104)에서의 통로를 통해 챔버를 진공배기(evacuate)시킨다. 프로세싱 영역(118)은 가스 분배 플레이트(112)와 워크피스(110) 사이에 정의된다. 프로세싱 영역(118) 내에서, 워크피스(110)의 프로세싱을 위한 플라즈마를 생성하기 위해, 프로세스 가스가 이온화된다.
[44] 플라즈마는, 전자 빔 생성기(120)로부터의 전자 빔(190)에 의해, 프로세싱 영역(118)에서 생성된다. 전자 빔 생성기(120)는, 전도성 인클로저(enclosure)(124)를 갖고 프로세싱 챔버(100)로부터 이격된 플라즈마 생성 챔버(122)를 포함한다. 전도성 인클로저(124)는 가스 유입구(125)를 갖는다. 전자 빔 소스 가스 공급부(127)는 가스 유입구(125)에 커플링되고, 하나의 가능한 예로서 비활성 가스를 공급할 수 있다. 전도성 인클로저(124)는, 프로세싱 챔버(100)의 측벽(102)에서의 개구(102a)를 통해 프로세싱 영역(118)과 대면하는 개구(124a)를 갖는다.
[45] 전자 빔 생성기(120)는, 플라즈마 생성 챔버(122) 및 개구(124a)에 인접한 추출 그리드(extraction grid)(126), 및 프로세싱 영역(118)과 대면하는, 추출 그리드(126)에 인접한 가속 그리드(acceleration grid)(128)를 포함하며, 이는 도 1b의 확대도에서 가장 잘 볼 수 있다. 추출 그리드(126) 및 가속 그리드(128)는 각각, 예컨대, 전도성 메시 또는 슬롯형(slotted) 전극으로서 형성될 수 있고, 본원에서 일반적으로 그리드들이라고 지칭된다. 추출 그리드(126)에 대한 전기 접촉은, 추출 그리드를 둘러싸는 전도성 링(126a)에 의해 제공된다. 가속 그리드(128)에 대한 전기 접촉은, 가속 그리드(128)를 둘러싸는 전도성 링(128a)에 의해 제공된다. 추출 그리드(126) 및 가속 그리드(128)에는 각각, 절연체들(130, 132)이 탑재되고, 그에 따라, 서로로부터 그리고 전도성 인클로저(124)로부터 전기적으로 절연된다. 그러나, 가속 그리드(128)는 챔버(100)의 측벽(102)과 전기적으로 접촉한다. 개구들(124a 및 102a), 및 추출 및 가속 그리드들(126, 128)은, 대체로, 상호 합동(mutually congruent)이고, 프로세싱 영역(118) 내로의 전자 빔을 위한 얇고 넓은(thin wide) 유동 경로를 정의한다. 유동 경로의 폭은 대략 워크피스(110)의 직경(예컨대, 100 내지 400 mm)인 한편, 유동 경로의 높이는 약 2 인치 미만이다.
[46] 전자 빔 생성기(120)는, 챔버(100)의 대향하는 측들에 인접한 전자석들(134-1 및 134-2)의 쌍을 더 포함하며, 전자석(134-1)이 전자 빔 생성기(120) 근처에 있다. 2개의 전자석들(134-1 및 134-2)은 전자 빔 경로에 대해 평행한 자기장을 생성한다. 전자 빔(490)은 워크피스(110) 위로 프로세싱 영역(118)에 걸쳐 유동하고, 프로세싱 영역(118)의 반대편 측 상에서 빔 덤프(136)에 의해 흡수된다. 빔 덤프(136)는, 넓고 얇은 전자 빔을 캡처링(capture)하도록 적응된 형상을 갖는 전도성 바디이다. 빔 덤프(136)는 션트 레지스터(shunt resistor)(138)를 통해 접지에 커플링될 수 있다.
[47] 플라즈마 D.C. 방전 전압 공급부(140)의 네거티브 단자는 전도성 인클로저(124)에 커플링되고, 전압 공급부(140)의 포지티브 단자는 추출 그리드(126)에 커플링된다. 차례로, 전자 빔 가속 전압 공급부(142)의 네거티브 단자는 추출 그리드(126)에 연결되고, 전압 공급부(142)의 포지티브 단자는 접지에 연결된다. 일 실시예에서, 가속 그리드(128)는 접지된다. 가속 전압 공급부(142)는 가속 그리드(128)와 추출 그리드(126) 사이에 연결된다. 코일 전류 공급부(146)가 전자석들(134-1 및 134-2)에 커플링된다. 일 실시예에서, 플라즈마는, 전압 공급부(140)로부터의 전력에 의해 생성되는 D.C. 가스 방전에 의해, 전자 빔 생성기(120)의 챔버(122) 내에서 생성된다. 프로세싱 챔버(100) 내로 유동하는 전자 빔(490)을 생성하기 위해, 추출 그리드(126) 및 가속 그리드(128)를 통해, 챔버(122)에서, 플라즈마로부터 전자들이 추출된다. 전자들은, 가속 전압 공급부(142)에 의해 제공되는 전압과 동등한 에너지들로 가속된다.
[48] 전자 빔 생성기(120)는, 용량성 커플링된 플라즈마 소스, 유도성 커플링된 플라즈마 소스, 또는 토로이달(toroidal) 플라즈마 소스와 같은 임의의 다른 적합한 플라즈마 소스를 채용할 수 있다.
[49] 도 1a에서 도시된 바와 같이, 선택적인 RF 바이어스 전력 생성기(800)가, 원자 층 에칭 프로세스를 용이하게 하기 위해, 바이어스 임피던스 정합(match)(805)을 통해 워크피스 지지 페데스탈(108)에 커플링될 수 있다. 비-파괴적인 표면 패시베이션 또는 세정을 위해, 바이어스 전력 생성기(800)를 이용하지 않는 경우에, 플라즈마 이온 에너지는 대부분의 반도체 재료들의 본딩 에너지보다 더 작다. 원자 층 에칭 프로세스가 수행될 것인 경우에, 바이어스 전력 생성기(800)의 전력 레벨은, 플라즈마 이온 에너지가 (표 1에서와 같은) 표면 재료 본딩 에너지에 도달하거나, 또는 표면 재료 본딩 에너지를 약간 초과할 때까지, 제어기(810)에 의해 증가된다. 이러한 시점에서, 표면 재료가 점진적으로 제거되기 시작한다. 이러한 상태는, 표면 재료의 처음의 하나 또는 2개의 단분자층들이 제거될 때까지 유지된다.
[50] 실시예들은, 전자 빔 플라즈마 소스에 의해 생성되는 매우 낮은 이온 에너지를 갖는 고 밀도 플라즈마를 사용하는, 표면 세정, 표면 패시베이션, 또는 워크피스 표면 상의 표면 산화물의 환원을 위한 플라즈마 프로세스들을 포함한다. 이러한 플라즈마 프로세스들 각각은, 표면 세정, 표면 패시베이션, 표면 산화물 환원, 및 원자 층 에칭을 위해, 소프트 플라즈마 표면 처리 프로세스, 또는 저 에너지 고 밀도 플라즈마 프로세스를 수반한다. 그러한 소프트 플라즈마 표면 처리 프로세스의 실시예는 도 2에서 도시된다.
[51] 이제 도 2를 참조하면, 워크피스 또는 웨이퍼의 표면 상에 구조(예컨대, 반도체 finFET)가 형성된다(도 2의 블록(600)). 워크피스가 반응기 챔버 내로 도입된다(도 2의 블록(602)). 워크피스의 평면에 대해 대체로 평행한 방향으로, 챔버로 그리고 워크피스 위의 프로세싱 구역 내로 전파되는 전자 빔이 생성된다(도 2의 블록(604)). 세정 종 전구체, 패시베이션 종 전구체, 및/또는 산화물 환원 종 전구체와 같은 프로세스 가스가 챔버 내로 주입된다(도 2의 블록(606)). 일 실시예에서, 가스 주입 방향은 워크피스 상단 표면을 향한다. 전자 빔은, 채용되는 프로세스 가스의 타입에 따라, 패시베이션, 세정, 또는 산화물 환원을 위하여, 해리된 종(예컨대, 이온들 및 라디칼들)을 포함하는 플라즈마를 생성하기 위해, 프로세스 가스를 이온화시킨다. 워크피스는, 세정, 패시베이션, 및/또는 산화물 환원이 수행될 때까지, 이러한 플라즈마에 노출된다. 이는, 소프트 플라즈마 표면 처리 프로세스를 완료시킨다.
[52] 도 2의 소프트 플라즈마 표면 처리 프로세스의 상이한 애플리케이션들은, 전체 finFET 제조 시퀀스의 상이한 스테이지들 동안에, finFET의 반도체 표면들을 처리하는 것을 수반할 수 있다. 이러한 애플리케이션들 중 몇몇이 이제, 도 3a 내지 도 3g의 부분적인 제조 시퀀스를 참조하여 설명될 것이다. 각각의 애플리케이션은, 각각의 애플리케이션이 채용되는 전체 제조 시퀀스의 스테이지에 관하여 설명된다. 도 3a 내지 도 3g의 시퀀스는, 소프트 플라즈마 표면 처리 프로세스를 직접적으로 채용하지 않는 몇몇 제조 프로세스들을 생략한다. 다음의 설명에서, 워크피스 상의 P-MOS 및 N-MOS 영역들이 참조되며, 이들의 위치들은 미리 결정된다.
[53] 도 3a의 프로세스는 핀으로부터 손상된 표면 층들을 제거한다. 도 3a의 프로세스에서, 플라즈마 이온 에너지를 핀 표면 재료의 본딩 에너지 근처로 또는 그 본딩 에너지를 약간 초과하도록 증가시키기 위해, 도 1a의 선택적인 바이어스 전력 생성기(800)가 채용될 수 있는 원자 층 에칭 프로세스가 수행될 수 있다. 도 3a의 프로세스는 다음과 같이 진행된다: 핀들이, 실리콘 에칭 프로세스에 의해, 반도체(실리콘) 워크피스 상에 형성된다(도 3a의 블록(702)). 각각의 핀의 손상된 외측 층은, (A) 워크피스 표면 위에 놓인 프로세싱 구역에서, 워크피스 표면에 대해 평행한 전자 빔을 생성하고(도 3a의 블록(704)), (B) 프로세싱 구역 내로 에칭 종 전구체 프로세스 가스를 도입하고(도 3a의 블록(706)), (C) 원하는 에칭 레이트로, 핀 표면으로부터 재료의 하나 내지 수개의 외측 원자 층들을 제거하기에 충분한 이온 에너지를 제공하기에 충분한 RF 바이어스 전압을 워크피스에 커플링시킴으로써(도 3a의 블록(708)), 소프트 플라즈마 표면 처리 프로세스에서 제거된다. RF 바이어스 전압은, 위에서 설명된 도 1a의 선택적인 RF 바이어스 전력 생성기(800)에 의해 공급될 수 있다.
[54] 도 3b의 프로세스는, 핀에서의 N-MOS 및 P-MOS 영역들에 에피택셜 성장 재료들을 형성한다. 핀의 N-MOS 영역들에서의 재료들의 에피택셜 성장은 다음과 같이 진행된다: 핀의 N-MOS 영역들에서 Ge의 또는 Ge를 함유하는 재료들을 에피택셜 성장시키는 제 1 동작이 수행되고, 그 후에, 핀의 N-MOS 영역들에서 III-V 족 화합물 재료의 재료들을 에피택셜 성장시키는 제 2 동작이 수행된다. 제 1 및 제 2 동작들은 연속적으로 반복된다(도 3b의 블록(712)). Ge 에피택셜 성장의 각각의 제 1 동작 후에, 그리고 III-V 족 화합물 에피택셜 성장의 각각의 제 2 동작 전에, 소프트 플라즈마 표면 처리 프로세스가, (A) 워크피스 표면 위에 놓인 프로세싱 구역에서, 워크피스 표면에 대해 평행한 전자 빔을 생성하고(도 3의 블록(714)), (B) 프로세싱 구역 내로 에칭 종 전구체 프로세스 가스를 도입함으로써(도 3b의 블록(716)), 수행된다. N-MOS 영역들에서의 재료들의 에피택셜 성장의 완료 후에, Ge 또는 SiGe의 재료들, 또는 Ge-함유 재료들이, 핀의 P-NOS 영역들에서 에피택셜 성장된다(도 3b의 블록(722)).
[55] 도 3c의 프로세스는, 다음과 같이, 네이티브 산화물을 노출시키고, 핀 표면들로부터 제거한다: 미리 결정된 높이로 핀들을 노출시키기 위해, 산화물 층을 에칭 백(etching back)하고(도 3c의 블록(723)); (A) 워크피스 표면 위에 놓인 프로세싱 구역에서, 워크피스 표면에 대해 평행한 전자 빔을 생성하고(도 3c의 블록(724)), (B) 프로세싱 구역 내로 산화물 환원 종 전구체 프로세스 가스를 도입하는(도 3c의 블록(726)) 소프트 플라즈마 처리 프로세스에 의해, 네이티브 산화물을 제거하고, 노출된 핀 표면들을 패시베이팅한다.
[56] 도 3d의 프로세스는, 다음과 같이, 더미 게이트의 존재 시에, 핀의 P-MOS 리세스들에 Ge 또는 Ge-함유 재료들의 P-MOS 에피택셜 영역들을 형성한다: 핀 상에 폴리실리콘 더미 게이트 구조를 형성하고(도 3d의 블록(728)); 핀에 P-MOS 리세스들을 형성하고(도 3d의 블록(730)); (A) 워크피스 표면 위에 놓인 프로세싱 구역에서, 워크피스 표면에 대해 평행한 전자 빔을 생성하고(도 3d의 블록(734)), (B) 프로세싱 구역 내로 산화물 환원 종 전구체 프로세스 가스를 도입하는(도 3d의 블록(736)) 소프트 플라즈마 처리 프로세스에 의해, 노출된 P-MOS 리세스 표면들을 세정하고; 소프트 플라즈마 처리 프로세스의 완료 후에, 핀의 P-MOS 리세스들에서 Ge 또는 Ge-함유 재료들의 에피택셜 층들을 성장시킨다(도 3d의 블록(738)).
[57] 도 3d의 프로세스는 또한, 다음과 같이, 핀의 N-MOS 리세스들에 III-V 화합물 재료들, 및 Ge 또는 Ge-함유 재료들의 N-MOS 에피택셜 영역들을 형성한다: 핀에 N-MOS 리세스들을 형성하고(도 3d의 블록(740)); (A) 워크피스 표면 위에 놓인 프로세싱 구역에서, 워크피스 표면에 대해 평행한 전자 빔을 생성하고(도 3d의 블록(744)), (B) 프로세싱 구역 내로 산화물 환원 종 전구체 프로세스 가스를 도입하는(도 3d의 블록(746)) 소프트 플라즈마 처리 프로세스에서, 노출된 N-MOS 리세스 표면들로부터 네이티브 산화물을 제거하고; 소프트 플라즈마 처리 프로세스의 완료 후에, III-V 족 화합물 재료들을 함유하는 에피택셜 층들이, 핀의 N-MOS 리세스들에서 성장된다(도 3d의 블록(748)).
[58] 도 3e의 프로세스는, 다음과 같이, 핀의 P-MOS 영역들에 인터페이스 패시베이션 층을 형성한다: 핀의 P-MOS 영역들로부터 더미 폴리실리콘 게이트 구조를 제거하고(도 3e의 블록(750)); P-MOS 영역들에서 핀 표면들을 노출시키기 위해 에칭하고(도 3e의 블록(752)); (A) 워크피스 표면 위에 놓인 프로세싱 구역에서, 워크피스 표면에 대해 평행한 전자 빔을 생성하고(도 3e의 블록(754)), (B) 프로세싱 구역 내로 산화물 환원 종 전구체 프로세스 가스를 도입하는(도 3e의 블록(756)) 소프트 플라즈마 처리 프로세스에 의해, P-MOS 영역들에서의 노출된 핀 표면들로부터 네이티브 산화물을 제거하고; 소프트 플라즈마 처리 프로세스의 완료 후에, 인터페이스 패시베이션 층이 P-MOS 영역들에 증착된다(도 3e의 블록(758)).
[59] 도 3f의 프로세스는, 다음과 같이, 핀의 N-MOS 영역들에 인터페이스 패시베이션 층을 형성한다: 핀의 N-MOS 영역들로부터 더미 폴리실리콘 게이트 구조들을 제거하고(도 3f의 블록(760)); N-MOS 영역들의 핀 표면들을 노출시키기 위해 에칭하고(도 3f의 블록(762)); (A) 워크피스 표면 위에 놓인 프로세싱 구역에서, 워크피스 표면에 대해 평행한 전자 빔을 생성하고(도 3f의 블록(764)), (B) 프로세싱 구역 내로 산화물 환원 종 전구체 프로세스 가스를 도입하는(도 3f의 블록(766)) 소프트 플라즈마 처리 프로세스에 의해, N-MOS 영역들에서의 노출된 핀 표면들로부터 네이티브 산화물을 제거하고; 소프트 플라즈마 처리 프로세스의 완료 후에, 인터페이스 패시베이션 층이 핀의 N-MOS 영역들에 증착된다(도 3f의 블록(768)).
[60] 도 3g의 프로세스는, 다음과 같이, 핀의 N-MOS 영역들에 콘택들을 형성한다: N-MOS 영역들에서 핀에 콘택 개구들을 형성하기 위해, 핀 상의 위에 놓인 층들(예컨대, 산화물 및 질화물)을 통해 에칭하고(도 3g의 블록(772)); (A) 워크피스 표면 위에 놓인 프로세싱 구역에서, 워크피스 표면에 대해 평행한 전자 빔을 생성하고(도 3g의 블록(774)), (B) 프로세싱 구역 내로 세정 종 전구체 프로세스 가스를 도입하는(도 3g의 블록(776)) 소프트 플라즈마 처리 프로세스에 의해, N-MOS 영역들에서의 콘택 개구들에서 노출된 핀들의 영역들을 세정하고; 소프트 플라즈마 처리 프로세스의 완료 후에, 콘택 금속이 핀들의 N-MOS 영역들에서의 콘택 개구들에 증착된다(도 3g의 블록(778)).
[61] 도 3g의 프로세스는 또한, 다음과 같이, 핀의 P-MOS 영역들에 콘택들을 형성한다: P-MOS 영역들에서 핀에 콘택 개구들을 형성하기 위해, 핀 상의 위에 놓인 층들(예컨대, 산화물 및 질화물)을 통해 에칭하고(도 3g의 블록(782)); (A) 워크피스 표면 위에 놓인 프로세싱 구역에서, 워크피스 표면에 대해 평행한 전자 빔을 생성하고(도 3g의 블록(784)), (B) 프로세싱 구역 내로 세정 종 전구체 프로세스 가스를 도입하는(도 3g의 블록(786)) 소프트 플라즈마 처리 프로세스에 의해, P-MOS 영역들에서의 콘택 개구들에 의해 노출된 핀의 영역들을 세정한다. 소프트 플라즈마 처리 프로세스의 완료 후에, 콘택 금속이 핀들의 P-MOS 영역들에서의 콘택 개구들에 증착된다(도 3g의 블록(788)). 도 3g의 프로세스의 일 실시예에서, 블록들(772 및 782)의 에칭 동작들이 동시에 수행될 수 있고, 블록들(774 및 784)의 e-빔 생성 동작들이 동시에 수행될 수 있고, 블록들(776 및 786)의 프로세스 가스 도입 동작이 동시에 수행될 수 있고, 블록들(778 및 788)의 금속 증착 동작들이 동시에 수행될 수 있다.
[62] 전술한 바가 본 발명의 실시예들에 관한 것이지만, 본 발명의 다른 그리고 추가적인 실시예들이, 본 발명의 기본적인 범위로부터 벗어나지 않고 고안될 수 있고, 본 발명의 범위는 다음의 청구항들에 의해 결정된다.

Claims (15)

  1. 반도체 워크피스(workpiece)의 반도체 표면을 처리하기 위한 방법으로서,
    상기 반도체 워크피스를 포함하는 챔버의 프로세싱 구역 내로 전자 빔을 지향시키는 단계 ― 상기 전자 빔은 상기 프로세싱 구역을 통해 전파(propagating)됨 ―;
    (a) 세정(cleaning) 종 전구체, (b) 패시베이션(passivation) 종 전구체, (c) 산화물 환원 종 전구체 중 적어도 하나를 포함하는 프로세스 가스를 상기 챔버 내로 도입하는 단계 ― 이를 통해 플라즈마를 생성시켜, 상기 반도체 표면을 상기 플라즈마에 직접 노출시키면서 상기 표면의 재료의 본딩 에너지 미만으로 상기 플라즈마의 플라즈마 이온 에너지 레벨을 유지시킴 ―; 및
    (a) III-V 족 화합물 반도체 재료들을 포함하는 N-MOS 영역들, (b) Ge 또는 Ge-함유 재료들을 포함하는 P-MOS 영역들 중 적어도 하나를 상기 표면에 형성하는 단계
    를 포함하고,
    적어도 상기 N-MOS 영역들을 상기 표면에 형성하는 것은,
    상기 표면에서의 상기 N-MOS 영역들에, Ge를 포함하는 재료들을 에피택셜(epitaxially) 성장시키는 것을 포함하는 제 1 동작을 수행하는 것;
    상기 표면에서의 상기 N-MOS 영역들에, III-V 족 화합물들을 포함하는 재료들을 에피택셜 성장시키는 것을 포함하는 제 2 동작을 수행하는 것;
    상기 제 1 동작 및 상기 제 2 동작을 연속적으로 반복하는 것; 및
    Ge의 재료를 에피택셜 성장시키는 각각의 제 1 동작 후에, 그리고 III-V 족 화합물 재료를 에피택셜 성장시키는 각각의 제 2 동작 전에, 소프트(soft) 플라즈마 표면 처리 프로세스를 수행하는 것
    을 포함하며,
    상기 소프트 플라즈마 표면 처리 프로세스는,
    (a) 상기 반도체 워크피스를 포함하는 챔버의 프로세싱 구역 내로 전자 빔을 지향시키는 것; 및
    (b) 표면 처리 전구체를 포함하는 프로세스 가스를 상기 챔버 내로 도입하는 것
    을 포함하는,
    반도체 워크피스의 반도체 표면을 처리하기 위한 방법.
  2. 제 1 항에 있어서,
    상기 표면의 재료의 본딩 에너지 미만으로 상기 플라즈마 이온 에너지 레벨을 유지시키는 것은 상기 전자 빔의 전자 온도를 제1 전자 온도 미만으로 제한하는 것을 포함하는,
    반도체 워크피스의 반도체 표면을 처리하기 위한 방법.
  3. 제 1 항에 있어서,
    상기 프로세스 가스는, 질소를 포함하는 패시베이션 종 전구체 가스를 포함하는,
    반도체 워크피스의 반도체 표면을 처리하기 위한 방법.
  4. 제 1 항에 있어서,
    상기 프로세스 가스는, 수소를 포함하는 네이티브(native) 산화물 제거 종 전구체 가스를 포함하는,
    반도체 워크피스의 반도체 표면을 처리하기 위한 방법.
  5. 제 1 항에 있어서,
    상기 프로세스 가스는, HBr 또는 HCl 중 적어도 하나를 포함하는 세정 종 전구체 가스를 포함하는,
    반도체 워크피스의 반도체 표면을 처리하기 위한 방법.
  6. 제 1 항에 있어서,
    상기 워크피스에 RF 바이어스 전력을 커플링시키고, 상기 표면의 재료의 본딩 에너지를 향하여, 상기 프로세싱 구역에서의 플라즈마의 이온 에너지의 레벨을 증가시키기 위해, 상기 RF 바이어스 전력의 레벨을 조정하는 단계를 더 포함하는,
    반도체 워크피스의 반도체 표면을 처리하기 위한 방법.
  7. 제 6 항에 있어서,
    선택된 수의 원자 층들이 상기 표면으로부터 제거될 때까지, 상기 플라즈마에 상기 워크피스를 노출시키는 단계를 더 포함하는,
    반도체 워크피스의 반도체 표면을 처리하기 위한 방법.
  8. 제 1 항에 있어서,
    적어도 상기 P-MOS 영역들을 상기 표면에 형성하는 것은,
    (a) Ge 또는 (b) Ge 및 Si 중 적어도 하나를 함유하는 재료들을 상기 표면에서 에피택셜 성장시키는 것
    을 포함하는,
    반도체 워크피스의 반도체 표면을 처리하기 위한 방법.
  9. 제 1 항에 있어서,
    상기 프로세스 가스는 네이티브 산화물 제거 종 전구체 가스를 포함하고, 상기 방법은, 상기 표면 상에 인터페이스 산화물 층을 증착하는 단계를 더 포함하는,
    반도체 워크피스의 반도체 표면을 처리하기 위한 방법.
  10. 제 1 항에 있어서,
    상기 표면은 finFET 구조를 포함하는,
    반도체 워크피스의 반도체 표면을 처리하기 위한 방법.
  11. 제 2 항에 있어서,
    상기 제1 전자 온도는 0.5 eV인,
    반도체 워크피스의 반도체 표면을 처리하기 위한 방법.
  12. 삭제
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