TW201939618A - 以高密度低能量電漿進行半導體表面的介面處理 - Google Patents

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Abstract

在半導體表面的軟性電漿表面處理中使用電子束電漿來源，該半導體表面包含Ge或III-V族化合物半導體材料。

Description

以高密度低能量電漿進行半導體表面的介面處理
相關申請的交叉引用：本發明主張由Aneesh Nainani等人於2013年10月28日所申請，標題為「以高密度低能量電漿進行半導體表面的介面處理（INTERFACE TREATMENT OF SEMICONDUCTOR SURFACES WITH HIGH DENSITY LOW ENERGY PLASMA）」的美國專利申請案第14/064,933號的優先權，其中美國專利申請案第14/064,933號主張由Aneesh Nainani等人於2013年10月2日所申請，標題為「以高密度低能量電漿進行半導體表面的介面處理（INTERFACE TREATMENT OF SEMICONDUCTOR SURFACES WITH HIGH DENSITY LOW ENERGY PLASMA）」的美國臨時申請案第61/885,688號的優先權。
本發明關於由半導體表面鈍化、清潔或還原氧化物的方法。
濕式清潔是一種半導體製程，用於在製程操作之前清潔或官能基化半導體表面，該製程操作包含，例如，閘極介電層沉積或觸點形成。在濕式清潔中，將被清潔的晶圓浸入清潔劑池中，例如，HF水溶液。而隨著半導體結構正變化為包含三維（3D）形狀時，例如，具有不斷增加的深寬比的finFET元件，濕式清潔將產生許多問題。用語「finFET」代表形成在半導體結構上的場效電晶體（FET），該半導體結構被塑形為半導體材料的薄壁（或鰭板）。該鰭板作為三維結構，在該結構中形成源極區域、汲極區域以及源極區域與汲極區域之間的通道，全部形成相鄰鰭板的三維部分。閘極覆蓋位於壁面的三個側邊上的通道。完成的結構為場效電晶體（FET）且被稱為finFET。
其中一個與濕式清潔有關的主要問題為濕式清潔將導致較高深寬比元件（例如，鰭板結構）的倒塌。
在高深寬比結構（例如，包含在finFET元件中的該些結構）的清潔中，由表面張力所造成的變形以及包含在濕式清潔中的毛細作用力可導致元件（例如，鰭板）倒塌。該些元件的微縮藍圖（scaling roadmap）需要進一步縮短元件寬度L 以及元件間距d ，同時期望增加特徵高度H ，而這將會進一步惡化與圖案倒塌有關的問題。結構變形與d 和L3 呈反比，而與H4 呈正比。理論模式建構法（theoretical modeling）指出源自於濕式清潔的圖案倒塌將開始成為10 nm節點元件尺寸所需的深寬比與尺寸的顯著問題。
與濕式清潔有關的另一問題是基板（工作件）的消耗，這並非平坦元件所需考量的問題。然而，對於三維元件（例如，finFET結構），即使元件（或鰭板）兩側僅有1 nm的基板消耗，對於8 nm寬的鰭板來說，可導致25%的鰭板寬度縮減。為了避免此問題，需要濕式清潔的替代方案。
清潔Ge與III-V族化合物半導體表面的另一挑戰就是這些材料的高表面反應性。相較於矽，Ge-Ge以及III-V族化合物鍵具有較低的鍵焓（bond enthalpy），如下表1所示。
表1
傳統電漿來源，例如，電感耦合來源與電容耦合來源，具有電漿離子能量範圍，該電漿離子能量範圍高於許多表1材料的鍵能且已知會導致列於表1中的一些材料的明顯表面破壞，特別是具有鍵能低於Si-Si鍵能的材料，例如，III-V族化合物半導體元件中所發現的該些材料。表面上的Ge與III-V族元素懸鍵是導致高密度介面狀態與費米能階釘札（Fermi level pinning）的來源，而費米能階釘札不利於電晶體性能。
一種用於製造半導體結構的方法，包含：蝕刻半導體工作件，以形成具有表面的半導體結構；提供電子束，該電子束在一傳播方向中傳播穿過處理區域，該處理區域覆蓋該表面，該傳播方向通常平行於工作件的平面；以及將製程氣體導入腔室以產生電漿，該製程氣體包含下列至少一者：（a）清潔物種前驅物、（b）鈍化物種前驅物、（c）氧化物還原物種前驅物。
在一個實施例中，該方法進一步包含：維持電漿的離子能階低於表面材料的鍵能。
在相關實施例中，該方法更包含形成下列至少一種表面：（a）N-MOS區域，包含III-V族化合物半導體材料、（b）P-MOS區域，包含Ge材料或含Ge材料。在一個實施例中，製程氣體包括含氮的鈍化物種前驅物氣體。在另一實施例中，製程氣體包括含氫的原生氧化物移除物種前驅物氣體。在又一實施例中，製程氣體包括清潔物種前驅物氣體，包含HBr或HCl至少一者。
在一個實施例中，該方法進一步包含：在利用電子束產生電漿期間，耦接RF偏壓功率至該工作件；以及調整RF偏壓功率的位準，以提高電漿的離子能階達到至少接近表面材料的鍵能。在相關實施例中，該方法進一步包含：將工作件曝露至電漿，直到已由該表面移除選定數量的原子層。在此實施例中，執行表面的原子層蝕刻。
在一個實施例中，藉由在交替操作中磊晶生長（a）Ge材料與（b）III-V族化合物材料來形成N-MOS區域；以及在每個磊晶生長Ge材料的操作之後與每個磊晶生長III-V族化合物材料的操作之前，執行軟性電漿表面處理製程。該軟性電漿表面處理製程包含：（a）將電子束導向腔室的處理區域，腔室該包含工作件，該電子束在一傳播方向中傳播穿過該處理區域，該傳播方向通常平行於該表面的平面；（b）將包含表面處理前驅物的製程氣體導入該腔室中。
在一個實施例中，藉由磊晶生長材料而在該表面中形成P-MOS區域，該材料包含下列至少一者：（a）Ge或（b）Ge與Si。
根據一實施例，製程氣體包含原生氧化物移除物種前驅物氣體，且該方法進一步包含：在該表面上沉積介面氧化物層。
另一種用於製造半導體結構的方法，包含：（a）蝕刻半導體工作件以形成具有表面的半導體結構；（b）在表面中形成凹部；以及（c）在軟性電漿處理製程中清潔凹部的曝露部分。該軟性電漿處理製程包含：提供電子束，該電子束在一傳播方向中傳播穿過處理區域，該處理區域覆蓋該表面，該傳播方向通常平行於工作件的平面；以及將包含表面處理物種前驅物的製程氣體導入腔室中。
在一個實施例中，凹部包含P-MOS凹部，且該方法進一步包含：在該P-MOS凹部中生長Ge材料或含Ge材料的磊晶層。
在一個實施例中，凹部包含N-MOS凹部，且該方法進一步包含：在該N-MOS凹部中生長III-V族化合物材料的磊晶層。
在一個實施例中，製程氣體包含下列其中一者：（a）清潔物種前驅物、（b）鈍化物種前驅物、（c）氧化物還原物種前驅物。在一相關實施例中，製程氣體包含清潔物種前驅物，該清潔物種前驅物包含HBr或HCl其中一者。在另一相關實施例中，製程氣體包含鈍化物種前驅物，該鈍化物種前驅物包含氮。在又一相關實施例中，製程氣體包含氧化物還原物種前驅物，該氧化物還原物種前驅物包含氫。
用於製造半導體結構的又一方法實施例，包含：（a）蝕刻半導體工作件，以形成具有表面的半導體結構，該表面由包含氧化物或氮化物至少一者的層所覆蓋；（b）蝕刻穿過該層，以形成觸點開口至該表面；（c）清潔由形成觸點開口所曝露出的表面區域。該清潔步驟以下列方式執行：（a）產生電子束，該電子束傳播平行於工作件的平面且穿過處理區域，該處理區域覆蓋該表面；（b）將清潔物種前驅物製程氣體導入處理區域中，以在處理區域中形成電漿。該方法進一步包含在觸點開口中沉積金屬。
在一實施例中，該表面由（a）Ge或（b）III-V族化合物所形成，且該清潔步驟進一步包含：將電漿維持在離子能階小於表面材料的鍵能。
在此所揭露的實施例關於半導體工作件（例如，晶圓）的乾式清潔。本發明特別關注的是半導體材料的表面清潔與鈍化的應用，該半導體材料用於製造下一代電晶體元件，例如，矽鍺（SiGe）半導體材料、鍺（Ge）半導體材料以及III-V族化合物半導體材料，該III-V族化合物半導體材料例如為In0.47 Ga0.53 As、GaAs、InAs等等。該些實施例可解決以下問題：在不使用濕式清潔的情況下，提供表面清潔、移除原生氧化物與碳污染物的有效方法。爲了達成此目的，該些實施例採用電漿來源，該電漿來源產生具有非常低離子能量的高密度電漿，該高密度電漿可用於有效清潔Ge與III-V族化合物半導體晶圓所需的各種化學作用。不同於其他乾式清潔方法，在此所揭露的實施例能夠清潔半導體表面，而不會導致表面損壞且不會破壞半導體鍵結。
所揭露的實施例採用電漿來源，該電漿來源產生具有非常低離子能量的高密度電漿，適用於清潔半導體表面，而不會造成任何損壞。此電漿來源為電子束以平行於工作件平面（晶圓平面）的片狀物方式傳播穿過電漿腔室的處理區域。藉由電子束來離子化腔室中的製程氣體，進行電漿生成，以處理工作件。此電漿來源在此歸類為電子束電漿來源。與表面清潔與鈍化相關的電子束電漿來源的顯著特徵為，相較於傳統電漿技術（電子溫度（Te）大於3 eV），例如，電感耦合電漿來源或電容耦合電漿來源，電子束電漿來源提供數量級減少的電子溫度（約0.5 eV）與離子能量。電子束電漿來源提供具有非常低電子溫度（約0.3 eV）的高密度電漿（約2至2.5 x 1010 /cm3 ）。所產生的離子能量緊密壓縮為非常低的能量，最多約0.72 eV。這些能量與前述表1中的鍵焓相比，在電子束電漿來源中所產生的離子能量低於表1的半導體材料的鍵能。因此，使用電子束電漿來源提供有效的方法來清潔半導體表面，而不會導致損壞。
可將多個氣體管線耦接至電子束電漿來源的製程氣體分配設備，允許探查不同的化學作用。
一個實施例在電子束電漿來源中採用氮基製程氣體，以製造含氮電漿，該含氮電漿對於鈍化Ge與III-V族化合物半導體表面是有效的。另一實施例在電子束電漿來源中採用氮與氫的製程氣體混合物，以產生NHx 自由基或循環氮與氫，其中使用氫解離電漿物種來減少半導體表面上的原生氧化物，並使用氮解離電漿物種來進行表面鈍化。在另一實施例中，供應至電子束電漿來源的製程氣體為氣態形式的HBr或HCl，以有效清潔並鈍化III-V族化合物半導體表面。
此方法的顯著特徵為此方法可輕易擴充至較大工作件（晶圓）直徑（大於450 mm）且可同時使用離子與自由基。此方法優於遠端電漿方法，該遠端電漿方法受限於僅提供自由基，且面臨非均勻性的問題。
根據又一實施例，將可選的RF偏壓功率產生器耦接至工作件支座中的電極。此舉可利用非常溫和的可控制偏壓來增加電子束電漿來源的低電子溫度，以精確控制離子能量並產生電漿，該電漿具有與在待清潔、鈍化或還原表面中的半導體材料的鍵能相同數量級的能量。此特徵可以高可控制（限制或低）的速度來蝕刻半導體表面的前一個單層或前二個單層。值得注意的是，在移除氧化物後所殘留在半導體表面中的大部分缺陷和粗糙存在於表面的前幾個單層中。此方法後續的實施例可合併表面清潔與原子層蝕刻（ALE）。
第1圖為描繪實施例的示意圖。工作件110可為半導體晶圓，工作件110具有奈米尺寸的半導體鰭板50的陣列，該半導體鰭板50的陣列形成在工作件110的頂表面，為獨立的薄壁結構，延伸正交於該工作件110的頂表面。該鰭板50可分別包含源極區域52與汲極區域54，在該源極區域52與汲極區域54之間界定源極-汲極通道56。三維閘極結構58可覆蓋源極-汲極通道56的頂部並跨立於源極-汲極通道56的兩側。將包含清潔物種或還原物種的製程氣體60依軸線方向注入至工作件110上方（該軸線方向相對於工作件110的對稱軸）。由製程氣體供應器114輸送製程氣體60穿過製程氣體分配板112，該製程氣體分配板112面向工作件110的頂表面。來自電子束產生器120的電子束490在橫切氣流軸線方向並通常平行於工作件110的頂表面或平面的方向中以平面片狀物的方式傳播。利用電子束490離子化製程氣體60，並產生解離的電漿物種且移動至工作110的頂表面，在該頂表面處該些解離的電漿物種清潔或鈍化每個鰭板50的表面或還原鰭板表面上的氧化物。
第1A與1B圖描繪一種將電子束產生器120與電漿反應器整合，以產生電子束電漿來源的方法，該電漿反應器包含氣體分配板112。電漿反應器包含處理腔室100，利用圓桶狀側壁102、底盤104與頂棚106包圍處理腔室100。工作件支撐底座108支撐工作件110，該工作件110可為半導體晶圓，該底座108可在軸線（例如，垂直）方向上移動。氣體分配板112與頂棚106整合或是將氣體分配板112安置在頂棚106上，且該氣體分配板112接收來自製程氣體供應器114的製程氣體。如第1A圖所示，製程氣體供應器114可提供各種前驅物物種的任一種，例如，氧化物還原前驅物氣體（氫）、鈍化前驅物氣體、或清潔前驅物（HCl或HBr），該些前驅物物種對於半導體表面的原生氧化物還原、鈍化或清潔是有效的。真空幫浦116透過底盤104中的通道排空腔室。處理區域118可界定在工作件110與氣體分配板112之間。在處理區域118中，離子化製程氣體，以產生用於處理工作件110的電漿。
利用來自電子束產生器120的電子束490於處理區域118中產生電漿。該電子束產生器120包含電漿產生腔室122，該電漿產生腔室122與處理腔室100隔開且該電漿產生腔室122具有導電外殼124。導電外殼124具有氣體入口125。將電子束來源氣體供應器127耦接至氣體入口125，且作為一個可能的實例，該電子束來源氣體供應器127可輸送惰性氣體。導電外殼124具有開口124a，該開口124a透過處理腔室100的側壁102中的開口102a而面向處理區域118。
電子束產生器120包含擷取網格126與加速網格128，其中擷取網格126相鄰於開口124a與電漿產生腔室122，而加速網格128相鄰於擷取網格126並面向處理區域118，較佳表示於第1B圖的放大圖中。擷取網格126與加速網格128可各自形成為導電篩孔或槽狀電極，例如，通常在此歸類為網格。由環繞擷取網格的導電環126a提供擷取網格126的電氣觸點。由環繞加速網格128的導電環128a提供加速網格128的電氣觸點。各自利用絕緣體130與132來安裝擷取網格126與加速網格128，使擷取網格126與加速網格128彼此電氣絕緣，並將擷取網格126以及加速網格128與導電外殼124電氣絕緣。然而，加速網格128與腔室100的側壁102為電氣接觸。開口124a與102a以及擷取網格126與加速網格128通常為相互一致的，且界定薄寬流動通道，供電子束進入處理區域118。流動通道的寬度約為工作件110的直徑（例如，100至400 mm），同時流動通道的高度小於約2 英吋（inch）。
電子束產生器120進一步包含一對電磁鐵134-1與134-2，相鄰於腔室100的對側，該電磁鐵134-1靠近電子束產生器120。兩個電磁鐵134-1與134-2產生平行於電子束路徑的磁場。電子束490流動穿過工作件110上方的處理區域118，且在處理區域118的對側由束集堆136吸收電子束490。束集堆136是導電主體，具有調適成捕捉寬薄電子束的形狀。束集堆136可透過分路電阻器138接地。
電漿D.C.放電電壓供應器140的負極耦接至導電外殼124，且電壓供應器140的正極耦接至擷取網格126。依次地，電子束加速電壓供應器142的負極連接至擷取網格126且電壓供應器142的正極接地。在一實施例中，加速網格128接地。將加速電壓供應器142連接至擷取網格126與加速網格128之間。線圈電流供應器146耦接至電磁鐵134-1與134-2。在一個實施例中，藉由來自電壓供應器140的功率所產生的D.C.氣體放電在電子束產生器120的腔室122中產生電漿。由腔室122中的電漿穿過擷取網格126與加速網格128來擷取電子，以產生電子束490，該電子束490流入處理腔室100。加速電子至與加速電壓供應器142所提供的電壓相同的能量。
電子束產生器120可採用任何其他適合電漿來源，例如，電容耦合電漿來源、感應耦合電漿來源或環狀電漿來源。
如第1A圖所繪示，可選的RF偏壓功率產生器800可透過偏壓阻抗匹配805耦接至工作件支撐基座108，以幫助原子層蝕刻製程。在沒有偏壓功率產生器800的情況下，電漿離子能量低於大部分半導體材料的鍵能，用於進行非破壞性的表面鈍化或清潔。假如將執行原子層蝕刻製程，則利用控制器810提高偏壓功率產生器800的功率位準，直到電漿離子能量達到或略高於表面材料的鍵能（如表1所示）。針對此論點，通常開始移除表面材料。維持此情況直到已移除表面材料的前一個單層或前二個單層。
實施例包含電漿製程，藉由使用由電子束電漿來源所產生的具有非常低離子能量的高密度電漿來進行工作件表面上的表面清潔、表面鈍化或表面氧化物還原。該些電漿製程的每一者涉及低能量高密度電漿製程、或軟性電漿表面處理製程，用於進行表面清潔、表面鈍化、表面氧化物還原與原子層蝕刻。此軟性電漿表面處理製程的實施例描繪於第2圖中。
現參照第2圖，在工作件或晶圓的表面上形成結構（例如，半導體finFET）（第2圖的方框600）。將工作件導入反應器腔室中（第2圖的方框602）。產生電子束，該電子束傳播至腔室且在一通常平行於工作件的平面的方向中傳播進入工作件上方的處理區域（第2圖的方框604）。將製程氣體注入腔室中，該製程氣體例如為清潔物種前驅物、鈍化物種前驅物及/或氧化物還原物種前驅物（第2圖的方框606）。在一個實施例中，氣體注入方向是朝向工作件頂表面。電子束離子化該製程氣體以產生電漿，該電漿包含解離物種（例如，離子和自由基），根據所採用的製程氣體種類，進行鈍化、清潔或氧化物還原。將工作件曝露至此電漿直到已進行清潔、鈍化及/或氧化物還原。到此完成軟性電漿表面處理製程。
第2圖的軟性電漿表面處理製程的不同應用可涉及在整體finFET製造順序的不同階段期間，處理finFET的半導體表面。現將參照第3A至3G圖的部分製造順序來描述其中一些應用。每一個應用是描述關於整體製造順序的階段，在該階段中採用個別應用。第3A至3G圖的順序省略一些非直接採用軟性電漿表面處理製程的製造製程。在下列描述中，參考工作件上的P-MOS區域與N-MOS區域，P-MOS區域與N-MOS區域的位置是預定的。
第3A圖的製程由鰭板移除受損表面層。在第3A圖的製程中，可執行原子層蝕刻製程，在該製程中可採用第1A圖的可選的偏壓功率產生器800來提高電漿離子能量至接近或略高於鰭板表面材料的鍵能。第3A圖的製程以下列方式進行：藉由矽蝕刻製程，在半導體（矽）工作件上形成鰭板（第3A圖的方框702）。在軟性電漿表面處理製程中移除每個鰭板的受損外層，該軟性電漿表面處理製程以下列方式進行：（A）產生電子束，該電子束平行於處理區域中的工作件表面，處理區域覆蓋工作件表面（第3A圖的方框704）；（B）將蝕刻物種前驅物製程氣體導入處理區域中（第3A圖的方框706）；以及（C）耦接RF偏壓電壓至工作件，該偏壓電壓足以提供離子能量，該離子能量能夠以期望蝕刻速度由鰭板表面移除一個至多個材料外原子層（第3A圖的方框708）。可由上述第1A圖的可選的RF偏壓功率產生器800供給RF偏壓電壓。
第3B圖的製程在鰭板的N-MOS區域與P-MOS區域中形成磊晶生長材料。在鰭板的N-MOS區域中的材料磊晶生長如下所示：執行第一操作，在鰭板的N-MOS區域中磊晶生長Ge材料或含Ge材料；接著進行第二操作，在鰭板的N-MOS區域中磊晶生長III-V族化合物材料。可連續重複第一操作和第二操作（第3B圖的方框712）。在每個Ge磊晶生長的第一操作之後與每個III-V族化合物磊晶生長的第二操作之前，由下列方式執行軟性電漿表面處理製程：（A）產生電子束，該電子束平行於處理區域中的工作件表面，處理區域覆蓋工作件表面（第3B圖的方框714）；（B）將蝕刻物種前驅物製程氣體導入處理區域中（第3B圖的方框716）。在完成N-MOS區域中的材料磊晶生長之後，於鰭板的P-MOS區域中磊晶生長Ge材料或SiGe材料、或含Ge材料（第3B圖的方框722）。
第3C圖的製程曝露鰭板表面並由鰭板表面移除原生氧化物，該製程如下所示：回蝕氧化物層以曝露鰭板至預定高度（第3C圖的方框723）；藉由軟性電漿處理製程移除原生氧化物並鈍化曝露的鰭板表面，該軟性電漿處理製程包含：（A）產生電子束，該電子束平行於處理區域中的工作件表面，處理區域覆蓋工作件表面（第3C圖的方框724）；以及（B）將氧化物還原物種前驅物製程氣體導入處理區域中（第3C圖的方框726）。
第3D圖的製程在存在虛擬閘極的情況下，於鰭板的P-MOS區域中形成Ge材料或含Ge材料的P-MOS磊晶區域，該製程如下所示：在鰭板上形成多晶矽虛擬閘極結構（第3D圖的方框728）；在鰭板中形成P-MOS凹部（第3D圖的方框730）；藉由軟性電漿處理製程清潔曝露的P-MOS凹部表面，其中該軟性電漿處理製程包含：（A）產生電子束，該電子束平行於處理區域中的工作件表面，處理區域覆蓋工作件表面（第3D圖的方框734），以及（B）將氧化物還原物種前驅物製程氣體導入處理區域中（第3D圖的方框736）；在完成軟性電漿處理製程後，在鰭板的P-MOS凹部中生長Ge材料或含Ge材料的磊晶層（第3D圖的方框738）。
第3D圖的製程亦在鰭板的N-MOS凹部中形成III-V族化合物材料與Ge材料或含Ge材料的N-MOS磊晶區域，該製程如下所示：在鰭板中形成N-MOS凹部（第3D圖的方框740）；在軟性電漿處理製程中由曝露的N-MOS凹部表面移除原生氧化物，其中該軟性電漿處理製程包含：（A）產生電子束，該電子束平行於處理區域中的工作件表面，處理區域覆蓋工作件表面（第3D圖的方框744），以及（B）將氧化物還原物種前驅物製程氣體導入處理區域中（第3D圖的方框746）；在完成軟性電漿處理製程後，在鰭板的N-MOS凹部中生長包含III-V族化合物材料的磊晶層（第3D圖的方框748）。
第3E的製程在鰭板的P-MOS區域中形成介面鈍化層，該製程如下所示：由鰭板的P-MOS區域移除虛擬多晶矽閘極結構（第3E圖的方框750）；蝕刻以曝露P-MOS區域中的鰭板表面（第3E圖的方框752）；藉由軟性電漿處理製程由P-MOS區域中的曝露鰭板表面移除原生氧化物，其中該軟性電漿處理製程包含：（A）產生電子束，該電子束平行於處理區域中的工作件表面，處理區域覆蓋工作件表面（第3E圖的方框754），以及（B）將氧化物還原物種前驅物製程氣體導入處理區域中（第3E圖的方框756）；在完成軟性電漿處理製程後，在鰭板的P-MOS區域中沉積介面鈍化層（第3E圖的方框758）。
第3F圖的製程在鰭板的N-MOS區域中形成介面鈍化層，該製程如下所示：由鰭板的N-MOS區域移除虛擬多晶矽閘極結構（第3F圖的方框760）；蝕刻以曝露N-MOS區域的鰭板表面（第3F圖的方框762）；藉由軟性電漿處理製程由N-MOS區域中的曝露鰭板表面移除原生氧化物，其中該軟性電漿處理製程包含：（A）產生電子束，該電子束平行於處理區域中的工作件表面，處理區域覆蓋工作件表面（第3F圖的方框764），以及（B）將氧化物還原物種前驅物製程氣體導入處理區域中（第3F圖的方框766）；在完成軟性電漿處理製程後，在鰭板的N-MOS區域中沉積介面鈍化層（第3F圖的方框768）。
第3G圖的製程在鰭板的N-MOS區域中形成觸點，該製程如下所示：蝕刻穿過鰭板上的上覆層（例如，氧化物和氮化物）以形成觸點開口至N-MOS區域中的鰭板（第3G圖的方框772）；藉由軟性電漿處理製程清潔曝露在N-MOS區域的觸點開口中的鰭板區域，其中該軟性電漿處理製程包含：（A）產生電子束，該電子束平行於處理區域中的工作件表面，處理區域覆蓋工作件表面（第3G圖的方框774），以及（B）將清潔物種前驅物製程氣體導入處理區域中（第3G圖的方框776）；在完成軟性電漿處理製程後，在鰭板的N-MOS區域的觸點開口中沉積觸點金屬（第3G圖的方框778）。
第3G圖的製程亦在鰭板的P-MOS區域中形成觸點，該製程如下所示：蝕刻穿過鰭板上的上覆層（例如，氧化物和氮化物）以形成觸點開口至P-MOS區域中的鰭板（第3G圖的方框782）；藉由軟性電漿處理製程清潔由P-MOS區域中的觸點開口所曝露的鰭板區域，其中該軟性電漿處理製程包含：（A）產生電子束，該電子束平行於處理區域中的工作件表面，處理區域覆蓋工作件表面（第3G圖的方框784），以及（B）將清潔物種前驅物製程氣體導入處理區域中（第3G圖的方框786）。在完成軟性電漿處理製程後，在鰭板的P-MOS區域的觸點開口中沉積觸點金屬（第3G圖的方框788）。在第3G圖的一個製程實施例中，可同時執行方框772與方框782的蝕刻操作、可同時執行方框774與方框784的電子束產生操作、可同時執行方框776與方框786的製程氣體導入操作以及可同時執行方框778與方框788的金屬沉積操作。
儘管前述內容是關於本發明的實施例，但可在不偏離本發明基本範疇的情況下設計本發明的其他與進一步實施例，而本發明的範疇由後附申請專利範圍所界定。
50‧‧‧半導體鰭板
52‧‧‧源極區域
54‧‧‧汲極區域
56‧‧‧源極-汲極通道
58‧‧‧三維閘極結構
60‧‧‧製程氣體
100‧‧‧處理腔室
102‧‧‧側壁
102a‧‧‧開口
104‧‧‧底盤
106‧‧‧頂棚
108‧‧‧工作件支撐底座
110‧‧‧工作件
112‧‧‧製程氣體分配板
114‧‧‧製程氣體供應器
116‧‧‧真空幫浦
118‧‧‧處理區域
120‧‧‧電子束產生器
122‧‧‧電漿產生腔室
124‧‧‧導電外殼
124a‧‧‧開口
125‧‧‧氣體入口
126‧‧‧擷取網格
126a‧‧‧導電環
127‧‧‧電子束來源氣體供應器
128‧‧‧加速網格
128a‧‧‧導電環
130‧‧‧絕緣體
132‧‧‧絕緣體
134-1‧‧‧電磁鐵
134-2‧‧‧電磁鐵
136‧‧‧束集堆
138‧‧‧分路電阻器
140‧‧‧電漿D.C.放電電壓供應器
142‧‧‧電子束加速電壓供應器
146‧‧‧線圈電流供應器
490‧‧‧電子束
600-608‧‧‧方框
702-788‧‧‧方框
800-810‧‧‧方框
藉由參照本發明實施例可得知以上簡短概述的本發明的更特定描述，因此可清楚理解獲得本發明的示例性實施例的方法，其中本發明實施例說明於後附圖式中。應理解到，爲了不混淆本發明，故不在此討論一些已知的製程。
第1圖為描繪一實施例的示意圖。
第1A圖描繪與第1圖實施例有關的電子束電漿來源的實作圖。
第1B圖為第1A圖的部分放大視圖。
第2圖為方框流程圖，描繪一個實施例中的軟性電漿表面處理。
第3A至3G圖描繪製造finFET的製程順序，包含：
第3A圖描繪由finFET表面移除受損表面層的製程。
第3B圖描繪在晶圓的N-MOS區域與P-MOS區域中生成磊晶半導體材料的製程。
第3C圖描繪曝露鰭板表面且由經曝露的鰭板表面移除原生氧化物的製程。
第3D圖描繪在工作件表面上的P-MOS凹部中形成Ge材料或含Ge材料的P-MOS磊晶區域，以及在工作件上的N-MOS凹部中形成III-V族化合物材料、Ge材料或含Ge材料的N-MOS磊晶區域的製程。
第3E圖描繪在鰭板的P-MOS區域中形成介面氧化物層的製程。
第3F圖描繪在鰭板的N-MOS區域中形成介面氧化物層的製程。
第3G圖在鰭板的N-MOS區域與P-MOS區域中形成觸點的製程。
爲了幫助理解，儘可能使用相同的元件符號來表示該些圖式所共有的相同元件。應考量到，一個實施例的元件與特徵可有利地併入其他實施例中，而無需進一步解釋。然而，應注意到，後附圖式僅說明本發明的示例性實施例，因此，不應將後附圖式視為本發明範疇的限制，本發明可允許其他同等有效的實施例。
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無
國外寄存資訊 (請依寄存國家、機構、日期、號碼順序註記)
無

Claims (20)

  1. 一種用於處理一半導體工作件的方法，該半導體工作件具有一表面，該方法包含： 將一電子束導向一腔室的一處理區域，該腔室包含該半導體工作件，該電子束在一傳播方向中傳播穿過該處理區域，該傳播方向通常平行於該表面的一平面；將一製程氣體導入該腔室中，該製程氣體包含下列至少一者：（a）一清潔物種前驅物、（b）一鈍化物種前驅物、（c）一氧化物還原物種前驅物。
  2. 如請求項1所述之方法，該方法進一步包含：維持該腔室中的一電漿離子能階低於該表面的一材料鍵能。
  3. 如請求項1所述之方法，該方法進一步包含：在該表面中形成下列至少一者：（a）N-MOS區域，包含III-V族化合物半導體材料、（b）P-MOS區域，包含Ge材料或含Ge材料。
  4. 如請求項3所述之方法，其中該製程氣體包含一含氮的鈍化物種前驅物氣體。
  5. 如請求項3所述之方法，其中該製程氣體包含一含氫的原生氧化物移除物種前驅物氣體。
  6. 如請求項3所述之方法，其中該製程氣體包含一清潔物種前驅物氣體，該清潔物種前驅物氣體包含HBr或HCl至少一者。
  7. 如請求項1所述之方法，該方法進一步包含：耦接RF偏壓功率至該工作件，以及調整該RF偏壓功率的一位準以提高該處理區域中的一電漿離子能階到達該表面的該材料鍵能。
  8. 如請求項7所述之方法，該方法進一步包含：曝露該工作件至該電漿，直到已由該表面移除選定數量的原子層。
  9. 如請求項3所述之方法，其中在該表面中至少形成N-MOS區域包含： 執行一第一操作，包含在該表面的該N-MOS區域中磊晶生長含Ge的材料； 執行一第二操作，包含在該表面的該N-MOS區域中磊晶生長含III-V族化合物材料； 連續重複該第一操作與該第二操作； 在每個磊晶生長Ge材料的第一操作之後與每個磊晶生長III-V族化合物材料的第二操作之前，執行一軟性電漿表面處理製程，包含： （a）將一電子束導入一腔室的一處理區域中，該腔室包含該半導體工作件，該電子束在一傳播方向中傳播穿過該處理區域，該傳播方向通常平行於該表面的一平面；以及 （b）將一製程氣體導入該腔室中，該製程氣體包含一表面處理前驅物。
  10. 如請求項9所述之方法，其中在該表面至少形成P-MOS區域包含： 在該表面中磊晶生長包含下列至少一者的材料：（a）Ge或（b）Ge與Si。
  11. 如請求項1所述之方法，其中該製程氣體包含一原生氧化物移除物種前驅物氣體，且該方法進一步包含：在該表面上沉積一介面氧化物層。
  12. 如請求項1所述之方法，其中該表面包含一finFET結構。
  13. 一種用於處理一半導體工作件的方法，該半導體工作件具有一表面，該方法包含： 在該表面中形成凹部； 在一軟性電漿處理製程中，清潔該凹部的曝露部分，該軟性電漿處理製程包含： （a）將一電子束導入一腔室的一處理區域中，該腔室包含該半導體工作件，該電子束在一傳播方向中傳播穿過該處理區域，該傳播方向通常平行於該表面的一平面；以及 （b）將一製程氣體導入該腔室中，該製程氣體包含一表面處理前驅物。
  14. 如請求項13所述之方法，其中該凹部包含P-MOS凹部，且該方法進一步包含在該P-MOS凹部中生長Ge材料或含Ge材料的磊晶層。
  15. 如請求項13所述之方法，其中該凹部包含N-MOS凹部，且該方法進一步包含在該N-MOS凹部中生長III-V族化合物材料的磊晶層。
  16. 如請求項13所述之方法，其中該製程氣體包含下列一者：（a）一清潔物種前驅物、（b）一鈍化物種前驅物、（c）一氧化物還原物種前驅物。
  17. 如請求項16所述之方法，其中該製程氣體包含一清潔物種前驅物，該清潔物種前驅物包含HBr或HCl其中一者。
  18. 如請求項16所述之方法，其中該製程氣體包含一鈍化物種前驅物，該鈍化物種前驅物包含氮。
  19. 如請求項16所述之方法，其中該製程氣體包含一氧化物還原物種前驅物，該氧化物還原物種前驅物包含氫。
  20. 一種用於製造一半導體結構的方法，包含： 蝕刻一半導體工作件以形成一半導體結構，該半導體結構具有一表面，該表面由一層所覆蓋，該層包含氧化物或氮化物的至少一者； 蝕刻穿過該層以形成觸點開口至該表面； 清潔由形成該觸點開口所曝露的該表面區域，該清潔包含： （a）產生一電子束，該電子束傳播平行於該工作件的一平面且穿過一處理區域，該處理區域覆蓋該表面； （b）將一清潔物種前驅物製程氣體導入該處理區域中，以在該處理區域中形成一電漿；以及 在該觸點開口中沉積一金屬。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI780806B (zh) * 2020-07-22 2022-10-11 美商應用材料股份有限公司 對工件的部分進行鈍化的方法

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9443700B2 (en) * 2013-03-12 2016-09-13 Applied Materials, Inc. Electron beam plasma source with segmented suppression electrode for uniform plasma generation
US9564297B2 (en) * 2013-05-16 2017-02-07 Applied Materials, Inc. Electron beam plasma source with remote radical source
US9721760B2 (en) 2013-05-16 2017-08-01 Applied Materials, Inc. Electron beam plasma source with reduced metal contamination
US9805914B2 (en) * 2015-04-03 2017-10-31 Applied Materials, Inc. Methods for removing contamination from surfaces in substrate processing systems
US10833175B2 (en) * 2015-06-04 2020-11-10 International Business Machines Corporation Formation of dislocation-free SiGe finFET using porous silicon
US9799491B2 (en) * 2015-10-29 2017-10-24 Applied Materials, Inc. Low electron temperature etch chamber with independent control over plasma density, radical composition and ion energy for atomic precision etching
JP6466315B2 (ja) * 2015-12-25 2019-02-06 東京エレクトロン株式会社 基板処理方法及び基板処理システム
US10872760B2 (en) * 2016-07-26 2020-12-22 Taiwan Semiconductor Manufacturing Co., Ltd. Cluster tool and manufacuturing method of semiconductor structure using the same
CN107275921A (zh) * 2017-06-13 2017-10-20 长春理工大学 一种改善砷化镓基半导体激光器腔面稳定性的方法
US10998170B2 (en) * 2018-04-13 2021-05-04 Tokyo Electron Limited Method for ion mass separation and ion energy control in process plasmas
WO2019236509A1 (en) 2018-06-08 2019-12-12 The Government Of The United States Of America, As Represented By The Secretary Of The Navy Plasma-based process for production of f and hf from benign precursors and use of the same in room-temperature plasma processing
US11011426B2 (en) * 2018-11-21 2021-05-18 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
CN113059405A (zh) * 2019-12-30 2021-07-02 盛美半导体设备(上海)股份有限公司 半导体结构的加工方法及清洗装置
US11939666B2 (en) * 2020-06-01 2024-03-26 Applied Materials, Inc. Methods and apparatus for precleaning and treating wafer surfaces
US11087989B1 (en) 2020-06-18 2021-08-10 Applied Materials, Inc. Cryogenic atomic layer etch with noble gases

Family Cites Families (32)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6490534A (en) * 1987-10-01 1989-04-07 Matsushita Electric Ind Co Ltd Plasma reactor
JPH0484429A (ja) * 1990-07-27 1992-03-17 Nec Corp 電子ビーム励起ドライエッチング方法及び装置
JP3158612B2 (ja) * 1992-03-24 2001-04-23 株式会社日立製作所 ドライエッチング方法
US5368685A (en) * 1992-03-24 1994-11-29 Hitachi, Ltd. Dry etching apparatus and method
JP3222615B2 (ja) * 1993-03-31 2001-10-29 株式会社東芝 表面処理装置
JPH06349801A (ja) * 1993-06-03 1994-12-22 Toshiba Corp 表面処理方法
JP3342575B2 (ja) * 1993-09-07 2002-11-11 東京エレクトロン株式会社 電子ビーム励起式プラズマ装置
JPH08222553A (ja) * 1995-02-16 1996-08-30 Tokyo Electron Ltd 処理装置及び処理方法
JP3336975B2 (ja) * 1998-03-27 2002-10-21 日本電気株式会社 基板処理方法
JP2001176870A (ja) * 1999-12-21 2001-06-29 Toyota Motor Corp 窒化膜形成方法
TW444341B (en) * 2000-02-16 2001-07-01 United Microelectronics Corp Manufacturing method of ultra-small opening
US6613695B2 (en) * 2000-11-24 2003-09-02 Asm America, Inc. Surface preparation prior to deposition
KR100489539B1 (ko) 2003-07-30 2005-05-16 동부아남반도체 주식회사 반도체 소자 제조시 ｇｏｉ 효과 개선 방법
WO2005055305A1 (ja) * 2003-12-04 2005-06-16 Tokyo Electron Limited 半導体基板導電層表面の清浄化方法
US8288828B2 (en) * 2004-09-09 2012-10-16 International Business Machines Corporation Via contact structure having dual silicide layers
US7518195B2 (en) * 2004-10-21 2009-04-14 Commissariat A L'energie Atomique Field-effect microelectronic device, capable of forming one or several transistor channels
KR101358966B1 (ko) 2005-02-28 2014-02-21 에피스피드 에스.에이. 고밀도 저에너지의 플라즈마 인헨스드 기상 에피택시를 위한 시스템 및 공정
US7364954B2 (en) * 2005-04-28 2008-04-29 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
US7517818B2 (en) * 2005-10-31 2009-04-14 Tokyo Electron Limited Method for forming a nitrided germanium-containing layer using plasma processing
US7494545B2 (en) * 2006-02-03 2009-02-24 Applied Materials, Inc. Epitaxial deposition process and apparatus
KR100749740B1 (ko) * 2006-08-01 2007-08-17 삼성전자주식회사 상변화 메모리 장치의 제조 방법
WO2008020267A2 (en) * 2006-08-16 2008-02-21 Freescale Semiconductor, Inc. Etch method in the manufacture of an integrated circuit
EP2137337A2 (de) * 2007-02-23 2009-12-30 Technische Universität Kaiserslautern Plasmadeponiertes elektrisch isolierendes, diffusionsdichtes und elastisches schichtsystem
NL1036769A1 (nl) 2008-04-23 2009-10-26 Asml Netherlands Bv Lithographic apparatus, device manufacturing method, cleaning system and method for cleaning a patterning device.
US8651158B2 (en) * 2009-11-17 2014-02-18 The United States Of America, As Represented By The Secretary Of The Navy Processing microtitre plates for covalent immobilization chemistries
US20110287324A1 (en) * 2010-05-21 2011-11-24 Hollingsworth & Vose Company Surface modified glass fibers
EP2423951B1 (en) * 2010-08-05 2016-07-20 Imec Antiphase domain boundary-free III-V compound semiconductor material on semiconductor substrate and method for manufacturing thereof
US8773020B2 (en) * 2010-10-22 2014-07-08 Applied Materials, Inc. Apparatus for forming a magnetic field and methods of use thereof
US20130252440A1 (en) * 2011-09-26 2013-09-26 Applied Materials, Inc. Pretreatment and improved dielectric coverage
US20130098872A1 (en) 2011-10-20 2013-04-25 Applied Materials, Inc. Switched electron beam plasma source array for uniform plasma production
US20130252240A1 (en) 2012-03-21 2013-09-26 Ventana Medical Systems, Inc. Cryoembedded cell concentrates, methods for making, and methods for using
TWM485486U (zh) * 2014-05-15 2014-09-01 Skymedi Corp 斷電回復追蹤記錄器

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI780806B (zh) * 2020-07-22 2022-10-11 美商應用材料股份有限公司 對工件的部分進行鈍化的方法
US11501972B2 (en) 2020-07-22 2022-11-15 Applied Materials, Inc. Sacrificial capping layer for passivation using plasma-based implant process

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