CN105593972B - 利用高密度低能量等离子体进行的对半导体表面的界面处理 - Google Patents

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Abstract

在对半导体表面的软性等离子体表面处理中使用电子束等离子体源，所述半导体表面包含Ge或III‑V族化合物半导体材料。

Description

利用高密度低能量等离子体进行的对半导体表面的界面处理
相关申请的交叉引用
本发明要求由Aneesh Nainani等人于2013年10月28日提交的、题为“利用高密度低能量等离子体进行的对半导体表面的界面处理(INTERFACE TREATMENT OFSEMICONDUCTOR SURFACES WITH HIGH DENSITY LOW ENERGY PLASMA)”的美国专利申请第14/064,933号的优先权，此美国专利申请要求由Aneesh Nainani等人于2013年10月2日提交的、题为“利用高密度低能量等离子体进行的对半导体表面的界面处理(INTERFACETREATMENT OF SEMICONDUCTOR SURFACES WITH HIGH DENSITY LOW ENERGY PLASMA)”的美国临时申请第61/885,688号的优先权。
背景
技术领域
本公开涉及从半导体表面钝化、清洁或还原氧化物的方法。
背景讨论
湿法清洁是一种半导体工艺，用于在工艺操作之前清洁或功能化半导体表面，所述工艺操作涉及例如栅极电介质沉积或触点形成。在湿法清洁中，待清洁的晶片被浸没清洁剂浴中，所述清洁剂例如，HF水溶液。随着半导体结构正改变为包含三维(3D)形状(诸如，具有不断增加的深宽比的finFET(鳍式FET)器件)，湿法清洁将产生更多的问题。术语“finFET”是指形成在被成形为半导体材料的薄壁(或鳍板)的半导体结构上的场效晶体管(FET)。此鳍板充当三维结构，在此三维结构中形成源极区域、漏极区域以及源极区域与漏极区域之间的沟道，它们全部形成为鳍板的相邻的三维部分。栅极覆在壁的三个侧边上的沟道上方。完整的结构是场效晶体管(FET)，并且被称为finFET。
与湿法清洁有关的主要问题中的一个问题在于，湿法清洁将导致较高的深宽比器件(例如，鳍板结构)在的倒塌。
在对高深宽比结构(诸如，finFET器件中所涉及的那些结构)的清洁中，由表面张力造成的变形以及湿法清洁中涉及的毛细作用力可能导致器件(例如，鳍板)的倒塌。这些器件的缩放路线图(scaling roadmap)要求器件宽度L和器件间距离d的进一步减小，同时期望特征高度H增加，这将进一步使与图案倒塌相关联的问题加剧。结构变形与d和L3逆相关，并且与H4成正比。理论建模指示，由于湿法清洁而导致的图案倒塌在10nm节点器件尺寸所需的深宽比与尺度下开始成为显著的问题。
与湿法清洁相关联的另一问题是基板(工件)消耗的问题，这对于平面器件不是问题。然而，对于三维器件(诸如，finFET结构)，器件(或鳍板)两侧上的甚至1nm的基板消耗对于8nm宽的鳍板也可能导致25％的鳍板宽度减小。为了避免这些问题，需要湿法清洁的替代方案。
清洁Ge与III-V族化合物半导体表面的另一挑战是这些材料的高表面反应性。如以下表1中所述，Ge-Ge键以及III-V族化合物键具有相比硅更低的键焓(bond enthalpy)。
表1
传统的等离子体源(例如，感性耦合的源与容性耦合的源)具有高于表1的材料中的许多材料的束缚能的等离子体离子能量范围，并且已知会导致表1中列出的一些材料上的显著的表面损坏，特别是对于具有低于Si-Si束缚能的束缚能的材料(诸如，III-V族化合物半导体元件中发现的那些材料。表面上的Ge与III-V族元素悬空键是界面状态的高密度与费米能级钉札(Fermi level pinning)的根本原因，费米能阶钉札不利于晶体管性能。
发明内容
一种用于制造半导体结构的方法，包含以下步骤：蚀刻半导体工件以形成具有表面的半导体结构；提供电子束，所述电子束在传播方向上传播通过覆在表面上方的处理区域，所述传播方向总体上平行于工件的平面；以及将工艺气体引入腔室以产生等离子体，所述工艺气体包含下列各项中的至少一者：(a)清洁物质前体、(b)钝化物质前体、(c)氧化物还原物质前体。
在一个实施例中，所述方法进一步包含以下步骤：将等离子体的离子能量等级维持为低于表面材料的束缚能。
在相关实施例中，所述方法进一步包含在所述表面中形成以下各项中的至少一者：(a)包含III-V族化合物半导体材料的N-MOS区域、(b)包含Ge材料或含Ge材料的P-MOS区域。在一个实施例中，工艺气体包括：含氮的钝化物质前体气体。在另一实施例中，工艺气体包括：含氢的原生氧化物去除物质前体气体。在又一实施例中，工艺气体包括清洁物质前体气体，所述清洁物质前体气体包含HBr或HCl中的至少一者。
在一个实施例中，所述方法进一步包含以下步骤：在利用电子束产生等离子体期间，将RF偏置功率耦接至所述工件；以及调整所述RF偏置功率的等级，以便将等离子体的离子能量的等级增加到至少接近表面材料的束缚能。在相关实施例中，所述方法进一步包含以下步骤：使所述工件暴露于等离子体，直到已从所述表面去除了选择数量的原子层为止。在此类实施例中，执行对表面的原子层蚀刻。
在一个实施例中，通过以下步骤来形成N-MOS区域：在交替的操作中，外延生长(a)Ge材料与(b)III-V族化合物材料来形成N-MOS区域；以及在外延生长Ge材料的每一次操作之后且在外延生长III-V族化合物材料的每一次操作之前，执行软性等离子体表面处理工艺。所述软性等离子体表面处理工艺包含以下步骤：(a)将电子束引导至腔室的处理区域中，所述腔室包含工件，所述电子束在传播方向上传播通过所述处理区域，所述传播方向总体上平行于所述表面的平面；(b)将包含表面处理前体的工艺气体引入所述腔室中。
在一个实施例中，通过以下步骤来形成P-MOS区域：在所述表面中外延生长包含下列各项中的至少一者的材料：(a)Ge或(b)Ge与Si。
根据实施例，所述工艺气体包含原生氧化物去除物质前体气体，并且所述方法进一步包含以下步骤：在所述表面上沉积界面氧化物层。
用于制造半导体结构的另一方法包含以下步骤：(a)蚀刻半导体工件以形成具有表面的半导体结构；(b)在所述表面中形成凹部；以及(c)在软性等离子体处理工艺中清洁所述凹部的被暴露的部分。所述软性等离子体处理工艺包含以下步骤：提供电子束，所述电子束在传播方向上传播通过覆在所述表面上方的处理区域，所述传播方向总体上平行于所述工件的平面；以及将包含表面处理物质前体的工艺气体引入所述腔室中。
在一个实施例中，所述凹部包含P-MOS凹部，并且所述方法进一步包含以下步骤：在所述P-MOS凹部中生长Ge材料或含Ge材料的外延层。
在一个实施例中，所述凹部包含N-MOS凹部，并且所述方法进一步包含以下步骤：在所述N-MOS凹部中生长III-V族化合物材料的外延层。
在一个实施例中，所述工艺气体包含下列各项中的一者：(a)清洁物质前体、(b)钝化物质前体、(c)氧化物还原物质前体。在相关实施例中，所述工艺气体包含清洁物质前体，所述清洁物质前体包含HBr或HCl中的一者。在另一相关实施例中，所述工艺气体包含：含氮的钝化物质前体。在又一相关实施例中，所述工艺气体包含：含氢的氧化物还原物质前体。
用于制造半导体结构的方法的又一实施例包含以下步骤：(a)蚀刻半导体工件以形成具有表面的半导体结构，所述表面由包含氧化物或氮化物中的至少一者的层覆盖；(b)蚀穿所述层以形成至所述表面的触点开口；(c)清洁通过形成所述触点开口而暴露的所述表面的区域。所述清洁步骤通过下列方式执行：(a)生成电子束，所述电子束平行于所述工件的平面而传播通过覆在所述表面上方的处理区域；(b)将清洁物质前体工艺气体引入所述处理区域中以在所述处理区域中形成等离子体。所述方法进一步包含以下步骤：在触点开口中沉积金属。
在一个实施例中，所述表面由(a)Ge或(b)III-V族化合物形成，并且所述清洁步骤进一步包含以下步骤：将等离子体维持在小于表面材料的束缚能的离子能量等级处。
附图说明
因此，为了可详细地理解获取本发明的示例性实施例的方式，可参照本发明的实施例来进行对上文中简要概述的本发明的更特定的描述，在所附附图中示出实施例。将会领会，在本文中不讨论公知的过程以免使本发明含糊。
图1是描绘实施例的概念图。
图1A描绘相对于图1的实施例的电子束等离子体源的实现。
图1B是图1A的部分的放大视图。
图2是描绘一个实施例中的软性等离子体表面处理工艺的流程框图。
图3A至3G描绘在finFET的制造中的工艺序列，其中：
图3A描绘用于从finFET的表面去除受损的表面层的工艺。
图3B描绘用于在晶片的N-MOS区域与P-MOS区域中生长外延半导体材料的工艺。
图3C描绘用于使鳍板表面暴露并将原生氧化物从被暴露的鳍板表面去除的工艺。
图3D描绘用于在工件表面上的P-MOS凹部中形成Ge材料或含Ge材料的P-MOS外延区域，以及在工件上的N-MOS凹部中形成III-V族化合物材料、Ge材料或含Ge材料的N-MOS外延区域的工艺。
图3E描绘用于在鳍板的P-MOS区域中形成界面氧化物层的工艺。
图3F描绘用于在鳍板的N-MOS区域中形成界面氧化物层的工艺。
图3G描绘用于在鳍板的N-MOS区域与P-MOS区域中形成触点的工艺。
为了促进理解，在可能的情况下，已使用完全相同的元件符号来指定附图所共有的完全相同的元件。构想了一个实施例的元件与特征可有益地并入其他实施例中，而无需进一步的陈述。然而，应注意到，所附附图仅示出本发明的示例性实施例，并且因此不应被视为限制本发明的范围，因为本发明可允许其他同等有效的实施例。
具体实施方式
本文中公开的实施例涉及半导体工件(例如，晶片)的干法清洁。特别关注的是对于制造下一代晶体管器件所需的半导体材料的清洁和钝化的应用，下一代晶体管器件例如，硅锗(SiGe)、锗(Ge)半导体材料以及III-V族化合物半导体材料，所述III-V族化合物半导体材料诸如，In0.47Ga0.53As、GaAs、InAs，等等。这些实施例解决提供有效的表面清洁方法的问题，从而在不使用湿法化学作用的情况下来去除原生氧化物与碳污染物。为了实现此目的，这些实施例采用产生具有非常低的离子能量的高密度等离子体的等离子体源，此等离子体源可用于对Ge以及III-V族化合物半导体晶片的有效清洁所需的各种化学作用。与其他干法清洁方法不同，本文中公开的实施例能够清洁半导体表面，而不会导致表面损坏且不会破坏半导体键结。
所公开的实施例采用产生具有非常低的离子能量的高密度等离子体，此等离子体适用于清洁半导体表面，而不造成任何损坏。此等离子体源是电子束以平行于工件平面(晶片平面)的片状物方式而传播通过等离子体腔室的工艺区域的等离子体源。由电子束来电离腔室中的工艺气体，以便进行等离子体生成来处理工件。在本文中将此类等离子体源称为电子束等离子体源。电子束等离子体源与表面清洁和钝化相关的显著特征在于，相比常规的等离子体技术(电子温度(Te)大于3eV)(诸如，感性耦合的等离子体源或容性耦合的等离子体源)，电子束等离子体源提供电子温度(约0.5eV)与离子能量的数量级减小。电子束等离子体源提供具有非常低的电子温度(约0.3eV)的高密度等离子体(约2-2.5x 1010/cm3)。所产生的离子能量紧密压缩为围绕最高约0.72eV的非常低的能量。将这些能量与上文讨论的表1中的键焓相比，在电子束等离子体源中产生的离子能量低于表1的半导体材料的束缚能。因此，使用电子束等离子体源提供清洁半导体表面而不导致损坏的有效方法。
多个气体管线可耦接至电子束等离子体源的工艺气体分配设备，从而允许探测不同的化学作用。
一个实施例在电子束等离子体源中采用氮基工艺气体来产生含氮等离子体，此含氮等离子体对于钝化Ge表面以及III-V族化合物半导体表面是有效的。另一实施例在电子束等离子体源中采用氮与氢工艺气体的混合物以产生NHx自由基或通过氮和氢来循环，其中氢离解的等离子体物质用于减少半导体表面上的原生氧化物，而氮离解的等离子体物质用于表面钝化。在又一实施例中，馈送至电子束等离子体源的工艺气体是气态形式的HBr或HCl，以便有效地清洁并钝化III-V族化合物半导体表面。
此方法的显著特征在于，此方法可容易地按比例放大至较大的工件(晶片)直径(大于450mm)，并且可使用离子与自由基两者。此方法优于远程等离子体方案，所述远程等离子体方案受限于仅提供自由基，且遭受非均匀性。
根据又一实施例，任选的RF偏置功率生成器可耦接至工件支座中的电极。这可利用非常温和的可控的偏置来增加电子束等离子体源的低电子温度，以便精确地控制离子能量，从而生成具有与正在被清洁、钝化或还原的表面中的半导体材料的束缚能相同数量级的能量的等离子体。此特征允许以高度可控的(受限的或低的)速度来蚀刻半导体表面的第一个单层或前两个单层。显著的是，在去除氧化物后剩余的半导体表面中的缺陷和粗糙度中的大部分驻留在表面的前几个单层中。后一个实施例可允许表面清洁与原子层蚀刻(ALE)的组合。
图1是描绘实施例的概念图。工件110(此工件110可以是半导体晶片)具有纳米尺寸的半导体鳍板50的阵列，此半导体鳍板50的阵列在工件110的顶表面形成为与工件110的顶表面正交地延伸的多个分开的薄壁结构。鳍板50可分别包含源极区域52与漏极区域54，在此源极区域52和漏极区域54之间限定源极-漏极沟道56。三维栅极结构58可覆在源极-漏极沟道56的顶部上方，并跨立于源极-漏极沟道56的两侧。在(相对于工件110的对称轴)的轴向方向上，在工件110上方注入含清洁物质或还原物质的工艺气体60。从工艺气体供应器114供应工艺气体60穿过面向工件110的顶表面的工艺气体分配板112。来自电子束生成器120的电子束490在横切轴向气体流动方向且总体上平行于工件110的顶表面或顶平面的方向上作为平面片状物来传播。由电子束490电离工艺气体60，并且离解的等离子体物质被生成并行进至工件110的顶表面，在此顶表面处，这些离解的等离子体物质清洁或钝化每一个鳍板50的表面或还原鳍板表面上的氧化物。
图1A和1B描绘可将电子束生成器120与等离子体反应器整合以形成包括气体分配板112的电子束等离子体源的一种方法。等离子体反应器包含处理腔室100，此处理腔室100由圆柱形侧壁102、底板104与顶板106包围。工件支撑底座108支撑工件110，此工件110可以是半导体晶片，所述底座108在轴线(例如，竖直)方向上是可移动的。气体分配板112与顶板106整合或装配在顶板106上，并且接收来自工艺气体供应器114的工艺气体。如图1A中所指示，工艺气体供应器114可提供各种前体物质中的任一种，所述前体物质诸如，对于半导体表面的原生氧化物还原、钝化或清洁有效的氧化物还原前体气体(氢)、钝化前体气体、或清洁前体(HCl或HBr)。真空泵116通过底板104中的通道来排空腔室。处理区域118限定在工件110与气体分配板112之间。在处理区域118内，电离工艺气体以产生用于处理工件110的等离子体。
在处理区域118中，由来自电子束生成器120的电子束490生成等离子体。电子束生成器120包含等离子体生成腔室122，此等离子体生成腔室122与处理腔室100间隔开，并且具有导电外壳124。导电外壳124具有气体入口125。电子束源气体供应器127耦接至气体入口125，并且作为一个可能的示例，此电子束源气体供应器127可供应惰性气体。导电外壳124具有开口124a，此开口124a通过处理腔室100的侧壁102中的开口102a而面向处理区域118。
在图1B的放大视图中可以最佳地看出，电子束生成器120包含提取网格126与加速网格128，所述提取网格126邻近开口124a与等离子体生成腔室122，而所述加速网格128邻近提取网格126并面向处理区域118。提取网格126和加速网格128可各自形成为例如导电筛孔或槽状电极，并且在本文中统称为网格。由环绕提取网格的导电环126a提供对提取网格126的电接触。由环绕加速网格128的导电环128a提供对加速网格128的电接触。提取网格126和加速网格128分别与绝缘体130、132装配在一起，使得提取网格126和加速网格128彼此电绝缘，并且与导电外壳124电绝缘。然而，加速网格128与腔室100的侧壁102电接触。开口124a与102a以及提取网格126与加速网格128通常是相互一致的，并且限定供电子束进入处理区域118的薄型宽流动路径。流动路径的宽度约为工件110的直径(例如，100至400mm)，而流动路径的高度小于约2英寸(inch)。
电子束生成器120进一步包含邻近腔室100的相对侧的一对电磁铁134-1与134-2，电磁铁134-1靠近电子束生成器120。这两个电磁铁134-1与134-2产生平行于电子束路径的磁场。电子束490在工件110上方、跨处理区域118流动，并且在处理区域118的相对侧上由束集堆136吸收。束集堆136是导电主体，此导电主体具有调适成捕捉此宽型薄电子束的形状。束集堆136可通过并联电阻器138而耦接至接地。
等离子体D.C.(直流)放电电压供应器140的负极端子耦接至导电外壳124，而电压供应器140的正极端子耦接至提取网格126。电子束加速电压供应器142的负极端子转而连接至提取网格126而电压供应器142的正极端子连接至接地。在一个实施例中，加速网格128是接地的。加速电压供应器142连接在提取网格126与加速网格128之间。线圈电流供应器146耦接至电磁铁134-1与134-2。在一个实施例中，在电子束生成器120的腔室122内，由通过来自电压供应器140的功率产生的D.C.气体放电生成等离子体。从腔室122中的等离子体中提取电子，并且电子穿过提取网格126与加速网格128，从而产生流入处理腔室100的电子束490。电子被加速至与由加速电压供应器142提供的电压相同的能量。
电子束生成器120可采用任何其他适合的等离子体源，诸如，容性耦合的等离子体源、感性耦合的等离子体源或环状等离子体源。
如图1A中所描绘，任选的RF偏置功率生成器800可通过偏置阻抗匹配805而耦接至工件支撑基座108，从而促进原子层蚀刻工艺。在不具有偏置功率生成器800的情况下，等离子体的离子能量低于大部分半导体材料的束缚能，用于进行非破坏性的表面钝化或清洁。如果将执行原子层蚀刻工艺，则由控制器810增加偏置功率生成器800的功率等级，直到等离子体的离子能量达到或略高于表面材料的束缚能(如表1中所示)为止。此刻，表面材料开始被逐渐地去除。维持此条件，直到已去除表面材料的第一个单层或前两个单层为止。
实施例包含用于使用由电子束等离子体源产生的具有非常低的离子能量的高密度等离子体来进行的工件表面上的表面清洁、表面钝化或表面氧化物的还原的等离子体工艺。这些等离子体工艺中的每一个都涉及用于表面清洁、表面钝化、表面氧化物还原和原子层蚀刻的低能量高密度等离子体工艺或软性等离子体表面处理工艺。在图2中描绘此类软性等离子体表面处理工艺的实施例。
现在参照图2，在工件或晶片的表面上形成结构(例如，半导体finFET)(图2的框600)。将工件引入反应器腔室中(图2的框602)。产生电子束，此电子束传播至腔室，并且在总体上平行于工件的平面的方向上传播进入工件上方的处理区域(图2的框604)。将工艺气体注入到腔室中，所述工艺气体诸如，清洁物质前体、钝化物质前体和/或氧化物还原物质前体(图2的框606)。在一个实施例中，气体注入方向朝向工件顶表面。电子束电离工艺气体以产生包含离解物质(例如，离子和自由基)的等离子体，取决于所采用的工艺气体的类型，所述离解物质用于钝化、清洁或氧化物还原。使工件暴露于此等离子体，直到已执行了清洁、钝化和/或氧化物还原为止。这完成了软性等离子体表面处理工艺。
图2的软性等离子体表面处理工艺的不同应用可涉及在总体finFET制造序列的不同阶段期间处理finFET的半导体表面。现在将参照图3A至3G的部分制造序列来描述这些应用中的一些应用。每一个应用都是相对于总体制造序列的阶段(在这些阶段中采用相应的应用)来描述的。图3A至3G的序列省略不直接采用软性等离子体表面处理工艺的一些制造工艺。在下列描述中，参考工件上的P-MOS区域与N-MOS区域，P-MOS区域与N-MOS区域的位置是预定的。
图3A的工艺将受损的表面层从鳍板上去除。在图3A的工艺中，可执行原子层蚀刻工艺，在此原子层蚀刻工艺中，可采用图1A的任选的偏置功率生成器800来将等离子体的离子能量增加至接近或略高于鳍板表面材料的束缚能。图3A的工艺以下列方式进行：通过硅蚀刻工艺，在半导体(硅)工件上形成鳍板(图3A的框702)。在软性等离子体表面处理工艺中，通过以下方式来去除每一个鳍板的受损的外层：(A)在覆在工件表面上方的处理区域中生成平行于此工件表面的电子束(图3A的框704)；(B)将蚀刻物质前体工艺气体引入处理区域中(图3A的框706)；以及(C)将RF偏置电压耦接至工件，此偏置电压足以提供足够能以期望的蚀刻速度将材料的一个至若干个外原子层从鳍板表面去除的离子能量(图3A的框708)。可由上述图1A的任选的RF偏置功率生成器800来供应此RF偏置电压。
图3B的工艺在鳍板的N-MOS区域与P-MOS区域中形成外延生长材料。在鳍板的N-MOS区域中的材料的外延生长以下列方式进行：执行第一操作，在鳍板的N-MOS区域中外延生长Ge材料或含Ge材料；接着进行第二操作，在鳍板的N-MOS区域中外延生长III-V族化合物材料。可依次地重复此第一操作和第二操作(图3B的框712)。在每一个Ge外延生长的第一操作之后且在每一个III-V族化合物外延生长的第二操作之前，通过下列方式来执行软性等离子体表面处理工艺：(A)在覆在工件表面上方的处理区域中生成平行于此工件表面的电子束(图3B的框714)；(B)将蚀刻物质前体工艺气体引入处理区域中(图3B的框716)。在完成N-MOS区域中的材料外延生长之后，在鳍板的P-MOS区域中外延生长Ge材料或SiGe材料、或含Ge的材料(图3B的框722)。
图3C的工艺以下列方式使鳍板表面暴露，并且将原生氧化物从鳍板表面去除：回蚀氧化物层以使鳍板暴露至预定的高度(图3C的框723)；通过以下操作组成的软性等离子体处理工艺来去除原生氧化物并钝化被暴露的鳍板表面：(A)在覆在工件表面上方的处理区域中生成平行于此工件表面的电子束(图3C的框724)；以及(B)将氧化物还原物质前体工艺气体引入处理区域中(图3C的框726)。
图3D的工艺在虚拟栅极(dummy gate)存在的情况下，以下列方式在鳍板的P-MOS凹部中形成Ge材料或含Ge材料的P-MOS外延区域：在鳍板上形成多晶硅虚拟栅极结构(图3D的框728)；在鳍板中形成P-MOS凹部(图3D的框730)；通过由以下操作组成的软性等离子体处理工艺来清洁被暴露的P-MOS凹部表面：(A)在覆在工件表面上方的处理区域中生成平行于此工件的电子束(图3D的框734)，以及(B)将氧化物还原物质前体工艺气体引入处理区域中(图3D的框736)；在完成软性等离子体处理工艺后，在鳍板的P-MOS凹部中生长Ge材料或含Ge材料的外延层(图3D的框738)。
图3D的工艺也以下列方式在鳍板的N-MOS凹部中形成III-V族化合物材料与Ge材料或含Ge材料的N-MOS外延区域：在鳍板中形成N-MOS凹部(图3D的框740)；在由以下操作组成的软性等离子体处理工艺中将原生氧化物从被暴露的N-MOS凹部表面上去除：(A)在覆在工件表面上方的处理区域中生成平行于此工件表面的电子束(图3D的框744)，以及(B)将氧化物还原物质前体工艺气体引入处理区域中(图3D的框746)；在完成软性等离子体处理工艺后，在鳍板的N-MOS凹部中生长包含III-V族化合物材料的外延层(图3D的框748)。
图3E的工艺也以下列方式在鳍板的P-MOS区域中形成界面钝化层：将虚拟多晶硅栅极结构从鳍板的P-MOS区域中去除(图3E的框750)；蚀刻以使P-MOS区域中的鳍板表面暴露(图3E的框752)；通过由以下操作组成的软性等离子体处理工艺将原生氧化物从P-MOS区域中的被暴露的鳍板表面上去除：(A)在覆在工件表面上方的处理区域中生成平行于此工件表面的电子束(图3E的框754)，以及(B)将氧化物还原物质前体工艺气体引入处理区域中(图3E的框756)；在完成软性等离子体处理工艺后，在P-MOS区域中沉积界面钝化层(图3E的框758)。
图3F的工艺以下列方式在鳍板的N-MOS区域中形成界面钝化层：将虚拟多晶硅栅极结构从鳍板的N-MOS区域中去除(图3F的框760)；蚀刻以使N-MOS区域的鳍板表面暴露(图3F的框762)；通过由以下操作组成的软性等离子体处理工艺将原生氧化物从N-MOS区域中的被暴露的鳍板表面上去除：(A)在覆在工件表面上方的处理区域中生成平行于此工件表面的电子束(图3F的框764)，以及(B)将氧化物还原物质前体工艺气体引入处理区域中(图3F的框766)；在完成软性等离子体处理工艺后，在鳍板的N-MOS区域中沉积界面钝化层(图3F的框768)。
图3G的工艺以下列方式在鳍板的N-MOS区域中形成触点：蚀穿鳍板上的上覆层(例如，氧化物和氮化物)以形成至N-MOS区域中的鳍板的触点开口(图3G的框772)；通过由以下操作组成的软性等离子体处理工艺来清洁暴露在N-MOS区域的触点开口中的鳍板的区域：(A)在覆在工件表面上方的处理区域中生成平行于此工件表面的电子束(图3G的框774)，以及(B)将清洁物质前体工艺气体引入处理区域中(图3G的框776)；在完成软性等离子体处理工艺后，在鳍板的N-MOS区域的触点开口中沉积触点金属(图3G的框778)。
图3G的工艺也以下列方式在鳍板的P-MOS区域中形成触点：蚀穿鳍板上的上覆层(例如，氧化物和氮化物)以形成至P-MOS区域中的鳍板的触点开口(图3G的框782)；通过由以下操作组成的软性等离子体处理工艺来清洁由P-MOS区域中的触点开口暴露的鳍板的区域：(A)在覆在工件表面上方的处理区域中生成平行于此工件表面的电子束(图3G的框784)，以及(B)将清洁物质前体工艺气体引入处理区域中(图3G的框786)。在完成软性等离子体处理工艺后，在鳍板的P-MOS区域中的触点开口中沉积触点金属(图3G的框788)。在图3G的工艺的一个实施例中，可同时执行框772与框782的蚀刻操作，可同时执行框774与框784的电子束生成操作，可同时执行框776与框786的工艺气体引入操作，并且可同时执行框778与框788的金属沉积操作。
尽管前述内容关于本发明的实施例，但是可设计本发明的其他与进一步实施例而不背离本发明的基本范围，并且本发明的范围由所附权利要求书来确定。

Claims (13)

1.一种用于处理半导体工件的方法，所述半导体工件具有表面，所述方法包含以下步骤：
将电子束引导至腔室的处理区域中，所述腔室包含所述半导体工件，所述电子束在传播方向上传播通过所述处理区域，所述传播方向总体上平行于所述表面的平面；
将工艺气体引入所述腔室中，所述工艺气体包含下列各项中的至少一者：(a)清洁物质前体、(b)钝化物质前体、(c)氧化物还原物质前体；
在所述表面中形成下列各项中的至少一者：(a)包含III-V族化合物半导体材料的N-MOS区域、(b)包含Ge或含Ge材料的P-MOS区域，其中所述在所述表面中至少形成N-MOS区域的步骤包含以下步骤：
执行第一操作，所述第一操作包含：在所述表面的所述N-MOS区域中外延生长含Ge的材料；
执行第二操作，所述第二操作包含：在所述表面的所述N-MOS区域中外延生长含III-V族化合物的材料；
依次地重复所述第一操作与所述第二操作；
在每一次外延生长Ge材料的第一操作之后且在每一次外延生长III-V族化合物材料的第二操作之前，执行包含以下步骤的软性等离子体表面处理工艺：
(a)将电子束引导至腔室的处理区域中，所述腔室包含所述半导体工件，所述电子束在传播方向上传播通过所述处理区域，所述传播方向总体上平行于所述表面的平面；以及
(b)将工艺气体引入所述腔室中，所述工艺气体包含表面处理前体。
2.如权利要求1所述的方法，所述方法进一步包含以下步骤：将所述腔室中的等离子体的离子能量等级维持为低于所述表面的材料的束缚能。
3.如权利要求1所述的方法，其中所述工艺气体包含：含氮的钝化物质前体气体。
4.如权利要求1所述的方法，其中所述工艺气体包含：含氢的原生氧化物去除物质前体气体。
5.如权利要求1所述的方法，其中所述工艺气体包含清洁物质前体气体，所述清洁物质前体气体包含HBr或HCl中的至少一者。
6.如权利要求1所述的方法，所述方法进一步包含以下步骤：将RF偏置功率耦接至所述工件；以及调整所述RF偏置功率的等级，以朝向所述表面的材料的束缚能增加所述处理区域中的等离子体的离子能量的等级。
7.如权利要求6所述的方法，所述方法进一步包含以下步骤：使所述工件暴露于所述等离子体，直到已从所述表面去除了选择数量的原子层为止。
8.如权利要求1所述的方法，其中在所述表面中至少形成P-MOS区域的步骤包含以下步骤：
在所述表面中外延生长包含下列各项中的至少一者的材料：(a)Ge或(b)Ge与Si。
9.如权利要求1所述的方法，其中所述工艺气体包含原生氧化物去除物质前体气体，并且所述方法进一步包含以下步骤：在所述表面上沉积界面氧化物层。
10.一种用于处理半导体工件的方法，所述半导体工件具有表面，所述方法包含以下步骤：
在所述表面中形成凹部；
在软性等离子体处理工艺中清洁所述凹部的被暴露的部分，所述软性等离子体处理工艺包含：
(a)将电子束引导至腔室的处理区域中，所述腔室包含所述半导体工件，所述电子束在传播方向上传播通过所述处理区域，所述传播方向总体上平行于所述表面的平面；以及
(b)将工艺气体引入所述腔室中，所述工艺气体包含表面处理前体。
11.如权利要求10所述的方法，其中所述凹部包含P-MOS凹部，并且所述方法进一步包含以下步骤：在所述P-MOS凹部中生长Ge材料或含Ge材料的外延层。
12.如权利要求10所述的方法，其中所述凹部包含N-MOS凹部，并且所述方法进一步包含以下步骤：在所述N-MOS凹部中生长III-V族化合物材料的外延层。
13.一种用于制造半导体结构的方法，包含以下步骤：
蚀刻半导体工件以形成具有表面的半导体结构，所述表面由层覆盖，所述层包含氧化物或氮化物中的至少一者；
蚀穿所述层以形成至所述表面的触点开口；
清洁通过形成所述触点开口而暴露的所述表面的区域，所述清洁步骤包含以下步骤：
(a)生成电子束，所述电子束平行于所述工件的平面而传播通过处理区域，所述处理区域覆在所述表面上方；
(b)将清洁物质前体工艺气体引入所述处理区域中以在所述处理区域中形成等离子体；以及
在所述触点开口中沉积金属。
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