TWM485486U - 斷電回復追蹤記錄器 - Google Patents

Description

斷電回復追蹤記錄器

本創作係有關一種斷電回復追蹤記錄器，特別是關於一種可進行黑箱及白箱斷電測試的斷電回復追蹤記錄器。

非揮發性記憶體，例如快閃記憶體，是嵌入式系統中的一個重要構件。基於快閃記憶體本身的特性，當其電源非預期的停止供給時，若無適當的斷電回復機制，則可能造成重要資料的流失，甚至造成嵌入式系統的當機。因此，斷電測試是嵌入式系統的一個重要測試項目，用以測試當嵌入式系統隨機或主動斷電時，是否可以從斷電狀態回復。

傳統嵌入式系統的斷電測試屬於黑箱（black box）斷電測試，亦即，僅能依據嵌入式系統之外部電源接頭的狀態來進行斷電測試。此種斷電測試的缺點在於無法正確的得知斷電的時間點，也無法得知記憶體的相關斷電行為。因此，往往造成斷電測試時必須以嘗試錯誤方式來遞迴進行測試，不但無法確保測試結果的正確性，且無法有效縮短測試時間。

因此，亟需提出一種新穎的斷電回復測試機制，用以改善傳統嵌入式系統的斷電測試的缺失。

鑑於上述，本創作實施例的目的之一在於提出一種斷電回復追蹤記錄器，其不但可以進行黑箱斷電測試，更能進行白箱斷電測試，用以確保測試結果的正確性，且有效縮短測試時間。

根據本創作實施例，斷電回復追蹤記錄器包含至少一處理器及第一邏輯電路。該至少一處理器可發出第一控制信號給一系統電源供應器，以提供系統電源至一嵌入式系統的嵌入式平台。第一邏輯電路接收嵌入式系統的控制器發出的第二控制信號以及該至少一處理器發出的第三控制信號，用以控制記憶體電源供應器，以切斷至嵌入式系統的記憶體的電源。其中該至少一處理器可監控嵌入式系統的控制器與記憶體之間的後端介面，據以發出第四控制信號至記憶體電源供應器，以切斷至嵌入式系統的記憶體的電源。

第一圖顯示本創作第一實施例之斷電回復追蹤記錄器（以下簡稱記錄器）100的系統方塊圖，其可應用以進行嵌入式系統120（例如行動電話或平板電腦）的斷電測試。根據本實施例之記錄器100，不但可以進行黑箱（black box）斷電測試，亦即，依據嵌入式系統120之（外部）電源接頭的狀態來進行斷電測試，本實施例之記錄器100更能進行白箱（white box）斷電測試，亦即，可以依據嵌入式系統的內部狀態來進行斷電測試。

本實施例之記錄器100包含至少一處理器（processor）。在第一圖所示的實施例中，記錄器100使用了二處理器：中央處理單元（CPU）11與微處理單元（MCU）12。其中，微處理單元12用以執行專屬或特定工作，其執行速度一般較快於中央處理單元11。在一例子中，微處理單元12係以可程式化邏輯閘陣列（field-programmable gate array, FPGA）來實施。中央處理單元11與微處理單元12之間的內部匯流排101可使用內部整合電路（I² C），其為一種串列通訊匯流排，然而也可使用其他協定的匯流排。中央處理單元11藉由第一外部匯流排102而與（外部）主機130（例如電腦）通信，其中，第一外部匯流排102可使用通用非同步收發傳輸器（Universal Asynchronous Receiver/Transmitter, UART）協定，其屬於一種非同步收發傳輸匯流排，然而也可使用其他協定的匯流排。

如第一圖所示，嵌入式系統120主要包含嵌入式平台21、控制器22與記憶體23（例如快閃記憶體）。其中，嵌入式平台21從系統電源供應器140得到系統電源（例如市電）。此外，嵌入式平台21還可藉由第二外部匯流排121而與（外部）主機130（例如電腦）通信。第二外部匯流排121的匯流排協定可同於第一外部匯流排102，然而也可使用其他協定的匯流排。藉由第二外部匯流排121，主機130可更進一步得知嵌入式系統120的狀態，以利斷電測試的有效進行。

嵌入式平台21與控制器22之間可藉由內部介面（interface）122雙向傳送信號，控制器22與記憶體23之間可藉由後端（back end）介面123雙向傳送信號。記憶體23從記憶體電源供應器150得到記憶體電源（例如3.3伏特）。

如前所述，本實施例之記錄器100可進行黑箱斷電測試。在此斷電測試模式下，中央處理單元11會發出第一控制信號103給系統電源供應器140，令其斷絕嵌入式平台21的系統電源供給。

根據本實施例的特徵之一，嵌入式系統120的控制器22可發出第二控制信號104給記憶體電源供應器150，令其斷絕記憶體23的記憶體電源供給，以進行第一種白箱斷電測試。為了讓嵌入式系統120能與中央處理單元11作進一步的協調，本實施例還使用第一邏輯電路13，例如反或閘（NOR），使得中央處理單元11可藉由第三控制信號105以決定是否讓第二控制信號104通過以到達記憶體電源供應器150。例如，當第二控制信號104通過而到達記憶體電源供應器150，則會切斷至嵌入式系統120的記憶體23的電源。

根據本實施例的另一特徵，微處理單元12可監測後端介面123當中的信號，據以發出第四控制信號106給記憶體電源供應器150，以切斷至嵌入式系統120的記憶體23的電源，以進行第二種白箱斷電測試。為了讓嵌入式系統120能與微處理單元12作進一步的協調，本實施例還使用第二邏輯電路14，例如或閘（OR），用以決定究竟是否讓第四控制信號106或者是第二控制信號104通過以到達記憶體電源供應器150。

第二圖顯示本創作第二實施例之斷電回復追蹤記錄器（以下簡稱記錄器）200的系統方塊圖。在本實施例中，由於中央處理單元11的處理能力已足夠，因此本實施例的記錄器200僅使用了一個處理器，亦即中央處理單元11。前述微處理單元12所執行的動作或功能皆由中央處理單元11來進行。

第三圖顯示本創作第三實施例之斷電回復追蹤記錄器（以下簡稱記錄器）300的系統方塊圖。在本實施例中，由於中央處理單元11的處理能力足以涵蓋主機130的工作，因此本實施例可省略主機130，前述主機130所執行的動作或功能皆由中央處理單元11來進行。

以上所述僅為本創作之較佳實施例而已，並非用以限定本創作之申請專利範圍；凡其它未脫離創作所揭示之精神下所完成之等效改變或修飾，均應包含在下述之申請專利範圍內。

100‧‧‧斷電回復追蹤記錄器
200‧‧‧斷電回復追蹤記錄器
300‧‧‧斷電回復追蹤記錄器
11‧‧‧中央處理單元
12‧‧‧微處理單元
13‧‧‧第一邏輯電路
14‧‧‧第二邏輯電路
101‧‧‧內部匯流排
102‧‧‧第一外部匯流排
103‧‧‧第一控制信號
104‧‧‧第二控制信號
105‧‧‧第三控制信號
106‧‧‧第四控制信號
120‧‧‧嵌入式系統
21‧‧‧嵌入式平台
22‧‧‧控制器
23‧‧‧記憶體
121‧‧‧第二外部匯流排
122‧‧‧內部介面
123‧‧‧後端介面
130‧‧‧主機
140‧‧‧系統電源供應器
150‧‧‧記憶體電源供應器

第一圖顯示本創作第一實施例之斷電回復追蹤記錄器的系統方塊圖。 第二圖顯示本創作第二實施例之斷電回復追蹤記錄器的系統方塊圖。 第三圖顯示本創作第三實施例之斷電回復追蹤記錄器的系統方塊圖。

100‧‧‧斷電回復追蹤記錄器

11‧‧‧中央處理單元

12‧‧‧微處理單元

13‧‧‧第一邏輯電路

14‧‧‧第二邏輯電路

101‧‧‧內部匯流排

102‧‧‧第一外部匯流排

103‧‧‧第一控制信號

104‧‧‧第二控制信號

105‧‧‧第三控制信號

106‧‧‧第四控制信號

120‧‧‧嵌入式系統

21‧‧‧嵌入式平台

22‧‧‧控制器

23‧‧‧記憶體

121‧‧‧第二外部匯流排

122‧‧‧內部介面

123‧‧‧後端介面

130‧‧‧主機

140‧‧‧系統電源供應器

150‧‧‧記憶體電源供應器

Claims (10)

1. 一種斷電回復追蹤記錄器，包含：        至少一處理器，可發出第一控制信號給一系統電源供應器，以提供系統電源至一嵌入式系統的嵌入式平台；及        第一邏輯電路，接收該嵌入式系統的控制器發出的第二控制信號以及該至少一處理器發出的第三控制信號，用以控制一記憶體電源供應器，以切斷至該嵌入式系統的記憶體的電源；        其中該至少一處理器可監控該嵌入式系統的控制器與記憶體之間的後端介面，據以發出第四控制信號至該記憶體電源供應器，以切斷至該嵌入式系統的記憶體的電源。
2. 根據申請專利範圍第1項所述之斷電回復追蹤記錄器，更包含第二邏輯電路，接收該第一邏輯電路的輸出與該第四控制信號，用以決定該第二控制信號與該第四控制信號其中之一通過而到達該記憶體電源供應器。
3. 根據申請專利範圍第1項所述之斷電回復追蹤記錄器，其中該至少一處理器藉由第一外部匯流排與一主機通信。
4. 根據申請專利範圍第3項所述之斷電回復追蹤記錄器，其中該主機藉由第二外部匯流排與該嵌入式平台通信。
5. 根據申請專利範圍第1項所述之斷電回復追蹤記錄器，其中該至少一處理器包含：        一中央處理單元；及 一微處理單元，藉由內部匯流排與該中央處理單元通信。
6. 根據申請專利範圍第5項所述之斷電回復追蹤記錄器，其中該微處理單元包含可程式化邏輯閘陣列。
7. 根據申請專利範圍第5項所述之斷電回復追蹤記錄器，其中該第一控制信號與該第三控制信號係由該中央處理單元發出。
8. 根據申請專利範圍第5項所述之斷電回復追蹤記錄器，其中該第四控制信號係由該微處理單元發出。
9. 根據申請專利範圍第1項所述之斷電回復追蹤記錄器，其中該第一邏輯電路包含反或閘。
10. 根據申請專利範圍第2項所述之斷電回復追蹤記錄器，其中該第二邏輯電路包含或閘。