KR20210110734A - 메모리 애플리케이션들을 위한 수직 트랜지스터 제작 - Google Patents

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KR20210110734A
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substrate
memory cell
film stack
channel layer
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KR1020217026935A
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재수 안
토마스 권
마헨드라 파카라
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어플라이드 머티어리얼스, 인코포레이티드
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Abstract

본 개시내용의 실시예들은 3차원(3D) 스택킹된 메모리 셀 반도체 디바이스들을 제조하기 위한 정확한 프로파일들 및 치수 제어로 계단형 구조들을 형성하기 위한 장치 및 방법들을 제공한다. 일 실시예에서, 메모리 셀 디바이스는, 기판 상에 수평으로 형성된 교번적인 쌍들의 유전체 층들과 전도성 구조들을 포함하는 막 스택, 막 스택에 형성된 개구 ― 개구는 채널 층 및 중앙 충전 층으로 충전됨 ―, 및 전도성 구조와 채널 층 사이에 배치된 보호 라이너 층을 포함한다.

Description

메모리 애플리케이션들을 위한 수직 트랜지스터 제작
[0001] 본 개시내용의 실시예들은 일반적으로, 수직형 메모리 셀 반도체 디바이스(vertical type memory cell semiconductor device)를 제조하는 방법들에 관한 것으로, 더 구체적으로는, 반도체 제조 애플리케이션들을 위한 계단형 구조들(stair-like structures)을 갖는 수직형 메모리 셀 반도체 디바이스를 제조하는 방법들에 관한 것이다.
[0002] 1/2 미크론 이하의(sub-half micron) 그리고 더 작은 피처(feature)들을 신뢰할 수 있게 생성하는 것은 반도체 디바이스들의 차세대 VLSI(very large-scale integration) 및 ULSI(ultra large-scale integration)에 대한 핵심 기술적 과제들 중 하나이다. 그러나, 회로 기술이 한계들에 부딪힘에 따라, VLSI 및 ULSI 상호연결(interconnect) 기술의 축소되는 치수들은, 프로세싱 능력들에 추가적인 요구들을 부과하였다. 기판 상의 게이트 구조들의 신뢰할 수 있는 형성은, VLSI 및 ULSI 성공, 및 개별적인 기판들 및 다이의 회로 밀도 및 품질을 증가시키기 위한 계속되는 노력에 중요하다.
[0003] 포토레지스트 층과 같은 패터닝된 마스크는 일반적으로 에칭 프로세스에 의해 기판 상에 게이트 구조, STI(shallow trench isolation), 바이트 라인들 등과 같은 구조들을 형성하는 데 사용된다. 패터닝된 마스크는 종래 방식으로는 리소그래피 프로세스를 사용하여 원하는 임계 치수들을 갖는 패턴을 포토레지스트 층에 광학적으로 전사함으로써 제작된다. 그런 다음, 포토레지스트 층이 현상되어 포토레지스트의 원하지 않는 부분을 제거함으로써, 나머지 포토레지스트에 개구들을 생성한다.
[0004] 차세대 디바이스들 및 구조들의 제작을 가능하게 하기 위해, 트랜지스터들의 성능을 개선하기 위하여 반도체 메모리 칩들의 3차원(3D) 스택킹(stacking)이 대개 활용된다. 통상적인 2차원 대신에 3차원으로 트랜지스터들을 배열함으로써, 다수의 트랜지스터들은 IC(integrated circuit)들에서 서로에 대해 매우 가깝게 배치될 수 있다. 반도체 칩들의 3차원(3D) 스택킹은 와이어(wire) 길이들을 감소시키고, 와이어링 지연(wiring delay)을 낮게 유지한다. 반도체 칩들의 3차원(3D) 스택킹의 제조 시에, 계단형 구조들이 대개 활용되어, 다수의 상호연결 구조들이 그 위에 배치되어 고밀도의 수직 트랜지스터 디바이스들을 형성하는 것을 가능하게 한다.
[0005] 기판 상에 배치된 막 스택에 계단형 구조들을 형성할 때, 포토레지스트 트리밍(trimming) 프로세스와 함께 에칭 프로세스가 반복적으로 수행되어, 순차적으로 트리밍된 포토레지스트 층을 에칭 마스크들로서 이용해 막 스택을 에칭한다. 도 1a에 묘사된 예시적인 실시예에서, 트리밍된 포토레지스트 층(도시되지 않음)은 반도체 디바이스(100)를 형성하기 위해, 기판(104) 상에 배치된 막 스택(120) 상으로 구조들을 전사하여 기판(104) 상에 계단형 구조들(110)을 형성하는 에칭 마스크 층으로서의 역할을 할 수 있다. 막 스택(120)은 전형적으로 도 1b에 도시된 바와 같이, 전도성 층들 또는 절연 층들인 층들(120a, 120b)의 교번적인 층들(120a1, 120b1, 120a2, 120b2, ……, 120a5, 120b5로서 도시됨)을 포함한다. 에칭 동안, 포토레지스트 층은 상이한 폭들을 갖는 계단형 구조들(110)을 형성하기 위한 에칭 마스크로서의 역할을 하면서 상이한 치수들로 순차적으로 트리밍된다.
[0006] 기판(104) 상에 계단형 구조들(110)을 제조하는 동안, 계단형 구조들(110)에 형성된 각각의 계단은, 도 1a 및 도 1b에 도시된 바와 같이, 채널들(125)(예컨대, 개구들)이 상부에 형성되는 것을 가능하게 하도록 그 각각의 계단의 의도된 폭을 갖는다. 더 높은 디바이스 성능이 요구되는 일부 실시예들에서, 상이한 재료들의 교번적인 층들(120a, 120b)이 활용될 수 있다. 예컨대, 더 높은 전기 이동성의 디바이스 성능이 요구되는 경우, 계단형 구조들(110)에 금속 전도성 재료가 대개 활용된다. 일 예에서, 교번적인 층들(120a, 120b) 중 제2 층(120b)(도 1b에 120b1,……, 120b5로 도시됨)은, 도 1c에 묘사된 바와 같이, 계단형 구조들(110)로부터 제거되고 금속 함유 층(150)으로 대체되어 디바이스(100)의 전기적 성능을 개선할 수 있다. 그러나, 도 1c에 묘사된 바와 같이, 계단형 구조들(110)로부터 원래의 제2 층(120b)(도 1b에 120b1,……, 120b5로 도시됨)을 제거하여 금속 함유 층(150)으로 대체 또는 삽입할 때, 금속 함유 층(150) 사이의 계면(130)에서의 선택적 에칭으로 인해 계면에서 잔류물들 및/또는 표면 거칠기(152)가 대개 발견되며, 따라서, 계면(130)에서 불량한 전기 접촉을 생성하여, 결국 디바이스 고장 또는 전기적 성능 저하로 이어진다.
[0007] 따라서, 반도체 디바이스들의 3차원(3D) 스택킹을 위한 정확한 프로파일들 및 치수 제어로 계단형 구조들을 형성하기 위한 개선된 방법들 및 장치가 필요하다.
[0008] 본 개시내용의 실시예들은 3차원(3D) 스택킹된 메모리 셀 반도체 디바이스들을 제조하기 위한 정확한 프로파일들 및 치수 제어로 계단형 구조들을 형성하기 위한 장치 및 방법들을 제공한다. 일 실시예에서, 메모리 셀 디바이스는, 기판 상에 수평으로 형성된 교번적인 쌍들의 유전체 층들과 전도성 구조들을 포함하는 막 스택, 막 스택에 형성된 개구 ― 개구는 채널 층 및 중앙 충전 층(center filling layer)으로 충전됨 ―, 및 전도성 구조와 채널 층 사이에 배치된 보호 라이너 층을 포함한다.
[0009] 다른 실시예에서, 기판 상의 메모리 디바이스의 방법은, 제1 층 및 제2 층을 포함하는 막 스택에 개구를 형성하는 단계, 개구를 하나 이상의 층들로 충전하는 단계 ― 하나 이상의 층들은 채널 층을 포함함 ―, 채널 층의 일부를 노출시키기 위해 막 스택으로부터 제1 층을 선택적으로 제거하는 단계, 보호 라이너 층을 형성하기 위해 채널 층의 일부를 선택적으로 산화시키는 단계, 및 공간을 전도성 구조로 충전하는 단계를 포함한다.
[0010] 또 다른 실시예에서, 기판 상에 계단형 구조들을 형성하는 방법은, 막 스택에 형성된 유전체 층들 사이에 정의된 공간에 의해 노출된 채널 층의 일부를 선택적으로 산화시키는 단계 ― 막 스택은 채널 층을 포함하는 다층 구조에 의해 충전된 중앙 개구를 가짐 ―, 채널 층의 일부 상에 보호 라이너 층을 형성하는 단계, 및 보호 라이너 층과 접촉하는 강유전성 층(ferroelectric layer)을 형성하는 단계를 포함하며, 배리어 층은 고(high) 유전 상수 재료이다.
[0011] 본 개시내용의 상기 열거된 특징들이 상세히 이해될 수 있는 방식으로, 앞서 간략히 요약된 본 개시내용의 보다 구체적인 설명이 실시예들을 참조로 하여 이루어질 수 있는데, 이러한 실시예들의 일부는 첨부된 도면들에 예시되어 있다. 그러나, 첨부된 도면들은 본 개시내용의 단지 전형적인 실시예들을 예시하는 것이므로 본 개시내용의 범위를 제한하는 것으로 간주되지 않아야 한다는 것이 주목되어야 하는데, 이는 본 개시내용이 다른 균등하게 유효한 실시예들을 허용할 수 있기 때문이다.
[0012] 도 1a는 기판 상에 형성된 종래의 계단형 구조들의 개략적인 단면도를 묘사하고;
[0013] 도 1b 및 도 1c는 도 1a의 기판 상에 형성된 종래의 계단형 구조들의 개략적인 부분 단면도들을 묘사하고;
[0014] 도 2는 본 개시내용의 일 실시예에 따른, 기판 상의 계단형 구조들에 금속 함유 층을 형성하는 데 활용되는 장치를 묘사하고;
[0015] 도 3은 본 개시내용의 일 실시예에 따른, 기판 상에 계단형 구조들을 형성하는 데 활용되는 장치를 묘사하고;
[0016] 도 4는 도 2 및 도 3의 장치를 포함하는 클러스터 프로세싱 시스템의 개략도를 묘사하고;
[0017] 도 5는 본 개시내용의 일 실시예에 따른, 기판 상에 형성된 메모리 셀 구조들을 위한 방법의 흐름도를 묘사하고; 그리고
[0018] 도 6a - 도 6b, 도 7, 도 8, 도 9 및 도 10은 도 5에 묘사된 실시예에 따라 기판 상에 형성된 메모리 셀 구조들을 제조하기 위한 시퀀스를 묘사한다.
[0019] 이해를 용이하게 하기 위해, 도면들에 대해 공통인 동일한 엘리먼트들을 지정하기 위해 가능한 경우 동일한 참조 번호들이 사용되었다. 일 실시예의 엘리먼트들 및 특징들이 추가의 언급없이 다른 실시예들에 유익하게 통합될 수 있음이 고려된다.
[0020] 그러나, 첨부된 도면들은 본 개시내용의 단지 예시적인 실시예들을 예시하는 것이므로 본 개시내용의 범위를 제한하는 것으로 간주되지 않아야 한다는 것이 주목되어야 하는데, 이는 본 개시내용이 다른 균등하게 유효한 실시예들을 허용할 수 있기 때문이다.
[0021] 본 개시내용은 반도체 디바이스들의 3차원(3D) 메모리 셀들을 위한 계단형 구조들을 기판 상에 형성하기 위한 방법들을 제공한다. 일 예에서, 선택적 증착 및 선택적 패터닝/에칭 프로세스와 함께 계면에서 보호 계면 층(예컨대, 계면 산화 층)을 활용함으로써, 제조 중에 양호한 계면 관리, 우수한 전기적 성능 및 양호한 프로세스 제어가 획득될 수 있다. 일 예에서, 3차원(3D) 스택킹 반도체 디바이스들을 위한 메모리 셀들을 형성하는 방법은 계단형 구조들을 형성하기 위해 막 스택으로부터 특정 타입의 재료를 제거할 때 보호 산화 층을 활용할 수 있다. 게다가, 계단형 구조들의 일부를 전도성 구조들로 대체하기 위해 고 유전 상수 재료가 전도성 재료와 함께 형성되도록 활용된다. 계면/보호 산화 층은 제거 프로세스 동안 보호되고 온전한 상태로 유지되고, 그에 따라, 계면 프로파일 및 토포그래피의 양호한 제어를 제공한다. 따라서, 고 유전 상수 재료뿐만 아니라 전도성 재료를 포함하는 전도성 구조가 계단형 구조들에 형성된 후 계면에서의 양호한 전기 접촉이 획득될 수 있으며, 그에 따라, 원하는 전기적 성능을 메모리 셀들에 제공한다.
[0022] 도 2는 반도체 디바이스 제조를 위한 반도체 상호연결 구조들로서 활용될 수 있는 플라즈마 증착 프로세스(예컨대, 플라즈마 강화 CVD 또는 금속 유기 CVD)를 수행하기에 적합한 플라즈마 프로세싱 챔버(232)의 단면도이다. 프로세싱 챔버(232)는, 캘리포니아, 산타클라라의 Applied Materials, Inc.로부터 입수가능한 적합하게 구성된 CENTURA®, PRODUCER® SE 또는 PRODUCER® GT 또는 PRODUCER® XP 프로세싱 시스템일 수 있다. 다른 제조사들에 의해 생산된 프로세싱 시스템들을 포함하는 다른 프로세싱 시스템들이, 본원에서 설명되는 실시예들로부터 이익을 얻을 수 있음이 고려된다.
[0023] 프로세싱 챔버(232)는 챔버 바디(251)를 포함한다. 챔버 바디(251)는 내부 볼륨(226)을 정의하는 덮개(lid)(225), 측벽(201) 및 최하부 벽(222)을 포함한다.
[0024] 기판 지지 페디스털(250)이 챔버 바디(251)의 내부 볼륨(126)에 제공된다. 페디스털(250)은 알루미늄, 세라믹, 알루미늄 나이트라이드, 및 다른 적합한 재료들로 제작될 수 있다. 일 실시예에서, 페디스털(250)은, 페디스털(250)에 대한 열적 손상을 야기하지 않으면서, 고온 환경, 이를테면, 플라즈마 프로세스 환경에서 사용하기에 적합한 재료인 세라믹 재료, 이를테면, 알루미늄 나이트라이드로 제작된다. 페디스털(250)은 리프트 메커니즘(도시되지 않음)을 사용하여 챔버 바디(251) 내부에서 수직 방향으로 이동될 수 있다.
[0025] 페디스털(250)은 페디스털(250) 상에 지지되는 기판(290)의 온도를 제어하기에 적합한 임베딩된 가열기 엘리먼트(270)를 포함할 수 있다. 일 실시예에서, 페디스털(250)은, 전력 공급부(206)로부터 가열기 엘리먼트(270)로 전류를 인가함으로써 저항성으로 가열될 수 있다. 일 실시예에서, 가열기 엘리먼트(270)는 니켈-철-크롬 합금(예컨대, INCOLOY®) 외장 튜브(sheath tube) 내에 캡슐화된 니켈-크롬 와이어로 제조될 수 있다. 전력 공급부(206)로부터 공급되는 전류는, 가열기 엘리먼트(270)에 의해 생성되는 열을 제어하기 위해 제어기(210)에 의해 조절되고, 그에 따라, 임의의 적합한 온도 범위에서 막 증착 동안 기판(290) 및 페디스털(250)을 실질적으로 일정한 온도로 유지한다. 다른 실시예에서, 페디스털은 필요에 따라 실온으로 유지될 수 있다. 또 다른 실시예에서, 페디스털(250)은 또한, 필요에 따라 실온보다 더 낮은 범위로 페디스털(250)을 냉각시키기 위해, 필요에 따라 칠러(chiller)(도시되지 않음)를 포함할 수 있다. 공급되는 전류는, 페디스털(250)의 온도를 약 100℃ 내지 약 700℃ 사이에서 선택적으로 제어하도록 조정될 수 있다.
[0026] 종래의 방식으로 기판 지지 페디스털(250)의 온도를 모니터링하기 위해, 온도 센서(272), 이를테면, 서모커플(thermocouple)이 기판 지지 페디스털(250) 내에 임베딩될 수 있다. 측정된 온도는, 기판을 원하는 온도로 유지하도록 가열기 엘리먼트(270)에 공급되는 전력을 제어하기 위해 제어기(210)에 의해 사용된다.
[0027] 페디스털(250)은 일반적으로, 페디스털(250)을 관통하여 배치된 복수의 리프트 핀들(도시되지 않음)을 포함하며, 복수의 리프트 핀들은, 페디스털(250)로부터 기판(290)을 리프팅하고 종래의 방식으로 로봇(도시되지 않음)을 이용한 기판(290)의 교환을 가능하게 하도록 구성된다.
[0028] 페디스털(250)은 페디스털(250) 상에 기판(290)을 유지하기 위한 적어도 하나의 전극(292)을 포함한다. 전극(292)은 종래에 알려진 바와 같이, 페디스털 표면에 기판(290)을 홀딩하는 정전기력을 발생시키도록 척킹 전력 소스(208)에 의해 구동된다. 대안으로, 기판(290)은 클램핑, 진공 또는 중력에 의해 페디스털(250)에 유지될 수 있다.
[0029] 일 실시예에서, 페디스털(250)은, 2개의 RF 바이어스 전력 소스들(284, 286)로서 도 2에 도시된 적어도 하나의 RF 바이어스 전력 소스에 커플링된 전극(292)이 내부에 임베딩된 캐소드로 구성된다. 도 2에 묘사된 예는 2개의 RF 바이어스 전력 소스들(284, 286)을 도시하지만, RF 바이어스 전력 소스들의 수는 필요에 따라 임의의 수일 수 있다는 점이 주목된다. RF 바이어스 전력 소스들(284, 286)은 페디스털(250)에 배치된 전극(292)과 프로세싱 챔버(232)의 가스 분배 플레이트(242) 또는 덮개(225)와 같은 다른 전극 사이에 커플링된다. RF 바이어스 전력 소스(284, 286)는 프로세싱 챔버(232)의 프로세싱 구역에 배치된 가스들로부터 형성된 플라즈마 방전을 여기시키고 지속시킨다.
[0030] 도 2에 묘사된 실시예에서, 듀얼 RF 바이어스 전력 소스들(284, 286)이 매칭 회로(204)를 통해 페디스털(250)에 배치된 전극(292)에 커플링된다. RF 바이어스 전력 소스(284, 286)에 의해 생성된 신호는 매칭 회로(204)를 거쳐 단일 공급부(single feed)를 통해 페디스털(250)로 전달되어, 플라즈마 프로세싱 챔버(232)에 제공된 가스 혼합물을 이온화시킴으로써, 증착 또는 다른 플라즈마 강화 프로세스를 수행하는 데 필요한 이온 에너지를 제공한다. RF 바이어스 전력 소스들(284, 286)은 일반적으로, 약 50 kHz 내지 약 200 MHz의 주파수 및 약 0 와트 내지 약 5000 와트의 전력을 갖는 RF 신호를 생성할 수 있다.
[0031] 진공 펌프(202)가 챔버 바디(251)의 최하부(222)에 형성된 포트에 커플링된다. 진공 펌프(202)는 챔버 바디(251) 내에 원하는 가스 압력을 유지하는 데 사용된다. 진공 펌프(202)는 또한, 프로세싱 후 가스(post-processing gas)들 및 프로세스의 부산물들을 챔버 바디(251)로부터 진공배기(evacuate)한다.
[0032] 프로세싱 챔버(232)는 프로세싱 챔버(232)의 덮개(225)를 통해 커플링된 하나 이상의 가스 전달 통로들(244)을 포함한다. 가스 전달 통로들(244) 및 진공 펌프(202)는, 미립자(particulate) 오염을 최소화하기 위해 내부 볼륨(226) 내에 층류를 유도하도록 프로세싱 챔버(232)의 대향 단부들에 포지셔닝된다.
[0033] 가스 전달 통로(244)는 원격 플라즈마 소스(RPS; remote plasma source)(248)를 통해 가스 패널(293)에 커플링되어 가스 혼합물을 내부 볼륨(226) 내에 제공한다. 일 실시예에서, 가스 전달 통로(244)를 통해 공급되는 가스 혼합물은 가스 전달 통로(244) 아래에 배치된 가스 분배 플레이트(242)를 통해 추가로 전달될 수 있다. 일 예에서, 복수의 애퍼처들(243)을 갖는 가스 분배 플레이트(242)는 페디스털(250) 위의, 챔버 바디(251)의 덮개(225)에 커플링된다. 가스 분배 플레이트(242)의 애퍼처들(243)은 가스 패널(293)로부터 챔버 바디(251) 내로 프로세스 가스들을 유입시키는 데 활용된다. 애퍼처들(243)은, 상이한 프로세스 요건들에 대한 다양한 프로세스 가스들의 유동을 가능하게 하기 위해 상이한 크기들, 수, 분포들, 형상, 설계, 및 직경들을 가질 수 있다. 기판(290)의 표면(291) 상에서의 재료의 증착을 유발하는, 프로세스 가스들의 열적 분해를 향상시키기 위해, 가스 분배 플레이트(242)에서 나가는 프로세스 가스 혼합물로부터 플라즈마가 형성된다.
[0034] 가스 분배 플레이트(242)와 기판 지지 페디스털(250)은 내부 볼륨(226)에 한 쌍의 이격된 전극들로 형성될 수 있다. 하나 이상의 RF 소스들(247)은 가스 분배 플레이트(242)와 페디스털(250) 사이의 플라즈마의 생성을 가능하게 하기 위해, 매칭 네트워크(245)를 통해 가스 분배 플레이트(242)에 바이어스 전위를 제공한다. 대안적으로, RF 소스들(247) 및 매칭 네트워크(245)는 가스 분배 플레이트(242), 기판 지지 페디스털(250)에 커플링될 수 있거나, 또는 가스 분배 플레이트(242) 및 기판 지지 페디스털(250) 둘 모두에 커플링될 수 있거나, 또는 챔버 바디(251) 외부에 배치된 안테나(도시되지 않음)에 커플링될 수 있다. 일 실시예에서, RF 소스들(247)은 약 30 kHz 내지 약 13.6 MHz의 주파수로 약 10 와트 내지 약 3000 와트를 제공할 수 있다. 대안적으로, RF 소스(247)는 내부 볼륨(226)에서의 플라즈마의 생성을 보조하는 마이크로파 전력을 가스 분배 플레이트(242)에 제공하는 마이크로파 생성기일 수 있다.
[0035] 가스 패널(293)로부터 공급될 수 있는 가스들의 예들은 실리콘 함유 가스, 불소 함유 가스, 산소 함유 가스, 수소 함유 가스, 불활성 가스 및 캐리어 가스들을 포함할 수 있다. 반응 가스들의 적합한 예들은 실리콘 함유 가스, 이를테면, SiH4, Si2H6, SiF4, SiH2Cl2, Si4H10, Si5H12, TEOS 등을 포함한다. 적합한 캐리어 가스는 질소(N2), 아르곤(Ar), 수소(H2), 알칸들, 알켄들, 헬륨(He), 산소(O2), 오존(O3), 수증기(H2O) 등을 포함한다.
[0036] 일 실시예에서, 원격 플라즈마 소스(RPS)(248)는 대안적으로, 가스 패널(293)로부터 내부 볼륨(226) 내로 공급되는 가스들로부터 플라즈마를 형성하는 것을 보조하기 위해 가스 전달 통로들(244)에 커플링될 수 있다. 원격 플라즈마 소스(248)는 가스 패널(293)에 의해 제공된 가스 혼합물로부터 형성된 플라즈마를 프로세싱 챔버(232)에 제공한다.
[0037] 제어기(210)는, 프로세스 시퀀스를 제어하고 가스 패널(293)로부터의 가스 유동들을 조절하는 데 활용되는, CPU(central processing unit)(212), 메모리(216), 및 지원 회로(214)를 포함한다. CPU(212)는 산업 현장에서 사용될 수 있는 임의의 형태의 범용 컴퓨터 프로세서일 수 있다. 소프트웨어 루틴들은 메모리(216), 이를테면, 랜덤 액세스 메모리, 판독 전용 메모리, 플로피, 또는 하드 디스크 드라이브, 또는 다른 형태의 디지털 저장소에 저장될 수 있다. 지원 회로(214)는 통상적으로 CPU(212)에 커플링되며, 캐시, 클록 회로들, 입력/출력 시스템들, 전력 공급부들 등을 포함할 수 있다. 프로세싱 챔버(232)의 다양한 컴포넌트들과 제어기(210) 사이의 양방향 통신들은, 총괄하여 신호 버스들(218)로 지칭되는 많은 신호 케이블들을 통해 핸들링되며, 그러한 신호 버스들(218) 중 일부가 도 2에 예시된다.
[0038] 도 3은 금속 층을 에칭하기 위한 예시적인 프로세싱 챔버(300)에 대한 간략화된 절개도이다. 예시적인 프로세싱 챔버(300)는 기판(290)으로부터 하나 이상의 막 층들을 제거하기에 적합하다. 본 발명으로부터 이익을 얻도록 구성될 수 있는 프로세스 챔버의 일 예는, 캘리포니아, 산타클라라에 소재하는 Applied Materials, Inc.로부터 입수가능한 AdvantEdge Mesa Etch 프로세싱 챔버이다. 다른 제조사들로부터의 프로세스 챔버들을 포함하는 다른 프로세스 챔버들이 본 발명의 실시예들을 실시하도록 구성될 수 있음이 고려된다.
[0039] 프로세싱 챔버(300)는 챔버 볼륨(301)이 내부에 정의된 챔버 바디(305)를 포함한다. 챔버 바디(305)는 접지(326)에 커플링된 측벽들(312) 및 최하부(318)를 갖는다. 측벽들(312)은 프로세싱 챔버(300)의 유지보수 사이클들 사이의 시간을 연장시키기 위한 그리고 측벽들(312)을 보호하기 위한 라이너(315)를 갖는다. 프로세싱 챔버(300)의 챔버 바디(305) 및 관련된 컴포넌트들의 치수들은 제한되지 않으며, 일반적으로, 내부에서 프로세싱될 기판(290)의 크기보다 비례적으로 더 크다. 기판 크기들의 예들은 특히, 200 mm 직경, 250 mm 직경, 300 mm 직경, 및 450 mm 직경을 포함한다.
[0040] 챔버 바디(305)는 챔버 볼륨(301)을 밀봉(enclose)하기 위한 챔버 덮개 조립체(310)를 지지한다. 챔버 바디(305)는 알루미늄 또는 다른 적합한 재료들로 제작될 수 있다. 기판 액세스 포트(313)가 챔버 바디(305)의 측벽(312)을 관통해 형성되어, 프로세싱 챔버(300) 내외로의 기판(290)의 전달을 가능하게 한다. 액세스 포트(313)는 전달 챔버 및/또는 기판 프로세싱 시스템(도시되지 않음)의 다른 챔버들에 커플링될 수 있다.
[0041] 펌핑 포트(345)가 챔버 바디(305)의 측벽(312)을 관통해 형성되어 챔버 볼륨(301)에 연결된다. 펌핑 디바이스(도시되지 않음)가, 챔버 볼륨(301) 내의 압력을 제어하고 진공배기하기 위해 펌핑 포트(345)를 통해 챔버 볼륨(301)에 커플링된다. 펌핑 디바이스는 하나 이상의 펌프들 및 스로틀 밸브들을 포함할 수 있다.
[0042] 가스 패널(360)이, 챔버 볼륨(301) 내로 프로세스 가스들을 공급하기 위해 가스 라인(367)에 의해 챔버 바디(305)에 커플링된다. 가스 패널(360)은 하나 이상의 프로세스 가스 소스들(361, 362, 363, 364)을 포함할 수 있고, 요구되는 경우, 불활성 가스들, 비-반응성 가스들, 및 반응성 가스들을 추가적으로 포함할 수 있다. 가스 패널(360)에 의해 제공될 수 있는 프로세스 가스들의 예들은, 메탄(CH4)을 포함하는 탄화수소 함유 가스, 설퍼 헥사플루오라이드(SF6), 카본 테트라플루오라이드(CF4), 브롬화수소(HBr), 탄화수소 함유 가스, 아르곤 가스(Ar), 염소(Cl2), 질소(N2), 및 산소 가스(O2)를 포함한다(그러나 이에 제한되지 않음). 추가적으로, 프로세스 가스들은, 염소, 불소, 산소 및 수소 함유 가스들, 이를테면, 특히 BCl3, C4F8, C4F6, CHF3, CH2F2, CH3F, NF3, CO2, SO2, CO, 및 H2를 포함할 수 있다.
[0043] 밸브들(366)은 가스 패널(360)로부터의 소스들(361, 362, 363, 364)로부터의 프로세스 가스들의 유동을 제어하고 제어기(365)에 의해 관리된다. 가스 패널(360)로부터 챔버 바디(305)에 공급되는 가스들의 유동은 가스들의 조합들을 포함할 수 있다.
[0044] 덮개 조립체(310)는 노즐(314)을 포함할 수 있다. 노즐(314)은 가스 패널(360)의 소스들(361, 362, 364, 363)로부터 챔버 볼륨(301) 내로 프로세스 가스들을 유입시키기 위한 하나 이상의 포트들을 갖는다. 프로세스 가스들이 프로세싱 챔버(300) 내로 유입된 후에, 가스들은 에너자이징되어(energized) 플라즈마를 형성한다. 하나 이상의 인덕터 코일들과 같은 안테나(348)가 프로세싱 챔버(300)에 인접하게 제공될 수 있다. 안테나 전력 공급부(342)가 매칭 회로(341)를 통해 안테나(348)에 전력을 공급하여, RF 에너지와 같은 에너지를 프로세스 가스에 유도성으로 커플링함으로써, 프로세스 가스로부터 형성된 플라즈마를 프로세싱 챔버(300)의 챔버 볼륨(301) 내에서 유지시킨다. 안테나 전력 공급부(342)에 추가하여 또는 대안적으로, 기판(290) 아래의 그리고/또는 기판(290) 위의 프로세스 전극들이, 챔버 볼륨(301) 내에서 플라즈마를 유지하기 위해, 프로세스 가스들에 RF 전력을 용량성으로 커플링시키는 데 사용될 수 있다. 안테나 전력 공급부(342)의 동작은, 프로세싱 챔버(300) 내의 다른 컴포넌트들의 동작을 또한 제어하는 제어기, 이를테면, 제어기(365)에 의해 제어될 수 있다.
[0045] 기판 지지 페디스털(335)이 프로세싱 동안 기판(290)을 지지하기 위해 챔버 볼륨(301)에 배치된다. 기판 지지 페디스털(335)은 프로세싱 동안 기판(290)을 홀딩하기 위한 정전 척(322)을 포함할 수 있다. 정전 척(ESC)(322)은 기판(290)을 기판 지지 페디스털(335)에 홀딩하기 위해 정전 인력을 사용한다. ESC(322)는 매칭 회로(324)와 통합된 RF 전력 공급부(325)에 의해 전력이 공급된다. ESC(322)는 유전체 바디 내에 임베딩된 전극(321)을 포함한다. RF 전력 공급부(325)는 전극(321)에 약 200 볼트 내지 약 2000 볼트의 RF 척킹 전압을 제공할 수 있다. RF 전력 공급부(325)는 또한, 기판(290)을 척킹 및 디-척킹시키기 위해 DC 전류를 전극(321)으로 지향시킴으로써 그 전극(321)의 동작을 제어하기 위한 시스템 제어기를 포함할 수 있다.
[0046] ESC(322)는 또한, ESC(322) 내에 배치된 전극(351)을 포함할 수 있다. 전극(351)은 전력 소스(350)에 커플링되며, 챔버 볼륨(301) 내에서 프로세스 가스들에 의해 형성된 플라즈마 이온들을 ESC(322) 및 ESC(322) 위에 포지셔닝된 기판(290)으로 끌어당기는 바이어스를 제공한다. 전력 소스(350)는 기판(290)의 프로세싱 동안, 주기적으로 온 및 오프될 수 있거나, 또는 펄싱할 수 있다. ESC(322)는, ESC(322)의 유지보수 수명 사이클을 연장시키기 위해, 플라즈마에 대해 인력이 더 작은 ESC(322)의 측벽을 제조하는 목적을 위해 아이솔레이터(328)를 갖는다. 추가적으로, 기판 지지 페디스털(335)은, 플라즈마 가스들로부터 기판 지지 페디스털(335)의 측벽들을 보호하고 프로세싱 챔버(300)의 유지보수 사이의 시간을 연장시키기 위해, 캐소드 라이너(336)를 가질 수 있다.
[0047] ESC(322)는, 기판을 가열하기 위해 ESC(322)에 배치되고 전력 소스(도시되지 않음)에 연결된 가열기들을 포함할 수 있는 한편, ESC(322)를 지지하는 냉각 베이스(329)는 ESC(322) 및 ESC(322) 상에 배치된 기판(290)의 온도를 유지하기 위해 열 전달 유체를 순환시키기 위한 도관들을 포함할 수 있다. ESC(322)는, 기판(290) 상에 제작되는 디바이스의 열적 버짓에 의해 요구되는 온도 범위에서 수행하도록 구성된다. 예컨대, 특정 실시예들에 대해, ESC(322)는 약 -25℃ 내지 약 500℃의 온도로 기판(290)을 유지하도록 구성될 수 있다.
[0048] 냉각 베이스(329)는 기판(290)의 온도를 제어하는 것을 보조하도록 제공된다. 프로세스 드리프트 및 시간을 완화시키기 위해, 기판(290)의 온도는, 기판(290)이 프로세싱 챔버(300)에 있는 시간 전체에 걸쳐 냉각 베이스(329)에 의해 실질적으로 일정하게 유지될 수 있다. 일 실시예에서, 기판(290)의 온도는 후속 에칭 프로세스들 전체에 걸쳐 약 70℃ 내지 90℃로 유지된다.
[0049] 커버 링(330)이 ESC(322) 상에 그리고 기판 지지 페디스털(335)의 주변부를 따라 배치된다. 커버 링(330)은, 기판(290)의 노출된 최상부 표면의 원하는 부분으로 에칭 가스들을 한정하는 한편, 프로세싱 챔버(300) 내부의 플라즈마 환경으로부터 기판 지지 페디스털(335)의 최상부 표면을 차폐하도록 구성된다. 리프트 핀들(도시되지 않음)이 기판 지지 페디스털(335)을 통해 선택적으로 이동되어, 기판 지지 페디스털(335) 위로 기판(290)을 리프팅함으로써, 전달 로봇(도시되지 않음) 또는 다른 적합한 전달 메커니즘에 의한 기판(290)으로의 액세스를 가능하게 한다.
[0050] 제어기(365)는, 프로세스 시퀀스를 제어하여 가스 패널(360)로부터 프로세싱 챔버(300) 내로의 가스 유동들, 및 다른 프로세스 파라미터들을 조절하는 데 활용될 수 있다. 소프트웨어 루틴들은, CPU에 의해 실행되는 경우에, CPU를, 본 발명에 따라 프로세스들이 수행되도록 프로세싱 챔버(300)를 제어하는 특수 목적 컴퓨터(제어기)로 변환시킨다. 소프트웨어 루틴들은 또한, 프로세싱 챔버(300)와 코로케이팅된 제2 제어기(도시되지 않음)에 의해 실행 및/또는 저장될 수 있다.
[0051] 기판(290)은 기판(290) 상에 배치된 다양한 막 층들을 갖고, 그 다양한 막 층들은 적어도 하나의 금속 층을 포함할 수 있다. 다양한 막 층들은 기판(290)의 다른 막 층들의 상이한 조성들에 대해 고유한 에칭 레시피들을 필요로 할 수 있다. VLSI 및 ULSI 기술의 중심에 놓인 다중 레벨 상호연결부들은, 고 종횡비 피처들, 이를테면, 비아들 및 다른 상호연결부들의 제작을 필요로 할 수 있다. 다중 레벨 상호연결부들을 구성하는 것은 다양한 막 층들에 패턴들을 형성하기 위해 하나 이상의 에칭 레시피들을 필요로 할 수 있다. 이러한 레시피들은 단일 에칭 프로세싱 챔버에서 또는 몇몇 에칭 프로세싱 챔버들에 걸쳐 수행될 수 있다. 각각의 에칭 프로세싱 챔버는 에칭 레시피들 중 하나 이상으로 에칭하도록 구성될 수 있다. 일 실시예에서, 프로세싱 챔버(300)는 적어도 금속 층을 에칭하여 전도성 구조를 형성하도록 구성된다. 본원에서 제공되는 프로세싱 파라미터들에 대해, 프로세싱 챔버(300)는 300 직경의 기판, 즉, 약 0.0707 ㎡의 평면 면적을 갖는 기판을 프로세싱하도록 구성된다. 유동 및 전력과 같은 프로세스 파라미터들은 일반적으로, 챔버 볼륨 또는 기판 평면 면적의 변화에 비례하여 스케일링될 수 있다.
[0052] 도 4는 본원에서 설명되는 방법들이 실시될 수 있는 반도체 프로세싱 시스템(400)의 평면도를 묘사한다. 본 발명으로부터 이익을 얻도록 구성될 수 있는 하나의 프로세싱 시스템은, 캘리포니아, 산타클라라의 Applied Materials, Inc.로부터 상업적으로 입수가능한 300 mm 또는 450 mm PRODUCER® 프로세싱 시스템이다. 프로세싱 시스템(400)은 일반적으로, FOUP들(414)에 포함된 기판 카세트들(418)이 지지되고 기판들이 로드록 챔버(409) 내로 로딩되고 로드록 챔버(409)로부터 언로딩되는 프론트 플랫폼(402), 기판 핸들러(413)를 하우징(housing)하는 전달 챔버(411), 및 전달 챔버(411) 상에 장착된 일련의 탠덤 프로세싱 챔버(tandem processing chamber)들(406)을 포함한다.
[0053] 탠덤 프로세싱 챔버들(406) 각각은 기판들을 프로세싱하기 위한 2개의 프로세스 구역들을 포함한다. 2개의 프로세스 구역들은, 가스들의 공통 공급, 공통 압력 제어, 및 공통 프로세스 가스 배기/펌핑 시스템을 공유한다. 시스템의 모듈식 설계는, 하나의 구성으로부터 임의의 다른 구성으로의 신속한 변환을 가능하게 한다. 챔버들의 어레인지먼트 및 조합은, 특정 프로세스 단계들을 수행하는 목적들을 위해 변경될 수 있다. 탠덤 프로세싱 챔버들(406) 중 임의의 탠덤 프로세싱 챔버(406)는, 도 2 및/또는 도 3에 묘사된 프로세싱 챔버들(232, 300)을 참조하여 위에서 설명된 하나 이상의 챔버 구성들을 포함하는, 아래에서 설명되는 바와 같은 본 발명의 양상들에 따른 덮개를 포함할 수 있다. 프로세싱 시스템(400)은, 필요에 따라, 증착 프로세스, 에칭 프로세스, 경화 프로세스들, 또는 가열/어닐링 프로세스를 수행하도록 구성될 수 있다는 것이 주목된다. 일 실시예에서, 도 2 및 도 3에서 설계된 단일 챔버로서 도시된 프로세싱 챔버들(232, 300)은 반도체 프로세싱 시스템(400)에 통합될 수 있다.
[0054] 일 구현에서, 프로세싱 시스템(400)은, 다양한 다른 알려진 프로세스들, 이를테면, CVD(chemical vapor deposition), PVD(physical vapor deposition), 에칭, 경화, 또는 가열/어닐링 등을 수용하는 것으로 알려진 지원 챔버 하드웨어를 갖는 탠덤 프로세싱 챔버들 중 하나 이상을 갖도록 구성될 수 있다. 예컨대, 시스템(400)은 증착, 이를테면, 금속 막의 증착을 위한 플라즈마 증착 챔버로서 도 2의 프로세싱 챔버들(232) 중 하나, 또는 기판들 상에 형성된 재료 층들을 에칭하기 위한 플라즈마 에칭 챔버로서 도 3에 묘사된 프로세싱 챔버들(300) 중 하나를 갖도록 구성될 수 있다. 그러한 구성은 연구 및 개발 제작 활용을 극대화할 수 있고, 요구되는 경우, 대기에 대한 에칭 직후의(as etched) 막들의 노출을 제거할 수 있다.
[0055] CPU(central processing unit)(444), 메모리(442), 및 지원 회로들(446)을 포함하는 제어기(440)가, 본 발명의 프로세스들의 제어를 가능하게 하기 위해, 반도체 프로세싱 시스템(400)의 다양한 컴포넌트들에 커플링된다. 메모리(442)는, 반도체 프로세싱 시스템(400) 또는 CPU(444)에 대해 로컬 또는 원격인 임의의 컴퓨터-판독가능 매체, 이를테면, RAM(random access memory), ROM(read only memory), 플로피 디스크, 하드 디스크, 또는 임의의 다른 형태의 디지털 저장소일 수 있다. 종래의 방식으로 CPU를 지원하기 위해 지원 회로들(446)이 CPU(444)에 커플링된다. 이러한 회로들은 캐시, 전력 공급부들, 클록 회로들, 입력/출력 회로 및 서브시스템들 등을 포함한다. 메모리(442)에 저장된 일련의 프로그램 명령들 또는 소프트웨어 루틴은, CPU(444)에 의해 실행되는 경우, 탠덤 프로세싱 챔버들(406)을 실행시킨다.
[0056] 도 5는 시스템(400) 또는 필요에 따라 다른 적합한 프로세싱 챔버들 및 시스템에 통합되는 도 2에 묘사된 프로세싱 챔버(232) 및 도 3에 묘사된 프로세싱 챔버(300)와 같은 프로세싱 챔버에서 수행될 수 있는, 기판 상에 배치된 막 스택에 메모리 셀 구조들을 형성하기 위한 방법(500)의 일 실시예의 흐름도이다. 도 6a - 도 6b 및 도 7 - 도 10은 방법(500)에 따라 기판 상에 배치된 막 스택으로 메모리 셀 구조들을 형성하기 위한 시퀀스를 예시하는 개략적인 단면도들이다. 방법(500)은 3차원 반도체 디바이스들을 위한 막 스택으로 메모리 셀 구조들을 제조하는 데 활용되는 기판을 참조하여 아래에서 설명되지만, 방법(500)은 또한 다른 디바이스 제조 애플리케이션들에서 유리하게 사용될 수 있다.
[0057] 방법(500)은 동작(502)에서, 도 6a에 도시된 바와 같이, 기판, 이를테면, 막 스택(604)이 상부에 형성된 기판(602)을 제공함으로써 시작된다. 기판(602)은 필요에 따라 실리콘계 재료 또는 임의의 적합한 절연 재료들 또는 전도성 재료들일 수 있으며, 막 스택(604)에 메모리 셀 구조들을 형성하는 데 활용될 수 있는 기판(602) 상에 막 스택(604)이 배치되어 있다.
[0058] 도 6a에 묘사된 예시적인 실시예에 도시된 바와 같이, 기판(602)은 실질적으로 평탄한 표면, 고르지 않은 표면, 또는 구조가 상부에 형성되어 있는 실질적으로 평탄한 표면을 가질 수 있다. 막 스택(604)은 기판(602) 상에 형성된다. 일 실시예에서, 막 스택(604)은 프론트 엔드 또는 백 엔드 프로세스들에서 게이트 구조, 접촉 구조 또는 상호연결 구조를 형성하는 데 활용될 수 있다. 방법(500)은, VNAND 구조들과 같은 메모리 셀 구조들에서 사용되는 계단형 구조들을 그 내부에 형성하기 위해 막 스택(604)에 대해 수행될 수 있다. 일 실시예에서, 기판(602)은, 재료, 이를테면, 결정질 실리콘(예컨대, Si<100> 또는 Si<111>), 실리콘 옥사이드, 스트레인드 실리콘(strained silicon), 실리콘 게르마늄, 도핑된 또는 도핑되지 않은 폴리실리콘, 도핑된 또는 도핑되지 않은 실리콘 웨이퍼들, 및 패터닝된 또는 패터닝되지 않은 웨이퍼들, SOI(silicon on insulator), 탄소 도핑된 실리콘 옥사이드들, 실리콘 나이트라이드, 도핑된 실리콘, 게르마늄, 갈륨 비소, 유리, 사파이어일 수 있다. 기판(602)은 다양한 치수들, 이를테면, 200 mm, 300 mm, 450 mm 또는 다른 직경의 웨이퍼들뿐만 아니라, 직사각형 또는 정사각형 패널(panel)들을 가질 수 있다. 달리 언급되지 않는 한, 본원에서 설명되는 실시예 및 예들은, 200 mm의 직경을 갖는 기판, 300 mm의 직경을 갖는 기판, 450 mm 직경의 기판 상에서 수행된다. SOI 구조가 기판(602)에 대해 활용되는 실시예에서, 기판(602)은, 실리콘 결정질 기판 상에 배치되는 매립된(buried) 유전체 층을 포함할 수 있다. 본원에 묘사된 실시예에서, 기판(602)은 결정질 실리콘 기판일 수 있다.
[0059] 일 실시예에서, 기판(600) 상에 배치된 막 스택(604)은 다수의 수직으로 스택킹된 층들을 갖는 막 스택(604)을 가질 수 있다. 막 스택(604)은 막 스택(604)에 반복적으로 형성된 제1 층(604a)과 제2 층(604b)을 포함하는 쌍들을 포함할 수 있다. 그 쌍들은 원하는 수의 쌍들의 제1 층들과 제2 층들에 도달할 때까지 반복적으로 형성된, 교번적인 제1 층(604a) 및 제2 층(604b)을 포함한다.
[0060] 막 스택(604)은 3차원(3D) 메모리 디바이스와 같은 메모리 셀 디바이스의 일부이다. 제1 층들(604a) 및 제2 층들(604b)의 11개의 반복되는 층들이 도 6a에 도시되지만, 제1 및 제2 층들의 임의의 원하는 수의 반복되는 쌍들이 필요에 따라 활용될 수 있다는 것이 주목된다.
[0061] 일 실시예에서, 막 스택(604)은 3차원(3D) 메모리 디바이스를 위한 다수의 게이트 구조들을 형성하는 데 활용될 수 있다. 막 스택(604)에 형성된 제1 층들(604a)은 제1 유전체 층일 수 있고, 제2 층들(604b)은 제2 유전체 층일 수 있다. 제1 층들(604a) 및 제2 층(604b)을 형성하는 데 활용될 수 있는 적합한 유전체 층들은, 특히 실리콘 옥사이드, 실리콘 나이트라이드, 실리콘 옥시나이트라이드, 실리콘 카바이드, 실리콘 옥시카바이드, 티타늄 나이트라이드, 옥사이드와 나이트라이드의 복합물, 나이트라이드 층을 샌드위칭하는 적어도 하나 이상의 옥사이드 층들, 및 이들의 조합들을 포함한다.
[0062] 일 특정 예에서, 제1 층들(604a)은 실리콘 나이트라이드 층들인 한편, 제2 층들(604b)은 실리콘 옥사이드 층들 또는 폴리실리콘 층들이다. 일 실시예에서, 제1 층들(604a)의 두께는 약 50 Å 내지 약 1000 Å, 이를테면, 약 500 Å으로 제어될 수 있고, 각각의 제2 층들(604b)의 두께는 약 50 Å 내지 약 1000 Å, 이를테면, 약 500 Å으로 제어될 수 있다. 막 스택(604)의 총 두께는 약 3 미크론 내지 10 미크론이고, 기술이 발전함에 따라 변할 것이다.
[0063] 실리콘 나이트라이드 층들의 제1 층들(604a) 및 실리콘 옥사이드 층들의 제2 층들(604b)의 막 스택(604)이 기판(602) 상에 형성된다. 막 스택(604)은 절연 구조(610)에 의해 둘러싸이는 계단형 구조들로 형성되고 패터닝된다. 막 스택(604)에 개구들(606)(또는, 예컨대, 트렌치들, 비아들, 애퍼처들, 또는 홀들로 지칭됨)을 형성하는 것을 가능하게 하기 위해, 하드 마스크 층(608)이 막 스택(604) 상에 형성될 수 있다. 개구들(606)은, 제조 프로세스가 완료될 때 디바이스 구조에서 채널들을 형성하는 데 활용될 수 있다. 개구들(606)이 막 스택(604)에 형성된 후에, 개구들(606)의 최하부 부분들에 실리콘 함유 포스트들(612), 이를테면, 실리콘 재료 또는 SiGe 재료를 성장시키기 위해 에피택셜 증착 프로세스가 수행된다. 디바이스 구조들 및 구성들은 상이한 디바이스 성능 요건들에 대해 필요에 따라 변할 수 있다는 것이 주목된다.
[0064] 도 6b는 제1 층(604a) 및 제2 층(604b)에 의해 둘러싸인 개구(606)를 묘사하는, 원으로 표시된 바와 같은 막 스택(604)의 일부의 확대도를 묘사한다. 설명의 용이함을 위해, 도 6a에 묘사된 막 스택(604)의 전체 단면도 대신에, 막 스택(604)의 확대도가 다음의 설명들에서 활용될 것이다.
[0065] 동작(504)에서, 도 7에 도시된 바와 같이, 채널 층(702) 및 중앙 충전 층(706)을 포함하는 다층 구조가 개구(606)에 형성된다. 채널 층(702) 및 중앙 충전 층(706)은 조합되어 채널 구역을 형성하여 메모리 셀들을 형성한다. 일 실시예에서, 채널 층(702)은 실리콘 함유 재료, 이를테면, 도핑된 실리콘, 폴리실리콘, 실리콘 옥사이드, SiN, SiON, SiGe, 또는 다른 적합한 실리콘 함유 재료들에 의해 형성될 수 있다. 도 7에 도시된 바와 같이, 채널 층(702)으로부터 남겨진 나머지 공간을 충전하는 중앙 충전 층(706)이 개구(606)에 형성된다. 중앙 충전 층(706)은 또한, 유전체 층, 이를테면, SiO2, SiN, SiON, 또는 다른 적합한 유전체 재료들일 수 있다. 채널 층(702) 및 중앙 충전 층(706)은 적합한 증착 프로세스, 이를테면, CVD 프로세스, ALD 프로세스, 스퍼터링 프로세스, 코팅 프로세스, 또는 다른 적합한 프로세스들에 의해 형성될 수 있다는 것이 주목된다. 일 예에서, 채널 층(702) 및 중앙 충전 층(706)은 도 2에 묘사된 프로세싱 챔버(232)에서 형성될 수 있다.
[0066] 동작(506)에서, 개구(606)가 충전된 후에, 도 8에 도시된 바와 같이, 막 스택(604)으로부터 제1 층(604a)을 선택적으로 제거하기 위해 측방향 선택적 에칭 프로세스가 수행된다. 막 스택(604)으로부터의 제1 층(604a)의 제거는, 제1 층(604a)이 위치되었던 막 스택(604)에 공간(802)을 생성하고, 그에 따라, 기판(602) 상에 실리콘 옥사이드 층의 제2 층(604b)만이 남아있는 서스펜딩된 막 스택(suspended film stack)을 형성한다. 공간(802)은 채널 층(702)의 측벽(704a)을 노출시킨다. 측방향 선택적 에칭 프로세스는 도 3의 프로세싱 챔버(300)에서 수행될 수 있다.
[0067] 동작(508)에서, 공간(802)이 정의된 후에, 도 9에 도시된 바와 같이, 노출된 측벽(704a)을 통해 채널 층(702)을 선택적으로 산화시켜 보호 라이너 층(902)을 형성하기 위해 선택적 산화 프로세스가 수행된다. 채널 층(702)이 실리콘 함유 재료, 이를테면, 폴리실리콘 층, 도핑된 실리콘 층 또는 다른 적합한 실리콘 재료들이기 때문에, 선택적 옥사이드 프로세스 동안 공급되는 산소 엘리먼트들은 채널 층(702)으로부터의 실리콘 엘리먼트들과 반응하여, 채널 층(702)의 측벽(704a)에 보호 라이너 층(902)을 형성한다. 일 예에서, 보호 라이너 층(902)은 실리콘 옥사이드 층이다.
[0068] 일 예에서, 선택적 산화 프로세스는 채널 층(702)의 측벽(704a)을 산화시키는 데 활용되는 라디칼 플라즈마 산화 프로세스, 에피택셜 증착 프로세스, 원자 층 증착 프로세스 또는 화학적 산화 프로세스일 수 있다. 선택적 산화 프로세스는 채널 층(702)의 측벽(704a) 상에 보호 라이너 층(902)을 형성한다. 일 예에서, 선택적 산화, 이를테면, 라디칼 플라즈마 산화, 에피택셜 증착 프로세스 또는 화학적 산화 프로세스는 개별적인 산화 챔버들에서 수행될 수 있다. 특정 실시예들에서, 산화 챔버들은 도 4에 묘사된 클러스터 시스템(400)과 같은 통합 프로세싱 툴에 커플링되거나 또는 그 일부일 수 있다. 본원에서 설명되는 방법들은 다른 프로세싱 챔버 및 그에 커플링된 적합한 프로세스 챔버들을 갖는 클러스터 툴들을 사용하여 실시될 수 있음이 고려된다.
[0069] 일 예에서, 본원에서 설명되는 선택적 산화 프로세스는, ISSG(in-situ steam generation)로 또한 알려진 라디칼 산화 등을 위해 구성된 임의의 적합한 챔버에서 수행될 수 있다. 적합한 산화 챔버들은 캘리포니아, 산타클라라의 Applied Materials, Inc.로부터 입수가능한 RADIANCE®, P3I(Plasma Immersion Ion Implantation), VANTAGE® RADOX™, VANTAGE® RADIANCE® Plus, CENTURA® RADOX™ 챔버들을 포함할 수 있다(그러나 이에 제한되지 않음). 예시적인 표면 산화 프로세스, 또는 이른바 라디칼 플라즈마 산화 프로세스는 산소(O2), 산화질소(NO), 아산화질소(N2O) 등 중 하나 이상과 같은 산화성 가스들을 포함하는, 그리고 선택적으로 질소 가스(N2), 헬륨(He), 아르곤(Ar), 네온(Ne), 및 크세논(Xe) 중 하나 이상과 같은 비반응성 가스들을 포함하는 산화성 가스 혼합물 내에 수소(H2), 암모니아(NH3) 등 중 하나 이상과 같은 환원성 가스들에 대한 다양한 환원성 가스 농도를 포함하는 다양한 산화성 화학물질들로 수행될 수 있다. 라디칼 플라즈마 산화의 일 형태는 H2 및 O2만을 사용하여 수행된다.
[0070] 동작(508)에서의 선택적 산화 프로세스는 라디칼 플라즈마 산화 프로세스 또는 "ISSG"(in-situ steam generation) 프로세스이다. 선택적 산화 프로세스는 산소첨가된 환경(oxygenated environment)에서 열적으로 제어되는 채널 층(702) 상에 옥사이드 성장을 제공할 수 있다. ISSG(in-situ steam generation) 프로세스는 산화될 기판이 위치되는(즉, 증기가 기판에 인-시튜로 형성되는) 동일한 챔버에서의 증기(H2O)의 형성을 포함한다.
[0071] 형성 직후의(as formed) 보호 라이너 층(902)은, 개구(606)에 형성된 막 층들, 이를테면, 채널 층(702) 및 중앙 충전 층(706)을 보호하여, 후속 에칭 프로세스 동안 계면 보호를 개선하고 향상시키도록, 후속 에칭 프로세스 동안 보호 층으로서 활용될 수 있다.
[0072] 동작(510)에서, 보호 라이너 층(902)이 형성된 후에, 도 10에 도시된 바와 같이, 전도성 구조(912)가 형성되고 막 스택(604)의 공간(802)에 충전된다. 전도성 구조(912)는 이웃하는 제2 층들(604b) 사이에 정의된 공간(802)에 충전된다.
[0073] 막 스택(604)에 활용되는 전도성 구조(912)의 금속 재료는, 나중에 NAND 또는 VNAND 3차원 반도체 메모리 디바이스들에서 게이트 구조로서 활용될 때, 막 스택(604)에서 전기적 성능, 이를테면, 전기 전도도 및 이동성 등을 효율적으로 개선할 수 있다고 여겨진다. 증착 프로세스는 MOCVD(metal organic chemical vapor deposition) 프로세스, ALD(atomic layer deposition) 프로세스 또는 스퍼터링 물리 기상 증착 프로세스, 또는 필요에 따라 다른 적합한 프로세스일 수 있다. 증착 프로세스는 도 2에 묘사된 프로세싱 챔버(232)에서 수행될 수 있다. 도 10에 묘사된 예에서, 전도성 구조(912)는 강유전성 층(916) 상에 형성된 금속 함유 재료(914)를 포함한다. 강유전성 층(916)은 금속 함유 재료(914)와는 상이한 재료로 제작된다. 강유전성 층(916)은, 분극을 인근의 금속 전도성 재료들로 스위칭하여, 금속 전도성 재료들의 전도도를 변화시키고 디바이스 트랜지스터에서 임계 전압 시프트를 유도할 수 있는 재료를 포함한다. 따라서, 강유전성 층(916)을 제작하는 데 활용되는 재료들의 적절한 선택에 의해, 메모리 셀의 디바이스 성능이 변조 및 조정될 수 있다.
[0074] 보호 라이너 층(902)이 공간(802)에 형성될 때, 강유전성 층(916)은 필요에 따라 전기적 성능을 향상시키기 위해 채널 층(702)과 직접 접촉하지 않거나 계면을 이루지 않을 수 있다. 게다가, 강유전성 층(916) 및 금속 함유 재료(914)는, 진공을 파괴하지 않으면서, 도 4에 묘사된 클러스터 시스템(400)과 같은 하나의 클러스터 시스템에서 형성될 수 있고, 그에 따라, 프로세스 사이클 시간 및 제조 효율을 개선할 수 있다.
[0075] 게다가, 금속 함유 재료(914)가 강유전성 층(916) 상에 형성될 때, 강유전성 층(916)은 후속 에칭 또는 증착 프로세스들 동안 금속 함유 재료(914)에 의해 커버되고 보호된다. 그렇게 함으로써, 강유전성 층(916)은 후속 에칭 또는 증착 프로세스들 동안 화학적 또는 플라즈마 공격받는 것이 회피될 수 있고, 그에 따라, 디바이스의 전기적 성능을 개선한다.
[0076] 강유전성 층(916)은 4 초과의 유전 상수를 갖는 하이-k 재료일 수 있다. 하이-k 재료들의 적합한 예들은, 특히 하프늄 함유 재료, 이를테면, 하프늄 디옥사이드(HfO2), 하프늄 실리콘 옥사이드(HfSiO2), 하프늄 알루미늄 옥사이드(HfAlO) 또는 알루미늄 도핑된 하프늄 디옥사이드, 하프늄 지르코늄 옥사이드(HfZrO), 도핑된 하프늄 디옥사이드, 지르코늄 디옥사이드(ZrO2), 지르코늄 실리콘 옥사이드(ZrSiO2), 탄탈 디옥사이드(Ta2O5), 알루미늄 옥사이드(Al2O3), 비스무트 스트론튬 티타늄(BST), 및 백금 지르코늄 티타늄(PZT)을 포함한다. 도 10에 묘사된 예에서, 강유전성 층(916)은 하프늄 함유 재료, 이를테면, 하프늄 디옥사이드(HfO2), 하프늄 실리콘 옥사이드(HfSiO2), 하프늄 알루미늄 옥사이드(HfAlO), 하프늄 지르코늄 옥사이드(HfZrO) 또는 적합한 알루미늄 도핑된 하프늄 디옥사이드일 수 있다. 일 예에서, 강유전성 층(916)은 적합한 증착 프로세스, 이를테면, CVD 프로세스, ALD 프로세스, 스퍼터 프로세스 또는 다른 적합한 증착 프로세스에 의해 형성된다. 일 특정 예에서, 강유전성 층(916)은 ALD 프로세스에 의해 형성된다.
[0077] 금속 함유 재료(914)의 적합한 예들은, TiN, TaN, TaSiN, TiSiN, 텅스텐(W), 텅스텐 실리사이드(WSi), 텅스텐 폴리실리콘(W/poly), 텅스텐 합금, 탄탈(Ta), 티타늄(Ti), 구리(Cu), 루테늄(Ru), 니켈(Ni), 코발트(Co), 크롬(Cr), 철(Fe), 망간(Mn), 알루미늄(Al), 하프늄(Hf), 바나듐(V), 몰리브덴(Mo), 팔라듐(Pd), 금(Au), 은(Ag), 백금(Pt), 이들의 합금들, 또는 이들의 조합들로 이루어진 그룹으로부터 선택될 수 있다. 일 특정 예에서, 금속 함유 재료(914)는 TiN일 수 있고, 강유전성 층(916)은 하프늄 디옥사이드(HfO2), 하프늄 실리콘 옥사이드(HfSiO2), 하프늄 알루미늄 옥사이드(HfAlO), 하프늄 지르코늄 옥사이드(HfZrO) 또는 적합한 알루미늄 도핑된 하프늄 디옥사이드일 수 있다.
[0078] 따라서, 반도체 디바이스들의 메모리 셀들의 3차원(3D) 스택킹을 제조하기 위한 계단형 구조들을 형성하기 위한 방법들 및 장치가 제공된다. 선택적 증착 및 선택적 에칭 프로세스와 함께 계면의 보호 라이너 층은 막 스택의 유전체 층을 전도성 구조로 대체하는 데 활용된다. 보호 라이너 층은 강유전성 층 및 금속 함유 층과 접촉하는 계면을 보호할 수 있고, 그에 따라, 계면 프로파일 및 토포그래피의 양호한 제어를 제공할 수 있다. 게다가, 형성되어, 금속 함유 층뿐만 아니라 보호 층에 의해 둘러싸인 강유전성 층은 디바이스 구조에서 보호 라이너 층의 구조 및 프로파일과 관련된 것을 보조할 수 있다. 결과적으로, 전도성 구조는 계면에서 양호한 전기 접촉을 제공하고, 그에 따라, 메모리 셀들에 원하는 전기적 성능을 제공한다.
[0079] 전술한 바가 본 개시내용의 실시예들에 관한 것이지만, 본 개시내용의 다른 그리고 추가적인 실시예들이, 본 개시내용의 기본적인 범위를 벗어나지 않으면서 안출될 수 있으며, 본 개시내용의 범위는 다음의 청구항들에 의해 결정된다.

Claims (15)

  1. 메모리 셀 디바이스로서,
    기판 상에 수평으로 형성된 교번적인 쌍들의 유전체 층들과 전도성 구조들을 포함하는 막 스택;
    상기 막 스택에 형성된 개구 ― 상기 개구는 채널 층 및 중앙 충전 층(center filling layer)으로 충전됨 ―; 및
    상기 전도성 구조와 상기 채널 층 사이에 배치된 보호 라이너 층을 포함하는,
    메모리 셀 디바이스.
  2. 제1 항에 있어서,
    상기 전도성 구조들은,
    금속 함유 재료; 및
    상기 금속 함유 재료를 커버하는 강유전성 층(ferroelectric layer)을 더 포함하는,
    메모리 셀 디바이스.
  3. 제2 항에 있어서,
    상기 개구 내의 상기 강유전성 층은 고(high) 유전 상수 재료인,
    메모리 셀 디바이스.
  4. 제1 항에 있어서,
    상기 채널 층 및 중앙 충전 층은 상기 개구에 수직으로 배치되는,
    메모리 셀 디바이스.
  5. 제2 항에 있어서,
    상기 금속 함유 재료는, TiN, TaN, TaSiN, TiSiN, 텅스텐(W), 텅스텐 실리사이드(WSi), 텅스텐 폴리실리콘(W/poly), 텅스텐 합금, 탄탈(Ta), 티타늄(Ti), 구리(Cu), 루테늄(Ru), 니켈(Ni), 코발트(Co), 크롬(Cr), 철(Fe), 망간(Mn), 알루미늄(Al), 하프늄(Hf), 바나듐(V), 몰리브덴(Mo), 팔라듐(Pd), 금(Au), 은(Ag), 백금(Pt), 이들의 합금들, 또는 이들의 조합들로 이루어진 그룹으로부터 선택되는,
    메모리 셀 디바이스.
  6. 제2 항에 있어서,
    상기 강유전성 층은 고 유전 상수 재료인,
    메모리 셀 디바이스.
  7. 제3 항에 있어서,
    상기 고 유전 상수 재료는, 하프늄 함유 재료들, 지르코늄 디옥사이드(ZrO2), 지르코늄 실리콘 옥사이드(ZrSiO2), 탄탈 디옥사이드(Ta2O5), 알루미늄 옥사이드(Al2O3), 비스무트 스트론튬 티타늄(BST), 및 백금 지르코늄 티타늄(PZT) 중 적어도 하나로 이루어진 그룹으로부터 선택되는,
    메모리 셀 디바이스.
  8. 제1 항에 있어서,
    상기 보호 라이너 층은 실리콘 옥사이드 층인,
    메모리 셀 디바이스.
  9. 제1 항에 있어서,
    상기 보호 층은, 상기 유전체 층들과 접촉하지 않으면서 상기 강유전성 층과 상기 채널 층 사이의 계면에 선택적으로 형성되는,
    메모리 셀 디바이스.
  10. 제1 항에 있어서,
    상기 유전체 층들은 실리콘 옥사이드 재료들인,
    메모리 셀 디바이스.
  11. 기판 상의 메모리 디바이스의 방법으로서,
    제1 층 및 제2 층을 포함하는 막 스택에 개구를 형성하는 단계;
    상기 개구를 하나 이상의 층들로 충전하는 단계 ― 상기 하나 이상의 층들은 채널 층을 포함함 ―;
    상기 채널 층의 일부를 노출시키기 위해 상기 막 스택으로부터 상기 제1 층을 선택적으로 제거하는 단계;
    보호 라이너 층을 형성하기 위해 상기 채널 층의 일부를 선택적으로 산화시키는 단계; 및
    공간을 전도성 구조로 충전하는 단계를 포함하는,
    기판 상의 메모리 디바이스의 방법.
  12. 제11 항에 있어서,
    상기 채널 층의 일부를 선택적으로 산화시키는 단계는,
    상기 채널 층을 산화시키기 위해 라디칼 플라즈마 산화를 수행하는 단계를 더 포함하는,
    기판 상의 메모리 디바이스의 방법.
  13. 제11 항에 있어서,
    상기 보호 라이너 층은 강유전성 층과 직접 접촉하는,
    기판 상의 메모리 디바이스의 방법.
  14. 제11 항에 있어서,
    상기 보호 라이너 층은 실리콘 옥사이드 층인,
    기판 상의 메모리 디바이스의 방법.
  15. 기판 상에 계단형 구조들을 형성하는 방법으로서,
    막 스택에 형성된 유전체 층들 사이에 정의된 공간에 의해 노출된 채널 층의 일부를 선택적으로 산화시키는 단계 ― 상기 막 스택은 상기 채널 층을 포함하는 다층 구조에 의해 충전된 중앙 개구를 가짐 ―;
    상기 채널 층의 일부 상에 보호 라이너 층을 형성하는 단계; 및
    상기 보호 라이너 층과 접촉하는 강유전성 층을 형성하는 단계를 포함하며,
    상기 강유전성 층은 고 유전 상수 재료인,
    기판 상에 계단형 구조들을 형성하는 방법.
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