JP5172353B2 - パルス化高周波源電力を使用するプラズマゲート酸化プロセス - Google Patents

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Description

発明の背景
[01]本発明は、電界効果トランジスタのソース−ドレインチャネルの上のゲート電極の下方に薄いゲート酸化物を形成することに関するものである。ゲート酸化物は、極端に薄い（僅かオングストローム程度の厚さ）ものであり、アモルファス二酸化シリコン構造中にダングリング・シリコン又は酸素ボンドの如き欠陥が少なくともほとんどないことが必要とされている。このようなダングリング・ボンドは、ゲート酸化物中に準移動電荷を生成し、２つの問題を引き起こす。その１つの問題は、そのような電荷に関連した電界により、ソース−ドレインチャネルにおけるキャリヤ運動が乱されてしまい、滑らかな電流の流れが阻害させられてしまうということである。もう１つの問題は、このような電荷が、その移動可能な範囲で、ゲート電極とソース−ドレインチャネルとの間の漏れに寄与してしまうことがあるということである。従って、ゲート酸化物を形成するプロセスは、ゲート酸化物中に欠陥が形成されてしまうようなことがないようなものでなければならない。現在では、このような基準を満たすものとしては、熱酸化物成長プロセスしかない。
[02]ゲート酸化物層を形成するための熱プロセスは、過去において使用されたより大きな特徴部サイズの半導体デバイスを製造するには上手くいっていた。このような熱プロセスは、ダングリング・ボンド又は汚染粒子の如き欠陥のない高品質ゲート酸化物層を形成するようである。その上、そのゲート酸化物の厚さは、そのゲート領域に亘って均一となるようである。都合の悪いことに、特徴部サイズが非常に小さくなっていくにつれ、また、次世代の進歩した技術のもとで異なるゲート酸化物が使用されるときには、熱酸化プロセスにおいて必要とされる高いウエハ温度は、現在必要とされている鋭い接合境界がより高い温度（例えば、７００℃より高い温度）で拡散してしまうようになってくるという点で、問題がある。接合境界及びその他の特徴の、このような歪みは、デバイス不良につながってしまうことがある。
[03]このような問題に対する１つの考えられる解決策は、ゲート酸化物層を形成するために低温プラズマ処理を使用することである。これを行おうとするとき、プラズマ処理がゲート酸化物形成のために明らかに使用できないものとなってしまうような他の問題に直面した。先ず、第１に、高いチャンバ圧力（例えば、１００ｍＴ）において、汚染物質が形成中にゲート酸化物層に蓄積してしまい、ダングリング・ボンド又は移動電荷の如き致命的な欠陥がゲート酸化物層に生じてしまいがちとなる。このような欠陥を減ずるため、排気割合を増大することにより、チャンバ圧力を減少する（例えば、何十ｍＴまで）ことができる。このような解決方法によれば、汚染を減少させることはできるが、プラズマイオンエネルギーが増大させられてしまう傾向があり、このため、ゲート酸化物層がイオン衝撃による損傷を受けて、避けようとしていたダングリング・ボンド及び移動電荷を含む同じタイプの欠陥を生じてしまいがちとなってしまう。また、ゲート酸化物の厚さが不均一となってしまう。従って、プラズマ処理は実行可能なものではないようであり、最新世代のデバイスのための許容しうる限界を越えてウエハ温度を上昇させることなく、高品質のゲート酸化物を形成できるような方法はないようであった。
[04]従って、均一な厚さを有し非常に高い品質（欠陥のない）の薄いゲート酸化物層を形成するための低温プロセスが必要とされている。
発明の概要
[05]半導体基板上にトランジスタデバイスのゲートを形成する方法は、プラズマリアクタの真空チャンバ内に基板を配置するステップと、上記チャンバ内に真空圧力を維持しつつ酸素を含むプロセスガスを上記チャンバ内へ導入するステップと、を含む。上記基板から距離Ｌだけ分離した上記真空チャンバ内のプラズマ生成領域にプラズマを生成することにより、数オングストローム程度の酸化物絶縁層が上記基板の表面に形成される。上記プラズマは、連続した「オン」タイム中にプラズマ強度がその最大値に達するように、パルス化される。上記プラズマのイオンエネルギーは、連続した「オン」インターバルを分離している連続した「オフ」インターバル中に低下する。上記「オン」インターバル及び「オフ」インターバルは、制御可能なデューティーサイクルを画成する。上記「オン」インターバル及び「オフ」インターバルの周波数は、上記プラズマ自体が決して完全には消滅しないようなものとされる。上記酸化物絶縁層の形成中、上記デューティーサイクルは、上記絶縁層におけるイオン衝撃による欠陥の形成を制限するように、制限され、一方、上記真空圧力は、上記絶縁層における汚染による欠陥の形成を制限するように、制限される。上記デューティーサイクルは、１０１１ｃｍ−２・ｅＶ−１より低い又は５×１０１０ｃｍ−２・ｅＶ−１より低い、高品質熱酸化物のそれに匹敵する酸化物層における低い欠陥密度を得るように、十分に減少させられる。上記絶縁層上に導電性ゲート電極が形成される。
発明の詳細な説明
[22]図１は、本発明のゲート酸化物形成プロセスを実施するためのプラズマリアクタを例示している。このリアクタは、パルス化高周波電力発生器によって駆動される誘導結合プラズマ源電力アプリケーターを有している。このリアクタは、円筒状側壁部１２及びドーム形状（図示されているような）であっても平坦状であってもよい天井部１４を有するチャンバ１０を含む。プラズマ源電力アプリケーターは、高周波電力発生器２０及びこの発生器２０の出力側にあって選択されたデューティーサイクルを有するパルス信号によって制御されるゲート２２からなる高周波電力源へインピーダンス整合回路網１８を介して結合される天井部１４上のコイルアンテナ１６からなる。このリアクタは、更に、半導体ウエハ２７を保持するための静電チャックであってよいウエハ支持ペデスタル２６、ガス注入システム２８及びチャンバの内部に結合される真空ポンプ３０を含む。ガス注入システム２８は、酸素コンテナ３２の如きプロセスガス源によって供給される。ウエハ支持ペデスタル２６は、このウエハ支持ペデスタルの上面の下で半径方向において内側及び外側の加熱素子３４ａ、３４ｂを有する二重ラジアルゾーンヒータ３４の如き加熱装置を含む。チャンバ圧力は、真空ポンプ３０のスロットル弁３８によって制御される。ゲート２２でのパルス化高周波電力出力のデューティーサイクルは、出力がゲート２２に結合されるパルス発生器３６のデューティーサイクルを制御することにより制御される。プラズマは、コイルアンテナ１６によって取り囲まれた天井部１４の下の体積に相当するイオン発生領域３９において生成される。
[23]図２Ａは、図１のウエハ２７に相当する半導体基板４２の上に形成された薄い絶縁ゲート酸化物層４０を含む半導体デバイスを示している。ゲート電極４８がゲート酸化物層４０の上にある。半導体基板４２は、シリコンであってよく、絶縁ゲート酸化物層４０は、二酸化シリコンであってよい。電極４８は、後の形成ステップ中に基板４２に後で形成されるソース及びドレイン領域を含むトランジスタのゲートであってよい。よく知られるように、電荷キャリヤ（電子又は正孔）が、ゲート４８の下でソースとドレインとの間に流れる。もし、ゲート酸化物層４０における二酸化シリコン構造が不完全又はダングリング・ボンドを生ずるような欠陥５０を有するならば、これらのダングリング・ボンドに関連した電界により、電荷キャリヤの流れが乱されてしまい、デバイス性能が阻害させられてしまうことがある。このような悪影響は、単一欠陥がダングリング・ボンド又は界面トラップ量子状態に相当するとして、ゲート酸化物層における欠陥密度（Ｄit）が５×１０１０ｃｍ−２・ｅＶ−１より大きいときに著しい。欠陥密度Ｄitは、エネルギーレベル（ｅＶ）に対して定義される。何故ならば、個々のトラップレベル（欠陥）は実験的には区別することができず、すべての界面トラップレベルの加算は積分に置き換えることができるからである。密度関数Ｄit（s）は、界面トラップレベルがエネルギーsとエネルギーs＋Δsとの間のエネルギー（ｅＶでの）で与えられる単位面積当たりの確率として定義される。このような定義は、E.H. Nicollian 及びJ.R. BrewsによるMOS(Metal Oxide Semiconductor) Physics and Technology, John Wiley and Sons, 1982の頁１９１−１９３に論じられている。
[24]このような欠陥は、ゲート酸化物層４０の形成が低すぎる温度（例えば、８００℃より下）で行われるときに、熱酸化物成長プロセスにおいて起こりうる。このような欠陥は、熱酸化物成長プロセスにおいても、プラズマ酸化物形成プロセスにおいても、絶縁ゲート酸化物層４０内の汚染粒子によって生ぜしめられる。
[25]ゲート電極４８は、全体をポリシリコンからなるものとすることができる。又は、このゲート電極は、図２Ａに示すような、ポリシリコン基底層４８ａ、窒化タングステン拡散バリヤ層４８ｂ及びタングステン層４８ｃを含む積層構造とすることもできる。
[26]比較的に低い温度（例えば、７００℃より下）で二酸化シリコンゲート絶縁層４０を形成するのに、プラズマ処理を使用することができる。詳述すると、酸素ガスで形成されたプラズマにより、シリコン基板４２の露出部分上に酸化シリコンを成長させて、ゲート絶縁層４０を形成することができる。しかしながら、チャンバ圧力が高すぎると、汚染物質がプラズマに入り込み、二酸化シリコンゲート絶縁層４０に欠陥が生ぜしめられることがありうる。このような問題を避けるための１つの解決方法は、プラズマにおける汚染粒子カウントが十分に低くなるまで、チャンバ圧力を減少させることである。図３は、このような解決方法のための基礎を例示するグラフであり、ここでは、プラズマにおける汚染粒子カウントがチャンバ圧力の減少につれて減少している。チャンバ圧力の減少は、生産性を増大させる。何故ならば、酸化物成長割合は、図４のグラフに示されるように、チャンバ圧力の減少につれて増大するからである。従って、ゲート絶縁層４０における汚染物質による欠陥を排除するためには、減少したチャンバ圧力（例えば、約１０ｍＴ程度）でプラズマ酸化物成長プロセスを行うのが望ましいようである。
[27]しかしながら、このようにチャンバ圧力を減少させるとき、新たな問題が生ずる。即ち、圧力が減少するにつれて、二酸化シリコンゲート絶縁層４０におけるイオン衝撃損傷が増大してしまう。このような傾向は、図５のグラフにおいて「連続高周波」とラベル付けされた曲線によって定性的に例示されている。この曲線は、チャンバ圧力の減少につれて、ゲート絶縁層４０におけるイオン衝撃による欠陥が増大することを示している。このようなイオン衝撃欠陥は、圧力が減少するにつれて急速に増大し、一方、汚染物質による欠陥は、チャンバ圧力の増大につれて急速に増大し、従って、そのプロセスが許容しえない程高いカウントの欠陥を生じないようにするようなチャンバ圧力値の範囲はないことになる。これら欠陥は、より高い圧力での汚染、又は、より低い圧力でのイオン衝撃損傷に帰するものである。
[28]チャンバ圧力の減少につれてのイオン衝撃による欠陥の増大は、エネルギーを持ったイオンがウエハに衝突する前に非弾性的衝突によってエネルギーを失うことが少ない程に、プラズマ内の衝突頻度が減少することによるもののようである。より低いチャンバ圧力では、プラズマは、エネルギーを持ったイオンがウエハに衝突する前に他の粒子（イオン、遊離基、原子等）と多数回衝突することによりそれらのエネルギーの多くを失うことにはならない程に濃度が低い。従って、それらエネルギーを持ったイオンは、より高いエネルギーを持った状態で基板に衝突し、より大きな損傷を生ぜしめるのである。
[29]二酸化シリコンゲート絶縁層４０を成長させるためのプラズマプロセスに伴うさらに別の問題は、プラズマ処理によると、典型的には、ウエハ表面に亘って約１．０４％の分散を有するゲート絶縁層４０の非均一厚さ分布を生じてしまうということである。
[30]本発明においては、汚染による欠陥は、チャンバ圧力を非常に低いレベル（１０ｍＴの程度）まで減少させることにより、排除される。同時に、このような低いチャンバ圧力レベルでは予想されるようなイオン衝撃による欠陥は、準リモートプラズマ源を使用し且つ高周波プラズマ源電力をパルス化する（パルス化高周波電力源を使用する）ことにより、防止される。本発明者は、パルス化高周波プラズマ源デューティーサイクルを減ずることにより、二酸化シリコン層におけるイオン衝撃損傷によって形成されると信ぜられるような欠陥の密度が減少させられることを発見した。欠陥密度の減少に加えて、プラズマ源電力をパルス化すると、ゲート絶縁層４０の厚さの分布が驚くほどに均一とされ、これにより、プラズマプロセスにおける不均一酸化物形成の問題が解決される。
[31]パルス化高周波プラズマ源電力の使用によるゲート酸化物層４０におけるイオン衝撃損傷欠陥の定性的改善又は減少は、図５のグラフの「パルス化高周波」とラベル付けされた曲線にて例示されており、この曲線は、欠陥密度が約１０ｍＴのチャンバ圧力まで許容しうるしきい値レベルより低く（例えば、約５×１０１０ｃｍ−２・ｅＶ−１より低く）維持されることを示している。
[32]パルス化高周波プラズマ源を使用して実現されるゲート絶縁層４０の改善された均一性は、その高周波源電力の「オン」タイム中に確立する傾向にある電界勾配の減衰に帰するものであり、ウエハに亘って不均一な成長割合を生ずるに十分なレベルにそれらの電界が達し得ないようにそれらの電界が減衰又は緩和してしまうに十分であることに帰するものであると信ぜられる。
[33]図６は、図１のゲート２２の出力の時間領域波形を例示しており、ここでは、パルス化高周波信号の各周期又はサイクルＴｃ毎にオンタイムインターバルＴｏ中に高周波電力の各バーストが生じている。このデューティーサイクルは、１００％×Ｔｏ÷Ｔｃとして定義される。図７は、ゲート絶縁層４０におけるイオン衝撃による欠陥カウントがデューティーサイクルの減少につれて減少することを示しているグラフである。図８は、ゲート絶縁層４０の直径方向に亘るゲート絶縁層４０の厚さの偏差が圧力の減少につれて減少することを示すグラフである。
[34]図１のコイルアンテナ１６に印加される高周波電力をパルス化する効果について、図９に例示されている。この図９は、プラズマエネルギー（電子温度Ｔｅ及びボルツマン定数ｋによって示されるような）の時間変化を示している。パルス化高周波電力の「オン」タイム中には、プラズマエネルギーは増大し、「オフ」タイム中には、プラズマエネルギーは減少する。各「オフ」タイム中には、最も速い電子がチャンバ壁部へ拡散し、プラズマが低温となる。短い「オン」タイム中には、コイルアンテナ１６によって包囲される体積に概ね対応するイオン発生領域３９にプラズマが生成される。図１に示されるように、このイオン発生領域３９は、ウエハ２７の上方、相当の距離ＬＤの高さとされている。「オン」タイム中に天井部１４の近くのイオン発生領域に生成されたプラズマは、「オフ」タイム中にウエハ２７の方へ平均速度ＶＤ（図１）で流動する。「オフ」タイム中には、最もエネルギーを持った電子がプラズマイオン流動速度ＶＤよりもはるかに速い速度でチャンバ壁部へ拡散していく。従って、「オフ」タイム中には、プラズマイオンエネルギーは、それらイオンがウエハ２７に達する前に相当に減少する。次の「オン」タイム中に、イオン発生領域にさらなるプラズマが生成され、このような全サイクルが繰り返される。その結果として、ウエハ２７に達するプラズマイオンのエネルギーは、相当に減少させられる。このことは、図１０のグラフに示されており、このグラフでは、パルス化高周波源電力の場合（「パルス化高周波」とラベル付けされた曲線）及び連続高周波源電力の場合（「連続高周波」とラベル付けされた曲線）について、ウエハ２７の表面でのプラズマエネルギーが、異なるリアクタチャンバ圧力に亘ってプロットされている。チャンバ圧力のより低い範囲（より望ましい）、即ち、１０ｍＴあたりからそれより下では、パルス化高周波の場合のプラズマエネルギーは、連続高周波の場合のそれより大きく減少されている。図６のパルス化高周波電力波形の「オフ」タイムＴＦ及びイオン発生領域３９とウエハ２７との間の距離ＬＤは、共に、そのイオン発生領域に生成されたプラズマがウエハに達するときにイオン衝撃損傷又は欠陥をほとんど又は全く生じないようにするに十分な量のエネルギーを失うに十分なものとされていなければならない。詳述するに、この「オフ」タイムＴＦは、約２ｋＨｚと２０ｋＨｚとのあいだのパルス周波数及び約５％と２０％との間の「オン」デューティーサイクルにより定義されている。１つの実施においては、このイオン発生領域とウエハとの距離ＬＤは、約２ｃｍ又は３ｃｍの程度である。このイオン発生領域とウエハとの距離ＬＤは、パルス化高周波電力波形の単一「オフ」タイム中にプラズマイオンが進む距離ＶＤ×ＴＦとほぼ同じ（又はそれより大きい）であってよい。
[35]図１１は、パルス化高周波電力波形の異なるデューティーサイクル、即ち、１００％のデューティーサイクル（ドット線）、５０％のデューティーサイクル（ダッシュ線）及び１０％のデューティーサイクル（実線）の場合の電子ポピュレーションのエネルギー分布を例示している。１００％デューティーサイクルの場合は、連続高周波に対応しており、約１３ｅＶのピークを有する非常に高いエネルギー分布を有している。１０％デューティーサイクルの場合には、１３ｅＶでのポピュレーション成分は無視しうる程であり、そのポピュレーションは、約４ｅＶに集中している。このようなより低いエネルギーレベル（４ｅＶ）では、イオン衝撃損傷によってゲート絶縁層４０に生ずる欠陥はほとんど又は全くない。
[36]図１２は、１０ｍＴという非常に低い（従って、望ましい）チャンバ圧力での異なるパルス化高周波デューティーサイクルについてのイオンエネルギーポピュレーション分布を示すグラフである。デューティーサイクルが２０％（ドット線）から１０％（ダッシュ線）まで、そして最終的には５％（実線）まで減少していくにつれて、そのピークエネルギーは、約９ｅＶから７ｅＶまで、そして最終的には５ｅＶまで低下する。５ｅＶのエネルギーレベルは、ゲート絶縁層４０に欠陥がほとんど又は全く生じないレベルである。
[37]図１３は、２０％という適度なパルス化高周波電力デューティーサイクルでのイオンエネルギーポピュレーション分布に対するチャンバ圧力の影響を例示しているグラフである。チャンバ圧力が４０ｍＴ（ドット線）から２０ｍＴ（ダッシュ線）まで、そして最終的には１０ｍＴ（実線）まで減少するにつれて、ピークポピュレーションイオンエネルギーは、約２ｅＶから５ｅＶまで、そして最終的には１０ｅＶまで増大する。図１２及び図１３に例示した挙動を比較すると、ゲート絶縁層における汚染による欠陥を減少させるためにチャンバ圧力を減少させるにつれて、さもなければそのような圧力減少に伴ってプラズマイオンエネルギーが望ましくない程に増大してしまうのを避けるに十分に、そのパルス化高周波電力デューティーサイクルを減少させなければならないことが分かる。従って、図１４に例示した本発明のプロセスのための動作ウインドーは、酸化プロセスにおいて最も高い品質のゲート絶縁層を作り出すことのできる可能性のあるチャンバ圧力値とデューティーサイクル値との組合せを示している。このプロセスウインドーの幅は、本発明のプロセス中に形成されるゲート酸化物層における許容しうる欠陥密度に依存している。
[38]パルス化高周波プラズマ酸化プロセスの驚くべき効果は、ゲート絶縁厚さの均一性が大きく改善されるということである。連続高周波源電力の場合には、ウエハに亘る二酸化シリコン厚さの分散は、約１％又はそれより大きかった（約７００℃という高い温度で実施されたとき）。本発明によってパルス化高周波源電力を使用するとき、二酸化シリコン厚さの分散は、同じ温度で僅か０．１６％まで減少され、低いウエハ温度（３０℃）で０．４６％まで減少され、どちらも劇的な改善である。
選択ゲート酸化プロセス：
[39]ダイナミックランダムアクセスメモリ（ＤＲＡＭ）は、図２Ａのゲート絶縁層４０が二酸化シリコンであり、ゲート電極４８がポリシリコン基底層４８ａ、窒化タングステン拡散バリヤ層４８ｂ及びタングステン層４８ｃを有する層状構造であるようなゲート構造を有している。タングステンに伴う問題は、それが非常に急速に酸化するということである。図２Ａのゲート構造４８は、図２Ｂに示されるような所望の幅及び長さを有するゲートを画成するため写真平版法にてエッチングされる。これにより、タングステン層４８ｃの側壁部が露出させられる。このタングステンゲート電極４８ｃの側壁部は、自然に酸化して、図２Ｂに示されるように、電極側壁部に酸化タングステン膜６０を形成する。この酸化タングステン膜６０は、除去されねばならない。従って、この酸化タングステン層６０を除去するため、酸化物エッチプロセスが行われる。しかしながら、この酸化物エッチングプロセスは、二酸化シリコンゲート絶縁層４０にも作用してしまい、ゲート４８の底部の近くでゲート絶縁層４０から物質を除去してしまい、図２Ｃに示されるように、その部分を僅かに凹んだ形状としてしまい凹部４０ａが作り出されてしまうようにする。図２Ｃにおけるゲート絶縁層４０から失われた物質は、図２Ｄに示されるように、ゲート絶縁層４０の形状を再生する熱（高い温度）再酸化プロセスにて取り戻されねばならない。このような再酸化プロセスを実施する際における問題は、特別な手段を講じない限り、タングステン層４８ｃの側壁部が急速に再酸化させられてしまうことである。そのための特別な手段は、熱再酸化プロセスにおいて使用される酸素ガスと混合させて水素を、約９０％の水素と１０％の酸素の比率にて使用することを必要とするものである。この水素は、タングステン上に酸化物が形成されるよりもより速くタングステン上の酸化物を還元するが、ゲート絶縁層４０上に形成される二酸化シリコンに対してはこのようなことをしない。その結果として、タングステン層４８ｃの側壁部を酸化せずに、二酸化シリコンがゲート絶縁４０上に置かれることになる。
[40]前述の再酸化プロセスに伴う主たる問題点は、高品質の二酸化シリコン構造を維持するために、急速熱処理方法を使用して、高い温度（例えば、８００℃）で行われねばならないことである。このような高い温度は、最新世代のデバイスには、それらの特徴部サイズ、特に、チャネル長さ又はソース/ドレイン間隔が極端に小さいため、使用することができない。
[41]非常に低い欠陥密度を有する高品質酸化物層を堆積させるようにゲート絶縁選択再酸化プロセスを実施するため、パルス化高周波プラズマを使用することができる。前述した実施形態におけるように、欠陥密度は、パルス化高周波プラズマのデューティーサイクルを減少させることによって減少される。このプロセスは、減じた温度にて行うことができ、相当の効果を得ることができる。選択再酸化プロセスは、図１のリアクタにおける水素ガス源６２及び混合されガス注入システム２８へ供給される水素及び酸素の比率を制御する流量制御弁６４、６６を与えることにより、実施される。選択再酸化プロセスのために図１のリアクタにて使用される水素/酸素比率は、約９０％水素及び１０％酸素である。この選択再酸化プロセスを実施するのに、図１４に関して前述したのと同様のパルス化高周波デューティーサイクル及びチャンバ圧力のためのプロセスウインドーを使用することができる。このようなプロセスウインドーによれば、低い温度にて、高品質で汚染又はイオン衝撃損傷による欠陥のない二酸化シリコン膜を確実に成長させることができる。詳述すると、パルス化高周波プラズマ源デューティーサイクルは、酸化物欠陥密度を約５×１０１０ｃｍ−２・ｅＶ−１より低く最小とするに十分に減ぜられる。
[42]図１５は、半導体基板上にゲート電極を形成するための本発明の方法による酸化プロセスにおける一連のステップのブロック図である。第１のステップは、プラズマリアクタの真空チャンバに基板を配置することである（図１５のブロック１１０）。次のステップは、チャンバの真空圧力を維持しながら酸素を含むプロセスガスをチャンバ内へ導入することである（図１５のブロック１１２）。絶縁ゲート酸化物層４０を形成するため、チャンバのイオン発生領域にプラズマが生成される（ブロック１１４）。このステップは、次のようなサブステップを含む。
（ａ）イオン発生領域と基板との間に距離Ｌの分離を維持するサブステップ（図１５のブロック１１４−１）、
（ｂ）連続した「オン」タイム中にのみプラズマ源電力を印加してプラズマを生成し、次いで、制御可能なデューティーサイクルを画成する「オン」インターバル及び「オフ」インターバルのうちの、連続した「オン」インターバルを分離する連続した「オフ」インターバル中に、上記プラズマのイオンエネルギーが減衰するのを許容するサブステップ（ブロック１１４−２）、
（ｃ）絶縁層におけるイオン衝撃による欠陥の形成を制限するように上記デューティーサイクルを限定するサブステップ（ブロック１１４−３）、及び
（ｄ）絶縁層における汚染による欠陥の形成を制限するようにチャンバの真空圧力を限定するサブステップ（図１５のブロック１１４−４）。
[43]酸化物絶縁層が形成された後、その絶縁層の上に導電性ゲート電極が堆積される（図１５のブロック１２２）。
[44]図１６は、本発明の別の実施形態にて実施される選択酸化プロセスを例示している。この選択酸化プロセスは、ゲート電極がタングステン層を含む場合に、特に有用である。タングステンゲートの下のゲート酸化物層は、前述したような図１５のプロセスによって形成することができる。図１６の再酸化プロセスは、図２Ｂの層状タングステンゲート構造から開始される。図１６を参照するに、図２Ａの層状構造は、所望の長さ及び幅を有するゲートを形成するようにエッチングされ、それにより、それら層４８ａ、４８ｂ、４８ｃの側壁部が露出される（図１６のブロック１３０）。タングステン層４８ｃの露出された側壁部は、自然に酸化されて、図２Ｂに示される酸化タングステン層６０が形成されてしまう傾向にあり、この酸化は排除されねばならない。従って、次のステップは、酸化層６０を除去するため層状構造４８をエッチングすることである。このエッチングステップは、層状構造４８の側壁部の底部において絶縁層４０からある程度の物質を除去してしまいがちであり（図２Ｃに例示される凹部４０ａが形成されてしまう）、このように除去された物質は取り戻されねばならない。この目的のため、次のステップ（図１６のブロック１３４）は、絶縁層４０から除去された酸化物物質を再生する選択再酸化ステップである。この再酸化ステップは、タングステンゲート層４８ｃの側壁部を再酸化しないように選択的なものでなければならない。この再酸化ステップ１３４は、次のサブステップからなる。
（ａ）チャンバの真空圧力を維持しつつ酸素及び水素の如き還元剤を含む第２のプロセスガスを、基板の配置されている真空チャンバ内へ導入するサブステップ（図１６のブロック１３４−１）、
（ｂ）真空チャンバ内のプラズマ生成領域にプラズマを生成することにより絶縁層上に酸化物を形成するサブステップ（ブロック１３４−２）、
（ｃ）イオン発生領域と基板との間に距離ＬＤの分離を維持するサブステップ（ブロック１３４−３）、
（ｄ）連続した「オン」タイム中にのみプラズマ源電力を印加し、次いで、第２の制御可能なデューティーサイクルを定義する「オン」インターバル及び「オフ」インターバルのうちの、連続した「オン」インターバルを分離する「オフ」インターバル中に、プラズマのイオンエネルギーが減衰するのを許容するサブステップ（ブロック１３４−４）、
（ｅ）絶縁層におけるイオン衝撃による欠陥の形成を約５×１０１０ｃｍ−２・ｅＶ−１より低い欠陥密度までに制限するように上記デューティーサイクルを限定するサブステップ（ブロック１３４−５）、及び
（ｆ）絶縁層における汚染による欠陥の形成を制限するように上記真空圧力を限定するサブステップ（ブロック１３４−５）。
[45]前述のゲート再酸化プロセスは、ポリシリコンのみからなるゲートの如き、タングステン物質を有さないゲート電極に適用することができる。このような場合には、水素ガスを使用する必要はない。
[46]ある場合には、前述したパルス化高周波プラズマプロセスによって形成されるゲート酸化物４０は、その性能を高めるため、例えば、電流漏洩を減少させたり、又は誘電率を変化させたりするため、窒素の如き種を注入される。このような場合において、欠陥密度はわずかに増大される。例えば、もし、ゲート酸化物が約５×１０１０ｃｍ−２・ｅＶ−１の欠陥密度でもって堆積されるならば、窒素の導入（又は注入）の後で、その欠陥密度は、１０１１ｃｍ−２・ｅＶ−１となるかもしれないが、これでもなお、酸化物が堆積された非常に低い温度を考えるとき、大きな改善である。
[47]特に好ましい実施形態について本発明を詳細に説明してきたが、本発明の真の精神及び範囲を逸脱せずに、それらの種々な変形及び変更をなすことができるものであることを理解されたい。
本発明を実施するのに使用されるプラズマリアクタを例示している。 本発明のプロセス中における半導体構造の逐次変化を例示している。 本発明のプロセス中における半導体構造の逐次変化を例示している。 本発明のプロセス中における半導体構造の逐次変化を例示している。 本発明のプロセス中における半導体構造の逐次変化を例示している。 ゲート酸化物層における汚染粒子カウントの全体的挙動をチャンバ圧力の関数として定性的に例示するグラフである。 ゲート酸化物層の成長割合の全体的挙動をチャンバ圧力の関数として定性的に例示するグラフである。 プラズマ源電力が連続高周波電力として印加されている場合（「連続高周波」とラベル付けされた曲線）及びプラズマ源電力がパルス化高周波電力として印加されている場合（「パルス化高周波」とラベル付けされた曲線）についてゲート酸化物層におけるイオン衝撃損傷カウント又は密度をチャンバ圧力の関数として比較して示すグラフである。 本発明を実施するのに使用されるパルス化高周波プラズマ源の時間領域波形を例示している。 ゲート酸化物層におけるイオン衝撃損傷カウント又は密度の全体的挙動をパルス化高周波プラズマ源電力のデューティーサイクルの関数として定性的に例示するグラフである。 ゲート酸化物層に亘る厚さ偏差の全体的挙動をパルス化高周波プラズマ源電力のデューティーサイクルの関数として定性的に例示するグラフである。 プラズマ電子エネルギーを図６のプラズマ源電力波形に対応する時間の関数として示すグラフである。 連続高周波プラズマ源電力の場合（「連続高周波」とラベル付けされた曲線）及びパルス化高周波プラズマ源電力（「パルス化高周波」とラベル付けされた曲線）についてプラズマ電子エネルギーをチャンバ圧力の関数として示すグラフである。 ３つの異なるデューティーサイクル、即ち、「１０％」、「５０％」及び「１００％」についてプラズマイオンエネルギーポピュレーション分布（ポピュレーションは垂直軸であり、イオンエネルギーは水平軸である）を例示するグラフである。 はるかにより好ましいエネルギー分布を示す、３つの比較的に短いデューティーサイクル、即ち、「５％」、「１０％」及び「２０％」についてプラズマイオンエネルギーポピュレーション分布（ポピュレーションは垂直軸であり、イオンエネルギーは水平軸である）を例示するグラフである。 ３つの異なるチャンバ圧力、即ち、「１０ｍＴ」（実線）、「２０ｍＴ」（ダッシュ線）及び「４０ｍＴ」（ドット線）についてプラズマイオンエネルギーポピュレーション分布（ポピュレーションは垂直軸であり、イオンエネルギーは水平軸である）を例示するグラフである。 チャンバ圧力のプロセスウインドー（垂直軸）及びデューティーサイクル（水平軸）を示すグラフである。 本発明のゲート酸化物形成プラズマプロセスを示すフロー図である。 本発明の選択酸化プラズマプロセスを示すフロー図である。
符号の説明
１０…チャンバ、１２…円筒状側壁部、１４…天井部、１６…コイルアンテナ、１８…インピーダンス整合回路網、２０…高周波電力発生器、２２…ゲート、２６…ウエハ支持ペデスタル、２７…半導体ウエハ、２８…ガス注入システム、３０…真空ポンプ、３２…酸素コンテナ、３４ａ…内側加熱素子、３４ｂ…外側加熱素子、３６…パルス発生器、３８…スロットル弁、３９…イオン発生領域、４０…薄い絶縁ゲート酸化物層、４０ａ…凹部、４２…半導体基板、４８…ゲート電極、４８ａ…ポリシリコン基底層、４８ｂ…窒化タングステン拡散バリヤ層、４８ｃ…タングステン層、５０…欠陥、６０…酸化タングステン膜、６２…水素ガス源、６４…流量制御弁、６６…流量制御弁

Claims (19)

  1. 半導体基板上にトランジスタデバイスのゲートを製造する方法において、
    プラズマリアクタの真空チャンバに前記基板を配置するステップと、
    前記チャンバ内へ酸素を含むプロセスガスを導入するステップと、
    プラズマ源電力が印加されている「オン」タイム中に前記真空チャンバ内のプラズマ生成領域にプラズマを生成することと、前記プラズマ源電力が印加されていない「オフ」タイム中に前記プラズマのイオンエネルギーが減衰することを繰り返すことにより、前記基板の表面に酸化物絶縁層を形成するステップと、
    上記酸化物絶縁層を形成するステップ中に、前記絶縁層における欠陥の形成を制限するように前記「オン」タイムと前記「オフ」タイムの合計に対する前記「オン」タイムの割合として定義されるデューティーサイクルを減少させるように限定するステップと、
    を備え、
    前記プラズマは、前記基板から距離Ｌだけ分離されており、前記プラズマにおけるイオンは、前記イオン発生領域から前記基板へとある平均流動速度で進み、前記距離Ｌは、前記流動速度と前記「オフ」タイムとの積より大きい、方法。
  2. 上記酸化物を形成するステップ中に、前記絶縁層における汚染による欠陥の形成を制限するように前記チャンバの圧力を真空圧力になるように限定するステップと、
    前記絶縁層上に導電性ゲート電極を堆積させるステップと、
    を更に備えた請求項１に記載の方法。
  3. 前記デューティーサイクルを限定するステップは、前記デューティーサイクルを２０％又はそれより小さく限定する段階を含む、請求項１に記載の方法。
  4. 前記真空圧力を限定するステップは、前記圧力を２０ｍＴｏｒｒ又はそれより小さく限定する段階を含む、請求項２に記載の方法。
  5. 前記デューティーサイクルを限定するステップは、前記基板の表面における前記プラズマのイオンエネルギーを選択されたしきい値より下に制限するように前記デューティーサイクルを限定する段階を含む、請求項１に記載の方法。
  6. 前記しきい値エネルギーは、５ｅＶ又はそれより低い、請求項５に記載の方法。
  7. 前記デューティーサイクルを限定するステップは、前記酸化物層における欠陥密度を５×１０１０ｃｍ−２・ｅＶ−１又はそれより低く制限するように前記デューティーサイクルを限定する段階を含む、請求項１に記載の方法。
  8. 前記デューティーサイクルを限定するステップは、前記酸化物層における欠陥密度を１０ １１ ｃｍ−２・ｅＶ−１又はそれより低く制限するように前記デューティーサイクルを限定する段階を含む、請求項１に記載の方法。
  9. 前記真空圧力を限定するステップは、前記絶縁層における汚染による欠陥密度がしきい値より下となるまで、前記真空圧力を減少させる段階を含み、前記デューティーサイクルを限定するステップは、上記真空圧力の減少に関連したプラズマイオンエネルギーの増大を十分に阻止するように実施される、請求項２に記載の方法。
  10. 前記半導体基板の酸化物を形成するステップは、前記プラズマにおいて前記基板の半導体物質を酸化する段階を含む、請求項１に記載の方法。
  11. 前記プロセスガスは、酸素及び前記半導体基板の種を含み、前記半導体基板の酸化物を形成するステップは、前記基板上に前記酸化物を堆積させつつ前記プロセスガスから前記酸化物を形成する段階を含む、請求項１に記載の方法。
  12. 前記基板の温度を選択されたしきい値より低く維持するステップを更に備えた、請求項１に記載の方法。
  13. 前記しきい値は、８００℃より低い、請求項１２に記載の方法。
  14. 前記しきい値は、７００℃より低い、請求項１２に記載の方法。
  15. 前記導電性ゲート層の第１のエッチングを行い個別の電極層状構造を形成し、上記層状構造の側壁部を形成するようにするステップと、
    前記層状構造の第２のエッチングを行い前記層状構造の上記導電性層の側壁部から酸化物を除去するようにするステップと、
    上記第２のエッチングステップ中に前記層状構造の絶縁層の側壁部から除去された酸化物物質を再生するように再酸化ステップを行うステップと、
    を更に備え、前記再酸化ステップは、
    （ａ）前記基板が配置された真空チャンバ内へ、上記チャンバにおいて第２の真空圧力を維持しながら、酸素を含む第２のプロセスガスを導入する段階と、
    （ｂ）前記プラズマ源電力が印加されている第２の「オン」タイム中に前記真空チャンバ内のプラズマ生成領域にプラズマを生成することと、前記プラズマ源電力が印加されていない第２の「オフ」タイム中に、前記プラズマのイオンエネルギーが減衰することを繰り返すことにより、前記層状構造の上記絶縁層上に酸化物絶縁物質を形成する段階と、
    （ｃ）前記絶縁側部層におけるイオン衝撃による欠陥の形成を制限するように前記第２の「オン」タイムと前記第２の「オフ」タイムの合計に対する前記第２の「オン」タイムの割合として定義される第２のデューティーサイクルを減少させるように限定する段階と、
    を含む、請求項１に記載の方法。
  16. 前記絶縁側部層における汚染による欠陥の形成を制限するように前記第２の真空圧力を限定する段階を更に含む、請求項１５に記載の方法。
  17. 前記第２のプロセスガスは、酸素及び上記再酸化ステップ中に前記層状構造の上記導電性層の側壁部上に酸化物が形成されるのを阻止する還元剤を含む、請求項１６に記載の方法。
  18. 上記導電性ゲート電極を堆積させるステップは、タングステンゲート層を堆積させる段階を含み、前記還元剤は、水素である、請求項１６に記載の方法。
  19. 前記第２のプロセスガスは、９０％の水素及び１０％の酸素を含む、請求項１８に記載の方法。
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Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080011426A1 (en) * 2006-01-30 2008-01-17 Applied Materials, Inc. Plasma reactor with inductively coupled source power applicator and a high temperature heated workpiece support
US20080230008A1 (en) * 2007-03-21 2008-09-25 Alexander Paterson Plasma species and uniformity control through pulsed vhf operation
US7645709B2 (en) * 2007-07-30 2010-01-12 Applied Materials, Inc. Methods for low temperature oxidation of a semiconductor device
US20090104761A1 (en) * 2007-10-19 2009-04-23 Varian Semiconductor Equipment Associates, Inc. Plasma Doping System With Charge Control
WO2009114617A1 (en) * 2008-03-14 2009-09-17 Applied Materials, Inc. Methods for oxidation of a semiconductor device
DE102008036766B4 (de) 2008-08-07 2013-08-01 Alexander Gschwandtner Vorrichtung und Verfahren zum Erzeugen dielektrischer Schichten im Mikrowellenplasma
US8043981B2 (en) * 2009-04-21 2011-10-25 Applied Materials, Inc. Dual frequency low temperature oxidation of a semiconductor device
US20100297854A1 (en) * 2009-04-22 2010-11-25 Applied Materials, Inc. High throughput selective oxidation of silicon and polysilicon using plasma at room temperature
US8659335B2 (en) 2009-06-25 2014-02-25 Mks Instruments, Inc. Method and system for controlling radio frequency power
WO2012112187A1 (en) * 2011-02-15 2012-08-23 Applied Materials, Inc. Method and apparatus for multizone plasma generation
US9401396B2 (en) * 2011-04-19 2016-07-26 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device and plasma oxidation treatment method
TWI500066B (zh) 2011-07-27 2015-09-11 Hitachi High Tech Corp Plasma processing device
CN104106128B (zh) 2012-02-13 2016-11-09 应用材料公司 用于基板的选择性氧化的方法和设备
US9978606B2 (en) 2015-10-02 2018-05-22 Applied Materials, Inc. Methods for atomic level resolution and plasma processing control
US9788405B2 (en) 2015-10-03 2017-10-10 Applied Materials, Inc. RF power delivery with approximated saw tooth wave pulsing
US9741539B2 (en) 2015-10-05 2017-08-22 Applied Materials, Inc. RF power delivery regulation for processing substrates
US9754767B2 (en) 2015-10-13 2017-09-05 Applied Materials, Inc. RF pulse reflection reduction for processing substrates
US9614524B1 (en) 2015-11-28 2017-04-04 Applied Materials, Inc. Automatic impedance tuning with RF dual level pulsing

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4500563A (en) 1982-12-15 1985-02-19 Pacific Western Systems, Inc. Independently variably controlled pulsed R.F. plasma chemical vapor processing
US5312778A (en) * 1989-10-03 1994-05-17 Applied Materials, Inc. Method for plasma processing using magnetically enhanced plasma chemical vapor deposition
US5531834A (en) 1993-07-13 1996-07-02 Tokyo Electron Kabushiki Kaisha Plasma film forming method and apparatus and plasma processing apparatus
JP3350246B2 (ja) * 1994-09-30 2002-11-25 株式会社東芝 半導体装置の製造方法
JP3546977B2 (ja) * 1994-10-14 2004-07-28 富士通株式会社 半導体装置の製造方法と製造装置
JP2845163B2 (ja) 1994-10-27 1999-01-13 日本電気株式会社 プラズマ処理方法及びその装置
JPH0974196A (ja) * 1995-09-06 1997-03-18 Ricoh Co Ltd 半導体装置の製造方法
US6045877A (en) 1997-07-28 2000-04-04 Massachusetts Institute Of Technology Pyrolytic chemical vapor deposition of silicone films
JP3141827B2 (ja) 1997-11-20 2001-03-07 日本電気株式会社 半導体装置の製造方法
US6187682B1 (en) * 1998-05-26 2001-02-13 Motorola Inc. Inert plasma gas surface cleaning process performed insitu with physical vapor deposition (PVD) of a layer of material
US6355580B1 (en) 1998-09-03 2002-03-12 Micron Technology, Inc. Ion-assisted oxidation methods and the resulting structures
US6566272B2 (en) 1999-07-23 2003-05-20 Applied Materials Inc. Method for providing pulsed plasma during a portion of a semiconductor wafer process
US7030045B2 (en) * 2000-11-07 2006-04-18 Tokyo Electron Limited Method of fabricating oxides with low defect densities
US6458714B1 (en) * 2000-11-22 2002-10-01 Micron Technology, Inc. Method of selective oxidation in semiconductor manufacture
US6777037B2 (en) 2001-02-21 2004-08-17 Hitachi, Ltd. Plasma processing method and apparatus
US20030013314A1 (en) * 2001-07-06 2003-01-16 Chentsau Ying Method of reducing particulates in a plasma etch chamber during a metal etch process
JP4001498B2 (ja) * 2002-03-29 2007-10-31 東京エレクトロン株式会社 絶縁膜の形成方法及び絶縁膜の形成システム
WO2003107382A2 (en) * 2002-06-12 2003-12-24 Applied Materials, Inc. Plasma method and apparatus for processing a substrate
AU2003282988A1 (en) 2002-10-21 2004-05-13 Massachusetts Institute Of Technology Pecvd of organosilicate thin films
US6689646B1 (en) * 2002-11-14 2004-02-10 Sharp Laboratories Of America, Inc. Plasma method for fabricating oxide thin films

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