KR102211607B1 - 실리콘 부재 및 실리콘 부재의 제조 방법 - Google Patents

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Abstract

(과제)
가열되는 환경 하에서 사용된 경우에도, 균열의 발생을 억제할 수 있는 실리콘 부재 및 이 실리콘 부재의 제조 방법을 제공한다.
(해결 수단)
가열되는 환경 하에서 사용되는 실리콘 부재 (10) 로서, 표면을 피복하는 코팅층 (11) 을 갖고, 코팅층 (11) 은, 표면의 실리콘을 반응시킴으로써 형성된 실리콘의 반응물로 구성되어 있고, 이 코팅층 (11) 의 두께가 15 ㎚ 이상 600 ㎚ 이하인 것을 특징으로 한다. 여기서, 코팅층은 실리콘 산화막 또는 실리콘 나이트 라이드막으로 하는 것이 바람직하다.

Description

실리콘 부재 및 실리콘 부재의 제조 방법{SILICON MEMBER AND METHOD OF PRODUCING THE SAME}
본 발명은, 반도체 제조 장치나 열처리 장치 등의 내부에 배치되고, 가열되는 환경 하에서 사용되는 실리콘 부재 및 실리콘 부재의 제조 방법에 관한 것이다.
종래, 액정 등의 패널을 제작하는 경우, 패널에 대해 성막이나 열처리를 실시하는 경우가 있다. 이 성막이나 열처리 공정에 있어서는, 패널을 유지하기 위한 유지판이 필요해진다. 종래, 유지판으로는 저렴하며 내열성이 우수한 석영이 사용되었다. 그러나, 석영은 열전도율이 나쁘고, 패널 전체를 균등하게 가열하는 것이 곤란하였다. 이 때문에, 패널의 면내 균일성이 나쁘고, 품질이나 수율의 저하를 초래하는 우려가 있었다. 또, 온도를 소정 범위 내로 균일화시켜 품질을 향상시키기 위해서는, 성막 개시까지의 시간이나 열처리 시간을 길게 할 필요가 있고, 생산성이 저하된다는 문제가 있었다.
그래서, 최근에는, 패널을 유지하기 위한 유지판으로서 예를 들어 특허문헌 1 에 나타내는 바와 같은 실리콘판이 사용되고 있다. 실리콘판은, 열전도성이 석영판보다 우수하기 때문에, 전체 온도의 균일성이 향상되어, 대형 패널을 제작할 때 등에, 중심부와 외주부의 특성이 거의 균일해진다는 이점을 갖고 있다.
또, 상기 서술한 실리콘판 이외에도, 반도체 제조 장치 내에 배치되는 실리콘제의 링재, 원판, 판재 등이나, 열처리 장치 내에서 사용되는 실리콘제의 각재, 막대재, 벌크재 등, 고온으로 가열되는 환경 하에서 사용되는 실리콘 부재가 수많이 제공되고 있다. 이들이 사용되고 있는 이유 중 하나로 석영보다 열전도성이 양호한 것을 들 수 있다.
일본 공개특허공보 2008-138986호
그런데, 상기 서술한 실리콘 부재에 있어서는, 그 표면에 연삭이나 연마 등에 의한 흠집이나 마이크로 크랙이 존재하고 있고, 이들 흠집이나 마이크로 크랙을 기점으로 하여 작은 하중으로도 균열된다는 문제가 있었다. 또, 가열시의 열응력에 의해서도 균열이 발생될 우려가 있었다. 가로 세로 500 ㎜ 이상의 실리콘판 등, 특히, 가로 세로 1000 ㎜ 이상의 실리콘판 등의 대형 실리콘 부재에 있어서는, 상기 서술한 열응력도 커지기 때문에, 균열이 발생되기 쉬운 경향이 있다.
본 발명은, 상기 서술한 상황을 감안하여 이루어진 것으로, 가열되는 환경 하에서 사용된 경우에도, 균열의 발생을 억제할 수 있는 실리콘 부재 및 실리콘 부재의 제조 방법을 제공하는 것을 목적으로 한다. 여기서, 가열되는 환경 하에서의 온도란 300 ℃ 내지 1100 ℃ 의 범위를 말한다.
이와 같은 과제를 해결하여 상기 목적을 달성하기 위해서, 본 발명에 관련된 실리콘 부재는, 가열되는 환경 하에서 사용되는 실리콘 부재로서, 마이크로 크랙을 함유하는 표면을 피복하는 코팅층을 갖고, 상기 코팅층은, 표면의 실리콘을 반응시킴으로써 형성된 실리콘의 반응물로 구성되어 있고, 이 코팅층의 두께가 15 ㎚ 이상 600 ㎚ 이하인 것을 특징으로 하고 있다.
이 구성을 갖는 실리콘 부재에 있어서는, 그 표면에, 상기 실리콘 부재의 표면을 반응시킴으로써 형성된 실리콘의 반응물로 이루어지는 코팅층을 갖고 있고, 이 코팅층의 두께가 15 ㎚ 이상 600 ㎚ 이하이므로, 실리콘 부재 표면에 존재하고 있던 흠집이나 마이크로 크랙이, 코팅층이 형성되는 과정에서 소멸하게 된다. 따라서, 이들 흠집이나 마이크로 크랙을 기점으로 한 균열의 발생을 억제하는 것이 가능해진다.
여기서, 본 발명의 실리콘 부재에 있어서는 상기 코팅층이 실리콘 산화막인 것이 바람직하다.
이 경우, 실리콘 부재의 표면을 산화 처리하여 실리콘 산화막을 형성함으로써, 실리콘 부재 표면의 흠집이나 마이크로 크랙을 소멸시킬 수 있어, 이들 흠집이나 마이크로 크랙을 기점으로 한 균열의 발생을 억제하는 것이 가능해진다.
또한, 산화 처리 방법으로는, 드라이 산화, 웨트 산화, 감압 산화, 가압 산화, 할로겐 산화, 오존 산화 등, 각종 방법을 적용할 수 있다.
또, 본 발명의 실리콘 부재에 있어서는, 상기 실리콘 산화막의 막두께가 30 ㎚ 이상 520 ㎚ 이하의 범위 내로 되어 있는 것이 바람직하다.
이 경우, 실리콘 산화막의 막두께가 30 ㎚ 이상으로 되어 있으므로, 실리콘 부재 표면의 흠집이나 마이크로 크랙을, 마이크로 크랙이 깊은 경우에도 충분히 소멸시키는 것이 가능해진다. 또, 실리콘 산화막의 막두께가 520 ㎚ 이하로 되어 있으므로, 산화 처리 시간을 단축시킬 수 있어 이 실리콘 부재를 효율적으로 생산할 수 있다.
또한, 본 발명의 실리콘 부재에 있어서는, 상기 코팅층이 실리콘 나이트 라이드막인 것이 바람직하다.
이 경우, 실리콘 부재의 표면을 질화 처리하여 실리콘 나이트 라이드막을 형성함으로써, 실리콘 부재 표면의 흠집이나 마이크로 크랙을 소멸시킬 수 있어, 이들 흠집이나 마이크로 크랙을 기점으로 한 균열의 발생을 억제하는 것이 가능해진다.
또한, 질화 처리 방법으로는, 열질화법, 또한 질화막의 성막에는 LPCVD 법, 플라즈마 CVD 법 등, 각종 방법을 적용할 수 있다.
또, 본 발명에 관련된 실리콘 부재는, 가열되는 환경 하에서 사용되는 실리콘 부재로서, 상기 실리콘 부재의 표면을 반응시킴으로써, 실리콘의 반응물로 이루어지는 코팅층을 형성한 후에, 해당 코팅층을 제거하여 실리콘 표면을 노출시킨 것을 특징으로 하고 있다. 실리콘의 반응물로 이루어지는 코팅층에는, 상기의 산화막, 질화막 외에, 실리콘 탄화막 (SiC) 을 사용할 수도 있다.
이 구성을 갖는 실리콘 부재에 있어서는, 상기 실리콘 부재의 표면을 반응시킴으로써, 실리콘의 반응물로 이루어지는 코팅층을 형성하고 있으므로, 실리콘 부재 표면에 존재하고 있던 흠집이나 마이크로 크랙이, 코팅층이 형성되는 과정에서 소멸하게 된다. 그리고, 이 코팅층을 제거하고 있으므로, 흠집이나 마이크로 크랙이 없는 실리콘 부재를 얻을 수 있다. 또, 고온 환경 하에서 사용할 때에, 다른 부재 등에 코팅층 (실리콘의 반응물) 으로부터 불순물이 혼입되는 것을 방지할 수 있다.
또한, 본 발명에 관련된 실리콘 부재는, 가열되는 환경 하에서 사용되는 실리콘 부재로서, 상기 실리콘 부재의 표면을 반응시킴으로써, 실리콘의 반응물로 이루어지는 코팅층을 형성한 후에, 해당 코팅층을 제거하여 실리콘 표면을 노출시키고, 노출시킨 상기 실리콘 표면에, 실리콘의 반응물로 이루어지는 코팅층을 재형성한 것을 특징으로 하고 있다. 여기서, 실리콘의 반응물로 이루어지는 코팅층을 형성한 후에, 해당 코팅층을 제거하여 실리콘 표면을 노출시키고, 노출시킨 상기 실리콘 표면에 실리콘의 반응물로 이루어지는 코팅층을 재형성한 것은 이하의 이유에 따른다. 실리콘 판재의 표면을 연마기로 연마한 후, 불산과 질산의 혼합액에 의해 양면을 에칭하고, 순수로 세정한 실리콘 표면에는, 연마에 기인하는 불순물 원자가 잔존하고 있고, 그 상태로 코팅층을 형성하면, 코팅층에 불순물 원소가 그대로 함유된다. 불순물이 코팅층에 함유된 상태에서 패널 등의 기판으로서 가열한 경우에는, 코팅층에 함유된 불순물이 패널 등에 전사하여 패널 등을 오염시킬 가능성이 있다. 그래서, 패널 등에 허용되는 불순물 레벨이 보다 낮은 경우에는, 코팅층으로부터의 오염을 저감시킴기 위해서, 불순물을 함유하는 코팅층을 제거하여 실리콘의 반응물로 이루어지는 코팅층을 재형성하는 것이 바람직하다.
이 구성을 갖는 실리콘 부재에 있어서는, 표면의 코팅층이 흠집의 형성을 방지한다. 혹은 코팅층 제거 후의 마이크로한 흠집이 생긴 경우에도, 그것을 소멸시킬 수 있어, 이들 흠집이나 마이크로 크랙을 기점으로 한 균열의 발생을 억제하는 것이 가능해진다.
또한, 본 발명에 관련된 실리콘 부재는, 가열되는 환경 하에서 사용되는 실리콘 부재로서, 상기 실리콘 부재의 표면을 연마ㆍ에칭함으로써, 표층의 변형층을 제거함과 함께, 표면의 산술 평균 조도 Ra 가 2 ㎚ 이하로 되어 있는 것을 특징으로 하고 있다.
이 구성을 갖는 실리콘 부재에 있어서는, 상기 실리콘 부재의 표면을 연마ㆍ에칭함으로써, 표층의 변형층을 제거함과 함께, 표면의 산술 평균 조도 Ra 가 2 ㎚ 이하로 되어 있으므로, 실리콘 부재 표면의 흠집이나 마이크로 크랙이 제거되어 있어, 이들 흠집이나 마이크로 크랙을 기점으로 한 균열의 발생을 억제하는 것이 가능해진다.
또, 본 발명에 관련된 실리콘 부재는, 다결정 실리콘으로 이루어지는 것이어도 된다. 또는, 본 발명에 관련된 실리콘 부재는, 의 (擬) 단결정 실리콘으로 이루어지는 것이어도 된다.
또한, 본 발명에 관련된 실리콘 부재는, 상기 실리콘 부재의 크기가 폭 (W)：500 ∼ 1500 ㎜ × 길이 (L)：500 ∼ 1500 ㎜ × 두께 (H)：5 ∼ 50 ㎜ 로 되어 있어도 된다.
본 발명에 관련된 실리콘 부재의 제조 방법은, 가열되는 환경 하에서 사용되는 실리콘 부재의 제조 방법으로서, 표면의 실리콘을 반응시킴으로써, 실리콘의 반응물로 이루어지는 코팅층을 형성하는 코팅층 형성 공정을 구비하고 있는 것을 특징으로 한다.
여기서, 상기 코팅층 형성 공정이 산화 처리 공정이어도 된다. 또는, 상기 코팅층 형성 공정이 질화 처리 공정이어도 된다.
또한, 상기 코팅층 형성 공정에 의해 형성된 상기 코팅층을 제거하는 코팅층 제거 공정을 구비하고 있어도 된다. 또, 상기 코팅층 제거 공정에 의해 노출된 실리콘 표면에 재차 코팅층을 형성하는 재코팅층 형성 공정을 구비하고 있어도 된다.
이와 같이 본 발명에 따르면, 가열되는 환경 하에서 사용된 경우에도, 균열의 발생을 억제할 수 있는 실리콘 부재 및 이 실리콘 부재의 제조 방법을 제공할 수 있다.
도 1 은 본 발명의 제 1 실시형태인 실리콘 부재의 외관도이다.
도 2 는 도 1 에 나타내는 실리콘 부재의 표면 근방의 단면 확대도이다.
도 3 은 본 발명의 제 1 실시형태인 실리콘 부재의 제조 방법의 설명도이다.
도 4 는 본 발명의 제 2 실시형태인 실리콘 부재의 표면 근방의 단면 확대 도이다.
도 5 는 본 발명의 제 3 실시형태인 실리콘 부재의 제조 방법의 설명도이다.
도 6 은 본 발명의 제 4 실시형태인 실리콘 부재의 제조 방법의 설명도이다.
도 7 은 본 발명의 실시형태인 실리콘 부재의 소재가 되는 의단결정 (擬單結晶) 실리콘 잉곳 및 다결정 실리콘 잉곳을 제조할 때에 사용되는 주상정 (柱狀晶) 실리콘 잉곳 제조 장치 (50) 의 개략도이다.
본 발명의 제 1 실시형태인 실리콘 부재에 대해서 도 1 내지 도 3 을 참조로 하여 설명한다.
본 실시형태인 실리콘 부재 (10) 는, 도 1 에 나타내는 바와 같이, 판상을 이루고 있고, 액정 패널 제조시의 열처리 공정에 있어서 액정 패널을 유지하는 유지판으로서 사용되는 것이다. 본 실시형태에서는, 폭 (W)：500 ∼ 1500 ㎜ × 길이 (L)：500 ∼ 1500 ㎜ × 두께 (H)：5 ∼ 50 ㎜ 의 대형 판재로 되어 있다.
이 실리콘 부재 (10) 의 표면에는, 도 2 에 나타내는 바와 같이, 실리콘의 반응물로 구성된 코팅층이 형성되어 있고, 본 실시형태에서는 코팅층으로서 실리콘 산화막 (11) 이 형성되어 있다.
여기서, 이 실리콘 산화막 (11) (코팅층) 의 막두께 (t0) 는 15 ㎚≤t0≤600 ㎚ 의 범위 내로 되어 있고, 바람직하게는 30 ㎚≤t0≤520 ㎚ 의 범위 내로 되어 있다.
이 실리콘 부재 (10) 는 다음과 같은 공정으로 제조된다.
먼저, 실리콘 부재 (10) 의 소재가 되는 단결정 실리콘 잉곳, 의단결정 (擬單結晶) 실리콘 잉곳, 다결정 실리콘 잉곳을 준비한다.
여기서, 실리콘 부재 (10) 의 소재가 되는 단결정 실리콘 잉곳은 이른바 CZ법으로 제조된다.
또, 실리콘 부재 (10) 의 소재가 되는 의단결정 실리콘 잉곳, 다결정 실리콘 잉곳은, 도 7 에 나타내는 주상정 (柱狀晶) 실리콘 잉곳 제조 장치 (50) 에 의해 제조된다.
주상정 실리콘 잉곳 제조 장치 (50) 은, 실리콘 융액 (L) 이 저류된 도가니 (60) 와, 이 도가니 (60) 가 재치 (載置) 된 틸플레이트 (52) 와, 이 틸플레이트 (52) 를 하방에서부터 지지하는 언더플로어 히터 (53) 와, 도가니 (60) 의 상방에 배치 형성된 천정 히터 (54) 를 구비하고 있다. 또, 도가니 (60) 의 주위에는 단열재 (55) 가 형성되어 있다.
틸플레이트 (52) 는, 중공 구조로 되어 있고, 공급 파이프 (56) 를 통해 내부에 Ar 가스가 공급되는 구성으로 되어 있다.
여기서, 주상정 실리콘 잉곳은, 상기 서술한 주상정 실리콘 잉곳 제조 장치 (50) 의 도가니 (60) 내에 실리콘 원료를 장입하고 가열 용융시켜 실리콘 융액을 생성하고, 언더플로어 히터 (53) 와 천정 히터 (54) 의 출력을 제어함으로써, 도가니 (60) 의 저부로부터 상방으로 향하여 실리콘 융액을 응고시킴으로써 제조된다.
또, 의단결정 실리콘 잉곳은, 상기 서술한 주상정 실리콘 잉곳 제조 장치 (50) 의 도가니 (60) 의 저부에 단결정 실리콘판으로 이루어지는 복수개의 종 (種) 결정을 배치하고, 이 도가니 (60) 내에 실리콘 원료를 장입하고 가열 용융시켜 실리콘 융액을 생성하고, 언더플로어 히터 (53) 와 천정 히터 (54) 의 출력을 제어 함으로써, 도가니 (60) 의 저부로부터 상방으로 향하여 실리콘 융액을 응고시키고, 도가니 (60) 내의 복수개의 종결정 각각으로부터 단결정을 성장시킴으로써 얻어진다. 이 의단결정 실리콘 잉곳은, 종결정으로부터 성장시킨 단결정 부위를 복수갖는 실리콘 잉곳이고, 종결정의 배치에 따라서는 실리콘 잉곳 전체를 거의 단결정으로 하는 것도 가능하다.
다음으로, 단결정 실리콘, 의단결정 실리콘 또는 다결정 실리콘의 잉곳을, 밴드 소우나 와이어 소우로 절단하여 소정 사이즈의 판재 (16) 를 잘라 낸다.
다음 잘라 낸 판재 (16) 의 표면을 연삭, 연마하고, 그 후, 에칭 처리를 실시한다. 또한, 본 실시형태에서는, 에칭액으로서 불산과 질산의 혼합액을 사용하고 있다. 이로써, 판재 (16) 의 표층에 존재하는 변형층을 제거한다.
그 후, 판재 (16) 에 대해 산화 처리를 실시한다. 판재 (16) 를 진공 용기에 장입하고 일정 온도로까지 가열하여, 산화성 가스를 진공 용기내에 도입함으로써, 판재 (16) 표면의 실리콘을 산화시켜 실리콘 산화막 (11) (코팅층) 을 형성한다. 또한, 실리콘 산화막 (11) (코팅층) 의 막두께 (t0) 는, 산화 처리시의 온도, 가스 유량을 조정함으로써 제어할 수 있다.
이 때, 판재 (16) 의 표면에는 흠집이나 마이크로 크랙이 존재하고 있다. 이 표면을 산화 처리하여 실리콘 산화막 (11) 을 형성하면, 도 3 에 나타내는 바와 같이, 판재 (16) 의 내부측으로 향해서도 실리콘 산화막 (11) 이 성장 (침식) 되어 가며, 판재 (16) 의 표면에 존재하고 있던 흠집이나 마이크로 크랙이 소멸하게 된다. 상세히 설명하면, 이 실리콘 산화막 (11) 내의 산소가 실리콘 산화막 (11) 내에서 고체 내 확산되고, 더욱 판재 (16) 에 상당하는 부분까지 확산된다 (도 3 의 경우의 하방으로의 확산). 그리고, 확산된 산소가 확산된 곳에 존재하는 판재 (16) 의 실리콘과 반응함으로써, 판재 (16) 의 내부 측을 향하여 성장 (침식) 한다.
또한, 본 실시형태에서는, 도 3 에 나타내는 바와 같이, 실리콘 산화막 (11) 형성전의 판재 (16) 의 표면 (S) 으로부터 판재 (16) 의 내부측으로 향하여 성장된 실리콘 산화막 (11) 의 두께 (t1) (실리콘의 침식 깊이 (t1)) 가, 실리콘 산화막 (11) 전체의 두께 (t0) 에 대해 t1＝0.45 × t0 으로 되어 있다.
이와 같은 구성으로 된 본 실시형태인 실리콘 부재 (10) 는, 액정 패널의 유지판으로서 사용되고, 열처리 공정에 있어서 예를 들어 600 ∼ 800 ℃ 와 같은 고온으로 가열되게 된다.
상기 서술한 바와 같은 구성으로 된 본 실시형태인 실리콘 부재 (10) 에 의하면, 그 표면에, 판재 (16) 표면의 실리콘을 산화시킴으로써 형성된 실리콘 산화막 (11) (코팅층) 을 갖고 있으므로, 표면의 흠집이나 마이크로 크랙이 실리콘 산화막 (11) (코팅층) 이 형성되는 과정에서 소멸하게 된다. 따라서, 이들 흠집이나 마이크로 크랙을 기점으로 한 균열의 발생을 억제하는 것이 가능해진다. 이로써, 폭 (W)：500 ∼ 1500 ㎜ × 길이 (L)：500 ∼ 1500 ㎜ × 두께 (H)：5 ∼ 50 ㎜ 의 대형 판상의 실리콘 부재 (10) 를 고온 환경 하에서 사용한 경우에도, 열응력 등으로 균열이 발생하는 것을 억제할 수 있다.
또, 본 실시형태에서는, 실리콘 산화막 (11) (코팅층) 의 막두께 (t0) 가 t0≥15 ㎚ 로 되어 있으므로, 표면의 흠집이나 마이크로 크랙을 소멸시킬 수 있어, 균열의 발생을 확실히 억제할 수 있다. 또한, 실리콘 산화막 (11) (코팅층) 의 막두께 (t0) 가 t0≤600 ㎚ 로 되어 있으므로, 산화 처리 시간을 단축시킬 수 있어, 이 실리콘 부재 (10) 를 효율적으로 생산할 수 있다.
여기서, 실리콘 산화막 (11) (코팅층) 의 막두께 (t0) 를, t0≥30 ㎚ 로 하면, 표면의 흠집이나 마이크로 크랙을 보다 충분히 소멸시킬 수 있어, 균열의 발생을 확실히 억제할 수 있다. 또, 실리콘 산화막 (11) (코팅층) 의 막두께 (t0) 를, t0≤520 ㎚ 로 하면, 산화 처리 시간을 더 단축시킬 수 있어, 이 실리콘 부재 (10) 를 효율적으로 생산할 수 있다.
또한, 본 실시형태에서는, 실리콘 산화막 (11) 형성전의 판재 (16) 의 표면 (S) 으로부터 판재 (16) 의 내부측으로 향하여 성장된 실리콘 산화막 (11) 의 두께 (t1) (실리콘의 침식 깊이 (t1)) 가, 실리콘 산화막 (11) 전체의 두께 (t0) 에 대해 t1 ＝0.45 × t0 으로 되어 있으므로, 실리콘 산화막 (11) (코팅층) 을 형성함으로써, 확실히 흠집이나 마이크로 크랙을 소멸시키는 것이 가능해진다.
다음으로, 본 발명의 제 2 실시형태인 실리콘 부재 (110) 에 대해서 도 4 를 참조로 하여 설명한다.
이 제 2 실시형태에 있어서는, 실리콘 부재 (110) 의 표면에 형성된 코팅층이 실리콘 나이트 라이드막 (111) 으로 되어 있다. 이 실리콘 나이트 라이드막 (111) (코팅층) 의 막두께 (t10) 는 15 ㎚≤t10≤50 ㎚ 의 범위 내로 되어 있다.
이 실리콘 나이트 라이드막 (111) (코팅층) 은, 도 4 에 나타내는 바와 같이, 실리콘의 판재 (116) 표면을 열질화 처리함으로써 형성되어 있고, 실리콘 나이트 라이드막 (111) 형성전의 판재 (116) 의 표면으로부터 판재 (116) 의 내부측으로 향하여 성장된 실리콘 나이트 라이드막 (111) 의 두께 (t11) (실리콘의 침식 깊이 (t11)) 가, 실리콘 나이트 라이드막 (111) 전체의 막두께 (t10) 에 대해 t11＝0.88 × t10 으로 되어 있다.
이상과 같은 구성으로 된 본 실시형태인 실리콘 부재 (110) 에 의하면, 그 표면에, 판재 (116) 표면의 실리콘을 질화시킴으로써 형성된 실리콘 나이트 라이드막 (111) (코팅층) 을 갖고 있으므로, 표면의 흠집이나 마이크로 크랙이 실리콘 나이트 라이드막 (111) (코팅층) 이 형성되는 과정에서 소멸하게 된다. 따라서, 이들 흠집이나 마이크로 크랙을 기점으로 한 균열의 발생을 억제하는 것이 가능해진다.
또, 본 실시형태에서는, 실리콘 나이트 라이드막 (111) (코팅층) 의 막두께 (t10) 가 t10≥15 ㎚ 로 되어 있으므로, 표면의 흠집이나 마이크로 크랙을 충분히 소멸시킬 수 있어, 균열의 발생을 확실히 억제할 수 있다. 또한, 실리콘 나이트 라이드막 (111) (코팅층) 의 막두께 (t10) 가 t10≤50 ㎚ 로 되어 있으므로, 질화 처리 시간을 단축시킬 수 있어, 이 실리콘 부재 (110) 를 효율적으로 생산할 수 있다.
또한, 본 실시형태에서는, 실리콘 나이트 라이드막 (111) 형성전의 판재 (116) 의 표면 (S) 으로부터 판재 (116) 의 내부측으로 향하여 성장된 실리콘 나이트 라이드막 (111) 의 두께 (t11) (실리콘의 침식 깊이 (t11)) 가, 실리콘 나이트 라이드막 (111) 전체의 막두께 (t10) 에 대해 t11＝0.88 × t10 으로 되어 있으므로, 실리콘 나이트 라이드막 (111) (코팅층) 을 형성함으로써, 확실히 흠집이나 마이크로 크랙을 소멸시키는 것이 가능해진다.
다음으로, 본 발명의 제 3 실시형태인 실리콘 부재에 대해서 도 5 를 참조로 하여 설명한다.
이 제 3 실시형태에 있어서는, 도 5 에 나타내는 바와 같이, 실리콘 부재 (210) 의 표면에 실리콘 산화막 (211) 으로 이루어지는 코팅층을 형성한 후에, 이 실리콘 산화막 (211) (코팅층) 을 제거하여 실리콘을 노출시킨 구성으로 되어 있다. 또한, 실리콘 산화막의 두께가 두꺼운 경우에는, 실리콘 산화막층을 남기도록 연마하고, 남은 실리콘 산화막층은 완충 불산 용액으로 제거한다. 또, 실리콘 산화막의 두께가 두껍지 않은 경우에는, 완충 불산 용액으로 제거한다. 완충 불산 용액에 의한 실리콘 산화막층의 제거는 예를 들어 HF：NH4F＝7：1 의 조성으로 실온에서 실시하였다.
여기서, 판재 (216) 의 표면에 형성된 실리콘 산화막 (211) 은, 판재 (216) 의 내부측으로 향해서도 성장되어 가며, 판재 (216) 의 표면에 존재하고 있던 흠집이나 마이크로 크랙이 소멸하게 된다. 또한, 본 실시형태에서는, 도 5 에 나타내는 바와 같이, 실리콘 산화막 (211) 형성전의 판재 (216) 의 표면 (S) 으로부터 판재 (216) 의 내부측으로 향하여 성장된 실리콘 산화막 (211) 의 두께 (t21) (실리콘의 침식 깊이 (t21)) 가, 실리콘 산화막 (211) 전체의 두께 (t20) 에 대해 t21＝0.45 × t20 으로 되어 있다.
그리고, 이 실리콘 산화막 (211) 을 제거하고 있기 때문에, 본 실시형태인 실리콘 부재 (210) 에 있어서는, 원래의 판재 (216) 의 표면 (S) 으로부터 두께 (t21) 의 부분이 제거된 것으로 되어 있다.
이 구성을 갖는 실리콘 부재 (210) 에 있어서는, 판재 (216) 표면의 실리콘을 산화시킴으로써, 실리콘 산화막 (211) (코팅층) 을 형성하고 있으므로, 표면의 미세한 흠집이나 마이크로 크랙이, 실리콘 산화막 (211) (코팅층) 이 형성되는 과정에서 소멸하게 된다. 그리고, 이 실리콘 산화막 (211) (코팅층) 을 제거하고 있으므로, 흠집이나 마이크로 크랙이 없는 실리콘 부재 (210) 를 얻을 수 있다. 또한, 열처리시에 있어서 다른 부재 등에 산소, 질소 등의 불순물이 혼입되는 것을 억제하는 것이 가능해진다.
또한, 열처리 온도가 고온이 아닌 300 ∼ 900 ℃ 에서는, 다른 부재 등에 산소, 질소 등의 불순물이 혼입되는 경우는 없기 때문에, 재차 실리콘 부재 (210) 의 표층에 실리콘 산화막이나 실리콘 나이트 라이드막을 형성해도 된다. 이 표층의 코팅층은 흠집의 형성을 방지하거나, 혹은 코팅층 제거 후에 생긴 마이크로한 흠집을 소멸시킬 수 있어, 이들 흠집이나 마이크로 크랙을 기점으로 한 균열의 발생을 억제하는 것이 가능해진다.
다음으로, 본 발명의 제 4 실시형태인 실리콘 부재에 대해서 도 6 을 참조로 하여 설명한다.
이 제 4 실시형태에 있어서는, 도 6 에 나타내는 바와 같이, 판재 (316) 의 표면을 연마하고, 그 후 에칭 처리함으로써, 표면의 흠집, 마이크로 크랙을 제거하였다. 그리고, 표면의 산술 평균 조도 Ra 를 2 ㎚ 이하로 하고 있다.
또한, 본 실시형태에서는, 연마, 에칭 처리에 의해 원래의 판재 (316) 의 표면 (S) 으로부터 두께 (t31) 의 부분이 제거된 것으로 되어 있고, 그 두께를 100 ㎚≤t31≤5000 ㎚ 의 범위 내로 하고 있다.
이 구성을 갖는 실리콘 부재 (310) 에 있어서는, 실리콘 부재 (310) 의 표면을 연마하고, 그 후 에칭 처리함으로써, 표면의 흠집, 마이크로 크랙을 제거하였고, 표면의 산술 평균 조도 Ra 를 2 ㎚ 이하로 하고 있으므로, 흠집이나 마이크로 크랙이 적은 실리콘 부재 (310) 를 얻을 수 있다. 또한, 열처리시에 있어서, 다른 부재 등에 산소, 질소 등의 불순물이 혼입되는 것을 억제하는 것이 가능해진다. 또, 본 실시형태에서는, 연마, 에칭 처리에 의해 제거하는 두께 (t31) 를, 100 ㎚≤t31≤5000 ㎚ 의 범위 내로 하고 있으므로, 확실히 흠집이나 마이크로 크랙을 제거할 수 있다.
이상, 본 발명의 실시형태인 실리콘 부재에 대해 설명했지만, 이것에 한정되지는 않고, 적절히 설계 변경할 수 있다.
예를 들어, 도 1 에 나타내는 바와 같이, 판상의 실리콘 부재를 예로 들어 설명했지만, 이것에 한정되지는 않고, 반도체 제조 장치 내에 배치되는 실리콘제의 링재, 원판, 판재 등이나, 열처리 장치 내에서 사용되는 실리콘제의 각재, 막대재, 벌크재 등, 가열되는 환경 하에서 사용되는 실리콘 부재 등이어도 된다.
실시예
본 발명의 효과를 확인하기 위해 실시한 확인 실험의 결과를 나타낸다.
이하의 순서로 본 발명예 1 ∼ 21, 비교예 1, 2 의 실리콘 부재 (실리콘판) 를 제조하고, 얻어진 실리콘 부재의 표면 조도 (산술 평균 조도 Ra) 의 측정 및 4 지점 굽힘 시험을 실시하였다.
(본 발명예 1 ∼ 8)
1000 ㎜ × 1000 ㎜ × 높이 300 ㎜ 의 다결정 실리콘 잉곳 (1 방향 응고시킨 주상정 잉곳) 으로부터 밴드 소우에 의해 1000 ㎜ × 1000 ㎜ × 두께 20 ㎜ 의 판재를 잘라 냈다.
다음으로, 이 판재의 양면을 연마기로 연마한 후, 불산과 질산의 혼합액에 의해 양면을 에칭하였다. 그 후, 순수로 충분히 세정하였다.
얻어진 판재를 산화로에 장입하고, 웨트 산화 (파이로제닉 산화) 에 의해 온도 900 ℃ 에서 표 1 에 나타내는 시간 유지하고, 실리콘판의 표면에 표 1 에 나타내는 막두께의 실리콘 산화막을 형성하였다.
(본 발명예 9 ∼ 10)
1000 ㎜ × 1000 ㎜ × 높이 300 ㎜ 의 의단결정 실리콘 잉곳 (종결정을 사용한 1 방향 응고시킨 주상정 잉곳) 으로부터 밴드 소우에 의해 1000 ㎜ × 1000 ㎜ × 두께 20 ㎜ 의 판재를 잘라 냈다.
다음으로, 이 판재의 양면을 연마기로 연마한 후, 불산과 질산의 혼합액에 의해 양면을 에칭하였다. 그 후, 순수로 충분히 세정하였다.
얻어진 판재를 산화노에 장입하고, 웨트 산화 (파이로제닉 산화) 에 의해 온도 900 ℃ 에서 표 1 에 나타내는 시간 유지하고, 실리콘판의 표면에 표 1 에 나타내는 막두께의 실리콘 산화막을 형성하였다.
(본 발명예 11)
1000 ㎜ × 1000 ㎜ × 높이 300 ㎜ 의 다결정 실리콘 잉곳 (1 방향 응고시킨 주상정 잉곳) 으로부터 밴드 소우에 의해 1000 ㎜ × 1000 ㎜ × 두께 20 ㎜ 의 판재를 잘라 냈다.
다음으로, 이 판재의 양면을 연마기로 연마한 후, 불산과 질산의 혼합액에 의해 양면을 에칭하였다. 그 후, 순수로 충분히 세정하였다.
얻어진 판재를, 열처리노에 장입하고, 암모니아를 흘려 보내어 온도 1050 ℃ 에서 90 분간 유지하고, 실리콘판의 표면에 막두께 15 ㎚ 의 실리콘 나이트 라이드막을 형성하였다.
(본 발명예 12)
상기 서술한 본 발명예 5 의 실리콘판을 사용하여, 이 실리콘판의 표면에 형성된 실리콘 산화막을 제거하였다. 실리콘 산화막 제거에는, 불산 (48 ％)：질산 (70 ％)：순수＝3：2：6 의 혼산 수용액을 사용하여 실온에서 실시하였다. 제거 시간은 2 분이었다.
(본 발명예 13)
상기 서술한 본 발명예 5 의 실리콘판을 사용하여, 이 실리콘판의 표면에 형성된 실리콘 산화막을 제거하였다. 실리콘 산화막 제거에는, 불산 (48 ％)：질산 (70 ％)：순수＝3：2：6 의 혼산 수용액을 사용하여 실온에서 실시하였다. 제거 시간은 1 분 30 초였다. 그 후, 나머지의 실리콘 산화막을, 완충 불산 용액을 사용하여 실온에서 실시하였다. 제거 시간은 30 분이었다.
(본 발명예 14 ∼ 15)
상기 서술한 본 발명예 9 의 실리콘판을 사용하여, 이 실리콘판의 표면에 형성된 실리콘 산화막을 제거하였다. 실리콘 산화막 제거에는, 불산 (48 ％)：질산 (70 ％)：순수＝3：2：6 의 혼산 수용액을 사용하여 실온에서 실시하였다. 제거 시간은 1 분 30 초였다. 그 후, 나머지의 실리콘 산화막을, 완충 불산 용액을 사용하여 실온에서 실시하였다. 제거 시간은 30 분이었다.
(본 발명예 16 ∼ 17)
상기 서술한 본 발명예 13 의 실리콘판을 산화노에 장입하고, 웨트 산화 (파이로제닉 산화) 에 의해 온도 900 ℃ 에서 표 2 에 나타내는 시간 유지하고, 실리콘판의 표면에 표 2 에 나타내는 막두께의 실리콘 산화막을 형성하였다.
(본 발명예 18 ∼ 19)
상기 서술한 본 발명예 15 의 실리콘판을 산화노에 장입하고, 웨트 산화 (파이로제닉 산화) 에 의해 온도 900 ℃ 에서 표 2 에 나타내는 시간 유지하고, 실리콘판의 표면에 표 2 에 나타내는 막두께의 실리콘 산화막을 형성하였다.
(본 발명예 20)
본 발명예 1 의 실리콘판을 사용하여, 이 실리콘판의 표면에 형성된 실리콘 산화막을 제거하였다. 실리콘 산화막 제거에는, 완충 불산 용액을 사용하여 실온에서 실시하였다. 그 후, 얻어진 판재를, 열처리노에 장입하고, 암모니아를 흘려 보내어 온도 1050 ℃ 에서 90 분간 유지하고, 실리콘판의 표면에 막두께 15 ㎚ 의 실리콘 나이트 라이드막을 형성하였다.
(본 발명예 21)
1000 ㎜ × 1000 ㎜ × 높이 300 ㎜ 의 다결정 실리콘 잉곳 (1 방향 응고시킨 주상정 잉곳) 으로부터 밴드 소우에 의해 1000 ㎜ × 1000 ㎜ × 두께 20 ㎜ 의 판재를 잘라 냈다.
이 판재의 양면을 연마기로 연마한 후, 불산 (48 ％)：질산 (70 ％)：순수＝3：2：6 의 혼산 수용액에 의해 양면을 에칭하였다. 이 연마와 에칭에 의해 판재의 표면을 두께 5 ㎛ 분 제거하였다.
(비교예 1)
1000 ㎜ × 1000 ㎜ × 높이 300 ㎜ 의 다결정 실리콘 잉곳 (1 방향 응고시킨 주상정 잉곳) 으로부터 밴드 소우에 의해 1000 ㎜ × 1000 ㎜ × 두께 20 ㎜ 의 판재를 잘라 냈다. 이 판재의 양면을 연삭기로 연삭하였다.
(비교예 2)
1000 ㎜ × 1000 ㎜ × 높이 300 ㎜ 의 다결정 실리콘 잉곳 (1 방향 응고시킨 주상정 잉곳) 으로부터 밴드 소우에 의해 1000 ㎜ × 1000 ㎜ × 두께 20 ㎜ 의 판재를 잘라 냈다. 이 판재의 양면을 연마기로 연마하였다.
(실리콘 산화막 및 실리콘 나이트 라이드막의 막두께)
본 발명예 1 ∼ 11 및 본 발명예 16 ∼ 20 에 대해 얻어진 실리콘 산화막 및 실리콘 나이트 라이드막의 막두께를 측정하였다. 또, 막 형성전의 판재의 표면으로부터 판재의 내부측으로 향하여 성장된 두께 (침식 깊이) 에 대해서도 계산에 의해 평가하였다. 실리콘 산화막, 실리콘 나이트 라이드막의 막두께는 분광 엘립소미터를 사용하여 측정하였다. 또, Si 와 SiO2 의 밀도와 분자량으로부터, 실리콘 산화막의 전체 두께를 t0 으로 하면, 실리콘 산화막은 t1＝0.45 × t0 만큼 내부측으로 향하여 성장한 것이 된다. Si 와 Si3N4 의 밀도와 분자량으로부터, 실리콘 나이트 라이드막의 전체 두께를 t0 으로 하면, 실리콘 나이트 라이드막은 t11＝0.88 × t10 만큼 내부측으로 향하여 성장한 것이 된다. 측정 결과를 표 1 및 표 2 에 나타낸다.
(표면 조도 Ra)
본 발명예 1 ∼ 21 및 비교예 2 의 표면 조도에 대해서는 AFM 을 사용하여 측정하였다.
비교예 1 의 표면 조도에 대해서는 데크태크 표면 조도계 (10 ㎛ 주사) 로 측정하였다.
측정 결과를 표 1 및 표 2 에 나타낸다.
(4 지점 굽힘 시험)
얻어진 공시재를 사용하여 4 지점 굽힘 시험을 실시하였다. 4 지점 굽힘은 JIS＝R1601 에 기초하여 실시하였다. 시료 사이즈는 길이 40 ㎜, 폭 4 ㎜, 두께 3 ㎜ 이다. 측정 결과를 표 1 및 표 2 에 나타낸다.
Figure 112014029645544-pat00001
Figure 112014029645544-pat00002
실리콘판의 표면을 연삭한 비교예 1 에서는, 표면의 산술 평균 조도 Ra 가 50 ㎛, 4 지점 굽힘 시험의 최대 하중이 30 ㎫ 로 낮아, 균열이 발생하기 쉬운 것이었다.
또, 실리콘판의 표면을 연마한 비교예 2 에서는, 표면의 산술 평균 조도 Ra 가 0.9 ㎛, 4 지점 굽힘 시험의 최대 하중이 154 ㎫ 로 되어 있어, 비교예 1 보다는 개선되어 있지만, 균열이 발생하기 쉬운 것이었다.
이에 비해, 본 발명예 1 ∼ 21 에 있어서는, 4 지점 굽힘 시험의 최대 하중이 커, 균열이 억제되어 있음이 확인된다. 특히, 실리콘 산화막이나 실리콘 나이트 라이드막을 형성한 본 발명예 1 ∼ 11, 16 ∼ 19 에 있어서는, 표면 조도에 관계없이 4 지점 굽힘 시험의 결과가 양호하였다. 또한, 본 발명예 9 ∼ 10, 18 ∼ 19 에 있어서는 표면 조도도 4 지점 굽힘 시험도 결과가 양호하였다.
이상의 결과로부터, 본 발명예에 따르면, 가열되는 환경 하에서 사용된 경우에도, 균열의 발생을 억제할 수 있는 실리콘 부재를 제공할 수 있음이 확인되었다.
10, 110, 210, 310 : 실리콘 부재
11 : 실리콘 산화막 (코팅층)
111 : 실리콘 나이트 라이드막 (코팅층)
16, 116, 216, 316 : 판재

Claims (15)

  1. 가열되는 환경 하에서 사용되는 실리콘 부재로서,
    흠집이나 마이크로 크랙을 함유하는 표면을 피복하는 코팅층을 갖고, 상기 코팅층은, 표면의 실리콘을 반응시킴으로써 형성되고, 상기 실리콘 부재의 내부측을 향해서 성장한 영역을 갖는 실리콘의 반응물로 구성되어 있고, 이 코팅층의 두께가 15 ㎚ 이상 600 ㎚ 이하이고,
    상기 실리콘 부재는, 크기가 폭 (W)：500 ∼ 1500 ㎜ × 길이 (L)：500 ∼ 1500 ㎜ × 두께 (H)：5 ∼ 50 ㎜ 인 대형 판재이고,
    상기 흠집이나 마이크로 크랙은, 상기 코팅층이 형성되는 과정에서 소멸되고 있는 것을 특징으로 하는 실리콘 부재.
  2. 제 1 항에 있어서,
    상기 코팅층이 실리콘 산화막인 것을 특징으로 하는 실리콘 부재.
  3. 제 2 항에 있어서,
    상기 실리콘 산화막의 막두께가 30 ㎚ 이상 520 ㎚ 이하의 범위 내로 되어 있는 것을 특징으로 하는 실리콘 부재.
  4. 제 1 항에 있어서,
    상기 코팅층이 실리콘 나이트 라이드막인 것을 특징으로 하는 실리콘 부재.
  5. 가열되는 환경 하에서 사용되는 실리콘 부재로서,
    상기 실리콘 부재는, 크기가 폭 (W)：500 ∼ 1500 ㎜ × 길이 (L)：500 ∼ 1500 ㎜ × 두께 (H)：5 ∼ 50 ㎜ 인 대형 판재이고,
    표면에 흠집이나 마이크로 크랙을 함유하는 상기 실리콘 부재의 상기 표면을 반응시킴으로써 형성되고, 상기 실리콘 부재의 내부측을 향해서 성장한 영역을 갖는 실리콘의 반응물로 이루어지는 코팅층을 형성한 후에, 해당 코팅층을 제거하여 실리콘 표면이 노출되어 있고,
    상기 흠집이나 마이크로 크랙은, 상기 코팅층이 형성되는 과정에서 소멸되고 있는 것을 특징으로 하는 실리콘 부재.
  6. 제 5 항에 있어서,
    노출된 상기 실리콘 표면에, 실리콘의 반응물로 이루어지는 코팅층을 재형성한 것을 특징으로 하는 실리콘 부재.
  7. 제 1 항 내지 제 6 항 중 어느 한 항에 있어서,
    상기 실리콘 부재의 표면을 연마ㆍ에칭함으로써, 표층의 변형층을 제거함과 함께, 표면의 산술 평균 조도 Ra 가 2 ㎚ 이하로 되어 있는 것을 특징으로 하는 실리콘 부재.
  8. 제 1 항 내지 제 6 항 중 어느 한 항에 있어서,
    다결정 실리콘으로 이루어지는 것을 특징으로 하는 실리콘 부재.
  9. 제 1 항 내지 제 6 항 중 어느 한 항에 있어서,
    의단결정 (擬單結晶) 실리콘으로 이루어지는 것을 특징으로 하는 실리콘 부재.
  10. 삭제
  11. 가열되는 환경 하에서 사용되는 실리콘 부재의 제조 방법으로서,
    표면에 흠집이나 마이크로 크랙을 함유하는 실리콘 부재의 상기 표면의 실리콘을 반응시킴으로써 형성되고, 상기 실리콘 부재의 내부측을 향해서 성장한 영역을 갖는 실리콘의 반응물로 이루어지는 코팅층을, 상기 실리콘 부재의 표면에 형성하는 코팅층 형성 공정을 구비하고 있고,
    상기 실리콘 부재는, 크기가 폭 (W)：500 ∼ 1500 ㎜ × 길이 (L)：500 ∼ 1500 ㎜ × 두께 (H)：5 ∼ 50 ㎜ 인 대형 판재이고,
    상기 흠집이나 마이크로 크랙은, 상기 코팅층이 형성되는 과정에서 소멸되고 있는 것을 특징으로 하는 실리콘 부재의 제조 방법.
  12. 제 11 항에 있어서,
    상기 코팅층 형성 공정이 산화 처리 공정인 것을 특징으로 하는 실리콘 부재의 제조 방법.
  13. 제 11 항에 있어서,
    상기 코팅층 형성 공정이 질화 처리 공정인 것을 특징으로 하는 실리콘 부재의 제조 방법.
  14. 제 11 항 내지 제 13 항 중 어느 한 항에 있어서,
    상기 코팅층 형성 공정에 의해 형성된 상기 코팅층을 제거하는 코팅층 제거 공정을 구비하고 있는 것을 특징으로 하는 실리콘 부재의 제조 방법.
  15. 제 14 항에 있어서,
    상기 코팅층 제거 공정에 의해 노출된 실리콘 표면에 재차 코팅층을 형성하는 재코팅층 형성 공정을 구비하고 있는 것을 특징으로 하는 실리콘 부재의 제조 방법.
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