KR102192751B1 - 반도체 장치 및 그 제작 방법 - Google Patents

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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

높은 전계 효과 이동도를 갖고, 임계값 전압의 편차가 작고, 또 높은 신뢰성을 갖는 산화물 반도체를 사용한 트랜지스터를 갖는 반도체 장치를 제공한다.
가열 처리에 의해 산소를 방출하는 절연체 기판과, 상기 절연체 기판 위에 형성된 산화물 반도체막을 갖고, 상기 산화물 반도체막에 채널이 형성되는 트랜지스터를 갖는 반도체 장치이다. 가열 처리에 의해 산소를 방출하는 절연체 기판은, 절연체 기판의 적어도 산화물 반도체막이 형성되는 측에, 산소 이온 주입을 행함으로써 제작할 수 있다.

Description

반도체 장치 및 그 제작 방법{SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD THEREOF}
트랜지스터 등의 반도체 소자를 포함하는 회로를 갖는 반도체 장치에 관한 것이다. 예를 들어, 전원 회로에 탑재되는 파워 디바이스, 메모리, 싸이리스터, 컨버터, 이미지 센서 등을 포함하는 반도체 집적 회로, 액정 표시 패널로 대표되는 전기 광학 장치, 발광 소자를 갖는 발광 표시 장치 등을 부품으로서 탑재한 전자 기기에 관한 것이다.
또한, 본 명세서 중에 있어서 반도체 장치는, 반도체 특성을 이용함으로써 기능할 수 있는 장치 전반을 가리키고, 전기 광학 장치, 발광 표시 장치, 반도체 회로 및 전자 기기는 모두 반도체 장치이다.
액정 표시 장치로 대표되는 것처럼, 유리 기판 등에 형성되는 트랜지스터의 대부분은 비정질 실리콘, 다결정 실리콘 등으로 구성되어 있다. 비정질 실리콘을 사용한 트랜지스터는, 전계 효과 이동도가 낮지만 유리 기판의 대면적화에 대응할 수 있다. 또한, 다결정 실리콘을 사용한 트랜지스터는, 전계 효과 이동도가 높지만 유리 기판의 대면적화에는 적합하지 않다는 결점을 갖고 있다.
실리콘을 사용한 트랜지스터 외에, 최근에는 산화물 반도체를 사용하여 트랜지스터를 제작하고, 전자 디바이스나 광 디바이스에 응용하는 기술이 주목받고 있다. 예를 들어, 산화물 반도체로서, 산화　아연，In-Ga-Zn-O계 산화물을 사용하여 트랜지스터를 제작하고, 표시 장치의 화소의 스위칭 소자 등에 사용하는 기술이 특허문헌 1 및 특허문헌 2로 개시되어 있다.
산화물 반도체막을 사용한 트랜지스터는, 비정질 실리콘을 사용한 트랜지스터와 비교하면 높은 전계 효과 이동도를 갖기 때문에 표시 장치의 성능을 현저하게 향상시킬 수 있다고 기대되고 있다.
일본국 특개2007-123861호 공보 일본국 특개2007-96055호 공보
산화물 반도체막을 사용한 트랜지스터는, 높은 전계 효과 이동도를 갖지만, 신뢰성 면에서 충분하지 않은 점이 있었다.
그래서, 높은 전계 효과 이동도를 갖는 산화물 반도체막을 사용한 트랜지스터를 제공하는 것을 과제의 하나로 한다. 또한, 임계값 전압의 편차가 작은 산화물 반도체막을 사용한 트랜지스터를 제공하는 것을 과제의 하나로 한다. 또한, 높은 신뢰성을 갖는 반도체 장치를 제공하는 것을 과제의 하나로 한다.
본 발명의 일 형태는, 가열 처리에 의해 산소를 방출하는 절연체 기판과, 상기 절연체 기판 위에 형성된 산화물 반도체막을 갖고, 상기 산화물 반도체막에 채널이 형성되는 트랜지스터를 갖는 반도체 장치이다.
산화물 반도체막에서의 산소 결손에 기인하여 트랜지스터의 임계값 전압이 마이너스 방향으로 시프트해버리는 경우가 있다. 산화물 반도체막에서의 산소 결손은 깊은 준위를 형성한다고 여겨지고 있고, 그 일부가 전자를 생성, 또는 홀을 포획한다. 절연체 기판으로부터 산화물 반도체막에 산소가 충분하게 공급됨으로써, 임계값 전압이 마이너스 방향으로 시프트하는 요인중 하나인, 산화물 반도체막에서의 산소 결손을 저감할 수 있다.
또한, 절연체 기판으로부터 산소가 공급됨으로써(과산소화라고도 함), 산화물 반도체막과 절연체 기판과의 계면 준위 밀도를 저감할 수 있다. 이 결과, 트랜지스터의 동작 등에 기인하여, 산화물 반도체막과 절연체 기판과의 계면에 캐리어가 포획되는 것을 억제할 수 있고, 전기적 특성의 열화가 적은 트랜지스터를 얻을 수 있다.
가열 처리에 의해 산소를 방출하는 절연체 기판은, 절연체 기판의 적어도 산화물 반도체막이 형성되는 측에 산소 이온 주입을 행함으로써 제작할 수 있다.
예를 들어, 본 발명의 일 형태에 따른 반도체 장치는, 가열 처리에 의해 산소를 방출하는 절연체 기판과, 절연체 기판 위에 형성된 산화물 반도체막과, 산화물 반도체막과 접하여 형성된 한 쌍의 전극과, 산화물 반도체막 및 한 쌍의 전극을 덮어서 형성된 게이트 절연막과, 게이트 절연막을 개재하여 산화물 반도체막과 중첩하여 형성된 게이트 전극을 갖는다.
또는, 본 발명의 일 형태에 따른 반도체 장치는, 가열 처리에 의해 산소를 방출하는 절연체 기판과, 절연체 기판 위에 형성된 저저항 영역 및 고저항 영역을 갖는 산화물 반도체막과, 산화물 반도체막 위에 형성된 게이트 절연막과, 게이트 절연막을 개재하여 산화물 반도체막과 중첩하여 형성된 게이트 전극을 갖는다.
산화물 반도체막의 저저항 영역은, 산화물 반도체막의 일부에 대하여, 저저항화 처리로서 예를 들어 이온 주입, 이온 도핑 또는 플라즈마 처리를 행함으로써 형성할 수 있다.
산화물 반도체막의 저저항화 처리시, 게이트 전극을 마스크로서 이온 주입, 이온 도핑 또는 플라즈마 처리를 행하면, 저저항 영역과 고저항 영역을 나누어 만들기 위한 포토리소그래피 공정이 불필요해지고, 비용이 저감되고, 생산성이 향상된다.
또한, 저저항화되지 않은 산화물 반도체막의 영역을 고저항 영역으로 한다.
상기한 산화물 반도체막은, 스퍼터링법, 분자선 에피택시(MBE:Molecular Beam Epitaxy)법, 원자층 퇴적(ALD:Atomic Layer Deposition)법 또는 펄스 레이저 퇴적(PLD:Pu1se Laser Deposition)법에 의해 형성할 수 있다.
상기한 산화물 반도체막은, 절연체 기판 위에 산화물 반도체막을 성막한 후에 가열 처리하는 것, 또는/및 산화물 반도체막을 가열 처리하면서 성막함으로써, 산소 결손에 기인하는 준위를 저감할 수 있다. 또한, 산화물 반도체막을 가열 처리하면서 성막하고, 또 성막 후에 가열 처리를 행하면 바람직하다.
이렇게 하여, 높은 전계 효과 이동도를 갖고, 임계값 전압의 편차가 작아지고, 또 높은 신뢰성을 갖는 산화물 반도체에 채널이 형성되는 트랜지스터를 갖는 반도체 장치를 얻을 수 있다.
도 1a 및 도 1b는 반도체 장치의 일례를 도시한 상면도 및 단면도.
도 2a 및 도 2b는 반도체 장치의 일례를 도시한 상면도 및 단면도.
도 3a 내지 도 3c는 반도체 장치의 일례를 도시한 상면도 및 단면도.
도 4a 내지 도 4c는 반도체 장치의 일례를 도시한 상면도 및 단면도.
도 5a 내지 도 5d는 반도체 장치의 제작 방법의 일례를 도시한 단면도.
도 6a 내지 도 6d는 반도체 장치의 제작 방법의 일례를 도시한 단면도.
도 7a 내지 도 7d는 반도체 장치의 제작 방법의 일례를 도시한 단면도.
도 8a 내지 도 8c는 반도체 장치의 제작 방법의 일례를 도시한 단면도.
도 9a 내지 도 9d는 반도체 장치의 제작 방법의 일례를 도시한 단면도.
도 10은 본 발명의 일 형태인 트랜지스터를 사용한 액정 표시 장치의 일례를 도시한 회로도.
도 11a 및 도 11b는 본 발명의 일 형태에 따른 트랜지스터를 사용한 반도체 기억 장치의 일례를 도시한 회로도 및 전기적 특성을 도시한 도면.
도 12a 및 도 12b는 본 발명의 일 형태에 따른 트랜지스터를 사용한 반도체 기억 장치의 일례를 도시한 회로도 및 전기적 특성을 도시한 도면.
도 13a 내지 도 13c는 본 발명의 일 형태에 따른 트랜지스터를 사용한 CPU의 구체적인 예를 도시한 블럭도 및 그 일부의 회로도.
도 14a 내지 도 14c는 본 발명의 일 형태에 따른 전자 기기의 일례를 도시한 사시도.
도 15는 유리 기판으로의 16O 이온 주입의 깊이 방향 분포를 도시한 계산 결과.
도 16a 내지 도 16c는 유리 기판의 산소 방출을 도시한 TDS 결과.
도 17a 내지 도 17e는 본 발명의 일 형태에 따른 산화물 반도체의 결정 구조를 설명하는 도면.
도 18a 내지 도 18c는 본 발명의 일 형태에 따른 산화물 반도체의 결정 구조를 설명하는 도면.
도 19a 내지 도 19c는 본 발명의 일 형태에 따른 산화물 반도체의 결정 구조를 설명하는 도면.
도 20a 및 도 20b는 본 발명의 일 형태에 따른 산화물 반도체의 결정 구조를 설명하는 도면.
도 21은 계산에 의해 얻어진 전계 효과 이동도의 게이트 전압 Vgs 의존성을 설명하는 도면.
도 22a 내지 도 22c는 계산에 의해 얻어진 드레인 전류 Ids 및 전계 효과 이동도의 게이트 전압 Vgs 의존성을 설명하는 도면.
도 23a 내지 도 23c는 계산에 의해 얻어진 드레인 전류 Ids 및 전계 효과 이동도의 게이트 전압 Vgs 의존성을 설명하는 도면.
도 24a 내지 도 24c는 계산에 의해 얻어진 드레인 전류 Ids 및 전계 효과 이동도의 게이트 전압 Vgs 의존성을 설명하는 도면.
도 25a 내지 도 25c는 계산에 사용한 트랜지스터의 상면도 및 단면도.
이하에서는, 본 발명의 실시형태에 대하여 도면을 사용하여 상세하게 설명한다. 다만, 본 발명은 이하의 설명에 한정되지 않고, 그 형태 및 상세를 다양하게 변경할 수 있음은, 당업자라면 용이하게 이해할 수 있다. 또한, 본 발명은 이하에 나타내는 실시형태의 기재 내용에 한정하여 해석되는 것은 아니다. 또한, 도면을 사용하여 발명의 구성을 설명함에 있어서, 같은 것을 가리키는 부호는 다른 도면간에서도 공통적으로 사용한다. 또한, 동일한 것을 가리킬 때에는 해치 패턴을 동일하게 하고, 특별히 부호를 붙이지 않는 경우가 있다.
이하, 본 발명에 대하여 설명하겠지만, 본 명세서에서 사용하는 용어에 대하여 간단하게 설명한다. 우선, 트랜지스터의 소스 및 드레인에 대해서는, 본 명세서에서는 한쪽을 드레인이라고 부를 때 다른 쪽을 소스라고 부르고, 전위의 고저에 따라 그것들을 구별하지 않는다. 따라서, 본 명세서에서 소스라고 되어 있는 부분을 드레인으로 바꿔 읽을 수도 있다. 또한, 단순히 소스라고 기재할 경우, 소스 전극 및 소스 영역중 어느 하나를 나타낸다. 또한, 단지 드레인이라고 기재할 경우, 드레인 전극 및 드레인 영역 중 어느 하나를 나타낸다.
전압은, 어떤 전위와, 기준의 전위(예를 들어 소스 전위, 그라운드 전위)와의 전위차를 나타내는 경우가 많다. 따라서, 전압과 전위를 바꿔 말하는 것이 가능하다.
본 명세서에서는, ‘접속한다’로 표현되는 경우라도, 현실의 회로에서는 물리적인 접속 부분이 없고, 배선이 연장되어 있을 뿐인 경우도 있다. 또한, 저항 소자 등의, 회로의 동작에 현저한 작용을 미치지 않는 소자가 사이에 포함되어 있어도 상관 없다.
또한, 제 1, 제 2라고 붙인 서수사는 편의상 사용하는 것이며, 공정 순서 또는 적층 순서를 나타낸 것이 아니다. 또한, 본 명세서에 있어서 발명을 특정하기 위한 사항으로서 고유의 명칭을 나타낸 것이 아니다.
(실시형태 1)
본 실시형태에서는, 본 발명의 일 형태의 반도체 장치인 트랜지스터의 일례에 대하여 도 1a 및 도 1b를 사용하여 설명한다.
도 1a는 트랜지스터의 상면도이다. 도 1a에 도시한 일점 쇄선 A-B에서의 단면은, 도 1b에 도시한 A-B 단면에 대응한다.
여기에서는, 도 1b에 도시한 A-B 단면에 대하여 상세하게 설명한다.
도 1a 및 도 1b에 도시한 트랜지스터는, 기판(100)과, 기판(100) 위의 산화물 반도체막(106)과, 산화물 반도체막(106) 위에 있고, 산화물 반도체막(106)과 적어도 일부가 접하는 한 쌍의 전극(116)과, 산화물 반도체막(106) 및 한 쌍의 전극(116) 위의 게이트 절연막(112)과, 게이트 절연막(112)을 통하여 산화물 반도체막(106)과 중첩 하는 게이트 전극(104)을 갖는다.
기판(100)은, 가열 처리에 의해 산소를 방출하는 기판을 사용한다.
‘가열 처리에 의해 산소를 방출한다’란, TDS(Thermal Desorption Spectroscopy:승온 탈리 가스 분광법)분석에서, 산소 원자로 환산한 산소의 방출량이 3.O×1O14atoms/㎠ 이상, 1.O×1O15atoms/㎠ 이상, 3.O×1O15atoms/㎠ 이상, 5.0×1O15atoms/㎠ 이상, 또는 1.O×1O16atoms/㎠ 이상인 경우를 말한다.
또한, 산소의 방출량은, TDS분석에 있어서, 기판 온도가 150℃ 이상 700℃ 이하, 바람직하게는 200℃ 이상 650℃ 이하, 더 바람직하게는 250℃ 이상 470℃ 이하의 범위에서 측정한다. 이것은, 예를 들어, 기판 온도가 150℃ 미만에서 일어나는 산소의 방출이, 주로 기판 표면에 흡착한 비교적 안정성이 낮은 산소 기인이라고 추정되기 때문이다. 또한, 기판 온도를 700℃ 이하의 범위로 함으로써, 트랜지스터의 제작 공정에 입각한 산소의 방출량을 평가하고 있는 것이 된다.
여기에서, TDS 분석을 사용한 산소의 방출량의 측정 방법에 대하여 이하에 설명한다.
TDS 분석했을 때의 기체의 전체 방출량은, 방출 가스의 이온 강도의 적분값에 비례한다. 그리고 이 적분값과 표준 시료와의 비교에 의해 기체의 전체 방출량을 계산할 수 있다.
예를 들어, 표준 시료인 소정 밀도의 수소를 포함한 실리콘 웨이퍼의 TDS 분석 결과, 및 절연막의 TDS 분석 결과로부터, 절연막의 산소 분자의 방출량(NO2)은, 수학식 1에서 구할 수 있다. 여기에서, TDS 분석으로 얻어지는 질량 전하비(m/z)32로 검출되는 가스의 전체가 산소 분자 유래라고 가정한다. m/z=32의 것으로서 그 밖에 CH3OH가 있지만, 존재할 가능성이 낮은 것으로 하여 여기서는 고려하지 않는다. 또한, 산소 원자의 동위체인 m/z=17의 산소 원자 및 m/z=18의 산소 원자를 포함하는 산소 분자에 대해서도, 자연계에서의 존재 비율이 극미량이기 때문에 고려하지 않는다.
Figure 112012053897841-pat00001
NH2는, 표준 시료로부터 탈리한 수소 분자를 밀도로 환산한 값이다. SH2는는, 표준 시료를 TDS 분석했을 때의 이온 강도의 적분값이다. 여기서, 표준 시료의 기준값을, NH2/SH2로 한다. SO2는, 절연막을 TDS 분석했을 때의 이온 강도의 적분값이다. α는, TDS 분석에서의 이온 강도에 영향을 주는 계수이다. 수학식 1의 상세에 관해서는, 일본 특개평6-275697 공보를 참조한다. 또한, 상기 절연막의 산소의 방출량은, 전자 과학 주식회사 제조 승온 탈리 분석 장치 EMD-WA100OS/W를 사용하고, 표준 시료로서 1×1016atoms/㎤의 수소 원자를 포함하는 실리콘 웨이퍼를 사용하여 측정했다.
또한, TDS 분석에 있어서, 산소의 일부는 산소 원자로서 검출된다. 산소 분자와 산소 원자의 비율은, 산소 분자의 이온화율로부터 산출할 수 있다. 또한, 상기의 α는 산소 분자의 이온화율을 포함하기 때문에, 산소 분자의 방출량을 평가 함으로써, 산소 원자의 방출량에 대해서도 어림잡을 수 있다.
또한, NO2는 산소 분자의 방출량이다. 산소 분자의 방출량을 산소 원자의 방출량으로 환산하면, 산소 분자의 방출량의 2배가 산소 원자의 방출량이 된다.
또한, 산화물 반도체막에서의 산소 결손에 기인하여 트랜지스터의 임계값 전압이 마이너스 방향으로 시프트하는 경우가 있다. 산화물 반도체막에서의 산소 결손은, 깊은 준위를 형성한다고 해서, 그 일부가 전자를 생성, 또는 홀을 포획한다. 본 발명의 일 형태에 따른 트랜지스터에서는, 기판(100)으로부터 산화물 반도체막(106)에 산소가 충분하게 공급되어, 임계값 전압이 마이너스 방향으로 시프트하는 요인인, 산화물 반도체막(106)에서의 산소 결손을 저감할 수 있다.
또한, 기판(100)으로부터 산소가 공급됨으로써, 산화물 반도체막(106)과 기판(100)과의 계면 준위 밀도를 저감할 수 있다. 이 결과, 트랜지스터의 동작 등에 기인하여, 산화물 반도체막(106)과 기판(100)과의 계면에 캐리어가 포획되는 것을 억제할 수 있고, 전기적 특성의 열화가 적은 트랜지스터를 얻을 수 있다.
또한, 기판(100)으로부터 산소가 방출됨으로써, 기판(100)에 포함되는 가열 처리에 의해 방출하는 산소의 양이 저하되는 경우가 있지만, 기판(100) 위에 트랜지스터가 형성되어 있기 때문에, 산소의 바깥쪽 확산이 억제되어, 그 변화는 아주 작다.
기판(100)은 재료에 큰 제한은 없지만, 적어도 절연성을 갖는 절연체 기판이다. 또한, 나중의 가열 처리를 견딜 수 있을 정도의 내열성을 갖는다. 예를 들어, 유리 기판, 세라믹 기판, 석영 기판, 사파이어 기판 등을 기판(100)으로서 사용해도 좋다. 또한, 나중의 가열 처리에 견딜 수 있는 내열성을 가지면, 플라스틱 기판을 사용해도 좋다.
기판(100)은, 트랜지스터의 제작면의 평탄성이 높으면, 뒤에 형성하는 산화물 반도체막(106)이 결정성을 갖기 쉬워지기 때문에 바람직하다.
구체적으로는, 평균면 거칠기(Ra)가 1nm 이하, 바람직하게는 0.3nm 이하인 기판(100)을 사용한다. 또한, Ra는, JIS B 0601:2001(ISO4287:1997)에서 정의되어 있는 산술 평균 거칠기를 곡면에 대하여 적용할 수 있도록 3차원으로 확장한 것이며, ‘기준면으로부터 지정면까지의 편차의 절대값을 평균한 값’으로 표현할 수 있고, 수학식 2로 정의된다.
Figure 112012053897841-pat00002
여기에서, 측정면이란, 거칠기 계측의 대상이 되는 면이며, 좌표((xl,yl,f(x1,yl))(x1,y2,f(x1,y2))(x2,y1,f(x2,y1))(x2,y2,f(x2,y2))의 4점으로 표현되는 사각형의 영역으로 하고, 지정면을 xy 평면에 투영한 직사각형의 면적을 SO, 지정면의 평균 높이를 ZO로 한다. Ra는 원자간력 현미경(AFM:Atomic Force Microscope)으로 평가 가능하다.
산화물 반도체막(106)으로서, 예를 들어, 2원계 금속의 산화물인 In-Zn-O계 재료, Sn-Zn-O계 재료, Al-Zn-O계 재료, Zn-Mg-O계 재료, Sn-Mg-O계 재료, In-Mg-O계 재료, In-Ga-O계 재료, 3원계 금속의 산화물인 In-Ga-Zn-O계 재료, In-Al-Zn-O계 재료, In-Sn-Zn-O계 재료, Sn-Ga-Zn-O계 재료, Al-Ga-Zn-O계 재료, Sn-Al-Zn-O계 재료, In-Hf-Zn-O계 재료, In-La-Zn-O계 재료, In-Ce-Zn-O계 재료, In-Pr-Zn-O계 재료, In-Nd-Zn-O계 재료, In-Sm-Zn-O계 재료, In-Eu-Zn-O계 재료, In-Gd-Zn-O계 재료, In-Tb-Zn-O계 재료, In-Dy-Zn-O계 재료, In-Ho-Zn-O계 재료, In-Er-Zn-O계 재료, In-Tm-Zn-O계 재료, In-Yb-Zn-O계 재료, In-Lu-Zn-O계 재료, In-Ni-Zn-O계 재료, 4원계 금속의 산화물인 In-Sn-Ga-Zn-O계 재료, In-Hf-Ga-Zn-O계 재료, In-Al-Ga-Zn-O계 재료, In-Sn-Al-Zn-O계 재료, In-Sn-Hf-Zn-O계 재료, In-Hf-Al-Zn-O계 재료를 사용할 수 있다.
예를 들어, In-Ga-Zn-O계 재료란, In, Ga 및 Zn을 주성분으로서 갖는 산화물이라는 의미이며, In, Ga 및 Zn의 원자수비는 상관없다.
산화물 반도체막(106)으로서 In-Zn-O계 재료를 사용할 경우, 원자수비로, In/Zn=0.5 이상 50 이하, 바람직하게는 In/Zn=1 이상 20 이하, 더 바람직하게는In/Zn=1.5 이상 15 이하로 한다. Zn의 원자수비를 상기한 범위로 함으로써, 트랜지스터의 전계 효과 이동도를 향상시킬 수 있다. 여기에서, 화합물의 원자수비가 In:Zn:O=X:Y:Z일 때, Z>1.5X+Y로 하면 바람직하다.
산화물 반도체막(106)으로서, 화학식InMO3(ZnO)m(m>0)으로 표기되는 재료를 사용해도 좋다. 여기에서, M은, Zn, Ga, Al, Mn, Sn, Hf 및 Co로부터 선택된 하나 또는 복수의 금속 원소를 나타낸다. 예를 들어, M으로서, Ga, Ga 및 Al, Ga 및 Mn 또는 Ga 및 Co등을 사용해도 좋다.
산화물 반도체막(106)은, 트랜지스터의 오프 전류를 저감하기 위해서, 밴드갭이 2.5eV 이상, 바람직하게는 2.8eV 이상, 더 바람직하게는 3.0eV 이상의 재료를 선택한다. 다만, 산화물 반도체막 대신에, 밴드갭이 상기 범위인 반도체성을 나타내는 재료를 사용해도 상관없다.
산화물 반도체에 있어서 불순물인 수소는, 일부가 도너가 되어 캐리어를 생성한다. 따라서, 산화물 반도체막(1O6) 중의 수소 농도는, 5×1O18atoms/㎤ 미만, 바람직하게는 1×1Ol8atoms/㎤ 이하, 보다 바람직하게는 5×1O17atoms/㎤ 이하, 더 바람직하게는 1×1O16atoms/㎤ 이하로 한다.
알칼리 금속은 산화물 반도체를 구성하는 원소가 아니기 때문에, 불순물이다. 알칼리 토금속도, 산화물 반도체를 구성하는 원소가 아닌 경우에서 불순물이 된다. 특히, 알칼리 금속 중 나트륨(Na)은, 산화물 반도체막에 접하는 절연막 중에 확산하여 Na+이 된다. 또한, Na는, 산화물 반도체막 내에서, 산화물 반도체를 구성하는 금속과 산소의 결합을 분단하거나, 또는, 그 결합 중에 끼어든다. 그 결과, 예를 들어, 임계값 전압이 마이너스 방향으로 시프트함에 따른 노멀리 온화, 전계 효과 이동도의 저하 등의, 트랜지스터 특성의 열화가 일어나고, 또, 특성의 편차도 생긴다. 따라서, 산화물 반도체막 중의 상기 불순물의 농도를 저감하는 것이 바람직하다. 구체적으로, Na 농도는, 2차 이온 질량 분석(SIMS:Secondary Ion Mass Spectrometry)에 있어서, 5×1O16atoms/㎤ 이하, 바람직하게는 1×1O16atoms/㎤ 이하, 더 바람직하게는 1×1O15atoms/㎤ 이하로 한다. 마찬가지로, 리튬(Li) 농도의 측정치는, 5×1O15atoms/㎤ 이하, 바람직하게는 1×1O15atoms/㎤ 이하로 한다. 마찬가지로, 칼륨(K) 농도의 측정치는, 5×1015atoms/㎤ 이하, 바람직하게는 1×1O15atoms/㎤ 이하로 한다.
산화물 반도체막(106)은, 수소, 알칼리 금속 및 알칼리 토금속 등이 저감되어, 지극히 불순물 농도가 낮은 산화물 반도체막이다. 따라서, 산화물 반도체막(106)을 채널 영역에 사용한 트랜지스터는 오프 전류를 작게 할 수 있다.
이상에 나타낸 산화물 반도체막(106)을 사용함으로써 트랜지스터의 오프 전류를 작게 할 수 있다. 예를 들어, 채널 길이가 3㎛, 채널 폭이 1㎛일 때의 트랜지스터의 오프 전류를 1×10-18A 이하, 또는 1×10-21A 이하, 또는 1×10-24A 이하로 할 수 있다.
또한, In-Sn-Zn-O계 재료를 사용한 트랜지스터에서는 높은 전계 효과 이동도가 비교적 용이하게 얻어진다. 구체적으로는, 트랜지스터의 전계 효과 이동도를 31㎠/Vs 이상, 4O㎠/Vs 이상, 6O㎠/Vs 이상, 8O㎠/Vs 이상 또는 1OO㎠/Vs 이상으로 할 수 있다. 또한, In-Sn-Zn-O계 재료 이외(예를 들어 In-Ga-Zn-O계 재료)에서도, 결함 밀도를 저감함으로써 전계 효과 이동도를 높일 수 있다.
이하에 트랜지스터의 전계 효과 이동도에 대하여 도 21, 도 22a 내지 도 22c, 도 23a 내지 도 23c, 및 도 24a 내지 도 24c를 사용하여 설명한다.
산화물 반도체에 한하지 않고, 트랜지스터의 전계 효과 이동도는, 여러가지 이유에 의해 본래 얻을 수 있는 전계 효과 이동도보다도 낮게 측정된다. 전계 효과 이동도를 저하시키는 요인으로서는 반도체 내부의 결함이나 반도체와 절연막과의 계면에서의 결함이 있다. 여기에서는, Levinson 모델을 사용하여, 반도체 내부에 결함이 없다고 가정했을 경우의 전계 효과 이동도를 이론적으로 도출한다.
본래의 트랜지스터의 전계 효과이동도를 μo으로 하고, 반도체중에 어떠한 포텐셜 장벽(입계 등)이 존재한다고 가정했을 때에 측정되는 전계 효과 이동도μ은 수학식 3으로 나타낸다.
Figure 112012053897841-pat00003
여기에서, E는 포텐셜 장벽의 높이이며, k는 볼츠만 정수, T는 절대 온도이다. 또한, Levinson 모델에서는, 포텐셜 장벽의 높이 E가 결함에 유래한다고 가정하고, 포텐셜 장벽의 높이는 수학식 4로 나타난다.
Figure 112012053897841-pat00004
여기에서, e는 전기 소량(elementary charge), N은 채널 내의 단위 면적당의 평균 결함 밀도, ε는 반도체의 유전율, n은 채널의 단위 면적당의 캐리어 밀도, Cox는 단위 면적당의 게이트 절연막 용량, Vgs는 게이트 전압, t는 채널의 두께이다. 또한, 두께가 30nm 이하의 반도체층이면, 채널의 두께는 반도체층의 두께와 동일하게 해도 괜찮다.
선형 영역에서의 드레인 전류 Ids는, 수학식 5로 나타난다.
Figure 112012053897841-pat00005
여기에서, L은 채널 길이, W는 채널 폭이며, 여기에서는, L 및 W는 10㎛로 한다. 또한, Vds는 드레인 전압이다.
수학식 5의 양변의 대수를 취하면, 수학식 6으로 나타난다.
Figure 112012053897841-pat00006
수학식 6의 우변은 게이트 전압 Vgs의 함수이기 때문에, 세로축을 In(Ids/Vgs), 가로축을 1/Vgs로 하여 실측치를 플롯해서 얻어지는 그래프의 직선의 경사로부터 결함 밀도N이 구해진다. 즉, 트랜지스터의 Vgs-Ids 특성으로부터 반도체 중의 결함 밀도N이 얻어진다.
반도체중의 결함 밀도 N은 반도체의 성막시의 기판 가열 온도에 의존한다. 반도체로서, In, Sn 및 Zn의 비율이, In:Sn:Zn=l:1:1[원자수비]의 In-Sn-Zn-O 타겟을 사용하여 성막한 산화물 반도체를 사용했을 경우, 산화물 반도체중의 결함 밀도 N은 1×1012/㎠ 정도가 된다.
상기한 산화물 반도체중의 결함 밀도 N을 바탕으로, 수학식 3 및 수학식 4를 사용하여 계산하면, 본래의 트랜지스터의 전계 효과 이동도 μo는 120㎠/Vs가 된다. 따라서, 산화물 반도체중 및 산화물 반도체와 접하는 게이트 절연막과의 계면에 결함이 없는, 이상적인 트랜지스터의 전계 효과 이동도 μo는 12O㎠/Vs임을 알 수 있다. 그런데, 결함이 많은 산화물 반도체에서는, 트랜지스터의 전계 효과 이동도 μ는 3O㎠/Vs 정도이다.
또한, 반도체 내부에 결함이 없어도, 채널 영역과 게이트 절연막과의 계면 산란에 의해 트랜지스터의 수송 특성은 영향을 받는다. 게이트 절연막 계면으로부터 x만큼 벗어난 장소에서의 전계 효과 이동도 μ1은, 수학식 7로 나타낸다.
Figure 112012053897841-pat00007
여기에서, D는 게이트 전극에 의한 전계 강도, B는 정수, l은 계면 산란의 영향이 생기는 깊이이다. B 및 l은, 트랜지스터의 전기적 특성의 실측으로부터 구할 수 있고, 상기 산화물 반도체를 사용한 트랜지스터의 전기적 특성의 실측으로부터는, B=4.75×107cm/s, l=10nm이 얻어진다. D가 증가하면, 즉 게이트 전압 Vgs가 높아지면, 수학식 7의 제 2 항이 증가하기 때문에, 전계 효과 이동도 μ1은 저하됨을 알 수 있다.
산화물 반도체 중 및 산화물 반도체와 게이트 절연막과의 계면에 결함이 없는, 이상적인 트랜지스터의 전계 효과 이동도 μ2를 계산한 결과를 도 21에 도시하였다. 또한, 계산에는 시놉시스사(Synopsis,Inc) 제조 Sentaurus Device를 사용하고, 산화물 반도체의 밴드 갭을 2.8eV, 전자 친화력을 4.7eV, 비유전률을 15, 두께를 15nm으로 하였다. 또한, 게이트의 일함수를 5.5eV, 소스 및 드레인의 일함수를 4.6eV로 하였다. 또한, 게이트 절연막의 두께는 100nm, 비유전률을 4.1로 하였다. 또한, 채널 길이 및 채널 폭은 둘 다 1O㎛, 드레인 전압 Vds는 O.1V로 하였다.
도 21에서 도시된 바와 같이, 게이트 전압 Vgs가 1V 근방에서 전계 효과 이동도 μ2는 1OO㎠/Vs 이상의 피크를 갖지만, 게이트 전압 Vgs가 더 높아지면, 계면 산란의 영향이 커지고, 전계 효과 이동도 μ2가 저하됨을 알 수 있다.
이러한 이상적인 트랜지스터를 미세화했을 경우에 대하여 계산한 결과를 도 22a 내지 도 22c, 도 23a 내지 도 23c, 도 24a 내지 도 24c에 도시하였다. 또한, 계산에는 도 25a 내지 도 25c에 도시한 구조의 트랜지스터를 가정하고 있다.
다음에, 도 25a 내지 도 25c에 도시한 트랜지스터의 구조에 대하여 설명한다. 도 25a는 트랜지스터의 상면도이다. 도 25a에 도시한 일점 쇄선A-B에 대응하는 단면도가 도 25b이다.
도 25b에 도시한 트랜지스터는, 기판(100) 위에 형성된 하지 절연막(3002)과, 하지 절연막(3002)의 주변에 형성된 보호막(3020)과, 하지 절연막(3002) 및 보호막(3020) 위에 형성된, 고저항 영역(3006a) 및 저저항 영역(3006b)을 포함하는 산화물 반도체막(3006)과, 산화물 반도체막(3006) 위에 형성된 게이트 절연막(3012)과, 게이트 절연막(3012)을 개재하여 산화물 반도체막(3006)에 중첩하여 형성된 게이트 전극(3004)과, 게이트 전극(3004)의 측면에 접하여 형성된 측벽 절연막(3024)과, 산화물 반도체막(3006) 위에 있고, 적어도 산화물 반도체막(3006)과 일부를 접하여 형성된 한 쌍의 전극(3016)과, 게이트 전극(3004), 측벽 절연막(3024) 및 한 쌍의 전극(3016)을 덮어서 형성된 보호 절연막(3018)과, 보호 절연막(3018)에 형성된 개구부를 개재하여 한 쌍의 전극(3016)과 접하여 형성된 배선(3022)을 갖는다.
여기에서, 저저항 영역(3006b)의 저항율을 2×10-3Ω㎝, 게이트 전극(3004)의 폭을 33nm, 측벽 절연막(3024)의 폭을 5nm, 채널 폭을 40nm으로 한다. 또한, 채널 영역을 편의상 고저항 영역(3006a)이라는 명칭으로 기재하고 있지만, 여기에서는 채널 영역을 진성 반도체로 가정하고 있다.
계산에는 시놉시스사(Synopsis,Inc.) 제조 Sentaurus Device를 사용하였다. 도 22a 내지 도 22c에는, 도 25b에 도시된 구조의 트랜지스터의 드레인 전류 Ids(실선) 및 전계 효과 이동도 μ(점선)의 게이트 전압 Vgs 의존성이다. 또한, 드레인 전류Ids는 드레인 전압 Vds를 1V로 하고, 전계 효과 이동도μ는 드레인 전압Vds를 O.1V로 하여 계산한다. 여기에서, 게이트 절연막의 두께를 15nm으로 한 경우를 도 22a에, 10nm으로 한 경우를 도 22b에, 5nm으로 한 경우를 도 22c에 각각 도시하였다.
도 22a 내지 도 22c로부터, 게이트 절연막이 얇아질수록, 오프 상태(여기에서는 게이트 전압 Vgs가 -3V 내지 OV의 범위를 가리킴.)에서의 드레인 전류 Ids가 저하한다. 한편, 전계 효과 이동도 μ의 피크값이나 온 상태(여기에서는 게이트 전압 Vgs가 0V 내지 3V의 범위를 가리킴.)에서의 드레인 전류 Ids에는 눈에 띄는 변화가 없다. 도 22a 내지 도 22c로부터, 게이트 전압 Vgs가 1V 근방에서 드레인 전류 Ids는 반도체 장치인 메모리 등에 필요한 10μA를 초과하는 것을 알 수 있다.
마찬가지로, 도 25c에서 도시된 트랜지스터에 대하여 계산을 행한다. 도 25c에서 도시된 트랜지스터는, 고저항 영역(3007a) 및 저저항 영역(3007b)을 갖는 산화물 반도체막(3007)을 갖는 점에서, 도 25b에서 도시된 트랜지스터와는 다르다. 구체적으로는, 도 25c에서 도시된 트랜지스터는, 측벽 절연막(3024)과 중첩하는 산화물 반도체막(3007)의 영역이 고저항 영역(3007a)에 포함된다. 즉, 상기 트랜지스터는 측벽 절연막(3024)의 폭만큼 오프셋 영역을 갖는 트랜지스터이다. 또한, 오프셋 영역의 폭을 오프셋 길이(Loff)라고도 한다(도 25a 참조). 또한, Loff는 편의상 좌우에서 같은 폭으로 한다.
도 25c에서 도시된 트랜지스터에 있어서, Loff를 5nm으로 하고, 드레인 전류 Ids(실선) 및 전계 효과 이동도 μ(점선)의 게이트 전압 Vgs 의존성을 도 23a 내지 도 23c에 도시하였다. 또한, 드레인 전류 Ids는, 드레인 전압 Vds를 1V로 하고, 전계 효과 이동도 μ는 드레인 전압 Vds를 0.1V로 하여 계산한다. 여기에서, 게이트 절연막의 두께가 15nm으로 한 경우를 도 23a에, 10nm으로 한 경우를 도 23b에, 5nm으로 한 경우를 도 23c에 각각 도시하였다.
또한, 도 24a 내지 도 24c는, 도 25c에 도시된 트랜지스터의 구조로부터, Loff를 15nm으로 한 것의 드레인 전류 Ids(실선) 및 전계 효과 이동도 μ(점선)의 게이트 전압 Vgs 의존성이다. 또한, 드레인 전류 Ids는, 드레인 전압 Vds를 1V로 하고, 전계 효과 이동도 μ는 드레인 전압 Vds를 O.1V로 하여 계산한다. 여기에서, 게이트 절연막의 두께가 15nm으로 한 경우를 도 24a에, 10nm으로 한 경우를 도 24b에, 5nm으로 한 경우를 도 24c에 각각 도시하였다.
도 23a 내지 도 23c 및 도 24a 내지 도 24c에 도시한 계산 결과로부터, 도 22a 내지 도 22c와 마찬가지로, 모두 게이트 절연막이 얇아질수록 오프 상태(여기에서는 게이트 전압 Vgs가 -3V 내지 0V의 범위를 가리킴.)에서의 드레인 전류 Ids가 저하된다. 한편, 전계 효과 이동도 μ의 피크값이나 온 상태(여기에서는 게이트 전압 Vgs가 0V 내지 3V의 범위를 가리킴.)에서의 드레인 전류 Ids에는 눈에 띄는 변화가 없음을 알 수 있다.
또한, 전계 효과 이동도 μ의 피크는, 도 22a 내지 도 22c에서는 80㎠/Vs 정도이지만, 도 23a 내지 도 23c에서는 6O㎠/Vs 정도, 도 24a 내지 도 24c에서는 40㎠/Vs 정도로, Loff가 증가할수록 저하됨을 알 수 있다. 또한, 오프 상태에서의 드레인 전류 Ids도 마찬가지 경향이 됨을 알 수 있다. 한편, 온 상태의 드레인 전류 Ids는 Loff의 증가에 따라 저하되지만, 오프 상태의 드레인 전류 Ids의 저하에 비하면 훨씬 완만하다. 또한, 어느 계산 결과를 보아도 게이트 전압 Vgs가 1V 근방에서, 드레인 전류 Ids는 메모리 등에 필요한 10μA를 초과함을 알 수 있다.
이상으로 트랜지스터의 전계 효과 이동도에 관한 설명을 종료한다.
산화물 반도체막(106)은, 단결정, 다결정(폴리 크리스탈이라고도 함.) 또는 비정질 등의 상태를 취한다.
바람직하게는, 산화물 반도체막(106)은, CAAC-OS(C Axis Aligned Crystalline Oxide Semiconductor)막으로 한다.
CAAC-OS막은, 완전한 단결정도, 완전한 비정질도 아니다. CAAC-OS막은, 비정질상에 결정부 및 비정질부를 갖는 결정-비정질 혼상 구조의 산화물 반도체막이다. 또한, 상기 결정부는, 한 변이 1OOnm 미만인 입방체내에 들어가는 크기인 것이 많다. 또한, 투과형 전자 현미경(TEM:Transmission Electron Microscope)에 의한 관찰상에서는, CAAC-OS막에 포함된 비정질부와 결정부와의 경계는 명확하지 않다. 또한, TEM에 의해 CAAC-OS막에는 입계(그레인 바운더리라고도 함.)는 확인할 수 없다. 따라서, CAAC-OS막은, 입계에 기인하는 전자 이동도의 저하가 억제된다.
CAAC-OS막에 포함되는 결정부는, c축이 CAAC-OS막의 피형성면의 법선 벡터 또는 표면의 법선 벡터에 평행한 방향으로 정렬되고, 또 ab면에 수직인 방향에서 보아 삼각형상 또는 육각형상의 원자배열을 갖고, c축에 수직인 방향에서 보아 금속 원자가 층상 또는 금속 원자와 산소 원자가 층상으로 배열하고 있다. 또한, 상이한 결정부간에서, 각각 a축 및 b축의 방향이 달라도 좋다. 본 명세서에서, 단순히 수직이라고 기재한 경우, 85°이상 95°이하의 범위도 포함되는 것으로 한다. 또한, 단순히 평행이라고 기재한 경우, -5°이상 5°이하의 범위도 포함되는 것으로 한다.
또한, CAAC-OS막에 있어서, 결정부의 분포가 균일하지 않아도 좋다. 예를 들어, CAAC-OS막의 형성 과정에 있어서, 산화물 반도체막의 표면측으로부터 결정 성장시킬 경우, 피형성면의 근방에 대하여 표면의 근방에서는 결정부가 차지하는 비율이 높아지는 경우가 있다. 또한, CAAC-OS막에 불순물을 첨가함으로써, 상기 불순물 첨가 영역에서 결정부가 비정질화하는 경우도 있다.
CAAC-OS막에 포함되는 결정부의 c축은, CAAC-OS막의 피형성면의 법선 벡터 또는 표면의 법선 벡터에 평행인 방향으로 정렬하기 때문에, CAAC-OS막의 형상(피형성면의 단면 형상 또는 표면의 단면 형상)에 따라서는 서로 다른 방향을 향하는 경우가 있다. 또한, 결정부의 c축의 방향은, CAAC-OS막이 형성되었을 때의 피형성면의 법선 벡터 또는 표면의 법선 벡터에 평행인 방향이 된다. 결정부는, 성막함으로써, 또는 성막 후에 가열 처리 등의 결정화 처리를 함으로써 형성된다.
CAAC-OS막을 사용한 트랜지스터는, 가시광이나 자외광의 조사에 의한 전기적 특성의 변동을 저감하는 것이 가능하다. 따라서, 상기 트랜지스터는 신뢰성이 높다.
CAAC-OS막의 결정 구조의 일례에 대하여 도 17a 내지 도 17e, 도 18a 내지 도 18c, 도 19a 내지 도 19c, 도 20a 및 도 20b를 사용하여 상세하게 설명한다. 또한, 특별이 언급이 없는 한, 도 17a 내지 도 17e, 도 18a 내지 도 18c, 도 19a 내지 도 19c, 도 20a 및 도 20b는 상방향을 c축 방향으로 하고, c축 방향과 직교하는 면을 ab면으로 한다. 또한, 단지 상반부, 하반부라고 할 경우, ab면을 경계로 한 경우의 상반부, 하반부를 가리킨다. 또한, 도 17a 내지 도 17e에 있어서, 원으로 둘러싸인 O는 4배위의 O를 나타내고, 2중원으로 둘러싸인 O는 3배위의 O를 나타낸다.
도 17a에, 1개의 6배위의 In과, In에 근접한 6개의 4배위의 산소 원자(이하 4배위의 O)를 갖는 구조를 도시하였다. 여기에서는, 금속 원자가 하나에 대하여, 근접한 산소 원자만을 나타낸 구조를 소그룹이라고 부른다. 도 17a의 구조는, 팔면체 구조를 취하지만, 간략화를 위해 평면 구조로 나타내었다. 또한, 도 17a의 상반부 및 하반부에는 각각 3개씩 4배위의 O가 있다. 도 17a에 도시한 소그룹은 전하가 0이다.
도 17b에, 1개의 5배위의 Ga와, Ga에 근접한 3개의 3배위의 산소 원자(이하 3배위의 O)와, Ga에 근접한 2개의 4배위의 O를 갖는 구조를 도시하였다. 3배위의 O는 모두 ab면에 존재한다. 도 17b의 상반부 및 하반부에는 각각 하나씩 4배위의 O가 있다. 또한, In도 5배위를 취하기 때문에, 도 17b에 도시한 구조를 취할 수 있다. 도 17b에 도시한 소그룹은 전하가 0이다.
도 17c에, 1개의 4배위의 Zn과, Zn에 근접한 4개의 4배위의 O를 갖는 구조를 도시하였다. 도 17c의 상반부에는 1개의 4배위의 O가 있고, 하반부에는 3개의 4배위의 O가 있다. 또는, 도 17c의 상반부에 3개의 4배위의 O가 있고, 하반부에 1개의 4배위의 O가 있어도 좋다. 도 17c에 도시한 소그룹은 전하가 0이다.
도 17d에, 1개의 6배위의 Sn과, Sn에 근접한 6개의 4배위의 O를 갖는 구조를 도시하였다. 도 17d의 상반부에는 3개의 4배위의 O가 있고, 하반부에는 3개의 4배위의 O가 있다. 도 17d에 도시한 소그룹은 전하가 +1이 된다.
도 17e에, 2개의 Zn을 포함하는 소그룹을 도시하였다. 도 17e의 상반부에는 1개의 4배위의 O가 있고, 하반부에는 1개의 4배위의 O가 있다. 도 17e에 도시한 소그룹은 전하가 -l이 된다.
여기에서는, 복수의 소그룹의 집합체를 중그룹이라고 부르고, 복수의 중그룹의 집합체를 대그룹(유닛 셀이라고도 함.)이라고 부른다.
여기에서, 이들 소그룹끼리가 결합하는 규칙에 대하여 설명한다. 도 17a에 도시한 6배위의 In의 상반부의 3개의 O는, 하방향에 각각 3개의 근접 In을 갖고, 하반부의 3개의 O는, 상방향에 각각 3개의 근접 In을 갖는다. 도 17b에 도시한 5배위의 Ga의 상반부의 하나의 O는 하방에 1개의 근접 Ga를 갖고, 하반부의 1개의 O는 상방향에 하나의 근접 Ga를 갖는다. 도 17c에 도시한 4배위의 Zn의 상반부의 하나의 O는 하방향에 하나의 근접 Zn을 갖고, 하반부의 3개의 O는, 상방향에 각각 3개의 근접 Zn을 갖는다. 이와 같이, 금속 원자의 상방향의 4배위의 O의 수와, 그 O의 하방향에 있는 근접 금속 원자의 수는 같고, 마찬가지로 금속 원자의 하방향의 4배위의 O의 수와, 그 O의 상방향에 있는 근접 금속 원자의 수는 같다. O는 4배위이므로, 하방향에 있는 근접 금속 원자의 수와, 상방향에 있는 근접 금속 원자의 수의 합은 4가 된다. 따라서, 금속 원자의 상방향에 있는 4배위의 O의 수와, 별도의 금속 원자의 하방향에 있는 4배위의 O의 수와의 합이 4개일 때, 금속 원자를 갖는 2종의 소그룹끼리는 결합할 수 있다. 예를 들어, 6배위의 금속 원자(In 또는 Sn)이 하반부의 4배위의 O를 통하여 결합할 경우, 4배위의 O가 3개이기 때문에, 5배위의 금속 원자(Ga 또는 In), 또는 4배위의 금속 원자(Zn) 중 어느 하나와 결합하게 된다.
이들 배위수를 갖는 금속 원자는, c축 방향에 있어서, 4배위의 O를 통하여 결합한다. 또한, 이 밖에도, 층 구조의 합계의 전하가 0이 되도록 복수의 소그룹이 결합하여 중그룹을 구성한다.
도 18a에, In-Sn-Zn-O계 재료의 층 구조를 구성하는 중그룹의 모델도를 도시하였다. 도 18b에, 3개의 중그룹으로 구성되는 대그룹을 도시하였다. 또한, 도 18c는, 도 18b의 층 구조를 c축 방향에서 관찰한 경우의 원자 배열을 도시하였다.
도 18a에 있어서는, 간략화를 위해, 3배위의 O는 생략하고, 4배위의 O는 개수만 나타내고, 예를 들어, Sn의 상반부 및 하반부에는 각각 3개씩 4배위의 O가 있는 것을 동그라미 3으로 나타내었다. 마찬가지로, 도 18a에 있어서, In의 상반부 및 하반부에는 각각 하나씩 4배위의 O가 있고, 동그라미 1로 나타내었다. 또한, 마찬가지로, 도 18a에 있어서, 하반부에는 1개의 4배위의 O가 있고, 상반부에는 3개의 4배위의 O가 있는 Zn과, 상반부에는 1개의 4배위의 O가 있고, 하반부에는 3개의 4배위의 O가 있는 Zn을 나타내었다.
도 18a에 있어서, In-Sn-Zn-O계 재료의 층 구조를 구성하는 중그룹은, 위로부터 순차적으로 4배위의 O가 3개씩 상반부 및 하반부에 있는 Sn이, 4배위의 O가 하나씩 상반부 및 하반부에 있는 In과 결합하고, 그 In이, 상반부에 3개의 4배위의 O가 있는 Zn과 결합하고, 그 Zn의 하반부의 하나의 4배위의 O를 통하여 4배위의 O가 3개씩 상반부 및 하반부에 있는 In과 결합하고, 그 In이, 상반부에 하나의 4배위의 O가 있는 Zn 2개로 이루어지는 소그룹과 결합하고, 이 소그룹의 하반부의 하나의 4배위의 O를 통하여 4배위의 O가 3개씩 상반부 및 하반부에 있는 Sn과 결합한 구성이다. 이 중그룹이 복수 결합하여 대그룹을 구성한다.
여기에서, 3배위의 O 및 4배위의 O의 경우, 결합 하나당 전하는 각각 -0.667, -0.5로 생각할 수 있다. 예를 들어, In(6배위 또는 5배위), Zn(4배위), Sn(5배위 또는 6배위)의 전하는, 각각 +3, +2, +4이다. 따라서, Sn을 포함하는 소그룹은 전하가 +1이 된다. 그 때문에 Sn을 포함하는 층 구조를 형성하기 위해서는, 전하 +1을 상쇄할 전하 -1이 필요하다. 전하 -1을 취하는 구조로서, 도 17e에 도시한 바와 같이, 2개의 Zn을 포함하는 소그룹을 들 수 있다. 예를 들어, Sn을 포함하는 소그룹이 하나에 대하여, 2개의 Zn을 포함하는 소그룹이 하나 있으면, 전하가 상쇄되기 때문에, 층 구조의 합계의 전하를 0으로 할 수 있다.
구체적으로는, 도 18b에 도시한 대그룹이 반복됨으로써 In-Sn-Zn-O계 재료의 결정(In2SnZn3O8)을 얻을 수 있다. 또한, 얻어지는 In-Sn-Zn-O계 재료의 층 구조는, In2SnZnO6(ZnO)m(m은 자연수 )로 하는 조성식으로 나타낼 수 있다.
또한, 이 밖에도, 4원계 금속의 산화물인 In-Sn-Ga-Zn-O계 재료나, 3원계 금속의 산화물인 In-Ga-Zn-O계 재료, In-Al-Zn-O계 재료, Sn-Ga-Zn-O계 재료, Al-Ga-Zn-O계 재료, Sn-Al-Zn-O계 재료나, In-Hf-Zn-O계 재료, In-La-Zn-O계 재료, In-Ce-Zn-O계 재료, In-Pr-Zn-O계 재료, In-Nd-Zn-O계 재료, In-Sm-Zn-O계 재료, In-Eu-Zn-O계 재료, In-Gd-Zn-O계 재료, In-Tb-Zn-O계 재료, In-Dy-Zn-O계 재료, In-Ho-Zn-O계 재료, In-Er-Zn-O계 재료, In-Tm-Zn-O계 재료, In-Yb-Zn-O계 재료, In-Lu-Zn-O계 재료, In-Ni-Zn-O계 재료나, 2원계 금속의 산화물인 In-Zn-O계 재료, Sn-Zn-O계 재료, Al-Zn-O계 재료, Zn-Mg-O계 재료, Sn-Mg-O계 재료, In-Mg-O계 재료나, In-Ga-O계 재료의 재료 등을 사용했을 경우에도 마찬가지이다.
예를 들어, 도 19a에, In-Ga-Zn-O계 재료의 층 구조를 구성하는 중그룹의 모델도를 도시하였다.
도 19a에 있어서, In-Ga-Zn-O계 재료의 층 구조를 구성하는 중그룹은, 위로부터 순차적으로 4배위의 O가 3개씩 상반부 및 하반부에 있는 In이, 4배위의 O가 하나 상반부에 있는 Zn과 결합하고, 그 Zn의 하반부의 3개의 4배위의 O를 통하여, 4배위의 O가 하나씩 상반부 및 하반부에 있는 Ga와 결합하고, 그 Ga의 하반부의 하나의 4배위의 O를 통하여, 4배위의 O가 3개씩 상반부 및 하반부에 있는 In과 결합하고 있는 구성이다. 이 중그룹이 복수 결합하여 대그룹을 구성한다.
도 19b에 3개의 중그룹으로 구성되는 대그룹을 도시하였다. 또한, 도 19c는, 도 19b의 층 구조를 c축 방향에서 관찰했을 경우의 원자 배열을 나타내고 있다.
여기에서, In(6배위 또는 5배위), Zn(4배위), Ga(5배위)의 전하는, 각각 +3, +2, +3이기 때문에, In, Zn 및 Ga 중 어느 하나를 포함하는 소그룹은 전하가 0이 된다. 따라서, 이들 소그룹의 조합이면 중그룹의 합계의 전하는 항상 0이 된다.
또한, In-Ga-Zn-O계 재료의 층 구조를 구성하는 중그룹은, 도 19a에 도시한 중그룹에 한정되지 않고, In, Ga, Zn의 배열이 다른 중그룹을 조합한 대그룹도 취할 수 있다.
구체적으로는, 도 19b에 도시한 대그룹이 반복됨으로써, In-Ga-Zn-O계 재료의 결정을 얻을 수 있다. 또한, 얻어지는 In-Ga-Zn-O계 재료의 층 구조는, InGaO3(ZnO)n(n은 자연수)로 하는 조성식으로 나타낼 수 있다.
n=1(InGaZnO4)의 경우에는, 예를 들어, 도 20a에 도시한 결정 구조를 취할 수 있다. 또한, 도 20a에 도시한 결정 구조에 있어서, 도 17b에서 설명한 바와 같이, Ga 및 In은 5배위를 취하기 때문에, Ga가 In으로 치환된 구조도 취할 수 있다.
또한, n=2(InGaZn2O5)의 경우에는, 예를 들어, 도 20b에 도시한 결정 구조를 취할 수 있다. 또한, 도 20b에 도시한 결정 구조에 있어서, 도 17b에서 설명한 바와 같이, Ga 및 In은 5배위를 취하기 때문에, Ga가 In으로 치환된 구조도 취할 수 있다.
이상으로, CAAC-OS막의 결정 구조에 관한 설명을 종료한다.
다시 도 1a 및 도 1b의 설명으로 돌아간다. 게이트 전극(104)은, 단층 또는 적층 구조로 하면 좋고, Al, Ti, Cr, Co, Ni, Cu, Y, Zr, Mo, Ag, Ta 및 W, 그것들의 질화물, 산화물 및 합금으로부터 1종 이상 선택하고, 단층 또는 적층으로 사용하면 좋다.
또한, 도 1a 및 도 1b에서는 게이트 전극(104)이 산화물 반도체막(106)을 완전히 덮는 형상은 아니지만, 게이트 전극(104)이 산화물 반도체막(106)을 완전히 덮는 형상으로 함으로써 산화물 반도체막(106)의 광에 의한 열화, 전하의 발생을 억제하여도 상관 없다.
한 쌍의 전극(116)은, 트랜지스터의 동작에 따라 소스 전극 및 드레인 전극으로서 기능한다.
한 쌍의 전극(116)은, 게이트 전극(104)과 동일한 재료를 사용하면 좋다.
한 쌍의 전극(116)에 Cu를 포함한 막을 사용하면, 한 쌍의 전극(116)과 동일층에서 배선이 형성되는 경우, 배선의 저항이 저감되어, 대형 표시 장치에서도 배선 지연의 발생을 저감할 수 있다. 한 쌍의 전극(116)에 Cu를 사용할 경우, 기판(100)의 재질에 따라서는 밀착성이 나빠지기 때문에, 기판(100)과 밀착성이 좋은 막과의 적층 구조로 하는 것이 바람직하다. 기판(100)과 밀착성이 좋은 막으로서, Ti, Mo, Mn, Cu 또는 Al 등을 포함한 막을 사용하면 좋다. 예를 들어, Ti막, 질화 티타늄막, Ti-Mo 합금막 또는 Cu-Mn-Al 합금막을 사용해도 좋다.
게이트 절연막(112)은, 산화 실리콘, 산화질화 실리콘, 질화산화 실리콘, 질화 실리콘, 산화 알루미늄, 산화 하프늄, 산화 이트륨, 산화 지르코늄 또는 YSZ(산화 이트륨으로 안정화한 산화 지르코늄) 등을, 단층, 또는 적층으로 사용하면 좋다. 또한, 게이트 절연막(112)은, 가열 처리에 의해 산소를 방출하는 막을 사용하면 바람직하다. 가열 처리에 의해 산소를 방출하는 막을 사용함으로써, 산화물 반도체막(106)에 생기는 결함을 수복할 수 있고, 트랜지스터의 전기적 특성의 열화를 억제할 수 있다.
산화질화 실리콘이란, 그 조성에 있어서, 질소보다도 산소의 함유량이 많은 것을 가리키고, 예를 들어, 산소가 50원자% 이상 70원자% 이하, 질소가 0.5원자% 이상 15원자% 이하, 실리콘이 25원자% 이상 35원자% 이하, 수소가 0원자% 이상 10원자% 이하의 범위로 포함되는 것을 가리킨다. 또한, 질화산화 실리콘이란, 그 조성에 있어서, 산소보다도 질소의 함유량이 많은 것을 가리키고, 예를 들어, 산소가 5원자% 이상 30원자% 이하, 질소가 20원자% 이상 55원자% 이하, 실리콘이 25원자% 이상 35원자% 이하, 수소가 10원자% 이상 25원자% 이하의 범위로 포함되는 것을 가리킨다. 단, 상기 범위는, 러더포드 후방 산란법(RBS:Rutherford Backscattering Spectrometry)이나, 수소 전방 산란법(HFS:Hydrogen Forward scattering Spectrometry)을 사용하여 측정했을 경우의 것이다. 또한, 구성 원소의 조성은, 그 합계가 100원자%를 넘지 않는 값을 취한다.
도 1a 및 도 1b에 도시한 트랜지스터는, 기판(100)에 가열 처리에 의해 산소를 방출하는 기판을 사용함으로써, 산화물 반도체막(106)의 하지막을 형성하지 않아도 양호한 전기적 특성을 갖는 트랜지스터로 할 수 있다.
또한, 하지막을 형성하지 않는 구조로 함으로써, 기판과 하지막과의 계면 준위가 생기지 않는다. 따라서, 상기 계면 준위에 기인하는 트랜지스터의 전기적 특성의 열화를 저감할 수 있고, 신뢰성이 높은 트랜지스터를 얻을 수 있다.
단, 기판(100) 위에 하지막을 형성하는 구조를 제외하는 것이 아니다. 예를 들어, 기판(10O) 위에 산소 투과성이 있는 하지막을 형성해도 상관 없다. 구체적으로는, 기판(1OO) 위에 1nm 이상 100nm 이하, 바람직하게는 1nm 이상 50nm 이하의 산화 실리콘막 또는 산화질화 실리콘막을 형성해도 좋다.
또는, 산소 투과성이 낮은 재료라도, 아주 얇은 막이면 산소를 투과하는 경우가 있다. 구체적으로는, 상기한 산소 투과성이 있는 막 대신에, 1nm 이상 15nm 미만, 바람직하게는 1nm 이상 1Onm 미만의 산화 알루미늄, 산화 갈륨, 산화 마그네슘, 산화 티타늄, 산화 바나듐, 산화 이트륨, 산화 지르코늄, 산화 니오브, 산화 몰리브덴, 산화 인듐, 산화 주석, 산화 란탄, 산화 네오디뮴, 산화 하프늄 및 산화 탄탈, 산화 텅스텐으로부터 선택된 1종 이상을 포함하는 막을 사용해도 상관 없다.
이와 같이, 가열 처리에 의해 산소를 방출하는 기판 위에 산소 투과성이 있는 하지막을 형성한 경우, 기판과 하지막과의 계면 준위 밀도는, 가열 처리에 의해 방출된 산소로 저감된다.
또한, 하지막을 가짐으로써, 기판(100)으로부터 산화물 반도체막(106)으로의 불순물의 확산을 막을 수 있다.
다음에, 도 1a 및 도 1b에 도시한 트랜지스터의 제작 방법에 대하여, 도 5a 내지 도 5d를 사용하여 설명한다.
우선, 기판(100)의 트랜지스터의 제작면에, 산소 이온을 주입한다(도 5a 참조).
산소 이온 주입은, 산소 이온의 주입 농도의 피크 깊이가 10nm 이상 120nm 미만, 바람직하게는 40nm 이상 70nm 이하가 되도록, 산소 이온 주입의 조건을 정하면 좋다. 산소 이온의 주입 농도의 피크 깊이를 상기의 범위로 함으로써, 산소의 방출 온도를 200℃ 이상 700℃ 이하, 바람직하게는 250℃ 이상 550℃ 이하로 할 수 있다.
예를 들어, 산소 이온 주입은 이하의 조건으로 행한다. 가속 전압은 5keV 이상 50keV 미만, 바람직하게는 20keV 이상 30keV 이하로 한다. 산소 이온의 주입량은, 3.0×1014ions/㎠ 이상, 바람직하게는 1.O×1O15ions/㎠ 이상, 더 바람직하게는 3.O×1O15ions/㎠ 이상, 더 바람직하게는 5.O×1O15ions/㎠ 이상, 더 바람직하게는 1.O×1O16ions/㎠ 이상으로 한다. 또한, 산소 이온의 주입량이 너무 많으면 생산성 저하로 이어지기 때문에, 예를 들어, 1.O×1O17ions/㎠ 이하로 한다. 다만, 가속 전압이 5keV 미만의 범위를 제외하는 것은 아니다. 빔 전류가 안정되는 경우에는, 가속 전압을 5keV 미만으로 할 수도 있다.
또는, 산소 이온 주입은, 산소 이온의 주입 농도의 피크 깊이가 120nm 이상1000nm 이하, 바람직하게는 200nm 이상 500nm 이하가 되도록, 산소 이온 주입의 조건을 정하면 좋다. 산소 이온의 주입 농도의 피크 깊이를 상기 범위로 함으로써, 산소의 방출 온도를 250℃ 이상 1000℃ 이하, 바람직하게는 350℃ 이상 700℃ 이하로 할 수 있다. 또한, 산소 이온의 주입 농도의 피크 깊이를 상기 범위보다도 깊게 해도 상관 없지만, 산소 방출 온도가 기판(100)의 변형점 이상이 되어버릴 가능성도 있을 수 있다. 따라서, 공정의 최대 가열 온도를 고려하여, 적절히 산소 이온의 주입 농도의 피크 깊이를 선택하면 좋다.
예를 들어, 산소 이온 주입은 이하의 조건에서 행한다. 가속 전압은 50keV 이상 500keV 이하, 바람직하게는 100keV 이상 300keV 이하로 한다. 산소 이온의 주입량은, 3.O×1O14ions/㎠ 이상, 바람직하게는 1.O×1O15ions/㎠ 이상, 더 바람직하게는 3.O×1O15ions/㎠ 이상, 더 바람직하게는 5.O×1O15ions/㎠ 이상, 더 바람직하게는 1.O×1O16ions/㎠ 이상으로 한다. 또한, 산소 이온의 주입량이 너무 많으면 생산성 저하로 이어지기 때문에, 예를 들어, 1.O×1O17ions/㎠ 이하로 한다.
또한, 가속 전압을 높이기 위하여 산소 이온의 가수를 조정해도 상관 없다. 예를 들어, 가속 전압이 5keV 이상 320keV 이하이면, 가수가 1인 산소 이온(O+)을 사용하고, 가속 전압이 10keV 이상 640keV 이하이면, 가수가 2인 산소 이온(O2+)을 사용하고, 가속 전압이 15keV 이상 960keV 이하이면, 가수가 3인 산소 이온(O3+)을 사용하면 좋다. 다만, 이 가속 전압의 범위는 대중잡은 것이며, 설명한 범위외의 가속 전압과 산소 이온의 가수와의 조합을 적용해도 상관 없다
기판(100)에 주입된 산소 이온은, 가열 처리를 행함으로써, 주입된 산소 이온의 양과 거의 동량을 산소 분자 또는 산소 원자로서 방출할 수 있다.
기판(100)에 대하여 산소 이온을 주입함으로써, 기판(100)로부터의 물의 방출량이 저감한다. 이것은, 산소 이온 주입시에, 기판(100) 표면에 있는 물을 스퍼터링하는 것이 하나의 요인이다. 물은, 산화물 반도체막을 사용한 트랜지스터의 신뢰성을 저하시키는 요인이 되기 때문에, 저감되면 바람직하다.
또한, 기판(100)에 대하여 산소 이온 주입함으로써, 기판(100)으로부터의 탄소의 방출량이 저감한다. 이것은, 산소 이온 주입시에, 기판(100) 표면에 있는 유기물을 스퍼터링하는 것이 하나의 요인이다. 탄소는, 산화물 반도체막의 결정화를 저해하는 요인이 될 수 있기 때문에, 저감되면 바람직하다.
산소 이온의 주입 깊이는, 가열 처리에 의해 산소의 방출 용이성에 영향을 미친다. 따라서, 가속 전압에 의해, 가열 처리에 의한 산소의 방출 용이성을 조정할 수 있다. 산소의 방출 용이성은, 일측면에서 보면, 산소를 방출하는 온도로 바꿔 말할 수 있다. 따라서, 산소 이온의 주입 깊이가 깊을수록, 즉 산소 이온의 주입시의 가속 전압이 높을수록, 산소를 방출하는 온도가 높아진다. 마찬가지로, 산소 이온의 주입 깊이가 얕을수록, 즉 산소 이온의 주입시의 가속 전압이 낮을수록, 산소를 방출하는 온도가 낮아진다. 다만, 산소의 방출 용이성은, 산소를 방출하는 온도에만 의존하는 것이 아니다. 예를 들어, 산소를 방출할 때까지의 시간에 대한 기여도 있다.
산소를 방출하는 온도를 높이면, 고온을 요하는 트랜지스터의 제작에 있어서, 공정 도중에서의 산소의 방출을 억제할 수 있다. 또한, 산소를 방출하는 온도를 낮추면, 트랜지스터의 제작에 있어서, 저온이라도 산화물 반도체막에 대한 산소공급이 가능해진다.
산소의 방출 온도를 조정하는 것이 가능하기 때문에, 트랜지스터의 제작시에 공정의 선택성이 높아진다. 구체적으로는, 공정에 있어서의 최대 가열 온도를 자유롭게 선택할 수 있고, 그 결과, 트랜지스터의 전기적 특성의 편차가 억제되어, 높은 수율 및 높은 생산성으로 트랜지스터를 얻을 수 있다. 또한, 트랜지스터의 신뢰성을 높일 수 있다.
또한, 기판(100) 위에 산소 투과성이 있는 하지막을 형성해도 상관 없다. 산소 투과성이 있는 하지막은, 스퍼터링법, MBE법, PLD법 또는 ALD법 등을 사용하여 성막하면 좋다. 산소 투과성이 있는 하지막은, 산소 이온 주입 전에 성막해도 좋다. 또는, 산소 이온 주입 후에 성막해도 좋다. 산소 투과성이 있는 하지막을 형성한 후에 산소 이온 주입을 행할 경우, 기판(100)의 원하는 깊이에 산소 이온이 주입되도록, 산소 이온 주입의 가속 전압을 크게 하면 바람직하다.
기판(100)은, 평탄성이 높을수록 바람직하다. 따라서, 기판(100)의 평탄화 처리를 행하여도 좋다. 평탄화 처리로서, 화학 기계 연마(CMP:Chemical Mechanical Polishing) 또는 역스퍼터링법 등이 있다.
역스퍼터링법이란, 통상의 스퍼터링에 있어서는, 스퍼터 타겟에 이온을 충돌시키는 부분을, 역으로, 피처리면에 이온을 충돌시킴으로써 피처리면을 개질하는 방법을 말한다. 피처리면에 이온을 충돌시키는 방법으로서는, 희가스(헬륨, 네온, 아르곤, 크립톤, 크세논 등) 분위기하에서 피처리면측에 고주파 전압을 인가하여, 피처리면 부근에 플라즈마를 생성하는 방법 등이 있다. 또한, 희가스 분위기 대신에 질소 또는 산소 등에 의한 분위기를 적용해도 좋다. 역스퍼터링법은, 스퍼터링 장치에 한정되지 않고, 플라즈마 CVD 장치, 드라이 에칭 장치 등에서 동일한 처리를 행할 수 있다.
또한, 기판(100)은, 미리 불순물의 저감 처리를 행해 두면 좋다. 불순물의 저감 처리는, 예를 들어, 가열 처리, 플라즈마 처리 및 약액 처리 등으로부터 1종 이상 행하면 바람직하다. 또한, 불순물의 저감 처리는 불순물 농도가 낮은 환경에서 행한다.
다음에, 산화물 반도체막(136)을 성막한다(도 5b 참조). 산화물 반도체막(136)은, 스퍼터링법, MBE법, PLD법 또는 ALD법 등을 사용하여 성막하면 좋다. 바람직하게는, 스퍼터링법을 사용한다.
스퍼터링법을 사용하여 산화물 반도체막(136)을 성막하는 방법에 대하여 이하에 설명한다. 예를 들어, 산화물 반도체막(106)에 적용할 수 있는 상기한 재료를 포함하는 타겟을 사용하고, 성막 가스에, 희가스, 질소 및 산소의 어느 1종 이상을 포함시켜서 성막한다.
여기에서, 산화물 반도체막(136)을 결정화도가 높은 CAAC-OS막 또는 다결정막으로 하기 위해서는, 기판(100)의 평탄성을 충분히 높게 하여 성막 전력을 높이는 것, 성막 압력을 낮게 하는 것, T-S간 거리를 짧게 하는 것 및 기판 가열 온도(Tsub)을 높게 하는 것이 중요하다.
구체적으로는, 단위 면적당의 성막 전력을 5W/㎠ 이상 5OW/㎠ 이하, 성막 압력을 0.01Pa 이상 0.4Pa 이하, 바람직하게는 0.05Pa 이상 0.3Pa 이하, T-S간 거리를 10mm 이상 200mm 이하, 바람직하게는 20mm 이상 80mm 이하, Tsub을 100℃ 이상500℃ 이하, 바람직하게는 150℃ 이상 450℃ 이하로 한다.
또한, 산화물 반도체막(136) 중의 불순물 농도를 최대한 저감하면 바람직하다. 산화물 반도체막(136) 중의 불순물 농도를 저감하기 위해서는, 재료의 순도를 높이는 것, 성막실의 내부 누설 및 외부 누설을 저감하는 것 등이 효과적이다.
산화물 반도체막(136)의 성막 후, 제 1 가열 처리를 행하면 바람직하다. 제 1 가열 처리를 행하면, 산화물 반도체막(136)의 결정화도가 높아지거나, 또는/및 산화물 반도체막(136) 중의 불순물 농도를 저감할 수 있다.
제 1 가열 처리는, 산화성 분위기, 불활성 분위기, 감압 분위기 또는 건조 공기 분위기에서, 150℃ 이상 650℃ 이하, 바람직하게는 250℃ 이상 500℃ 이하, 더 바람직하게는 300℃ 이상 450℃ 이하의 온도로 행하면 좋다. 제 1 가열 처리는, 저항 가열 방식, 램프 히터 방식, 가열 가스 방식 등을 적용하면 좋다.
산화성 분위기란, 산화성 가스를 포함하는 분위기를 말한다. 산화성 가스란, 산소, 오존 또는 아산화질소 등이며, 물, 수소 등이 포함되지 않는 것이 바람직하다. 예를 들어, 열처리 장치에 도입하는 산소, 오존, 아산화질소의 순도를 8N(99.999999%) 이상, 바람직하게는 9N(99.9999999%) 이상으로 한다. 산화성 분위기에는, 산화성 가스와 불활성 가스가 혼합되어 있어도 좋다. 그 경우, 산화성 가스가 적어도 10ppm 이상 포함되는 분위기로 한다.
불활성 분위기란, 질소, 희가스 등의 불활성 가스를 주성분으로 하는 분위기를 말한다. 구체적으로는, 산화성 가스 등의 반응성 가스가 10ppm 미만인 분위기로 한다.
감압 분위기란, 처리실의 압력이 10Pa 이하인 분위기를 말한다.
건조 공기 분위기란, 이슬점 -40℃ 이하, 바람직하게는 이슬점 -50℃ 이하의 분위기를 말한다.
다음에, 산화물 반도체막(136)을 가공하여 섬 형상의 산화물 반도체막(106)을 형성한다(도 5c 참조). 또한, ‘가공한다’란, 예를 들어, 포토리소그래피법에 의해 형성한 레지스트 마스크를 사용하여 에칭 처리를 행하고, 원하는 형상의 막을 얻는 것을 말한다.
다음에, 산화물 반도체막(106) 위에 도전막을 성막하고, 가공하여, 산화물 반도체막(106)과 적어도 일부가 접하는 한 쌍의 전극(116)을 형성한다. 다음에, 산화물 반도체막(106) 및 한 쌍의 전극(116) 위에 게이트 절연막(112)을 성막한다 (도 5d 참조). 한 쌍의 전극(116)이 되는 도전막 및 게이트 절연막(112)은, 상기한 재료를 사용하고, 스퍼터링법, 플라즈마 CVD법, PLD법, ALD법, 증착법 또는 인쇄법 등을 사용하여 성막하면 좋다.
다음에, 게이트 절연막(112) 위에 도전막을 성막하고, 가공하여 산화물 반도체막(106)과 중첩하는 게이트 전극(104)을 형성함으로써, 도 1a 및 도 1b에 도시한 트랜지스터를 제작한다. 게이트 전극(104)이 되는 도전막은, 상기한 재료를 사용하고, 스퍼터링법, 플라즈마 CVD법, PLD법, ALD법, 증착법 또는 인쇄법 등을 사용하여 성막하면 좋다.
이렇게 하여 얻어진 트랜지스터에 대하여 제 2 가열 처리를 행하면 바람직하다. 제 2 가열 처리는, 산화성 분위기, 불활성 분위기, 감압 분위기 또는 건조 공기 분위기에서 제 1 가열 처리보다도 낮은 온도로 행하면 좋다. 제 2 가열 처리를 행함으로써, 트랜지스터의 제작 공정에서 생긴 산화물 반도체막(106)에서의 산소 결손에 기인하는 준위, 및 기판(100)과 산화물 반도체막(106)과의 계면 준위 밀도를 저감할 수 있다.
이상과 같이, 가열 처리에 의해 산소를 방출하는 기판 위에 산화물 반도체막이 있음으로써, 우수한 전기적 특성을 갖는 신뢰성 높은 트랜지스터를 제작할 수 있다.
이어서, 도 1a 및 도 1b에 도시한 트랜지스터와는 다른 구조의 트랜지스터에 대하여 도 2a 및 도 2b를 사용하여 설명한다.
도 2a 및 도 2b는 트랜지스터의 상면도 및 단면도이다. 도 2a에 도시한 일점 쇄선 A-B에서의 단면은, 도 2b에 도시한 A-B 단면에 대응한다.
이하에, 도 2b에 도시한 A-B 단면에 대하여 상세하게 설명한다.
도 2a 및 도 2b에 도시한 트랜지스터는, 기판(100)과, 기판(100) 위의 한 쌍의 전극(216)과, 한 쌍의 전극(216) 위에 있고, 한 쌍의 전극(216)과 적어도 일부가 접하는 산화물 반도체막(206)과, 산화물 반도체막(206) 및 한 쌍의 전극(216) 위의 게이트 절연막(212)과, 게이트 절연막(212)을 개재하여 산화물 반도체막(206)과 중첩하는 게이트 전극(204)을 갖는다.
또한, 한 쌍의 전극(216), 산화물 반도체막(206), 게이트 절연막(212) 및 게이트 전극(204)은, 각각 한 쌍의 전극(116), 산화물 반도체막(106), 게이트 절연막(112) 및 게이트 전극(104)과 같은 재료에 의해 형성하면 좋다.
또한, 도 2a 및 도 2b에서는 게이트 전극(204)이 산화물 반도체막(206)을 완전히 덮는 형상은 아니지만, 게이트 전극(204)이 산화물 반도체막(206)을 완전히 덮는 형상으로 함으로써 산화물 반도체막(206)의 광에 의한 열화, 전하의 발생을 억제하여도 상관 없다.
도 2a 및 도 2b에 도시한 트랜지스터는, 기판(100)에 가열 처리에 의해 산소를 방출하는 기판을 사용함으로써, 산화물 반도체막(206)의 하지막을 형성하지 않아도 양호한 전기적 특성을 갖는 트랜지스터로 할 수 있다.
또한, 하지막을 형성하지 않는 구조로 함으로써, 기판(100)과 하지막과의 계면 준위가 생기지 않는다. 따라서, 상기 계면 준위에 기인하는 트랜지스터의 전기적 특성의 열화를 저감할 수 있고, 신뢰성이 높은 트랜지스터를 얻을 수 있다.
단, 기판(100) 위에 하지막을 형성하는 구조를 제외하는 것은 아니다.
다음에, 도 2a 및 도 2b에 도시한 트랜지스터의 제작 방법에 대하여, 도 6a 내지 도 6d를 사용하여 설명한다.
우선, 기판(100)의 트랜지스터의 제작면에, 산소 이온을 주입한다(도 6a 참조). 산소 이온 주입 방법에 대해서는, 도 5a 내지 도 5d의 설명을 참조한다.
또한, 기판(100) 위에 산소 투과성이 있는 하지막을 형성해도 상관 없다. 산소 투과성이 있는 하지막은, 산소 이온 주입 전에 성막해도 좋다. 또는, 산소 이온 주입 후에 성막해도 좋다.
다음에, 기판(100) 위에 한 쌍의 전극(216)을 형성한다(도 6b 참조).
여기에서는 한 쌍의 전극(216)의 형성 전에 산소 이온 주입할 경우에 대하여 설명하고 있지만, 이것에 한정되지 않는다. 예를 들어, 한 쌍의 전극(216)의 형성 후에 기판(100)에 산소 이온을 주입해도 상관 없다.
다음에, 한 쌍의 전극(216) 위에 산화물 반도체막을 성막한다. 산화물 반도체막의 성막 후, 제 1 가열 처리를 행하면 바람직하다. 다음에, 상기의 산화물 반도체막을 가공하고, 한 쌍의 전극(216)과 적어도 일부가 접하는 산화물 반도체막(206)을 형성한다(도 6c 참조).
또한, 산화물 반도체막(206)에 있어서, 한 쌍의 전극(216)과 중첩하지 않는 영역이 채널 형성 영역이 된다.
다음에 산화물 반도체막(206) 및 한 쌍의 전극(216) 위에 게이트 절연막(212)을 성막한다(도 6d 참조).
다음에, 게이트 절연막(2l2)을 개재하여 산화물 반도체막(206)과 중첩하는 게이트 전극(204)을 형성함으로써, 도 2a 및 도 2b에 도시한 트랜지스터를 제작한다.
이렇게 하여 얻어진 트랜지스터에 대하여 제 2 가열 처리를 행하면 바람직하다. 제 2 가열 처리를 행함으로써, 트랜지스터의 제작 공정에서 생긴 산화물 반도체막(206)에서의 산소 결손에 기인하는 준위, 및 기판(100)과 산화물 반도체막(206)과의 계면 준위 밀도를 저감할 수 있다.
이상과 같이, 가열 처리에 의해 산소를 방출하는 기판 위에 산화물 반도체막의 채널 형성 영역이 있음으로써, 우수한 전기적 특성을 갖는 신뢰성 높은 트랜지스터를 제작할 수 있다.
이어서, 도 1a, 도 1b, 도 2a, 및 도 2b에 도시한 트랜지스터와는 다른 구조의 트랜지스터에 대하여 도 3a 내지 도 3c를 사용하여 설명한다.
도 3a 내지 도 3c는 트랜지스터의 상면도 및 단면도이다. 도 3a에 도시한 일점 쇄선A-B에서의 단면은, 도 3b에 도시한 A-B 단면에 대응한다.
이하에, 도 3b에 도시한 A-B 단면에 대하여 상세하게 설명한다.
도 3b에 도시한 트랜지스터는, 기판(100)과, 기판(100) 위의 고저항 영역(306a) 및 저저항 영역(306b)을 갖는 산화물 반도체막(306)과, 산화물 반도체막(306) 위의 게이트 절연막(312)과, 게이트 절연막(312)을 개재하여 산화물 반도체막(306)과 중첩하는 게이트 전극(304)과, 게이트 전극(304) 및 게이트 절연막(312) 위의 보호막(318)과, 보호막(318) 위에 있고, 게이트 절연막(312) 및 보호막(318)에 형성된 개구부를 통하여 저저항 영역(306b)과 접하여 형성된 배선(322)을 갖는다.
또한, 산화물 반도체막(306), 게이트 전극(304) 및 게이트 절연막(312)은, 각각 산화물 반도체막(106), 게이트 전극(104) 및 게이트 절연막(112)과 같은 재료에 의해 형성하면 좋다.
고저항 영역(306a)은, 게이트 전극(304)과 개략 동일한 상면 형상으로 해도 좋다. 또한, 저저항 영역(306b)은, 산화물 반도체막(306)의 주성분 이외에, 수소, 헬륨, 붕소, 질소, 불소, 네온, 알루미늄, 인, 아르곤, 비소, 크립톤, 인듐, 주석, 안티몬 및 크세논으로부터 선택된 1종 이상을 포함해도 좋다.
보호막(318)은, 게이트 절연막(112)과 동일한 재료에 의해 형성하면 좋다. 또는, 보호막(318)은, 수지 재료 등을 사용하여 형성하여도 좋다. 또한, 복수의 재료를 적층함으로써 형성하여도 좋다.
배선(322)은, 한 쌍의 전극(116)과 동일 재료에 의해 형성하면 좋다.
또한, 도 3b에 도시한 트랜지스터의 게이트 전극(304)에 측벽 절연막(320)을 형성하고, 도 3c에 도시한 트랜지스터로 해도 상관 없다. 도 3c에 도시한 트랜지스터는, 측벽 절연막(320)과 중첩하는 산화물 반도체막(306)의 영역이 고저항 영역(306a)에 포함되는 점이 도 3b에 도시한 트랜지스터와 다르다. 이러한 구조로 함으로써, 도 3c에 도시한 트랜지스터는, 핫 캐리어 열화 등의 트랜지스터의 열화를 저감할 수 있다.
도 3a 내지 도 3c에 도시한 트랜지스터는, 기판(100)에 가열 처리에 의해 산소를 방출하는 기판을 사용함으로써, 산화물 반도체막(306)의 하지막을 형성하지 않아도 양호한 전기적 특성을 갖는 트랜지스터로 할 수 있다.
또한, 하지막을 형성하지 않는 구조로 함으로써, 기판(100)과 하지막과의 계면 준위가 생기지 않는다. 따라서, 상기 계면 준위에 기인하는 트랜지스터의 전기적 특성의 열화를 저감할 수 있고, 신뢰성이 높은 트랜지스터를 얻을 수 있다.
단, 기판(100) 위에 하지막을 형성하는 구조를 제외하는 것은 아니다.
다음에, 도 3a 내지 도 3c에 도시한 트랜지스터의 제작 방법에 대하여, 도 7a 내지 도 7d를 사용하여 설명한다.
우선, 기판(100)의 트랜지스터의 제작면에, 산소 이온을 주입한다(도 7a 참조). 산소 이온 주입 방법에 대해서는, 도 5a 내지 도 5d의 설명을 참조한다.
또한, 기판(100) 위에 산소 투과성이 있는 하지막을 형성해도 상관 없다. 산소 투과성이 있는 하지막은, 산소 이온 주입 전에 성막해도 좋다. 또는, 산소 이온 주입 후에 성막해도 좋다.
다음에, 기판(100) 위에 산화물 반도체막을 성막한다. 산화물 반도체막의 성막 후, 제 1 가열 처리를 행하면 바람직하다. 다음에, 상기의 산화물 반도체막을 가공하여, 산화물 반도체막(106)을 형성한다(도 7b 참조).
다음에, 산화물 반도체막(106) 및 기판(100) 위에, 게이트 절연막(312)을 성막한다. 다음에, 게이트 절연막(312)을 개재하여 산화물 반도체막(306)과 중첩하는 게이트 전극(304)을 형성한다(도 7c 참조).
또한, 도 3c에 도시한 트랜지스터를 제작하기 위해서는, 게이트 전극(304)의 형성 후에 측벽 절연막(320)을 형성하면 좋다.
측벽 절연막(320)은, 게이트 전극(304)을 덮는 절연막을 성막한 후, 상기 절연막에 대하여 이방성이 높은 에칭을 행함으로써, 자기 정합적으로 형성하면 좋다.이방성이 높은 에칭으로서는, 예를 들어, 드라이 에칭법을 사용하면 바람직하다. 드라이 에칭법에 사용하는 에칭 가스로서는, 예를 들어, 트리플루오로메탄, 옥타플루오로시클로부탄, 테트라플루오로메탄 등의 불소를 함유한 가스를 들 수 있다. 에칭 가스에는, 희가스 또는 수소를 첨가하여도 좋다. 드라이 에칭법은, 기판에 고주파 전압을 인가하는, 반응성 이온 에칭법(RIE법)을 사용하면 바람직하다.
다음에, 게이트 전극(304)을 마스크로서 산화물 반도체막(106)의 일부에, 저저항화 처리를 행한다. 저저항화 처리는, 예를 들어, 수소, 헬륨, 붕소, 질소, 불소, 네온, 알루미늄, 인, 아르곤, 비소, 크립톤, 인듐, 주석, 안티몬 및 크세논으로부터 선택된 1종 이상을 포함하는 분위기에서 이온 주입, 이온 도핑 또는 플라즈마 처리를 행하면 좋다. 그 후에 제 3 가열 처리를 행함으로써, 산화물 반도체막(306)의 이온 주입, 이온 도핑 또는 플라즈마 처리된 영역에 저저항 영역(306b)을 형성한다. 또한, 고저항 영역(306a)은, 이온 주입, 이온 도핑 또는 플라즈마 처리에 의해 저저항화되지 않은 영역이다(도 7d 참조). 또한, 측벽 절연막(320)을 갖는 경우에는, 게이트 전극(304) 및 측벽 절연막(320)을 마스크로서 이온 주입, 이온 도핑 또는 플라즈마 처리를 행하면 좋다. 제 3 가열 처리는, 제 1 가열 처리로 같은 방법으로 행하면 좋다.
또한, 게이트 절연막(312)은, 상기한 이온 주입, 이온 도핑 또는 플라즈마 처리 전에 게이트 전극(304)과 동일한 상면 형상으로 가공하여도 상관 없다. 그 경우, 산화물 반도체(106)의 일부가 노출되기 때문에, 산화물 반도체막(106)의 일부를 직접 플라즈마에 노출시키게 된다.
다음에, 산화물 반도체막(306) 및 게이트 전극(304) 위에 보호막(318)을 형성하고, 저저항 영역(306b)을 각각 노출하는 개구부를 게이트 절연막(312) 및 보호막(318)에 형성한다. 다음에, 산화물 반도체막(306)과 접하는 배선(322)을 형성 함으로써, 도 3a 내지 도 3c에 도시한 트랜지스터를 제작한다.
이렇게 하여 얻어진 트랜지스터에 대하여, 제 2 가열 처리를 행하면 바람직하다. 제 2 가열 처리를 행함으로써 트랜지스터의 제작 공정에서 생긴 산화물 반도체막(306)에서의 산소 결손에 기인하는 준위, 및 기판(100)과 산화물 반도체막(306)과의 계면 준위 밀도를 저감할 수 있다.
이상과 같이, 가열 처리에 의해 산소를 방출하는 기판 위에 산화물 반도체막이 있음으로써, 우수한 전기적 특성을 갖는 신뢰성 높은 트랜지스터를 제작할 수 있다.
이어서, 도 3a 내지 도 3c에 도시한 트랜지스터와는 다른 구조의 트랜지스터에 대하여 도 4a 내지 도 4c를 사용하여 설명한다.
도 4는 트랜지스터의 상면도 및 단면도이다. 도 4a에 도시한 일점 쇄선 A-B에서의 단면은, 도 4b에 도시한 A-B 단면에 대응한다.
이하에, 도 4b에 도시한 A-B 단면에 대하여 상세하게 설명한다.
도 4b에 도시한 트랜지스터는, 홈부를 갖는 기판(101)과, 기판(101)의 홈부를 메워서 형성된 절연막(302)과, 기판(101) 및 절연막(302) 위에 형성된 고저항 영역(306a) 및 저저항 영역(306b)을 갖는 산화물 반도체막(306)과, 산화물 반도체막(306) 및 절연막(302) 위에 형성된 게이트 절연막(312)과, 게이트 절연막(312)을 개재하여 산화물 반도체막(306)과 중첩하는 게이트 전극(304)과, 게이트 절연막(312) 및 게이트 전극(304) 위에 형성된 보호막(318)과, 게이트 절연막(312) 및 보호막(318)에 형성된 개구부를 통하여 저저항 영역(306b)과 접하여 형성된 배선(322)를 갖는다.
또한, 도 4b에 도시한 트랜지스터는, 산화물 반도체막(306) 아래에 절연막(302)을 갖는 점에서 도 3b에 도시한 트랜지스터와 다르다.
기판(101)은, 기판(100)과 같은 방법 및 재료를 사용하여 형성하면 좋다.
절연막(302)은, 산화물 반도체막(306)의, 특히 저저항 영역(306b) 아래에 형성된다.
절연막(302)은, 적어도 가열 처리에 의해 산소를 방출하는 절연막이 아니다. 바람직하게는, 제 1 가열 처리 및 제 2 가열 처리에 의해 기판(101)으로부터 방출된 산소를, 저저항 영역(306b)까지 투과시키지 않는 절연막이다. 즉, 산소 투과성이 낮은 절연막 또는 산소 투과성이 없는 절연막이다. 또는, 150℃ 이상 650℃ 이하의 온도 범위에서의 산소의 확산 계수가, 기판(101)의 확산 계수 이하가 되는 절연막이다.
절연막(302)은, 예를 들어, 산화 알루미늄, 산화 갈륨, 산화 마그네슘, 산화 티타늄, 산화 바나듐, 산화 이트륨, 산화 지르코늄, 산화 니오브, 산화 몰리브덴, 산화 인듐, 산화 주석, 산화 란탄, 산화 네오디뮴, 산화 하프늄 및 산화 탄탈, 산화 텅스텐으로부터 선택된 1종 이상을 포함하는 재료를 사용하면 좋다. 바람직하게는, 저렴하면서 산소 투과성이 낮은 산화 알루미늄을 포함하는 재료를 사용한다. 또한, 절연막(302)은, 단층이라도 적층이라도 상관 없다.
절연막(302)은, 두께가 15nm 이상 300nm 이하, 바람직하게는 50nm 이상 200nm 이하로 하면 좋다. 말할 것도 없지만, 절연막(302)은, 두께가 두꺼울수록 산소 투과성이 낮아진다. 단, 너무 두껍게 하면 생산성 저하를 초래할 우려가 있으므로, 적당한 두께를 선택하면 좋다.
절연막(302)이 저저항 영역(306b) 아래에 형성됨으로써, 저저항 영역(306b)에 산소가 공급되는 것(가산소화라고도 함. )에 의한 고저항화가 억제되어, 저저항을 유지할 수 있다. 따라서, 도 4b에 도시한 트랜지스터는 높은 온 전류를 갖는다.
또한, 고저항 영역(306a)은, 가열 처리에 의해 기판(101)으로부터 산소가 공급되기 때문에, 도 4b에 도시한 트랜지스터는 높은 신뢰성을 갖는다.
도 4c에 도시한 트랜지스터는, 기판(100)과, 기판(100) 위에 형성된 절연막(303)과, 기판(100) 및 절연막(303) 위에 형성된 고저항 영역(307a) 및 저저항 영역(307b)을 갖는 산화물 반도체막(307)과, 산화물 반도체막(307) 및 절연막(303) 위에 형성된 게이트 절연막(313)과, 게이트 절연막(313)을 개재하여 산화물 반도체막(307)과 중첩하는 게이트 전극(305)과, 게이트 절연막(313) 및 게이트 전극(305) 위에 형성된 보호막(319)과, 게이트 절연막(313) 및 보호막(319)에 형성된 개구부를 통하여 저저항 영역(307b)과 접하여 형성된 배선(323)을 갖는다.
또한, 절연막(303), 산화물 반도체막(307), 게이트 절연막(313), 게이트 전극(305), 보호막(319) 및 배선(323)은, 각각 절연막(302), 산화물 반도체막(306), 게이트 절연막(312), 게이트 전극(304), 보호막(318) 및 배선(322)과 같은 재료에 의하여 형성하면 좋다.
도 4c에 도시한 트랜지스터는, 기판(100) 위에 절연막(303)을 형성하는 점에서, 도 4b에 도시한 트랜지스터와 다르다.
절연막(303)이 저저항 영역(307b) 아래에 형성됨으로써, 저저항 영역(307b)으로 산소가 공급되는 것(가산소화라고도 함.)에 의한 고저항화가 억제되어, 저저항을 유지할 수 있다. 따라서, 도 4c에 도시한 트랜지스터는 높은 온 전류를 갖는다.
도 4a 내지 도 4c에 도시한 트랜지스터는, 기판(101)에 가열 처리에 의해 산소를 방출하는 기판을 사용함으로써, 산화물 반도체막(307)의 하지막을 형성하지 않아도 양호한 전기적 특성을 갖는 트랜지스터로 할 수 있다.
또한, 하지막을 형성하지 않는 구조로 함으로써, 기판(101)과 하지막과의 계면 준위가 생기지 않는다. 따라서, 상기 계면 준위에 기인하는 트랜지스터의 전기적 특성의 열화를 저감할 수 있고, 신뢰성 높은 트랜지스터를 얻을 수 있다.
단, 기판(101) 위에 하지막을 형성하는 구조를 제외하는 것은 아니다.
다음에, 도 4b에 도시한 트랜지스터의 제작 방법에 대하여, 도 8a 내지 도 8c를 사용하여 설명한다.
우선, 기판(100)을 가공하고, 홈부를 갖는 기판(101)을 형성한다(도 8a 참조).
다음에, 기판(101)의 트랜지스터의 제작면에, 산소 이온을 주입한다(도 8b 참조). 산소 이온 주입 방법에 대해서는, 도 5a 내지 도 5d의 설명을 참조한다.
또한, 기판(101) 위에 산소 투과성이 있는 하지막을 형성해도 상관 없다. 산소 투과성이 있는 하지막은, 산소 이온 주입 전에 성막해도 좋다. 또는, 산소 이온 주입 후에 성막해도 좋다.
또한, 여기에서는 기판(101)을 형성하고나서 산소 이온 주입할 경우에 대하여 설명하고 있지만, 이것에 한정되지 않는다. 예를 들어, 기판(100)에 산소 이온을 주입한 후에, 기판(100)을 가공하여 기판(101)을 형성해도 상관 없다. 그 경우, 기판(100) 위에 산소 투과성이 있는 하지막을 형성하고나서 산소 이온 주입을 행해도 좋고, 산소 이온 주입을 행하고 나서 기판(100) 위에 산소 투과성이 있는 하지막을 형성해도 좋다.
또는, 기판(100) 위에 산소 투과성을 갖는 하지막을 형성한 후에, 기판(100)을 가공하여 기판(101)을 형성하고, 그 후 산소 이온을 주입해도 좋다.
다음에, 기판(101) 위에 절연막을 성막하고, 상기 절연막의 볼록부를 선택적으로 에칭하여(연마라고도 함.), 기판(101)의 홈부를 메우는 절연막(302)을 형성한다(도 8c 참조). 연마는, CMP 처리 등을 사용하여 행하면 좋다. 또한, 여기에서는, 기판(101)의 상면의 일부와, 절연막(302)의 상면이 하나의 연속된 면을 형성하도록 형성되지만, 이것에 한정되지 않는다. 예를 들어, 도 8c에 도시한 단면도에 있어서, 기판(101)의 상면의 높이가, 절연막(302)의 상면의 높이보다도 높아도 상관 없고, 낮아도 상관 없다.
이후의 공정은 도 7a 내지 도 7d의 설명을 참작하면 좋다. 이상과 같이 하여, 도 4b에 도시한 트랜지스터를 제작한다.
다음에, 도 4c에 도시한 트랜지스터의 제작 방법에 대하여, 도 9a 내지 도 9d를 사용하여 설명한다.
우선, 기판(100)에 산소 이온을 주입한다(도 9a 참조). 산소 이온 주입 방법에 대해서는, 도 5a 내지 도 5d의 설명을 참조한다.
다음에, 기판(100) 위에 절연막을 성막하고, 상기 절연막을 가공하여 절연막(303)을 형성한다(도 9b 참조).
여기에서는 절연막(303)이 되는 절연막의 성막 전에 산소 이온을 주입할 경우에 대하여 설명하고 있지만, 이것에 한정되지 않는다. 예를 들어, 절연막(303)이 되는 절연막이 성막 후 또는 절연막(303)의 형성 후에 기판(100)에 대하여 산소 이온을 주입하여도 상관 없다.
다음에, 산화물 반도체막을 성막하고, 상기 산화물 반도체막을 가공하여 산화물 반도체막(107)을 형성한다.
다음에, 산화물 반도체막(107) 및 절연막(303) 위에 게이트 절연막(313)을 성막한다. 다음에, 게이트 절연막(313)을 개재하여 산화물 반도체막(107)과 중첩 하는 게이트 전극(305)을 형성한다(도 9c 참조).
또한, 게이트 전극(305)의 형성 후에 측벽 절연막을 형성해도 상관 없다. 측벽 절연막은, 도 3c에 도시한 트랜지스터의 측벽 절연막(320)의 설명을 참작하면 좋다.
다음에, 게이트 전극(305)을 마스크로서 산화물 반도체막(107)의 일부에 대하여 저저항화 처리를 행함으로써, 고저항 영역(307a) 및 저저항 영역(307b)을 갖는 산화물 반도체막(307)을 형성한다(도 9d 참조).
다음에, 산화물 반도체막(307) 및 게이트 전극(305) 위에 보호막(319)을 형성하고, 저저항 영역(307b)을 각각 노출하는 개구부를 게이트 절연막(313) 및 보호막(319)에 형성한다. 다음에, 산화물 반도체막(307)과 접하는 배선(323)을 형성함으로써, 도 4c에 도시한 트랜지스터를 제작한다.
이렇게 하여 얻어진 트랜지스터에 대하여 제 2 가열 처리를 행하면 바람직하다. 제 2 가열 처리를 행함으로써 트랜지스터의 제작 공정에서 생긴 산화물 반도체막(307)에서의 산소 결손에 기인한 준위, 및 기판(101)과 산화물 반도체막(307)과의 계면 준위 밀도를 저감할 수 있다.
이상과 같이, 가열 처리에 의해 산소를 방출하는 기판 위에 산화물 반도체막의 채널 형성 영역이 있음으로써, 우수한 전기적 특성을 갖는 신뢰성 높은 트랜지스터를 제작할 수 있다.
본 실시형태는, 다른 실시형태와 적절히 조합하여 사용할 수 있다.
(실시형태 2)
본 실시형태에서는 실시형태 1에서 설명한 트랜지스터를 사용하여 제작한 액정 표시 장치에 대하여 설명한다. 또한, 본 실시형태에서는 액정 표시 장치에 본 발명의 일 형태를 적용한 예에 대하여 설명하지만, 이것에 한정 되는 것은 아니다. 예를 들어, 발광 장치의 하나인 EL(Electro Luminescence) 표시 장치에 본 발명의 일 형태를 적용하는 것도, 당업자라면 용이하게 생각해낼 수 있는 것이다.
도 10에 액티브 매트릭스 구동 방식의 액정 표시 장치의 회로도를 도시하였다. 액정 표시 장치는, 소스선 SL_1 내지 SL_a, 게이트선 GL_1 내지 GL_b 및 복수의 화소(2200)를 갖는다. 화소(2200)는, 트랜지스터(2230)와, 커패시터(2220)와, 액정 소자(2210)를 포함한다. 이러한 화소(2200)가 복수 모여서 액정 표시 장치의 화소부를 구성한다. 또한, 단지 소스선 또는 게이트선을 가리키는 경우에는, 소스선 SL 또는 게이트선 GL으로 기재하는 경우도 있다.
트랜지스터(2230)는, 본 발명의 일 형태인 실시형태 1에서 설명한 트랜지스터를 사용한다. 실시형태 1에서 설명한 트랜지스터는 전기적 특성이 양호한 산화물 반도체를 사용한 트랜지스터이므로, 표시 품위가 높은 표시 장치를 얻을 수 있다.
게이트선 GL은 트랜지스터(2230)의 게이트와 접속하고, 소스선 SL은 트랜지스터(2230)의 소스와 접속하고, 트랜지스터(2230)의 드레인은, 커패시터(2220)의 한쪽의 용량 전극 및 액정 소자(2210)의 한쪽의 화소 전극과 접속한다. 커패시터(2220)의 다른 쪽의 용량 전극 및 액정 소자(2210)의 다른 쪽의 화소 전극은, 공통 전극과 접속한다. 또한, 공통 전극은 게이트선GL과 동일 층 또 동일 재료로 형성해도 좋다.
또한, 게이트선 GL은, 게이트 구동 회로와 접속된다. 게이트 구동 회로는, 실시형태 1에서 설명한 트랜지스터를 포함해도 좋다.
또한, 소스선 SL은, 소스 구동 회로와 접속된다. 소스 구동 회로는, 실시형태 1에서 설명한 트랜지스터를 포함해도 좋다.
또한, 게이트 구동 회로 및 소스 구동 회로의 어느쪽 또는 양쪽을, 별도로 준비된 기판 위에 형성하고, COG(Chip On Glass), 와이어 본딩, 또는 TAB(Tape Automated Bonding) 등의 방법을 사용하여 접속해도 좋다.
또한, 트랜지스터는 정전기 등에 의해 파괴되기 쉬워지므로, 보호 회로를 형성하는 것이 바람직하다. 보호 회로는, 비선형 소자를 사용하여 구성하는 것이 바람직하다.
게이트선 GL에 트랜지스터(2230)의 임계값 전압 이상이 되도록 전압을 인가 하면, 소스선 SL으로부터 공급된 전하가 트랜지스터(2230)의 드레인 전류가 되어서 커패시터(2220)에 축적된다. 1행분의 충전 후, 상기 행에 있는 트랜지스터(2230)는 오프 상태가 되고, 소스선 SL으로부터 전압이 걸리지 않게 되지만, 커패시터(2220)에 축적된 전하에 의해 필요한 전압을 유지할 수 있다. 그 후, 다음 행의 커패시터(2220)의 충전으로 옮겨간다. 이렇게 하여, 1행 내지 b행의 충전을 행한다. 드레인 전류는, 트랜지스터에 있어서 드레인으로부터 채널을 통하여 소스에 흐르는 전류이다. 드레인 전류는 게이트 전압이 임계값 전압보다도 클 때에 흐른다.
또한, 트랜지스터(2230)에 오프 전류가 작은 트랜지스터를 사용할 경우, 전압을 유지하는 기간을 길게 할 수 있다. 이 효과에 의해, 움직임이 적은 화상(정지 화상을 포함함.)에서는, 표시의 재기록 주파수를 저감할 수 있고, 소비 전력을 한층 저감할 수 있다. 또한, 커패시터(2220)의 용량을 한층 더 작게 하는 것이 가능해지므로, 충전에 필요한 소비 전력을 저감할 수 있다.
이상과 같이, 본 발명의 일 형태에 의해, 표시 품위가 높고, 소비 전력이 작은 액정 표시 장치를 제공할 수 있다.
본 실시형태는, 다른 실시형태와 적절히 조합하여 사용할 수 있다.
(실시형태 3)
본 실시형태에서는, 실시형태 1에서 나타내는 트랜지스터를 사용하고, 반도체 기억 장치를 제작하는 예에 대하여 설명한다.
휘발성 반도체 기억 장치의 대표적인 예로서는, 기억 소자를 구성하는 트랜지스터를 선택하여 커패시터에 전하를 축적함으로써, 정보를 기억하는 DRAM(Dynamic Random Access Memory), 플립 플롭 등의 회로를 사용하여 기억 내용을 유지하는 SRAM(Static Random Access Memory)이 있다.
비휘발성 반도체 기억 장치의 대표예로서는, 트랜지스터의 게이트와 채널 영역 사이에 노드를 갖고, 상기 노드에 전하를 유지함으로써 기억을 행하는 플래시 메모리가 있다.
상기한 반도체 기억 장치에 포함되는 트랜지스터의 일부에 실시형태 1에서 설명한 트랜지스터를 적용할 수 있다.
우선은, 실시형태 1에서 설명한 트랜지스터를 적용한 반도체 기억 장치를 구성하는 메모리 셀에 대하여 도 11a 및 도 11b를 사용하여 설명한다.
메모리 셀은, 비트선 BL과, 워드선 WL과, 센스 앰프 SAmp와, 트랜지스터 Tr와, 커패시터 C를 갖는다(도 11a 참조).
커패시터 C에 유지된 전압의 시간 변화는, 트랜지스터 Tr의 오프 전류에 의해 도 11b에 도시한 바와 같이 서서히 저감되는 것이 알려져 있다. 당초 V0 내지 V1까지 충전된 전압은, 시간이 경과하면 data1을 판독하는 한계점인 VA까지 저감한다. 이 기간을 유지 기간 T_1로 한다. 즉, 2값 메모리 셀의 경우, 유지 기간 T_1의 사이에 리프레쉬를 할 필요가 있다.
여기에서, 트랜지스터 Tr에 실시형태 1에서 설명한 트랜지스터를 적용하면, 오프 전류가 작기 때문에 유지 기간 T_1을 길게 할 수 있다. 즉, 리프레쉬의 빈도를 적게 하는 것이 가능해지므로, 소비 전력을 저감할 수 있다. 예를 들어, 고순도화되어 오프 전류가 1×10-21A 이하, 바람직하게는 1×10-24A 이하가 된 산화물 반도체막을 사용한 트랜지스터로 메모리 셀을 구성하면, 전력을 공급하지 않고 몇일간 내지 몇십년간에 걸쳐 데이터를 유지할 수 있게 된다.
이상과 같이, 본 발명의 일 형태에 의해, 신뢰성이 높고, 소비 전력이 작은 반도체 기억 장치를 얻을 수 있다.
다음에, 실시형태 1에서 설명한 트랜지스터를 적용한 반도체 기억 장치를 구성하는 메모리 셀에 대하여 도 11a 및 도 11b와는 다른 예를 도 12a 및 도 12b를 사용하여 설명한다.
도 12a는, 메모리 셀의 회로도이다. 메모리 셀은, 트랜지스터 Tr_1와, 트랜지스터 Tr_1의 게이트와 접속하는 워드선 WL_1과, 트랜지스터 Tr_1의 소스와 접속하는 소스선 SL_1과, 트랜지스터 Tr_2와, 트랜지스터 Tr_2의 소스와 접속하는 소스선 SL_2과, 트랜지스터 Tr_2의 드레인과 접속하는 드레인선 DL_2과, 커패시터 C와, 커패시터 C의 일단과 접속하는 용량선 CL과, 커패시터 C의 타단, 트랜지스터 Tr1의 드레인 및 트랜지스터 Tr2의 게이트와 접속하는 노드 N를 갖는다.
또한, 도 12a에 도시한 메모리 셀은, 노드 N의 전위에 따라, 트랜지스터 Tr_2의 임계값 전압이 변동하는 것을 이용한 것이다. 예를 들어, 도 12b는 용량선 CL의 전압 V과, 트랜지스터 Tr_2을 흐르는 드레인 전류 Ids_2와의 관계를 설명하는 도면이다.
여기에서, 노드 N은, 트랜지스터 Tr_1를 통하여 전압을 조정할 수 있다. 예를 들어, 소스선 SL_1의 전위를 전원 전위 VDD로 한다. 이 때, 워드선 WL_1의 전위를 트랜지스터 Tr_1의 임계값 전압 Vth에 전원 전위 VDD를 더한 전위 이상으로 함으로써, 노드 N의 전압을 HIGH로 할 수 있다. 또한, 워드선 WL_1의 전위를 트랜지스터 Tr_1의 임계값 전압 Vth 이하로 함으로써, 노드 N의 전위를 LOW로 할 수 있다.
따라서, N=LOW로 나타낸 VCL-Ids_2 커브와, N=HIGH로 나타낸 VCL-Ids_2 커브 중 어느 하나를 얻을 수 있다. 즉, N=LOW에서는, VCL=0V에서 드레인 전류 Ids_2가 작기 때문에, 데이터 0이 된다. 또한, N=HIGH에서는, VCL=0V에서 드레인 전류 Ids_2가 크기 때문에, 데이터 1이 된다. 이렇게 하여, 데이터를 기억할 수 있다.
여기에서, 트랜지스터 Tr_1에 실시형태 1에서 설명한 트랜지스터를 적용하면, 상기 트랜지스터는 오프 전류를 지극히 작게 할 수 있기 때문에, 노드 N에 축적된 전하가 트랜지스터 Tr_1의 소스 및 드레인 사이를 의도하지 않고 누설되는 것을 억제할 수 있다. 따라서, 장기간에 걸쳐 데이터를 유지할 수 있다. 또한, 본 발명의 일 형태에 따른 트랜지스터 Tr1는 임계값 전압이 제어되기 때문에, 기록에 필요한 전압을 저감할 수 있게 되고, 플래시 메모리 등과 비교해서 소비 전력을 저감할 수 있다.
또한, 트랜지스터 Tr2에, 실시형태 1에서 설명한 트랜지스터를 적용해도 상관 없다.
이상과 같이, 본 발명의 일 형태에 의해, 장기간의 신뢰성이 높고, 소비 전력이 작은 반도체 기억 장치를 얻을 수 있다.
본 실시형태는, 다른 실시형태와 적절히 조합하여 사용할 수 있다.
(실시형태 4)
실시형태 1에서 설명한 트랜지스터 또는 실시형태 3에서 설명한 반도체 기억 장치를 적어도 일부에 사용하여 CPU(Central Processing Unit)를 구성할 수 있다.
도 13a는, CPU의 구체적인 구성을 도시한 블럭도이다. 도 13a에 도시한 CPU는, 기판(1190) 위에, 연산 회로(ALU:Arithmetic logic unit)(1191), ALU 컨트롤러(1192), 인스트럭션 디코더(1193), 인터럽트 컨트롤러(1194), 타이밍 컨트롤러(1195), 레지스터(1196), 레지스터 컨트롤러(1197), 버스 인터페이스(Bus I/F)(1198), 재기록 가능한 ROM(1199), 및 ROM 인터페이스(ROM I/F)(1189)를 갖고 있다. 기판(1190)은, 반도체 기판, SOI 기판, 유리 기판 등을 사용한다. ROM(1199) 및 ROM 인터페이스(1189)는, 별도의 칩에 형성해도 좋다. 물론, 도 13a에 도시한 CPU는, 그 구성을 간략화해서 나타낸 일례에 불과하며, 실제의 CPU는 그 용도에 의해 다종 다양한 구성을 갖고 있다.
버스 인터페이스(1198)를 통하여 CPU에 입력된 명령은, 인스트럭션 디코더(1193)에 입력되어, 복호된 후, ALU 컨트롤러(1192), 인터럽트 컨트롤러(1194), 레지스터 컨트롤러(1197), 타이밍 컨트롤러(1195)에 입력된다.
ALU 컨트롤러(1192), 인터럽트 컨트롤러(1194), 레지스터 컨트롤러(1197), 타이밍 컨트롤러(1195)는, 복호된 명령에 따라 각종 제어를 행한다. 구체적으로 ALU 컨트롤러(1192)는, ALU(1191)의 동작을 제어하기 위한 신호를 생성한다. 또한, 인터럽트 컨트롤러(1194)는, CPU의 프로그램 실행 중에, 외부의 입출력 장치나, 주변 회로로부터의 인터럽트 요구를, 그 우선도나 마스크 상태로부터 판단하고, 처리한다. 레지스터 컨트롤러(1197)는, 레지스터(1196)의 어드레스를 생성하고, CPU의 상태에 따라 레지스터(1196)의 판독이나 기록을 행한다.
또한, 타이밍 컨트롤러(1195)는, ALU(1191), ALU 컨트롤러(1192), 인스트럭션 디코더(1193), 인터럽트 컨트롤러(1194), 및 레지스터 컨트롤러(1197)의 동작의 타이밍을 제어하는 신호를 생성한다. 예를 들어 타이밍 컨트롤러(1195)는, 기준 클록 신호 CLK1을 바탕으로, 내부 클록 신호 CLK2를 생성하는 내부 클록 생성부를 구비하고 있어, 클록 신호 CLK2를 상기 각종 회로에 공급한다.
도 13a에 도시하는 CPU에서는, 레지스터(1196)에, 기억 소자가 형성되어 있다. 레지스터(1196)의 기억 소자에는, 실시형태 3에서 설명한 반도체 기억 장치를 사용할 수 있다.
도 13a에 도시한 CPU에 있어서, 레지스터 컨트롤러(1197)은, ALU(1191)로부터의 지시에 따라, 레지스터(1196)에서의 유지 동작을 행한다. 즉, 레지스터(1196)가 갖는 기억 소자에 있어서, 플립 플롭에 의한 데이터의 유지를 행하거나, 커패시터에 의한 데이터의 유지를 행한다. 플립 플롭에 의해 데이터가 유지되어 있는 경우, 레지스터(1196) 내의 기억 소자로의 전원 전압의 공급이 이루어진다. 커패시터에 의해 데이터가 유지되어 있는 경우, 커패시터로의 데이터의 재기록이 이루어지고, 레지스터(1196) 내의 기억 소자로의 전원 전압의 공급을 정지할 수 있다.
전원 정지에 관해서는, 도 13b 또는 도 13c에 도시한 바와 같이, 기억 소자군과, 전원 전위 VDD 또는 전원 전위 VSS가 부여되어 있는 노드간에 스위칭 소자를 형성함으로써 행할 수 있다. 이하에 도 13b 및 도 13c의 회로의 설명을 행한다.
도 13b 및 도 13c에서는, 기억 소자로의 전원 전위의 공급을 제어하는 스위칭 소자에 실시형태 1에서 설명한 트랜지스터를 사용한 구성의 일례를 도시하였다.
도 13b에 도시한 기억 장치는, 스위칭 소자(1141)와, 기억 소자(1142)를 복수 갖는 기억 소자군(1143)을 갖고 있다. 구체적으로, 각각의 기억 소자(1142)에는, 실시형태 3에서 설명한 기억 소자를 사용할 수 있다. 기억 소자군(1143)이 갖는 각각의 기억 소자(1142)에는, 스위칭 소자(1141)을 통하여, 하이 레벨의 전원 전위 VDD가 공급되어 있다. 또한, 기억 소자군(1143)이 갖는 각각의 기억 소자(1142)에는, 신호IN의 전위와, 로 레벨의 전원 전위 VSS의 전위가 부여되어 있다.
도 13b에서는, 스위칭 소자(1141)로서, 산화물 반도체 등의 밴드 갭이 큰 반도체를 활성층에 갖는 트랜지스터를 사용하고 있고, 상기 트랜지스터는, 그 게이트에 부여되는 신호 SigA에 의해 스위칭이 제어된다.
또한, 도 13b에서는, 스위칭 소자(1141)가 트랜지스터를 하나만 갖는 구성을 도시하고 있는데, 이것에 한정되지 않고, 트랜지스터를 복수 갖고 있어도 좋다. 스위칭 소자(1141)가, 스위칭 소자로서 기능하는 트랜지스터를 복수 갖고 있는 경우, 상기 복수의 트랜지스터는 병렬로 접속되어 있어도 좋고, 직렬로 접속되어 있어도 좋고, 직렬과 병렬이 조합되어 접속되어 있어도 좋다.
또한, 도 13c에는, 기억 소자군(1143)이 갖는 각각의 기억 소자(1142)에, 스위칭 소자(1141)를 통하여 로 레벨의 전원 전위VSS가 공급되어 있는, 기억 장치의 일례를 도시하였다. 스위칭 소자(1141)에 의해, 기억 소자군(1143)이 갖는 각각의 기억 소자(1142)로의, 로 레벨의 전원 전위 VSS의 공급을 제어할 수 있다.
기억 소자군과, 전원 전위 VDD 또는 전원 전위 VSS가 부여되어 있는 노드간에 스위칭 소자를 형성하고, 일시적으로 CPU의 동작을 정지하고, 전원 전압의 공급을 정지했을 경우에서도 데이터를 유지하는 것이 가능해서, 소비 전력의 저감을 행할 수 있다. 예를 들어, 퍼스널 컴퓨터의 사용자가, 키보드 등의 입력 장치로의 정보의 입력을 정지하고 있는 동안에도, CPU의 동작을 정지할 수 있고, 그에 따라 소비 전력을 저감할 수 있다.
여기에서는, CPU를 예로 들어 설명했지만, DSP(Digital Signal Processor), 커스텀 LSI, FPGA(Field Programmable Gate Array) 등의 LSI에도 응용 가능하다.
본 실시형태는, 상기 실시형태와 적절히 조합하여 실시할 수 있다.
(실시형태 5)
본 실시형태에서는, 실시형태 1 내지 실시형태 4를 적용한 전자 기기의 예 에 대하여 설명한다.
도 14a는 휴대형 정보 단말이다. 도 14a에 도시한 휴대형 정보 단말은, 하우징(9300)과, 버튼(9301)과, 마이크로폰(9302)과, 표시부(9303)와, 스피커(9304)와, 카메라(9305)를 구비하고, 휴대형 전화기로서의 기능을 갖는다. 본 발명의 일 형태는, 표시부(9303) 및 카메라(9305)에 적용할 수 있다. 또한, 도시하지 않았지만, 본체 내부에 있는 연산 장치, 무선 회로 또는 기억 회로에 본 발명의 일 형태를 적용할 수도 있다.
도 14b는, 디스플레이이다. 도 14b에 도시한 디스플레이는, 하우징(9310)과, 표시부(9311)를 구비한다. 본 발명의 일 형태는, 표시부(9311)에 적용할 수 있다. 본 발명의 일 형태를 적용함으로써, 표시부(9311)의 사이즈를 크게 했을 때에도 표시 품위가 높은 디스플레이로 할 수 있다.
도 14c는 디지털 스틸 카메라이다. 도 14c에 도시한 디지털 스틸 카메라는, 하우징(9320)과, 버튼(9321)과, 마이크로폰(9322)과, 표시부(9323)를 구비한다. 본 발명의 일 형태는, 표시부(9323)에 적용할 수 있다. 또한, 도시하지 않았지만, 기억 회로 또는 이미지 센서에 본 발명의 일 형태를 적용할 수도 있다.
본 발명의 일 형태를 사용함으로써, 전자 기기의 성능을 높이고, 또 신뢰성을 높일 수 있다.
본 실시형태는, 다른 실시형태와 적절히 조합하여 사용할 수 있다.
(실시예 1)
본 실시예에서는 산소 이온을 주입한 유리 기판을 시료로 하여, 산소의 방출량을 평가하였다.
산소의 방출량은, 전자 과학 주식회사 제조의 승온 탈리 분석 장치 EMD-WAl000S/W를 사용하고, 표준 시료로서 1×1O16atoms/㎤의 수소 원자를 포함한 실리콘 웨이퍼를 사용하여 측정하였다.
시료는, 유리 기판인 두께 0.7㎜의 아사히 가라스사(Asahi Glass Co.,Ltd) 제조의 무알칼리 유리 ANl00을, 1O㎜×1O㎜로 가공한 것을 사용하였다.
산소 이온 주입 조건은, 25keV의 가속 전압이고, 16O+ 이온을 1.O×1O16ions/㎠ 주입하였다.
도 15는, 1.O×1O16ions/㎠의 16O+를 5keV 또는 25keV의 가속 전압으로 주입한 계산 결과이다. 계산에는, TRIM(Transport of Ion in Matter)를 사용하였다. 또한, 피주입층의 밀도를 2.51g/㎤로 가정하였다.
도 15에 도시한 바와 같이, 가속 전압을 높일수록 16O의 주입 깊이의 피크 위치는 깊어지고, 가속 전압에 의해 16O의 주입 깊이를 조정할 수 있음을 알 수 있다.
16O의 주입 깊이는, 가열 처리에 의한 산소의 방출 용이성에 영향을 준다. 즉, 가속 전압에 의해, 가열 처리에 의한 산소의 방출 용이성을 조정할 수 있음을 계산으로서 시사되었다.
도 16a 내지 도 16c는, m/z=32(도 16a 참조), m/z=18(도 16b 참조) 및 m/z=12(도 16c 참조)의 질량 전하비로 검출되는 가스의 TDS 분석 결과이다. 또한, 도 16a 내지 도 16c에 있어서, 점선은 산소 이온 주입을 행하지 않은 유리 기판의 TDS 분석 결과를 나타내고, 실선은 산소 이온 주입을 행한 유리 기판의 TDS 분석 결과를 나타낸다.
산소 이온 주입을 행하지 않은 유리 기판으로부터, 기판 온도 250℃ 이상 470℃ 이하의 범위에서, m/z=32의 질량 전하비로 검출되는 가스의 TDS 분석 결과에 있어서 특이적인 방출은 검출되지 않았다. 한편, 산소 이온 주입을 행한 유리 기판으로부터, 상기 온도 범위에 있어서, m/z=32의 질량 전하비로 검출되는 가스의 TDS 분석 결과에 있어서 피크가 검출되었다. 또한, 본 실시예에서는, 분석 장치 및 시료의 사정상, 기판 온도 470℃까지의 범위에서 TDS 분석을 행하였지만, 산소 이온 주입 조건에 따라서는 470℃보다도 고온으로 피크가 검출되는 경우가 있다. 가령, 470℃보다도 고온으로 피크가 검출되었다고 해도 큰 문제는 아니다.
산소 이온 주입을 행한 유리 기판에서만 방출이 검출된 것으로부터, 기판 온도 250℃ 이상 470℃ 이하의 범위에서, m/z=32의 질량 전하비로 검출되는 가스의 검출되는 피크가 대부분 산소 원자 및 산소 분자에 기인하고 있음을 알 수 있다.
TDS 분석 결과로부터 도출한 산소의 방출량은, 산소 원자로 환산하여 6.6×1015atoms/㎠이었다. 측정 범위외인 기판 온도 470℃보다도 고온에서의 방출량도 고려하면, 이 값은, 거의 산소 이온 주입량과 같은 양이라고 간주할 수 있다. 즉, 산소 이온 주입에 의해 유리 기판에 첨가된 산소는, 가열 처리에 의해 대부분 방출됨을 알 수 있다. 따라서, 산소 이온 주입량에 의해 기판으로부터의 산소 방출량을 조정할 수 있음을 알 수 있다. 또한, 방출되는 산소는, 주입한 산소 이온과 동일하다고는 할 수 없고, 주입한 산소 이온이 유리 기판 중의 산소와 치환되는 경우도 있을 수 있다.
또한, 산소 이온 주입을 행하지 않은 유리 기판과 비교하여, 산소 이온 주입을 행한 유리 기판은, 기판 온도 190℃ 이상 300℃ 이하의 범위에서, m/z=18의 질량 전하비로 검출되는 가스의 방출량이 적은 결과가 얻어졌다. 즉, 산소 이온 주입을 행함으로써 가열 처리에 의한 m/z=l8(H2O라고 추정)의 질량 전하비로 검출되는 가스의 방출량이 저감됨을 알 수 있다.
산화물 반도체막을 사용한 트랜지스터에 있어서, 물은 수소를 포함하기 때문에 불순물이 되어, 임계값 전압의 변동 요인이 된다. 산소 이온 주입을 행함으로써, 유리 기판으로부터의 물의 방출량이 저감되므로, 트랜지스터의 전기적 특성을 향상시킬 수 있다.
마찬가지로, 산소 이온 주입을 행하지 않은 유리 기판과 비교하여, 산소 이온 주입을 행한 유리 기판은, 기판 온도 100℃ 이상 450℃ 이하의 범위에서, m/z=12의 질량 전하비로 검출되는 가스의 방출량이 적은 결과가 얻어졌다. 즉, 산소 이온 주입을 행함으로써, 가열 처리에 의한 m/z=12(C라고 추정)의 질량 전하비로 검출되는 가스의 방출량이 저감됨을 알 수 있다.
산화물 반도체막을 사용한 트랜지스터에 있어서, 탄소는 주성분이 아니라 불순물이 된다. 탄소의 농도에 따라서는 산화물 반도체막의 결정화를 저해하기 때문에, CAAC-OS막 또는 다결정막인 산화물 반도체막을 형성하기 위해서는, 탄소의 농도가 저감될수록 바람직하다. 산소 이온 주입을 행함으로써, 유리 기판으로부터의 탄소의 방출량이 저감되므로, 트랜지스터의 신뢰성을 향상시킬 수 있다.
본 실시예에서 설명한 바와 같이, 기판에 산소 이온 주입을 행함으로써, 기판으로부터의 산소 방출량이 증대하고, 또 물 및 탄소의 방출량이 저감됨을 알 수 있다.
100 : 기판 101 : 기판
104 : 게이트 전극 106 : 산화물 반도체막
107 : 산화물 반도체막 112 : 게이트 절연막
116 : 한 쌍의 전극 136 : 산화물 반도체막
204 : 게이트 전극 206 : 산화물 반도체막
212 : 게이트 절연막 216 : 한 쌍의 전극
302 : 절연막 303 : 절연막
304 : 게이트 전극 305 : 게이트 전극
306 : 산화물 반도체막 306a : 고저항 영역
306b : 저저항 영역 307 : 산화물 반도체막
307a : 고저항 영역 307b : 저저항 영역
312 : 게이트 절연막 313 : 게이트 절연막
318 : 보호막 319 : 보호막
320 : 측벽 절연막 322 : 배선
323 : 배선 1141 : 스위칭 소자
1142 : 기억 소자 1143 : 기억 소자군
1189 : ROM 인터페이스 1190 : 기판
1191 : ALU 1192 : ALU 컨트롤러
1193 : 인스트럭션 디코더 1194 : 인터럽트 컨트롤러
1195 : 타이밍 컨트롤러 1196 : 레지스터
1197 : 레지스터 컨트롤러 1198 : 버스 인터페이스
1199 : ROM 2200 : 화소
2210 : 액정 소자 2220 : 커패시터
2230 : 트랜지스터 3002 : 하지 절연막
3004 : 게이트 전극 3006 : 산화물 반도체막
3006a : 고저항 영역 3006b : 저저항 영역
3007 : 산화물 반도체막 3007a : 고저항 영역
3007b : 저저항 영역 3012 : 게이트 절연막
3016 : 한 쌍의 전극 3018 : 보호 절연막
3020 : 보호막 3022 : 배선
3024 : 측벽 절연막 9300 : 하우징
9301 : 버튼 9302 : 마이크로폰
9303 : 표시부 9304 : 스피커
9305 : 카메라 9310 : 하우징
9311 : 표시부 9320 : 하우징
9321 : 버튼 9322 : 마이크로폰
9323 : 표시부

Claims (26)

  1. 반도체 장치에 있어서,
    승온 탈리 가스 분광법에 의해 32의 질량 전하비를 갖는 가스가 검출된 절연체 기판과;
    상기 절연체 기판 위에 있고 상기 절연체 기판과 접하는 산화물 반도체막과;
    상기 산화물 반도체막과 적어도 일부가 접하는 한 쌍의 전극과;
    상기 산화물 반도체막 및 상기 한 쌍의 전극을 덮는 게이트 절연막과;
    상기 게이트 절연막을 개재하여 상기 산화물 반도체막과 중첩하는 게이트 전극을 포함하고,
    산소 원자로 환산하여 상기 승온 탈리 가스 분광법에 의해 검출된 가스의 양은 150℃ 이상 700℃ 이하의 온도에서 3.0×1014 atoms/㎠ 이상인, 반도체 장치.
  2. 제 1 항에 있어서,
    상기 한 쌍의 전극은 상기 절연체 기판과 상기 산화물 반도체막 사이에 제공되는, 반도체 장치.
  3. 제 1 항에 있어서,
    상기 한 쌍의 전극은 상기 산화물 반도체막과 상기 게이트 절연막 사이에 제공되는, 반도체 장치.
  4. 반도체 장치에 있어서,
    승온 탈리 가스 분광법에 의해 32의 질량 전하비를 갖는 가스가 검출된 절연체 기판과;
    상기 절연체 기판 위에 있고 상기 절연체 기판과 접하는 산화물 반도체막으로서, 제 1 영역 및 제 2 영역을 포함하는, 상기 산화물 반도체막과;
    상기 산화물 반도체막 위의 게이트 절연막과;
    상기 게이트 절연막을 개재하여 상기 산화물 반도체막과 중첩하는 게이트 전극을 포함하고,
    산소 원자로 환산하여 상기 승온 탈리 가스 분광법에 의해 검출된 가스의 양은 150℃ 이상 700℃ 이하의 온도에서 3.0×1014 atoms/㎠ 이상이고,
    상기 제 1 영역의 저항은 상기 제 2 영역의 저항보다 낮고,
    상기 제 1 영역은 상기 게이트 전극과 중첩하지 않고 상기 제 2 영역은 상기 게이트 전극과 중첩하는, 반도체 장치.
  5. 제 4 항에 있어서,
    상기 절연체 기판과 상기 산화물 반도체막의 상기 제 1 영역 사이의 절연막을 더 포함하는, 반도체 장치.
  6. 제 1 항 또는 제 4 항에 있어서,
    상기 게이트 절연막은 가열 처리에 의해 산소가 방출되는 절연막을 포함하는, 반도체 장치.
  7. 제 1 항 또는 제 4 항에 있어서,
    상기 절연체 기판 위에 상기 산화물 반도체막의 하지로 되는 하지막을 더 포함하는, 반도체 장치.
  8. 제 1 항 또는 제 4 항에 있어서,
    상기 절연체 기판은 유리 기판, 세라믹 기판, 석영 기판, 사파이어 기판, 및 플라스틱 기판으로 구성된 그룹으로부터 선택되는, 반도체 장치.
  9. 반도체 장치의 제작 방법에 있어서,
    절연체 기판에 산소 이온들을 주입하는 단계와;
    산소 주입 후 상기 산소 이온들이 주입된 상기 절연체 기판 위에 있고 상기 절연체 기판과 접하는 산화물 반도체막을 형성하는 단계와;
    상기 산화물 반도체막과 적어도 일부가 접하는 한 쌍의 전극을 형성하는 단계와;
    상기 산화물 반도체막 및 상기 한 쌍의 전극을 덮는 게이트 절연막을 형성하는 단계와;
    상기 게이트 절연막을 개재하여 상기 산화물 반도체막과 중첩하는 게이트 전극을 형성하는 단계를 포함하는, 반도체 장치의 제작 방법.
  10. 반도체 장치의 제작 방법에 있어서,
    절연체 기판에 산소 이온들을 주입하는 단계와;
    산소 주입 후 상기 산소 이온들이 주입된 상기 절연체 기판 위에 한 쌍의 전극을 형성하는 단계와;
    상기 한 쌍의 전극 및 상기 절연체 기판과 적어도 일부가 접하는 산화물 반도체막을 형성하는 단계와;
    상기 산화물 반도체막 및 상기 한 쌍의 전극을 덮는 게이트 절연막을 형성하는 단계와;
    상기 게이트 절연막을 개재하여 상기 산화물 반도체막과 중첩하는 게이트 전극을 형성하는 단계를 포함하는, 반도체 장치의 제작 방법.
  11. 반도체 장치의 제작 방법에 있어서,
    절연체 기판에 산소 이온들을 주입하는 단계와;
    산소 주입 후 상기 산소 이온들이 주입된 상기 절연체 기판 위에 있고 상기 절연체 기판과 접하는 산화물 반도체막을 형성하는 단계와;
    상기 산화물 반도체막을 덮는 게이트 절연막을 형성하는 단계와;
    상기 게이트 절연막을 개재하여 상기 산화물 반도체막과 중첩하는 게이트 전극을 형성하는 단계와;
    상기 게이트 전극을 마스크로 사용하여 상기 산화물 반도체막의 저항이 감소되는 처리를 행하는 단계를 포함하는, 반도체 장치의 제작 방법.
  12. 반도체 장치의 제작 방법에 있어서,
    절연체 기판에 산소 이온들을 주입하는 단계와;
    산소 주입 후 상기 산소 이온들이 주입된 상기 절연체 기판 위에 있고 상기 절연체 기판과 접하는 산화물 반도체막을 형성하는 단계와;
    상기 산화물 반도체막을 덮는 게이트 절연막을 형성하는 단계와;
    상기 게이트 절연막을 개재하여 상기 산화물 반도체막과 중첩하는 게이트 전극을 형성하는 단계를 포함하는, 반도체 장치의 제작 방법.
  13. 제 12 항에 있어서,
    상기 산소 이온들이 주입되는 상기 절연체 기판 위에 한 쌍의 전극을 형성하는 단계를 더 포함하고,
    상기 한 쌍의 전극을 형성하는 단계 후, 상기 산화물 반도체막이 상기 한 쌍의 전극과 적어도 일부가 접하여 형성되는, 반도체 장치의 제작 방법.
  14. 제 12 항에 있어서,
    상기 산소 이온들이 주입된 상기 절연체 기판 위에 상기 산화물 반도체막을 형성하는 단계 후, 상기 산화물 반도체막과 적어도 일부가 접하는 한 쌍의 전극을 형성하는 단계를 더 포함하는, 반도체 장치의 제작 방법.
  15. 제 12 항에 있어서,
    상기 게이트 전극을 형성하는 단계 후, 상기 게이트 전극을 마스크로 사용하여 상기 산화물 반도체막의 저항이 감소되는 처리가 상기 산화물 반도체막에 행해지는, 반도체 장치의 제작 방법.
  16. 제 9 항 내지 제 12 항 중 어느 한 항에 있어서,
    상기 산소 이온들을 주입하는 단계에서 주입된 상기 산소 이온들의 양은 1.0×1015 ions/㎠ 이상인, 반도체 장치의 제작 방법.
  17. 제 9 항 내지 제 12 항 중 어느 한 항에 있어서,
    상기 절연체 기판은 유리 기판, 세라믹 기판, 석영 기판, 사파이어 기판, 및 플라스틱 기판으로 구성된 그룹으로부터 선택되는, 반도체 장치의 제작 방법.
  18. 삭제
  19. 삭제
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