KR102093551B1 - 티타늄 실리사이드 영역을 형성하는 방법 - Google Patents

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Abstract

본 발명은, 티타늄 실리사이드 영역에 대하여 티타늄 함유 영역을 선택적으로 제거하는 것을 가능하게 하는 방법을 제공한다. 일 실시 형태의 방법에서는, 피가공물의 실리콘층 상에 티타늄 함유 영역 및 티타늄 실리사이드 영역이 형성된다. 계속해서, 티타늄 실리사이드 영역에 대하여 티타늄 함유 영역을 선택적으로 에칭하기 위해서, 티타늄 함유 영역 및 티타늄 실리사이드 영역을 포함하는 피가공물에, 불소 함유 가스가 공급된다.

Description

티타늄 실리사이드 영역을 형성하는 방법{TITANIUM SILICIDE REGION FORMING METHOD}
본 개시의 실시 형태는, 티타늄 실리사이드 영역을 형성하는 방법에 관한 것이다.
반도체 디바이스와 같은 전자 디바이스의 제조에 있어서는, 실리콘층 상에 콘택트를 형성하기 위해서, 티타늄 실리사이드 영역이 형성되는 경우가 있다. 티타늄 실리사이드를 형성하는 방법에 대해서는, 특허문헌 1 및 특허문헌 2에 기재되어 있다.
특허문헌 1 및 특허문헌 2에 기재된 방법에서는, 피가공물은, 실리콘 기판 및 당해 실리콘 기판 상에 형성된 절연막을 갖는다. 절연막에는, 실리콘 기판을 부분적으로 노출시키는 개구가 형성되어 있다. 특허문헌 1 및 특허문헌 2에 기재된 방법에서는, 절연막 및 실리콘 기판 상에 티타늄막이 형성되고, 당해 티타늄막의 전체 영역 중 실리콘 기판 상의 영역으로부터 티타늄 실리사이드 영역이 형성된다. 그 후, 티타늄막이 티타늄 실리사이드 영역에 대하여 선택적으로 에칭된다. 티타늄막의 에칭에 있어서는, 사염화티타늄 가스가 사용되고 있다.
일본 특허 공개 평10-308360호 공보 일본 특허 공개 제2001-210713호 공보
사염화티타늄 가스에 의한 티타늄막의 에칭에서는, 에칭 시간의 경과와 함께 에칭 레이트가 저하된다. 따라서, 사염화티타늄 가스를 에칭에 사용하면, 티타늄 실리사이드 영역뿐만 아니라 티타늄막이 남게 되는 경우가 있다. 따라서, 티타늄 실리사이드 영역에 대하여 티타늄 함유 영역을 선택적으로 제거하는 것을 가능하게 할 것이 요구되고 있다.
일 형태에 있어서는, 티타늄 실리사이드 영역을 형성하는 방법이 제공된다. 이 방법은, 피가공물의 실리콘층의 청정한 면을 노출시키기 위한 전처리를 행하는 공정과, 전처리를 행하는 공정의 실행 후에 실리콘층 상에 티타늄 함유 영역 및 티타늄 실리사이드 영역을 형성하는 공정과, 티타늄 실리사이드 영역에 대하여 티타늄 함유 영역을 선택적으로 에칭하기 위해서, 티타늄 함유 영역 및 티타늄 실리사이드 영역을 포함하는 피가공물에, 불소 함유 가스를 공급하는 공정을 포함한다.
일 형태에 관한 방법에서는, 티타늄 함유 영역의 에칭에 불소 함유 가스가 사용되고 있다. 불소 함유 가스에 의하면, 티타늄 실리사이드 영역에 대하여 티타늄 함유 영역이 선택적으로 제거된다.
일 실시 형태에서는, 불소 함유 가스는 삼불화염소 가스다. 일 실시 형태에서는, 삼불화염소 가스의 유량은 5sccm 이하로 설정된다.
일 실시 형태에서는, 티타늄 함유 영역은, 티타늄, 산화티타늄 및 질화티타늄 중 적어도 하나로 형성되어 있다.
이상 설명한 바와 같이, 티타늄 실리사이드 영역에 대하여 티타늄 함유 영역을 선택적으로 제거하는 것이 가능하게 된다.
도 1은 일 실시 형태에 따른 티타늄 실리사이드 영역을 형성하는 방법을 나타내는 흐름도이다.
도 2는 일례의 피가공물의 일부 확대 단면도이다.
도 3은 도 1에 도시하는 방법에 있어서 이용 가능한 처리 시스템을 도시하는 도면이다.
도 4는 도 3의 처리 시스템에 사용하는 것이 가능한 성막 장치를 도시하는 도면이다.
도 5는 도 3의 처리 시스템에 사용하는 것이 가능한 에칭 장치를 도시하는 도면이다.
도 6은 도 1에 도시하는 방법의 실행 중에 얻어지는 피가공물의 일부 확대 단면도이다.
도 7은 도 1에 도시하는 방법의 실행 후의 피가공물의 일부 확대 단면도이다.
도 8은 사염화티타늄 가스를 사용한 에칭에서의 티타늄막의 에칭 후의 막 두께의 시간 의존성, 및 삼불화염소 가스를 사용한 에칭에서의 티타늄막의 에칭 후의 막 두께의 시간 의존성을 나타내는 그래프이다.
도 9의 (a)는 삼불화염소 가스를 사용한 티타늄막 및 티타늄 실리사이드막의 에칭의 유량 의존성을 나타내는 그래프이며, 도 9의 (b)는 삼불화염소 가스를 사용한 산화티타늄막 및 티타늄 실리사이드막의 에칭의 유량 의존성을 나타내는 그래프이다.
도 10의 (a)는 삼불화염소 가스를 사용한 티타늄막 및 티타늄 실리사이드막의 에칭의 시간 의존성을 나타내는 그래프이며, 도 10의 (b)는 삼불화염소 가스를 사용한 산화티타늄막 및 티타늄 실리사이드막의 에칭의 시간 의존성을 나타내는 그래프이며, 도 10의 (c)는 삼불화염소 가스를 사용한 질화티타늄막 및 티타늄 실리사이드막의 에칭의 시간 의존성을 나타내는 그래프이다.
도 11의 (a)는 삼불화염소 가스를 사용한 티타늄막 및 티타늄 실리사이드막의 에칭의 온도 의존성을 나타내는 그래프이며, 도 11의 (b)는 삼불화염소 가스를 사용한 티타늄막 및 티타늄 실리사이드막의 에칭의 압력 의존성을 나타내는 그래프이다.
이하, 도면을 참조하여 다양한 실시 형태에 대해서 상세하게 설명한다. 또한, 각 도면에서 동일하거나 또는 상당하는 부분에 대해서는 동일한 부호를 붙이기로 한다.
도 1은, 일 실시 형태에 따른 티타늄 실리사이드 영역을 형성하는 방법을 나타내는 흐름도이다. 도 1에 도시하는 방법(MT)은, 피가공물 상에 티타늄 실리사이드 영역을 형성하기 위해서 실행된다. 도 2는, 일례의 피가공물의 일부 확대 단면도이다. 방법(MT)은, 도 2에 도시하는 피가공물(W)에 대하여 적용될 수 있다.
도 2에 도시한 바와 같이, 피가공물(W)은, 실리콘층(SL) 및 절연막(IL)을 갖고 있다. 실리콘층(SL)은, 실리콘으로 형성되어 있다. 절연막(IL)은, 실리콘층(SL) 상에 형성되어 있다. 절연막(IL)은, 예를 들어 산화 실리콘으로 형성되어 있다. 절연막(IL)에는, 개구가 형성되어 있다. 절연막(IL)의 개구는, 실리콘층(SL)의 표면을 부분적으로 노출시키고 있다.
도 3은, 도 1에 도시하는 방법에서 이용 가능한 처리 시스템을 도시하는 도면이다. 방법(MT)은, 도 3에 도시하는 처리 시스템을 사용해서 실행될 수 있다. 도 3에 도시하는 처리 시스템(1)은, 대(2a, 2b, 2c, 2d), 용기(4a, 4b, 4c, 4d), 로더 모듈(LM), 얼라이너(AN), 로드 로크 모듈(LL1, LL2), 반송 모듈(TM), 프로세스 모듈(PM1, PM2, PM3, PM4)을 구비하고 있다. 또한, 처리 시스템(1)의 대의 개수, 용기의 개수, 로드 로크 모듈의 개수는, 1개 이상의 임의의 개수일 수 있다.
대(2a, 2b, 2c, 2d)는, 로더 모듈(LM)의 한 모서리를 따라 배열되어 있다. 용기(4a, 4b, 4c, 4d)는 각각, 대(2a, 2b, 2c, 2d) 상에 배치되어 있다. 용기(4a, 4b, 4c, 4d)는, 그 내부에 피가공물(W)을 수용하도록 구성되어 있다. 용기(4a, 4b, 4c, 4d)의 각각은, FOUP(Front-Opening Unified Pod)라 칭해지는 용기일 수 있다.
로더 모듈(LM)은, 그 내부에 챔버(LC)를 제공하고 있다. 챔버(LC)의 압력은, 대기압으로 설정된다. 로더 모듈(LM)은, 반송 장치(TU1)를 구비하고 있다. 반송 장치(TU1)는, 예를 들어 다관절 로봇이다. 반송 장치(TU1)는, 용기(4a, 4b, 4c, 4d)의 각각과 얼라이너(AN)의 사이, 얼라이너(AN)와 로드 로크 모듈(LL1, LL2)의 각각의 사이, 용기(4a, 4b, 4c, 4d)의 각각과 로드 로크 모듈(LL1, LL2)의 각각의 사이에서, 챔버(LC)를 통해서 피가공물(W)을 반송하도록 구성되어 있다. 얼라이너(AN)는, 로더 모듈(LM)에 접속되어 있다. 얼라이너(AN)는, 그 내부에서 피가공물(W)의 위치를 교정한다.
로드 로크 모듈(LL1, LL2)은, 로더 모듈(LM)과 반송 모듈(TM)의 사이에 설치되어 있다. 로드 로크 모듈(LL1, LL2) 각각은, 예비 감압실을 제공하고 있다. 로드 로크 모듈(LL1, LL2) 각각의 예비 감압실과 챔버(LC)의 사이에는 게이트 밸브가 설치되어 있다.
반송 모듈(TM)은, 그 내부에 챔버(TC)를 제공하고 있다. 챔버(TC)는, 감압 가능하게 구성되어 있다. 챔버(TC)와 로드 로크 모듈(LL1, LL2)의 각각의 사이에는 게이트 밸브가 설치되어 있다. 반송 모듈(TM)은, 반송 장치(TU2)를 갖고 있다. 반송 장치(TU2)는, 예를 들어 다관절 로봇이다. 반송 장치(TU2)는, 로드 로크 모듈(LL1, LL2)의 각각과 프로세스 모듈(PM1, PM2, PM3, PM4)의 각각의 사이, 프로세스 모듈(PM1, PM2, PM3, PM4) 중 임의의 2개의 프로세스 모듈의 사이에서, 챔버(TC)를 통해서 피가공물(W)을 반송하도록 구성되어 있다.
프로세스 모듈(PM1, PM2, PM3, PM4) 각각은, 전용의 기판 처리를 실행하는 장치이다. 프로세스 모듈(PM1, PM2, PM3, PM4) 각각의 챔버는, 게이트 밸브를 통해서 챔버(TC)에 접속되어 있다. 방법(MT)의 후술하는 공정 ST1은, 프로세스 모듈(PM1) 및 프로세스 모듈(PM4)을 사용해서 실행된다. 일례에 있어서, 프로세스 모듈(PM1)은, 감압된 챔버에, 불화수소 가스와 암모니아 가스의 혼합 가스를 공급한다. 이에 의해, 피가공물(W)의 실리콘층(SL)의 표면의 산화막(자연 산화막)을 구성하는 산화 실리콘이, 규불화 암모늄으로 변질된다. 그 후, 피가공물(W)은, 프로세스 모듈(PM4)에 반송된다. 프로세스 모듈(PM4)은, 감압된 챔버 내에서 피가공물(W)을 가열한다. 피가공물(W)이 가열되면, 규불화암모늄이 기화하여, 발생한 기체가 배기된다. 이에 의해 산화막이 제거된다. 그 후, 피가공물(W)은 프로세스 모듈(PM2)에 반송된다.
방법(MT)의 후술하는 공정 ST2는, 프로세스 모듈(PM2)을 사용해서 실행된다. 프로세스 모듈(PM2)은, 티타늄 함유 영역 및 티타늄 실리사이드 영역을 형성하기 위한 성막 장치이다. 프로세스 모듈(PM2)에 있어서 티타늄 함유 영역 및 티타늄 실리사이드 영역이 그 위에 형성된 피가공물(W)은, 프로세스 모듈(PM3)에 반송된다. 방법(MT)의 후술하는 공정 ST3은, 프로세스 모듈(PM3)을 사용해서 실행된다. 프로세스 모듈(PM3)은, 티타늄 함유 영역을 에칭하기 위한 에칭 장치이다.
처리 시스템(1)은, 제어부(MC)를 더 구비할 수 있다. 제어부(MC)는, 방법(MT)의 실행에 있어서, 처리 시스템(1)의 각 부를 제어하도록 구성되어 있다. 제어부(MC)는, 프로세서(예를 들어 CPU) 및 메모리와 같은 기억 장치, 제어 신호의 입출력 인터페이스를 구비한 컴퓨터 장치일 수 있다. 기억 장치에는, 제어 프로그램 및 레시피 데이터가 기억되어 있다. 프로세서가 제어 프로그램 및 레시피 데이터에 따라서 동작함으로써, 처리 시스템(1)의 각 부에 제어 신호가 송출된다. 이러한 제어부(MC)의 동작에 의해 방법(MT)이 실행될 수 있다.
도 4는, 도 3의 처리 시스템에 사용하는 것이 가능한 성막 장치를 도시하는 도면이다. 도 3에 도시하는 성막 장치(10A)는, 프로세스 모듈(PM2)로서 채용될 수 있다. 성막 장치(10A)는, 챔버 본체(12)를 구비하고 있다. 챔버 본체(12)는, 대략 통 형상을 갖는다. 챔버 본체(12)는, 그 내부 공간을 챔버(12c)로서 제공하고 있다. 챔버(12c)는, 피가공물(W)이 그 안에서 처리되는 처리 공간(12p)을 포함하고 있다. 챔버 본체(12)는, 예를 들어 금속으로 형성되어 있다. 챔버(12c) 내에는 스테이지(14)가 설치되어 있다. 스테이지(14)는 피가공물(W)을 지지하도록 구성되어 있다. 챔버 본체(12)의 측벽에는, 통로(12t)가 형성되어 있다. 피가공물(W)은, 챔버(12c)의 외부로부터 챔버(12c)에 반입될 때, 챔버(12c)로부터 챔버(12c)의 외부에 반출될 때, 통로(12t)를 통과한다. 챔버 본체(12)의 측벽에는, 통로(12t)의 개폐를 위한 게이트 밸브(12g)가 설치되어 있다.
챔버 본체(12) 상에는, 배기 덕트(13)가 설치되어 있다. 배기 덕트(13)는, 금속으로 형성되어 있다. 배기 덕트(13)는, 처리 공간(12p)을 둘러싸도록, 둘레 방향으로 연장되어 있다. 배기 덕트(13)의 내측의 벽부에는, 슬릿 형상의 개구(13a)가 형성되어 있다. 처리 공간(12p) 내의 가스는, 개구(13a)로부터 배기 덕트(13) 내에 흐른다. 배기 덕트(13)의 외측의 벽부에는, 배기구(13e)가 형성되어 있다. 배기구(13e)에는 배기부(16)가 접속되어 있다. 배기부(16)는, 압력 조정 밸브와 같은 압력 조정 장치 및 진공 펌프와 같은 감압 펌프를 갖고 있다. 배기 덕트(13) 내에 유입된 가스는, 배기구(13e)를 통해서 배출된다.
스테이지(14)는, 챔버(12c) 내에서, 배기 덕트(13)보다도 내측에 배치되어 있다. 스테이지(14)는, 대략 원반 형상을 갖고 있으며, 예를 들어 세라믹스 또는 금속으로 형성되어 있다. 스테이지(14)의 내부에는 히터가 내장되어 있다. 스테이지(14) 내의 히터가 발열함으로써 피가공물(W)이 가열된다. 또한, 스테이지(14)는, 피가공물(W)을 유지하기 위해서 정전 척을 갖고 있어도 된다.
스테이지(14)는, 그 위에 피가공물(W)이 적재되는 적재 영역을 제공하고 있다. 스테이지(14)에는 커버 부재(18)가 설치되어 있다. 커버 부재(18)는, 스테이지(14)의 적재 영역의 외주측의 영역, 및 스테이지(14)의 측면을 덮도록 연장되어 있다.
스테이지(14)의 주위에는, 가이드 링(54)이 설치되어 있다. 가이드 링(54)은, 절연체, 예를 들어 산화알루미늄으로 형성되어 있다. 가이드 링(54)은, 대략 원통 형상을 갖고 있다. 가이드 링(54)의 상단은 플랜지 형상으로 형성되어 있다. 가이드 링(54)의 상단은, 배기 덕트(13)에 의해 지지되어 있다. 가이드 링(54)과 커버 부재(18)의 사이에는 간극이 형성되어 있다. 이 가이드 링(54)에 의해, 스테이지(14)의 주위에서의 가스의 흐름이 제어된다.
스테이지(14)는, 지지 부재(20) 및 지지대(22)를 통해서 승강 기구(24)에 접속되어 있다. 지지 부재(20)는, 챔버 본체(12)의 저부에 형성된 개구를 지나서, 챔버 본체(12)의 외부까지 연장되어 있다. 지지 부재(20)의 일단은 스테이지(14)에 결합되어 있고, 지지 부재(20)의 타단은 승강 기구(24)에 접속되어 있다. 지지대(22)는, 지지 부재(20)의 일단과 타단의 사이에 설치되어 있다. 챔버 본체(12)의 저부와 지지대(22)의 사이에는, 지지 부재(20)를 둘러싸도록 벨로우즈(26)가 설치되어 있다. 벨로우즈(26)의 일단은 챔버 본체(12)에 접속되어 있고, 그 타단은 지지대(22)에 접속되어 있다. 이 벨로우즈(26)에 의해, 챔버 본체(12)의 저부에서의 기밀이 확보되어 있다.
승강 기구(24)는, 스테이지(14)를 제1 위치와 제2 위치의 사이에서 승강 이동시킨다. 제1 위치(도 4에서 일점쇄선으로 나타내는 위치)에 스테이지(14)가 위치하고 있을 때는, 피가공물(W)이 스테이지(14)와 반송 장치(TU2)의 사이에서 전달된다. 제2 위치(도 4에 도시되는 스테이지(14)의 위치)에 스테이지(14)가 위치하고 있을 때는, 스테이지(14) 상에 적재된 피가공물(W)이 처리된다. 스테이지(14)의 하방에는, 복수의 지지 핀(28)이 설치되어 있다. 복수의 지지 핀(28)이 스테이지(14)의 관통구를 통해서 당해 스테이지(14)의 상면으로부터 돌출되면, 피가공물(W)은 스테이지(14)로부터 이격되어, 복수의 지지 핀(28)에 의해 지지된다.
배기 덕트(13)의 상면측에는, 지지판(30)이 설치되어 있다. 지지판(30)은, 대략 원판 형상을 갖고 있으며, 금속으로 형성되어 있다. 배기 덕트(13)와 지지판(30)의 사이에는, 링 형상을 갖는 절연 부재(31)가 설치되어 있다. 절연 부재(31)와 지지판(30)의 사이에는 O링(32)이 설치되어 있다. O링(32)에 의해, 챔버(12c)의 기밀이 확보된다. 또한, 절연 부재(31)에 의해, 지지판(30)은 배기 덕트(13)로부터 전기적으로 절연되어 있다. 지지판(30)의 하면측에는, 금속제의 천장판(34)이 고정되어 있다.
천장판(34)의 하면측에는 오목부가 형성되어 있다. 천장판(34)의 하면측에는, 당해 천장판(34)의 오목부를 덮도록 샤워 헤드(36)가 설치되어 있다. 샤워 헤드(36)는 금속제이다. 샤워 헤드(36)는, 대략 원반 형상을 갖고 있다. 샤워 헤드(36)의 중앙 영역은, 대략 평탄한 하면을 제공하고 있고, 스테이지(14)의 적재 영역에 대면하고 있다. 샤워 헤드(36)의 주연 영역은, 그 중앙 영역보다도 하방으로 돌출되어 있다.
스테이지(14)가 제2 위치에 배치되어 있을 때는, 샤워 헤드(36)의 주연 영역은, 간극을 두고 커버 부재(18)에 대면한다. 샤워 헤드(36)와 스테이지(14)에 의해 둘러싸인 공간은, 처리 공간(12p)이 된다.
샤워 헤드(36)에 의해 덮인 천장판(34)의 오목부는, 가스 확산실(34a)로 되어 있다. 샤워 헤드(36)에는, 다수의 가스 토출 구멍(36a)이 형성되어 있다. 가스 확산실(34a)에 공급된 가스는, 가스 토출 구멍(36a)으로부터 처리 공간(12p)에 토출되어, 피가공물(W)에 공급된다.
가스 확산실(34a) 내에는, 복수의 가스 확산부(38)가 설치되어 있다. 복수의 가스 확산부(38)는, 예를 들어 동심원 형상으로 배치되어 있다. 복수의 가스 확산부(38) 각각은, 상단에서 개구되고, 하단에서 폐색된 원통 형상을 갖고 있다. 복수의 가스 확산부(38)의 각각의 측벽에는, 복수의 가스 토출 구멍이 형성되어 있다. 복수의 가스 토출 구멍은, 둘레 방향을 따라 배열되어 있다. 복수의 가스 확산부(38)의 각각의 상단의 개구는, 천장판(34)에 형성된 가스 공급로(34b)의 일단에 접속되어 있다.
천장판(34)의 상면과 지지판(30)의 하면의 사이에는 확산실(30a)이 형성되어 있다. 가스 공급로(34b)의 타단은, 확산실(30a)에 접속되어 있다. 지지판(30)에는, 제1 공급로(30b) 및 제2 공급로(30c)가 형성되어 있다. 제1 공급로(30b)의 일단 및 제2의 공급로(30c)의 일단은 확산실(30a)에 접속되어 있다.
제1 공급로(30b)의 타단은, 유량 제어기 및 개폐 밸브를 통해서 불활성 가스의 소스(41)에 접속되어 있다. 소스(41)로부터 출력되는 불활성 가스는, 아르곤 가스와 같은 희가스일 수 있다. 또한, 제1 공급로(30b)의 타단은, 유량 제어기 및 개폐 밸브를 통해서 수소 가스(H2 가스)의 소스(42)에 접속되어 있다. 또한, 제1 공급로(30b)의 타단은, 유량 제어기 및 개폐 밸브를 통해서 암모니아 가스(NH3 가스)의 소스(45)에 접속되어 있다. 제2 공급로(30c)의 타단은, 유량 제어기 및 개폐 밸브를 통해서 불활성 가스의 소스(43)에 접속되어 있다. 소스(43)로부터 출력되는 불활성 가스는, 아르곤 가스와 같은 희가스일 수 있다. 또한, 제2 공급로(30c)의 타단은, 유량 제어기 및 개폐 밸브를 통해서 티타늄 함유 가스의 소스(44)에 접속되어 있다. 티타늄 함유 가스는, 예를 들어 사염화티타늄 가스다.
지지판(30)에는, 정합기(51)를 통해서 고주파 전원(50)에 접속되어 있다. 고주파 전원(50)은, 플라스마 생성용 고주파(고주파 전기 에너지)를 발생하는 전원이다. 고주파 전원(50)에 의해 발생되는 고주파의 주파수는, 예를 들어 450kHz 또는 13.56MHz이다. 지지판(30), 천장판(34) 및 샤워 헤드(36)는 서로 전기적으로 접속되어 있고, 플라스마 생성용 고주파가 공급되는 상부 전극을 구성하고 있다.
상부 전극의 주위에는, 절연 부재(52)가 설치되어 있다. 절연 부재(52)는, 예를 들어 석영으로 형성되어 있다. 절연 부재(52)는 대략 원통 형상을 갖고 있다. 절연 부재(52)와 상부 전극의 외주면의 사이에는 간극이 형성되어 있다. 절연 부재(52)의 하단면은, 상부 전극의 하단면(샤워 헤드(36)의 주연 영역의 하단면)과 연직 방향에 있어서 대략 동일한 레벨로 설치되어 있다. 절연 부재(52)는, 챔버 본체(12) 및 배기 덕트(13)를 상부 전극으로부터 전기적으로 절연한다.
스테이지(14) 내에는, 하부 전극(14a)이 설치되어 있다. 하부 전극(14a)과 상부 전극은, 평행 평판 전극을 구성하고 있다. 일례에서는, 스테이지(14)는 세라믹스제이며, 하부 전극(14a)은 대략 원판 형상을 갖고 있으며, 스테이지(14)에 내장되어 있다. 하부 전극(14a)은 접지되어 있다. 또한, 하부 전극(14a)에 정합기(51)를 통해서 고주파 전원(50)이 접속되고, 상부 전극이 접지되어도 된다. 또한, 스테이지(14) 전체가 하부 전극으로서 기능하도록, 금속제의 스테이지 히터가 사용되어도 된다. 지지 부재(20)도 금속제일 경우에는, 지지 부재(20)와 지지대(22)의 사이에 절연 부재가 설치되고, 지지 부재(20)와 지지대(22)가 서로 전기적으로 절연되어도 된다.
성막 장치(10A)에서는, 상부 전극에 고주파가 공급되면, 상부 전극과 하부 전극(14a)의 사이에 형성되는 고주파 전계에 의해, 처리 공간(12p) 내의 가스가 여기된다. 이에 의해, 티타늄 함유 영역을 피가공물(W) 상에 형성할 수 있다. 또한, 스테이지(14)의 히터에 의해 피가공물(W)을 가열함으로써, 실리콘층(SL) 상의 티타늄을 티타늄 실리사이드로 변질시켜, 티타늄 실리사이드 영역을 형성할 수 있다.
성막 장치(10A)는, 제어부(MC)에 접속되어 있다. 제어부(MC)로부터의 제어 신호에 의해, 성막 장치(10A)의 각 부가 제어되어, 성막 장치(10A)의 각 부를 동작시킬 수 있다.
도 5는, 도 3의 처리 시스템에 사용하는 것이 가능한 에칭 장치를 도시하는 도면이다. 도 5에 도시하는 에칭 장치(10B)는, 성막 장치(10A)와 마찬가지의 구성을 가질 수 있다. 에칭 장치(10B)에 있어서, 소스(44)는, 불소 함유 가스의 소스이다. 불소 함유 가스는, 예를 들어 삼불화염소 가스다. 불소 함유 가스는, 불화수소 가스 또는 불소 가스(F2 가스)여도 된다. 에칭 장치(10B)의 각 부는, 제어부(MC)에 의해 제어된다. 에칭 장치(10B)에서는, 피가공물(W)이 스테이지(14) 상에 적재된 상태에서, 스테이지(14)의 히터에 의해 피가공물(W)이 가열된다. 또한, 처리 공간(12p)에 불소 함유 가스가 공급된다. 그리고, 불소 함유 가스로부터 생성되는 분자 또는 원자에 의해, 피가공물(W)의 티타늄 함유 영역이 에칭된다.
다시 도 1을 참조하여, 방법(MT)에 대해서 설명한다. 이하의 설명에서는, 성막 장치(10A) 및 에칭 장치(10B)를 갖는 처리 시스템(1)을 사용하여, 도 2에 도시한 피가공물(W)에 대하여 방법(MT)이 적용되는 경우를 예로 들어, 방법(MT)을 설명한다. 이하의 설명에서는, 도 1 외에도, 도 6 및 도 7을 참조한다. 도 6은, 도 1에 도시하는 방법의 실행 중에 얻어지는 피가공물의 일부 확대 단면도이다. 도 7은, 도 1에 도시하는 방법의 실행 후의 피가공물의 일부 확대 단면도이다.
도 1에 도시한 바와 같이, 방법(MT)에서는, 먼저, 공정 ST1이 실행된다. 공정 ST1에서는, 도 2에 도시한 피가공물(W)에 대하여 전처리가 실시된다. 전처리는, 피가공물(W)의 실리콘층(SL)의 청정한 면을 노출시키기 위해서 행하여진다. 전처리에서는, 피가공물(W)의 실리콘층(SL)의 표면의 산화막(자연 산화막)이 제거된다. 구체적으로, 공정 ST1에서는, 피가공물(W)이, 프로세스 모듈(PM1)에 반송된다. 그리고, 프로세스 모듈(PM1) 내의 감압된 챔버에, 불화수소 가스와 암모니아 가스의 혼합 가스가 공급된다. 이에 의해, 피가공물(W)의 실리콘층(SL)의 표면의 산화막을 구성하는 산화 실리콘이, 규불화암모늄으로 변질된다. 계속해서, 피가공물(W)은 프로세스 모듈(PM4)에 반송된다. 그리고, 프로세스 모듈(PM4) 내의 감압된 챔버 내에서 피가공물(W)이 가열된다. 피가공물(W)은, 예를 들어 50℃ 이상 500℃ 이하의 범위 내의 온도, 보다 바람직하게는 150℃ 이상 200℃ 이하로 가열된다. 이에 의해 규불화 암모늄이 기화한다. 발생한 기체는 배기된다. 이에 의해 산화막이 제거된다. 그 후, 피가공물(W)은 프로세스 모듈(PM2), 즉, 성막 장치(10A)에 반송된다.
계속되는 공정 ST2에서는, 전처리가 적용된 피가공물(W) 상에 티타늄 함유 영역 및 티타늄 실리사이드 영역이 형성된다. 구체적으로, 공정 ST2는, 성막 장치(10A)의 스테이지(14) 상에 피가공물(W)이 적재된 상태에서 실행된다. 공정 ST2에서는, 스테이지(14)의 히터에 의해 피가공물(W)이 가열된다. 피가공물(W)은, 300℃ 이상 800℃ 이하의 범위 내의 온도로 가열된다. 예를 들어, 피가공물은 400℃ 이상 500℃로 가열된다. 공정 ST2에서는, 성막 장치(10A)의 처리 공간(12p)에, 티타늄 함유 가스(예를 들어 사염화티타늄 가스), 수소 가스 및 불활성 가스(예를 들어, 아르곤 가스)가 공급된다. 그리고, 성막 장치(10A)의 상부 전극에 고주파가 인가된다. 이에 의해, 공정 ST2에서는, 처리 공간(12p)에서 플라스마가 생성되어, 티타늄 함유 가스의 분자가 분해되고, 피가공물(W) 상에 티타늄막이 형성된다. 티타늄막은, 도 6에 도시한 바와 같이, 절연막(IL) 상에서는 티타늄 함유 영역(R1)을 형성한다. 티타늄 함유 영역(R1)은, 티타늄으로 형성되어 있다. 티타늄막은, 실리콘층(SL) 상에서는 실리콘과 결합하여, 티타늄 실리사이드 영역(R2)을 형성한다. 또한, 티타늄막의 성막 후에 질소 함유 가스(예를 들어, NH3 가스)가 처리 공간(12p)에 공급되어, 티타늄 함유 영역(R1)의 표면이 질화되어도 된다. 이 경우에는, 티타늄 함유 영역(R1)은 표면측으로부터 질화되어 질화티타늄막으로 변질된다. 티타늄 실리사이드 영역(R2)은 티타늄막과 실리콘이 결합한 영역이기 때문에, 거의 변질되지 않는다. 공정 ST2의 실행 후에, 도 6에 나타내는 피가공물(W)은, 프로세스 모듈(PM3), 즉, 에칭 장치(10B)에 반송된다.
계속되는 공정 ST3에서는, 티타늄 함유 영역(R1)이 티타늄 실리사이드 영역(R2)에 대하여 선택적으로 에칭된다. 공정 ST3은, 에칭 장치(10B)의 스테이지(14) 상에 피가공물(W)이 적재된 상태에서 실행된다. 공정 ST3에서는, 스테이지(14)의 히터에 의해 피가공물(W)이 가열된다. 피가공물(W)은, 50℃ 내지 500℃, 보다 바람직하게는 150℃ 이상 200℃ 이하의 범위 내의 온도로 가열된다. 또한, 공정 ST3에서는, 에칭 장치(10B)의 처리 공간(12p)에 불소 함유 가스가 공급된다. 불소 함유 가스는 삼불화염소 가스다. 불소 함유 가스는, 불화수소 가스 또는 불소 가스(F2 가스)여도 된다. 공정 ST3에서는, 삼불화염소 가스의 유량은, 10sccm 이하 또는 5sccm 이하의 유량으로 설정된다. 또한, 공정 ST3에서는, 처리 공간(12p)의 압력은, 0.5Torr(66.6Pa) 이상 10Torr(1330Pa) 이하의 범위 내의 압력으로 설정된다. 공정 ST3에서는, 불소 함유 가스 외에도, 수소 가스(H2 가스) 및/또는 아르곤 가스와 같은 불활성 가스가 처리 공간(12p)에 공급되어도 된다. 공정 ST3에서는, 도 7에 도시한 바와 같이, 불소 함유 가스로부터 생성되는 분자 또는 원자에 의해, 티타늄 함유 영역(R1)이 선택적으로 에칭된다.
방법(MT)에서는, 티타늄 함유 영역(R1)의 에칭에 불소 함유 가스가 사용되고 있다. 불소 함유 가스에 의하면, 티타늄 실리사이드 영역(R2)에 대하여 티타늄 함유 영역(R1)이 선택적으로 제거된다. 따라서, 티타늄 실리사이드 영역(R2)에 대하여 티타늄 함유 영역(R1)을 선택적으로 제거하는 것이 가능하게 된다.
상술한 실시 형태에 한정되지 않고 다양한 변형 형태가 구성될 수 있다. 예를 들어, 상술한 실시 형태에서는, 티타늄 함유 영역(R1)은, 티타늄으로 형성되어 있지만, 방법(MT)은, 산화티타늄 및/또는 질화티타늄을 포함하는 티타늄 함유 영역을 티타늄 실리사이드 영역에 대하여 선택적으로 에칭하기 위해서도 이용 가능하다. 또한, 공정 ST3에서는, 불소 함유 가스에 외에도 수소 가스(H2 가스)가 공급되어도 된다. 또는, 수소 가스 대신에 암모니아 가스(NH3 가스)와 같은 수소를 함유하는 가스가 불소 함유 가스와 함께 공급되어도 된다.
이하, 방법(MT)의 평가를 위해서 행한 다양한 실험에 대해서 설명한다.
(제1 실험)
제1 실험에서는, 에칭 장치(10B)에 있어서 삼불화염소(ClF3) 가스를 사용하여 티타늄막의 에칭을 행하였다. 또한, 에칭 장치(10B)에 있어서 사염화티타늄(TiCl4) 가스를 사용하여 티타늄막의 에칭을 행하였다. 이하, 제1 실험에서의 여러 조건을 나타낸다.
<제1 실험에서의 여러 조건>
·ClF3 가스를 사용한 경우
처리 공간(12p)의 압력: 1Torr(133Pa)
티타늄막을 갖는 피가공물의 온도: 200℃
ClF3 가스의 유량: 10sccm
첨가 가스(Ar 가스)의 유량: 3990sccm
·TiCl4 가스를 사용한 경우
처리 공간(12p)의 압력: 3Torr(400Pa)
티타늄막을 갖는 피가공물의 온도: 480℃
TiCl4 가스의 유량: 180sccm
첨가 가스(Ar 가스)의 유량: 1000sccm
제1 실험에서는, 에칭 시간과 에칭에 의해 남겨진 티타늄막의 막 두께와의 관계를 조사하였다. 도 8에 그 결과를 나타낸다. 도 8에서, 횡축은 에칭 시간을 나타내고 있고, 종축은, 에칭에 의해 남겨진 티타늄막의 막 두께를 나타내고 있다. 도 8에 도시한 바와 같이, TiCl4 가스를 사용한 경우에는, 에칭 시간이 10초 이상이 되면 티타늄막의 막 두께의 감소량이 극단적으로 저하되어 있었다. 즉, TiCl4 가스를 사용한 경우에는, 티타늄막의 막 두께는 2nm 정도 감소했지만, 티타늄막의 막 두께가 2nm 정도 감소한 후에는 당해 티타늄막의 에칭 레이트는 극단적으로 느려져 있었다. 한편, ClF3 가스를 사용한 경우에는, 에칭 시간이 10초일 때 티타늄막의 막 두께가 제로로 되었다. 즉, ClF3 가스를 사용한 경우에는, 에칭 시간이 10초일 때 티타늄막이 완전히 제거되었다. 따라서, 제1 실험의 결과, ClF3 가스를 사용함으로써 티타늄막을 제거 가능한 것이 확인되었다. 이 에칭 레이트의 차는, 티타늄의 불화물이 티타늄의 염화물에 비해서 형성되기 쉬운 것, 및/또는, 티타늄의 불화물의 기화 속도가, 티타늄의 염화물의 기화 속도보다도 높은 것에 기인하는 것으로 추측된다.
(제2 실험)
제2 실험에서는, 티타늄(Ti)막, 산화티타늄(TiO2)막 및 티타늄 실리사이드(TiSix)막의 에칭의 ClF3 가스의 유량에 대한 의존성을 조사하였다. 제2 실험에서는, 에칭 장치(10B)에 있어서 ClF3 가스를 사용하여, 티타늄(Ti)막, 산화티타늄(TiO2)막 및 티타늄 실리사이드(TiSix)막을 에칭하였다. 이하, 제2 실험에서의 여러 조건을 나타낸다.
<제2 실험에서의 여러 조건>
처리 공간(12p)의 압력: 3Torr(400Pa)
피가공물의 온도: 160℃
첨가 가스(Ar 가스)의 유량: 12600sccm
에칭 시간: 60초
도 9의 (a)에, ClF3 가스를 사용한 Ti막 및 TiSix막의 에칭의 유량 의존성을 나타내고, 도 9의 (b)에, ClF3 가스를 사용한 TiO2막 및 TiSix막의 에칭의 유량 의존성을 나타낸다. 도 9의 (a) 및 도 9의 (b)의 그래프에 있어서, 횡축은 ClF3 가스의 유량을 나타내고 있고, 좌측의 종축은 에칭량, 즉, 각 막의 막 두께의 감소량을 나타내고 있다. 도 9의 (a)의 그래프에 있어서, 우측의 종축은 선택비, 즉, Ti막의 에칭량을 TiSix막의 에칭량으로 나눔으로써 얻어진 값을 나타내고 있다. 도 9의 (b)의 그래프에 있어서, 우측의 종축은 선택비, 즉, TiO2막의 에칭량을 TiSix막의 에칭량으로 나눔으로써 얻어진 값을 나타내고 있다. 도 9의 (a) 및 도 9의 (b)에 도시한 바와 같이, ClF3 가스를 사용하면, 그 유량이 10sccm 이하 또는 5sccm 이하인 경우에, 약 1.5보다도 큰 선택비를 얻는 것이 가능한 것으로 확인되었다. 즉, ClF3 가스에 의하면, 티타늄 실리사이드에 대하여 티타늄 및 산화티타늄을 선택적으로 에칭하는 것이 가능한 것으로 확인되었다.
(제3 실험)
제3 실험에서는, 티타늄(Ti)막, 산화티타늄(TiO2)막, 질화티타늄(TiN)막 및 티타늄 실리사이드(TiSix)막의 ClF3 가스를 사용한 에칭의 시간에 대한 의존성을 조사하였다. 제3 실험에서는, 에칭 장치(10B)에 있어서 ClF3 가스를 사용하여, 티타늄(Ti)막, 산화티타늄(TiO2)막, 질화티타늄(TiN)막 및 티타늄 실리사이드(TiSix)막을 에칭하였다. 이하, 제3 실험에서의 여러 조건을 나타낸다.
<제3 실험에서의 여러 조건>
처리 공간(12p)의 압력: 3Torr(400Pa)
ClF3 가스의 유량: 1.5sccm
피가공물의 온도: 160℃
첨가 가스(Ar 가스)의 유량: 12600sccm
도 10의 (a)에, ClF3 가스를 사용한 Ti막 및 TiSix막의 에칭의 시간 의존성을 나타내고, 도 10의 (b)에, ClF3 가스를 사용한 TiO2막 및 TiSix막의 에칭의 시간 의존성을 나타내고, 도 10의 (c)에, ClF3 가스를 사용한 TiN막 및 TiSix막의 에칭의 시간 의존성을 나타낸다. 도 10의 (a), 도 10의 (b) 및 도 10의 (c)의 그래프에 있어서, 횡축은 에칭 시간을 나타내고 있고, 좌측의 종축은 에칭량, 즉, 각 막의 막 두께의 감소량을 나타내고 있다. 도 10의 (a)의 그래프에 있어서, 우측의 종축은 선택비, 즉, Ti막의 에칭량을 TiSix막의 에칭량으로 나눔으로써 얻어진 값을 나타내고 있다. 도 10의 (b)의 그래프에 있어서, 우측의 종축은 선택비, 즉, TiO2막의 에칭량을 TiSix막의 에칭량으로 나눔으로써 얻어진 값을 나타내고 있다. 도 10의 (c)의 그래프에 있어서, 우측의 종축은 선택비, 즉, TiN막의 에칭량을 TiSix막의 에칭량으로 나눔으로써 얻어진 값을 나타내고 있다. 도 10에 도시한 바와 같이, ClF3 가스를 사용함으로써, 에칭 시간에 의하지 않고, 1.2 이상의 선택비가 얻어지는 것이 확인되었다. 또한, ClF3 가스를 사용함으로써, 질화티타늄을 티타늄 실리사이드에 대하여 선택적으로 에칭 가능한 것이 확인되었다.
(제4 실험)
제4 실험에서는, ClF3 가스를 사용한 티타늄(Ti)막 및 티타늄 실리사이드(TiSix)막의 에칭의 온도 의존성(피가공물의 온도에 대한 의존성)과, ClF3 가스를 사용한 티타늄(Ti)막 및 티타늄 실리사이드(TiSix)막의 에칭의 압력 의존성(처리 공간(12p)의 압력에 대한 의존성)을 조사하였다. 제4 실험에서는, 에칭 장치(10B)에 있어서 ClF3 가스를 사용하여, 티타늄(Ti)막 및 티타늄 실리사이드(TiSix)막을 에칭하였다. 이하, 제4 실험에서의 여러 조건을 나타낸다.
<제4 실험의 온도 의존성의 조사에서의 여러 조건>
처리 공간(12p)의 압력: 3Torr(400Pa)
ClF3 가스의 유량: 1.5sccm
첨가 가스(Ar 가스)의 유량: 12600sccm
에칭 시간: 75초
<제4 실험의 압력 의존성의 조사에서의 여러 조건>
ClF3 가스의 유량: 1.5sccm
피가공물의 온도: 160℃
첨가 가스(Ar 가스)의 유량: 12600sccm
에칭 시간: 75초
도 11의 (a)에, ClF3 가스를 사용한 Ti막 및 TiSix막의 에칭의 온도 의존성을 나타내고, 도 11의 (b)에, ClF3 가스를 사용한 Ti막 및 TiSix막의 에칭의 압력 의존성을 나타낸다. 도 11의 (a)의 그래프에 있어서, 횡축은 피가공물의 온도를 나타내고 있다. 도 11의 (b)의 그래프에 있어서, 횡축은 처리 공간(12p)의 압력을 나타내고 있다. 도 11의 (a) 및 도 11의 (b)의 그래프에 있어서, 좌측의 종축은 에칭량, 즉, 각 막의 막 두께의 감소량을 나타내고 있다. 도 11의 (a) 및 도 11의 (b)의 그래프에 있어서, 우측의 종축은 선택비, 즉, Ti막의 에칭량을 TiSix막의 에칭량으로 나눔으로써 얻어진 값을 나타내고 있다. 도 11의 (a) 및 도 11의 (b)에 도시한 바와 같이, ClF3 가스를 사용하면, 피가공물의 온도 및 처리 공간(12p)의 압력에 거의 의존하지 않고, 티타늄 실리사이드에 대하여 티타늄을 선택적으로 에칭하는 것이 가능한 것으로 확인되었다.
1 : 처리 시스템 LM : 로더 모듈
LL1, LL2 :로드 로크 모듈 TM : 반송 모듈
PM1, PM2, PM3, PM4 : 프로세스 모듈
10A : 성막 장치 10B : 에칭 장치
12 : 챔버 본체 12c : 챔버
14 : 스테이지 36 : 샤워 헤드
41, 42, 43, 44 : 가스의 소스 50 : 고주파 전원
W : 피가공물 SL : 실리콘층
IL : 절연막 R1 : 티타늄 함유 영역
R2 : 티타늄 실리사이드 영역 MT : 방법

Claims (4)

  1. 티타늄 실리사이드 영역을 형성하는 방법이며,
    피가공물의 실리콘층의 청정한 면을 노출시키기 위한 전처리를 행하는 공정과,
    전처리를 행하는 상기 공정의 실행 후에, 상기 실리콘층 상에 티타늄 함유 영역 및 티타늄 실리사이드 영역을 형성하는 공정과,
    상기 티타늄 함유 영역의 노출된 표면 및 상기 티타늄 실리사이드 영역의 노출된 표면에, 동시에 불소 함유 가스를 공급하는 것을 통해 상기 티타늄 실리사이드 영역에 대하여 상기 티타늄 함유 영역을 선택적으로 에칭하는 공정을 포함하고,
    상기 불소 함유 가스는, 삼불화염소 가스이고,
    상기 삼불화염소 가스의 유량은, 5sccm 이하인, 방법.
  2. 삭제
  3. 삭제
  4. 제1항에 있어서,
    상기 티타늄 함유 영역은, 티타늄, 산화티타늄 및 질화티타늄 중 적어도 하나로 형성되어 있는, 방법.
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20210040231A (ko) 2019-10-02 2021-04-13 삼성전자주식회사 반도체 장치
US11236424B2 (en) * 2019-11-01 2022-02-01 Applied Materials, Inc. Process kit for improving edge film thickness uniformity on a substrate
JP7486398B2 (ja) 2020-10-19 2024-05-17 東京エレクトロン株式会社 エッチング方法およびエッチング装置

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20140256131A1 (en) 2013-03-05 2014-09-11 Applied Materials, Inc. Selective titanium nitride removal
US20140353734A1 (en) 2013-06-04 2014-12-04 International Business Machines Corporation Semiconductor devices and methods of fabrication with reduced gate and contact resistances

Family Cites Families (63)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB2114809B (en) * 1982-02-04 1986-02-05 Standard Telephones Cables Ltd Metallic silicide production
US4545116A (en) * 1983-05-06 1985-10-08 Texas Instruments Incorporated Method of forming a titanium disilicide
US4804636A (en) * 1985-05-01 1989-02-14 Texas Instruments Incorporated Process for making integrated circuits having titanium nitride triple interconnect
US4675073A (en) * 1986-03-07 1987-06-23 Texas Instruments Incorporated Tin etch process
US4962414A (en) * 1988-02-11 1990-10-09 Sgs-Thomson Microelectronics, Inc. Method for forming a contact VIA
US4957590A (en) * 1988-02-22 1990-09-18 Texas Instruments Incorporated Method for forming local interconnects using selective anisotropy
US4951103A (en) * 1988-06-03 1990-08-21 Texas Instruments, Incorporated Fast, trench isolated, planar flash EEPROMS with silicided bitlines
NL8801632A (nl) * 1988-06-27 1990-01-16 Philips Nv Werkwijze voor het vervaardigen van een halfgeleiderinrichting waarbij tijdens depositie van een metaal een metaalsilicide wordt gevormd.
US5565038A (en) * 1991-05-16 1996-10-15 Intel Corporation Interhalogen cleaning of process equipment
US5164331A (en) * 1991-10-03 1992-11-17 Hewlett-Packard Company Method of forming and etching titanium-tungsten interconnects
US5419805A (en) * 1992-03-18 1995-05-30 Northern Telecom Limited Selective etching of refractory metal nitrides
US5716494A (en) * 1992-06-22 1998-02-10 Matsushita Electric Industrial Co., Ltd. Dry etching method, chemical vapor deposition method, and apparatus for processing semiconductor substrate
JP3201061B2 (ja) * 1993-03-05 2001-08-20 ソニー株式会社 配線構造の製造方法
US5565702A (en) * 1994-08-19 1996-10-15 Kawasaki Steel Corporation Antifuse element, semiconductor device having antifuse elements, and method for manufacturing the same
JP3761918B2 (ja) * 1994-09-13 2006-03-29 株式会社東芝 半導体装置の製造方法
US5895255A (en) * 1994-11-30 1999-04-20 Kabushiki Kaisha Toshiba Shallow trench isolation formation with deep trench cap
US5789318A (en) * 1996-02-23 1998-08-04 Varian Associates, Inc. Use of titanium hydride in integrated circuit fabrication
JPH09312391A (ja) * 1996-05-22 1997-12-02 Toshiba Corp 半導体装置およびその製造方法
JP3101568B2 (ja) 1996-06-19 2000-10-23 三洋電機株式会社 半導体装置の製造方法
US5948702A (en) * 1996-12-19 1999-09-07 Texas Instruments Incorporated Selective removal of TixNy
JP3003608B2 (ja) 1997-01-23 2000-01-31 日本電気株式会社 半導体装置の製造方法
US6093645A (en) * 1997-02-10 2000-07-25 Tokyo Electron Limited Elimination of titanium nitride film deposition in tungsten plug technology using PE-CVD-TI and in-situ plasma nitridation
US5849092A (en) * 1997-02-25 1998-12-15 Applied Materials, Inc. Process for chlorine trifluoride chamber cleaning
TW400579B (en) * 1997-03-24 2000-08-01 United Microelectronics Corp Method for manufacturing semiconductor device with titanium nitride
JP3129232B2 (ja) * 1997-05-08 2001-01-29 日本電気株式会社 半導体装置の製造方法
TW353206B (en) * 1997-05-17 1999-02-21 United Microelectronics Corp Process for producing self-aligned salicide having high temperature stability
US6191463B1 (en) * 1997-07-15 2001-02-20 Kabushiki Kaisha Toshiba Apparatus and method of improving an insulating film on a semiconductor device
US5926737A (en) * 1997-08-19 1999-07-20 Tokyo Electron Limited Use of TiCl4 etchback process during integrated CVD-Ti/TiN wafer processing
JPH11150084A (ja) * 1997-09-12 1999-06-02 Canon Inc 半導体装置および基板上への非晶質窒化硅素チタンの形成方法
US5856237A (en) * 1997-10-20 1999-01-05 Industrial Technology Research Institute Insitu formation of TiSi2/TiN bi-layer structures using self-aligned nitridation treatment on underlying CVD-TiSi2 layer
US6255413B1 (en) * 1997-12-16 2001-07-03 Phillips Petroleum Company Process to produce branched polymers from ethylene feedstock
JP3381774B2 (ja) * 1997-12-24 2003-03-04 東京エレクトロン株式会社 ＣＶＤ−Ｔｉ膜の成膜方法
US6841203B2 (en) * 1997-12-24 2005-01-11 Tokyo Electron Limited Method of forming titanium film by CVD
US6159852A (en) * 1998-02-13 2000-12-12 Micron Technology, Inc. Method of depositing polysilicon, method of fabricating a field effect transistor, method of forming a contact to a substrate, method of forming a capacitor
US6797558B2 (en) * 2001-04-24 2004-09-28 Micron Technology, Inc. Methods of forming a capacitor with substantially selective deposite of polysilicon on a substantially crystalline capacitor dielectric layer
DE19822749A1 (de) * 1998-05-20 1999-12-02 Siemens Ag Verfahren zur Erzeugung metallhaltiger Schichten
TW399302B (en) * 1998-08-06 2000-07-21 United Microelectronics Corp Structure of titanium salicide and the method for forming the same
JP2000058643A (ja) * 1998-08-10 2000-02-25 Sony Corp プラグの形成方法
JP4519280B2 (ja) * 1999-06-11 2010-08-04 東京エレクトロン株式会社 処理室をドライクリーニングするための装置及び方法
US20030015496A1 (en) * 1999-07-22 2003-01-23 Sujit Sharan Plasma etching process
US6255179B1 (en) * 1999-08-04 2001-07-03 International Business Machines Corporation Plasma etch pre-silicide clean
KR101024449B1 (ko) * 1999-12-09 2011-03-23 도쿄엘렉트론가부시키가이샤 티탄실리콘나이트라이드막의 성막방법 및 반도체장치의 제조방법
JP4366805B2 (ja) 2000-01-24 2009-11-18 東京エレクトロン株式会社 埋め込み方法
KR100316721B1 (ko) * 2000-01-29 2001-12-12 윤종용 실리사이드막을 구비한 반도체소자의 제조방법
JP4348835B2 (ja) * 2000-05-26 2009-10-21 東京エレクトロン株式会社 クリーニング方法
US6225202B1 (en) * 2000-06-21 2001-05-01 Chartered Semiconductor Manufacturing, Ltd. Selective etching of unreacted nickel after salicidation
TWI334888B (ko) * 2000-09-08 2010-12-21 Tokyo Electron Ltd
TWI224815B (en) * 2001-08-01 2004-12-01 Tokyo Electron Ltd Gas processing apparatus and gas processing method
US6796314B1 (en) * 2001-09-07 2004-09-28 Novellus Systems, Inc. Using hydrogen gas in a post-etch radio frequency-plasma contact cleaning process
JP3989286B2 (ja) * 2002-04-26 2007-10-10 株式会社ルネサステクノロジ 半導体装置の製造方法
KR100502673B1 (ko) * 2002-07-05 2005-07-22 주식회사 하이닉스반도체 반도체소자의 티타늄막 형성방법 및 배리어금속막 형성방법
KR20040057079A (ko) * 2002-12-24 2004-07-02 동부전자 주식회사 반도체 소자의 커패시터 및 콘택홀 동시 제조 방법
JP2009026864A (ja) * 2007-07-18 2009-02-05 Toshiba Corp 半導体装置の製造方法及び半導体装置
US8569810B2 (en) * 2010-12-07 2013-10-29 International Business Machines Corporation Metal semiconductor alloy contact with low resistance
US9006801B2 (en) * 2011-01-25 2015-04-14 International Business Machines Corporation Method for forming metal semiconductor alloys in contact holes and trenches
JP6056136B2 (ja) * 2011-09-07 2017-01-11 セントラル硝子株式会社 ドライエッチング方法
US8921234B2 (en) * 2012-12-21 2014-12-30 Applied Materials, Inc. Selective titanium nitride etching
US9520303B2 (en) * 2013-11-12 2016-12-13 Applied Materials, Inc. Aluminum selective etch
US9472456B2 (en) * 2013-12-24 2016-10-18 Intel Corporation Technology for selectively etching titanium and titanium nitride in the presence of other materials
US9287134B2 (en) * 2014-01-17 2016-03-15 Applied Materials, Inc. Titanium oxide etch
US9275834B1 (en) * 2015-02-20 2016-03-01 Applied Materials, Inc. Selective titanium nitride etch
US10418246B2 (en) * 2016-11-03 2019-09-17 Applied Materials, Inc. Remote hydrogen plasma titanium deposition to enhance selectivity and film uniformity
US10049891B1 (en) * 2017-05-31 2018-08-14 Applied Materials, Inc. Selective in situ cobalt residue removal

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20140256131A1 (en) 2013-03-05 2014-09-11 Applied Materials, Inc. Selective titanium nitride removal
US20140353734A1 (en) 2013-06-04 2014-12-04 International Business Machines Corporation Semiconductor devices and methods of fabrication with reduced gate and contact resistances

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