KR102037106B1 - 실리콘 에피택셜 웨이퍼 및 실리콘 에피택셜 웨이퍼의 제조방법 - Google Patents

실리콘 에피택셜 웨이퍼 및 실리콘 에피택셜 웨이퍼의 제조방법 Download PDF

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Abstract

본 발명은, CZ법에 의해 탄소농도가 3×1016~2×1017atoms/cm3로서 육성된 실리콘 단결정봉을 잘라내어 제조된 실리콘 기판(10)상에 제2 중간 에피택셜층(22)과, 도펀트를 도프한 제1 중간 에피택셜층(21)을 갖고, 이 제1 중간 에피택셜층(21)상에 소자형성영역인 에피택셜층(30)이 적층된 실리콘 에피택셜 웨이퍼 및 그 제조방법이다. 이에 따라, 메모리, 로직이나 고체촬상소자 등 반도체 디바이스 기판에 사용되는, 탄소를 도프한 실리콘 기판을 소재로 하고, 공업적으로 우수한 실리콘 에피택셜 웨이퍼 및 실리콘 에피택셜 웨이퍼의 제조방법이 제공된다.

Description

실리콘 에피택셜 웨이퍼 및 실리콘 에피택셜 웨이퍼의 제조방법{SILICON EPITAXIAL WAFER AND METHOD FOR MANUFACTURING SILICON EPITAXIAL WAFER}
본 발명은, 메모리, 로직(ロジック)이나 고체촬상소자 등 반도체 디바이스 기판에 사용되는, 탄소를 도프한 실리콘 단결정 기판(이하, 실리콘 기판이라고도 함)을 소재로 하는 에피택셜 웨이퍼 및 실리콘 에피택셜 웨이퍼의 제조방법에 관한 것이다.
메모리, 로직이나 고체촬상소자 등 반도체 디바이스의 기판으로서 이용되는 실리콘 기판은, 쵸크랄스키(CZ)법 등에 의해 제작된 실리콘 단결정봉으로부터 잘라낸다. 용도에 따라, 실리콘 기판에 경면(鏡面)가공을 실시한 폴리쉬드 웨이퍼, 경면가공 후에 웨이퍼 표층부의 결함의 억제 또는 벌크내에 IG(intrinsic gettering)층의 형성을 목적으로서 어닐링 처리를 실시한 어닐링 웨이퍼, 에피택셜층을 형성한 에피택셜 웨이퍼나, SOI웨이퍼를 제작하는 등, 다양한 웨이퍼의 요구가 높아지고 있다. 또한 고성능이고 신뢰성이 높은 디바이스를 얻기 위하여, 산소원자를 포함한 실리콘 기판을 이용하여, IG능력을 높이는 방안을 궁리하고 있다.
실리콘 기판에 포함된 산소원자는, 열처리 프로세스에 의해 실리콘 원자와 결합하여 산소석출물이나 BMD(Bulk Micro Defect)를 형성하고, 웨이퍼 내부의 중금속 등의 오염원자를 포획하고 디바이스 특성을 향상시키는 것이 알려져 있다.
최근에는 실리콘 기판 중의 결정결함을 제어하면서 충분한 IG능력을 부여하기 위하여, 단결정 성장 중에 산소를 고농도로 취입하도록 제어하거나, 탄소나 질소를 의도적으로 도프하는 등의 제조가 행해지고 있다. 특히 고체촬상소자용으로는 상기의 방법에 의해 제조된 실리콘 단결정봉으로부터 잘라내는 실리콘 기판에 에피택셜층을 형성한 에피택셜 웨이퍼가 적용되어 있다.
이 에피택셜 웨이퍼는 소자형성영역인 에피택셜층과 실리콘 기판으로 분리할 수 있는 합리적인 구조이며, 그 특징을 살려서 소자형성영역이 아닌 실리콘 기판에 충분한 IG능력을 부여하는 수많은 제안이 있다.
그 중 하나로서, 최근에는, CZ법에 의해 질소나 탄소와 같은 원소를 도프하여 육성된 실리콘 단결정봉을 슬라이스 가공하여 실리콘 기판을 제작함으로써, 디바이스 프로세스에 있어서 실리콘 기판의 벌크내에 산소를 현저하게 석출시키거나, 고밀도의 BMD를 형성할 수 있는, 이러한 실리콘 기판은 우수한 IG능력을 발휘할 수 있는 등의 이점으로부터 그 응용범위가 확대되고 있다.
또한 디바이스의 용도에 따라, 도 3에 나타낸 바와 같은 에피택셜 웨이퍼가 있다. 도 3은, 종래의 실리콘 에피택셜 웨이퍼의 개략도이다. 이는, 탄소를 도프한 실리콘 기판(10)과 소자형성영역인 에피택셜층(30)의 중간에 p형 또는 n형 원소(도펀트)를 도프한 중간 에피택셜층(20)을 갖는 것이다.
이러한 실리콘 에피택셜 웨이퍼를 제작함에 있어서, 예를 들어 실리콘 기판(10)상에 n+(P)의 중간 에피택셜층(20)을 성장시키는 경우, 일례이긴 하나 도펀트의 농도가 1×1016~1017atoms/cm3 오더(オ-ダ-)가 되도록 가스도프에 의한 도프제 첨가에 의해 중간 에피택셜층(20)을 성장시킨다.
그리고, 중간 에피택셜층(20)의 형성 후에 소자형성영역인 에피택셜층(30)을 성장시킨다. 예를 들어 n-(P)의 소자형성영역인 에피택셜층(30)을 성장시키는 경우, 일례이긴 하나 도펀트의 농도가 1×1013~1015atoms/cm3 오더가 되도록 가스도프에 의한 도프제 첨가에 의해 소자형성영역인 에피택셜층(30)을 성장시킨다.
따라서, 상기 에피택셜 성장공정에 의해, n-(기판)/n+/n-이라는 에피택셜층이 2층 구조로 되어 있는 실리콘 에피택셜 웨이퍼를 얻을 수 있다. 상기 2층 구조의 에피택셜 웨이퍼는 다양한 용도로 사용되는데, 에피택셜층(30)은, 소자형성영역이면서 웰을 형성하는 경우가 있으므로, n-(기판)/n+/n- 실리콘 에피택셜 웨이퍼를 얻은 후에, 도 4와 같이, 소자형성영역인 에피택셜층(30)(n-)에 예를 들어 p형의 불순물을 선택적으로 주입하고, p형 도전층(30p)을 형성하는 경우가 있다. 이 경우, p형 도전층(30p)과 중간 에피택셜층(20)(n+)의 경계영역에 p/n경계가 존재하게 된다.
웨이퍼 표면에서 p/n경계와의 거리는 디바이스를 설계함에 있어서 중요하며, 최근, 소자의 미세화와 함께 마이크로미터오더 혹은 서브마이크로미터오더의 오차가 전기적 특성의 저해요인이 될 수 있는 경우가 있다. 예를 들어 고체촬상소자의 경우, 포토다이오드에 축적한 일부의 전하를 소자형성영역인 에피택셜층(30)(n-)으로 전송할 때의 장벽이 된다. 따라서 소자형성영역인 에피택셜층(30)(n-)과 p형 도전층(30p)의 p/n경계의 위치가 중요해지며, p/n경계와 웨이퍼 표면의 거리가 불균일한 경우에는, 고체촬상소자의 화상얼룩(むら)의 요인이 될 수 있다.
또한, p/n경계의 위치는, 디바이스 프로세스의 열프로세스에 의한 중간 에피택셜층(여기서는 n형 원소)의 확산거리의 크기에 따라 결정되므로, 열프로세스 후의 중간 에피택셜층(20)(여기서는 n형 원소)의 확산거리도 매우 큰 영향을 미치는 제어인자이다.
예를 들어 특허문헌 1에는, 탄소첨가 CZ실리콘 단결정봉으로부터 제조된 실리콘 기판을 사용하고, 이 기판표면상에 형성된 소자형성영역의 두께를 규정하는 기술이 있다.
그러나, 상기와 같이 최근에는 소자의 미세화가 진행됨과 동시에 소자형성영역의 두께를 얇게 하는 요구가 있다. 특히 IG효과가 우수한 탄소첨가 CZ실리콘 기판의 이점을 최대한으로 살리기 위하여, 소자형성영역의 두께가 얇아도 디바이스 특성을 저해하지 않는 웨이퍼를 제안할 필요가 있다.
일본특허공개 2009-206431호 공보
본 발명자는, 실리콘 기판에 탄소를 도프하는 경우, 탄소의 도프량에 따라 열프로세스 후의 중간 에피택셜층의 확산거리의 크기에 차이가 있는 것을 발견하였다. 여기서 실리콘 기판의 탄소도프량이 많은 경우는 중간 에피택셜층의 원소의 확산거리가 길고, 탄소도프량이 적은 경우는 중간 에피택셜층의 원소의 확산거리가 짧아진다. 또한, 중간 에피택셜층의 원소의 확산과 동시에 실리콘 기판의 탄소도 확산되고, 이것이 중간 에피택셜층의 원소의 확산거리에 크게 영향을 미치는 것을 알 수 있다.
본 발명은, 상기 문제점을 감안하여 이루어진 것으로서, 메모리, 로직이나 고체촬상소자 등 반도체 디바이스 기판에 사용되는, 탄소를 도프한 실리콘 기판을 소재로 하고, 공업적으로 우수한 실리콘 에피택셜 웨이퍼 및 실리콘 에피택셜 웨이퍼의 제조방법을 제공한다.
상기 목적을 달성하기 위하여, 본 발명은, 탄소를 도프한 실리콘 기판상에 도펀트를 도프한 제1 중간 에피택셜층을 갖고, 이 제1 중간 에피택셜층상에 소자형성영역인 에피택셜층이 적층된 실리콘 에피택셜 웨이퍼로서, 상기 실리콘 기판은, CZ법에 의해 탄소농도가 3×1016~2×1017atoms/cm3로서 육성된 실리콘 단결정봉을 잘라내어 제조된 것이며, 상기 실리콘 기판과 상기 제1 중간 에피택셜층의 사이에, 제2 중간 에피택셜층을 갖는 것을 특징으로 하는 실리콘 에피택셜 웨이퍼를 제공한다.
또한, 본 발명은, 탄소를 도프한 실리콘 기판을 준비하고, 이 실리콘 기판상에 도펀트를 도프한 제1 중간 에피택셜층을 형성하고, 이 제1 중간 에피택셜층상에 소자형성영역인 에피택셜층을 적층하는 실리콘 에피택셜 웨이퍼의 제조방법에 있어서, 상기 실리콘 기판의 준비는, CZ법에 의해 탄소농도가 3×1016~2×1017atoms/cm3로서 육성된 실리콘 단결정봉을 잘라내어 제조한 것을 준비하고, 상기 제1 중간 에피택셜층의 형성전에, 상기 실리콘 기판상에 제2 중간 에피택셜층을 형성하는 것을 특징으로 하는 실리콘 에피택셜 웨이퍼의 제조방법을 제공한다.
이와 같이, CZ법에 의해 탄소농도가 3×1016~2×1017atoms/cm3로서 육성된 실리콘 단결정봉을 잘라내어 제조된 실리콘 기판상에, 제2 중간 에피택셜층, 제1 중간 에피택셜층, 소자형성영역인 에피택셜층 순으로 적층된 실리콘 에피택셜 웨이퍼 및, 그 제조방법으로 함으로써, 제2 중간 에피택셜층을 형성 중에 탄소농도를 저감할 수 있으므로, 제1 중간 에피택셜층과 소자형성영역인 에피택셜층의 경계에 있어서 충분히 탄소농도의 저감이 가능하며, 디바이스 프로세스 중에 탄소가 확산되어도, 소자형성영역인 에피택셜층내의 p/n경계의 위치어긋남(ずれ)을 일으키지 않는 레벨까지 탄소농도를 낮게 억제할 수 있다.
또한, 본 발명에 있어서, 상기 제2 중간 에피택셜층의 두께는, 0.5μm 이상 2μm 이하인 것이 바람직하고, 본 발명의 제조방법에 있어서는, 상기 제2 중간 에피택셜층의 두께를, 0.5μm 이상 2μm 이하로 하는 것이 바람직하다.
이와 같이, 제2 중간 에피택셜층이 0.5μm 이상 2μm 이하의 두께인 것에 의해, 소자형성영역인 에피택셜층내로의 탄소의 확산을 양호하게 억제할 수 있고, 제1 중간 에피택셜층의 확산 후에 있어서 p/n경계를 거의 설계대로의 위치에 형성할 수 있다.
나아가, 본 발명에 있어서, 상기 제2 중간 에피택셜층의 두께는, 상기 실리콘 기판에 도프된 탄소의 양에 따라 조정된 것이 바람직하고, 본 발명의 제조방법에 있어서는, 상기 제2 중간 에피택셜층의 두께는, 상기 실리콘 기판에 도프된 탄소의 양에 따라 조정하는 것이 바람직하다.
이와 같이, 실리콘 기판에 도프된 탄소의 양에 따라 제2 중간 에피택셜층의 두께를 조정함으로써, 예를 들어, 실리콘 기판의 탄소농도가 낮은 경우는, 제2 중간 에피택셜층의 두께를 얇게 하도록 조정함으로써, p/n경계의 위치어긋남을 억제할 수 있고, 또한, 제조비용을 억제할 수 있다.
한편, 본 발명에 있어서, 상기 제2 중간 에피택셜층의 두께는, 상기 실리콘 기판을 상기 실리콘 단결정봉으로부터 잘라낸 위치에 따라 조정된 것이 바람직하고, 본 발명의 제조방법에 있어서는, 상기 제2 중간 에피택셜층의 두께는, 상기 실리콘 기판을 상기 실리콘 단결정봉으로부터 잘라낸 위치에 따라 조정하는 것이 바람직하다.
CZ실리콘 단결정봉 육성 중에 탄소의 편석(偏析)에 의해 콘측과 테일측에 있어서 탄소농도가 단결정봉의 성장방향의 위치에 따라 변화하므로, 본 발명과 같이, 실리콘 단결정봉으로부터 잘라낸 실리콘 기판의 위치에 따라 제2 중간 에피택셜층의 두께를 조정함으로써, 보다 간단하게 제2 중간 에피택셜층의 두께를 조정할 수 있다. 이로 인해 확실히 p/n경계의 위치어긋남을 억제할 수 있고 또한 제조비용의 억제를 할 수 있다.
이상과 같이, 본 발명에 의하면, 탄소를 도프한 실리콘 기판을 사용함으로써 디바이스 프로세스 중에 탄소가 확산되어도, 소자형성영역인 에피택셜층내의 p/n경계의 위치어긋남을 일으키지 않는 레벨까지 탄소농도를 낮게 억제할 수 있으므로, 메모리, 로직이나 고체촬상소자 등 반도체 디바이스 기판에 사용할 수 있는, 탄소를 도프한 실리콘 기판을 소재로 하여 공업적으로 우수한 실리콘 에피택셜 웨이퍼 및 그 제조방법을 제공할 수 있다.
도 1은 본 발명의 실리콘 에피택셜 웨이퍼의 개략도이다.
도 2는 도 1의 본 발명의 실리콘 에피택셜 웨이퍼에 p형 도전층을 형성한 경우의 개략도이다.
도 3은 종래의 실리콘 에피택셜 웨이퍼의 개략도이다.
도 4는 도 3의 종래의 실리콘 에피택셜 웨이퍼에 p형 도전층을 형성한 경우의 개략도이다.
도 5는 실리콘 단결정봉의 인상장치의 개략도이다.
도 6a는 실시예에서의 열처리전의 실리콘 에피택셜 웨이퍼에 대하여, 웨이퍼 표면으로부터의 깊이에 대한 캐리어농도 및 탄소농도의 관계를 설명하기 위한 도면이다.
도 6b는 실시예에서의 p형 도전층 주입 직후의 실리콘 에피택셜 웨이퍼에 대하여, 웨이퍼 표면으로부터의 깊이에 대한 캐리어농도 및 탄소농도의 관계를 설명하기 위한 도면이다.
도 6c는 실시예에서의 열처리후의 실리콘 에피택셜 웨이퍼에 대하여, 웨이퍼 표면으로부터의 깊이에 대한 캐리어농도 및 탄소농도의 관계를 설명하기 위한 도면이다.
도 7a는 비교예에서의 열처리전의 실리콘 에피택셜 웨이퍼에 대하여, 웨이퍼 표면으로부터의 깊이에 대한 캐리어농도 및 탄소농도의 관계를 설명하기 위한 도면이다.
도 7b는 비교예에서의 p형 도전층 주입 직후의 실리콘 에피택셜 웨이퍼에 대하여, 웨이퍼 표면으로부터의 깊이에 대한 캐리어농도 및 탄소농도의 관계를 설명하기 위한 도면이다.
도 7c는 비교예에서의 열처리후의 실리콘 에피택셜 웨이퍼에 대하여, 웨이퍼 표면으로부터의 깊이에 대한 캐리어농도 및 탄소농도의 관계를 설명하기 위한 도면이다.
상기 서술한 바와 같이, 본 발명자는, 실리콘 기판에 탄소를 도프한 경우, 탄소도프량에 따라 열프로세스 후의 중간 에피택셜층의 확산거리의 크기에 차이가 있는 것을 발견하였다. 또한, 중간 에피택셜층의 원소의 확산과 동시에 실리콘 기판의 탄소도 확산되고, 이것이 중간 에피택셜층의 원소의 확산거리에 크게 영향을 미치는 것을 알 수 있다.
따라서, 중간 에피택셜층과 실리콘 기판의 사이에 추가적인 중간 에피택셜층(제2 중간 에피택셜층)을 형성하고, 실리콘 기판의 탄소의 확산에 의해 분포된 탄소농도를 조정하면, 제2 중간 에피택셜층상에 제1 중간 에피택셜층을 형성하고, 고온 열프로세스를 거쳐도, 소자형성영역인 에피택셜층내의 p/n경계의 위치가 이동하지 않는 것을 발견하고, 본 발명을 완성시켰다.
이하, 본 발명의 실시형태에 대하여 도면을 참조하면서 보다 상세하게 설명하는데, 본 발명은 이들로 한정되는 것은 아니다.
우선, 도 1 및 도 2를 참조하면서, 본 발명의 실리콘 에피택셜 웨이퍼 및 그 제조방법에 대하여 이하 설명한다.
본 발명의 실리콘 에피택셜 웨이퍼는, 상기와 같이 CZ법에 의해 탄소농도가 3×1016~2×1017atoms/cm3로서 육성된 실리콘 단결정봉을 잘라내어 제조된 실리콘 기판(10)상에 제2 중간 에피택셜층(22)과, 제1 중간 에피택셜층(21)과, 소자형성영역인 에피택셜층(30)이 적층된 것이다(도 1). 또한, 도 2는, p형 도전층(30p)을 소자형성영역인 에피택셜층(30)내에 형성한 것이다.
도 1의 구조의 실리콘 에피택셜 웨이퍼를 제조하는 경우, 우선, 도 5에 나타낸 바와 같은 실리콘 단결정봉의 인상장치를 사용하고, 쵸크랄스키(CZ: Czochralski)법에 의해 탄소농도가 3×1016~2×1017atoms/cm3로서 육성된 실리콘 단결정봉을 잘라내어 제조한 실리콘 기판(10)을 준비한다.
도 5에 나타낸 실리콘 단결정봉의 인상장치(50)는, 메인챔버(51a) 및 풀챔버(51b)를 구비하고 있다. 메인챔버(51a)의 내부에는 용융된 원료융액(52)을 수용하기 위한 석영 도가니(53a)와 석영 도가니(53a)를 지지하는 흑연 도가니(53b)가 마련되어 있다. 이들 도가니는 페데스탈이라 불리는 지지축(54a) 상의 받이접시(受け皿)(54b)를 개재하여 지지되어 있다. 도가니의 외측에는 메인히터(55)가 설치되고, 나아가 그 외측에 단열재(56)가 메인챔버(51a)의 내벽을 따라 설치되어 있다. 도가니의 상방에는 하단부에 열차열판이 부착된 원통형상의 흑연재로 이루어지는 가스 정류통(整流筒)(57)이 설치되어 있다.
상기 도 5에 나타낸 실리콘 단결정봉의 인상장치(50)을 사용하여 탄소를 도프한 실리콘 단결정봉(59)을 얻는 방법에 대하여, 이하 설명한다.
우선, 석영 도가니(53a)내에 고순도 실리콘의 다결정을 장입하고, 예를 들어 목표의 도전형이 n형의 경우에는 도펀트로서 예를 들어 인(P)을 첨가한다.
CZ법으로는 자장을 인가하지 않는 경우나 자장을 인가하는 경우가 있는데 용도에 따라 조건을 변경하지 않는 것이 있다. 또한, 실리콘 기판의 도전형이나 저항율을 결정하는 원소도 용도에 따라 변경하는 것이 가능하며, 인(P), 붕소(B), 비소, 안티몬, 갈륨, 게르마늄, 알루미늄 등의 원소를 첨가할 수 있다.
그리고, 석영 도가니(53a)에 원료를 충전한 후, 진공펌프를 가동시켜 가스유출구로부터 배기하면서 풀챔버(51b)에 설치된 가스도입구로부터 Ar가스를 유입하고, 내부를 Ar분위기로 치환한다.
이어서 흑연 도가니(53b)를 위요(圍繞)하도록 배치된 메인히터(55)로 석영 도가니(53a)내에 있는 원료를 가열하여 용융하고, 원료융액(52)을 얻는다. 원료용융 후, 종결정(58)을 원료융액(52)에 침지하고, 종결정(58)을 회전시키면서 인상하여, 실리콘 단결정봉(59)을 육성한다.
여기서 첨가원료인 탄소이지만, 탄소를 도프하는 방법에 관해서는, 실리콘 단결정봉(59) 인상 중에 가스에 의해 도프하는 방법, 고순도 탄소분말, 탄소 덩어리 또는 탄소 분말을 넣은 실리콘 다결정제 용기를 사용하는 방법, 혹은 탄소를 소정량 함유시킨 다결정 실리콘을 도가니내에 투입하는 등의 방법일 수도 있고, 적당히 선택하는 것이 가능하다.
이와 같이 하여 얻어진 실리콘 단결정봉(59)은, 웨이퍼 가공공정을 거쳐 실리콘(서브)기판이 된다. 실리콘 기판의 가공방법은 통상에 따라, 내주인(內周刃) 또는 와이어소(ワイヤ-ソ-) 등의 절단장치(도시하지 않음)에 의해 잘라내고, 얻어진 실리콘 기판의 표면을 연마, 세정 등의 표면처리를 행한다. 또한, 이들 공정 이외에도 면취, 래핑 등 다양한 공정이 있고, 용도에 따라 어닐링을 실시하는 경우가 있다. 에피택셜 웨이퍼 제작에는 상기 공정에 의해 얻어진 경면 웨이퍼의 평탄도도 중요한 품질이며, 원하는 평탄도가 얻어지도록, 상기 공정의 순서나 조건 등이 적당히 변경 적용된다.
이와 같이 하여 얻어진 실리콘 기판은 예를 들어 인(P)도프 n형의 경우, 통상 1×1014~1015atoms/cm3 오더의 농도가 되도록 인(P)이 첨가되고, 탄소농도가 3×1016~2×1017atoms/cm3이 되도록 탄소가 첨가된 것이 된다. 실리콘 기판 중에 도입된 탄소는 디바이스 공정에 있어서 고밀도의 산소석출물을 발현하기 쉽고, 이에 따라 충분한 게터링 능력을 갖는 것이 가능하여, 디바이스 공정의 열프로세스의 조건에 따라 적당히 탄소첨가량을 변경하는 경우가 있다.
이상으로부터, CZ법에 의해 탄소농도가 3×1016~2×1017atoms/cm3로서 육성된 실리콘 단결정봉을 잘라내어 제조된 실리콘 기판을 준비할 수 있다.
이어서, 실리콘 기판(10)의 웨이퍼가공 공정 후에 실리콘 기판(10)상에 제2 중간 에피택셜층(22)을 형성한다.
본 발명과 같이 제2 중간 에피택셜층(22)(n-)을 형성하게 된 이유는 이하와 같다.
p/n경계(p형 도전층과 중간 에피택셜층(n+)의 경계영역)의 위치는 열프로세스에 의한 중간 에피택셜층(n+)의 확산능력에 의존하고, p/n경계의 위치어긋남이 일어나지 않도록 하기 위해서는, 중간 에피택셜층(n+)의 확산거리가 칩내에 있어서 균일해야 한다.
중간 에피택셜층(n+)의 확산거리가 불균일해지는 요인인데, 탄소첨가의 실리콘 기판의 경우, 실리콘 기판으로부터의 탄소확산에 의해 영향을 받는 경우가 있다. 탄소의 확산에 의해 중간 에피택셜층(n+)의 확산능력에 변화가 생기는데, 이는 실리콘 기판의 탄소농도에 크게 의존하고, 실리콘 기판의 탄소가 고농도일수록 중간 에피택셜층(n+)의 확산거리가 길어지고, 저농도이면 중간 에피택셜층(n+)의 확산거리가 짧아진다.
특히, 실리콘 기판의 탄소농도의 면내분포가 불균일인 경우, 칩사이즈내의 짧은 범위의 영역에 있어서 p/n경계의 위치어긋남이 커진다.
p/n경계의 위치어긋남의 대책으로는, 실리콘 기판과 중간 에피택셜층(n+)의 경계면의 탄소농도에 주목하여, 에피택셜층 성장후의 p/n경계면의 탄소농도를 저감하면, 소자형성영역인 에피택셜층으로의 탄소확산농도를 저감할 수 있으므로, 에피택셜층 성장후 디바이스 공정의 열프로세스에 있어서의 p/n경계의 위치어긋남을 방지할 수 있다.
따라서, 본 발명에서는, 실리콘 기판(10)상에 제1 중간 에피택셜층(21)을 성장시키기 전에, 실리콘 기판(10)상에 제2 중간 에피택셜층(22)을 에피택셜 성장로에서 각종 CVD법으로 성장시킨다.
이에 따라, 제2 중간 에피택셜층(22)의 에피택셜 성장 중에 제2 중간 에피택셜층(22)에 포함되는 탄소농도가 저감되므로, 제2 중간 에피택셜층(22)과 제1 중간 에피택셜층(21)의 경계영역의 탄소농도가, 실리콘 기판(10)과 제2 중간 에피택셜층(22)의 경계영역의 탄소농도보다 더욱 저감되게 되어, 디바이스 공정의 열프로세스에 의해 실리콘 기판측에서부터 웨이퍼 표면측으로 탄소의 확산이 일어나도, 소자형성영역인 에피택셜층(30)내의 p/n경계의 위치어긋남이 발생하지 않는 정도까지 탄소의 확산농도가 저농도가 된다.
또한, 탄소의 확산거동에 대하여 조사한 바, 탄소는 실리콘 기판(10)의 표면을 기점으로 한 경우, 웨이퍼 표면으로의 확산보다 실리콘 기판 벌크측으로 확산되기 쉽다. 반대로 웨이퍼 표면측으로의 확산이 작으므로, 제2 중간 에피택셜층(22)의 두께가 얇아도 된다.
형성되는 제2 중간 에피택셜층(22)의 두께는, 제2 중간 에피택셜층(22)의 두께를 t로 한 경우, 0.5μm≤t≤2μm의 범위가 되도록 제2 중간 에피택셜층(22)을 형성하는 것이 바람직하다.
실리콘 기판의 탄소의 확산은 웨이퍼 표면측보다 실리콘 기판의 벌크측으로의 확산이 커서, 비록 제2 중간 에피택셜층(22)의 두께가 2μm 이내여도 충분히 효과가 있다.
단 그 때, 실리콘 기판(10)의 탄소농도는 3×1016~2×1017atoms/cm3의 범위내로 한다. 실리콘 기판(10)의 탄소농도가 3×1016atoms/cm3 이상인 경우, 소자형성영역인 에피택셜층(30)내의 p/n경계의 위치어긋남이 발생한다고 하는 문제가 발생하므로, 제2 중간 에피택셜층(22)의 형성은 필수이다. 또한 실리콘 기판(10)의 탄소농도가 2×1017atoms/cm3 이하인 경우에는 큰 석출물이 발현되는 일이 없어, 제작한 소자의 전기특성에 악영향을 미치는 일이 없다.
또한, 제2 중간 에피택셜층(22)의 두께는, 실리콘 기판(10)에 도프된 탄소농도의 크기에 따라 조정하는 것이 바람직하다. 이에 따라 에피택셜 성장공정의 제조비용 등의 경제성을 감안할 수 있고, 예를 들어 실리콘 기판(10)의 탄소농도가 낮으면, 제2 중간 에피택셜층(22)의 두께를 얇게 성장시킨다는 조정이 가능하다.
한편, 제2 중간 에피택셜층(22)의 두께를 결정하는 경우, 실리콘 기판(10)을 실리콘 단결정봉(59)으로부터 잘라낸 위치에 따라 조정하는 것이 바람직하다.
탄소를 도프하여 인상한 실리콘 단결정봉(59)은, 탄소의 편석에 의해 인상단결정봉(59)내로 취입되는 양이 상이하다. 이에 따라, 실리콘 단결정봉(59)의 탄소농도는 통상, 성장방향의 콘측이 가장 낮고, 테일측이 가장 높아진다. 따라서, 예를 들어 잘라낸 실리콘 기판이 단결정 성장방향의 콘측 전반부이면 제2 중간 에피택셜층(22)의 두께를 얇게 성장시키고, 테일측 후반부이면 제2 중간 에피택셜층(22)의 두께를 전반부로부터 잘라낸 실리콘 기판의 제2 중간 에피택셜층(22)보다 두껍게 성장시킨다는 조정이 가능하다.
이에 따라, 비록 실리콘 단결정봉의 콘측 전반부에 있어서, 탄소농도가 검출한계 이하인 경우에도, 제2 중간 에피택셜층(22)을 적절한 두께로 형성할 수 있다.
이어서, 제2 중간 에피택셜층(22)상에 제1 중간 에피택셜층(21)을 형성하고, 나아가, 소자형성영역인 에피택셜층(30)을 적층하여 본 발명의 실리콘 에피택셜 웨이퍼를 얻을 수 있다(도 1 참조). 또한 그 후, 도 2에 나타낸 바와 같이, 소자형성영역인 에피택셜층(30)내에 예를 들어 p형의 불순물을 선택적으로 주입하여 p형 도전층(30p)을 형성하고, p형 도전층(30p)과 제1 중간 에피택셜층(21)의 경계영역에 p/n경계를 형성할 수도 있다.
이상과 같이, 본 발명자는, 소자형성영역인 에피택셜층내의 탄소농도는, 중간 에피택셜층내의 탄소농도에 따라 결정되는 것을 발견하였으므로, 본 발명과 같이, 제1 중간 에피택셜층을 형성하기 전에 제2 중간 에피택셜층을 형성함으로써, 제1 중간 에피택셜층의 형성단계에서 제1 중간 에피택셜층과 제2 중간 에피택셜층의 경계영역의 탄소농도를 억제할 수 있고, 이에 따라 열프로세스전의 제1 중간 에피택셜층내의 탄소농도가 낮아져, 열프로세스 중에 에피택셜층 소자영역내로 확산되는 탄소농도를, p/n경계의 어긋남에 영향을 미치지 않는 정도로 충분히 억제할 수 있다.
이에 따라, 메모리, 로직이나 고체촬상소자 등 반도체 디바이스 기판에 사용되는, 탄소를 도프한 실리콘 기판을 소재로 하고, 공업적으로 우수한 실리콘 에피택셜 웨이퍼 및 실리콘 에피택셜 웨이퍼의 제조방법을 제공하는 것이 가능해진다.
[실시예]
이하, 실시예를 나타내어 본 발명을 보다 구체적으로 설명하는데, 본 발명은 이들로 한정되는 것은 아니다.
(실시예)
우선, 탄소를 도프한 실리콘 기판(10)을 준비한다.
도 5의 실리콘 단결정봉의 인상장치(50)의 메인챔버(51a)내에 설치된 직경 32인치(800mm)의 석영 도가니(53a)내에, 실리콘 다결정원료 360kg과, 나아가 저항조정용의 인 도펀트를 충전하고, 히터(55)에 의해 가열하여, 원료융액(52)을 얻었다.
그리고, MCZ(Magnetic field applied czochralski)법을 이용하여, 중심자장강도 4000G의 수평자장을 인가하면서, 직경 300mm, 직동길이 140cm의 n형 실리콘 단결정봉(59)을 육성하였다. 이때, n형 저항율은, 결정직동 중앙부에 있어서 10Ωcm로 하고, 도프한 탄소량은 결정직동 중앙부에 있어서 5×1016atoms/cm3였다. 이 n형 실리콘 단결정봉(59)을 절단하여, 가공공정을 거쳐 경면웨이퍼를 제작하고, 이것을 실리콘 기판(10)으로 하였다.
이어서, 실리콘 기판(10)상에, n-형의 제2 중간 에피택셜층(22)을 인 4.5×1014atoms/cm3의 도프량으로, 에피택셜 성장을 행함으로써 형성하였다. 이어서, 제2 중간 에피택셜층(22)상에, 인을 3×1017atoms/cm3로 도프한 n+형의 제1 중간 에피택셜층(21)과, 인을 1.5×1014atoms/cm3로 도프한 n-형의 소자형성영역인 에피택셜층(30)을 순차 적층시켰다.
이때의 에피택셜 성장조건을 이하의 표 1에 나타낸다. 또한, 이 시점에서의 실리콘 에피택셜 웨이퍼의 단면에 대하여, 주사형 확대저항 현미경법(SSRM)에 의해 캐리어농도를 측정하고, 또한 이차이온 질량분석법(SIMS)에 의해 인확산 및 탄소확산분포를 평가하였다. 그 결과, 웨이퍼 표면으로부터의 깊이에 대한 캐리어농도 및 탄소농도의 관계는 도 6a와 같이 되었다.
[표 1]
Figure 112015107722256-pct00001

그 후, 소자형성영역인 에피택셜층(30)내에, p형 원소보론을 1×1016atoms/cm3으로 주입함으로써 p형 도전층(30p)을 형성하였다. 이 시점에서의 실리콘 에피택셜 웨이퍼의 단면에 대하여 주사형 확대저항 현미경법(SSRM)에 의한 캐리어농도를 측정한 다음, p/n경계를 동정하고, 추가로 이차이온 질량분석법(SIMS)에 의해 인확산 및 탄소확산분포를 평가하였다. 그 결과, 웨이퍼 표면으로부터의 깊이에 대한 캐리어농도 및 탄소농도의 관계는 도 6b와 같이 되었다.
그 후, 3단 열처리(가속열처리)에 의해 열처리를 실시하였다. 3단 열처리의 조건의 상세는 이하와 같다.
(3단 열처리조건)
1단째···650℃ 질소분위기중·20분간
2단째···800℃·4시간 드라이산화
3단째···1000℃·14시간 드라이산화 처리후 냉각
또한, 3단 열처리후의 실리콘 에피택셜 웨이퍼의 단면에 대해서도 주사형 확대저항 현미경법(SSRM)에 의한 캐리어농도를 측정한 다음 p/n경계를 동정하고, 추가로 이차이온 질량분석법(SIMS)에 의해 인확산 및 탄소확산분포를 평가하였다. 그 결과, 웨이퍼 표면으로부터의 깊이에 대한 캐리어농도 및 탄소농도의 관계는 도 6c와 같이 되었다. 설계단계의 p/n경계의 위치를 0μm로 한 경우, 도 6c에 나타낸 바와 같이, 실제의 p/n경계의 위치의 어긋남이 웨이퍼 표면측에 0.1μm 정도이며, 그 후 고체촬상소자를 제작하고 화상얼룩을 평가한 바, 화상얼룩은 없었다.
(비교예)
실시예와 동일한 방법으로 동일한 사양의 탄소를 도프한 실리콘 기판(10)을 준비하였다.
이어서, 실리콘 기판(10)상에 인을 3×1017atoms/cm3로 도프한 n+형의 제1 중간 에피택셜층(21)과, 인을 1.5×1014atoms/cm3로 도프한 n-형의 소자형성영역인 에피택셜층(30)을 순차 적층시켰다.
이때의 에피택셜 성장조건을 이하의 표 2에 나타낸다. 또한, 이 시점에서의 실리콘 에피택셜 웨이퍼의 단면에 대하여, 캐리어농도와 탄소확산분포를 평가하였다. 그 결과, 웨이퍼 표면으로부터의 깊이에 대한 캐리어농도 및 탄소농도의 관계는 도 7a와 같이 되었다.
[표 2]
Figure 112015107722256-pct00002

그 후, 실시예와 마찬가지로, 소자형성영역인 에피택셜층(30)내에 p형 도전층(30p)을 형성하였다. 이 시점에서의 실리콘 에피택셜 웨이퍼의 단면에 대하여 캐리어농도를 측정한 다음, p/n경계를 동정하고, 추가로 탄소확산분포를 평가하였다. 그 결과, 웨이퍼 표면으로부터의 깊이에 대한 캐리어농도 및 탄소농도의 관계는 도 7b와 같이 되었다.
그 후, 실시예와 마찬가지로, 3단 열처리(가속열처리)에 의해 열처리를 실시하였다.
이 3단 열처리후의 실리콘 에피택셜 웨이퍼의 단면에 대해서도 캐리어농도를 측정한 다음, p/n경계를 동정하고, 탄소확산분포를 평가하였다. 그 결과, 웨이퍼 표면으로부터의 깊이에 대한 캐리어농도 및 탄소농도의 관계는 도 7c와 같이 되었다. 설계단계의 p/n경계의 위치를 0μm로 한 경우, 도 7c에 나타낸 바와 같이, 실제의 p/n경계의 위치의 어긋남이 웨이퍼 표면측으로 0.9μm이며, 그 후 고체촬상소자를 제작하고 화상얼룩을 평가한 바, 강한 화상얼룩이 확인되었다.
이상의 실시예, 비교예의 결과로부터 알 수 있는 바와 같이, 본 발명이면, 반도체 디바이스의 동작에 있어서 전기적으로 특성을 저해하지 않는 실리콘 에피택셜 웨이퍼를 제조할 수 있어, 상당히 전기특성이 우수한 실리콘 에피택셜 웨이퍼의 안정공급이 가능하다.
또한, 본 발명은, 상기 실시형태로 한정되는 것은 아니다. 상기 실시형태는, 예시이며, 본 발명의 특허청구의 범위에 기재된 기술적 사상과 실질적으로 동일한 구성을 갖고, 동일한 작용효과를 나타내는 것은, 어떠한 것이어도 본 발명의 기술적 범위에 포함된다.
예를 들어, 본 발명은 제조되는 실리콘 단결정의 직경, 결정방위, 도전형, 저항율 등으로 한정되지 않고 적용할 수 있다.

Claims (8)

  1. 탄소를 도프한 실리콘 기판상에 도펀트를 도프한 제1 중간 에피택셜층을 갖고, 이 제1 중간 에피택셜층상에 소자형성영역인 에피택셜층이 적층된 실리콘 에피택셜 웨이퍼로서,
    상기 실리콘 기판은, CZ법에 의해 탄소농도가 3×1016~2×1017atoms/cm3로서 육성된 실리콘 단결정봉을 잘라내어 제조된 것이며,
    상기 실리콘 기판과 상기 제1 중간 에피택셜층의 사이에, 제2 중간 에피택셜층을 갖는 것이며,
    상기 제2 중간 에피택셜층의 두께는, 0.5μm 이상 2μm 이하이며,
    상기 실리콘 기판은 n형 실리콘 기판이며, 상기 제2 중간 에피택셜층은 n-형 에피택셜층이며, 상기 제1 중간 에피택셜층은 n+형 에피택셜층이며, 상기 소자형성영역인 에피택셜층이 n-형 에피택셜층이며, 상기 소자형성영역인 에피택셜층에 p형 원소가 이온주입되어 p/n 경계가 형성된 것을 특징으로 하는 실리콘 에피택셜 웨이퍼.
  2. 제1항에 있어서,
    상기 제2 중간 에피택셜층의 두께는, 상기 실리콘 기판에 도프된 탄소의 양에 따라 조정된 것이며, 상기 실리콘 기판에 도핑된 탄소의 양이 적으면 상기 제2 중간 에피택셜층의 두께는 얇은 것인 것을 특징으로 하는 실리콘 에피택셜 웨이퍼.
  3. 제1항에 있어서,
    상기 제2 중간 에피택셜층의 두께는, 상기 실리콘 기판을 상기 실리콘 단결정봉으로부터 잘라낸 위치에 따라 조정된 것이며, 상기 실리콘 기판을 상기 실리콘 단결정봉으로부터 잘라낸 위치가 단결정 성장 방향의 콘측 전반부이면 상기 제2 중간 에피택셜층의 두께는 얇은 것이며, 상기 실리콘 기판을 상기 실리콘 단결정봉으로부터 잘라낸 위치가 단결정 성장 방향의 테일측 후반부이면 상기 제2 중간 에피택셜층의 두께는 상기 콘측 전반부로부터 잘라낸 실리콘 기판의 제2 중간 에피택셜층보다 두꺼운 것을 특징으로 하는 실리콘 에피택셜 웨이퍼.
  4. 탄소를 도프한 실리콘 기판을 준비하고, 이 실리콘 기판상에 도펀트를 도프한 제1 중간 에피택셜층을 형성하고, 이 제1 중간 에피택셜층상에 소자형성영역인 에피택셜층을 적층하는 실리콘 에피택셜 웨이퍼의 제조방법에 있어서,
    상기 실리콘 기판의 준비는, CZ법에 의해 탄소농도가 3×1016~2×1017atoms/cm3로서 육성된 실리콘 단결정봉을 잘라내어 제조한 것을 준비하고,
    상기 제1 중간 에피택셜층의 형성전에, 상기 실리콘 기판상에 제2 중간 에피택셜층을 형성하는 방법이며,
    상기 제2 중간 에피택셜층의 두께를, 0.5μm 이상 2μm 이하로 하고,
    상기 실리콘 기판을 n형 실리콘 기판으로 하고, 상기 제2 중간 에피택셜층을 n-형 에피택셜층으로 하고, 상기 제1 중간 에피택셜층을 n+형 에피택셜층으로 하고, 상기 소자형성영역인 에피택셜층을 n-형 에피택셜층으로 하고, 상기 소자형성영역인 에피택셜층에 p형 원소를 이온주입하여 p/n 경계를 형성하는 것을 특징으로 하는 실리콘 에피택셜 웨이퍼의 제조방법.
  5. 제4항에 있어서,
    상기 제2 중간 에피택셜층의 두께는, 상기 실리콘 기판에 도프된 탄소의 양에 따라 조정하는 방법이고, 상기 실리콘 기판에 도핑된 탄소의 양이 적으면 상기 제2 중간 에피택셜층의 두께를 얇게 하는 것을 특징으로 하는 실리콘 에피택셜 웨이퍼의 제조방법.
  6. 제4항에 있어서,
    상기 제2 중간 에피택셜층의 두께는, 상기 실리콘 기판을 상기 실리콘 단결정봉으로부터 잘라낸 위치에 따라 조정하는 방법이며, 상기 실리콘 기판을 상기 실리콘 단결정봉으로부터 잘라낸 위치가 단결정 성장 방향의 콘측 전반부이면 상기 제2 중간 에피택셜층의 두께를 얇게 하고, 상기 실리콘 기판을 상기 실리콘 단결정봉으로부터 잘라낸 위치가 단결정 성장 방향의 테일측 후반부이면 상기 제2 중간 에피택셜층의 두께를 상기 콘측 전반부로부터 잘라낸 실리콘 기판의 제2 중간 에피택셜층보다 두껍게 하는 것을 특징으로 하는 실리콘 에피택셜 웨이퍼의 제조방법.
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