KR102014944B1 - 저항성 메모리 디바이스에 대한 기입 및 소거 방식 - Google Patents

저항성 메모리 디바이스에 대한 기입 및 소거 방식 Download PDF

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Abstract

2단자 저항성 메모리 디바이스 프로그래밍 방법으로서, 방법은 디바이스의 저항성 메모리 셀의 제 1 전극에 바이어스 전압을 인가하는 단계; 셀을 통해 흐르는 전류를 측정하는 단계; 및 측정된 전류가 미리 결정된 값 이상인 경우 바이어스 전압의 인가를 중단하는 단계를 포함한다.

Description

저항성 메모리 디바이스에 대한 기입 및 소거 방식{WRITE AND ERASE SCHEME FOR RESISTIVE MEMORY DEVICE}
본 발명은 저항성 메모리 셀을 포함하는 비-휘발성 메모리 디바이스의 프로그래밍 및 소거를 위한 방법 및 장치에 관한 것이다.
저항성 랜덤-액세스 메모리들(resistive random-access memories, RRAMs)은 최근 초-고밀도 비-휘발성 정보 저장장치의 강력한 후보로서 큰 관심을 발생시켜 왔다. 전형적인 RRAM 디바이스는 한쌍의 전극들 사이에 제공되는 절연층(insulator layer)을 가지며, 전기 펄스 유도 이력(hysteretic) 저항 스위칭 효과들을 보인다.
저항 스위칭은 줄 가열(Joule heating) 및 2원소 산화물들(binary oxides)(예를 들어, NiO 및 TiO2)의 전기화학적 프로세스들 또는 산화물들, 칼코게나이드들(chalcogenides) 및 폴리머들(polymers)을 포함하는 이온 전도체(ionic conductor)들에 대한 산화환원(redox) 프로세스들에 기인하는 절연체 내부의 전도성 필라멘트(filament)들의 형성에 의해 설명된다. 저항 스위칭은 또한 TiO2 및 비정질 실리콘(amorphous silicon)(a-Si) 필름들 내의 이온들의 필드 어시스티드 확산(field assisted diffusion)에 의해 설명된다.
금속 이온들의 실리콘 내로의 전기장-유도 확산(electric field-induced diffusion)은 a-Si 구조의 저항을 감소시키는 전도성 필라멘트들의 형성을 초래한다. 이러한 필라멘트들은 바이어싱(또는 프로그램) 전압이 제거된 후에도 남아 있으며, 그럼으로써 디바이스에 비-휘발성 특성을 부여하며, 필라멘트들은 인가된 전압의 반대 극성의 동력(motive force) 하에서 금속 전극으로 되돌아가는 이온들의 역방향 흐름에 의해 제거될 수 있다.
a-Si 구조, 특히 폴리실리콘 상에 형성된 a-Si 구조에 기초하는 저항성 디바이스들은 전형적으로 양호한 내구성(endurance) 또는 라이프 사이클(life cycle)을 보인다. 그러나, 줄 가열 및 a-Si 구조 내에서 불필요한 많은 수의 금속 이온들의 움직임들에 부분적으로 기인하는 반복되는 기입 및 소거 주기들 동안 과도한 바이어스 전압이 인가되는 경우, 저항성 디바이스의 내구성이 단축될 수 있다. 일반적으로, RRAM 디바이스 수율은 전주(electroforming) 프로세스에 의해 영향을 받으며, 전주 프로세스 동안 더 큰 전압(또는 전류) 신호를 디바이스에 인가함에 의해 전도성 경로의 주요 부분(major part)이 절연성 스위칭 층(insulating switching layer) 내부에 형성된다.
본 발명은 비-휘발성 메모리 디바이스, 예를 들어, 저항성 메모리 디바이스에 관한 것으로서, 보다 구체적으로, 메모리 셀을 통해 흐르는 전류의 변화에 기초하여 메모리 셀로의 바이어스 전압(또는 전류)을 제어함으로써 디바이스 내의 저항성 메모리 셀을 프로그래밍 및 소거(erase)하기 위한 방법 및 장치에 관한 것이다.
일 실시예에 있어, 2 단자 저항성 메모리 디바이스를 프로그래밍하기 위한 방법으로서, 상기 방법은 상기 디바이스의 저항성 메모리 셀의 제 1 전극으로 바이어스 전압(또는 바이어스 전류)을 인가하는 단계; 상기 셀을 통해 흐르는 전류를 측정하는 단계; 및 상기 측정된 전류가 미리 결정된 값 이상인 경우 상기 바이어스 전압의 인가를 중단(stop)하는 단계를 포함한다.
다른 실시예에 있어, 스위칭 디바이스 내의 전도체 필라멘트 구조를 형성하는 방법은, 저항성 스위칭 디바이스를 제공하는 단계; 상기 스위칭 디바이스에 전압을 인가하고 상기 전압이 상기 디바이스에 인가되고 있는 동안 상기 스위칭 디바이스 내에 흐르는 전류를 측정하는 단계; 램프 레이트(ramp rate)를 사용하여 상기 인가되는 전압을 증가시키는 단계; 전압을 증가시키는 동안 전압 대 전류 플롯(voltage versus current plot)을 획득하는 단계로서, 상기 플롯은 기울기들(slopes)을 포함하는, 단계; 상기 전도체 필라멘트 구조를 형성하기 위한 임계 전압(threshold voltage)을 획득하는 단계로서, 상기 임계 전압은 상기 기울기가 상기 미리 정의된(predefine) 값으로 변화되거나 또는 상기 미리 정의된 값을 초과하게 되는 때의 전압인, 단계; 및 상기 전압이 상기 임계 전압 근방에 있는 것으로 결정되는 경우 상기 전압의 인가를 중단하는 단계를 포함하되, 상기 전도체 필라멘트 구조는 상기 전압이 상기 스위칭 디바이스에 인가되는 동안 상기 스위칭 엘러먼트 내에 형성된다. 상기 전압이 상기 임계 전압 근방에 있다는 결정이 이루어진 다음 소정의 시간 지연(time delay) 후 상기 전압이 중단된다.
다른 실시예에 있어, 스위칭 디바이스 내에 전도체 필라멘트 구조를 형성하는 방법은, 상부 전극(top electrode), 스위칭 엘러먼트, 및 하부 전극(bottom electrode)을 포함하는 저항성 스위칭 디바이스를 제공하는 단계; 복수의 전압 펄스들을 상기 스위칭 디바이스에 인가하고, 각각의 전압 펄스가 상기 디바이스에 인가되는 동안의 상기 스위칭 디바이스 내에 흐르는 전류를 측정하는 단계로서, 전압 펄스들의 상기 전압들은 시간이 흐르면서 증가하는, 단계; 각각의 전압 펄스가 인가되는 동안의 전류의 변화율(rate of change)을 획득하고, 상기 전류의 변화율이 상기 미리 결정된 값(predetermined value) 이상이 되는 경우 상기 디바이스의 저항 값을 측정하는 단계; 및 상기 측정된 저항 값이 미리 결정된 저항 값 미만인 경우 상기 전압 펄스들의 인가를 중단하기 위한 종료 프로세스(termination process)를 개시하는 단계를 포함한다. 상기 전도체 필라멘트 구조는 상기 전압 펄스들이 상기 스위칭 디바이스에 인가되는 동안 상기 스위칭 엘러먼트 내에 생성된다. 일 구현예에 있어, 상기 전압 펄스들의 상기 전압들은 선형적인 방식으로 시간의 함수로써 증가된다. 다른 구현예에 있어, 상기 전압 펄스들의 상기 전압들은 미리 정의된 방식으로 시간의 함수로써 증가된다. 또 다른 구현예에 있어, 상기 종료 프로세스가 개시된 후 소정의 시간 지연 후 상기 종료 프로세스가 완료되고 상기 전압 펄스들의 인가가 중단된다.
다른 실시예에 있어, 스위칭 디바이스 내의 전도체 필라멘트 구조를 형성하는 방법은, 상부 전극, 스위칭 엘러먼트, 및 하부 전극을 포함하는 저항성 스위칭 디바이스를 제공하는 단계; 미리 결정된 기간 동안 미리 결정된 전압을 상기 디바이스에 인가하는 단계; 및 상기 미리 결정된 기간 내의 시간의 함수로써 상기 디바이스 내의 전류의 변화율을 측정하는 단계; 전류의 상기 변화율이 미리 결정된 값보다 큰 경우, 상기 미리 결정된 전압의 인가를 중단하기 위한 종료 프로세스를 개시하고, 전류의 상기 변화율이 미리 결정된 값보다 작은 경우, 상기 미리 결정된 전압의 인가를 계속하는 단계를 포함한다. 상기 전도체 필라멘트 구조는 상기 미리 결정된 전압이 상기 스위칭 디바이스에 인가되는 동안 상기 스위칭 엘러먼트 내에 형성된다.
또 다른 실시예에 있어, 스위칭 디바이스 내의 전도체 필라멘트 구조를 형성하는 방법은 상부 전극, 스위칭 엘러먼트, 및 하부 전극을 포함하는 저항성 스위칭 디바이스를 제공하는 단계; 미리 결정된 기간 동안 미리 결정된 전류를 상기 디바이스에 인가하는 단계; 상기 미리 결정된 기간 내에서 시간의 함수로써 상기 디바이스에 걸친 전압의 변화율을 측정하는 단계; 상기 디바이스에 걸쳐 드롭된(dropped) 전압의 변화율이 미리 결정된 값보다 큰 경우, 상기 미리 결정된 전류의 인가를 중단하기 위한 종료 프로세스를 개시하고, 상기 디바이스에 걸쳐 드롭된(dropped) 전압의 변화율이 미리 결정된 값보다 작은 경우, 상기 미리 결정된 전류의 인가를 계속하는 단계를 포함한다. 상기 전도체 필라멘트 구조는 상기 전류가 상기 스위칭 디바이스에 인가되는 동안 상기 스위칭 엘러먼트 내에 형성된다.
또 다른 실시예에 있어, 스위칭 디바이스 내의 전도체 필라멘트 구조를 형성하는 방법은 상부 전극, 스위칭 엘러먼트, 및 하부 전극을 포함하는 저항성 스위칭 디바이스를 제공하는 단계; 복수의 전류 펄스들을 상기 스위칭 디바이스에 인가하고, 각각의 상기 전류 펄스가 상기 디바이스에 인가되는 동안의 상기 스위칭 디바이스에 걸친 전압을 측정하는 단계; 시간의 흐름에 따라 상기 전류 펄스의 상기 전류를 증가시키는 단계; 전압의 상기 변화율이 상기 미리 결정된 값보다 큰 경우 상기 디바이스의 저항 값을 측정하는 단계; 및 상기 측정된 저항 값이 미리 결정된 저항 값보다 작은 경우 종료 프로세스를 개시하는 단계를 포함한다. 상기 전도체 필라멘트 구조는 상기 전류 펄스들이 상기 스위칭 디바이스로 인가되는 동안 상기 스위칭 엘러먼트 내에 형성된다. 일 구현예에 있어, 상기 전류 펄스들의 상기 전류는 선형적인 방식의 시간의 함수로써 증가된다. 다른 구현예에 있어, 상기 전류 펄스들의 상기 전류는 미리 정의된 방식의 시간의 함수로써 증가된다. 다른 구현예에 있어, 상기 종료 프로세스는, 상기 종료 프로세스가 개시된 후 소정의 시간 지연 후 완료된다.
하나 이상의 실시예들의 상세한 내용이 첨부된 도면들 및 이하의 상세한 설명에서 진술된다. 다른 특징들, 목적들, 및 이점들이 상세한 설명 및 도면들로부터, 청구항들로부터 명백해질 것이다.
예시적인 실시예들이 이하에서 첨부된 도면들과 함께 설명될 것이며, 도면들 내에서 동일한 도면부호들은 동일한 구성요소들을 지시한다;
도 1은 본 발명의 일 실시예에 따른 하부 전극, 스위칭 매체, 및 상부 전극을 포함하는 비-휘발성 메모리 디바이스를 예시한다;
도 2는 본 발명의 일 실시예에 따른 디바이스의 저항 스위칭 특성들을 예시한다;
도 3a는 상부 전극으로의 프로그램 전압(Vpth)의 인가에 의해 온 상태가 된 2-단자 디바이스를 예시한다;
도 3b는 상부 전극으로의 소거 전압(Veth)의 인가에 의해 오프 상태가 된 2-단자 디바이스를 예시한다.
도 4는 본 발명의 일 실시예에 따른 비-결정 또는 비정질 실리콘(a-Si) 기반 크로스바 메모리 어레이(400)를 예시한다.
도 5는 본 발명의 일 실시예에 따른 제어 회로 및 셀 어레이를 포함하는 비-휘발성 메모리 디바이스의 블록도를 예시한다.
도 6a는 본 발명의 일 실시예에 따른 비-휘발성 메모리 디바이스의 프로그램 사이클과 연관된 전류-전압 커브를 예시한다.
도 6b는 본 발명의 일 실시예에 따른 비휘발성 메모리 디바이스의 프로그램 및 소거 사이클들에 대한 전류-전압 커브를 예시한다.
도 7은 본 발명의 일 실시예에 따른 비-휘발성 메모리 디바이스을 프로그래밍하기 위한 회로를 예시한다.
도 8은 본 발명의 일 실시예에 따른 도 7의 회로의 파형도를 예시한다.
도 1은 본 발명의 일 실시예에 따른 하부 전극(bottom electrode)(102), 스위칭 매체(switching medium)(104), 및 상부 전극(top electrode)(106)을 포함하는 비-휘발성 메모리 디바이스(100)를 예시한다. 스위칭 매체(104)는 적절한 제어 회로부(circuitry)를 사용하여 다양한 값들로 선택적으로 셋팅되고 리셋될 수 있는 저항을 보인다. 본 실시예에 있어 디바이스(100)는 2-단자 저항성 랜덤-액세스 메모리(RRAM)이다. 당업자에 의해 이해될 수 있는 바와 같이, 디바이스(100)는 또한 프로그램가능 가변 커패시터(programmable variable capacitor) 또는 다른 유형들의 디바이스들로서 사용될 수도 있다.
RRAM은 상부 및 하부 전극들 사이에 스위칭 매체를 갖는 2-단자 디바이스이다. 스위칭 매체의 저항은 전극들로 전기 신호를 인가함에 의해 제어될 수 있다. 전기 신호는 전류-기반 또는 전압-기반일 수 있다. 본 명세서에서 사용되는 바와 같은, 용어 "RRAM" 또는 "저항성 메모리 디바이스(resistive memory device)"는, 스위칭 매체의 강유전성(ferroelectricity), 자화(magnetization) 및 상 변화(phase change) 없이, 그 저항이 전기 신호의 인가에 의해 제어될 수 있는 스위칭 매체를 사용하는 메모리 디바이스를 지칭한다.
본 실시예에 있어, 디바이스(100)는 비정질-실리콘-기반(amorphous-silicon-based) RRAM이며, 스위칭 매체(104)로서 비정질 실리콘(a-Si)를 사용한다. 스위칭 매체(104)의 저항은 인가된 전압에 따른 a-Si 스위칭 매체 내의 전도성 필라멘트(conductive filament)의 형성 또는 회수(retrieval)에 따라 변화한다. 상부 전극(106)은 은(Ag)을 포함하는 전도성 층이고, a-Si 구조 내에서 필라멘트-형성 이온들의 소스(source)로서 기능한다. 본 실시예에 있어 은이 사용되었으나, 상부 전극(106)이 금(Au), 니켈(Ni), 알루미늄(Al), 크롬(Cr), 철(Fe), 망간(Mn), 텅스텐(W), 바나듐(vanadium)(V), 및 코발트(Co)와 같은 다른 다양한 적합한 금속들로부터 형성될 수 있다는 것이 이해될 수 있을 것이다. 하부 전극(102)은 a-Si 구조의 하부 말단면(lower end face)과 접촉하는 붕소-도핑된 또는 다른 p-형 폴리실리콘 전극이다.
도 2는 본 발명의 일 실시예에 따른 디바이스(100)의 저항 스위칭 특성들을 예시한다. 스위칭 매체(104)는 양극성(bipolar) 스위칭 메커니즘을 보여준다. 스위칭 매체(104)의 저항은 상부 및 하부 전극들(106 및 102)을 통해 스위칭 매체(104)에 인가되는 전류 신호의 극성 및 크기(magnitude)에 기초하여 변화한다. 프로그램 임계 전압(또는 프로그램 전압)(Vpth) 이상의 포지티브(positive) 전압이 인가되는 경우, 디바이스(100)는 온-상태(ON-state)(낮은 저항 상태)로 변경된다. 일 실시예에 있어 프로그램 전압은 스위칭 매체(104) 및 상부 전극(106)에 사용된 재료(material)들에 기초하여 2V에서 5V의 범위를 가진다. 소거 임계 전압(또는 소거 전압)(Veth) 이상의 네거티브(negative) 전압이 인가되는 경우, 디바이스(100)는 다시 오프-상태(OFF-state)(높은 저항 상태)로 스위칭된다. 일 실시예에 있어, 소거 전압은 -2V로부터 -5V까지의 범위를 가질 수 있다. 인가되는 전압이 2개의 임계 전압들(Vpth 및 Veth) 사이에 있는 경우 디바이스 상태는 영향을 받지 않으며, 이는 저-전압 판독 프로세스(low-voltage read process)를 인에이블(enable)한다. 일단 디바이스(100)가 특정 저항 상태로 셋팅되면, 디바이스(100)는 전기적인 파워 없이 소정의 기간(또는 보유 시간(retention time)) 동안 정보를 유지한다.
도 3a 및 3b는 본 발명의 일 실시예에 따른 온 상태 및 오프 상태 동안의 디바이스(100)의 스위칭 메커니즘을 예시한다. a-Si 구조 내의 스위칭은 디바이스(100)의 전극들(102 및 106)에 인가되는 프로그램 및 소거 전압들에 따른 a-Si 매체(104) 내의 필라멘트 영역에서의 전도성 필라멘트 또는 복수의 필라멘트들의 형성 및 회수에 기초된다.
도 3a는 상부 전극(106)으로의 프로그램 전압(Vpth)의 인가에 의해 온 상태가 된 디바이스(100)를 예시한다. a-Si로 만들어진 스위칭 매체(104)가 하부 전극(102)과 상부 전극(106) 사이에 제공된다. 스위칭 매체(104)의 상부는 상부 전극으로부터 하부 전극(102)의 약 10 nm 위까지 연장하는 금속 영역(또는 전도성 경로)(302)을 포함한다. 금속 영역(302)은 상부 전극(106)에 후속(subsequent) 스위칭 전압, 예를 들어, 3 ~ 5V의 전압보다 약간 큰 전압이 인가되는 경우 전주(electroforming) 프로세스 동안 형성된다. 이러한 큰 전압은 상부 전극(106)으로부터 하부 전극(102)을 향한 금속 이온들의 전기장 유도 확산(electric field induced diffusion)을 야기하며, 그럼으로써 연속적인 전도성 경로(303)를 형성한다. 스위칭 매체(104)의 하부는 필라멘트 영역(304)을 규정(define)하며, 필라멘트(305)는 전주 프로세스 후 프로그램 전압(Vpth)이 인가되는 경우 형성된다. 영역들(303 및 305)은 또한 전주 프로세스 동안 함께 형성될 수도 있다. 필라멘트(305)는, 인가되는 프로그램 전압(Vpth)이 금속 영역(302)으로부터 하부 전극(102)을 향해 복수의 금속 이온들을 푸쉬(push)하기에 충분한 활성화 에너지(activation energy)를 공급하는 경우 스위칭 매체(104)의 하부의 결함 사이트(defect site)들에 트랩(trap)되는, 일련의 금속 입자들을 포함한다.
필라멘트(305)는, 금속 영역(302)의 경로(303)와 달리, 비-전도성 스위칭 매체에 의해 서로 분리되며 연속적인 전도성 경로를 규정하지 않는 금속 입자들의 집합(collection)으로 이루어지는 것으로 생각된다. 필라멘트(305)는 구현예에 따라 약 2 ~ 10 nm로 연장한다. 온 상태에서의 전도 메커니즘은 필라멘트(305) 내의 금속 입자들을 통한 전자 터널링(electrons tunneling)이다. 디바이스 저항은 금속 입자(306)와 하부 전극(102) 사이의 터널링 저항에 의해 지배(dominate)된다. 금속 입자(306)는 하부 전극(102)에 최근접한 필라멘트 영역(304) 내의 금속 입자이며, 온 상태에서 필라멘트 영역(304) 내의 마지막 금속 입자이다.
도 3b는 소거 전압(Veth)을 상부 전극에 인가함으로써 오프 상태가 된 디바이스(100)를 예시한다. 소거 전압은 필라멘트 영역(304)으로부터 필라멘트의 적어도 일부를 회수하고 a-Si의 결함 사이트들 내에 트랩된 금속 입자들을 제거(dislodge)하기 위하여 충분한 전자기력(electromagnetic force)을 가한다. 오프 상태에서 하부 전극에 최근접한 금속 입자(308)는 온 상태 동안의 금속 입자(306)보다 더 큰 거리로 하부 전극으로부터 분리된다. 금속 입자(308)와 하부 전극들 사이의 이러한 증가된 거리는 디바이스(100)를 온 상태에 비하여 고 저항 상태에 있도록 한다. 일 실시예에 있어, 온/오프 상태들 사이의 저항 비(resistance ratio)는 10E3으로부터 10E7까지의 범위이다. 디바이스(100)는 온 상태에서 저항기(resistor)와 유사하게 거동(behave)하며, 오프 상태에서 커패시터와 유사하게 거동한다(즉, 스위칭 매체는 오프 상태에서 임의의 유의미한 양의 전류를 전도하지 않으며, 유전체(dielectric)로서 거동한다). 일 구현예에 있어, 저항은 온 상태에서 10E5 옴(Ohm), 오프 상태에서 10E10 옴이다. 다른 구현예에 있어, 저항은 온 상태에서 10E4 옴, 오프 상태에서 10E9 옴이다. 또 다른 구현예에 있어, 저항은 오프 상태에서 적어도 10E7 옴이다.
일 실시예에 있어, 디바이스(100)는 10 nA ~ 10 mA의 제어가능한 온-상태 전류 흐름(flow) 및 10E6 이상의 내구성(endurance)을 보인다. 그러나, 디바이스(100)는 실온(at room temperature)에서 6년의 상대적으로 짧은 보유 시간(retention time)을 보인다. 디바이스(100)에 대한 낮은 보유 시간의 한가지 이유는 필라멘트 영역(304)의 결함 사이트들 내에 단지 작은 수의 금속 입자들만이 트랩되어 있다는 것이라고 믿어진다. 필라멘트 영역(304) 내의 제한된 수의 금속 입자들을 이용하는 경우, 단지 아주 작은 수의 금속 입자들의 제거(dislodge)가 디바이스(100)의 저항을 크게 증가시키며, 디바이스(100)가 온 상태로부터 오프 상태로 스위칭되도록 한다. 보유 시간을 증가시키기 위하여, 그 안에 금속 입자들을 트랩하기 위한 필라멘트 영역(304) 내의 결함 사이트의 수를 증가시킴에 의해, 필라멘트 영역(304) 내에 더 많은 수의 금속 입자들을 갖는 디바이스(100)가 제공되어야 한다.
그러나, 디바이스(100)는 하부 전극(102)으로서 p-형 폴리실리콘을 가지며, 스위칭 매체(104)로서 비정질 실리콘을 갖는다. a-Si 스위칭 매체(104)가 폴리실리콘 하부 전극(102) 상에 형성되기 때문에, 그 위에 형성된 비정질 실리콘은 대체적으로 균질(homogenous)하며, a-si와 p-형 폴리실리콘 사이의 계면(interface)에서 상대적으로 적은 수의 결함 사이트들을 갖는다. 계면에서의 결함 사이트들이 적으면 적을수록 필라멘트 영역(304) 내에 트랩될 수 있는 금속 입자들이 더 적어지는 결과가 초래된다. 따라서, 심지어 결함 사이트 형성에 있어 중요하지 않은 변화(minor variance)라도 필라멘트 영역(304) 내에 금속 입자들을 트랩하기 위해 요구되는 이용가능한 결함 사이트들의 퍼센트의 큰 변화를 초래할 수 있다. 이는 디바이스로부터 디바이스까지 그리고 하나의 프로그래밍된 상태로부터 다른 상태까지 크게 변동(fluctuate)하는 보유 시간을 초래할 수 있다. 따라서, 보유 시간을 증가시키고 보유 시간을 더 예측가능하게 만들기 위하여, 더 높은 결함 밀도를 갖는 스위칭 매체(104)의 필라멘트 영역(304)을 제공하는 것이 바람직하다. 그러나, 결함 사이트 형성은, 그 전체가 본 명세서에 참조로써 통합된, 2009.10.20.에 출원된 미국 특허 출원번호 12/582,086호에 설명된 바와 같이, 디바이스(400)의 내구성을 심각하게 약화시킬 수 있는 필라멘트 영역 내에 너무 많은 결함 사이트들이 생성되지 않도록 하기 위하여, 제어될 필요성이 있다.
도 4는 본 발명의 일 실시예에 따른 비-결정(non-crystalline) 또는 a-Si 기반 크로스바(crossbar) 메모리 어레이(400)를 도시한다. 크로스바 메모리 어레이(400)는 제 1 방향으로 연장하는 하부 전극들(402)의 평행(parallel) 어레이를 포함한다. 일 실시예에 있어, 하부 전극들(402)은 하부 금속(미도시) 및 하부 금속 상에 형성된 p-형 폴리실리콘(미도시)을 포함한다. 하부 전극들(402)은 본 실시예에 있어 나노스케일(nanoscale)이다. 예를 들어, 하부 전극들(402)은 약 40 nm의 폭과 약 60 nm의 피치(pitch)를 갖는다.
상부 전극들(404)의 평행 어레이는 하부 전극들(402)을 가로지르기 위하여 제 2 방향으로 연장한다. 상부 전극들(404)은 은(Ag), 금(Au), 니켈(Ni), 알루미늄(Al), 크롬(Cr), 철(Fe), 망간(Mn), 텅스텐(W), 바나듐(V), 및 코발트(Co)와 같은 필라멘트-형성 이온들의 공급이 가능한 금속들을 포함한다. 일 실시예에 있어, 상부 전극들(404) 및 하부 전극들(402)이 서로 직교한다. 상부 전극들(404)은 약 60 nm의 폭과 약 150 nm의 피치를 가지는 나노와이어(nanowire)들이다.
2개의 어레이들의 각각의 교차부(intersection)(406)는 2-단자 저항성 메모리 셀(408)을 규정한다. 각 교차부(406)에서의 메모리 셀(408)은 스위칭 층(switching layer)(410)에 의해 분리되는 2개의 전극들을 포함한다. 스위칭 레이어 또는 구조는 하부 전극과 동일하거나 또는 그보다 협소한 폭일 수 있다. 일부 실시예들에 있어, 크로스바 메모리 어레이의 각 메모리 셀은 단일 비트를 저장할 수 있다. 다른 실시예들에 있어, 메모리 셀들은 다중-레벨 저항을 나타내며, 그럼으로써 각 셀에서 복수의 비트들의 저장을 가능하게 한다.
본 실시예에 있어, 스위칭 층(410)은 비정질 실리콘 또는 다른 비-결정 실리콘을 포함한다. 본 명세서에서 사용되는 바와 같은, 용어 "비정질 실리콘(amorphous silicon)"은 대체적으로 비정질 상(amorphous phase)으로 있으며, 결정 실리콘의 작은 결정(grain)들을 포함할 수 있는 실리콘 재료를 지칭한다. 본 명세서에서 사용되는 바와 같은, 용어 "비-결정 실리콘"은 제어가능한 저항을 보이는 비정질 실리콘 또는 비정질 폴리실리콘, 이들의 조합, 또는 유사한 것을 지칭한다.
전술한 바와 같은 크로스바 메모리 어레이는 일 실시예에 있어 실리콘 기판 상에 제조될 수 있다. 다른 실시예에 있어, III-V 형 반도체 화합물들(갈륨 비소(GaAs), 질화 갈륨(GaN), 질화 붕소(BN), 등과 같은) 또는 II-VI 형 반도체 화합물들(셀렌화 카드뮴(cadmium selenide), 텔루르화 아연(zinc telluride), 등과 같은)이 또한 기판으로서 사용될 수 있다.
도 5는 본 발명의 일 실시예에 따른 비-휘발성 솔리드 스테이트(solid state) 저항성 디바이스(500)의 블록도를 예시한다. 디바이스(500)는 복수의 저항성 메모리 셀들을 포함하는 셀 어레이(520)를 포함한다. 저항성 메모리 셀들은 NAND, NOR, 크로스바, 또는 다른 구성일 수 있다. 제어 회로(504)는 셀 어레이 내의 셀들을 프로그래밍하거나 또는 소거하기 위하여 셀 어레이에 프로그램/소거 전압(또는 전류)을 제공한다. 제 1 선택 회로(506)는 제어 회로(504)의 프로그램/소거 전압이 인가될 저항성 셀들의 로우(row)를 선택하도록 구성된다. 제 1 선택회로는 프로그램/소거 프로그램이 선택된 셀에 인가될 수 있도록 하기 위하여, 선택된 셀의 상부 전극으로의 전도성 경로를 제공하도록 구성된다. 제 2 선택 회로(5008)는 셀 어레이의 셀들의 하부 전극들에 연결된다. 제 2 선택 회로는 프로그래밍될 또는 소거될 선택된 셀의 컬럼(column)을 선택하고, 선택된 셀의 하부 전극(또는 선택된 컬럼)을 접지(ground)시키도록 구성된다. 제 2 선택 회로(508)는 오로지 선택된 셀들만 프로그래밍되거나 또는 소거될 수 있도록 하기 위하여, 프로그램/소거 전압에 대응하는 전압을 선택되지 않은(non-selected) 셀들의 하부 전극들에 인가한다. 센싱 회로(sense circuit)(510)는 선택된 셀의 전류 또는 전압을 센싱하고, 선택된 셀의 저항 상태(resistive state)를 판독(read out)하도록 구성된다. 디바이스(500)는 구현예에 따라 상이한 회로 구성을 사용하여 프로그래밍되거나 또는 소거될 수 있다.
도 6a는 본 발명의 일 실시예에 따른, 저항성 메모리 디바이스, 예를 들어, 디바이스(100)의 프로그램 동작과 연관된 전류-전압 커브(600)를 예시한다. 디바이스(100)는, 스위칭 층 내에서 바이어스 전압이 프로그램 전압(예를 들어, 4V)에 도달할 때까지 턴 오프를 유지하며, 이 지점(도면부호 604)에서 필라멘트 형성 프로세스가 완료되며 디바이스가 턴-온된다. 스위칭 층은 유전체로부터 저항기로 변환된다. 디바이스(100)는 디바이스가 턴-온되는 지점(604)에서 전류 급증(spike)을 경험한다(또는 디바이스를 스위칭하기 위하여 전류 신호가 사용된 경우, 디바이스에 걸쳐 드롭되는 전압의 급격한 감소). 본 실시예에 있어 전류는 I=V/R 또는 2μA로 급증한다. 당업자라면 프로그램 전압 및 전류 량이 디바이스 구현예에 따라 변화할 것이라는 것을 이해할 것이다. 예를 들어, 프로그램 전압은 구현예에 따라 1~4V 사이에서 변화한다.
일단 턴 온되면, 디바이스(100)는 영역들(602 및 603)에서 저항기와 같이 거동한다. 전류는 인가되는 바이어스 전압에 따라 선형적으로 증가하거나 또는 감소한다. 영역(602)에서, 디바이스(100)는 디바이스의 성능을 저하시키고 그 라이프 사이클을 제한하는 과도한 줄 가열 및 과도한 전류 밀도를 경험한다. 디바이스가 이미 턴 온되었기 때문에, 영역(602)에서의 바이어싱은 불필요하다. 바이어싱 전압은 디바이스가 턴 온되자마자, 바람직하게는 지점(604)에서 또는 그 근처에서 중단되어야 한다. 그러나, 2개의 디바이스들이 균등하게 제조되지 않기 때문에, 프로그램 동작의 시간을 완전하게 맞추는 것이 용이하지 않다. 각각의 디바이스는 약간 상이한 특성들을 갖는다. 또한 동일한 디바이스의 특성들이라도 디바이스가 시간이 흐름에 따라 수많은 프로그램/소거 사이클들을 겪음에 따라 변화할 수 있다.
결과적으로, 프로그램/소거 전압은 전형적으로 디바이스의 프로그래밍/소거를 보장하기 위하여 일부 오버드라이브(overdirve) 전압을 갖도록 미리 조정(preset)된다. 디바이스의 내구성 또는 라이프 사이클은 이러한 오버드라이브 전압이 제한되는 경우 증가될 수 있다. 다시 말해서, 바이어스 전압은 필라멘트 영역 내에 필라멘트가 형성되자마자 그리고 디바이스가 턴 온 되자마자 지점(604)에서 턴 오프되어야 한다.
일 실시예에 있어, 디바이스(100)의 프로그램 동작은 미리 결정된 프로그램 전압(또는 소거 전압)을 할당(assign)하는 대신 디바이스를 통해 흐르는 전류의 변화를 사용하여 제어될 수 있다. 하나의 처리방법은 시간의 변화에 대한 전류의 변화율이 미리 결정된 값 이상인 경우, 바이어스 전압을 턴 오프하는 것이다. 다른 처리방법은 전압의 변화에 대한 전류의 변화율이 미리 결정된 값 이상인 경우 바이어스 전압을 턴 오프하는 것이다. 이러한 처리방법들은 다음과 같이 구현될 수 있다.
일 실시예에 있어, 바이어스 전압이 디바이스(100)에 인가된다. 바이어스 전압이 디바이스에 인가되는 동안, 디바이스를 통해 흐르는 전류가 측정된다. 바이어스 전압은 시간의 함수로써 선형적으로 증가된다. 측정된 전류는 디바이스(100)의 스위칭 층 내에 필라멘트를 형성하기에 적합하도록 결정된 미리 결정된 값과 비교된다. 전류가 미리 결정된 값에 도달하는 경우, 바이어스 전압이 중단(stop)된다. 대안적으로, 바이어스 전압은 바이어스 전압이 컷 오프(cut off)되기 전에 디바이스(100)가 턴 온되는 것을 보장하기 위하여 조금 더 인가될 수 있다.
다른 실시예에 있어, 증가하는 크기의 복수의 전압 펄스(pulse)들(또는 바이어스 전압 펄스들)이 디바이스(100)에 인가된다. 전압 펄스들이 디바이스(100)에 인가되는 동안, 디바이스(100) 내에서 흐르는 전류가 측정된다. 전류의 변화율이 디바이스(100)의 스위칭 층 내에서 필라멘트 형성에 적합한 것으로 결정된 미리 결정된 값과 비교된다. 전압 펄스들은 전류의 변화율이 미리 결정된 값 이상이 될 때까지 디바이스(100)에 인가된다. 디바이스(100)의 저항 값이 측정된다. 저항 값이 미리 결정된 저항 값보다 낮은 경우, 전압 펄스들이 중단되거나 또는 디바이스로 인가되는 것이 방지되며, 프로그램 동작이 종료한다. 반면, 저항 값이 미리 결정된 저항 값보다 큰 경우, 저항 값이 미리 결정된 저항 값보다 낮아질 때까지 전압 펄스들이 인가된다. 대안적으로, 디바이스가 턴 온되는 것을 보장하기 위하여 저항 값이 미리 결정된 저항 값보다 낮아지게 된 후 하나 이상의 전압 펄스가 인가될 수 있다.
또 다른 실시예에 있어, 미리 결정된 기간 동안 미리 결정된 전압이 디바이스(100)에 인가된다. 디바이스(100) 내의 전류 변화율이 미리 결정된 기간 내에서 시간의 함수로써 측정된다. 전류 변화율이 스위칭 층 내에서 필라멘트를 형성하기에 적합한 것으로 결정된 미리 결정된 값보다 작은 경우, 미리 결정된 전압이 계속하여 디바이스(100)에 인가된다. 전류의 변화율이 미리 결정된 값 이상인 경우, 미리 결정된 전압의 인가가 중단된다.
도 6b는 본 발명의 일 실시예에 따른 비-휘발성 메모리 디바이스(예를 들어, 디바이스(100))의 프로그램 및 소거 사이클들의 전류-전압 커브(650)를 예시한다. 커브(650)는 소거 동작이 프로그램 동작과 대체적으로 동일한 방식으로 기능한다는 것을 나타낸다. 주된 차이점은 디바이스(100)의 스위칭 층의 필라멘트 영역 내에 형성된 필라멘트를 회수하기 위하여 소거 전압으로서 네거티브 전압을 사용한다는 것이다.
도 7은 본 발명의 일 실시예에 따른 저항성 메모리 셀 유닛(750)을 프로그래밍하기 위한 제어 회로(702)를 포함하는 비-휘발성 메모리 디바이스(700)를 예시한다. 단지 예시로서, 본 명세서에 기술된 프로그램 동작은 선형적으로 증가하는 바이어스 전압을 사용한다. 그러나, 전압 펄스들 또는 다른 프로그램 방법들 또한 사용될 수 있다.
저항성 메모리 셀 유닛(750)은 하나 이상의 저항성 메모리 셀들을 포함한다. 일 실시예에 있어, 셀 유닛(750)은 복수의 저항성 메모리 셀들을 갖는 셀 어레이일 수 있다. 셀들은 크로스바 어레이, NAND 구성, NOR 구성, 또는 다른 구성으로 있을 수 있다. 예시적인 편의를 위하여, 셀 유닛(750)은 단일 저항성 메모리 셀로서 기술될 것이다. 당업자라면 제어 회로(702)가 복수의 셀들을 갖는 셀 어레이와 함께 사용될 다른 회로들, 예를 들어, 도 5의 회로들을 이용하여 구현될 수 있다는 것을 이해할 수 있을 것이다.
제어 회로(702)는 셀 유닛(750)을 통해 흐르는 전류를 검출하기 위한 전류 검출 유닛(710) 및 전류 검출 결과에 따른 셋(set) 신호(SET)와 리셋 신호(RST)에 응답하여 셀 유닛(750)으로 바이어스 전압을 인가하기 위한 바이어스 전압 인가 유닛(720)을 포함한다.
바이어스 전압 인가 유닛(720)은 제어 신호 생성기(722), 전압 전달기(transmitter)(724), 비교기(726), 및 바이어스 전압 인가기(applier)(728)를 포함한다.
제어 신호 생성기(722)는 프로그램 동작을 개시하기 위한 셋 신호(SET) 및 프로그램 동작을 종료하기 위한 리셋 신호(RST)를 수신하도록 구성된다. 일 실시예에 있어, 제어 신호 생성기(722)는 셋 신호(SET)에 응답하여 제 1 및 제 2 인에이블 신호들(Qb 및 Q)을 생성하고, 전류 검출 유닛(710)로부터 피드백되는 리셋 신호(RST)에 응답하여 제 1 및 제 2 디세이블(disable) 신호들(Qb 및 Q)을 생성한다. 일 구현예에 있어, 제어 신호 생성기(722)는 플립-플롭(flip-flop)이다.
전압 전달기(724)는 전압 전달기에 입력되는 입력 전압(V1)에 대응하는 전압(V2)을 출력한다. 전압 전달기는 PMOS 트랜지스터(P1) 및 NMOS 트랜지스터(N1)를 포함하는 전달 게이트 및 NMOS 트랜지스터(N2)를 포함하는 풀-다운(pull-down) 유닛을 포함한다. PMOS 트랜지스터(P1)와 NMOS 트랜지스터(N1)는 입력 전압(V1)을 수신하기 위한 제 1 노드와 제어 신호 생성기로부터 수신되는 제 1 및 제 2 제어 신호들(Qb 및 Q)에 따라 전압(V2)을 출력하기 위한 제 2 노드 사이에 연결된다. PMOS 트랜지스터(P1)와 NMOS 트랜지스터(N1)는, 전압(V2)이 입력 전압(V1)을 미러링(mirror)하기 위하여 프로그램 동작이 개시되는 경우 턴 온된다. PMOS 트랜지스터(P1)와 NMOS 트랜지스터(N1)는 프로그램 동작이 종료되는 경우 입력 전압(V1)으로부터 전압(V2)을 분리(decouple)하기 위하여 턴 오프된다. NMOS 트랜지스터(N2)는 제 2 노드와 접지 전압 단자 사이에 연결되며, 그 게이트 단자를 통해 제 2 디세이블 신호(Q)를 수신하고 프로그램 동작을 종료시키기 위하여 전압(V2)을 접지 전압으로 풀 다운하도록 구성된다.
비교기(726)는 제 1 입력단에 전압(V2)을 수신하고 제 2 입력단에 바이어스 전압을 수신하며, 비교 신호(COM)를 출력한다. 바이어스 전압은 셀 유닛을 프로그래밍하기 위하여 셀 유닛에 인가된 전압이다. 일 실시예에 있어, 비교기(726)는 2개의 입력 노드들 사이의 전압 차를 검출하고 전압 차를 증폭하기 위한 차동 증폭기(differential amplifier)를 포함한다. 비교기(726)는 차동 증폭기 또는 차동 증폭기의 특성들을 갖는 연산 증폭기를 포함할 수 있다.
바이어스 전압 인가기(728)는 비교기(726)로부터의 비교 신호(COM)에 응답하여 셀 유닛으로 바이어스 전압을 공급한다. 일 실시예에 있어, 바이어스 전압 인가기(728)는 전류 검출 유닛(710)과 셀 유닛(750) 사이에 연결된 NMOS 트랜지스터(N3)를 포함한다. NMOS 트랜지스터(N3)의 게이트 단자는 비교 신호(COM)를 수신하도록 구성된다.
전류 검출 유닛(710)은 프로그램 동작 동안 셀 유닛을 통해 흐르는 전류의 양을 측정하고, 측정된 전류의 양에 따라 리셋 신호(RST)를 출력한다. 리셋 신호(RST)는 측정된 전류가 프로그램 전류에 도달하는 경우, 즉, 셀 유닛(750)이 턴 온되는 경우 인에이블된다. 본 실시예에 있어, 전류 검출 유닛(710)은 PMOS 트랜지스터들(P2 및 P3)을 포함하는 전류 공급 유닛(712) 및 저항기(R1)를 포함한다. 전류 공급 유닛의 PMOS 트랜지스터들(P2 및 P3)의 게이트 단자들은 프로그램 전압 인가기의 NMOS 트랜지스터(N3)의 드레인 단자 및 PMOS(P2)의 드레인 단자에 공통적으로 연결된다. PMOS 트랜지스터들(P2 및 P3)의 소스 단자들은 파워 서플라이(power supply) 전압에 연결된다. PMOS(P2)의 드레인 단자는 NMOS 트랜지스터(N3)의 드레인 단자에 연결되며, 또한 PMOS 트랜지스터들(P2 및 P3)의 게이트 단자들에 연결된다. PMOS(P2)의 드레인 단자는 제어 신호 생성기(722)로 리셋 신호(RST)를 출력하기 위한 노드(ND2)에 연결된다. 저항기(R1)의 일 말단은 PMOS 트랜지스터(P3)의 드레인 단자, 즉, 노드(ND2)에 연결되며, 다른 말단은 접지에 연결된다. 저항기(R1)의 저항은 턴 온된 경우의 셀 유닛(750)과 대체로 동일한 저항을 갖도록 제공되며, 그 결과 셀 유닛(750)을 통해 흐르는 전류가 노드(ND2)에서 미러링된다.
도 8은 본 발명의 일 실시예에 따른 회로(702)의 파형도를 예시한다. 입력 전압(V1)은 2V의 프로그램 전압을 훨씬 넘어서는 3V로 램프 업(ramp up)하도록 설정된다.
프로그램 동작은 제어 신호 생성기(722)로 입력되는 셋 신호(SET)를 이용하여 시작한다. 제어 신호 생성기는 인에이블 신호들(Qb 및 Q)을 출력한다. 인에이블 신호(Qb)는 논리적으로 하이(high)이며 NMOS 트랜지스터를 턴 온하기 위하여 NMOS 트랜지스터(N1)의 게이트 단자에 인가된다. 인에이블 신호(Q)는 논리적으로 로우(low)이며, PMOS 트랜지스터(P1) 및 NMOS 트랜지스터(N2)의 게이트 단자들에 인가된다. PMOS 트랜지스터(P1)는 턴 온되고, NMOS 트랜지스터(N2)는 턴 오프된다.
프로그램 동작이 시작함에 따라, 입력 전압(V1)이 전압 전달기(724)에 인가되고, 예를 들어, 0V로부터 3V로 램핑 업된다. 인에이블 신호들(Qb 및 Q)이 입력 전압(V1)에 대한 전도성 경로를 제공하기 위하여 PMOS 트랜지스터(P1) 및 NMOS 트랜지스터(N1)를 턴 온한다. 전압 전달기는 입력 전압(V1)에 대응하는 전압(V2)을 출력한다. 인에이블 신호(Q)에 의해 NMOS 트랜지스터(N2)가 턴 오프되므로, 출력 전압(V2)이 비교기(726)의 입력 노드들 중 하나에 인가된다.
출력 전압(V2)은 입력 전압(V1)의 전압 램프 업을 미러링한다. 전압(V2)의 이러한 증가하는 전압은 비교기(726)의 다른 노드로 입력되고 있는 바이어스 전압(V3)과의 전압 차를 증가시킨다. V2와 V3 사이의 증가하는 전압 차는 비교기(726)가 증가하는 전압의 비교 신호(COM)를 출력하도록 한다. 비교 신호(COM)는 NMOS 트랜지스터(N3)(또는 프로그램 전압 인가기(728))의 게이트 단자에 인가된다.
프로그램 전압 인가기(728)는 바이어스 전압을 유닛 셀(예를 들어, 선택된 저항성 메모리 셀의 상부 전극)로 인가하기 위하여 턴 온된다. 바이어스 전압은 비교 신호(COM)의 증가하는 전압으로 증가한다. 즉, 바이어스 전압은 입력 전압(V1)의 램핑 업을 미러링한다. 최초, 유닛 셀은 높은 저항 상태를 유지하며, 전류가 유닛 셀 내로 흐르지 못하도록 한다. 따라서, 출력 노드(ND2)에서 전류가 검출되지 않는다. 바이어스 전압이 2V, 즉, 프로그램 전압에 도달하는 경우, 유닛 셀은 낮은 저항 상태로 변화되며, 전류가 유닛 셀을 통해 흐르도록 한다. 전류 급증(spike) 또는 전류 흐름의 큰 변화(di/dt)가 출력 노드(ND2)에서 검출되며, 리셋 신호(RST)로서 제어 신호 생성기(722)에 인가된다.
리셋 신호(RST) 수신시, 제어 신호 생성기(722)는 NMOS 트랜지스터(N1) 및 PMOS 트랜지스터(P1)를 턴 오프하기 위하여 논리적으로 로우인 디세이블 제어 신호(Qb) 및 논리적으로 하이인 디세이블 제어 신호(Q)를 출력한다. 입력 전압(V1)을 위하여 이전에 오픈(open)되었던 전도성 경로가 클로즈(colse)된다. 입력 전압(V1)이 3V까지 계속하여 램프 업하더라도, 전도성 경로가 클로즈되었기 때문에 이는 유닛 셀에 인가되는 바이어스 전압에 영향을 주지 않는다.
디세이블 제어 신호(Q)는 또한 NMOS 트랜지스터(N2)를 턴 온하며, 전압(V2)은 접지 전압으로 떨어진다. 결과적으로 비교기(726)는 NMOS 트랜지스터(N3)를 턴 오프하는 비교 신호(COM)를 출력한다. 따라서 유닛 셀이 일단 프로그래밍되면 유닛 셀은 전류 수신을 중단하고, 아주 작은 과도 오버드라이브 전압을 경험한다. 따라서, 불필요한 과도 줄 가열의 상당 부분이 회피된다. 유닛 셀은 소거 전압을 수신할 때까지 프로그램된 상태를 유지한다. 소거 동작은 전술한 프로그램 동작과 거의 유사한 방식으로 기능한다. 하나의 차이점은 네거티브 바이어싱 전압이 포지티브 바이어스 전압 대신 인가된다는 것이다.
비록 도 8이 시간의 함수로써 램프 레이트(ramp rate)로 증가되는 전압 레벨을 가진 바이어스 전압(V2)과 입력 전압(V1)을 도시하고 있으나, 프로그램 동작이 시간의 함수 또는 다른 방법들로써 증가하는 전압 펄스들을 사용하여 수행될 수 있다.
본 발명의 실시예들에 따르면, 바이어스 전압이 프로그램 전압에 도달되고, 디바이스가 턴 온 된 시점에서 약간 후에 바이어스 전압이 중단되므로(즉, 도 6a에서 지점(604)에서 또는 그 근처에서), 디바이스(100)는 아주 작은 과도 줄 가열을 경험하고, 디바이스의 내구성을 크게 증가시킨다.
복수의 실시예들이 기술되었다. 그럼에도 불구하고, 다양한 수정들이 본 발명의 사상 및 범위에서 벗어나지 않고 이루어질 수 있다는 것이 이해될 것이다. 예를 들어, 구현예에 따라 기판 상의 층들의 순서가 역으로 될 수 있으며, 여기에서 상부 전극이 하부 전극 아래에 제공된다. 따라서 용어들 "상부(top)" 및 "하부(bottom)"는 a-Si 구조 내에서 필라멘트-형성 이온들을 제공하는 소스 전극 및 그 반대편에 제공되는 전극의 상대적인 위치들을 제한하기 위하여 사용되지 않는다. 따라서, 다른 실시예들이 다음의 청구항들의 범위 내에 있다.

Claims (22)

  1. 2단자 저항성 메모리 디바이스를 프로그래밍하기 위한 방법에 있어서,
    상기 디바이스의 저항성 메모리 셀의 제 1 전극에 바이어스 전압을 인가하는 단계;
    상기 셀을 통해 흐르는 전류를 측정하는 단계로서, 시간에 대한 전류 변화율을 검출하는 단계를 포함하는, 단계; 및
    시간에 대한 상기 전류 변화율이 미리 결정된 전류 변화율과 같거나 또는 더 크다는 것을 검출하는 것에 응답하여 상기 바이어스 전압의 인가를 중단(stop)하기 위하여 종료 프로세스(termination process)를 개시하는 단계를 포함하는, 방법.
  2. 삭제
  3. 삭제
  4. 청구항 1에 있어서,
    상기 저항성 메모리 디바이스는,
    상부 전극(top electrode);
    스위칭 엘러먼트(element); 및
    하부 전극(bottom electrode)을 포함하는, 방법.
  5. 청구항 4에 있어서,
    상기 저항성 메모리 디바이스는,
    결정 경계(grain boundary)들 및 상기 결정 경계들 내에 형성된 하나 이상의 산소(oxygen) 또는 금속 공핍 사이트(vacancy site)들을 포함하는 전도체 필라멘트(conductor filament)를 갖는 다결정 재료(poly crystalline material)인 금속 산화 재료(metal oxide material)를 포함하는, 방법.
  6. 청구항 1에 있어서,
    상기 종료 프로세스는, 상기 종료 프로세스가 개시된 후 소정(certain)의 시간 지연(time dealy) 후 완료되는, 방법.
  7. 스위칭 디바이스 내에 전도체 필라멘트 구조를 형성하기 위한 방법에 있어서,
    상부 전극, 스위칭 엘러먼트, 및 하부 전극을 포함하는 저항성 스위칭 디바이스를 제공하는 단계;
    미리 결정된 기간 동안 상기 디바이스로 미리 결정된 전압을 인가하는 단계; 및
    상기 미리 결정된 기간 내에 시간의 함수로써 상기 디바이스 내의 전류의 변화율(rate of change)을 측정하고,
    미리 결정된 값보다 더 큰 전류의 상기 변화율을 측정하는 것에 응답하여, 상기 미리 결정된 전압의 인가를 중단하기 위하여 종료 프로세스를 개시하거나, 또는
    상기 미리 결정된 값보다 더 작은 전류의 상기 변화율을 측정하는 것에 응답하여, 상기 미리 결정된 전압의 인가를 계속하는, 단계;를 포함하되,
    상기 전도체 필라멘트 구조는 상기 미리 결정된 전압이 상기 스위칭 디바이스에 인가되는 동안 상기 스위칭 엘러먼트 내에 형성되는, 방법.
  8. 청구항 7에 있어서,
    상기 종료 프로세스는 상기 종료 프로세스를 개시한 이후에 소정의 시간 지연 후 완료되는, 방법.
  9. 청구항 7에 있어서,
    전류의 상기 변화는 상기 스위칭 디바이스의 저항 값을 측정함에 의해 측정되는, 방법.
  10. 청구항 7에 있어서,
    상기 미리 결정된 전압은,
    시간에 대하여 증가하는 전압; 또는
    시간에 대하여 증가하는 전압을 갖는 일련의 펄스들 중 적어도 하나를 포함하는, 방법.
  11. 스위칭 디바이스 내에 전도체 필라멘트 구조를 형성하기 위한 방법에 있어서,
    상부 전극, 스위칭 엘러먼트, 및 하부 전극을 포함하는 저항성 스위칭 디바이스를 제공하는 단계;
    미리 결정된 기간 동안 상기 디바이스로 미리 결정된 전류를 인가하는 단계; 및
    상기 미리 결정된 기간 내에 시간의 함수로써 상기 디바이스에 걸치는(across) 전압의 변화율을 측정하고,
    미리 결정된 값보다 더 큰 상기 디바이스에 걸쳐 드롭(drop)되는 전압의 상기 변화율을 측정하는 것에 응답하여, 상기 미리 결정된 전류의 인가를 중단하기 위하여 종료 프로세스를 개시하거나, 또는
    상기 미리 결정된 값보다 더 작은 상기 디바이스에 걸쳐 드롭(drop)되는 전압의 상기 변화율을 측정하는 것에 응답하여, 상기 미리 결정된 전류의 인가를 계속하는, 단계;를 포함하되,
    상기 전도체 필라멘트 구조는 전류가 상기 스위칭 디바이스에 인가되는 동안 상기 스위칭 엘러먼트 내에 형성되는, 방법.
  12. 청구항 11에 있어서,
    상기 디바이스에 걸쳐 드롭되는 전압의 상기 변화율을 측정하는 것은 비교기 디바이스에서 리셋 신호로서 전압의 상기 변화율을 수신하는 것을 더 포함하며,
    상기 종료 프로세스를 개시하는 것은 NMOS 트랜지스터를 비활성화하는 것을 야기하는 디세이블 제어 신호를 출력하는 것을 더 포함하되, 상기 미리 결정된 전류는 상기 NMOS 트랜지스터를 통해 상기 디바이스에 인가되는, 방법.
  13. 청구항 11에 있어서,
    상기 미리 결정된 전류를 인가하는 단계는, 전류를 전류 펄스들로서 인가하는 단계 및 선형적인(linear) 방식의 시간의 함수로써 상기 전류 펄스들의 크기를 증가시키는 단계를 더 포함하는, 방법.
  14. 청구항 11에 있어서,
    상기 미리 결정된 전류를 인가하는 단계는, 미리 결정된 방식의 시간의 함수로써 상기 전류를 증가시키는 단계를 더 포함하는, 방법.
  15. 청구항 11에 있어서,
    상기 종료 프로세스는 상기 종료 프로세스를 개시한 이후에 소정의 시간 지연 후 완료되는, 방법.
  16. 청구항 11에 있어서,
    전압의 상기 변화율을 측정하는 단계는 상기 저항성 스위칭 디바이스의 저항 값을 측정하는 단계를 더 포함하는, 방법.
  17. 2단자 저항성 메모리 디바이스를 프로그래밍하기 위한 회로에 있어서,
    상기 디바이스의 저항성 메모리 셀의 제 1 전극에 바이어스 전압을 인가하기 위한 수단;
    상기 셀을 통해 흐르는 전류를 측정하기 위한 수단으로서, 시간에 대한 전류 변화율을 검출하기 위한 수단을 포함하는, 상기 전류를 측정하기 위한 수단; 및
    시간에 대한 상기 전류 변화율이 미리 결정된 전류 변화율과 같거나 또는 더 크다는 것을 검출하는 것에 응답하여, 상기 바이어스 전압의 인가를 중단하기 위하여 종료 프로세스를 개시하는 수단을 포함하는, 회로.
  18. 청구항 17에 있어서,
    상기 바이어스 전압을 인가하기 위한 수단은 시간에 대하여 증가하는 전압을 제공하는, 회로.
  19. 청구항 17에 있어서,
    상기 바이어스 전압을 인가하기 위한 수단은 시간에 대하여 증가하는 전압을 갖는 일련의 펄스들을 제공하는, 회로.
  20. 청구항 17에 있어서,
    상기 저항성 메모리 디바이스는:
    상부 전극;
    스위칭 엘러먼트; 및
    하부 전극을 포함하는, 회로.
  21. 청구항 20에 있어서,
    상기 저항성 메모리 디바이스는 상기 스위칭 엘러먼트에 필라멘트-형성 이온들의 공급할 수 있는 금속을 포함하며, 상기 금속은 은, 금, 니켈, 알루미늄, 크롬, 철, 망간, 텅스텐, 바나듐, 및 코발트로 구성된 그룹으로부터 선택되는, 회로.
  22. 청구항 17에 있어서,
    상기 종료 프로세스를 개시하는 수단은 상기 종료 프로세스를 개시한 이후에 소정의 시간 지연 후 상기 종료 프로세스를 완료하는, 회로.
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