TWI486960B - 用於可逆電阻切換記憶體材料之設置及重置偵測電路 - Google Patents

用於可逆電阻切換記憶體材料之設置及重置偵測電路 Download PDF

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Description

用於可逆電阻切換記憶體材料之設置及重置偵測電路
本發明係關於用於資料儲存之技術。
本申請案主張2008年10月6日申請之美國臨時專利申請案第61/103,225號之權利，該案以引用之方式併入本文中。
各種材料展示可逆電阻切換行為。此等材料包括硫族化物、碳聚合物、鈣鈦礦及特定金屬氧化物與氮化物。具體言之，存在僅包括一種金屬且展現可靠之電阻切換行為的金屬氧化物與氮化物。此群組包括(例如)NiO、Nb2 O5 、TiO2 、HfO2 、Al2 O3 、MgOx 、CrO2 、VO、BN及AlN，如由Pagnia及Sotnick在「Bistable Switching in Electroformed Metal-Insulator-Metal Device」(Phys. Stat. Sol.(A)108，11-65(1988))中所描述。此等材料中之一者之一層可以初始狀態(例如，相對低電阻狀態)形成。當施加足夠電壓時，該材料切換至穩定之高電阻狀態。此電阻切換為可逆的，以使得適當之電流或電壓之後續施加可用以使電阻切換材料返回至穩定之低電阻狀態。可重複此轉換許多次。對於一些材料而言，初始狀態為高電阻而非低電阻。設置程序可指將材料自高電阻切換至低電阻，而重置程序可指將材料自低電阻切換至高電阻。
此等可逆電阻切換材料係所關注之用於非揮發性記憶體陣列中的材料。舉例而言，一電阻狀態可對應於資料「0」，而另一電阻狀態對應於資料「1」。此等材料中之一些材料可具有兩個以上之穩定電阻狀態。
具有由可逆電阻切換材料形成之儲存元件或單元的非揮發性記憶體係已知的。舉例而言，在2005年5月9日申請且題為「包含二極體與電阻切換材料之可重寫記憶體單元(Rewriteable Memory Cell Comprising A Diode And A Resistance-Switching Material)」之美國專利申請公開案第2006/0250836號描述包括與可逆電阻切換材料(諸如，金屬氧化物或金屬氮化物)串聯耦接之二極體的可重寫非揮發性記憶體單元，該案之全文以引用的方式併入本文中。
然而，控制切換程序可為有問題的。舉例而言，若施加不足之電壓，則單元可能不改變狀態。另一方面，若將不必要地高的電壓施加至一單元，則其他單元可受干擾且可意外地改變狀態。此外，歸因於製造變化，不同記憶體單元可在不同之施加電壓下切換。
呈現一種用於偵測用於記憶體裝置中之可逆電阻切換元件之設置程序及重置程序的設備。
在一實施例中，一種用於偵測一用於記憶體裝置中之可逆電阻切換元件之設置程序的設備包括一耦接至該可逆電阻切換元件之位元線。亦提供一電流供應器。該位元線作為該電流供應器之電流鏡而連接，且該電流供應器使該位元線之電壓斜坡上升直至該位元線之電壓足以將該可逆電阻切換元件之電阻切換至較低位準為止。一峰值偵測器耦接至該位元線。該峰值偵測器偵測該電阻切換元件之電阻何時切換。
在另一實施例中，一種用於偵測一用於記憶體裝置中之可逆電阻切換元件之重置程序的設備包括一運算放大器，其中一斜坡上升電壓被輸入至該運算放大器之第一輸入端子。一位元線耦接至該可逆電阻切換元件。該運算放大器在該位元線中產生一電壓，該電壓與該斜坡上升電壓一致地增加直至該位元線中之電壓達到一足以將該電阻切換元件之電阻切換至較高位準的電阻位準為止。亦提供一感測線，其中該運算放大器在該感測線中產生一電流，該電流與斜坡上升電壓一致地增加直至該電阻切換元件之電阻切換至較高位準為止。一峰值偵測器耦接至該感測線。該峰值偵測器偵測該電阻切換元件之電阻何時切換，且包括在該電阻切換元件切換之前及之後自該感測線汲取電流的電路。
在另一實施例中，一種用於偵測一設置程序之設備包括一運算放大器，其中一斜坡上升電壓被輸入至該運算放大器之第一輸入端子。一第一電晶體具有一耦接至該運算放大器之閘極。該運算放大器在該閘極處提供一電壓且該第一電晶體之源極處的一電壓遵循該閘極處之電壓。一位元線耦接至該可逆電阻切換元件且耦接至該第一電晶體之源極。一比較器具有一耦接至該第一電晶體之汲極的第一輸入端子及一接收一固定參考電壓之第二輸入端子。
在另一實施例中，一種用於偵測一重置程序之設備包括一運算放大器，其中一斜坡上升電壓被輸入至該運算放大器之第一輸入端子。一第一電晶體具有一耦接至該運算放大器之閘極。該運算放大器在該閘極處提供一電壓，且該第一電晶體之源極處之一電壓遵循該閘極處之電壓。一位元線耦接至該可逆電阻切換元件且耦接至該第一電晶體之源極。一感測線作為該位元線之鏡而連接。一峰值偵測器耦接至該感測線以偵測該可逆電阻切換元件之電阻何時切換至較高位準。
亦可提供具有用於執行本文中所提供之方法之可執行碼的對應方法、系統及電腦可讀儲存裝置或處理器可讀儲存裝置。
提供一種包括具有可逆電阻率切換元件之記憶體單元的記憶體系統。揭示用於控制可逆電阻切換元件之電阻之設置的各種電路及方法。
圖1係記憶體單元100之一實施例之簡化透視圖，該記憶體單元100包括一可逆電阻切換元件102，該可逆電阻切換元件102與一導引元件104串聯地耦接於一第一導體106與一第二導體108之間。
可逆電阻切換元件102包括可逆電阻率切換材料130，該可逆電阻率切換材料130具有可在兩個或兩個以上之狀態之間可逆地切換之電阻率。舉例而言，該可逆電阻率切換材料在製造後可處於初始高電阻率狀態，在施加第一電壓及/或電流後，該初始高電阻率狀態可切換至低電阻率狀態。施加第二電壓及/或電流可使該可逆電阻率切換材料返回至高電阻率狀態。或者，該可逆電阻切換元件在製造後可處於初始低電阻狀態，在施加(一或多個)適當電壓及/或電流後，該初始低電阻狀態可可逆地切換至高電阻狀態。當用於記憶體單元中時，一個電阻狀態可表示二進位「0」，而另一電阻狀態可表示二進位「1」。然而，可使用兩個以上資料/電阻狀態。舉例而言，在先前併入之美國專利申請公開案第2006/0250836號中描述許多可逆電阻率切換材料及使用可逆電阻切換材料之記憶體單元的操作。
在一實施例中，將電阻自高電阻率狀態切換至低電阻率狀態的程序被稱作設置可逆電阻切換元件102。將電阻自低電阻率狀態切換至高電阻率狀態的程序被稱作重置可逆電阻切換元件102。高電阻率狀態與二進位資料「0」相關聯且低電阻率狀態與二進位資料「1」相關聯。在其他實施例中，可顛倒設置與重置及/或資料編碼。可針對一記憶體單元執行設置或重置程序以將其程式化至用以表示二進位資料之所要狀態。
在一些實施例中，可逆電阻切換材料130可由金屬氧化物形成。可使用各種不同金屬氧化物。在一實例中，使用氧化鎳。
在至少一實施例中，經由使用選擇性沈積製程，一氧化鎳層可用於可逆電阻切換材料中，而該氧化鎳層未被蝕刻。舉例而言，可藉由使用沈積製程(諸如，電鍍、無電極沈積或其類似物)以僅在形成於基板上之導電表面上選擇性地沈積含鎳層而形成可逆電阻切換元件。以此方式，僅基板上之導電表面被圖案化及/或蝕刻(在沈積該含鎳層之前)而非該含鎳層被圖案化及/或蝕刻。
在至少一實施例中，該可逆電阻切換材料130包括藉由選擇性地沈積鎳且接著氧化該鎳層而形成的氧化鎳層之至少一部分。舉例而言，可使用無電極沈積、電鍍或類似之選擇性製程來選擇性地沈積Ni、NixPy或另一類似形式之鎳且接著對其進行氧化以形成氧化鎳(例如，使用快速熱氧化或另一氧化製程)。在其他實施例中，可選擇性地沈積氧化鎳自身。舉例而言，可使用選擇性沈積製程在導引元件104上選擇性地沈積含NiO、NiOx或NiOxPy層且接著對其進行退火及/或氧化(在必要時)。
根據本發明，可選擇性地沈積其他材料，且接著在必要時對其進行退火及/或氧化，以形成用於記憶體單元中之可逆電阻率切換材料。舉例而言，可選擇性地沈積Nb、Ta、V、Al、Ti、Co、鈷-鎳合金等之層(諸如，藉由電鍍)，且對其進行氧化以形成可逆電阻率切換材料。
可在2009年1月1日公開、題為「使用選擇性沈積之可逆電阻切換元件的記憶體單元及其形成方法(Memory Cell That Employs a Selectively Deposited Reversible Resistance Switching Element and Methods of Forming The Same)」且全文以引用的方式併入本文中的美國專利申請公開案第2009/0001343號中找到關於使用可逆電阻切換材料來製造記憶體單元的更多資訊。
可逆電阻切換元件102包括電極132及134。電極132定位於金屬氧化物可逆電阻率切換材料130與導體108之間。在一實施例中，電極132由鉑製成。電極134定位於金屬氧化物可逆電阻率切換材料130與二極體104之間。在一實施例中，電極134由氮化鈦製成，且充當障壁層。
導引元件104可為二極體，或其他合適之導引元件，其藉由選擇性地限制跨越該可逆電阻切換元件102之電壓及/或流經該可逆電阻切換元件102之電流來展現非歐姆導電。以此方式，可將該記憶體單元100用作二維或三維記憶體陣列之一部分且可將資料寫入至該記憶體單元100及/或自該記憶體單元100讀取資料而不影響該陣列中之其他記憶體單元的狀態。二極體104可包括任何合適之二極體(諸如，垂直多晶p-n或p-i-n二極體)，其為n區域位於二極體之p區域之上的向上指向式二極體或p區域位於二極體之n區域之上的向下指向式二極體。
在一些實施例中，二極體104可由多晶半導體材料(諸，如多晶矽、多晶矽-鍺合金、多晶鍺或任何其他合適之材料)形成。舉例而言，該二極體104可包括一重摻雜型n+多晶矽區域142、一位於該n+多晶矽區域142之上的輕摻雜型或純質(無意摻雜型)多晶矽區域144及一位於該純質區域144之上的重摻雜型p+多晶矽區域146。在一些實施例中，可在該n+多晶矽區域142上形成薄(例如，幾百埃或更小)鍺及/或矽-鍺合金層(未圖示)(當使用矽-鍺合金層時具有約10%或更多的鍺)以防止及/或減少摻雜劑自該n+多晶矽區域142遷移至該純質區域144中，如(例如)在2005年12月9日申請且題為「用以最小化N型摻雜劑擴散之沈積型半導體結構及其製造方法(Deposited Semiconductor Structure To Minimize N-Type Dopant Diffusion And Method Of Making)」的全文以引用的方式併入本文中之美國專利申請公開案第2006/0087005號中所描述。應理解，可顛倒n+區域與p+區域之位置。
當自沈積之矽(例如，非晶的或多晶的)來製造二極體104時，可在該二極體上形成矽化物層以在製造後將沈積之矽置於低電阻率狀態。因為不需要大的電壓來將沈積之矽切換至低電阻率狀態，所以此低電阻率狀態允許較容易地程式化該記憶體單元。
如在題為「包含鄰近於矽化物而結晶化之半導體接面二極體的記憶體單元(Memory Cell Comprising a Semiconductor Junction Diode Crystallized Adjacent to a Silicide)」之美國專利第7,176,064號(該案之全文以引用的方式併入本文中)中所描述，形成矽化物之材料(諸如，鈦及/或鈷)在退火期間與沈積之矽反應以形成矽化物層。矽化鈦及矽化鈷之晶格間距接近矽之晶格間距，且似乎此等矽化物層可在鄰近之沈積之矽結晶化(例如，該矽化物層在退火期間增強該矽二極體之結晶結構)時充當該沈積之矽的「結晶化模板」或「晶種」。藉此提供較低電阻率之矽。可針對矽-鍺合金及/或鍺二極體達成類似之結果。
導體106及108包括任何合適之導電材料(諸如，鎢、任何適當之金屬、重摻雜型半導體材料、導電矽化物、導電矽化物-鍺化物、導電鍺化物或其類似物)。在圖1之實施例中，導體106及108為軌條狀且在不同方向上延伸(例如，大體上垂直於彼此)。可使用其他導體形狀及/或組態。在一些實施例中，可將障壁層、黏接層、抗反射塗層及/或其類似物(未圖示)與導體106及108一起使用以改良裝置效能及/或輔助裝置製造。
雖然在圖1中將該可逆電阻切換元件102展示為定位於該導引元件104之上，但應理解，在替代性實施例中，該可逆電阻切換元件102可定位於該導引元件104之下。
圖2係由複數個圖1之記憶體單元100形成的第一記憶體層級114之一部分的簡化透視圖。出於簡單性，未獨立展示該可逆電阻切換元件102、該二極體104及障壁層113。該記憶體陣列114係「交叉點」陣列，其包括複數個位元線(第二導體108)及字線(第一導體106)，多個記憶體單元耦接至該等位元線及該等字線(如圖示)。可使用其他記憶體陣列組態，如多個記憶體層級可使用其他記憶體陣列組態一樣。
圖3係單石三維陣列116之一部分的簡化透視圖，該陣列116包括一定位於一第二記憶體層級120之下的第一記憶體層級118。在圖3之實施例中，每一記憶體層級118及120包括呈交叉點陣列之複數個記憶體單元100。應理解，額外層(例如，層級間介電質)可存在於該第一記憶體層級118與該第二記憶體層級120之間，但出於簡單性而未將其展示於圖3中。可使用其他記憶體陣列組態，如額外記憶體層級可使用其他記憶體陣列組態一樣。在圖3之實施例中，所有二極體可「指向」相同方向(諸如取決於使用具有位於二極體底部或是頂部上之p摻雜區域的p-i-n二極體而向上或向下指向)，從而簡化二極體製造。
在一些實施例中，可形成該等記憶體層級，如在題為「高密度三維記憶體單元(High-Density Three-Dimensional Memory Cell)」之美國專利第6,952,030號中所描述，該案之全文以引用的方式併入本文中。舉例而言，可將該第一記憶體層級之上方導體用作定位於該第一記憶體層級之上(如圖4中所示)的第二記憶體層級之下方導體。在此等實施例中，鄰近記憶體層級上之二極體較佳指向相反方向，如在2007年8月16日公開且題為「具有大且均一之電流的大型向上指向式P-I-N二極體陣列(Large Array Of Upward Pointing P-I-N Diodes Having Large And Uniform Current)」之美國專利申請公開案第2007/0190722號中所描述，該案之全文以引用的方式併入本文中。舉例而言，該第一記憶體層級118之二極體可為向上指向式二極體，如由箭頭A1所指示(例如，其中p區域位於二極體底部處)，而該第二記憶體層級120之二極體可為向下指向式二極體，如由箭頭A2所指示(例如，其中n區域位於二極體底部處)，或該第一記憶體層級118之二極體可為向下指向式二極體，該第二記憶體層級120之二極體可為向上指向式二極體。
單石三維記憶體陣列係多個記憶體層級形成於單個基板(諸如，晶圓)上而無介入基板之記憶體陣列。形成一個記憶體層級之層直接沈積或生長於一或多個現有層級之層上。相比而言，已藉由在獨立基板上形成記憶體層級且將該等記憶體層級黏接於彼此之頂部來建構堆疊式記憶體，如在Leedy之題為「三維結構記憶體(Three Dimensional Structure Memory)」的美國專利第5,915,167號中所描述。可在結合之前使基板變薄或自該等記憶體層級移除，但當最初在獨立基板上形成該等記憶體層級時，此等記憶體並非為真正之單石三維記憶體陣列。
圖5展示一記憶體單元150，其為圖1之記憶體單元100之一變化。記憶體單元150不同於圖1之記憶體單元100，因為電極132與134之位置被交換。亦即，鉑電極132定位於金屬氧化物可逆電阻率切換材料130與二極體104之間，而氮化鈦電極134定位於金屬氧化物可逆電阻率切換材料130與導體108之間。其亦不同於圖1之記憶體單元100，因為n+區域142與p+區域146之位置被顛倒。重摻雜型n+多晶矽區域142位於該純質區域144之上且重摻雜型p+多晶矽區域146位於該純質區域144之下。此配置對在該二極體104被反向偏壓時設置可逆電阻切換元件有用，如下文較詳細地解釋。
根據所揭示之配置，圖1至圖5展示呈圓柱形狀之記憶體單元及呈軌條形狀之導體。然而，本文中所描述之技術並不限於記憶體單元之任一特定結構。亦可使用其他結構來形成包括可逆電阻率切換材料之記憶體單元。舉例而言，以下專利提供可經調適以使用可逆電阻率切換材料之記憶體單元之結構的實例：美國專利第6,952,043號；美國專利第6,951,780號；美國專利第6,034,882號；美國專利第6,420,215號；美國專利第6,525,953號；及美國專利第7,081,377號。另外，亦可將其他類型之記憶體單元用於本文中所描述之發明。
圖6係描繪可實施本文中所描述之技術之記憶體系統300的一實例的方塊圖。記憶體系統300包括一記憶體陣列302，其可為如上文所描述之二維或三維記憶體單元陣列。在一實施例中，記憶體陣列302為單石三維記憶體陣列。記憶體陣列302之陣列端子線包括被組織為列之字線的(一或多個)各層及被組織為行之位元線的(一或多個)各層。然而，亦可實施其他定向。
記憶體系統300包括列控制電路320，該列控制電路320之輸出端308連接至該記憶體陣列302之各別字線。列控制電路320自系統控制邏輯電路330接收一群M列位址信號及一或多個各種控制信號，且通常可包括諸如列解碼器322、陣列端子驅動器324及區塊選擇電路326之電路，以用於讀取操作與程式化(例如，設置及重置)操作兩者。記憶體系統300亦包括行控制電路310，該行控制電路310之輸入端/輸出端306連接至該記憶體陣列302之各別位元線。行控制電路306自系統控制邏輯330接收一群N個行位址信號及一或多個各種控制信號，且通常可包括諸如行解碼器312、陣列端子接收器或驅動器314、區塊選擇電路316以及讀取/寫入電路(包括感測放大器318及I/O多工器)之電路。系統控制邏輯330自主機接收資料及命令且將輸出資料提供至主機。在其他實施例中，系統控制邏輯330自獨立控制器電路接收資料及命令且將輸出資料提供至此控制器電路，其中該控制器電路與該主機通信。系統控制邏輯330可包括一或多個狀態機、暫存器及其他控制邏輯以用於控制記憶體系統300之操作。舉例而言，可提供下文予以進一步論述之寫入電路460、讀取電路461及箝位控制電路464。
在一實施例中，在單個積體電路上配置圖6中所描繪之所有組件。舉例而言，可在基板之表面上形成系統控制邏輯330、行控制電路310及列控制電路320且記憶體陣列302為形成於基板上(且因此形成於系統控制邏輯330、行控制電路310及列控制電路320上)之單石三維記憶體陣列。在一些狀況下，可在與該記憶體陣列中之一些記憶體單元相同的層上形成該控制電路之一部分。
併有記憶體陣列之積體電路通常將該陣列再分為若干子陣列或區塊。可將區塊進一步分組為含有(例如)16個、32個或不同數目之區塊的間格(bay)。如時常使用，子陣列係具有通常未由解碼器、驅動器、感測放大器及輸入/輸出電路中斷之相連字線及位元線的一群相連記憶體單元。出於各種原因來如此實行。舉例而言，橫越字線及位元線之信號延遲(由此等線之電阻及電容產生)(亦即，RC延遲)在大型陣列中可為非常顯著的。可藉由將較大陣列再分為一群較小子陣列以使得每一字線及/或每一位元線之長度減小來減少此等RC延遲。作為另一實例，與存取一群記憶體單元相關聯之電力可對可在一給定記憶體循環期間同時存取之記憶體單元之數目規定上限。因此，時常將大型記憶體陣列再分為較小子陣列以減小同時存取之記憶體單元之數目。雖然如此，出於描述之簡易性，亦可與子陣列同義地使用陣列來指具有通常未由解碼器、驅動器、感測放大器及輸入/輸出電路中斷之相連字線及位元線的一群相連記憶體單元。積體電路可包括一個或一個以上之記憶體陣列。
如上文所描述，可在兩個或兩個以上狀態之間可逆地切換可逆電阻切換元件102。舉例而言，該可逆電阻率切換材料在製造後可處於初始、高電阻率狀態，在施加第一電壓及/或電流後，該高電阻率狀態可切換至低電阻率狀態。施加第二電壓及/或電流可使該可逆電阻率切換材料返回至高電阻率狀態。圖7係金屬氧化物可逆電阻切換元件之一實例實施例之電壓對電流的圖表。線400表示當處於高電阻率狀態(RHIGH )時的可逆電阻切換元件之I-V特性。線402表示當處於低電阻率狀態(RLOW )時的可逆電阻切換元件之I-V特性。
為判定該可逆電阻切換元件處於哪一狀態，施加一電壓且量測所得電流。較高之所量測電流(見線402)指示該可逆電阻切換元件處於該低電阻率狀態。較低之所量測電流(見線400)指示該可逆電阻切換元件處於該高電阻率狀態(RHIGH )。注意，亦可將具有不同I-V特性之可逆電阻切換元件之其他變化用於本文中之技術。
圖8描繪一說明用於讀取記憶體單元之狀態之一實施例的電路。一記憶體陣列之一部分包括記憶體單元450、452、454及456，所有該等記憶體單元450、452、454及456係基於圖1至圖5之實施例。描繪許多位元線中之兩條位元線及許多字線中之兩條字線。位元線459耦接至單元450及454，且位元線457耦接至單元452及456。位元線459為選定之位元線且可處於(例如)2V。位元線457為未選定之位元線且可處於(例如)接地。字線447為選定之字線且可處於(例如)0V。字線449為未選定之字線且可處於(例如)2V。
將一用於位元線459中之一者的讀取電路描繪為經由電晶體458而連接至該位元線，其由行解碼器312所供應之閘極電壓控制以便選擇或不選擇對應之位元線。電晶體458將該位元線連接至資料匯流排463。寫入電路460(其為系統控制邏輯330之一部分)連接至該資料匯流排。電晶體462連接至該資料匯流排且作為由箝位控制電路464(其為系統控制邏輯330之一部分)控制的箝位裝置來操作。電晶體462亦連接至一感測放大器466，該感測放大器466包括一資料鎖存器468。感測放大器466之輸出連接至一資料輸出端子(連接至系統控制邏輯330、控制器及/或主機)。寫入電路460亦連接至該感測放大器466及該資料鎖存器468。
當試圖讀取該可逆電阻切換元件之狀態時，首先以VREAD (例如，約2V)對所有字線加偏壓且所有位元線處於接地。接著將選定之字線拉至接地。舉例而言，此論述將假定選擇記憶體單元450以用於讀取。經由資料匯流排(藉由接通電晶體458)及箝位裝置(電晶體462，其接收~2V+VTH (該電晶體462之臨限電壓))而將一或多個選定之位元線459拉至VREAD 。該箝位裝置之閘極高於VREAD 但受控制以使該位元線保持接近VREAD 。在一種做法中，由選定之記憶體單元450經由電晶體462自感測放大器中之感測節點來拉電流。該感測節點可接收在高電阻率狀態電流與低電阻率狀態電流之間的參考電流。該感測節點對應於單元電流與參考電流之間的電流差而移動。感測放大器466藉由將所感測之電壓與參考讀取電壓相比較而產生資料輸出信號。若記憶體單元電流大於參考電流，則該記憶體單元處於低電阻率狀態且該感測節點處之電壓將低於該參考電壓。若該記憶體單元電流小於該參考電流，則該記憶體單元處於高電阻率狀態且該感測節點處之電壓將高於該參考電壓。來自該感測放大器466之輸出資料信號被鎖存於資料鎖存器468中。
回顧圖7，當處於該高電阻率狀態(見線400)時，若施加電壓VSET 及足夠電流，則該可逆電阻切換元件將被設置至低電阻率狀態。線404展示在施加VSET 時的行為。電壓將保持稍微恆定且電流將朝ISET_LIMIT 增加。在某一點，該可逆電阻切換元件將被設置且該裝置行為將基於線402。注意，在該可逆電阻切換元件在第一次被設置時，需要VF(形成電壓)來設置該裝置。此後，可使用VSET 。該形成電壓VF可大於VSET 。
當處於該低電阻率狀態(見線402)時，若施加電壓VRESET 及足夠電流(IRESET )，則該可逆電阻切換元件將被重置至高電阻率狀態。線406展示在施加VRESET 時的行為。在某一點，該可逆電阻切換元件將被重置且該裝置行為將基於線400。
在一實施例中，VSET 為約5V，VRESET 為約3V，ISET_LIMIT 為約5μA且IRESET 可高達30μA。
若電流在設置操作期間變得過高，則該可逆電阻切換元件有可能被設置且接著立即被重置(歸因於高電流)。在一些狀況下，該可逆電阻切換元件將在設置與重置之間搖擺。亦可能發生其他不可預測行為。
對於用於二極體之某一可重寫材料而言，若施加一固定電壓以使電阻自高切換至低(設置程序)，則可存在在切換時流經該材料之某一臨時峰值電流，該臨時峰值電流可向該材料提供足夠電力以改變至某一未知狀態並產生某一干擾。
且，若吾人僅施加一固定電壓以使該記憶體單元自低切換至高(在重置程序中)，則該記憶體單元上之電壓在切換時可能歸因於較高電阻而跳躍，且較高固定電壓將提供較高能量以使該材料跳躍至某一不良狀態且亦產生干擾。
一種做法係針對所有記憶體單元之設置程序施加一固定電壓。然而，執行該設置程序所需之電壓可歸因於製造變化、操作條件及其類似物而在記憶體單元間及在記憶體裝置間變化。舉例而言，程序/電力供應/溫度(PVT)變化及記憶體單元之不同位置可為因素。雖然可施加涵蓋所有變化及角部狀況(corner case)之足夠高的電壓，但此並非為最佳的，因為在切換時流經該材料之峰值電流亦將因此變得較高，其亦使該材料較易受不良干擾影響。
因此，提議將最低之可能電壓施加至該記憶體單元且同時偵測材料電阻切換。若偵測到該電阻切換，則將立即對該記憶體單元放電。此策略可最小化在切換時流經該材料之峰值電流，且可避免任何進一步不良材料特性改變。
此外，藉由利用如下文所描述之斜坡脈衝，可將恰好足夠之電壓提供至該記憶體單元(適應於PVT及單元位置變化)，以減小該記憶體單元發生不良改變的機會。
圖9a係一用以控制記憶體單元之設置程序之電路之一實施例的示意圖，且圖9b提供相關聯之信號位準對時間。可將本文中所提供之設置電路及重置電路選擇性地耦接至記憶體裝置中之記憶體單元。
該電路在節點901處接收處於電位VSUPPLY 之電力供應。一電流供應器906在路徑903中提供固定電流ILIMIT ，該路徑903經由pMOS(p通道MOSFET)電晶體902及904而被鏡射至路徑905。藉由在閘極節點處具有小圓圈之電晶體符號來描繪pMOS。藉由在閘極節點處無小圓圈之電晶體符號來描繪nMOS。該等pMOS電晶體902及904之汲極節點耦接至電力供應節點901，且其閘極節點耦接至彼此。汲極節點及源極節點可藉由電流方向(對於pMOS電晶體而言為自源極至汲極且對於nMOS電晶體而言為自汲極至源極)來區分。在圖中，通常，對於pMOS而言，源極在頂部且汲極在底部。對於nMOS而言，源極在底部且汲極在頂部。該pMOS電晶體902之汲極節點耦接至電流源906，且該pMOS電晶體904之汲極節點耦接至位元線915。該等源極節點耦接至節點901。
作為MOSFET之操作的回顧，圖9c描繪n型MOSFET(nMOS)之汲極電流(ID )對閘極至源極電壓(VGS )特性。一閘極控制電流的量。在空乏操作模式中，VGS <0，且在增強模式中，VGS >0V。圖9d描繪p型MOSFET(pMOS)之汲極電流對閘極至源極電壓特性。該特性基本上與nMOS之特性相反。在空乏操作模式中，VGS >0，且在增強模式中，VGS <0V。圖9e描繪MOSFET(pMOS或nMOS)之汲極電流對汲極至源極電壓特性。每一線係針對VGS 之恆定值而言，其中在nMOS之狀況下，VGS 自較低線處的負值增加至較高線處的正值。在pMOS之狀況下，VGS 自較高線處的負值增加至較低線處的正值。源極、汲極及閘極之電壓以及自源極至汲極之電流因此係相關的，且界定電晶體之給定操作點。
位元線915耦接至一選定之記憶體單元，該選定之記憶體單元由可變電阻926(RCELL )、二極體924及電容928(CCELL )表示。該位元線之電阻及電容分別由RBL 930與CBL 932表示。一預充電節點918在設置操作之預充電階段期間接收電壓VPRECHARGE ，而一節點920在整個設置操作中接收恆定電壓(諸如，2V)。該節點918耦接至nMOS電晶體922及916之閘極以在節點917處對該位元線預充電，且對電流峰值偵測器900中之線913預充電。一運算放大器910(諸如，運算跨阻抗放大器)包括一耦接至該位元線915之正(非反相)端子935及一耦接至該線913之負(反相)端子936。
該運算放大器910之輸出端經由一電晶體912而回饋至輸入端936，該電晶體912在一側耦接至一端子911處之VSUPPLY 且在另一側耦接至一電容器C1 (914)。該運算放大器之輸出端亦耦接至一反相器908，該反相器908將控制信號「Set_done」輸出至適當控制電路(諸如，圖6中之系統控制邏輯330)，以指示完成設置程序。當該運算放大器之輸出自高轉變至低時(亦即，當對負端子936之輸入轉變至超過對正端子935之輸入的位準時)，設置「Set_done」。雖然在實例實施方案中描繪MOSFET，但亦可使用其他FET電晶體或其他電晶體或其他切換組件。
在設置程序期間，當對記憶體單元電壓充電時，使用該電流源906來限制流經該記憶體單元之電流，且同時，該峰值偵測器900保持VBL (選定之位元線或選擇線之電壓)之最高電壓。一旦RCELL 自高切換至低(其意謂已發生設置程序)，則VBL 將開始下降。該運算放大器910將感測該下降，且Set_done將自低轉變至高。Set_done經由一路徑937耦接至一放電電晶體934以立即對該位元線915放電從而避免對經程式化之記憶體單元或其他記憶體單元的任何干擾。
亦參看圖9b，在一實例實施方案中設置程序可如下進行。在一位於t0與t1之間的預充電時段中，吾人藉由將VPRECHARGE 施加至節點918及將(例如)2V施加至節點920而將VBL 942預充電至VPRECHARGE 940。VPRECHARGE 可稍高於2V以說明電晶體922及916之臨限電壓(例如，VPRECHARGE =2V+VTH +Δ)，其中Δ係額外增量以確保電晶體922及916在預充電期間保持處於導電狀態。
在t1與t2之間，吾人使用電流限制器(ILIMIT )使VBL 自預充電位準斜坡變化。ILIMIT 944提供固定電流，但由pMOS 904提供之電流將使VBL 942在t1與t2之間以類似於斜坡之方式逐漸增加，因為ILIMIT >ICELL 。斜坡可為一持續地增加之連續斜坡或一遞增地增加之階梯斜坡。VSUPPLY 被固定於(例如)3V。ICELL 946在t1與t2之間亦將斜坡上升，因為ICELL =VBL /RCELL 。且在此時間期間，RCELL 948為大致恆定的。亦在t1與t2之間，峰值偵測器900將保持最高之VBL 。亦即，增加之VBL 被提供至該運算放大器910之正端子935，而固定電壓(例如，2V)則維持於該運算放大器910之負端子936處。
在t2，當VBL 超過特定電壓(稱作設置電壓)VSET 時，RCELL 948將自高切換至低。此使ICELL 在t2與t3之間臨時增加且變得大於ILIMIT 。注意，該等時段未必按比例繪製。VBL 停止斜坡上升且開始下降。偵測電路900在t3偵測到VBL 之下降且將Set_done設置至高，其用以藉由nMOS放電電晶體934來下拉VBL 。系統控制邏輯330藉由關閉ILIMIT 以不提供進一步之電流輸出來回應於Set_done。
具體言之，VBL 之下降使該運算放大器910之輸出自正極性(高)反相至負極性(低)或接近零位準，以使得該反相器908之輸出亦將自負或零輸出(低)反相至正輸出(高)。此表示Set_done 950得以設置，其使該放電電晶體934變得導電，從而將該位元線放電至接地(VBL =0V)。因為VBL 942下降，所以ICELL 946亦下降。
在圖9a中及在下文論述之其他電路中，可在系統控制邏輯電路330之控制下提供輸入，且亦可由電路330接收並處理輸出。
有利地，該記憶體單元一切換便對該位元線放電以避免產生干擾(諸如，單元之重置)。此外，因為設置程序適應於每一個別記憶體單元，所以在每一記憶體單元之最低可能值下完成該程序。
圖10a係一用以控制記憶體單元之重置程序之電路之一實施例的示意圖，且圖10b提供相關聯之信號位準對時間。一運算放大器1004包括一接收輸入電壓VIN 之正輸入端1021及一經由線1007接收回饋電壓之負端子1023，因此形成一運算放大器迴路。線1005上之運算放大器之輸出被提供至一pMOS 1006。該pMOS 1006之源極側經由一節點1002接收VSUPPLY ，而該pMOS 1006之汲極側耦接至一位元線1025。VIN 經由該運算放大器電路而基本上轉移至VBL 。該位元線1025耦接至一選定之記憶體單元，該選定之記憶體單元由一可變電阻1022(RCELL )、一二極體1020及一電容1024(CCELL )表示。該位元線之電阻及電容分別由RBL 1026及CBL 1028表示。
該運算放大器迴路經由該pMOS 1006而在位元線1025上產生單元電流ICELL 。當一開關1010閉合(變得導電)時，該運算放大器迴路亦經由一pMOS 1008而在感測線1011上產生單元電流ICELL 。該pMOS 1008之源極側經由該節點1002接收VSUPPLY ，而該pMOS 1008之汲極側經由該開關1010耦接至該感測線1011。
一電流峰值偵測器1014包括：一二極體1018，其經由一路徑1031耦接至一電晶體1016之閘極；及一反相器1012，其輸出係信號「Reset_done」，該信號「Reset_done」被提供至該系統控制邏輯電路330且經由一路徑1013而被提供至一放電電晶體1030。
如與設置程序一樣，重置程序將最低之可能電壓施加至該記憶體單元以達成重置，以使得存在較小的對該記憶體單元造成干擾的機會。
在一實例實施方案中，該重置程序如下進行。亦參看圖10b，VIN (1040)在t0開始自初始位準(例如，1.5V)斜坡上升。在t0，VBL 1041及ICELL 1044開始與VIN 一致地斜坡上升。
在t1，該開關1010閉合以使得ICELL 亦提供於該感測線1011上。可實施在該開關1010閉合時在t0與t1之間的延遲以允許該運算放大器迴路穩定化。可在一可能之實施方案中使用0.1μsec之實例延遲。一開關信號1042被設置為高，其指示開關為閉合的或為導電的。當該開關1010閉合時，VIN 之初始位準恰好足夠使該二極體1018為導電的。該感測線處之電壓VSENSE 1048在t1與t2之間為大體上恆定的。歸因於該二極體1018之導電性，電荷開始積聚於耦接至該電晶體1016之閘極的線1031上。該線1031上之電壓V1 1050及對應電流I1 1043(其在t1與t2之間與ICELL 相同)亦開始斜坡上升。
一旦VBL 及ICELL 增加至RCELL 1046自低切換至高的點，在t2，ICELL 1044便下降，但該電流峰值偵測器1014保持自該感測線1011汲取ICELL 之峰值。此幫助將輸出信號(Reset_done)維持為穩定的。VSENSE 1048亦自高下降至低(處於0V或接近0V)，從而使Reset_done被自低設置至高。Reset_done經由一路徑1013而被提供至一放電電晶體1030以立即對該位元線1025放電從而避免設置該記憶體單元。具體言之，當藉由Reset_done而使該nMOS 1030變得導電時，該線1005被上拉至與VSUPPLY 相同之位準以切斷該pMOS 1006。注意，只要該線1005被上拉至VSUPPLY ，VIN 便可在t3繼續增加或變得固定。
具體言之，該二極體1018及該nMOS 1016形成一峰值電流偵測器。當流經該感測線1011之電流增加時，V1 亦增加。當該電流達到峰值位準且開始變得較低時，V1 保持相同，因為電荷被捕獲於該二極體1018與該電晶體1016之間。結果，該nMOS 1016繼續自該感測線汲取峰值電流。此峰值電流大於降低之ICELL ，以使得當VSENSE 下降時，Reset_done變高。
圖11a係一用以控制記憶體單元之設置程序之電路之另一實施例的示意圖，且圖11b提供相關聯之信號位準對時間。此處之實施例可提供較快偵測及關閉，因為其不使用預充電階段。此外，不存在穩定性問題，因為未將運算放大器迴路用於偵測。一運算放大器迴路可變得不穩定，尤其係在選定之位元線中存在突然之電流改變的情況下。此處，將一源極隨耦器組態用於nMOS電晶體1106及1114。一運算放大器迴路包括一運算放大器1104、nMOS 1106及一回饋路徑1115。VIN 提供於該運算放大器1104之正輸入端1129處，且該線1115被提供至該運算放大器1104之負輸入端1140。
該運算放大器1104在一路徑1108上在nMOS 1106及1114之閘極處提供一共同電壓，以使得該等電晶體之源極處的電壓遵循該閘極處之電壓VSFG 。汲極位於該電晶體之相反側。一電流源1116提供流經該nMOS 1106之電流，其位準與流經nMOS 1114之電流之位準類似。此允許兩個nMOS之閘極至源極電壓VGS 為類似的，且允許線1115上之電壓大體上等於VIN 及VBL 。位元線1117上之VBL 遵循VSFG (路徑1108上之源極隨耦器閘極電壓)，該VSFG 又遵循VIN 。該nMOS電晶體1106之汲極經由路徑1132耦接至節點1102處之VSUPPLY 。該nMOS電晶體1114之汲極經由路徑1111耦接至一電流源1110。該電流源1110提供參考電流IREF ，且耦接至該節點1102。該位元線1117耦接至一選定之記憶體單元，該選定之記憶體單元由一可變電阻1122(RCELL )、一二極體1120及一電容1124(CCELL )表示。該位元線之電阻及電容分別由RBL 1118及CBL 1126表示。
一比較器1112包括一接收固定參考電壓VREF 之正輸入端1135及一接收路徑1113上之感測電壓VSENSE 的負輸入端。該比較器1112之輸出為Set_done信號，其指示已完成設置程序。該Set_done信號經由一路徑1127而被提供至一放電nMOS電晶體1128。
亦參看圖11b，VIN 1140在t0與t1之間斜坡上升。VSFG 1141、YBL 1142及ICELL 1146遵循VIN 。VSFG 可超過VBL 該nMOS 1114之臨限電壓。VSENSE 1144為大體上恆定的。RCELL 1148處於相對高之位準。在於t1發生設置之前，當RCEL L切換至低位準時，ICELL 歸因於RCELL 之高位準而小於IREF 。結果，VSENSE 接近VSUPPLY 且高於VREF 。此將比較器1112之輸出保持為低，因為當該負輸入端1146之量值大於該正輸入端1135之量值時，該輸出為低的。當發生設置時，在t1，RCELL 減小，從而使ICELL 增加至一超過IRE F之位準。
在t2，VSENSE 下降至低於VREF ，從而使Set_done信號1150變高。當Set_done變高時，使該放電電晶體1128變得導電以立即將該位元線1117放電至VBL =0V以使得可未發生干擾。注意，流經該nMOS 1114之電流由其VGS 理想地控制，而不管汲極至源極電壓VDS 如何改變。
圖12a係一用以控制記憶體單元之重置程序之電路之一實施例的示意圖，且圖12d提供相關聯之信號位準對時間。如前所述，不存在穩定性問題，因為未將運算放大器迴路用於偵測。該電路使用源極隨耦器組態以使該記憶體單元上之電壓斜坡上升而無任何迴路穩定性問題。且，吾人使用電容器C1 1216來使電流鏡(其包括pMOS電晶體1208及1212)之閘極電壓位準偏移以允許較低之所需電力供應電壓。此外，發生二階段程序，其包括電容器電壓降之初始化程序。電壓降之量值可類似於pMOS臨限電壓之量值，以使得當pMOS 1208及1212充當電流鏡以在第二階段中偵測重置時VSENSE 可對程序變化較強健。
一運算放大器迴路包括一運算放大器1220、一nMOS 1222及一回饋路徑1221。VIN 被提供於該運算放大器1220之正輸入端1253處，且線1221被提供至該運算放大器1220之負輸入端1255。
該運算放大器1220在路徑1224上在nMOS 1222及1226之閘極處提供一共同電壓，以使得在該等電晶體之源極處之電壓遵循閘極處之電壓VSFG 。一電流源1228提供流經該nMOS 1222之電流，其位準與流經該nMOS 1226之電流之位準類似。此允許兩個nMOS之閘極至源極電壓VGS 為類似的，且允許線1221上之電壓大體上等於VIN 及VBL 。位元線1227上之VBL 遵循VSFG (路徑1224上之源極隨耦器閘極電壓)，該VSFG 又遵循VIN 。該nMOS電晶體1222之汲極經由路徑1203耦接至節點1202處之VSUPPLY 。當開關1204A閉合(變得導電)時，該nMOS電晶體1226之汲極經由路徑1215耦接至VSUPPLY ，或耦接至該pMOS 1208之源極且耦接至該電容器C1 1216。該pMOS 1208之汲極經由一開關1206B耦接至該節點1202。線1210上之pMOS之閘極耦接至該pMOS 1212之閘極(以形成一對鏡電晶體)且耦接至該電容器1216之一側。該電容器1216亦經由一開關1218A耦接至該pMOS 1212之一汲極且耦接至一感測線1213。
該感測線1213可經由nMOS電晶體1230與1232、路徑1233、開關1234A及開關1236B作為電流源1214之鏡而耦接。該感測線1213亦可經由一開關1238B耦接至一電流峰值偵測器1241，該電流峰值偵測器1241類似於圖10a之峰值偵測器1014。該電流峰值偵測器1241包括：一二極體1242，其經由一路徑1257耦接至一電晶體1244之閘極，且經由一開關1246A耦接至接地；及一反相器1240，其輸出為信號「Reset_done」，該信號「Reset_done」被提供至系統控制邏輯電路330且經由一路徑1243而被提供至一放電電晶體1248。
該位元線1227耦接至一選定之記憶體單元，該選定之記憶體單元由一可變電阻1258(RCELL )、一二極體1256及一電容1254(CCELL )表示。該位元線之電阻及電容分別由RBL 1250與CBL 1252來表示。
可以兩個階段發生重置程序，其中由以「A」結束之參考數字表示的開關在第一階段中為閉合的(導電的)，且在第二階段為斷開的(非導電)。類似地，由以「B」結束之參考數字表示的開關在第一階段中為斷開的(非導電的)且在第二階段中為閉合的(導電)。
圖12b描繪在第一操作階段中之圖12a之電路。VIN 1260被提供至該運算放大器迴路以針對該源極隨耦器nMOS 1226之閘極電壓而在線1224上產生VSFG 1262，以使得VBL 1264遵循VSFG 1262。VSFG 超過VBL 該nMOS 1226之臨限電壓及一額外增量(Δ)。因此，VBL 遵循VIN 。
亦參看圖12d，在重置程序之第一階段中，在t0與t1之間，「A」開關控制信號1276指示吾人使「A」開關變得導電，且「B」開關控制信號1278指示吾人使「B」開關變得非導電。藉由控制此等開關，吾人可將VSENSE1 1270上拉至電力供應電壓VSUPPLY ，且使線1210上之VPBIAS 1271遵循VSUPPLY 而處於一等於VSUPPLY 減去該pMOS 1212之臨限電壓及額外增量(Δ)的位準。在此階段中，VSENSE2 1272等於VPBIAS 。跨越C1 1216發生電壓降，其等於該pMOS 1212之臨限電壓加額外增量(Δ)。且，該電流源1214之參考電流IREF 經由nMOS電晶體1230及1232而被鏡射至線1213。
圖12c描繪在第二操作階段中之圖12a之電路。亦參看圖12d，在重置程序之第二階段中，在t1之後，「A」開關控制信號1276指示吾人使「A」開關變得非導電，且「B」開關控制信號1278指示吾人使「B」開關變得導電。
輸入電壓VIN 1260斜坡上升。歸因於該nMOS 1226之源極隨耦器配置，VBL 亦將斜坡上升，如ICELL 1266將斜坡上升一樣。且，pMOS 1208與作為位準偏移器之C1 將提供增加之ICELL 且作為電流鏡將ICELL 複製至該pMOS 1212以在線1213上將ICELL 作為對該電流峰值偵測器1241之輸入來提供。將由該電流峰值偵測器1241追蹤此電流。一旦該記憶體單元得以重置，在t2，RCELL 1268便跳躍至較高位準，且ICELL 1266自I1 之峰值下降。該電流峰值偵測器1241感測反向點且將該信號Reset_done 1280設置為高。Reset_done經由路徑1243而被提供至一nMOS放電電晶體1248以立即對該位元線1227放電(見圖12d中之曲線1264處的VBL )從而避免任何進一步干擾。該峰值偵測器1241如結合圖10a之峰值偵測器1014所論述而操作。
特定言之，當該開關1238B閉合時，VIN 之初始位準恰好足夠使該二極體1242為導電的。該感測線處之電壓VSENSE2 1272在t1與t2之間為大體上恆定的。歸因於該二極體1242之導電性，電荷開始積聚於耦接至該電晶體1244之閘極的線1257上。該線1257上之電壓V1 1272(圖12d)及對應電流I1 1265(其在t1與t2之間與ICELL 相同)亦開始斜坡上升。一旦VBL 及ICELL 增加至RCELL 1258自低切換至高的點，在t2，ICELL 1266便下降，但該電流峰值偵測器1241保持自該感測線1213汲取ICELL 之峰值。VSENSE2 1272亦自高下降至低(處於0V或接近0V)，從而使Reset_done由反相器1240自低設置至高。
為理解由電路達成之電力減少，注意，對於pMOS電晶體1208及1212而言，閘極電壓VG 可低於源極電壓VS =VSUPPLY 。亦即，VGS (=VG -VS )<0，在該狀況下，pMOS電晶體以空乏操作模式操作。
具體言之，VG =VSUPPLY -VTH ，其中VTH 係該pMOS 1212之臨限電壓。為達成此，吾人選擇C1 ，以使得VC1 =VTH 。實務上，VG 可比VS 低一額外delta(Δ)以確保該pMOS 1212保持為導電的。因此，VC1 =VTH +Δ。此允許吾人避免對VSUPPLY 之增加，該增加將為在使用nMOS電晶體的情況下另外所需，其需要VGS >0以使該電晶體保持處於導電狀態。
已出於說明及描述之目的呈現本發明之以上詳細描述。其並不意欲為徹底的或將本發明限制至所揭示之精確形式。鑒於以上教示，許多修改及變化係可能的。選擇所描述之實施例以便最好地解釋本發明之原理及其實際應用以藉此使熟習此項技術者能夠在各種實施例中且藉由如適合於所預期之特定使用之各種修改來最好地使用本發明。意欲本發明之範疇由隨附之申請專利範圍來界定。
100．．．記憶體單元
102．．．可逆電阻切換元件
104．．．導引元件
106．．．第一導體
108．．．第二導體
113．．．障壁層
114．．．記憶體陣列
116．．．單石三維陣列
118．．．第一記憶體層級
120．．．第二記憶體層級
130．．．金屬氧化物可逆電阻率切換材料
132．．．電極
134．．．電極
142．．．重摻雜型n+多晶矽區域
144．．．輕摻雜型或純質多晶矽區域
146．．．重摻雜型p+多晶矽區域
150．．．記憶體單元
300．．．記憶體系統
302．．．記憶體陣列
306．．．行控制電路之輸入端/輸出端
308．．．列控制電路之輸出端
310．．．行控制電路
312．．．行解碼器
314．．．陣列端子接收器或驅動器
316．．．區塊選擇電路
318．．．感測放大器
320．．．列控制電路
322．．．列解碼器
324．．．陣列端子驅動器
326．．．區塊選擇電路
330．．．系統控制邏輯
400．．．線
402．．．線
404．．．線
406．．．線
447．．．字線
449．．．字線
450．．．記憶體單元
452．．．記憶體單元
454．．．記憶體單元
456．．．記憶體單元
457．．．位元線
458．．．電晶體
459．．．位元線
460．．．寫入電路
461．．．讀取電路
462．．．電晶體
463．．．資料匯流排
464．．．箝位控制電路
466．．．感測放大器
468．．．資料鎖存器
900．．．電流峰值偵測器
901．．．運算放大器
902．．．pMOS電晶體
903．．．路徑
904．．．pMOS電晶體
905．．．路徑
906．．．電流供應器/電流源
908．．．反相器
910．．．運算放大器
911．．．端子
912．．．電晶體
913．．．線
914．．．電容器C1
915．．．位元線
916．．．電晶體
917．．．節點
918．．．節點
920．．．節點
922．．．電晶體
924．．．可逆電阻切換元件/二極體
926．．．可逆電阻切換元件
928．．．可逆電阻切換元件
930．．．RBL
932．．．CBL
934．．．放電電晶體
935．．．正端子
936．．．負端子
937．．．路徑
940．．．VPRECHARGE
942．．．VBL
944．．．ILIMIT
946．．．ICELL
948．．．RCELL
950．．．Set_done信號
1002．．．節點
1004．．．運算放大器
1005．．．線
1006．．．pMOS電晶體
1007．．．線
1008．．．pMOS電晶體
1010．．．開關
1011．．．感測線
1012．．．反相器
1013．．．路徑
1014．．．電流峰值偵測器
1016．．．nMOS電晶體
1018．．．二極體
1020．．．可逆電阻切換元件/二極體
1021．．．正輸入端
1022．．．可變電阻
1023．．．負端子
1024．．．電容
1025．．．位元線
1026．．．RBL
1028．．．CBL
1030．．．放電電晶體
1031．．．線
1040．．．VIN
1041．．．VBL
1042．．．開關信號
1043．．．對應電流I1
1044．．．ICELL
1046．．．RCELL
1048．．．VSENSE
1050．．．電壓
1102．．．節點
1104．．．運算放大器
1106．．．第二電晶體
1108．．．路徑
1110．．．電流源
1111．．．路徑
1112．．．比較器
1113．．．路徑
1114．．．nMOS電晶體
1115．．．回饋路徑
1116．．．電流源
1117．．．位元線
1118．．．RBL
1120．．．可逆電阻切換元件
1122．．．可逆電阻切換元件
1124．．．可逆電阻切換元件
1126．．．CBL
1127．．．路徑
1128．．．nMOS電晶體
1129．．．第一輸入端子
1132．．．路徑
1135．．．正輸入端
1140．．．VIN
1141．．．VSFG
1142．．．VBL
1144．．．VSENSE
1146．．．ICELL
1148．．．RCELL
1150．．．Set_done信號
1202．．．節點
1203．．．路徑
1204A．．．開關
1206B．．．開關
1208．．．pMOS電晶體
1210．．．線
1212．．．pMOS電晶體
1213．．．感測線
1214．．．電流源
1215．．．汲極
1216．．．電荷儲存組件
1218A．．．第一開關
1220．．．運算放大器
1221．．．回饋路徑
1222．．．nMOS電晶體
1224．．．路徑
1226．．．nMOS電晶體
1227．．．位元線
1228．．．電流源
1230．．．nMOS電晶體
1232．．．nMOS電晶體
1233．．．路徑
1234A．．．開關
1236B．．．開關
1238B．．．開關
1240．．．反相器
1241．．．電流峰值偵測器
1242．．．二極體
1243．．．路徑
1244．．．電晶體
1246A．．．開關
1248．．．放電電晶體
1250．．．RBL
1252．．．CBL
1253．．．第一輸入端子
1254．．．可逆電阻切換元件
1255．．．負輸入端
1256．．．可逆電阻切換元件
1257．．．路徑
1258．．．可逆電阻切換元件
1260．．．VIN
1262．．．VSFG
1264．．．VBL
1265．．．對應電流I1
1266．．．ICELL
1268．．．RCELL
1270．．．VSENSE1
1271．．．VPBIAS
1272．．．VSENSE2
1276．．．「A」開關控制信號
1278．．．「B」開關控制信號
1280．．．信號Reset_done
圖1係一具有可逆電阻切換元件之記憶體單元之一實施例的簡化透視圖。
圖2係由複數個圖1之記憶體單元形成之第一記憶體層級之一部分的簡化透視圖。
圖3係三維記憶體陣列之一部分的簡化透視圖。
圖4係三維記憶體陣列之一部分的簡化透視圖。
圖5係一具有可逆電阻切換元件之記憶體單元之另一實施例的簡化透視圖。
圖6係一記憶體系統之一實施例之方塊圖。
圖7係描繪可逆電阻切換元件之I-V特性的圖表。
圖8描繪一用於讀取記憶體單元之狀態的電路。
圖9a係一用以控制記憶體單元之設置程序之電路之一實施例的示意圖，且圖9b提供相關聯之信號位準對時間。
圖9c描繪n型MOSFET之汲極電流對閘極至源極電壓特性。
圖9d描繪p型MOSFET之汲極電流對閘極至源極電壓特性。
圖9e描繪MOSFET之汲極電流對汲極至源極電壓特性。
圖10a係一用以控制記憶體單元之重置程序之電路之一實施例的示意圖，且圖10b提供相關聯之信號位準對時間。
圖11a係一用以控制記憶體單元之設置程序之電路之另一實施例的示意圖，且圖11b提供相關聯之信號位準對時間。
圖12a係一用以控制記憶體單元之重置程序之電路之另一實施例的示意圖，且圖12d提供相關聯之信號位準對時間。
圖12b描繪在第一操作階段中之圖12a之電路。
圖12c描繪在第二操作階段中之圖12a之電路。
1202．．．節點
1203．．．路徑
1204A．．．開關
1206B．．．開關
1208．．．pMOS電晶體
1210．．．線
1212．．．pMOS電晶體
1213．．．感測線
1214．．．電流源
1215．．．汲極
1216．．．電荷儲存組件
1218A．．．開關
1220．．．運算放大器
1221．．．回饋路徑
1222．．．nMOS電晶體
1224．．．路徑
1226．．．nMOS電晶體
1227．．．位元線
1228．．．電流源
1230．．．nMOS電晶體
1232．．．nMOS電晶體
1233．．．路徑
1234A．．．開關
1236B．．．開關
1238B．．．開關
1240．．．反相器
1241．．．電流峰值偵測器
1242．．．二極體
1243．．．路徑
1244．．．電晶體
1246A．．．開關
1248．．．放電電晶體
1250．．．RBL
1252．．．CBL
1253．．．第一輸入端子
1254．．．可逆電阻切換元件
1255．．．負輸入端
1256．．．可逆電阻切換元件
1257．．．路徑
1258．．．可逆電阻切換元件

Claims (20)

  1. 一種用於偵測一用於一記憶體裝置中之一可逆電阻切換元件之設置程序的設備，其包含：一位元線(915)，其耦接至該可逆電阻切換元件(924、926、928)；一電流供應器(906)，該位元線作為該電流供應器之一電流鏡而連接，該電流供應器使該位元線之一電壓(Vbl)斜坡上升直至該位元線之該電壓足以將該可逆電阻切換元件之一電阻切換至一較低位準為止；及一峰值偵測器(900)，其耦接至該位元線，該峰值偵測器偵測該可逆電阻切換元件之該電阻何時切換。
  2. 如請求項1之設備，其進一步包含：一預充電電路(916、918、920、922)，其在該位元線之該電壓斜坡上升之前對該位元線預充電。
  3. 如請求項2之設備，其中：該峰值偵測器包含一運算放大器(910)，該運算放大器之一第一輸入端子(935)耦接至該位元線，且當該可逆電阻切換元件之該電阻切換時，該運算放大器之一輸出信號被反相(908)；及當對該位元線預充電時，該預充電電路對該運算放大器之一第二輸入端子(936)預充電。
  4. 如請求項1之設備，其進一步包含：一放電電晶體(934)，其係回應於該峰值偵測器，當該峰值偵測器之一輸出信號被反相時，該放電電路對該位 元線放電。
  5. 一種用於偵測一用於一記憶體裝置中之一可逆電阻切換元件之重置程序的設備，其包含：一運算放大器(1004)，一斜坡上升電壓(Vin)被輸入至該運算放大器之一第一輸入端子(1021)；一位元線(1025)，其耦接至該可逆電阻切換元件(1020、1022、1024)；該運算放大器在該位元線中產生一電壓(Vbl)，該電壓(Vbl)與該斜坡上升電壓一致地增加直至該位元線中之該電壓達到一足以將該可逆電阻切換元件之一電阻切換至一較高位準的位準為止；一感測線(1011)，該運算放大器在該感測線中產生一電流(Icell)，該電流(Icell)與該斜坡上升電壓一致地增加直至該可逆電阻切換元件之該電阻切換至一較高位準為止；一峰值偵測器(1014)，其耦接至該感測線，該峰值偵測器偵測該可逆電阻切換元件之該電阻何時切換，且包括在該可逆電阻切換元件切換之前及之後自該感測線汲取電流的電路(1016、1018、1031)。
  6. 如請求項5之設備，其中：在該電流達到一峰值位準之後，該電路在該峰值位準下自該感測線汲取該電流。
  7. 如請求項5之設備，其中：該電路包括：一電晶體(1016)，其耦接於該感測線 (1011)與接地之間；及一組件(1018)，其耦接至該感測線並在該電晶體之一閘極處保持一電荷以在該可逆電阻切換元件切換之前及之後自該感測線汲取電流。
  8. 如請求項5之設備，其中：該感測線上之一電壓為大體上恆定的，而該感測線中之該電流增加直至達到一峰值位準為止，此後，該感測線上之該電壓下降。
  9. 如請求項5之設備，其進一步包含：該感測線中之一開關(1010)，在當該斜坡上升電壓首先輸入至該運算放大器之該第一輸入端子時的一時間之後的一預定延遲之後，該開關變得導電。
  10. 一種用於偵測一用於一記憶體裝置中之一可逆電阻切換元件之設置程序的設備，其包含：一運算放大器(1104)，一斜坡上升電壓(Vin)被輸入至該運算放大器之一第一輸入端子(1129)；一第一電晶體(1114)，其具有一耦接至該運算放大器之閘極，該運算放大器在該閘極處提供一電壓(Vsfg)，該第一電晶體之一源極處的一電壓遵循該閘極處之該電壓；一位元線(1117)，其耦接至該可逆電阻切換元件(1120、1122、1124)且耦接至該第一電晶體之該源極；及一比較器(1112)，其具有一耦接至該第一電晶體之一汲極(1111)的第一輸入端子(1113)及一接收一固定參考電壓(Vref)之第二輸入端子(1135)。
  11. 如請求項10之設備，其中：當該斜坡上升電壓被輸入至該運算放大器(1104)之該第一輸入端子(1129)時，該位元線處之該電壓(Vbl)斜坡上升直至其達到一足以將該可逆電阻切換元件之一電阻切換至一較低位準的位準為止，此時，該第一電晶體之該汲極(1111)處的一電壓(Vsense)下降至低於該固定參考電壓之一位準，藉此使該比較器(1112)之一輸出信號反相。
  12. 如請求項10之設備，其進一步包含：一參考電流源(1110)，其耦接至該第一電晶體(1114)之該源極。
  13. 如請求項10之設備，其進一步包含：一第二電晶體(1106)，其具有一耦接至該運算放大器(1104)之閘極；及一電流源(1116)，其耦接至該第二電晶體之一源極。
  14. 一種用於偵測一用於一記憶體裝置中之一可逆電阻切換元件之重置程序的設備，其包含：一運算放大器(1220)，一斜坡上升電壓(Vin)被輸入至該運算放大器之一第一輸入端子(1253)；一第一電晶體(1226)，其具有一耦接至該運算放大器之閘極，該運算放大器在該閘極處提供一電壓(Vsfg)，該第一電晶體之一源極處的一電壓遵循該閘極處之該電壓；一位元線(1227)，其耦接至該可逆電阻切換元件 (1254、1256、1258)且耦接至該第一電晶體之該源極；一感測線(1213)，其作為該位元線之一鏡而連接；及一峰值偵測器(1241)，其耦接至該感測線以偵測該可逆電阻切換元件之一電阻何時切換至一較高位準。
  15. 如請求項14之設備，其中：該感測線經由一對鏡pMOS電晶體(1208、1212)作為該位元線之該鏡而連接，該等鏡pMOS電晶體之閘極經由一電荷儲存組件(1216)而耦接至該第一電晶體(1226)之一汲極(1215)。
  16. 如請求項15之設備，其進一步包含：至少一第一開關(1218A)，其經控制以在該斜坡上升電壓被輸入至該運算放大器之該第一輸入端子之前對該電荷儲存組件(1216)充電。
  17. 如請求項14之設備，其中：該感測線(1213)經由一對pMOS鏡電晶體(1208、1212)作為該位元線之該鏡而連接，每一pMOS鏡電晶體藉由一負閘極至源極電壓而處於一導電狀態。
  18. 如請求項14之設備，其中：該峰值偵測器(1241)包含一耦接至該感測線之反相器(1240)，當該可逆電阻切換元件之該電阻切換至該較高位準時，該反相器之一輸出被反相。
  19. 如請求項14之設備，其進一步包含：耦接至該感測線之電路(1242、1244、1246A、1257)，其在該可逆電阻切換元件之該電阻切換至該較高 位準之後，在電流達到一峰值位準下自該感測線汲取該電流。
  20. 如請求項14之設備，其中：該運算放大器產生一斜坡上升輸出電壓(Vsfg)，該位元線中之一電壓(Vbl)與該斜坡上升輸出電壓一致地斜坡上升直至該位元線中之該電壓達到一足以將該可逆電阻切換元件之該電阻切換至該較高位準的位準為止，該感測線中之一電壓(Vsense2)與該斜坡上升輸出電壓一致地斜坡上升，此後該感測線中之該電壓下降。
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