KR20110093994A - 가역적 저항 스위칭 소재를 위한 셋 및 리셋 검출 회로들 - Google Patents

가역적 저항 스위칭 소재를 위한 셋 및 리셋 검출 회로들 Download PDF

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Abstract

메모리 디바이스에서 가역적 저항-스위칭 메모리 소자(reversible resistance-switching memory element)에 대한 셋(set) 또는 리셋(reset) 프로세스를 수행하기 위한 회로이다. 램프형(ramp) 전압이 메모리 셀에 인가되고 셋 또는 리셋 프로세스가 완료되는 즉시 전압이 방전되어 메모리 셀에서 생길 수 있는 교란(disturb)을 피할 수 있도록 그 상태가 끊임없이 모니터링된다. 하나의 셋 회로는 전류원(current source)을 이용하여 전압을 램프시키면서 오피-앰프 루프(op-amp loop)를 이용하여 전류 피크(current peak)를 검출한다. 하나의 리셋 회로는 오피-앰프 루프를 이용하여 전압을 램프시키면서 출력 신호를 안정하게 유지하기 위해 피크 전류로 전류를 계속 끌어옴으로써 전류 피크를 검출한다. 또 다른 셋 회로는 오피-앰프와 소오스-팔로워(source-follower) 구성을 이용하여 전압을 램프시킨다. 또 다른 리셋 회로는 전력 소모를 감소시키기 위해 레벨 쉬프트(level shift)시키는 소오스-팔로워 구성과 오피-앰프 루프를 이용하여 전압을 램프시킨다. 더 빠른 검출과 차단(shutoff) 및 안정된 동작이 달성된다.

Description

가역적 저항 스위칭 소재를 위한 셋 및 리셋 검출 회로들{SET AND RESET DETECTION CIRCUITS FOR REVERSIBLE RESISTANCE SWITCHING MEMORY MATERIAL}
본 출원은 2008년 10월 6일에 출원된 미국 가특허출원(provisional patent application) 제61/103,225호에 대한 우선권을 주장하며, 상기 출원은 본 명세서에서 참조로서 포함된다.
본 발명은 데이터 저장 기술에 관한 것이다.
가역적 저항-스위칭 동작(reversible resistance-switching behaviour)을 보여주는 것에는 다양한 소재들이 있다. 이들 소재들에는 칼코제나이드(chalcogenide), 카본 폴리머(carbon polymer), 페로브스카이트(perovskite), 및 일정한 금속 산화물(metal oxide)과 질화물(nitride)들이 포함된다. 구체적으로, 오직 하나의 금속만을 포함하고 신뢰성있는 가역적 저항 스위칭 동작을 보여주는 금속 산화물과 질화물들이 있다. Pagnia과 Sotnick에 의해 저술된 "Bistable Switching in Electroformed Metal-Insulator-Metal Device," Phys. Stat. Sol. (A) 108, 11-65 (1988)에서 서술되어 있는 것처럼, 이 그룹에는, 예컨대 NiO, Nb2O5, TiO2, HfO2, Al2O3, MgOx, CrO2, VO, BN, 및 AlN이 포함된다. 이들 소재들 중 하나의 층은 초기 상태, 예컨대 상대적으로 저-저항(low-resistance) 상태로 형성될 수 있다. 충분한 전압을 가하면, 소재는 안정한 고-저항(high-resistance) 상태로 스위칭한다. 이 저항 스위칭은 가역적이어서 그 뒤에 적절한 전류나 전압을 가하면 저항-스위칭 소재를 안정한 저-저항 상태로 되돌리는 역할을 할 수 있다. 이 변환은 여러번 반복될 수 있다. 일부 소재들에 대해서는, 초기 상태가 저-저항이 아니라 고-저항이다. 셋 프로세스(set process)는 고-저항에서 저-저항으로 소재를 스위칭시키는 것을 지칭할 수 있는 반면, 리셋 프로세스(reset process)는 저-저항에서 고-저항으로 소재를 스위칭시키는 것을 지칭할 수 있다.
이들 가역적 저항-스위칭 소재들은 비휘발성 메모리 어레이들에서의 용도로 관심을 받고 있다. 하나의 저항 상태는 예컨대 데이터 "0"에 해당될 수 있는 반면, 다른 저항 상태는 데이터 "1"에 해당된다. 이들 소재 중 일부는 둘 이상의 안정한 저항 상태들을 가질 수 있다.
가역적 저항-스위칭 소재로부터 형성된 저장 소자들이나 셀(cell)들을 가지는 비휘발성 메모리들이 알려져 있다. 예를 들면, 2005년 5월 9일 출원된 "Rewriteable Memory Cell Comprising A Diode And A Resistance-Switching Material"이라는 제목의 미국특허출원공개 제2006/0250836호에서 금속 산화물이나 금속 질화물과 같은 가역적 저항-스위칭 소재와 직렬 연결된 다이오드(diode)를 포함하는 재기록가능한(rewriteable) 비휘발성 메모리 셀이 서술되어 있으며, 상기 특허 문헌은 본 명세서에서 전체로서 참조되어 포함된다.
하지만, 스위칭 프로세스를 제어하는 것은 문제가 될 수 있다. 예를 들면, 불충분한 전압이 가해지면, 셀의 상태가 바뀌지 않을 수 있다. 다른 한편으로, 불필요하게 높은 전압이 하나의 셀에 가해지면, 다른 셀들은 교란(disturb)될 수 있고 예기치않게 상태들이 바뀔 수 있다. 게다가, 제조 과정에서의 편차들로 인해, 서로 다른 메모리 셀들이 서로 다른 인가 전압들에서 스위칭할 수도 있다.
메모리 디바이스(memory device)에서 가역적 저항-스위칭 소자(reversible resistance-switching element)에 대한 셋(set) 및 리셋(reset) 프로세스들을 검출하기 위한 장치들이 소개된다.
한 실시예에서는, 메모리 디바이스에서 가역적 저항-스위칭 소자에 대한 셋 프로세스를 검출하기 위한 장치는 가역적 저항-스위칭 소자에 연결되는 비트 라인을 포함한다. 또한 전류 공급원(current supply)이 제공된다. 비트 라인이 전류 공급원의 전류 미러(current mirror)로서 연결되고, 전류 공급원은 비트 라인의 전압이 가역적 저항-스위칭 소자의 저항을 하위 레벨로 스위칭시키기에 충분할 때까지 비트 라인의 전압을 램프 업(ramp up)하도록 만든다. 피크 검출기(peak detector)가 비트 라인에 연결된다. 피크 검출기는 저항-스위칭 소자의 저항이 스위칭하는 때를 검출한다.
또 다른 실시예에서는, 메모리 디바이스에서 가역적 저항-스위칭 소자에 대한 리셋 프로세스를 검출하기 위한 장치가 연산 증폭기(operational amplifier)를 포함하며, 이 연산 증폭기에서 램프 업되는 전압이 연산 증폭기의 제1 입력단에 입력된다. 비트 라인이 가역적 저항-스위칭 소자에 연결된다. 연산 증폭기는 비트 라인에서 전압을 생성하고, 비트 라인에서의 전압이 저항-스위칭 소자의 저항을 상위 레벨로 스위칭시키기에 충분한 레벨에 도달할 때까지 비트 라인에서의 전압이 램프 업되는 전압을 따라 증가한다. 감지 라인(sense line)이 또한 제공되며, 여기서 연산 증폭기는 저항-스위칭 소자의 저항이 상위 레벨로 스위칭할 때까지 램프 업되는 전압을 따라 증가하는 전류를 감지 라인에서 생성한다. 피크 검출기가 감지 라인에 연결된다. 피크 검출기는 저항-스위칭 소자의 저항이 스위칭하는 때를 검출하고, 저항-스위칭 소자가 스위칭하기 전후에 감지 라인으로부터 전류를 끌어오는 회로를 포함한다.
또 다른 실시예에서는, 셋 프로세스를 검출하기 위한 장치에 연산 증폭기가 포함되며, 램프 업되는 전압이 연산 증폭기의 제1 입력단에 입력된다. 제1 트랜지스터는 연산 증폭기에 연결되는 게이트를 가진다. 연산 증폭기는 게이트에서 전압을 제공하고, 제1 트랜지스터의 소오스에서의 전압은 게이트에서의 전압을 따른다. 비트 라인이 가역적 저항-스위칭 소자에 연결되고 제1 트랜지스터의 소오스에 연결된다. 비교기(comparator)는 제1 트랜지스터의 드레인에 연결되는 제1 입력단과 고정 기준 전압을 받는 제2 입력단을 가진다.
또 다른 실시예에서는, 리셋 프로세스를 검출하기 위한 장치에 연산 증폭기가 포함되며, 램프 업되는 전압이 연산 증폭기의 제1 입력단으로 입력된다. 제1 트랜지스터는 연산 증폭기에 연결되는 게이트를 가진다. 연산 증폭기는 게이트에서 전압을 제공하고, 제1 트랜지스터의 소오스에서의 전압은 게이트에서의 전압을 따른다. 비트 라인이 가역적 저항-스위칭 소자에 그리고 제1 트랜지스터의 소오스에 연결된다. 감지 라인이 비트 라인의 미러로서 연결된다. 가역적 저항-스위칭 소자의 저항이 상위 레벨로 스위칭하는 때를 검출하기 위해 피크 검출기가 감지 라인에 연결된다.
해당되는 방법들, 시스템들, 및 본 명세서에서 제공되는 방법들을 수행하기 위한 실행가능한 코드를 가지는 컴퓨터나 프로세서에서 판독가능한 저장 장치들도 또한 제공될 수 있다.
도 1은 가역적 저항-스위칭 소자를 갖는 메모리 셀의 한 실시예에 대한 간략화된 투시도(perspective view)이다.
도 2는 복수의 도 1의 메모리 셀들로부터 형성되는 제1 메모리 레벨의 일부에 대한 간략화된 투시도이다.
도 3은 삼차원 메모리 어레이의 일부에 대한 간략화된 투시도이다.
도 4는 삼차원 메모리 어레이의 일부에 대한 간략화된 투시도이다.
도 5는 가역적 저항-스위칭 소자를 갖는 메모리 셀의 또 다른 실시예에 대한 간략화된 투시도이다.
도 6은 메모리 시스템의 한 실시예에 대한 블록도이다.
도 7은 가역적 저항-스위칭 소자의 I-V 특성들을 도시한 그래프이다.
도 8은 메모리 셀의 상태를 읽기 위한 회로를 도시한 것이다.
도 9a는 메모리 셀의 셋 프로세스(set process)를 제어하는데 이용되는 회로의 한 실시예에 대한 도식이고, 도 9b는 시간에 대한 관련 신호 레벨들을 제공한다.
도 9c는 n-타입 MOSFET에 대한 드레인 전류 대 게이트-소오스 전압 특성을 도시한 것이다.
도 9d는 p-타입 MOSFET에 대한 드레인 전류 대 게이트-소오스 전압 특성을 도시한 것이다.
도 9e는 MOSFET에 대한 드레인 전류 대 게이트-소오스 전압에 대한 특성을 도시한 것이다.
도 10a는 메모리 셀의 리셋 프로세스를 제어하는데 이용되는 회로의 한 실시예에 대한 도식이고, 도 10b는 시간에 대한 관련 신호 레벨들을 제공한다.
도 11a는 메모리 셀의 셋 프로세스를 제어하는데 이용되는 회로의 또 다른 실시예에 대한 도식이고, 도 11b는 시간에 대한 관련 신호 레벨들을 제공한다.
도 12a는 메모리 셀의 리셋 프로세스를 제어하는데 이용되는 회로의 또 다른 실시예에 대한 도식이고, 도 12d는 시간에 대한 관련 신호 레벨들을 제공한다.
도 12b는 동작의 제1 단계에서 도 12a의 회로를 도시한 것이다.
도 12c는 동작의 제2 단계에서 도 12a의 회로를 도시한 것이다.
가역적 비저항-스위칭 소자(reversible resistivity-switching element)를 갖는 메모리 셀들을 포함하는 메모리 시스템이 제공된다. 가역적 저항-스위칭 소자들에 대한 저항의 설정을 제어하기 위한 다양한 회로들과 방법들이 개시된다.
도 1은 제1 전도체(106)와 제2 전도체 사이에서 스티어링 소자(steering element)(104)와 직렬로 연결되는 가역적 저항-스위칭 소자(102)를 포함하는 메모리 셀(100)의 한 실시예에 대한 간략화된 투시도이다.
가역적 저항-스위칭 소자(102)는 둘 이상의 상태들 사이에서 가역적으로 스위칭될 수 있는 비저항을 가지는 가역적 비저항-스위칭 소재(material)(130)를 포함한다. 예를 들면, 가역적 비저항-스위칭 소재는 제조시에는 초기의 고-비저항(high-resistivity) 상태에 있을 수 있고, 제1 전압 및/또는 전류를 인가하면 저-비저항(low-resistivity) 상태로 스위칭할 수 있다. 제2 전압 및/또는 전류를 인가하면 가역적 비저항-스위칭 소재를 고-비저항 상태로 되돌릴 수 있다. 그 대신에, 가역적 저항-스위칭 소재가 제조시에는 초기의 저-저항 상태에 있을 수 있고, 적절한 전압(들) 및/또는 전류(들)을 인가하면 고-저항 상태로 가역적으로 스위칭할 수 있다. 메모리 셀에서 이용될 때, 하나의 저항 상태는 이진수 "0"을 표현할 수 있는 반면 또 다른 저항 상태는 이진수 "1"을 표현할 수 있다. 하지만, 둘 이상의 데이터/저항 상태들이 이용될 수도 있다. 많은 가역적 비저항-스위칭 소재들과 가역적 저항-스위칭 소재들을 채택하는 메모리 셀들의 동작이 예컨대 앞서 언급된 미국특허출원공개 제2006/0250836호에서 서술되어 있다.
한 실시예에서는, 고-비저항 상태에서 저-비저항 상태로 저항을 스위칭시키는 프로세스가 가역적 저항-스위칭 소자(102)를 셋(set)한다고 지칭된다. 저-비저항 상태에서 고-비저항 상태로 저항을 스위칭시키는 프로세스는 가역적 저항-스위칭 소자(102)를 리셋(reset)한다고 지칭된다. 고-비저항 상태는 이진 데이터 "0"과 관련되고 저-비저항 상태는 이진 데이터 "1"과 관련된다. 다른 실시예들에서는, 셋과 리셋 및/또는 데이터 인코딩이 바뀔 수 있다. 셋 또는 리셋 프로세스는 이진 데이터를 표현하는 원하는 상태로 메모리 셀을 프로그램하기 위해 수행될 수 있다.
일부 실시예들에서는, 가역적 저항-스위칭 소재(130)가 금속 산화물로부터 형성될 수 있다. 다양한 다른 금속 산화물들이 이용될 수 있다. 한 예로서, 니켈 산화물(nickel oxide)이 이용될 수 있다.
적어도 하나의 실시예에서, 선택적 증착 공정(selective deposition process)을 이용하여, 니켈 산화물층이 에칭되지 않고 니켈 산화물층이 가역적 저항-스위칭 소재에서 이용될 수 있다. 예를 들면, 기판 위에 형성된 전도성 표면들에만 니켈-함유층이 선택적으로 증착되도록 전기도금(electroplating), 무전해 증착(electroless deposition) 등과 같은 증착 공정을 채택함으로써 가역적 저항-스위칭 소자가 형성될 수 있다. 이런 방식으로, 기판 위의 전도성 표면들만이 패터닝(patterning) 및/또는 에칭(etching)되고(니켈-함유층의 증착 전에) 니켈-함유층은 패터닝이나 에칭되지 않는다.
적어도 하나의 실시예에서, 선택적으로 니켈을 증착한 다음 니켈층을 산화시킴으로써 형성되는 니켈 산화물층의 적어도 일부가 가역적 저항-스위칭 소재(130)에 포함된다. 예를 들면, Ni, NixPy 또는 다른 유사한 형태의 니켈이 무전해 증착, 전기도금 또는 유사한 선택적 공정을 이용하여 선택적으로 증착될 수 있고, 그런 다음 니켈 산화물을 형성하기 위해 산화된다(예컨대, 급속 열산화(rapid thermal oxidation) 또는 다른 산화 공정). 다른 실시예들에서는, 니켈 산화물 그 자체가 선택적으로 증착될 수 있다. 예를 들면, NiO-, NiOx- 또는 NiOxPy-함유층이 선택적 증착 공정을 이용하여 스티어링 소자(104) 위에 선택적으로 증착될 수 있고 그런 다음 어닐링(annealing) 및/또는 산화될 수 있다(필요하다면).
메모리 셀들에서의 용도를 위해 가역적 비저항-스위칭 소재들을 형성하는 본 발명에 따라, 다른 물질들이 선택적으로 증착될 수 있고, 그런 다음 필요하다면 어닐링 및/또는 산화될 수 있다. 예를 들면, Nb, Ta, V, Al, Ti, Co, 코발트-니켈 합금(cobalt-nickel alloy) 등의 층이 전기도금과 같은 방법에 의해 선택적으로 증착될 수 있고, 가역적 비저항-스위칭 소재를 형성하기 위해 산화될 수 있다.
가역적 저항-스위칭 소재를 이용하여 메모리 셀을 제조하는 것에 대한 추가 정보는 2009년 1월 1일에 공개된 "Memory Cell That Employs a Selectively Deposited Reversible Resistance Switching Element and Methods of Forming The Same"이라는 제목의 미국특허출원공개 제2009/0001343호에서 찾을 수 있고, 이는 그 전체가 본 명세서에서 참조로서 포함된다.
가역적 저항-스위칭 소자(102)는 전극들(132, 134)을 포함한다. 전극(132)은 금속 산화물 가역적 비저항-스위칭 소재(130)와 전도체(108) 사이에 위치한다. 한 실시예에서는, 전극(132)이 플래티늄(platinum)으로 만들어진다. 전극(134)은 금속 산화물 가역적 비저항-스위칭 소재(130)와 다이오드(104) 사이에 위치한다. 한 실시예에서는, 전극(134)이 티타늄 질화물(Titanium Nitride)로 만들어지고, 배리어층(barrier layer)으로서 역할한다.
스티어링 소자(104)는 다이오드일 수 있고, 또는 가역적 저항-스위칭 소자(102) 양단의 전압 및/또는 가역적 저항-스위칭 소자(102)를 통한 전류의 흐름을 선택적으로 제한함으로써 비-저항성 전도(non-ohmic conduction)를 보여주는 다른 적합한 스티어링 소자일 수 있다. 이런 방식으로, 메모리 셀(100)이 이차원 또는 삼차원 메모리 어레이의 일부로서 이용될 수 있고, 어레이의 다른 메모리 셀들의 상태에 영향을 미치지 않고 데이터가 메모리 셀(100)로 쓰여지고 및/또는 메모리 셀(100)로부터 읽혀질 수 있다. 다이오드(104)는 다이오드의 p-영역 위에 n-영역을 가져서 위를 향하거나 다이오드의 n-영역 위에 p-영역을 가져서 아래를 향하든지 간에, 수직의 다결정(vertical polycrystalline) p-n 또는 p-i-n 다이오드와 같은 임의의 적합한 다이오드를 포함할 수 있다.
일부 실시예들에서는, 다이오드(104)가 폴리실리콘(polysilicon), 다결정 실리콘-게르마늄 합금(polycrystalline silicon-germanium alloy), 폴리게르마늄(polygermanium), 또는 임의의 다른 적합한 소재와 같은 다결정 반도체 소재로부터 형성될 수 있다. 예를 들면, 다이오드(104)는 고도핑된(highly doped) n+ 폴리실리콘 영역(142), 이 n+ 폴리실리콘 영역(142) 위에 저도핑된(lightly doped) 또는 진성의(intrinsic)(의도하지 않게 도핑된) 폴리실리콘 영역(144), 및 이 진성의 영역(144) 위에 고도핑된 p+ 폴리실리콘 영역(146)을 포함할 수 있다. 일부 실시예들에서는, 예를 들면, 2005년 12월 9일에 출원된 "Deposited Semiconductor Structure To Minimize N-Type Dopant Diffusion And Method Of Making"이라는 제목의 미국특허출원공개 제2006/0087005호에서 서술되어 있는 바와 같이, 얇은(예컨대, 수백 옹스트롬(angstrom) 또는 그보다 적은) 게르마늄 및/또는 실리콘-게르마늄 합금층(실리콘-게르마늄 합금층을 이용할 때에는 대략 10% 이상의 게르마늄을 가짐)(미도시됨)이 n+ 폴리실리콘 영역(142) 상에 형성될 수 있으며, 상기 특허 문헌은 그 전체가 본 명세서에서 참조로서 포함된다. n+ 및 p+ 영역들의 위치들이 뒤바뀔 수 있다는 것은 이해될 것이다.
다이오드(104)가 증착된 실리콘(예컨대, 비정질(amorphous) 또는 다결정(polycrystalline))으로부터 제조될 때, 증착된 실리콘을 제조시의 낮은 비저항 상태에 두기 위하여 실리사이드층(silicide layer)이 다이오드 상에 형성될 수 있다. 증착된 실리콘을 낮은 비저항 상태로 스위칭시키는데 큰 전압이 요구되지 않기 때문에 이러한 낮은 비저항 상태는 메모리 셀을 더 쉽게 프로그램하는 것을 염두에 둔 것이다.
미국등록특허 제7,176,064호, "Memory Cell Comprising a Semiconductor Junction Diode Crystallized Adjacent to a Silicide"에서 서술되어 있는 바와 같이, 티타늄 및/또는 코발트와 같은 실리사이드-형성 소재들은 실리사이드층을 형성하기 위하여 어닐링(annealing) 동안에 증착된 실리콘과 반응한다. 티타늄 실리사이드와 코발트 실리사이드의 격자 간격(lattice spacing)은 실리콘의 격자 간격에 가깝고, 이러한 실리사이드층은 증착된 실리콘이 결정화할 때 인접한 증착 실리콘에 대해 "결정 템플릿(crystalline template)" 또는 "시드(seed)"로서 역할할 수 있다(예컨대, 실리사이드층은 어닐링 동안에 실리콘 다이오드의 결정 구조를 향상시킴). 그렇게 함으로써 낮은 비저항 실리콘이 제공된다. 실리콘-게르마늄 합금 및/또는 게르마늄 다이오드들에 대해 유사한 결과들을 달성할 수 있다.
전도체들(106, 108)은 텅스텐(tungsten), 임의의 적절한 금속, 고도핑된 반도체 소재, 전도성 실리사이드, 전도성 실리사이드-게르마나이드(silicide-germanide), 전도성 게르마나이드 등과 같은 임의의 적합한 전도성 소재를 포함한다. 도 1의 실시예에서는, 전도체들(106, 108)이 레일(rail)-형상이고 서로 다른 방향으로(예컨대, 실질적으로 서로 수직임) 연장된다. 다른 전도체 형상들 및/또는 구성들이 이용될 수 있다. 일부 실시예들에서는, 장치 성능을 개선하고 및/또는 장치 제조에 도움이 되도록 배리어 층들, 접착층들(adhesion layers), 반사방지 코팅들(antireflection coatings) 및/또는 기타의 것들(미도시됨)이 전도체들(106, 108)과 함께 이용될 수 있다.
도 1에서 가역적 저항-스위칭 소자(102)가 스티어링 소자(104) 위에 위치하고 있는 것처럼 도시되어 있지만, 대체가능한 실시예들에서는, 가역적 저항-스위칭 소자(102)가 스티어링 소자(104) 아래에 위치할 수도 있다는 것이 이해될 것이다.
도 2는 복수의 도 1의 메모리 셀들(100)로부터 형성된 제1 메모리 레벨(114)의 일부에 대한 간략화된 투시도이다. 간결함을 위해, 가역적 저항-스위칭 소자(102), 다이오드(104) 및 배리어층(113)은 별도로 도시되지 않았다. 메모리 어레이(114)는 복수의 메모리 셀들이 연결되는(도시된 것처럼) 복수의 워드 라인들(제1 전도체들(106))과 복수의 비트 라인들(제2 전도체들(108))을 포함하는 "교차점(cross-point)" 어레이이다. 다중 레벨 메모리와 같은 다른 메모리 어레이 구성들이 이용될 수 있다.
도 3은 제2 메모리 레벨(120) 아래에 위치한 제1 메모리 레벨(118)을 포함하는 모놀리식 삼차원 어레이(monolithic three dimensional array)(116)의 일부에 대한 간략화된 투시도이다. 도 3의 실시예에서는, 각 메모리 레벨(118, 120)은 교차점 어레이 내에 복수의 메모리 셀들(100)을 포함한다. 추가의 층들(예컨대, 레벨간 유전체)이 제1 및 제2 메모리 레벨들(118, 120) 사이에 존재할 수 있지만, 간결함을 위해 도 3에서 도시되지 않았다는 것은 이해될 것이다. 메모리의 추가 레벨들과 같이 다른 메모리 어레이 구성들이 이용될 수 있다. 도 3의 실시예에서는, p-i-n 다이오드들이 p-도핑된 영역을 다이오드의 하부에 또는 상부에 가지도록 채택되느냐에 따라 위로 또는 아래로와 같이 모든 다이오드들이 동일한 방향으로 "향할(point)" 수 있고, 이로써 다이오드 제조를 단순화할 수 있다.
일부 실시예들에서는, 메모리 레벨들이 미국등록특허 제6,952,030호, "High-Density Three-Dimensional Memory Cell"에서 서술되어 있는 바와 같이 형성될 수 있으며, 상기 특허 문헌은 그 전체가 본 명세서에서 참조로서 포함된다. 예를 들면, 제1 메모리 레벨의 상부 전도체들이 도 4에 도시된 것처럼 제1 메모리 레벨 위에 위치한 제2 메모리 레벨의 하부 전도체들로서 이용될 수 있다. 이러한 실시예들에서는, 2007년 8월 16일 공개된 "Large Array Of Upward Pointing P-I-N Diodes Having Large And Uniform Current"라는 제목의 미국특허출원공개 제2007/0190722호에서 서술되어 있는 바와 같이, 인접 메모리 레벨들 상의 다이오드들이 바람직하게는 서로 반대 방향을 향하며, 상기 특허 문헌은 그 전체가 본 명세서에서 참조로서 포함된다. 예를 들면, 제1 메모리 레벨(118)의 다이오드들은 화살표(A1)에 의해 표시된 것처럼 위로 향하는 다이오드들(예컨대, p 영역들을 다이오드들의 하부에 가짐)일 수 있는 반면, 제2 메모리 레벨(120)의 다이오드들은 화살표(A2)에 의해 표시된 것처럼 아래로 향하는 다이오드들(예컨대, n 영역들을 다이오드들의 하부에 가짐)일 수 있고, 또는 이와 반대의 경우일 수도 있다.
모놀리식 삼차원 메모리 어레이는 중간에 오는 기판들이 없이 웨이퍼(wafer)와 같은 단일 기판 위에 다중 메모리 레벨들이 형성되는 것이다. 하나의 메모리 레벨을 형성하는 층들이 기존의 레벨이나 레벨들의 층들 위에 직접 증착되거나 성장시켜진다. 대조적으로, 적층된 메모리들은, Leedy의 미국등록특허 제5,915,167호, "Three Dimensional Structure Memory"에서처럼, 별도의 기판들 상에 메모리 레벨들을 형성하고 메모리 레벨들을 서로 위에 접착함으로써 만들어졌다. 기판들이 접착되기 전에 얇게 되거나 제거될 수도 있지만, 메모리 레벨들이 초기에 별도의 기판들 위에 형성되므로, 이러한 메모리들은 진정한 모놀리식 삼차원 메모리 어레이들이 아니다.
도 5는 메모리 셀(150)을 도시한 것으로, 이 메모리 셀은 도 1의 메모리 셀(100)을 변경한 것이다. 전극들(132, 134)의 위치가 서로 바뀌었기 때문에 메모리 셀(150)은 도 1의 메모리 셀(100)과 다르다. 즉, 플래티늄 전극(132)은 금속 산화물 가역적 비저항-스위칭 소재(130)와 다이오드(104) 사이에 위치하는 반면, 티타늄 질화물 전극(134)은 금속 산화물 가역적 비저항-스위칭 소재(130)와 전도체(108) 사이에 위치한다. 또한 n+ 영역(142)과 p+ 영역(146)의 위치가 뒤바뀌었기 때문에 메모리 셀(150)은 도 1의 메모리 셀(100)과 다르다. 고도핑된 n+ 폴리실리콘 영역(142)이 진성 영역(144) 위에 있고 고도핑된 p+ 폴리실리콘 영역(146)이 아래에 있다. 이 배치는 아래에서 더 자세히 설명되는 바와 같이 다이오드(104)가 역으로 바이어스될(reverse biased) 때 가역적 저항-스위칭 소자를 설정하는데 유용하다.
도 1 내지 도 5는 개시된 배치들에 따라 레일 형상들의 전도체들과 원통형의 메모리 셀들을 도시한 것이다. 하지만, 본 명세서에서 서술된 기술은 메모리 셀을 위한 임의의 하나의 특정 구조에 제한되지 않는다. 다른 구조들도 또한 가역적 비저항-스위칭 소재를 포함하는 메모리 셀들을 형성하는데 이용될 수 있다. 예를 들어, 다음의 특허들, 미국특허 제6,952,043호, 미국특허 제6,951,780호, 미국특허 제6,034,882호, 미국특허 제6,420,215호, 미국특허 제6,525,953호, 및 미국특허 제7,081,377호에서 가역적 비저항-스위칭 소재를 이용하도록 조정될 수 있는 메모리 셀들의 예시적인 구조들이 제공된다. 게다가, 다른 유형들의 메모리 셀들도 또한 본 명세서에서 서술된 발명들과 함께 이용될 수 있다.
도 6은 본 명세서에서 서술되는 기술을 구현할 수 있는 메모리 시스템(300)의 한 예를 도시한 블록도이다. 메모리 시스템(300)은 위에서 서술된 것처럼 메모리 셀들의 이차원 또는 삼차원 어레이일 수 있는 메모리 어레이(302)를 포함한다. 한 실시예에서, 메모리 어레이(302)는 모놀리식 삼차원 메모리 어레이이다. 메모리 어레이(302)의 어레이 단자 선들(terminal lines)에는 행(row)들로서 편성되는 여러 층(들)의 워드 라인들, 그리고 열(column)들로서 편성되는 여러 층들의 비트 라인들이 포함된다. 하지만, 다른 방향들도 또한 구현될 수 있다.
메모리 시스템(300)은 행 제어 회로(row control circuitry)(320)를 포함하며, 그 출력들(308)은 메모리 어레이(302)의 각각의 워드 라인들에 연결된다. 행 제어 회로(320)는 시스템 제어 로직 회로(system control logic circuitry)로부터 하나 이상의 다양한 제어 신호들과 M개의 행 어드레스 신호들의 그룹을 수신하고, 전형적으로 읽기 동작(read operation) 및 프로그램 동작(program operation)(예컨대, 셋과 리셋) 모두를 위한 행 디코더들(row decoders)(322), 어레이 단자 드라이버들(array terminal drivers)(324), 및 블록 셀렉트 회로(block select circuitry)(326)와 같은 회로들을 포함할 수 있다. 메모리 시스템(300)은 또한 열 제어 회로(column control circuitry)(310)를 포함하며, 그 입력/출력들(306)은 메모리 어레이(302)의 각각의 비트 라인들에 연결된다. 열 제어 회로(306)는 시스템 제어 로직(330)으로부터 하나 이상의 다양한 제어 신호들과 N개의 열 어드레스 신호들의 그룹을 수신하고, 전형적으로 감지 증폭기들(sense amplifiers)(318)과 I/O 멀티플렉서들(multiplexers)을 포함하여 읽기/쓰기 회로(read/write circuitry) 뿐만 아니라, 열 디코더들(312), 어레이 단자 수신기들 또는 드라이버들(314), 블록 셀렉트 회로(316)와 같은 회로들을 포함할 수 있다. 시스템 제어 로직(330)은 호스트로부터 데이터와 명령들을 수신하고 출력 데이터를 호스트에 제공한다. 다른 실시예들에서는, 시스템 제어 로직(330)이 별도의 제어기 회로로부터 데이터와 명령들을 수신하고 출력 데이터를 제어기 회로에 제공하며, 이 제어기 회로는 호스트와 통신한다. 시스템 제어 로직(330)은 메모리 시스템(300)의 동작을 제어하기 위해 하나 이상의 스테이트 머신들(state machines), 레지스터들(registers), 및 다른 제어 로직을 포함할 수 있다. 예를 들면, 아래에서 추가로 논의되는 쓰기 회로(460), 읽기 회로(461), 클램프 제어 회로(clamp control circuitry)(464)가 제공될 수 있다.
한 실시예에서는, 도 6에서 도시된 모든 구성 요소들이 단일 집적 회로 상에 배치된다. 예를 들면, 시스템 제어 로직(330), 열 제어 회로(310) 및 행 제어 회로(320)가 기판의 표면 상에 형성될 수 있고 메모리 어레이(302)는 그 기판 위에(그러므로 또한 시스템 제어 로직(330), 열 제어 회로(310) 및 행 제어 회로(320) 위에) 형성되는 모놀리식 삼차원 메모리 어레이이다. 일부 경우에서는, 제어 회로의 일부가 메모리 어레이의 일부와 동일한 층들에서 형성될 수 있다.
메모리 어레이를 포함하는 집적 회로들에서는 어레이가 수개의 서브-어레이(sub-array)들이나 블록들로 세분된다. 또한 블록들은 예컨대 16, 32 또는 다른 개수의 블록들을 포함하는 베이(bay)들로 함께 그룹화될 수 있다. 자주 이용되는 바와 같이, 서브-어레이는 디코더들, 드라이버들, 감지 증폭기들 및 입/출력 회로들에 의해 일반적으로 끊기지 않는 연속된 워드 및 비트 라인들을 가지는 메모리 셀들의 연속된 그룹이다. 이는 다양한 이유들 중 어떤 이유로도 행해진다. 예를 들면, 워드 라인들과 비트 라인들을 통과할 때 이 라인들의 저항 및 커패시턴스(capacitance)로부터 발생하는 신호 지연들(signal delays)(즉, RC 지연들)은 큰 어레이에서는 매우 중대할 수 있다. 이들 RC 지연은 각 워드 라인 및/또는 각 비트 라인의 길이가 감소되도록 더 큰 어레이를 더 작은 서브-어레이들로 세분화함으로써 감소될 수 있다. 또 다른 예로서, 메모리 셀들의 그룹을 액세스(access)하는 것과 관련된 전력은 주어진 메모리 사이클(memory cycle) 동안에 동시에 액세스될 수 있는 메모리 셀들의 개수의 상한을 좌우할 수 있다. 결과적으로, 큰 메모리 어레이는 동시에 액세스되는 메모리 셀들의 개수를 줄이기 위해 더 작은 서브-어레이들로 종종 세분화된다. 그럼에도 불구하고, 설명의 편의를 위해, 디코더들, 드라이버들, 감지 증폭기들 및 입/출력 회로들에 일반적으로 연결되는 연속된 워드 및 비트 라인들을 가지는 메모리 셀들의 연속된 그룹을 지칭하기 위해 서브-어레이와 동일한 의미로 어레이가 또한 이용될 수 있다. 집적 회로는 하나 이상의 메모리 어레이를 포함할 수 있다.
앞서 서술된 것처럼, 가역적 저항-스위칭 소자(102)는 둘 이상의 상태들 사이에서 가역적으로 스위칭된다. 예를 들면, 가역적 비저항-스위칭 소재는 제조시에는 초기의 고-비저항 상태에 있을 수 있고, 제1 전압 및/또는 전류를 인가하면 저-비저항 상태로 가역적으로 스위칭 가능하다. 제2 전압 및/또는 전류를 인가하면 가역적 비저항-스위칭 소재를 고-비저항 상태로 되돌릴 수 있다. 도 7은 금속 산화물 가역적 저항-스위칭 소자의 한 예시적인 실시예에 대한 전압 대 전류의 그래프이다. 직선(400)은 고-비저항 상태(RHIGH)에 있을 때 가역적 저항-스위칭 소자의 I-V 특성들을 나타낸다. 직선(402)은 저-비저항 상태(RLOW)에 있을 때 가역적 저항-스위칭 소자의 I-V 특성들을 나타낸다.
가역적 저항-스위칭 소자가 어느 상태에 있는지 판별하기 위해, 전압이 가해지고 결과적인 전류가 측정된다. 더 높은 측정 전류(직선(402))는 가역적 저항-스위칭 소자가 저-비저항 상태에 있다는 것을 표시한다. 더 낮은 측정 전류(직선(400))는 가역적 저항-스위칭 소자가 고-비저항 상태(RHIGH)에 있다는 것을 표시한다. 유의할 점은 서로 다른 I-V 특성들을 가지는 가역적 저항-스위칭 소자의 다른 변형들도 역시 본 명세서의 기술과 함께 이용될 수 있다는 것이다.
도 8은 메모리 셀의 상태를 읽기 위한 한 실시예를 예시하는 회로를 도시한 것이다. 메모리 어레이의 일부는 메모리 셀들(450, 452, 454, 456)을 포함하고, 이들 모두는 도 1 내지 도 5의 실시예들에 의거한다. 많은 비트 라인들 중 두 개와 많은 워드 라인들 중 두 개가 도시되어 있다. 비트 라인(459)은 셀들(450, 454)과 연결되고, 비트 라인(457)은 셀들(452, 456)과 연결된다. 예컨대, 비트 라인(459)은 선택된 비트 라인이고 2 V에 있을 수 있다. 예컨대, 비트 라인(457)은 선택되지 않은 비트 라인이고 접지되어 있을 수 있다. 예컨대, 워드 라인(447)은 선택된 워드 라인이고 0 V에 있을 수 있다. 예컨대, 워드 라인(449)은 선택되지 않은 워드 라인이고 2 V에 있을 수 있다.
비트 라인들 중 하나(459)에 대한 읽기 회로는 트랜지스터(458)를 통해 비트 라인에 연결되는 것으로 도시되어 있으며, 트랜지스터(458)는 해당 비트 라인을 선택하거나 또는 선택하지 않도록 열 디코더(312)에 의해 공급되는 게이트 전압에 의해 제어된다. 트랜지스터(458)는 비트 라인을 데이터 버스(463)에 연결한다. 쓰기 회로(460)(시스템 제어 로직(330)의 일부임)는 데이터 버스에 연결된다. 트랜지스터(462)는 데이터 버스에 연결되고 클램프 제어 회로(clamp control circuit)(464)에 의해 제어되는 클램프 장치로서 동작한다. 트랜지스터(462)는 또한 감지 증폭기(466)에 연결되며, 감지 증폭기(466)는 데이터 래치(data latch)(468)를 포함한다. 감지 증폭기(466)의 출력은 데이터 출력 단자(시스템 제어 로직(330), 제어기 및/또는 호스트로의)에 연결된다. 쓰기 회로(460)는 또한 감지 증폭기(466)와 데이터 래치(468)에 연결된다.
가역적 저항-스위칭 소자의 상태를 읽으려고 시도할 때, 모든 워드 라인들은 먼저 VREAD(예컨대, 대략 2 V)로 바이어스되고 모든 비트 라인들은 접지된다. 그런 다음 선택된 워드 라인이 접지로 당겨진다. 예를 들어, 이 논의에서는 메모리 셀(450)이 읽기를 위해 선택된다고 가정할 것이다. 하나 이상의 선택된 비트 라인들(459)이 데이터 버스를 통해(트랜지스터(458)을 턴온(turn on)함으로써) 그리고 클램프 장치(~2 V + VTH를 받는 트랜지스터(462), VTH는 트랜지스터(462)의 역치 전압(threshold voltage))를 통해 VREAD 로 당겨진다. 클램프 장치의 게이트는 VREAD 위에 있지만 비트 라인을 VREAD 부근으로 유지하도록 제어된다. 한 접근법에서는, 감지 증폭기의 감지 노드(sense node)로부터 트랜지스터(462)를 통하여 메모리 셀(450)에 의해 전류가 당겨진다. 감지 노드는 고-비저항 상태의 전류와 저-비저항 상태의 전류 사이에 있는 기준 전류(reference current)를 받을 수 있다. 감지 노드는 셀 전류와 기준 전류 사이의 전류 차이에 따라 움직인다. 감지 증폭기(466)는 감지된 전압을 기준 읽기 전압과 비교함으로써 데이터 출력 신호를 생성한다. 메모리 셀 전류가 기준 전류보다 크다면, 메모리 셀은 저-비저항 상태에 있고 감지 노드에서의 전압은 기준 전압보다 낮을 것이다. 메모리 셀 전류가 기준 전류보다 작으면, 메모리 셀은 고-비저항 상태에 있고 감지 노드에서의 전압은 기준 전압보다 클 것이다. 감지 증폭기(466)로부터의 출력 데이터 신호는 데이터 래치(468)에서 래치된다.
도 7을 다시 보면, 고-비저항 상태에 있는 동안에(직선(400)), 전압 VSET과 충분한 전류가 인가되면, 가역적 저항-스위칭 소자는 저-비저항 상태로 셋될 것이다. 직선(404)은 VSET이 인가될 때 동작을 도시한 것이다. 전압은 다소 일정하게 남아있을 것이고 전류는 ISET _ LIMIT을 향해 증가할 것이다. 일정 시점에서, 가역적 저항-스위칭 소자는 셋될 것이고 장치의 동작은 직선(402)에 의거할 것이다. 유의할 점은 최초로 가역적 저항-스위칭 소자가 셋될 때, 디바이스를 셋하기 위해 VF(형성 전압(forming voltage))가 필요하다는 것이다. 그 후에, VSET이 이용될 수 있다. VF는 VSET보다 클 수 있다.
저-비저항 상태(직선(402))에 있는 동안에, 전압 VRESET과 충분한 전류(IRESET)이 인가되면, 가역적 저항-스위칭 소자는 고-비저항 상태로 리셋될 것이다. 직선(406)은 VRESET이 인가될 때의 동작을 도시한 것이다. 일정 시점에서, 가역적 저항-스위칭 소자는 리셋될 것이고 장치의 동작은 직선(400)에 의거할 것이다.
한 실시예에서는, VSET이 대략 5 V이고, VRESET이 대략 3 V이고, ISET _ LIMIT이 대략 5 μA이고, 그리고 IRESET이 30 μA 만큼 클 수 있다.
셋 동작 동안에 전류가 너무 높으면, 높은 전류로 인해 가역적 저항-스위칭 소자가 셋된 다음 즉시 리셋될 수 있다. 일부 경우에는, 가역적 저항-스위칭 소자가 셋과 리셋 사이에서 진동할 것이다. 다른 예측할 수 없는 동작도 역시 발생할 수 있다.
다이오드와 함께 이용되는 일부 재기록가능한 소재에 대하여, 저항이 높은 상태에서 낮은 상태로 스위칭(셋 프로세스)하도록 고정 전압이 인가되면, 스위칭하는 동안에 소재를 통해 흐르는 어떤 일시적인 피크 전류(peak current)가 있을 수 있으며, 이는 소재가 어떤 모르는 상태로 바뀌기에 충분한 전력을 제공할 수 있고 일부 교란(disturbance)을 생성할 수도 있다.
또한, 우리가 단지 메모리 셀이 낮은 저항에서 높은 저항으로 스위칭(리셋 프로세스)하도록 하기 위해 고정 전압을 인가하면, 더 높은 저항으로 스위칭할 때 메모리 셀 상의 전압은 점프(jump)할 수 있고, 더 높은 고정 전압은 소재가 어떤 원하지 않는 상태로 점프하도록 하는 더 높은 에너지를 제공하게 되어 역시 교란을 생성할 것이다.
한 접근법은 모든 메모리 셀들에 대하여 셋 프로세스를 위해 고정 전압을 인가하는 것이다. 하지만, 셋 프로세스를 수행하는데 필요한 전압은 제조과정에서의 편차들, 동작 조건들 등으로 인해, 메모리 셀들 간에 그리고 메모리 장치들 간에 각기 다를 수 있다. 예를 들면, PVT(process/power-supply/temperature) 편차들과 메모리 셀들의 서로 다른 위치들이 인자(factor)들일 수 있다. 모든 편차들과 정상적인 동작 조건들을 벗어나는 경우들(corner cases)을 커버하기에 충분히 높은 전압이 인가될 수 있다고 하더라도, 스위칭할 때 소재를 통해 흐르는 피크 전류도 역시 따라서 더 높이 올라갈 것이고, 소재를 원치 않는 교란에 더욱 취약하게 만들 것이기 때문에 이는 최상이 아니다.
그러므로, 최저의 가능한 전압을 메모리 셀에 인가하고 동시에 소재의 저항이 스위칭하는지를 검출하는 것을 제안한다. 저항의 스위칭이 검출되면, 메모리 셀은 곧바로 방전될 것이다. 이러한 전략은 스위칭할 때 소재를 통하여 흐르는 피크 전류를 최소화할 수 있고, 어떠한 더 이상의 원치 않는 소재의 성질 변화도 피할 수 있다.
또한, 아래에서 서술되는 것처럼 램프 펄스(ramping pulse)를 활용함으로써, 메모리 셀에 대한 원치 않는 변화 가능성을 감소시키기에 충분할 만큼만 전압이 메모리 셀에 제공될 수 있으며, PVT와 셀 위치 편차들에 적응(adaptive)할 수 있다.
도 9a는 메모리 셀의 셋 프로세스를 제어하는데 이용되는 회로의 한 실시예에 대한 도식이고, 도 9b는 시간에 대한 관련 신호 레벨들을 제공한다. 본 명세서에서 제공되는 셋 및 리셋 회로들은 메모리 장치 안의 메모리 셀들에 선택적으로 연결될 수 있다.
회로는 노드(901)에서 VSUPPLY의 전위로 전원 공급을 받는다. 전류(906) 공급 장치는 경로(903)에 고정 전류 ILIMIT를 공급하고, 이 전류는 pMOS(p-채널 MOSFET) 트랜지스터들(902, 904)을 통해 경로(905)에 미러링(mirrored)된다. pMOS는 게이트 노드에 작은 원을 가진 트랜지스터 기호에 의해 도시된다. nMOS는 게이트 노드에 작은 원이 없는 트랜지스터 기호에 의해 도시된다. pMOS 트랜지스터들(902, 904)의 드레인 노드들은 전원 공급 노드(901)에 연결되고, 그 게이트 노드들은 서로 연결된다. 드레인과 소오스 노드들은 전류 흐름 방향에 의해 구별될 수 있고, 전류 흐름은 pMOS 트랜지스터에 대해서는 소오스로부터 드레인으로 그리고 nMOS 트랜지스터에 대해서는 드레인으로부터 소오스의 방향이다. 도면들에서는, 일반적으로, pMOS에 대해서는, 소오스가 상부에 그리고 드레인이 하부에 있다. nMOS에 대해서는, 소오스가 하부에 그리고 드레인이 상부에 있다. pMOS 트랜지스터(902)의 드레인 노드는 전류원(current source)(906)에 연결되고, pMOS 트랜지스터(904)의 드레인 노드는 비트 라인(915)에 연결된다. 소오스 노드들은 노드(901)에 연결된다.
MOSFET 동작에 대한 검토로서, 도 9c는 n-타입 MOSFET(nMOS)에 대한 드레인 전류(ID) 대 게이트-소오스 전압(VGS) 특성을 도시한 것이다. 게이트는 전류의 양을 제어한다. 동작의 공핍 모드(depletion mode)에서는 VGS<0 이고, 동작의 증가 모드(enhancement mode)에서는 VGS>0 V 이다. 도 9d는 p-타입 MOSFET(pMOS)에 대한 드레인 전류 대 게이트-소오스 전압 특성을 도시한 것이다. 특성은 본질적으로 nMOS의 경우와 반대이다. 동작의 공핍 모드에서는, VGS>0 이고, 증가 모드에서는, VGS<0 V 이다. 도 9e는 pMOS나 nMOS의 MOSFET에 대하여 드레인 전류 대 드레인-소오스 전압 특성을 도시한 것이다. 각각의 선은 일정한 값의 VGS에 대한 것이고, nMOS의 경우에 VGS는 하부 선들에서 음의 값들로부터 상부 선들에서 양의 값들로 증가한다. pMOS의 경우에 VGS는 상부 선들에서 음의 값들로부터 하부 선들에서 양의 값들로 증가한다. 그러므로 소오스, 드레인 및 게이트의 전압들과 소오스로부터 드레인으로의 전류가 관련되어 트랜지스터의 주어진 동작점(operating point)을 정의한다.
비트 라인(915)은 선택된 메모리 셀에 연결되며, 이 메모리 셀은 가변 저항(variable resistance)(RCELL)(926), 다이오드(924) 및 커패시턴스(CCELL)(928)에 의해 표현된다. 비트 라인의 저항과 커패시턴스는 RBL(930)과 CBL(932)에 의해 각각 표현된다. 프리-차지 노드(pre-charge node)(918)는 셋 동작의 프리-차지 단계 동안에 전압 VPRECHARGE를 받는 반면, 노드(920)는 셋 동작 내내 2 V와 같은 일정 전압을 받는다. 노드(918)는 노드(917)에서 비트 라인을 프리-차지하고 전류 피크 검출기(900)의 라인(913)을 프리-차지하기 위해 nMOS 트랜지스터들(922, 916)의 게이트들에 연결된다. 연산 트랜스임피던스 증폭기(operational transimpedance amplifier)와 같은 연산 증폭기(오피-앰프(op-amp))(910)는 비트 라인(915)에 연결되는 양극(비-반전(non-inverting))단(positive terminal)(935)과 라인(913)에 연결되는 음극(반전(inverting))단(negative terminal)(936)을 포함한다.
오피-앰프(910)의 출력은 트랜지스터(912)를 통해 입력(936)으로 되먹임되며, 트랜지스터(912)는 한 쪽은 단자(911)에서 VSUPPLY에 연결되고 다른 한 쪽은 커패시터 C1(914)에 연결된다. 오피-앰프의 출력은 또한 인버터(inverter)(908)로 연결되고, 인버터(908)는 셋 프로세스가 완료된 것을 표시하기 위해 도 6의 시스템 제어 로직(330)과 같은 적절한 제어 회로로 제어 신호 "Set_done"을 출력한다. 오피-앰프의 출력이 하이(high)에서 로우(low)로 전이될 때, 즉 음극단(936)으로의 입력이 양극단(935)으로의 입력을 초과하는 레벨로 전이될 때 "Set_done"이 셋된다. 예시적인 구현예에서는 MOSFET들이 도시되어 있지만, 다른 FET 트랜지스터들이나 다른 트랜지스터들 또는 다른 스위칭 콤포넌트(component)들이 또한 이용될 수 있다.
셋 과정 동안에, 전류원(906)은 메모리 셀 전압을 충전할 때 메모리 셀을 통해 흐르는 전류를 제한하는데 이용되고, 동시에 피크 검출기(900)는 선택된 비트 라인이나 셀렉션 라인 전압, VBL의 최고 전압을 유지한다. 일단 RCELL이 하이에서 로우로 스위칭(이는 셋 프로세스가 발생했다는 것을 의미함)하면, VBL은 떨어지기 시작할 것이다. 오피-앰프(910)는 전압 강하를 감지하고, Set_done은 로우에서 하이로 올라갈 것이다. Set_done은 프로그램되고 있는 메모리 셀이나 다른 메모리 셀들의 어떠한 교란도 피하기 위해 비트 라인(915)을 즉시 방전하도록 경로(937)를 통해 방전 트랜지스터(discharge transistor)(934)에 연결된다.
도 9b을 참조하면, 한 실시예에서는 셋 프로세스가 다음과 같이 진행될 수 있다. t0와 t1 사이의 프리-차지 기간에서는, VPRECHARGE를 노드(918)에 인가하고 노드(920)에 예컨대 2 V를 인가함으로써 VBL(942)을 VPRECHARGE(940)로 프리-차지한다. VPRECHARGE는 예컨대 VPRECHARGE=2 V + VTH + Δ로서 트랜지스터들(922, 916)의 역치 전압으로 인해 2 V보다 약간 높을 수 있으며, 여기서 Δ는 프리-차지 동안에 트랜지스터들(922, 916)이 전도 상태에 머물러 있도록 보장해주는 추가적인 증분(increment)이다.
t1과 t2 사이에, 전류 제한기(current limiter)(ILIMIT)를 이용하여 프리-차지된 레벨로부터 VBL을 램프(ramp)시킨다. ILIMIT(944)은 고정 전류를 제공하지만, ILIMIT>ICELL 이기 때문에 pMOS(904)에 의해 제공되는 전류는 VBL(942)이 t1과 t2 사이에서 램프와 유사한 방식으로 점차적으로 증가하도록 만들 것이다. 램프는 일정하게 증가하는 램프 또는 점진적으로 증가하는 계단형 램프일 수 있다. VSUPPLY는 예컨대 3 V로 고정된다. ICELL=VBL/RCELL 이기 때문에 ICELL(946)도 또한 t1과 t2 사이에서 램프 업할 것이고, 이 시간동안 RCELL(948)은 대략 일정하다. 또한 t1과 t2 사이에서, 피크 검출기(900)는 최고의 VBL을 유지할 것이다. 즉, 증가하는 VBL이 오피-앰프(910)의 양극단(935)에 제공되는 반면, 오피-앰프(910)의 음극단(936)에서는 고정 전압(예컨대, 2 V)이 유지된다.
t2에서, VBL이 셋 전압(set voltage) VSET이라고 일컬어지는 일정 전압을 초과하면, RCELL(948)은 하이에서 로우로 스위칭할 것이다. 이는 t2와 t3 사이에서 ICELL이 일시적으로 증가하여 ILIMIT보다 더 크게 되도록 한다. 유의할 점은 시간 간격이 반드시 스케일(scale)에 맞는 것은 아니라는 것이다. VBL은 램프 업을 멈추고 떨어지기 시작한다. 검출 회로(900)는 t3에서 VBL의 강하를 검출하고 Set_done을 하이로 셋하는데, 이는 nMOS 방전 트랜지스터(934)에 의해 VBL을 풀다운(pull down)하는데 이용된다. 시스템 제어 로직(330)은 추가의 전류 출력을 제공하지 않기 위해 ILIMIT을 정지시킴으로써 Set_done에 응답한다.
구체적으로, VBL의 강하는 오피-앰프(910)의 출력이 양극(하이)에서 음극(로우) 또는 제로(zero)에 가까운 레벨로 반전되도록 하고, 따라서 인버터(908)의 출력도 또한 음 또는 제로(zero) 출력(로우)에서 양의 출력(하이)으로 반전될 것이다. 이는 Set_done(950)이 셋되는 것을 나타내고, 이는 방전 트랜지스터(934)가 전도 상태로 되어, 비트 라인을 접지로 방전(VBL=0 V)하도록 한다. VBL(942)이 떨어진 결과로서, ICELL(946)도 역시 떨어진다.
도 9a와 아래에서 논의되는 다른 회로들에서, 입력들은 시스템 제어 로직 회로(330)의 제어하에서 제공될 수 있고, 출력들도 역시 이 회로(330)에 의해 수신되고 처리될 수 있다.
장점으로서, 셀의 리셋과 같은 교란을 유발하는 것을 피하기 위해 메모리 셀이 스위칭하자마자 비트 라인이 방전된다. 게다가, 셋 프로세스는 각 메모리 셀에 적응(adaptive)할 수 있기 때문에 각 개별 메모리 셀에 대한 최저의 가능한 값에서 셋 프로세스가 완료된다.
도 10a는 메모리 셀의 리셋 프로세스를 제어하는데 이용되는 회로의 한 실시예에 대한 도식이고, 도 10b는 시간에 대한 관련 신호 레벨들을 제공한다. 오피-앰프(1004)는 입력 전압 VIN을 받는 양극단 입력(1021)과 라인(1007)을 통해 되먹임 전압을 받는 음극단(1023)을 포함하며, 따라서 오피-앰프 루프를 형성한다. 라인(1005) 상의 오피-앰프 출력은 pMOS(1006)에 제공된다. pMOS(1006)의 소오스 측은 노드(1002)를 통해 VSUPPLY를 받는 반면, pMOS(1006)의 드레인 측은 비트 라인(1025)에 연결된다. VIN은 본질적으로 오피-앰프 회로를 통해 VBL로 전달된다. 비트 라인(1025)은 선택된 메모리 셀에 연결되며, 이 메모리 셀은 가변 저항(RCELL)(1022), 다이오드(1020) 및 커패시턴스(CCELL)(1024)에 의해 표현된다. 비트 라인의 저항과 커패시턴스는 각각 RBL(1026)과 CBL(1028)에 의해 표현된다.
오피-앰프 루프는 pMOS(1006)를 통해 비트 라인(1025) 상에 셀 전류 ICELL을 생성한다. 또한 오피-앰프 루프는 스위치(1010)가 닫힐 때(전도됨) pMOS(1008)를 통해 감지 라인(sense line)(1011) 상에 셀 전류 ICELL을 생성한다. pMOS(1008)의 소오스 측은 노드(1002)를 통해 VSUPPLY를 받는 반면, pMOS(1008)의 드레인 측은 스위치(1010)를 통해 감지 라인(1011)으로 연결된다.
전류 피크 검출기(1014)는 경로(1031)를 통해 트랜지스터(1016)의 게이트에 연결되는 다이오드(1018)와, 출력이 "Reset_done" 신호인 인버터(1012)를 포함하며, Reset_done은 시스템 제어 로직 회로(330)에 제공되고 경로(1013)를 통해 방전 트랜지스터(1030)에 제공된다.
셋 프로세스의 경우와 같이, 리셋 프로세스는 리셋을 달성하기 위해 메모리 셀에 최저의 가능한 전압을 인가하므로, 메모리 셀에 교란이 생길 가능성이 더 작게 존재한다.
한 예시적인 구현예에서는, 리셋 프로세스가 다음과 같이 진행된다. 도 10b도 또한 참조하면, VIN(1040)은 t0에서 시작하여 초기 레벨, 예컨대 1.5 V로부터 램프 업한다. t0에서, VBL(1041)과 ICELL(1044)이 VIN을 따라서 램프 업하기 시작한다.
t1에서, 스위치(1010)가 닫혀서 ICELL이 또한 감지 라인(1011) 상에 제공된다. t0와 스위치(1010)를 닫는 t1 사이의 지연은 오피-앰프 루프가 안정화되도록 하기 위하여 구현될 수 있다. 한 가능한 구현예에서는 0.1μsec의 예시적인 지연이 이용될 수 있다. 스위치 신호(1042)는 하이로 셋되고, 이는 스위치가 닫히거나 전도되는 것을 표시한다. VIN의 초기 레벨은 스위치(1010)가 닫힐 때 다이오드(1018)를 전도되도록 하기에 충분한 만큼이다. 감지 라인에서의 전압 VSENSE(1048)는 t1과 t2 사이에서 실질적으로 일정하다. 다이오드(1018)가 전도됨으로 인해, 전하는 라인(1031) 상에 축적되기 시작하며, 라인(1031)은 트랜지스터(1016)의 게이트에 연결된다. 라인(1031) 상의 전압 V1(1050)과, t1과 t2 사이에서 ICELL과 동일한 전류 I1(1043)도 또한 램프 업하기 시작한다.
일단 VBL과 ICELL이 t2에서 RCELL(1046)이 로우에서 하이로 스위칭하는 지점까지 증가하면, ICELL(1044)은 떨어지지만, 전류 피크 검출기(1014)는 감지 라인(1011)로부터 ICELL의 피크값을 계속 끌어온다. 이는 출력 신호(Reset_done)를 안정하게 유지하는데 도움이 된다. VSENSE(1048)도 또한 하이에서 로우, 즉 0 V나 그 근처로 떨어지고, 이는 Reset_done이 로우에서 하이로 셋되도록 한다. 메모리 셀이 셋되는 것을 피하기 위하여 즉시 비트 라인(1025)을 방전하도록 Reset_done이 경로(1013)를 통해 방전 트랜지스터(1030)로 제공된다. 구체적으로, nMOS(1030)가 Reset_done에 의해 전도로 되면, 라인(1005)은 pMOS(1006)를 컷오프(cut off)시키도록 VSUPPLY와 동일한 레벨로 풀업된다. 유의할 점은 라인(1005)이 VSUPPLY로 풀업되어 있는한, VIN은 계속 증가하거나 t3에서 고정될 수 있다는 것이다.
구체적으로, 다이오드(1018)와 nMOS(1016)는 피크 전류 검출기를 형성한다. 감지 라인(1011)을 통해 흐르는 전류가 증가할 때, V1도 역시 증가한다. 전류가 피크 레벨에 도달하고 더 낮게 바뀌기 시작할 때, 전하는 다이오드(1018)와 트랜지스터(1016) 사이에 갇히기 때문에 V1은 동일하게 남아있다. 결과적으로, nMOS(1016)는 감지 라인으로부터 피크 전류를 계속 끌어온다. 이 피크 전류는 감소하는 ICELL보다 더 크므로, VSENSE가 떨어지면서 Reset_done은 하이로 올라간다.
도 11a는 메모리 셀의 셋 프로세스를 제어하는데 이용되는 회로의 또 다른 실시예에 대한 도식이고, 도 11b는 시간에 대한 관련 신호 레벨들을 제공한다. 이 실시예는 프리-차지 단계를 이용하지 않기 때문에 더 빠른 검출 및 차단을 제공할 수 있다. 또한, 검출을 위해 오피-앰프 루프가 이용되지 않으므로 안정도 문제가 없다. 특히 선택된 비트 라인에서 갑작스러운 전류 변화가 있으면, 오피-앰프 루프가 불안정해질 수 있다. 여기서, nMOS 트랜지스터들(1106, 1114)에 대해 소오스-팔로워(source-follower) 구성이 이용된다. 오피-앰프 루프는 오피-앰프(1104), nMOS(1106) 및 되먹임 경로(1115)를 포함한다. VIN이 오피-앰프(1104)의 양 입력(1129)에 제공되고, 라인(1115)이 오피-앰프(1104)의 음 입력(1140)에 제공된다.
오피-앰프(1104)는 nMOS들(1106, 1114)의 게이트들에 공통의 전압을 제공하며, 따라서 트랜지스터들의 소오스 전압이 게이트 전압 VSFG를 따라간다. 드레인은 트랜지스터의 반대 측에 있다. 전류원(1116)은 nMOS(1114)를 통해 흐르는 전류와 비슷한 레벨로 nMOS(1106)를 통해 흐르는 전류를 제공한다. 이는 두 nMOS들의 게이트-소오스 전압 VGS를 비슷하게 할 수 있고, 라인(1115) 상의 전압이 VIN 및 VBL과 실질적으로 동일하게 할 수 있다. 비트 라인(1117) 상의 VBL은 경로(1108) 상의 소오스-팔로워 게이트 전압 VSFG를 따르며, 이 전압은 결국 VIN을 따른다. nMOS 트랜지스터(1106)의 드레인은 경로(1132)를 통해 노드(1102)에서 VSUPPLY에 연결된다. nMOS 트랜지스터(1114)의 드레인은 경로(1111)를 통해 전류원(1110)에 연결된다. 전류원(1110)은 기준 전류 IREF를 제공하고, 노드(1102)에 연결된다. 비트 라인(1117)은 선택된 메모리 셀에 연결되며, 메모리 셀은 가변 저항(1122)(RCELL), 다이오드(1120) 및 커패시턴스(1124)(CCELL)에 의해 표현된다. 비트 라인의 저항과 커패시턴스는 각각 RBL(1118)과 CBL(1126)에 의해 표현된다.
비교기(comparator)(1112)는 고정 기준 전압 VREF를 받는 양 입력(1135)과, 경로(1113) 상에서 감지 전압 VSENSE를 받는 음 입력을 포함한다. 비교기(1112)의 출력은 Set_done 신호이며, Set_done은 셋 프로세스가 완료되었음을 표시한다. Set_done 신호는 경로(1127)를 통해 방전 nMOS 트랜지스터(1128)에 제공된다.
도 11b를 또한 참조하면, VIN(1140)이 t0와 t1 사이에서 램프 업한다. VSFG(1141), VBL(1142) 및 ICELL(1146)은 VIN을 따른다. VSFG는 nMOS(1114)의 역치 전압만큼 VBL보다 클 수 있다. VSENSE(1144)는 실질적으로 일정하다. RCELL(1148)은 상대적으로 하이 레벨에 있다. t1에서 셋이 발생하기 전에(t1에서 RCELL이 로우 레벨로 스위칭함), ICELL은 RCELL의 하이 레벨로 인해 IREF보다 더 작다. 결과적으로, VSENSE는 VSUPPLY에 가깝고 VREF보다 크다. 이는 비교기(1112)의 출력을 로우로 유지하는데, 음 입력(1146)이 양 입력(1135)보다 크기에서 더 크면 출력이 로우이기 때문이다. t1에서 셋이 발생하면, RCELL은 감소하며, 이는 ICELL이 IREF를 초과하는 레벨로 증가하도록 한다.
t2에서, VSENSE가 VREF 아래로 떨어지며, 이는 Set_done 신호(1150)가 하이로 올라가도록 한다. Set_done이 하이로 올라가면, 방전 트랜지스터(1128)는 즉시 비트 라인(1117)을 방전하여 VBL=0 V가 되도록 전도되며, 따라서 어떠한 교란도 발생하지 않을 수 있다. 유의할 점은 nMOS(1114)를 통해 흐르는 전류는 이상적으로는 드레인-소오스 전압 VDS가 어떻게 바뀌더라도 VGS에 의해 제어된다는 것이다.
도 12a는 메모리 셀의 리셋 프로세스를 제어하는데 이용되는 회로의 한 실시예에 대한 도식이고, 도 12d는 시간에 대한 관련 신호 레벨들을 제공한다. 앞에서처럼, 오피-앰프가 검출을 위해 이용되지 않으므로 안정도 문제는 존재하지 않는다. 회로에는 어떠한 루프 안정도 문제들 없이 메모리 셀의 전압을 램프 업시키도록 소오스-팔로워 구성이 이용된다. 또한, 요구되는 전원 공급 전압을 더 낮게 할 수 있기 위하여 전류 미러(pMOS 트랜지스터들(1208, 1212)이 포함됨)의 게이트 전압을 레벨-쉬프트(level-shift)시키는 커패시터 C1(1216)을 이용한다. 게다가, 두 단계 프로세스가 일어나며, 이는 커패시터 전압 강하의 초기화 프로세스를 포함한다. 이 전압 강하는 크기에 있어서 pMOS 역치 전압과 유사할 수 있으므로, pMOS들(1208, 1212)이 두번째 단계에서 리셋을 검출하기 위해 전류 미러로서 역할할 때 VSENSE가 공정 편차들에 대해 더욱 강건할(robust) 수 있다.
오피-앰프 루프는 오피-앰프(1220), nMOS(1222) 및 되먹임 경로(1221)를 포함한다. VIN은 오피-앰프(1220)의 양 입력(1253)에 제공되고, 라인(1221)은 오피-앰프(1220)의 음 입력(1255)에 제공된다.
오피-앰프(1220)는 경로(1224) 상에서 nMOS들(1222, 1226)의 게이트들에 공통의 전압을 제공하며, 따라서 트랜지스터의 소오스 전압은 게이트 전압 VSFG를 따른다. 전류원(1228)은 nMOS(1226)를 통해 흐르는 전류와 비슷한 레벨로 nMOS(1222)를 통해 흐르는 전류를 제공한다. 이는 두 nMOS들의 게이트-소오스 전압 VGS를 비슷하게 할 수 있고, 라인(1221) 상의 전압이 VIN 및 VBL과 실질적으로 동일하게 할 수 있다. 비트 라인(1227) 상의 VBL은 경로(1224) 상의 소오스-팔로워 게이트 전압 VSFG를 따르고, 이 전압은 결국 VIN을 따른다. nMOS 트랜지스터(1222)의 드레인은 경로(1203)를 통해 노드(1202)에서 VSUPPLY에 연결된다. nMOS 트랜지스터(1226)의 드레인은 스위치(1204A)가 닫힐 때(전도됨) 경로(1215)를 통해 VSUPPLY에 연결되거나, pMOS(1208)의 소오스에 그리고 커패시터 C1(1216)에 연결된다. pMOS(1208)의 드레인은 스위치(1206B)를 통해 노드(1202)에 연결된다. 라인(1210) 상에서 pMOS의 게이트는 pMOS(1212)의 게이트에 연결되고(미러 트랜지스터들의 쌍을 형성함) 커패시터(1216)의 한 쪽에 연결된다. 커패시터(1216)는 또한 스위치(1218A)를 통해 pMOS(1212)의 드레인에 연결되고 감지 라인(1213)에 연결된다.
감지 라인(1213)은 nMOS 트랜지스터들(1230, 1232), 경로(1233), 스위치(1234A) 및 스위치(1236B)를 통해 전류원(1214)의 미러로서 연결될 수 있다. 감지 라인(1213)은 또한 스위치(1238B)를 통해 전류 피크 검출기(1241)에 연결될 수 있으며, 이는 도 10a의 피크 검출기(1014)와 유사하다. 전류 피크 검출기(1241)는 경로(1257)를 통해 트랜지스터(1244)의 게이트에 연결되고 스위치(1246A)를 통해 접지로 연결되는 다이오드(1242)와, "Reset_done" 신호가 출력인 인버터(1240)를 포함하며, Reset_done은 시스템 제어 로직 회로(330)에 제공되고 경로(1243)를 통해 방전 트랜지스터(1248)에 제공된다.
비트 라인(1227)은 선택된 메모리 셀에 연결되며, 메모리 셀은 가변 저항(1258)(RCELL), 다이오드(1256) 및 커패시턴스(1254)(CCELL)에 의해 표현된다. 비트 라인의 저항과 커패시턴스는 각각 RBL(1250)과 CBL(1252)에 의해 표현된다.
리셋 프로세스는 두 단계로 일어날 수 있는데, "A"로 끝나는 참조 번호들에 의해 표현되는 스위치들은 첫번째 단계에서 닫히고(전도됨), 두번째 단계에서 열린다(비-전도됨). 유사하게, "B"로 끝나는 참조 번호들에 의해 표현되는 스위치들은 첫번째 단계에서 열리고(비-전도됨), 두번째 단계에서 닫힌다(전도됨).
도 12b는 첫번째 동작 단계에서 도 12a의 회로를 도시한 것이다. 소오스 팔로워 nMOS(1226)의 게이트 전압을 위해 라인(1224) 상에서 VSFG(1262)를 생성하기 위해 VIN(1260)이 오피-앰프 루프에 제공되며, 따라서 VBL(1264)은 VSFG(1262)를 따른다. VSFG는 nMOS(1226)의 역치 전압과 추가의 증분(Δ)만큼 VBL보다 크다. 따라서, VBL은 VIN을 따른다.
도 12d를 또한 참조하면, 리셋 프로세스의 첫번째 단계에서는, t0와 t1 사이에서, "A" 스위치 제어 신호(1276)가 "A" 스위치들을 전도되도록 만드는 것을 표시하고, "B" 스위치 제어 신호(1278)가 "B" 스위치들을 비-전도되도록 만드는 것을 표시한다. 이들 스위치를 제어함으로써, VSENSE1(1270)을 전원 공급 전압 VSUPPLY로 풀업(pull up)할 수 있고, 라인(1210) 상의 VPBIAS(1271)가 VSUPPLY에서 pMOS(1212)의 역치 전압과 추가의 증분(Δ)만큼 작은 것과 동일한 레벨로 VSUPPLY를 따르게 할 수 있다. VSENSE2(1272)는 이 단계에서 VPBIAS와 동일하다. pMOS(1212)의 역치 전압과 추가의 증분(Δ)과 동일한 전압 강하가 C1(1216)의 양단에 발생한다. 또한, 전류원(1214)의 기준 전류 IREF가 nMOS 트랜지스터들(1230, 1232)을 통해 라인(1213)에 미러링된다.
도 12c는 동작의 두번째 단계에서 도 12a의 회로를 도시한 것이다. 도 12d를 또한 참조하면, 리셋 프로세스의 두번째 단계에서는, t1 후에, "A" 스위치 제어 신호(1276)가 "A" 스위치들을 비-전도되도록 만드는 것을 표시하고, "B" 스위치 제어 신호(1278)가 "B" 스위치들을 전도되도록 만드는 것을 표시한다.
입력 전압 VIN(1260)이 램프 업된다. nMOS(1226)의 소오스-팔로워 배치로 인해, ICELL(1266)이 램프 업하는 것과 같이 VBL도 역시 램프 업할 것이다. 또한, C1을 레벨 시프터(level shifter)로 가지는 pMOS(1208)가 증가하는 ICELL을 제공할 것이고, ICELL을 전류 피크 검출기(1241)의 입력으로서 라인(1213) 상에 제공하기 위해 전류 미러로서 ICELL을 pMOS(1212)에 복사한다. 이 전류는 전류 피크 검출기(1241)에 의해 추적될 것이다. 일단 t2에서 메모리 셀이 리셋되면, RCELL(1268)은 상위 레벨로 점프하고, ICELL(1266)은 I1의 피크값으로부터 떨어진다. 전류 피크 검출기(1241)는 반전 지점을 감지하고 Reset_done 신호(1280)를 하이로 셋한다. 임의의 추가적인 교란을 피하기 위하여 비트 라인(1227)을 즉시 방전하도록(도 12d의 VBL 곡선(1264)을 볼 것) Reset_done이 경로(1243)를 통해 nMOS 방전 트랜지스터(1248)로 제공된다. 피크 검출기(1241)는 도 10a의 피크 검출기(1014)와 관련하여 논의된 것처럼 동작한다.
특히, VIN의 초기 레벨은 스위치(1238B)가 닫힐 때 다이오드(1242)를 전도되도록 하기에 충분할 만큼이면 된다. 감지 라인의 전압 VSENSE2(1272)는 t1과 t2 사이에서 실질적으로 일정하다. 다이오드(1242)의 전도로 인해, 전하가 라인(1257)에 축적되기 시작하며, 라인(1257)은 트랜지스터(1244)의 게이트에 연결된다. 라인(1257) 상의 전압 V1(도 12d의 1272)과 t1과 t2 사이에서 ICELL과 동일한 해당 전류 I1(1265)도 역시 램프 업하기 시작한다. t2에서, 일단 RCELL(1258)이 로우에서 하이로 스위칭하는 지점까지 VBL과 ICELL이 증가하면, ICELL(1266)은 떨어지지만, 전류 피크 검출기(1241)는 감지 라인(1213)으로부터 ICELL의 피크값을 계속 끌어온다. VSENSE2(1272)도 또한 하이에서 로우, 즉 0 V나 그 근처로 떨어지고, 이는 인버터(1240)에 의해 Reset_done이 로우에서 하이로 셋되도록 한다.
본 회로에 의해 달성되는 전력 감소를 이해하기 위하여, 유의할 점은 pMOS 트랜지스터들(1208, 1212)에 대해, 게이트 전압 VG가 소오스 전압 VS=VSUPPLY 보다 낮을 수 있다는 것이다. 즉, VGS(=VG-VS)<0 이고, 이 경우에 pMOS 트랜지스터는 동작의 공핍 모드에서 동작한다.
구체적으로, VG=VSUPPLY-VTH 이고, 여기서 VTH는 pMOS(1212)의 역치 전압이다. 이를 위해, VC1=VTH 가 되도록 C1을 선택한다. 실제로는, pMOS(1212)가 전도 상태에 있는 것을 보장하기 위해 VG는 추가의 델타(Δ)만큼 VS보다 낮다. 따라서, VC1=VTH+Δ 이다. 이는 nMOS 트랜지스터가 전도 상태로 유지되기 위해 VGS>0 인 것을 이용하는 경우에 필요로 했었을 VSUPPLY로의 상승을 피할 수 있게 해준다.
본 발명의 전술한 상세한 설명은 예시 및 설명의 목적으로 제시되었다. 상기 상세한 설명은 본 발명을 빠짐없이 완전히 제시한 것이라거나 본 발명을 개시된 특정 형태로 제한하고자 의도된 것이 아니다. 상기 교시 내용의 관점에서 수많은 수정 및 변경이 가능하다. 상기 서술된 실시예들은 본 발명의 원리 및 그 실제적인 응용을 가장 잘 설명함으로써 당해 기술분야의 숙련된 자들이 다양한 실시예들에서 그리고 예기된 특정 용도에 적합하게 다양한 수정들을 가하여 본 발명을 가장 잘 이용할 수 있도록 선택되었다. 본 발명의 범위는 본 명세서에 첨부된 청구항들에 의해 정의되도록 의도하는 바이다.

Claims (15)

  1. 메모리 디바이스(memory device)에서 가역적 저항-스위칭 소자(reversible resistance-switching element)에 대한 셋 프로세스(set process)를 검출하기 위한 장치로서,
    상기 가역적 저항-스위칭 소자(924, 926, 928; 1120, 1122, 1124)에 연결되는 비트 라인(915, 1117)과;
    상기 비트 라인의 전압이 상기 가역적 저항-스위칭 소자의 저항을 하위 레벨로 스위칭시키기에 충분할 때까지 상기 비트 라인의 상기 전압이 램프 업(ramp up)하도록 하기 위한 램핑 수단(ramping means)(906, 1104)과; 그리고
    상기 저항-스위칭 소자의 상기 저항이 스위칭하는 때를 검출하기 위해 상기 비트 라인에 연결되는 검출 수단(detecting means)(900, 1112)
    을 포함하는 가역적 저항-스위칭 소자에 대한 셋 프로세스 검출 장치.
  2. 제1항에 있어서,
    상기 램핑 수단은 전류 공급원(current supply)(906)을 포함하며, 상기 비트 라인은 상기 전류 공급원의 전류 미러(current mirror)(902, 904)로서 연결되는 것인 가역적 저항-스위칭 소자에 대한 셋 프로세스 검출 장치.
  3. 제1항 또는 제2항에 있어서,
    상기 비트 라인의 상기 전압이 램프 업되기 전에 상기 비트 라인을 프리-차지(pre-charge)하는 프리-차지 회로(916, 918, 920, 922)를 더 포함하는 가역적 저항-스위칭 소자에 대한 셋 프로세스 검출 장치.
  4. 제3항에 있어서,
    상기 검출 수단은 피크 검출기(peak detector)(900)를 포함하고, 상기 피크 검출기는 연산 증폭기(operational amplifier)(910)를 포함하고, 상기 연산 증폭기의 제1 입력단(935)은 상기 비트라인에 연결되고, 상기 연산 증폭기의 출력 신호는 상기 저항-스위칭 소자의 상기 저항이 스위칭될 때 반전되며(908); 그리고
    상기 프리-차지 회로는 상기 비트 라인을 프리-차지하는 동안 상기 연산 증폭기의 제2 입력단(936)을 프리-차지하는 것인 가역적 저항-스위칭 소자에 대한 셋 프로세스 검출 장치.
  5. 제1항 내지 제4항 중 어느 한 항에 있어서,
    상기 검출 수단은 피크 검출기(900)를 포함하고,
    상기 장치는 상기 피크 검출기에 반응하는 방전 트랜지스터(discharge transistor)(934)를 더 포함하며, 상기 방전 회로는 상기 피크 검출기의 출력 신호가 반전될 때 상기 비트 라인을 방전하는 것인 가역적 저항-스위칭 소자에 대한 셋 프로세스 검출 장치.
  6. 제1항 내지 제5항 중 어느 한 항에 있어서,
    상기 램핑 수단은 램프 업되는 전압이 제1 입력단(1129)에 입력되는 연산 증폭기(1104)와, 상기 연산 증폭기에 연결되는 게이트를 가지는 제1 트랜지스터(1114)를 포함하며, 상기 연산 증폭기는 상기 게이트에서 전압(Vsfg)을 제공하고, 상기 제1 트랜지스터의 소오스(1117)에서의 전압이 상기 게이트에서의 상기 전압을 따르며; 그리고
    상기 검출 수단은 상기 제1 트랜지스터의 드레인(1111)에 연결되는 제1 입력단(1113)과 고정 기준 전압(Vref)을 받는 제2 입력단(1135)을 가지는 비교기(comparator)(1112)를 포함하는 것인 가역적 저항-스위칭 소자에 대한 셋 프로세스 검출 장치.
  7. 제6항에 있어서,
    상기 램프 업되는 전압이 상기 연산 증폭기(1104)의 상기 제1 입력단(1129)에 입력될 때, 상기 비트 라인에서의 상기 전압(Vbl)은 상기 저항-스위칭 소자의 저항을 하위 레벨로 스위칭시키기에 충분한 레벨에 도달할 때까지 램프 업되며, 이 때 상기 제1 트랜지스터의 상기 드레인(1111)에서의 전압(Vsense)은 상기 고정 기준 전압 레벨 아래로 떨어짐으로써 상기 비교기의 출력 신호를 반전시키는 것인 가역적 저항-스위칭 소자에 대한 셋 프로세스 검출 장치.
  8. 메모리 디바이스에서 가역적 저항-스위칭 소자(reversible resistance-switching element)에 대한 리셋 프로세스(reset process)를 검출하기 위한 장치로서,
    램프 업(ramp up)되는 전압이 제1 입력단(1021, 1253)에 입력되는 연산 증폭기(1004, 1220)와;
    상기 가역적 저항-스위칭 소자(1020, 1022, 1024; 1254, 1256, 1258)에 연결되는 비트 라인(1025, 1227)과, 상기 연산 증폭기는 상기 비트 라인에서 전압(Vbl)을 생성하고, 상기 비트 라인에서의 상기 전압이 상기 저항-스위칭 소자의 저항을 상위 레벨로 스위칭시키기에 충분한 레벨에 도달할 때까지 상기 비트 라인에서의 상기 전압이 상기 램프 업되는 전압을 따라 증가하며;
    감지 라인(1011, 1213)과;
    상기 감지 라인에 연결되고 상기 저항-스위칭 소자의 상기 저항이 상위 레벨로 스위칭하는 때를 검출하는 피크 검출기(1014, 1241)
    를 포함하는 가역적 저항-스위칭 소자에 대한 리셋 프로세스 검출 장치.
  9. 제8항에 있어서,
    상기 연산 증폭기는 상기 저항-스위칭 소자의 상기 저항이 상위 레벨로 스위칭할 때까지 상기 램프 업되는 전압을 따라 증가하는 전류(Icell)를 상기 감지 라인에서 생성하는 것인 가역적 저항-스위칭 소자에 대한 리셋 프로세스 검출 장치.
  10. 제8항 또는 제9항에 있어서,
    상기 피크 검출기는 피크 레벨이 도달된 후에 상기 피크 레벨에서 상기 감지 라인으로부터 전류를 끌어오는 회로(1016, 1018, 1031; 1242, 1244, 1246A, 1257)를 포함하는 것인 가역적 저항-스위칭 소자에 대한 리셋 프로세스 검출 장치.
  11. 제8항 내지 제10항에 있어서,
    상기 피크 검출기는 상기 감지 라인(1011, 1213)과 접지 사이에 연결되는 트랜지스터(1016, 1244)와, 상기 저항-스위칭 소자가 스위칭하기 전후에 상기 감지 라인으로부터 전류를 끌어오기 위해 상기 감지 라인에 연결되고 상기 트랜지스터의 게이트에 전하를 보유하는 콤포넌트(component)(1018, 1242)를 포함하는 회로를 포함하는 것인 가역적 저항-스위칭 소자에 대한 리셋 프로세스 검출 장치.
  12. 제8항 내지 제11항 중 어느 한 항에 있어서,
    상기 감지 라인에서 스위치(1010)를 더 포함하며, 상기 스위치는 상기 램프 업되는 전압이 상기 연산 증폭기의 상기 제1 입력단에 먼저 입력된 시간 후 소정의 지연(delay) 후에 전도되도록 되는 것인 가역적 저항-스위칭 소자에 대한 리셋 프로세스 검출 장치.
  13. 제8항 내지 제12항에 중 어느 한 항에 있어서,
    상기 연산 증폭기에 연결되는 게이트를 가지는 제1 트랜지스터(1226)를 더 포함하며, 상기 연산 증폭기는 상기 게이트에서 전압(Vsfg)을 제공하고, 상기 제1 트랜지스터의 소오스(1227)에서의 전압은 상기 게이트에서의 상기 전압을 따르고, 그리고 상기 감지 라인(1213)은 상기 비트 라인(1227)의 미러로서 연결되는 것인 가역적 저항-스위칭 소자에 대한 리셋 프로세스 검출 장치.
  14. 제13항에 있어서,
    상기 감지 라인은 미러 pMOS 트랜지스터들(1208, 1212)의 쌍을 통해 상기 비트 라인의 상기 미러로서 연결되고, 상기 미러 pMOS 트랜지스터들의 게이트들은 전하 저장 콤포넌트(1216)를 통해 상기 제1 트랜지스터(1226)의 드레인(1215)에 연결되는 것인 가역적 저항-스위칭 소자에 대한 리셋 프로세스 검출 장치.
  15. 제8항 내지 제14항 중 어느 한 항에 있어서,
    상기 연산 증폭기는 램프 업되는 출력 전압을 생성하고, 상기 비트 라인의 전압(Vbl)은 상기 비트 라인의 상기 전압이 상기 저항-스위칭 소자의 상기 저항을 상기 상위 레벨로 스위칭시키기에 충분한 레벨에 도달할 때까지 상기 램프 업되는 출력 전압을 따라 램프 업되고, 상기 감지 라인의 전압(Vsense, Vsense2)은 상기 램프 업되는 출력 전압을 따라 램프 업되고, 그 후에 상기 감지 라인의 상기 전압이 떨어지는 것인 가역적 저항-스위칭 소자에 대한 리셋 프로세스 검출 장치.
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