KR102014111B1 - 적층 배선 기판 및 이것을 구비하는 프로브 카드 - Google Patents

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Abstract

세라믹에 의해 형성된 코어 기판에 수지부가 적층되어서 이루어지는 적층 배선 기판에 있어서, 수지부의 주면에 실장되는 부품용의 실장 전극의 박리를 저감한다. 복수의 프로브 핀(5a~5e)이 접속되는 적층 배선 기판(3a)은 복수의 세라믹층(8a)이 적층되어서 이루어지는 코어 기판(8)과, 코어 기판(8)의 한쪽 주면(80a)에 형성된 부품 실장용의 실장 전극(13)과, 복수의 수지층(9a)이 적층되어서 이루어지고 코어 기판(8)의 한쪽 주면(80a)에 적층된 수지부(9)와, 수지부(9)의 코어 기판(8)과 반대측의 주면(90a)에 노출되어 형성되고 각 프로브 핀(5a~5e)에 접속되는 복수의 접속 전극(11a~11e)을 구비하고, 실장 전극(13)은 수지부(9)에 형성된 관통공(16)을 통해 일부가 수지부(9)의 주면(90a)에 노출되어 있다.

Description

적층 배선 기판 및 이것을 구비하는 프로브 카드
본 발명은 복수의 세라믹층이 적층되어 이루어지는 코어 기판과 상기 코어 기판의 한쪽 주면에 적층된 수지부를 구비하는 적층 배선 기판 및 이 적층 배선 기판을 구비하는 프로브 카드에 관한 것이다.
최근의 반도체 소자의 외부 단자의 고밀도화에 따라 이 종의 반도체 소자의 전기 검사가 가능한 프로브 카드용의 배선 기판의 개발이 진행되고 있다. 예를 들면, 도 5에 나타내는 바와 같이 특허문헌 1에 기재된 적층 배선 기판(100)은 복수의 세라믹층(101a)이 적층되어서 이루어지는 코어 기판(101)과 복수의 수지층(102a)(예를 들면, 폴리이미드)가 적층되어서 이루어지는 수지부(102)를 구비한다. 여기서, 적층 배선 기판(100)의 상면에는 각각 프로브 핀과 접속되는 복수의 접속 전극(103)이 형성된다. 또한, 적층 배선 기판(100)의 하면에는 각 접속 전극(103) 각각에 대응하도록 형성된 복수의 외부 전극(104)이 각 접속 전극(103)의 피치보다도 넓은 피치로 배치된다. 그리고, 대응하는 접속 전극(103)과 외부 전극(104)끼리가 적층 배선 기판(100)의 내부에 형성된 배선 전극(105) 및 층간 접속 도체(106)를 통해 접속됨으로써 적층 배선 기판(100)에 재배선 구조가 형성되어 있다.
이러한 재배선 구조에서는 각 접속 전극(103)이 형성되는 적층 배선 기판(100)의 상부에 있어서 각 외부 전극(104)이 형성되는 하부보다 배선 전극(105)이나 층간 접속 도체(106)의 밀도를 높게 할 필요가 있다. 그 때문에 적층 배선 기판(100)의 상부는 미세한 전극 패턴의 형성이 가능한 폴리이미드 등의 박막에 의해 형성된 복수의 수지층(102a)의 적층체인 수지부(102)에 의해 형성된다. 한편, 배선 전극(105)이나 층간 접속 도체(106)의 고밀도화가 요구되지 않는 적층 배선 기판(100)의 하부는 강성이 수지 적층체(103)보다 높고, 연마 등에 의해 평탄성을 확보하기 쉬워 세라믹(코어 기판)에 의해 형성되어 있다.
일본특허공개 2011-222945호 공보(단락 0026~0028, 도 1 등 참조)
이 종의 적층 배선 기판(100)에 부품을 실장하는 경우, 수지부(102)의 상면에 부품용의 실장 전극이 형성되지만 수지부(102)와 실장 전극은 밀착 강도가 낮기 때문에 부품 실장 후의 충격 등으로 실장 전극이 수지부(102)로부터 박리될 우려가 있다. 또한, 수지부(102)의 수지는 실장 전극을 형성하는 금속보다 열 팽창률이 높기 때문에 프로브 카드의 검사 시의 열 변화에 의해서도 실장 전극의 박리의 우려가 있다.
본 발명은 상기한 과제를 감안하여 이루어진 것이며, 세라믹으로 형성된 코어 기판에 수지부가 적층되어서 이루어지는 적층 배선 기판에 있어서 수지부의 주면에 실장되는 부품용의 실장 전극의 박리를 저감하는 것을 목적으로 한다.
상기한 목적을 달성하기 위해 본 발명의 적층 배선 기판은 복수의 프로브 핀이 접속되는 적층 배선 기판에 있어서 복수의 세라믹층이 적층되어서 이루어지는 코어 기판과, 상기 코어 기판의 한쪽 주면에 적층되고 관통공을 갖는 수지부와, 상기수지부의 상기 관통공에 위치하고, 상기 코어 기판의 상기 한쪽 주면 상에 형성된 부품 실장용의 실장 전극과, 상기 수지부 중 상기 코어 기판에 면하는 주면과 반대측의 주면인 반대면에 노출되어 설치되고 상기 각 프로브 핀에 접속되는 복수의 접속 전극을 구비하는 것을 특징으로 하고 있다.
이 구성에 의하면 부품 실장용의 실장 전극이 수지부를 형성하는 수지보다 밀착 강도가 높은 코어 기판(세라믹) 상에 형성되기 때문에 실장 전극의 박리를 저감할 수 있다. 또한, 코어 기판을 형성하는 세라믹은 실장 전극을 형성하는 금속과의 열 팽창계수의 차가 수지부를 형성하는 수지보다 작기 때문에 적층 배선 기판의 온도 변화에 기인하는 실장 전극의 박리를 저감할 수 있다. 또한, 실장 전극은 수지부의 관통공에 배치됨으로써 수지부의 상기 반대면에 노출되기 때문에 실장 전극의 박리를 저감하면서 수지부의 상기 반대면에 부품을 실장할 수 있다.
또한, 상기 관통공의 둘레 가장자리의 상기 수지부가 상기 실장 전극의 둘레 가장자리부를 피복하고 있어도 좋다. 이렇게 하면 실장 전극의 코어 기판으로부터의 박리의 기점이 되는 둘레 가장자리부가 수지부에 의해 보호되기 때문에 실장 전극의 박리를 더욱 저감할 수 있다.
또한, 상기 실장 전극은 x(x는 2 이상의 정수)층의 패드 전극이 적층되어서 이루어지고 상기 코어 기판에 접하는 상기 패드 전극을 제 1 층째로 해서 제 n(n은 2 이상 또한 x 이하의 정수) 층째의 상기 패드 전극은 상기 수지부를 평면으로 볼 때 제 n-1 층째의 상기 패드 전극보다 면적이 작게 형성되어서 상기 제 n-1 층째의 상기 패드 전극에 들어가도록 배치되어 있어도 좋다.
이 구성에 의하면 실장 전극을 구성하는 각 패드 전극의 면적은 코어 기판에 가까워짐에 따라 커지기 때문에 실장 전극의 코어 기판과의 접속면의 면적을 용이하게 크게 할 수 있고, 이것에 의해 실장 전극과 코어 기판의 밀착 강도의 향상을 도모할 수 있다.
또한, 상기 수지부는 y(y는 상기 패드 전극의 층수 x 이상의 정수)층의 수지층이 적층되어서 이루어지고, 상기 관통공은 상기 각 수지층 각각에 형성된 층 관통공이 연결되어서 이루어지고, 상기 코어 기판에 접하는 상기 수지층을 제 1 층째로 해서 제 m(m은 2 이상 또한 x+1 이하의 정수) 층째의 수지층은 상기 수지층 중 상기 층 관통공의 둘레 가장자리부가 제 m-1 층째의 상기 패드 전극의 둘레 가장자리부를 피복하도록 해서 제 m-1 층째의 상기 수지층에 적층되도록 해도 좋다.
이 구성에 의하면 실장 전극을 구성하는 각 패드 전극의 둘레 가장자리부가 모두 수지부를 구성하는 수지층에 의해 피복되기 때문에 실장 전극의 코어 기판으로부터의 박리를 확실하게 저감할 수 있다.
또한, 상술의 적층 배선 기판이 반도체 소자의 전기 검사를 행하는 프로브 카드에 사용되는 것이어도 좋다. 이 경우, 열 팽창계수의 차가 작은 코어 기판 상에 실장 전극을 형성하는 본 발명의 적층 배선 기판은 전기 검사 시에 열에 노출되는 프로브 카드에 사용하는 배선 기판으로서 바람직하다.
(발명의 효과)
본 발명에 의하면 부품 실장용의 실장 전극이 수지부를 형성하는 수지보다 밀착 강도가 높은 코어 기판(세라믹) 상에 형성되기 때문에 실장 전극의 박리를 저감할 수 있다. 또한, 코어 기판을 형성하는 세라믹은 실장 전극을 형성하는 금속과의 열 팽창계수의 차가 수지부를 형성하는 수지보다 작기 때문에 적층 배선 기판의 온도 변화에 기인하는 실장 전극의 박리를 저감할 수 있다. 또한, 실장 전극은 수지부의 상기 반대면에 노출되기 때문에 실장 전극의 박리를 저감하면서 수지부의 상기 반대면에 부품을 실장할 수 있다.
도 1은 본 발명의 제 1 실시형태에 의한 프로브 카드의 단면도이다.
도 2는 도 1의 적층 배선 기판의 단면도이다.
도 3은 본 발명의 제 2 실시형태에 의한 적층 배선 기판의 단면도이다.
도 4는 본 발명의 제 3 실시형태에 의한 적층 배선 기판의 부분 단면도이다.
도 5는 종래의 적층 배선 기판의 단면도이다.
<제 1 실시형태>
본 발명의 제 1 실시형태에 의한 프로브 카드(1)에 대해 도 1 및 도 2를 참조하여 설명한다. 또한, 도 1은 프로브 카드(1)의 단면도, 도 2는 도 1의 적층 배선 기판(3a)의 단면도이다. 또한, 도 1에서는 적층 배선 기판(3a)에 형성되는 배선 전극 및 비어 도체의 일부를 도시 생략하고 있다.
이 실시형태에 의한 프로브 카드(1)는 도 1에 나타내는 바와 같이 마더 기판(2)과, 상기 마더 기판(2)의 한쪽 주면(2a)에 실장된 적층 배선 기판(3a)과, 각각 적층 배선 기판(3a)에 접속되는 복수의 프로브 핀(5a~5e)과 각 프로브 핀(5a~5e)을 지지하는 프로브 헤드(4)를 구비하고, 예를 들면 반도체 소자 등의 피검사물의 전기 검사에 사용되는 것이다.
마더 기판(2)은 한쪽 주면(2a)에 적층 배선 기판(3a)을 실장하기 위한 복수의 실장 전극(6)이 형성됨과 아울러 다른 쪽 주면(2b)에 외부 접속용의 복수의 외부 전극(7a~7e)이 형성된다. 여기서, 각 실장 전극(6)은 마더 기판의 내부에 형성된 배선 전극(30)이나 비어 도체(31)에 의해 소정의 외부 전극(7a~7e)에 접속된다. 마더 기판(2)은 예를 들면 유리 에폭시 수지 등으로 형성되어 있다.
적층 배선 기판(3a)은 마더 기판(2)측에 배치된 코어 기판(8)과 상기 코어 기판(8)의 한쪽 주면(80a)에 적층된 수지부(9)를 구비한다. 이 때, 코어 기판(8)은 예를 들면 붕규산계 유리를 함유하는 세라믹(예를 들면, 알루미나)을 주성분으로 하는 저온 동시 소성 세라믹(LTCC), 고온 소성 세라믹(HTCC) 등 각종 세라믹으로 형성할 수 있다.
예를 들면, 저온 동시 소성 세라믹(LTCC)의 재료로서는 CaO-SiO2-Al2O3-B2O3계 유리 50~65중량%(바람직하게는 60중량%)와 알루미나 50~35중량%(바람직하게는 40중량%)의 혼합물을 사용한다. LTCC 그린 시트의 소성 시에는 상기 LTCC 그린 시트의 압착체의 양면에 상기 그린 시트보다 소결 온도가 높은 더미 그린 시트(알루미나 등의 구속층 시트)를 가열 압착한 압착체를 LTCC의 소결 온도인 800~1000℃(바람직하게는 900℃)에서 LTCC 기판을 무수축 소성한다. 이 때, 내층의 도체 패턴(예를 들면, 배선 전극(14))으로서 Cu를 사용한 경우에는 산화 방지를 위한 환원 분위기 중에서 소성할 필요가 있지만 Ag, Ag/Pd, Au, Ag/Pt를 사용한 경우에는 산화 분위기(공기) 중에서 소성하는 것이 가능하다. 이 소성 중은 LTCC 그린 시트의 압착 시의 가압력보다 작은 압력(예를 들면, 2~20Kgf/㎠)으로 상기 기판을 가압하면서 소성한다. 이것에 의해 소성 시에 기판 표면이 내층 도체 패턴 부분에서 볼록 변형되는 것이 방지되고, 기판 표면의 평탄도가 확보됨과 아울러 소성 시의 기판의 휨이나 박리(디라미네이션)도 방지된다.
수지부(9)는 예를 들면, 폴리이미드 등의 수지로 형성된다. 또한, 이 실시형태에서는 코어 기판(8) 및 수지부(9)는 각각 다층 구조로 형성되어 있다.
각 프로브 핀(5a~5e)을 유지하는 프로브 헤드(4)는 소정 간격으로 대략 평행하게 배치된 2매의 유지판(4a)과 양 유지판(4a) 사이에 배치된 스페이서(4b)에 의해 형성되고, 마더 기판(2)에 고정된 커버체(21)에 고정 배치된다.
적층 배선 기판(3a)에 대해서 도 2를 참조하여 구체적으로 설명하면 코어 기판(8)은 복수의 세라믹층(8a)의 적층체로 이루어진다. 여기서, 코어 기판(8)의 수지부(9)와 반대측의 주면(80b)에는 마더 기판(2)에 실장하기 위한 복수의 외부 접속 전극(10a~10e)이 형성되고, 이들의 각 외부 접속 전극(10a~10e)이 마더 기판(2)에 형성된 소정의 실장 전극(6)에 각각 땜납에 의해 접속된다.
코어 기판(8)의 수지부(9)측의 한쪽 주면(80a)에는 부품(12)을 실장하기 위한 실장 전극(13)이 형성된다. 또한, 각 세라믹층(8a)에는 각종 배선 전극(14) 및 복수의 비어 도체(15)가 형성된다. 또한, 각 외부 접속 전극(10a~10e), 각 배선 전극(14), 각 비어 도체(15) 및 실장 전극(13)은 예를 들면 Cu, Ag, Al 등의 금속 중 어느 하나에 의해 형성된다. 여기서, 각 외부 접속 전극(10a~10e), 각 배선 전극(14) 및 실장 전극(13)은 예를 들면 상기 금속(Cu, Ag, Al 등)을 함유하는 도전성 페이스트를 사용한 스크린 인쇄에 의해 형성할 수 있다. 또한, 각 외부 접속 전극(10a~10a) 및 실장 전극(13)은 상술의 금속에 의해 형성된 하지 전극에 Ni/Au 도금에 의해 형성된 표면 전극을 적층하는 구성이어도 좋다.
수지부(9)는 복수의 수지층(9a)의 적층체로 이루어지고, 코어 기판(8)의 한쪽 주면(80a)에 적층된다. 여기서, 수지부(9)의 코어 기판(8)과 반대측의 주면(90a)(본 발명의 「수지부의 반대면」에 상당)에는 각각 프로브 핀(5a~5e)이 접속되는 복수의 접속 전극(11a~11e)이 형성된다. 이 실시형태에서는 접속 전극(11a)이 전원 공급용의 프로브 핀(5a)에 접속되고, 접속 전극(11b) 및 접속 전극(11e)이 모두 접지용의 프로브 핀(5b, 5e)에 접속되고, 접속 전극(11c) 및 접속 전극(11d)이 모두 신호 송수신용의 프로브 핀(5c, 5d)에 접속된다. 또한, 각 접속 전극(11a~11e)은 예를 들면 Cu 등에 의해 형성된 하지 전극과 상기 하지 전극 상에 Ni/Au 도금이 실시되어서 이루어지는 표면 전극에 의해 각각 형성할 수 있다.
각 수지층(9a)에는 각종 배선 전극(17) 및 복수의 비어 도체(18)가 형성된다. 이 경우, 각 배선 전극(17)은 예를 들면 수지층(9a)의 주면에 하지 전극으로서의 Ti막을 스퍼터 등에 의해 성막하고, 마찬가지로 스퍼터 등에 의해 Ti막 상에 Cu막을 성막한다. 그리고, Cu막 상에 전해 또는 무전해 도금에 의해 마찬가지로 Cu막을 성막함으로써 형성할 수 있다. 또한, 각 수지층(9a)에 형성되는 배선 전극(17)은 포토리소그래피 가공에 의해 미세 패턴으로 형성된다. 또한, 코어 기판(8)에 형성된 배선 전극(14)은 스크린 인쇄 등에 의해 형성되기 때문에 후막(厚膜) 패턴이 되는 것에 대해 수지부(9)에 형성된 배선 전극(17)은 스퍼터 등에 의해 성막되기 때문에 박막 패턴이 된다. 또한, 수지부(9)에 형성된 배선 전극(17)은 상기한 바와 같이 포토리소그래피 가공에 의해 세선화된다.
각 접속 전극(11a~11e)는 마더 기판(2)의 다른 쪽 주면에 형성된 소정의 외부 전극(7a~7e)에 각각 전기적으로 접속된다. 구체적으로는 도 1 및 도 2에 나타내는 바와 같이 각 접속 전극(11a~11e)은 각각 수지부(9)에 형성된 배선 전극(17) 및 비어 도체(18), 코어 기판(8)에 형성된 배선 전극(14) 및 비어 도체(15), 마더 기판(2)에 형성된 배선 전극(30) 및 비어 도체(31) 등을 통해 소정의 외부 전극(7a~7e)에 접속된다.
또한, 수지부(9)에는 코어 기판(8)의 평면으로 볼 때(코어 기판(8)의 한쪽 주면(80a)과 수직인 방향으로부터 본 평면으로 볼 때) 실장 전극(13)에 겹치는 위치에 상기 수지부(9)를 두께방향으로 관통하는 관통공(16)이 형성된다. 그리고, 상기 관통공(16)을 통해 실장 전극(13)의 일부가 수지부(9)의 주면(90a)에 노출되도록 구성되어 있다. 여기서, 실장 전극(13)의 둘레 가장자리부는 관통공(16)의 둘레 가장자리의 수지부(9)에 의해 피복된다. 이렇게, 수지부(9)에 관통공을 형성하여 실장 전극(13)을 수지부(9)의 주면(90a)에 노출시킴으로써 코어 기판(8) 상의 실장 전극(13)과 수지부(9)의 주면(90a)에 배치된 부품(12)의 접속을 가능하게 하고 있다. 또한, 관통공(16)은 예를 들면, 레이저 가공 등으로 형성할 수 있다.
부품(12)은 예를 들면 칩 콘덴서, 칩 인덕터, 칩 저항, 휴즈 칩으로 구성할 수 있다. 이 실시형태에서는 부품(12)이 접속 전극(11a)과 외부 접속 전극(10b)을 접속하는 전원 라인과 그라운드(접지) 라인 사이에 접속된 바이패스 콘덴서(칩 콘덴서)로 구성되어 있다.
따라서, 상기한 실시형태에 의하면 부품 실장용의 실장 전극(13)이 수지부(9)를 형성하는 수지보다 밀착 강도가 높은 코어 기판(8)(세라믹) 상에 형성되기 때문에 실장 전극(13)의 박리를 저감할 수 있다.
또한, 반도체 소자 등의 전기 검사에 사용되는 프로브 카드에서는 검사 시에 고온에서 사용되기 때문에 실장 전극(13)과 상기 실장 전극(13)이 형성되는 부재의 열 팽창계수의 차가 실장 전극(13)의 박리에 영향을 준다. 여기서, 코어 기판(8)을 형성하는 세라믹의 열 팽창계수는 5.5ppm/℃, 수지부(9)를 형성하는 수지가 폴리이미드 경우인 수지부(9)의 열 팽창계수는 50ppm/℃, 실장 전극(13)을 형성하는 금속이 Cu인 경우의 실장 전극(13)의 열 팽창률은 16.8ppm/℃이다. 이 구성에 의하면 코어 기판(8)은 실장 전극(13)과의 열 팽창계수의 차가 수지부(9)보다 작기 때문에 코어 기판(8) 상에 실장 전극(13)을 형성함으로써 적층 배선 기판(3a)의 온도 변화에 기인하는 실장 전극(13)의 박리를 저감할 수 있다.
또한, 바이패스 콘덴서(부품(12))에 의해 프로브 카드(1)의 전기 검사 시에 반도체 소자 등으로부터 발생하는 고주파 노이즈가 전원 라인에 혼입하는 것을 방지하는 경우, 반도체 소자에 가까운 위치에 바이패스 콘덴서를 배치하면 효율이 좋다. 이러한 경우는 수지부(9)의 주면(90) 상에 부품(12)의 실장용의 실장 전극을 형성하는 것이 일반적이지만 상술한 바와 같이 수지부(9)와 실장 전극(13)의 밀착 강도는 낮기 때문에 실장 전극(13)의 박리의 리스크가 높아진다. 한편, 이 구성에 의하면 부품(12)을 수지부(9)의 주면(90a)에 배치하면서 실장 전극(13)을 코어 기판(8) 상에 형성할 수 있기 때문에 부품(12)의 바이패스 콘덴서로서의 기능을 향상시키면서 실장 전극(13)의 박리를 저감할 수 있다.
관통공(16)의 둘레 가장자리의 수지부(9)에 의해 실장 전극(13)의 둘레 가장자리부가 피복되기 때문에 실장 전극(13)의 코어 기판(8)으로부터의 박리의 기점이 되는 둘레 가장자리부가 수지부(9)에 의해 보호되므로 실장 전극(13)의 박리를 더욱 저감할 수 있다.
<제 2 실시형태>
본 발명의 제 2 실시형태에 의한 적층 배선 기판(3b)에 대해 도 3을 참조하여 설명한다. 또한, 도 3은 적층 배선 기판(3b)의 단면도이다.
이 실시형태에 의한 적층 배선 기판(3b)이 도 1 및 도 2를 참조하여 설명한 제 1 실시형태의 적층 배선 기판(3a)과 다른 바는 도 3에 나타내는 바와 같이 수지부(9)가 1층의 수지층(9a)으로 구성되어 있는 것과 코어 기판(8)의 배선 구조가 다른 것이다. 그 외의 구성은 제 1 실시형태의 적층 배선 기판(3a)과 동일하기 때문에 동일 부호를 붙임으로써 설명을 생략한다.
이 경우, 코어 기판(8)의 한쪽 주면(80a)에는 부품(12)의 실장용의 실장 전극(13)에 추가하여 제 1 실시형태의 적층 배선 기판(3a)에서 수지부(9)에 형성되어 있었던 각 접속 전극(11a~11e)이 형성된다. 수지부(9)에는 실장 전극(13)을 노출시키기 위한 관통공(16)이 형성되고, 상기 관통공(16)의 둘레 가장자리의 수지부(9)에 의해 실장 전극(13)의 둘레 가장자리부가 피복된다. 또한, 각 접속 전극(11a~11e)도 실장 전극(13)과 마찬가지로 둘레 가장자리부가 수지부(9)에 의해 피복된다. 또한, 수지부(9)에는 제 1 실시형태의 적층 배선 기판(3a)의 수지부(9)에 형성되어 있던 배선 전극(17) 및 비어 도체(18)가 형성되지 않고 이것에 따라 코어 기판(8)에 형성된 각 배선 전극(14)과 비어 도체(15)에 의한 배선 구조가 변경되어 있다.
이 구성에 의하면 제 1 실시형태의 적층 배선 기판(3a)과 마찬가지의 효과가 얻어진다. 또한, 각 접속 전극(11a~11e)이 코어 기판(8) 상에 형성되기 때문에 각 접속 전극(11a~11e)의 박리를 저감할 수 있다.
<제 3 실시형태>
본 발명의 제 3 실시형태에 의한 적층 배선 기판(3c)에 대해 도 4를 참조하여 설명한다. 또한, 도 4는 적층 배선 기판(3c)의 부분 단면도이며, 적층 배선 기판(3c)의 부품(12)의 주변부를 나타내고 있다.
이 실시형태에 의한 적층 배선 기판(3c)이 도 1 및 도 2를 참조하여 설명한 제 1 실시형태의 적층 배선 기판(3a)과 다른 바는 도 4에 나타내는 바와 같이 실장 전극(13) 및 관통공(16) 각각의 구성이 다른 것이다. 그 외의 구성은 제 1 실시형태의 적층 배선 기판(3a)과 동일하기 때문에 동일 부호를 붙임으로써 설명을 생략한다.
이 경우, 실장 전극(13)은 복수층(이 실시형태에서는 3층)의 패드 전극(13a~13c)이 적층되어서 이루어진다. 또한, 실장 전극(13)의 코어 기판(8)으로부터 가장 떨어진 패드 전극(13c)에는 도금 처리 등에 의해 표면 전극(19)이 적층된다. 이 경우, 코어 기판(8)에 접하는 패드 전극(13a)을 제 1 층째, 패드 전극(13a)에 적층되는 패드 전극(13b)을 제 2 층째, 패드 전극(13b)에 적층되는 패드 전극(13c)을 제 3 층째로 한 경우, 제 2 층째의 패드 전극(13b)은 평면으로 볼 때의 면적이 제 1 층째의 패드 전극(13a)보다 작게 형성되어서 제 1 층째의 패드 전극(13a)에 들어가도록 배치된다. 제 3 층째의 패드 전극(13c)도 마찬가지로 평면으로 볼 때의 면적이 제 2 층째의 패드 전극(13b)보다 작게 형성되어서 제 2 층째의 패드 전극(13b)에 들어가도록 배치된다. 표면 전극(19)은 평면으로 볼 때의 면적이 제 3 층째의 패드 전극(13c)과 대략 동일하게 형성된다.
수지부(9)에 형성되는 관통공(16)은 각 수지층(9a) 각각에 형성된 층 관통공(16a~16d)이 연결되어서 이루어진다. 구체적으로 설명하면 수지부(9)에 있어서 코어 기판(8)에 접하는 수지층(9a)을 제 1 층째, 이 수지층(9a)에 적층되는 수지층(9a)을 제 2 층째, 제 2 층째의 수지층(9a)에 적층되는 수지층(9a)을 제 3 층째, 제 3 층째에 적층되는 수지층(9a)을 제 4 층째로 한 경우, 제 1 층째의 수지층(9a)에는 제 1 층째의 패드 전극(13a)보다 개구 면적이 큰 층 관통공(16a)이 형성되고 상기 층 관통공(16a)에 제 1 층째의 패드 전극(13a)이 배치된다. 이 구성을 형성하기 위해서 예를 들면, 제 1 층째의 수지층(9a)에 포토리소그래피 기술을 이용하여 층 관통공(16a)을 형성하고, 상기 층 관통공(16a) 내에 Cu 도금에 의해 제 1 층째의 패드 전극(13a)을 형성한다.
제 2 층째의 수지층(9a)에는 제 1 층째의 수지층(9a)과 마찬가지로 평면으로 볼 때 제 2 층째의 패드 전극(13b)보다 개구 면적이 큰 층 관통공(16b)이 형성되고, 상기 층 관통공(16b)에 제 2 층째의 패드 전극(13b)이 배치된다. 이 때, 층 관통공(16b)의 개구 면적은 제 2 층째의 패드 전극(13b)을 배치할 수 있고, 또한 평면으로 볼 때 제 2 층째의 수지층(9a)의 상기 층 관통공(16b)의 둘레 가장자리부가 제 1 층째의 패드 전극(13a)의 둘레 가장자리부를 피복하는 크기로 형성한다. 제 2 층째의 층 관통공(16b), 패드 전극(13b)도 제 1 층째의 층 관통공(16a) 및 패드 전극(13a)과 동일한 요령으로 형성할 수 있다.
그리고, 제 3 층째의 수지층(9a)의 층 관통공(16c) 및 패드 전극(13c)도 제1, 제 2 층째의 층 관통공(16a, 16b), 패드 전극(13a, 13b)과 동일한 요령으로 형성한다. 여기서, 제 3 층째의 패드 전극(13c)의 표면(제 3 층째의 층 관통공(16c)으로부터의 노출면)에 표면 전극(19)을 더 형성한다. 표면 전극(19)은 Ni/Au 도금에 의해 형성된다.
최후에 제 4 층째의 수지층(9a)을 평면으로 볼 때 제 3 층째의 패드 전극(13c)과 겹치는 영역에 층 관통공(16d)을 형성한다. 이 때, 층 관통공(16d)의 개구 면적은 제 4 층째의 수지층(9a)의 층 관통공(16d)의 둘레 가장자리부가 제 3 층째의 패드 전극(13c)의 둘레 가장자리부를 피복하는 크기로 형성한다.
또한, 각 패드 전극(13a~13c)은 모두 같은 수지층(9a)에 형성되는 비어 도체(18)와 동시에 형성할 수 있기 때문에 패드 전극(13a~13c)의 형성에 새로운 공정은 불필요하다. 또한, 이 실시형태에서는 수지부(9)의 층수(4층)가 실장 전극(13)의 층수(3층)보다 많은 경우에 대해 설명했지만 이들 층수가 같아도 좋다.
또한, 수지부(9)의 각 수지층(9a)이나 실장 전극(13)의 각 패드 전극(13a~13c) 각각의 층수는 적당히 변경할 수 있다. 여기서, 실장 전극의 층수가 x(x는 2 이상의 정수)이며, 코어 기판(8)에 접하는 패드 전극(13a)을 제 1 층째로 한 경우는 제 n(n은 2 이상 또한 x 이하의 정수) 층째의 패드 전극이 수지부(9)를 평면으로 볼 때 제 n-1 층째의 패드 전극보다 면적이 작게 형성되어서 제 n-1 층째의 패드 전극에 들어가도록 배치되어 있으면 좋다. 또한, 이 때의 수지부에 대해서는 수지층의 층수가 y(상기 패드 전극의 층수 x 이상의 정수)이며, 코어 기판(8)에 접하는 수지층을 제 1 층째로 한 경우, 제 m(m은 2 이상 또한 x+1 이하의 정수) 층째의 수지층은 상기 수지층 중 층 관통공의 둘레 가장자리부가 제 m-1 층째의 패드 전극의 둘레 가장자리부를 피복하도록 해서 제 m-1 층째의 수지층에 적층되면 좋다.
이 구성에 의하면 실장 전극(13)을 구성하는 각 패드 전극(13a~13c)의 면적(평면으로 볼 때의 면적)은 코어 기판(8)으로 가까워짐에 따라 커지기 때문에 실장 전극(13)의 코어 기판(8)과의 접속면의 면적을 용이하게 크게 할 수 있고, 이것에 의해 실장 전극(13)과 코어 기판(8)의 밀착 강도의 향상을 도모할 수 있다. 또한, 최상층의 패드 전극(13c)의 면적을 작게 할 수 있으므로 수지부(9)의 주면(90a)의 여유 스페이스를 넓힐 수 있기 때문에 수지부(9)의 주면(90a)의 설계 자유도를 향상시킬 수 있다.
또한, 실장 전극(13)을 구성하는 각 패드 전극(13a~13c)의 둘레 가장자리부가 모두 상기 패드 전극(13a~13c)의 1개 위의 수지층(9a)에 의해 피복되기 때문에 실장 전극(13)의 코어 기판(8)으로부터의 박리를 확실히 저감할 수 있다.
또한, 본 발명은 상기한 각 실시형태에 한정되는 것은 아니고 그 취지를 일탈하지 않는 한에 있어서 상기한 것 이외에 각종 변경을 행하는 것이 가능하다. 예를 들면, 상기한 각 실시형태에서는 부품(12)이 바이패스 콘덴서인 경우에 대해서 설명했지만 전원 라인에 노이즈가 혼입하는 것을 방지하는 다른 방법으로서 부품(12)을 칩 인덕터에 의해 구성해도 좋다. 이 경우, 칩 인덕터를 전원 라인에 직렬 접속하면 좋다.
또한, 각 세라믹층(8a) 및 각 수지층(9a)의 층수 각각은 적당히 변경할 수 있다.
(산업의 이용가능성)
본 발명은 복수의 세라믹층이 적층되어서 이루어지는 코어 기판과 상기 코어 기판의 한쪽 주면에 적층된 수지부를 구비하는 각종 적층 배선 기판 및 이것을 구비하는 프로브 카드에 적용할 수 있다.
1 프로브 카드 3a~3c 적층 배선 기판
8 코어 기판 8a 세라믹층
9 수지부 9a 수지층
11a~11e 접속 전극 13 실장 전극
13a~13c 패드 전극 16 관통공
16a~16d 층 관통공 80a 코어 기판의 한쪽 주면
90a 수지부의 주면(반대면)

Claims (5)

  1. 복수의 프로브 핀이 접속되는 적층 배선 기판에 있어서,
    복수의 세라믹층이 적층되어서 이루어지는 코어 기판과,
    상기 코어 기판의 한쪽 주면에 적층되고 관통공을 갖는 수지부와,
    상기 수지부의 상기 관통공에 위치하고 상기 코어 기판의 상기 한쪽 주면 상에 형성된 부품 실장용의 실장 전극과,
    상기 수지부 중 상기 코어 기판에 면하는 주면과 반대측의 주면인 반대면에 노출되어 형성되고 상기 각 프로브 핀에 접속되는 복수의 접속 전극을 구비하고,
    상기 관통공의 둘레 가장자리의 상기 수지부가 상기 실장 전극의 둘레 가장자리부를 피복하고 있는 것을 특징으로 하는 적층 배선 기판.
  2. 삭제
  3. 제 1 항에 있어서,
    상기 실장 전극은 x(x는 2 이상의 정수)층의 패드 전극이 적층되어서 이루어지고,
    상기 코어 기판에 접하는 상기 패드 전극을 제 1 층째로 해서 제 n(n은 2 이상 또한 x 이하의 정수) 층째의 상기 패드 전극은 상기 수지부를 평면으로 볼 때 제 n-1 층째의 상기 패드 전극보다 면적이 작게 형성되어서 상기 제 n-1 층째의 상기 패드 전극에 들어가도록 배치되는 것을 특징으로 하는 적층 배선 기판.
  4. 제 3 항에 있어서,
    상기 수지부는 y(y는 상기 패드 전극의 층수 x 이상의 정수)층의 수지층이 적층되어서 이루어지고,
    상기 관통공은 상기 각 수지층 각각에 형성된 층 관통공이 연결되어서 이루어지고,
    상기 코어 기판에 접하는 상기 수지층을 제 1 층째로 해서 제 m(m은 2 이상 또한 x+1 이하의 정수) 층째의 상기 수지층은 상기 수지층 중 상기 층 관통공의 둘레 가장자리부가 제 m-1 층째의 상기 패드 전극의 둘레 가장자리부를 피복하도록 해서 제 m-1 층째의 상기 수지층에 적층되는 것을 특징으로 하는 적층 배선 기판.
  5. 제 1 항에 기재된 적층 배선 기판을 구비하고 반도체 소자의 전기 검사를 행하는 것을 특징으로 하는 프로브 카드.
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