KR101900105B1 - 논리 회로 및 반도체 장치 - Google Patents

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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

미세화에 알맞고, 또한 연산 처리를 행하는 각종 논리 회로에 있어서, 연산 처리를 실행하는 중에 전원을 오프하는 경우에도, 전원을 오프하기 직전에 입력된 전위를 유지할 수 있는 논리 회로를 제공하는 것이다. 또한, 그 논리 회로를 갖는 반도체 장치를 제공하는 것이다.
입력 단자 및 출력 단자와, 입력 단자 및 출력 단자에 전기적으로 접속된 주요 논리 회로부와, 입력 단자 및 주요 논리 회로부에 전기적으로 접속된 스위칭 소자를 갖고, 스위칭 소자의 제1 단자는 입력 단자와 전기적으로 접속되고, 스위칭 소자의 제2 단자는 주요 논리 회로를 구성하는 하나 이상의 트랜지스터의 게이트와 전기적으로 접속되어 있고, 스위칭 소자는, 오프 상태에서의 리크 전류가 채널 폭 1㎛당 1×10-17A 이하인 트랜지스터로 하는 논리 회로이다. 또한, 이러한 논리 회로를 갖는 반도체 장치이다.

Description

논리 회로 및 반도체 장치{LOGIC CIRCUIT AND SEMICONDUCTOR DEVICE}
트랜지스터 등의 반도체 소자를 포함하는 논리 회로에 관한 것이다. 또한, 그 논리 회로를 갖는 반도체 장치에 관한 것이다.
또한, 본 명세서에서 반도체 장치란, 반도체 특성을 이용함으로써 기능할 수 있는 장치 전반을 말하며, 그 논리 회로를 포함하는 반도체 회로나, 상기 반도체 회로를 포함하는 전기 광학 장치 및 발광 표시 장치 등의 전자 기기도 모두 반도체 장치이다.
일반적으로, Si-wafer나 SOI(Silicon On Insulator) 기판을 이용해서 제작된 트랜지스터를 갖는 회로는, 미세하게 형성됨으로써 동작 전압이 작아지고, 결과적으로 그 회로(또한 그 회로를 갖는 반도체 장치)에 있어서의 소비 전력이 작아진다.
또한, 연산 처리를 행하는 각종 논리 회로는, 전원을 투입(온)한 상태에서 동작하고, 전원을 차단(오프)한 상태에서 정지한다. 또한, 그 각종 논리 회로에 있어서, 전원을 오프하면, 오프하기 직전에 행해지고 있던 처리 내용이 소거된다.
예를 들면, 레지스터 회로, 래치 회로 및 플립플롭 회로 등의 논리 상태를 기억해 두어야 할 순서 회로를 포함하는 논리 회로로서, 가상 전원선 및 가상 접지선이 실제 전원선과 실제 접지선 사이에 설치되고, 실제 전원선과 가상 전원선 사이에 p채널형 트랜지스터가 설치되고, 실제 접지선과 가상 접지선 사이에 n채널형 트랜지스터가 설치되고, 가상 전원선과 가상 접지선 사이에 순서 회로가 설치된 논리 회로가 있다(특허 문헌 1 참조). 논리 회로는, p채널형 트랜지스터 및 n채널형 트랜지스터에 있어서 도통 상태와 비도통 상태를 주기적으로 반복함으로써 논리 회로가 유지하는 정보를 결락(缺落)시키지 않도록 동작시킬 수 있다.
또한, 상기 논리 회로를 n채널형 트랜지스터 및 p채널형 트랜지스터를 포함하는 CMOS 회로로 구성할 수 있지만, MOS 트랜지스터의 미세화에 따라 오프 전류가 증대하기 때문에, 비동작 시의 소비 전력(대기 시의 소비 전력, 이하, 대기 전력이라고도 한다)의 증대가 문제로 되고 있다. 예를 들면, 채널 길이가 0.1㎛ 이하 정도로 미세화된 실리콘 MOS 트랜지스터에서는, 소스를 기준으로 해서 게이트에 인가되는 전압(Vgs 라고도 한다)을 임계값 전압보다 낮게 해도, 소스와 드레인 사이의 전류를 제로로 할 수는 없다. 또한, 본 명세서에서는, 이와 같이 트랜지스터의 Vgs가 그 트랜지스터의 임계값 전압보다 낮을 경우에 흐르는 소스와 드레인 사이의 전류를 오프 전류라고 한다.
전술한 오프 전류에 기인하는 대기 전력의 증대를 억제하기 위해서, 스위칭 트랜지스터를 이용하는 기술이 제안되어 있다(특허 문헌 2 참조). 특허 문헌 2에 개시된 기술은, 전원과 CMOS 회로 사이에, CMOS 회로와 비교해서 오프 전류가 작은 스위칭 트랜지스터를 설치하고, CMOS 회로가 동작하지 않고 있을 때(비동작 시)에는 그 스위칭 트랜지스터를 오프함으로써 대기 전력을 저감하고자 하는 것이다.
(특허 문헌 1) 일본 특허 출원 공개 평9-64715호 공보 (특허 문헌 2) 일본 특허 출원 공개 제2008-219882호 공보
그러나, 특허 문헌 1에 개시되는 기술과 같이, 실제 전원선 및 실제 접지선 이외에 가상 전원선 및 가상 접지선을 설치하는 것이나, 극성이 다른 트랜지스터를 형성하는 것은, 논리 회로의 제작 공정수를 증가시키고, 그 논리 회로에 있어서의 트랜지스터의 점유 면적을 확대하게 되고, 논리 회로의 미세화에 적합하지 않다.
또한, 특허 문헌 2에 개시되는 기술과 같이, 스위칭 트랜지스터를 설치할 경우, CMOS 회로에 충분한 전류를 공급하고, 그 CMOS 회로의 동작을 확보하기 위해서, 스위칭 트랜지스터의 채널 폭을, 그 CMOS 회로를 구성하는 트랜지스터의 채널 폭과 동등, 또는 그 이상으로 할 필요가 생긴다. 따라서, 스위칭 트랜지스터의 채널 폭을, 집적 회로를 구성하는 트랜지스터의 채널 폭보다 작게 해서, 스위칭 트랜지스터 자체의 오프 전류를 억제하는 방법은, 제작 공정의 관점에서 곤란하다고 말할 수 있다.
따라서, 본 발명의 일 양태는, 미세화에 적합하고, 또한 연산 처리를 실행하는 중에 전원을 오프하는 경우에도, 전원을 오프하기 직전에 입력된 전위를 유지할 수 있는 논리 회로를 제공하는 것을 과제의 하나로 한다. 또한, 그 논리 회로를 갖는 반도체 장치를 제공하는 것을 과제로 한다.
본 발명의 일 양태는, 고전위측 전원 전위선과 저전위측 전원 전위선 사이에 설치된 하나 이상의 입력 단자 및 하나 이상의 출력 단자를 갖는 논리 회로에 있어서, 그 논리 회로에 입력된 전위, 또는 연산 처리 후의 전위를 저하시키는 전류 경로(리크 경로 라고도 한다)에, 오프 전류가 매우 낮은 스위칭 소자(예를 들면 트랜지스터 등)를 설치함으로써, 논리 회로의 전원을 오프한 후에도 입력된 전위, 또는 연산 처리 후의 전위가 유지되는 것이다.
본 발명의 일 양태는, 입력 단자 및 출력 단자와, 입력 단자 및 출력 단자에 전기적으로 접속된 주요 논리 회로부와, 입력 단자 및 주요 논리 회로부에 전기적으로 접속된 스위칭 소자를 갖고, 스위칭 소자의 제1 단자는 입력 단자와 전기적으로 접속되고, 스위칭 소자의 제2 단자는 주요 논리 회로부를 구성하는 하나 이상의 트랜지스터의 게이트와 전기적으로 접속되고, 스위칭 소자는, 오프 상태에서의 리크 전류가 채널 폭 1㎛당 1×10-17A 이하인 트랜지스터로 하는 논리 회로이다.
또한, 본 발명의 다른 일 양태는, 상기 논리 회로에 있어서, 입력 단자는 복수 설치되어 있어도 좋고, 그 경우는, 스위칭 소자도 동수(同數) 설치되고, 각 스위칭 소자의 제1 단자는, 각 입력 단자와 전기적으로 접속되고, 각 스위칭 소자의 제2 단자는 주요 논리 회로를 구성하는 하나 이상의 트랜지스터의 게이트와 전기적으로 접속된 논리 회로이다.
또한, 본 발명의 다른 일 양태는, 입력 단자 및 출력 단자와, 입력 단자 및 출력 단자, 및 고전위측 전원 전위선 및 저전위측 전원 전위선에 전기적으로 접속된 주요 논리 회로부와, 고전위측 전원 전위선 및 저전위측 전원 전위선, 및 출력 단자 사이에서 구성되는 전류 경로에서, 주요 논리 회로부 내에 제1 스위칭 소자 및 제2 스위칭 소자를 갖고, 제1 스위칭 소자의 제1 단자는 고전위측 전원 전위선과, 제1 스위칭 소자의 제2 단자는 출력 단자와 전기적으로 접속되고, 제2 스위칭 소자의 제1 단자는 저전위측 전원 전위선과, 제2 스위칭 소자의 제2 단자는 출력 단자와 전기적으로 접속되고, 제1 스위칭 소자 및 제2 스위칭 소자는, 오프 상태에서의 리크 전류가 채널 폭 1㎛당 1×10-17A 이하인 트랜지스터로 하는 논리 회로이다. 즉, 제1 스위칭 소자 및 제2 스위칭 소자 각각은, 그 전류 경로에서, 출력 단자와 전기적으로 접속되어 있다.
또한, 본 발명의 다른 일 양태는, 상기 논리 회로에 있어서, 상기 전류 경로에서, 3개 이상의 스위칭 소자를 갖고, 3개 이상의 스위칭 소자 중, 적어도 하나의 스위칭 소자의 제1 단자는 고전위측 전원 전위선과, 적어도 하나의 스위칭 소자의 제2 단자는 출력 단자와 전기적으로 접속되어 있고, 3개 이상의 스위칭 소자 중, 나머지 스위칭 소자의 제1 단자는 저전위측 전원 전위선과, 남은 스위칭 소자의 제2 단자는 출력 단자와 전기적으로 접속되어 있는 논리 회로이다. 즉, 상기 전류 경로에서, 3개 이상의 스위칭 소자를 설치해도, 출력 단자와 전기적으로 접속되어 있다.
상기한 본 발명의 일 양태의 주요 논리 회로부로서는, NOT 회로, NAND 회로, NOR 회로, AND 회로, OR 회로, XOR 회로, XNOR 회로를 들 수 있다.
상기한 본 발명의 일 양태의 논리 회로에 있어서, 오프 상태에서의 리크 전류가 채널 폭 1㎛당 1×10-17A 이하인 트랜지스터는, 산화물 반도체 등의 와이드 갭 반도체를 채널 형성 영역에 이용할 수 있다. 특히, 수소 농도가 5×1019/㎝3 이하이며, 또한 화학양론적 조성비에 대하여 산소가 과잉으로 포함되어 있는 산화물 반도체를 채널 형성 영역에 이용하는 것이 바람직하다. 또한, 본 명세서에서의 산화물 반도체란, 반도체 특성을 나타내는 금속 산화물이다. 그리고, 그 산화물 반도체는, 인듐, 갈륨, 주석 및 아연으로부터 선택된 일종 이상의 원소를 포함하는 금속 산화물이다.
또한, 본 발명의 다른 일 양태로서는, 상기 본 발명의 일 양태인 논리 회로를 갖는 반도체 장치이다.
전원을 오프로 한 경우에도, 전원을 오프하기 직전에 입력된 전위를 유지할 수가 있고, 다시 전원을 온한 후, 전원을 오프하기 직전의 상태로부터 연산 처리를 신속하게 재개할 수 있는 논리 회로를 제공할 수 있다.
논리 회로를 구성하는 n채널형 트랜지스터에 산화물 반도체를 이용함으로써, 논리 회로에 있어서의 CMOS 회로를, 중첩한 p채널형 트랜지스터 및 n채널형 트랜지스터에 의해 형성할 수 있고, 논리 회로의 미세화가 가능하게 된다. 또한, 산화물 반도체를 이용한 트랜지스터는 오프 전류가 극히 작기 때문에, 미세화가 가능하고, 또한 소비 전력이 저감된 상기 논리 회로 및 상기 논리 회로를 갖는 반도체 장치를 제공할 수 있다. 또한, 본 명세서에서, 소비 전력이란, 대기 시의 소비 전력(대기 전력)을 포함하는 것으로 한다.
도 1은 본 발명의 일 양태인 논리 회로를 설명하는 블록도이다.
도 2는 본 발명의 일 양태인 논리 회로를 설명하는 블록도이다.
도 3은 본 발명의 일 양태에 따른 논리 회로를 설명하는 회로도이다.
도 4는 본 발명의 일 양태에 따른 논리 회로를 설명하는 회로도이다.
도 5는 본 발명의 일 양태에 따른 논리 회로를 설명하는 회로도이다.
도 6은 본 발명의 일 양태에 따른 논리 회로를 설명하는 회로도이다.
도 7은 본 발명의 일 양태에 따른 논리 회로를 설명하는 회로도이다.
도 8은 본 발명의 일 양태에 따른 논리 회로를 설명하는 회로도이다.
도 9는 본 발명의 일 양태에 따른 논리 회로를 설명하는 회로도이다.
도 10은 본 발명의 일 양태에 따른 논리 회로를 설명하는 회로도이다.
도 11은 본 발명의 일 양태에 따른 논리 회로를 설명하는 회로도이다.
도 12는 본 발명의 일 양태에 따른 논리 회로를 설명하는 회로도이다.
도 13은 본 발명의 일 양태에 따른 논리 회로를 설명하는 회로도이다.
도 14는 본 발명의 일 양태에 따른 논리 회로를 설명하는 회로도이다.
도 15는 본 발명의 일 양태에 따른 논리 회로를 설명하는 회로도이다.
도 16은 본 발명의 일 양태에 따른 트랜지스터를 설명하는 단면도이다.
도 17은 본 발명의 일 양태에 따른 트랜지스터의 제작 방법을 설명하는 단면도이다.
도 18은 본 발명의 일 양태에 따른 산화물 재료의 구조를 설명하는 도면이다.
도 19는 본 발명의 일 양태에 따른 산화물 재료의 구조를 설명하는 도면이다.
도 20은 본 발명의 일 양태에 따른 산화물 재료의 구조를 설명하는 도면이다.
도 21은 산화물 반도체를 이용한 트랜지스터에 있어서의 전계 효과 이동도의 게이트 전압 의존성의 계산 결과를 설명하는 도면이다.
도 22는 산화물 반도체를 이용한 트랜지스터에 있어서의 드레인 전류와 이동도의 게이트 전압 의존성의 계산 결과를 설명하는 도면이다.
도 23은 산화물 반도체를 이용한 트랜지스터에 있어서의 드레인 전류와 이동도의 게이트 전압 의존성의 계산 결과를 설명하는 도면이다.
도 24는 산화물 반도체를 이용한 트랜지스터에 있어서의 드레인 전류와 이동도의 게이트 전압 의존성의 계산 결과를 설명하는 도면이다.
도 25는 계산에 이용한 트랜지스터의 단면 구조를 설명하는 도면이다.
본 발명의 실시 형태에 대해서, 도면을 이용해서 상세하게 설명한다. 단, 본 발명은 이하의 설명에 한정되지 않고, 본 발명의 취지 및 그 범위로부터 일탈하는 일없이 그 형태 및 상세를 여러 가지로 변경할 수 있음은 당업자이면 용이하게 이해된다. 따라서, 본 발명은 이하에 기재하는 실시 형태의 기재 내용에 한정해서 해석되는 것은 아니다. 또한, 이하에 설명하는 본 발명의 구성에서, 동일 부분 또는 마찬가지의 기능을 갖는 부분에는, 동일한 부호를 다른 도면 간에서 공통되게 이용하고, 그 반복 설명은 생략한다.
또한, 본 명세서에서 설명하는 각 도면에 있어서, 각 구성의 크기, 막의 두께, 또는 영역은, 명료화를 위해 과장되어 있는 경우가 있다. 따라서, 반드시 그 스케일에 한정되지 않는다.
또한, 본 명세서에서 사용하는 제1, 제2, 제3 등의 용어는, 구성 요소의 혼동을 피하기 위해 붙인 것이며, 수적으로 한정하는 것은 아니다. 그 때문에, 예를 들면, 「제1」을 「제2」 또는 「제3」 등과 적절히 치환해서 설명할 수 있다.
본 명세서에서, 「A는 B와 전기적으로 접속된다」 또는 「A는 B에 전기적으로 접속된다」라고 기재하는 경우, A, B가 직접 접속되어 있는 경우와, A와 B 사이에 대상물을 개재해서 접속되어 있는 경우를 포함한다. 또한，A, B 및 그 대상물은, 예를 들면, 트랜지스터 등의 스위칭 소자, 용량 소자, 저항 소자, 인덕터, 단자, 회로, 배선, 전극, 도전막 등, A와 B 사이에서 전기 신호의 수수를 가능하게 하는 것이다.
본 명세서에서, 「소스」란, 소스 전극, 및 소스 전극과 전기적으로 접속되어 있는 영역 또는 대상물(예를 들면, 소스 영역 또는 소스 단자) 등을 포함하는 것으로 한다. 「드레인」이란, 드레인 전극, 및 드레인 전극과 전기적으로 접속되어 있는 영역 또는 대상물(예를 들면, 드레인 영역 또는 드레인 단자) 등을 포함하는 것으로 한다. 또한, 트랜지스터의 소스 및 드레인은, 트랜지스터의 극성이나 동작 조건 등에 의해 바뀌므로, 어느 것이 소스 또는 드레인인지를 특정하는 것이 곤란하다. 따라서, 소스 단자 및 드레인 단자의 한쪽을 제1 단자, 소스 단자 및 드레인 단자의 다른 쪽을 제2 단자로 표기하여 구별하는 것으로 한다. 또한, 「게이트」라고 기재하는 경우는, 게이트 전극, 및 게이트 전극과 전기적으로 접속되어 있는 영역 또는 대상물(예를 들면, 게이트 단자) 등을 포함하는 것으로 한다.
(실시 형태 1)
본 실시 형태에서는, 본 발명의 일 양태인 논리 회로의 일례에 대해서 설명한다. 먼저, 하나 이상의 입력 단자 및 하나 이상의 출력 단자를 갖는 논리 회로에 대해서 설명한다. 또한, 본 명세서에서, 논리 회로에 고전위측 전원 전위선 및 저전위측 전원 전위선은 포함되지 않는 것으로 하고, 출력 단자는 정전위 및 접지 전위 등과 전기적으로 접속되지 않고 리크가 없는 것으로 한다.
도 1의 (a)에 도시하는 논리 회로(10)는, 주요 논리 회로부(14)와, 입력 전위 신호(IN)가 입력되는 입력 단자(11)와 전기적으로 접속된 트랜지스터(15)와, 연산 처리 후의 출력 전위 신호(OUT)가 출력되는 출력 단자(13)를 갖는다. 주요 논리 회로부(14)는, 고전위측 전원 전위선 및 저전위측 전원 전위선과 전기적으로 접속되고, 입력 단자(11)는, 트랜지스터(15)의 제1 단자와 전기적으로 접속되고, 트랜지스터(15)의 제2 단자는, 주요 논리 회로부(14)를 구성하는 트랜지스터의 게이트와 전기적으로 접속되어 있다. 또한, 주요 논리 회로부(14)는, 다른 트랜지스터, 용량 소자 및 저항 소자 등에 의해 구성되어 있어도 된다.
트랜지스터(15)가 도통 상태일 때(트랜지스터(15)의 Vgs가 임계값 전압보다 높을 때), 주요 논리 회로부(14)는 입력 전위 신호에 기초해서 연산 처리를 행한다. 즉, 트랜지스터(15)의 게이트에 고전위가 입력되어 있을 때, 논리 회로(10)는, 입력 전위 신호에 의해, 고전위측 전원 전위선(도시 생략)에 대응해서 고전위측 전원전위(VDD 라고도 한다)인 고전위, 또는 저전위측 전원 전위선(도시 생략)에 대응해서 저전위측 전원전위(VSS 라고도 한다)인 저전위를 출력한다. 또한, 본 명세서에서 고전위측 전원전위(VDD)는 임의의 플러스 전위로 할 수 있다. 또한, 저전위측 전원전위(VSS)는, 고전위측 전원전위보다 낮은 전위이며, 예를 들면, 접지 전위 또는 0V로 할 수 있다.
또한, 논리 회로(10)에 있어서, 트랜지스터(15)는 오프 전류가 극히 낮은 트랜지스터로 구성되어 있다. 예를 들면, 오프 전류가 매우 낮은 트랜지스터의 일례로서는, 실온(25℃)에서의 단위 채널 폭(1㎛)당 값이, 10aA/㎛(1×10-17A/㎛) 이하, 나아가서 1aA/㎛(1×10-18A/㎛) 이하, 나아가서 1zA/㎛(1×10-21A/㎛) 이하, 나아가서 1yA/㎛(1×10-24A/㎛) 이하가 되는 트랜지스터이다.
이렇게, 논리 회로(10)의 트랜지스터(15)는 오프 전류가 극히 낮은 트랜지스터이기 때문에, 연산 처리 중에, 트랜지스터(15)를 비도통 상태(트랜지스터(15)의 Vgs가 임계값 전압보다 낮은 상태)로 한 후이면, 전원을 오프로 해도, 논리 회로(10)는, 트랜지스터(15)의 제2 단자에 전기적으로 접속된 주요 논리 회로부(14)를 구성하는 트랜지스터의 게이트 사이에서 구성되는 노드의 전위를 유지할 수 있다. 그리고, 다시 전원을 온한 후, 트랜지스터(15)를 도통 상태로 함으로써, 노드에 유지된 전위에 기초하여 연산 처리를 재개할 수 있다. 즉, 전원을 오프하기 직전의 상태로부터 연산 처리를 재개할 수 있다. 따라서, 재차 전원을 온했을 때 입력 전위 신호를 공급할 필요가 없고, 신속하게 연산 처리를 재개할 수 있다. 또한, 논리 회로(10)의 소비 전력을 저감할 수 있다.
또한, 본 명세서에서, 전원을 오프한다고 하는 것은, 고전위측 전원 전위선과 저전위측 전원 전위선 사이에 전위차가 생기지 않는 상태로 하는 것을 의미한다. 또한, 전원을 온한다고 하는 것은, 고전위측 전원 전위선과 저전위측 전원 전위선 사이에 전위차가 생기는 상태로 하는 것을 의미한다.
본 발명의 일 양태인 논리 회로는, 하나의 입력 단자 및 하나의 출력 단자를 갖는 논리 회로에 한하지 않고, 복수의 입력 단자 및 복수의 출력 단자를 갖는 논리 회로이어도 된다. 예를 들면, 논리 회로는, 2개의 입력 단자 및 하나의 출력 단자를 갖는 논리 회로나, 2개의 입력 단자 및 2개의 출력 단자를 갖는 논리 회로, 복수의 입력 단자 및 하나의 출력 단자를 갖는 논리 회로 등, 다양한 회로 구성으로 할 수 있다. 그때, 복수의 입력 단자의 각 입력 단자와 주요 논리 회로부를 구성하는 하나 이상의 트랜지스터의 게이트 사이에 오프 전류가 극히 낮은 트랜지스터를 전기적으로 접속하면 된다.
다음으로, 논리 회로(10)의 변형예에 대해서 설명한다. 도 1의 (b)에 도시한 변형예인 논리 회로(20)는, 2개 이상의 오프 전류가 극히 낮은 트랜지스터를 포함하는 주요 논리 회로부(14)와, 입력 단자(11)와, 출력 단자(13)를 갖는다.
주요 논리 회로부(14)에 있어서, 고전위측 전원 전위선 및 저전위측 전원 전위선 및 출력 단자(13) 사이에 구성되는 전류 경로에서, 제1 트랜지스터(16) 및 제2 트랜지스터(17)가 그 출력 단자와 전기적으로 접속되어 있다.
고전위측 전원 전위선과 제1 트랜지스터(16)의 제1 단자는 전기적으로 접속되고, 출력 단자(13)와 제1 트랜지스터(16)의 제2 단자는 전기적으로 접속되어 있다. 저전위측 전원 전위선과 제2 트랜지스터(17)의 제1 단자는 전기적으로 접속되고, 출력 단자(13)와 제2 트랜지스터(17)의 제2 단자는 전기적으로 접속되어 있다.
또한, 제1 트랜지스터(16)의 제1 단자와 고전위측 전원 전위선 사이, 제1 트랜지스터(16)의 제2 단자와 제2 트랜지스터(17)의 제2 단자 사이, 및 제2 트랜지스터(17)의 제1 단자와 저전위측 전원 전위선 사이에서는, 주요 논리 회로부(14)는, 다른 트랜지스터, 용량 소자 및 저항 소자 등이 전기적으로 접속되어 있어도 된다.
논리 회로(20)는, 제1 트랜지스터(16) 및 제2 트랜지스터(17)가 도통 상태 일 때 연산 처리를 행한다.
논리 회로(20)에 있어서, 제1 트랜지스터(16) 및 제2 트랜지스터(17)는, 트랜지스터(15)와 마찬가지로 오프 전류가 매우 낮은 트랜지스터이다. 또한, 제1 트랜지스터(16) 및 제2 트랜지스터(17)의 일례는, 트랜지스터(15)의 일례와 같다.
이렇게, 논리 회로(20)의 제1 트랜지스터(16) 및 제2 트랜지스터(17)는 오프 전류가 극히 낮은 트랜지스터이기 때문에, 연산 처리 중에, 제1 트랜지스터(16) 및 제2 트랜지스터(17)를 비도통 상태(제1 트랜지스터(16) 및 제2 트랜지스터(17)의 Vgs가 임계값 전압보다 낮은 상태)로 한 후이면, 전원을 오프로 해도, 논리 회로(20)는, 출력 단자(13) 및 제1 트랜지스터(16)의 제2 단자 및 제2 트랜지스터(17)의 제2 단자 사이에서 구성되는 노드의 전위를 유지할 수 있다. 그리고, 다시 전원을 온한 후, 제1 트랜지스터(16) 및 제2 트랜지스터(17)를 도통 상태(제1 트랜지스터(16) 및 제2 트랜지스터(17)의 Vgs가 임계값 전압보다 높은 상태)로 함으로써, 전원을 오프하기 직전의 상태로부터 연산 처리를 재개할 수 있다. 따라서, 재차 전원을 온했을 때 입력 전위 신호를 공급할 필요가 없고, 신속하게 연산 처리를 재개할 수 있다. 또한, 논리 회로(20)의 소비 전력을 저감할 수 있다.
또한, 본 발명의 일 양태인 논리 회로에 있어서, 주요 논리 회로부의 구성에 따라서는, 복수의 입력 단자 및 하나의 출력 단자를 갖는 논리 회로에, 오프 전류가 매우 낮은 트랜지스터를 2개 이상 설치할 필요가 있다.
따라서, 도 2의 (a) 및 도 2의 (b)에, 2개의 입력 단자 및 하나의 출력 단자를 갖는 논리 회로(30) 및 논리 회로(40)에 대해서 설명한다. 논리 회로(30)는, 2개의 입력 단자 및 하나의 출력 단자를 갖는 논리 회로이며, 2개의 입력 단자와 주요 논리 회로부(14) 사이에 오프 전류가 매우 낮은 트랜지스터를 설치한 구성의 논리 회로이다.
논리 회로(30)는, 주요 논리 회로부(14)와, 입력 전위 신호(IN_1)를 공급하는 제1 입력 단자(11)와 전기적으로 접속된 제1 트랜지스터(18)와, 입력 전위 신호(IN_2)를 공급하는 제2 입력 단자(12)와 전기적으로 접속된 제2 트랜지스터(19)와, 연산 처리 후의 출력 전위 신호(OUT)가 출력되는 출력 단자(13)를 갖는다. 주요 논리 회로부(14)는, 고전위측 전원 전위선 및 저전위측 전원 전위선과 전기적으로 접속되고, 제1 입력 단자(11)는, 제1 트랜지스터(18)의 제1 단자와 전기적으로 접속되고, 제2 입력 단자(12)는, 제2 트랜지스터(19)의 제1 단자와 전기적으로 접속되어 있다. 제1 트랜지스터(18)의 제2 단자 및 제2 트랜지스터(19)의 제2 단자는, 주요 논리 회로부(14)를 구성하는 트랜지스터의 게이트와 전기적으로 접속되어 있다. 또한, 주요 논리 회로부(14)는, 다른 트랜지스터, 용량 소자 및 저항 소자 등에 의해 구성되어 있어도 된다.
논리 회로(30)는, 제1 트랜지스터(18) 및 제2 트랜지스터(19)가 도통 상태일 때 연산 처리를 행한다.
논리 회로(30)에 있어서, 제1 트랜지스터(18) 및 제2 트랜지스터(19)는, 논리 회로(10)에서의 트랜지스터(15)와 마찬가지로 오프 전류가 매우 낮은 트랜지스터이다. 또한, 제1 트랜지스터(18) 및 제2 트랜지스터(19)의 일례는, 트랜지스터(15)의 일례와 같다.
이렇게, 논리 회로(30)의 제1 트랜지스터(18) 및 제2 트랜지스터(19)는 오프 전류가 극히 낮은 트랜지스터이기 때문에, 연산 처리 중에, 제1 트랜지스터(18) 및 제2 트랜지스터(19)를 비도통 상태(제1 트랜지스터(18) 및 제2 트랜지스터(19)의 Vgs가 임계값 전압보다 낮은 상태)로 한 후이면, 전원을 오프로 해도, 논리 회로(30)는, 제1 트랜지스터(18)의 제2 단자에 전기적으로 접속된 주요 논리 회로부(14)를 구성하는 트랜지스터의 게이트 사이에서 구성되는 노드의 전위, 및 제2 트랜지스터(19)의 제2 단자에 전기적으로 접속된 주요 논리 회로부(14)를 구성하는 트랜지스터의 게이트 사이에서 구성되는 노드의 전위를 유지할 수 있다. 그리고, 다시 전원을 온한 후, 제1 트랜지스터(18) 및 제2 트랜지스터(19)를 도통 상태(제1 트랜지스터(18) 및 제2 트랜지스터(19)의 Vgs가 임계값 전압보다 높은 상태)로 함으로써, 노드에 유지된 전위에 기초하여 연산 처리를 재개할 수 있다. 즉, 전원을 오프하기 직전의 상태로부터 연산 처리를 재개할 수 있다. 따라서, 재차 전원을 온했을 때 입력 전위 신호를 공급할 필요가 없고, 신속하게 연산 처리를 재개할 수 있다. 또한, 논리 회로(30)의 소비 전력을 저감할 수 있다.
다음으로, 도 2의 (b)에 도시한 논리 회로(30)의 변형예인 논리 회로(40)에 대해서 설명한다. 논리 회로(40)는, 2개의 입력 단자 및 하나의 출력 단자를 갖는 논리 회로이며, 도 1의 (b)에 도시한 논리 회로(20)와 마찬가지로 주요 논리 회로부에 오프 전류가 극히 낮은 트랜지스터를 포함하는 구성의 논리 회로이다.
도 2의 (b)에 도시한 논리 회로(40)는, 2개 이상의 트랜지스터를 포함하는 주요 논리 회로부(14)와, 제1 입력 단자(11)와, 제2 입력 단자(12)와, 연산 처리 후의 출력 전위 신호(OUT)가 출력되는 출력 단자(13)를 갖는다.
주요 논리 회로부(14)에 있어서, 고전위측 전원 전위선 및 저전위측 전원 전위선 및 출력 단자(13) 사이에 구성되는 전류 경로에서, 제1 트랜지스터(16) 및 제2 트랜지스터(17)가 출력 단자와 전기적으로 접속되어 있다.
고전위측 전원선과 제1 트랜지스터(16)의 제1 단자는 전기적으로 접속되고, 출력 단자(13)와 제1 트랜지스터(16)의 제2 단자는 전기적으로 접속되어 있다. 저전위측 전원선과 제2 트랜지스터(17)의 제1 단자는 전기적으로 접속되고, 출력 단자(13)와 제2 트랜지스터(17)의 제2 단자는 전기적으로 접속되어 있다.
또한, 제1 트랜지스터(16)의 제1 단자와 고전위측 전원 전위선 사이, 제1 트랜지스터(16)의 제2 단자와 제2 트랜지스터(17)의 제2 단자 사이, 및 제2 트랜지스터(17)의 제1 단자와 저전위측 전원 전위선 사이에서는, 주요 논리 회로부(14)는, 다른 트랜지스터, 용량 소자 및 저항 소자 등이 전기적으로 접속되어 있어도 된다.
논리 회로(40)는, 제1 트랜지스터(16) 및 제2 트랜지스터(17)가 도통 상태일 때 연산 처리를 행한다.
논리 회로(40)에 있어서, 제1 트랜지스터(16) 및 제2 트랜지스터(17)는, 논리 회로(10)에서의 트랜지스터(15)와 마찬가지로 오프 전류가 매우 낮은 트랜지스터이다. 또한, 제1 트랜지스터(16) 및 제2 트랜지스터(17)의 일례는, 트랜지스터(15)의 일례와 같다.
논리 회로(40)의 동작 원리는, 논리 회로(20)와 마찬가지이다. 즉, 유지되는 노드의 전위는, 출력 단자(13) 및 제1 트랜지스터(16)의 제2 단자 및 제2 트랜지스터(17)의 제2 단자 사이에 구성되는 노드의 전위이다. 따라서, 재차 전원을 온했을 때 입력 전위 신호를 공급할 필요가 없고, 신속하게 연산 처리를 재개할 수 있다. 또한, 논리 회로(40)의 소비 전력을 저감할 수 있다.
그리고, 논리 회로(10) 내지 논리 회로(40)에 있어서, 주요 논리 회로부(14)를 구성하는 트랜지스터에 대해서도, 논리 회로(10)의 트랜지스터(15)에 적용할 수 있는 오프 전류가 매우 낮은 트랜지스터로 하는 것이 가능하다. 이에 의해, 유지되어 있는 노드의 전위가, 주요 논리 회로부(14)를 구성하는 트랜지스터를 개재해서 저하하는 것을 억제할 수 있고, 또한 소비 전력을 저감할 수 있다.
이상으로부터, 논리 회로(10) 내지 논리 회로(40)의 소비 전력이 저감됨으로써, 논리 회로(10) 내지 논리 회로(40) 중 어느 하나 이상을 갖는 반도체 장치도 소비 전력을 저감할 수 있다. 또한, 논리 회로(10) 내지 논리 회로(40)의 소비 전력을 저감함으로써, 논리 회로(10) 내지 논리 회로(40)를 동작시키는 외부 회로의 부하를 저감할 수 있다. 이에 의해, 논리 회로(10) 내지 논리 회로(40) 중 어느 하나 이상 및 외부 회로를 갖는 반도체 장치의 기능 확장이 가능하게 된다.
또한, 본 실시 형태의 내용 또는 그 내용의 일부는, 다른 실시 형태의 내용 혹은 그 내용의 일부와 자유롭게 조합하는 것이 가능하다.
(실시 형태 2)
본 실시 형태에서는, 실시 형태 1에 나타낸 논리 회로의 일례에 대해서 설명한다. 구체적으로는，NOT 회로(인버터 회로)에 대해서 도 3을 이용하여 설명한다. 또한, 회로도에서는, 산화물 반도체(Oxide Semiconductor)를 이용한 트랜지스터인 것을 나타내기 위해서, 점선을 이용한 회로 기호 및 OS의 부호를 더불어서 붙일 경우가 있다. 그리고, 본 실시 형태에서 설명하는 논리 회로는, 실시 형태 1에서 설명한 논리 회로의 일례이기 때문에, 실시 형태 1에서의 설명에 이용한 부호를 적절히 사용한다.
<논리 회로의 구성예 및 동작예>
도 3의 (a)에 도시하는 논리 회로(50)는 NOT 회로에 새롭게 n채널형 트랜지스터를 전기적으로 접속한 논리 회로이다. 본 실시 형태에서는, 그 NOT 회로를 미세화에 적절한 CMOS 회로에 의한 회로 구성으로 하지만, 그 NOT 회로를 다른 저항 소자나 다이오드 등을 이용하는 회로 구성으로 해도 된다.
논리 회로(50)는, n채널형 트랜지스터(51)와, p채널형 트랜지스터(58) 및 n채널형 트랜지스터(59)를 갖는다. 특히, n채널형 트랜지스터(51)는 오프 전류가 극히 낮은 트랜지스터이다.
논리 회로(50)는, n채널형 트랜지스터(51)의 제1 단자와 입력 전위 신호(IN)를 공급하는 입력 단자(11)가 전기적으로 접속되고, n채널형 트랜지스터(51)의 제2 단자와 p채널형 트랜지스터(58)의 게이트 및 n채널형 트랜지스터(59)의 게이트가 전기적으로 접속되고, 고전위측 전원전위(VDD)를 공급하는 고전위측 전원 전위선과 p채널형 트랜지스터(58)의 제1 단자가 전기적으로 접속되고, 저전위측 전원전위(VSS)를 공급하는 저전위측 전원 전위선과 n채널형 트랜지스터(59)의 제1 단자가 전기적으로 접속되고, p채널형 트랜지스터(58)의 제2 단자 및 n채널형 트랜지스터(59)의 제2 단자와 출력 전위 신호(OUT)가 출력되는 출력 단자(13)가 전기적으로 접속되어 있다.
또한, 본 발명의 일 양태인 논리 회로에 있어서, 저전위측 전원전위(VSS)는 고전위측 전원전위(VDD)보다 낮으면 어떤 전위이어도 된다. 즉, 고전위측 전원 전위선과 전기적으로 접속되는 트랜지스터의 제1 단자 및 저전위측 전원 전위선과 전기적으로 접속되는 트랜지스터의 제1 단자 사이에 전위차를 가지면, 저전위측 전원전위는 어떤 전위이어도 된다. 예를 들면, 그 저전위측 전원전위로서는, 접지 전위 또는 0V로 할 수 있다. 또한, 이것은, 후술하는 본 발명의 일 양태인 것 이외의 논리 회로에 있어서도 적용된다.
논리 회로(50)는, n채널형 트랜지스터(51)의 게이트의 전위 φ가 고전위인 경우(n채널형 트랜지스터(51)의 Vgs가 n채널형 트랜지스터(51)의 임계값 전압보다 높을 경우)에 있어서, 종래의 NOT 회로와 마찬가지의 연산 처리를 행한다. 예를 들면, 고전위의 입력 전위 신호가 입력 단자(11)에 입력되면, 출력 단자(13)로부터는 저전위측 전원전위(VSS)인 저전위가 출력된다. 또한, 저전위의 입력 전위 신호가 입력 단자(11)에 입력되면, 출력 단자(13)로부터는 고전위측 전원전위(VDD)인 고전위가 출력된다.
다음으로, 논리 회로(50)의 동작 중에 전원을 오프했을 경우의 회로 동작에 대해서 설명한다. 종래의 NOT 회로에서는, 회로 동작 중에 전원을 오프했을 경우, 고전위측 전원전위(VDD)와 저전위측 전원전위(VSS)에 전위차가 없어지기 때문에, 연산 처리 중인 데이터는 휘발한다.
한편, 논리 회로(50)에서는, n채널형 트랜지스터(51)가 오프 전류가 극히 낮은 트랜지스터이므로, n채널형 트랜지스터(51)의 게이트의 전위 φ를 저전위(n채널형 트랜지스터(51)의 Vgs를 n채널형 트랜지스터(51)의 임계값 전압보다 낮은 상태)로 한 후이면, 전원을 오프해도 노드(N_1)를 플로팅 상태로 할 수 있기 때문에, 노드(N_1)의 전위를 유지할 수 있다. 또한, 노드(N_1)란, 도 3의 (a)에 있어서, 「N_1」으로 지시하는 부분을 포함하는 굵은 선 부분이다. 또한, 유지 노드(노드(N_1))에 용량 소자를 설치하지 않더라도 충분한 기간, 전위를 유지할 수 있지만, 추가로 유지 기간을 바라는 경우에는, 그 유지 노드에 한쪽 전극이 전기적으로 접속되고, 또한 다른 쪽 전극이 저전위측 전원 전위선에 전기적으로 접속된 용량 소자를 설치하여도 된다.
그리고, 다시 전원을 온한 후, n채널형 트랜지스터(51)의 게이트의 전위 φ를 고전위(n채널형 트랜지스터(51)의 Vgs를 n채널형 트랜지스터(51)의 임계값 전압보다 높은 상태)로 함으로써, 노드(N_1)에 유지된 전위에 기초하여 연산 처리를 재개할 수 있다. 따라서, 재차 전원을 온했을 때 입력 전위 신호를 공급할 필요가 없고, 신속하게 연산 처리를 재개할 수 있다. 또한, 논리 회로(50)의 소비 전력을 저감할 수 있다.
논리 회로(50)는, n채널형 트랜지스터(51)의 제2 단자와 전기적으로 접속된 노드의 전위가 유지되는 형태이지만, 논리 회로(50)의 변형예로서, 출력 단자(13)와 전기적으로 접속된 노드의 전위가 유지되는 형태로 해도 좋다. 따라서, 도 3의 (b)에 논리 회로(55)를 나타낸다. 또한, 논리 회로(55)는, 도 3의 (a)의 논리 회로(50)에 붙인 부호를 적절히 이용하여 설명한다.
논리 회로(55)는, n채널형 트랜지스터(51)와, n채널형 트랜지스터(54)와, p채널형 트랜지스터(58) 및 n채널형 트랜지스터(59)를 갖는다. 특히, n채널형 트랜지스터(51) 및 n채널형 트랜지스터(54)는 오프 전류가 극히 낮은 트랜지스터이다.
논리 회로(55)는, 입력 전위 신호(IN)를 공급하는 입력 단자(11)와 p채널형 트랜지스터(58)의 게이트 및 n채널형 트랜지스터(59)의 게이트가 전기적으로 접속되고, 고전위측 전원전위(VDD)를 공급하는 고전위측 전원 전위선과 p채널형 트랜지스터(58)의 제1 단자가 전기적으로 접속되고, p채널형 트랜지스터(58)의 제2 단자와 n채널형 트랜지스터(51)의 제1 단자와 전기적으로 접속되고, 저전위측 전원전위(VSS)를 공급하는 저전위측 전원 전위선과 n채널형 트랜지스터(59)의 제1 단자가 전기적으로 접속되고, n채널형 트랜지스터(59)의 제2 단자와 n채널형 트랜지스터(54)의 제1 단자가 전기적으로 접속되고, n채널형 트랜지스터(51) 및 n채널형 트랜지스터(54)의 제2 단자와 출력 전위 신호(OUT)가 출력되는 출력 단자(13)가 전기적으로 접속되어 있다. 또한，n채널형 트랜지스터(51)의 게이트 및 n채널형 트랜지스터(54)의 게이트는 동전위이다.
논리 회로(55)는, 논리 회로(50)와 마찬가지로 n채널형 트랜지스터(51) 및 n채널형 트랜지스터(54)의 게이트의 전위 φ가 고전위인 경우에, 종래의 NOT 회로와 마찬가지의 연산 처리를 행한다.
다음으로, 논리 회로(55)의 동작 중에 전원을 오프했을 경우의 회로 동작에 대해서 설명한다. 종래의 NOT 회로에서는, 회로 동작 중에 전원을 오프했을 경우, 연산 처리 중의 데이터는 휘발한다.
한편, 논리 회로(55)에서는, n채널형 트랜지스터(51) 및 n채널형 트랜지스터(54)는 오프 전류가 극히 낮은 트랜지스터이므로, n채널형 트랜지스터(51) 및 n채널형 트랜지스터(54)의 게이트의 전위 φ를 저전위(n채널형 트랜지스터(51) 및 n채널형 트랜지스터(54)의 Vgs를 n채널형 트랜지스터(51) 및 n채널형 트랜지스터(54)의 임계값 전압보다 낮은 상태)로 한 후이면, 전원을 오프해도, 노드(N_2)를 플로팅 상태로 할 수 있기 때문에, 노드(N_2)의 전위를 유지할 수 있다. 또한, 노드(N_2)란, 도 3의 (b)에 있어서, 「N_2」로 지시하는 부분을 포함하는 굵은 선 부분이다. 또한, 유지 노드(노드(N_2))에 용량 소자를 설치하지 않더라도 충분한 기간, 전위를 유지할 수 있지만, 추가로 유지 기간을 바라는 경우에는, 그 유지 노드에 한쪽 전극이 전기적으로 접속되고, 또한 다른 쪽 전극이 저전위측 전원 전위선에 전기적으로 접속된 용량 소자를 설치하여도 된다.
그리고, 다시 전원을 온한 후, n채널형 트랜지스터(51) 및 n채널형 트랜지스터(54)의 게이트의 전위 φ를 고전위(n채널형 트랜지스터(51) 및 n채널형 트랜지스터(54)의 Vgs를 n채널형 트랜지스터(51) 및 n채널형 트랜지스터(54)의 임계값 전압보다 높은 상태)로 함으로써, 다시 전원을 온했을 때 입력 전위 신호를 공급할 필요가 없고, 신속하게 연산 처리를 재개할 수 있다. 또한, 논리 회로(55)의 소비 전력을 저감할 수 있다.
논리 회로(50) 및 논리 회로(55)에 있어서, n채널형 트랜지스터(51) 및 n채널형 트랜지스터(54)는, 상기한 오프 전류가 매우 낮은 트랜지스터를 적용할 수 있다. 예를 들면, 실시 형태 1에서 설명한 트랜지스터(15)와 같이, 실온(25℃)에 있어서의 단위 채널 폭(1㎛)당 값이 10aA/㎛(1×10-17A/㎛) 이하, 나아가서, 1aA/㎛(1×10-18A/㎛) 이하, 나아가서 1zA/㎛(1×10-21A/㎛) 이하, 나아가서 1yA/㎛(1×10-24A/㎛) 이하가 되는 트랜지스터이다.
오프 전류가 매우 낮은 트랜지스터는, 산화물 반도체 등의 와이드 갭 반도체를 채널 형성 영역에 적용함으로써 실현할 수 있다. 또한, 캐리어의 공여체가 되는 수소를 극히 저농도로 저하시킨 산화물 반도체를 채널 형성 영역에 적용하는 것이 바람직하다. 따라서, 채널 형성 영역에 있어서의 산화물 반도체의 수소 농도가 5×1019/㎝3 이하, 또한(더욱) 5×1018/㎝3 이하이며, 또한 화학양론적 조성비에 대하여 산소가 과잉으로 포함되어 있는 것이 바람직하다. 또한, 채널 형성 영역을 구성하는 산화물 반도체 중의 수소 농도 측정은, 2차 이온 질량 분석법(SIMS: Secondary Ion Mass Spectrometry)으로 행한 것이다.
또한, 산화물 반도체로서는, 적어도 인듐(In) 혹은 아연(Zn)을 포함하는 금속 산화물로 형성되는 것이 바람직하다. 특히 In과 Zn을 포함하는 것이 바람직하다. 또한, 그 산화물 반도체를 이용한 트랜지스터의 전기 특성의 변동을 줄이기 위한 스테빌라이저(stabilizer)로서, 그들 외에 갈륨(Ga)을 갖는 것이 바람직하다. 또한, 스테빌라이저로서 주석(Sn)을 갖는 것이 바람직하다. 또한, 스테빌라이저로서 하프늄(Hf)을 갖는 것이 바람직하다. 또한, 스테빌라이저로서 알루미늄(Al)을 갖는 것이 바람직하다.
또한, 다른 스테빌라이저로서, 란타노이드인, 란탄(La), 세륨(Ce), 프라세오디뮴(Pr), 네오디뮴(Nd), 사마륨(Sm), 유로퓸(Eu), 가돌리늄(Gd), 테르븀(Tb), 디스프로슘(Dy), 홀뮴(Ho), 에르븀(Er), 툴륨(Tm), 이테르븀(Yb), 루테튬(Lu) 중 어느 일종 혹은 복수종을 가져도 좋다.
또한, 산화물 반도체의 캐리어 농도는 1.0×1014/㎝3 미만까지 작게 하는 것이 바람직하다. 캐리어 농도를 작게 함으로써, 트랜지스터의 오프 전류를 낮게 할 수 있다.
논리 회로(50) 및 논리 회로(55)에 있어서, p채널형 트랜지스터(58) 및 n채널형 트랜지스터(59)에는, 특별히 제한은 없고, 반도체 재료를 포함하는 기판을 이용해서 형성되는 트랜지스터이면 좋다.
또한，n채널형 트랜지스터(59)에 대해서도, n채널형 트랜지스터(51) 및 n채널형 트랜지스터(54)와 같이, 상기 수소 농도를 갖고, 캐리어의 공여체가 되는 수소를 극히 저농도로 저하시킨 산화물 반도체를 채널 형성 영역에 적용한 트랜지스터로 함으로써, 논리 회로(50) 및 논리 회로(55)의 소비 전력을 더욱 저감시킬 수 있다.
본 발명의 일 양태인 NOT 회로에 있어서, 논리 회로(50)와 같이, 소자 수가 가능한 한 적어지도록 오프 전류가 매우 낮은 트랜지스터를 배치하는 회로 구성은, 논리 회로(55)의 회로 구성보다, 소자 수가 적기 때문에 트랜지스터의 점유 면적이 작고, 미세화의 관점에서 바람직하다. 또한, 본 발명의 일 양태인 NOT 회로에 있어서, 논리 회로(55)와 같이 출력 단자와 전기적으로 접속된 노드의 전위가 유지되는 회로 구성, 다시 말하면 연산 처리 후의 전위가 유지되는 회로 구성은, 논리 회로(50)보다 더욱 고속으로 연산 처리를 재개시킬 수 있어서, 회로 동작의 고속화의 관점에서 바람직하다.
또한, 본 발명의 일 양태인 NOT 회로(논리 회로(50) 및 논리 회로(55))에 있어서, 오프 전류가 매우 낮은 트랜지스터 이외의 구성(종래의 NOT 회로에 상당하는 구성)은, CMOS 회로에 한정되지 않는다. 예를 들면, 그 구성의 일부인 p채널형 트랜지스터를 n형이면서 인핸스먼트형 트랜지스터(enhancement transistor)로 해도 좋다. n형이면서 인핸스먼트형 트랜지스터는, 트랜지스터의 제1 단자와 게이트가 접속된 n채널형 트랜지스터이며, 기간에 상관없이 도통 상태(온 상태)를 유지한다. 다시 말하면, n형이면서 인핸스먼트형 트랜지스터는 저항 소자로서 기능한다. 따라서, 그 구성의 일부인 p채널형 트랜지스터에, n형이면서 인핸스먼트형 트랜지스터를 적용함으로써, 논리 회로(50) 및 논리 회로(55)를 구성하는 트랜지스터의 극성을 동일하게 할 수 있다. 이에 의해, 제작 프로세스를 저감할 수가 있고, 논리 회로(50) 및 논리 회로(55)의 수율을 향상시켜서, 제조 코스트를 저감시킬 수 있다. 또한, n형이면서 인핸스먼트형 트랜지스터에 있어서도, 상기 수소 농도를 갖는 산화물 반도체로 채널 형성 영역을 구성하는 트랜지스터로 해도 좋다. 이렇게, n채널형 트랜지스터만으로 구성되는 논리 회로이어도, 논리 회로(50) 및 논리 회로(55)를 저소비전력화할 수 있다.
이상으로부터, 논리 회로(50) 및 논리 회로(55)에 있어서, 소비 전력을 저감함으로써, 논리 회로(50) 및 논리 회로(55)의 한쪽 또는 쌍방을 갖는 반도체 장치의 소비 전력을 저감할 수 있다. 또한, 논리 회로(50) 및 논리 회로(55)의 소비 전력을 저감함으로써, 논리 회로(50) 및 논리 회로(55)를 동작시키는 외부 회로의 부하를 저감할 수 있다. 이에 의해, 논리 회로(50) 및 논리 회로(55)의 한쪽 또는 쌍방과, 그 외부 회로를 갖는 반도체 장치의 기능 확장이 가능하게 된다.
또한, 본 실시 형태의 내용 또는 그 내용의 일부는, 다른 실시 형태의 내용 혹은 그 내용의 일부와 자유롭게 조합하는 것이 가능하다.
(실시 형태 3)
본 실시 형태에서는, 실시 형태 1에 나타낸 논리 회로의 일례에 대해서 설명한다. 구체적으로는，NAND 회로에 대해서 도 4를 이용하여 설명한다. 또한, 회로도에서는, 산화물 반도체를 이용한 트랜지스터인 것을 나타내기 위해서, 점선을 이용한 회로 기호 및 OS의 부호를 더불어서 붙일 경우가 있다. 그리고, 본 실시 형태에서 설명하는 논리 회로는, 실시 형태 1에서의 설명에 이용한 부호를 적절히 사용한다.
<논리 회로의 구성예의 및 동작예>
도 4의 (a)에 도시하는 논리 회로(100)는 NAND 회로에 새롭게 n채널형 트랜지스터를 전기적으로 접속한 논리 회로이다. 본 실시 형태에서는, 그 NAND 회로를 미세화에 적절한 CMOS 회로에 의한 회로 구성으로 하지만, 그 NAND 회로를 다른 저항 소자나 다이오드 등을 이용하는 회로 구성으로 하여도 된다. 또한, 도 4에 있어서, NAND 회로에는 입력 단자가 2개 있기 때문에, 한쪽을 제1 입력 단자(11), 다른 한쪽을 제2 입력 단자(12)로 부호를 붙인다.
논리 회로(100)는, n채널형 트랜지스터(101), n채널형 트랜지스터(102), n채널형 트랜지스터(103), 및 n채널형 트랜지스터(104), 및 p채널형 트랜지스터(105) 및 p채널형 트랜지스터(106)를 갖는다. 특히, n채널형 트랜지스터(101) 및 n채널형 트랜지스터(102)는 오프 전류가 극히 낮은 트랜지스터이다.
논리 회로(100)는, n채널형 트랜지스터(101)의 제1 단자와 입력 전위 신호(IN_1)를 공급하는 제1 입력 단자(11)가 전기적으로 접속되고, n채널형 트랜지스터(101)의 제2 단자와 p채널형 트랜지스터(105)의 게이트 및 n채널형 트랜지스터(103)의 게이트가 전기적으로 접속되고, n채널형 트랜지스터(102)의 제1 단자와 입력 전위 신호(IN_2)를 공급하는 제2 입력 단자(12)가 전기적으로 접속되고, n채널형 트랜지스터(102)의 제2 단자와 p채널형 트랜지스터(106)의 게이트 및 n채널형 트랜지스터(104)의 게이트가 전기적으로 접속되고, 고전위측 전원전위(VDD)를 공급하는 고전위측 전원 전위선과 p채널형 트랜지스터(105)의 제1 단자 및 p채널형 트랜지스터(106)의 제1 단자가 전기적으로 접속되고, 저전위측 전원전위(VSS)를 공급하는 저전위측 전원 전위선과 n채널형 트랜지스터(104)의 제1 단자가 전기적으로 접속되고, n채널형 트랜지스터(104)의 제2 단자와 n채널형 트랜지스터(103)의 제1 단자가 전기적으로 접속되고, p채널형 트랜지스터(105)의 제2 단자 및 p채널형 트랜지스터(106)의 제2 단자 및 n채널형 트랜지스터(103)의 제2 단자와 출력 전위 신호(OUT)가 출력되는 출력 단자(13)가 전기적으로 접속되어 있다. 또한，n채널형 트랜지스터(101)의 게이트 및 n채널형 트랜지스터(102)의 게이트는 동전위이다.
논리 회로(100)는, n채널형 트랜지스터(101) 및 n채널형 트랜지스터(102)의 게이트의 전위 φ가 고전위인 경우(n채널형 트랜지스터(101) 및 n채널형 트랜지스터(102)의 Vgs가 n채널형 트랜지스터(101) 및 n채널형 트랜지스터(102)의 임계값 전압보다 높을 경우)에 있어서, 종래의 NAND 회로와 마찬가지의 연산 처리를 행한다. 예를 들면, 고전위의 입력 전위 신호가 제1 입력 단자(11) 및 제2 입력 단자(12)에 입력되면, 출력 단자(13)로부터는 저전위측 전원전위(VSS)인 저전위가 출력된다. 또한, 저전위의 입력 전위 신호가 제1 입력 단자(11) 및 제2 입력 단자(12)의 어느 한쪽에 입력되면, 출력 단자(13)로부터는 고전위측 전원전위(VDD)인 고전위가 출력된다.
다음으로, 논리 회로(100)의 동작 중에 전원을 오프했을 경우의 회로 동작에 대해서 설명한다. 종래의 NAND 회로에서는, 회로 동작 중에 전원을 오프했을 경우, 고전위측 전원전위(VDD)와 저전위측 전원전위(VSS)에 전위차가 없어지기 때문에, 연산 처리 중의 데이터는 휘발한다.
한편, 논리 회로(100)에서는, n채널형 트랜지스터(101) 및 n채널형 트랜지스터(102)는 오프 전류가 극히 낮은 트랜지스터이므로, n채널형 트랜지스터(101) 및 n채널형 트랜지스터(102)의 게이트의 전위 φ를 저전위(n채널형 트랜지스터(101) 및 n채널형 트랜지스터(102)의 Vgs를 n채널형 트랜지스터(101) 및 n채널형 트랜지스터(102)의 임계값 전압보다 낮은 상태)로 한 후, 전원을 오프했을 경우, n채널형 트랜지스터(101) 및 n채널형 트랜지스터(102)의 게이트의 전위 φ를 저전위로 하고 있음(n채널형 트랜지스터(101) 및 n채널형 트랜지스터(102)의 Vgs를 n채널형 트랜지스터(101) 및 n채널형 트랜지스터(102)의 임계값 전압보다 낮게 함)으로써, 노드(N_3) 및 노드(N_4)를 플로팅 상태로 할 수 있기 때문에, 노드(N_3) 및 노드(N_4)의 전위를 유지할 수 있다. 또한, 노드(N_3)란, 도 4의 (a)에 있어서, 「N_3」으로 지시하는 부분을 포함하는 굵은 선 부분이며, 노드(N_4)란, 도 4의 (a)에 있어서, 「N_4」로 지시하는 부분을 포함하는 굵은 선 부분이다. 또한, 유지 노드(노드(N_3) 및 노드(N_4))에 용량 소자를 설치하지 않더라도 충분한 기간, 전위를 유지할 수 있지만, 추가로 유지 기간을 바라는 경우에는, 그 유지 노드에 한쪽 전극이 전기적으로 접속되고, 또한 다른 쪽 전극이 저전위측 전원 전위선에 전기적으로 접속된 용량 소자를 설치하여도 된다.
그리고, 다시 전원을 온한 후, n채널형 트랜지스터(101) 및 n채널형 트랜지스터(102)의 게이트의 전위 φ를 고전위로 함으로써, 노드(N_3) 및 노드(N_4)에 유지된 전위에 기초하여 연산 처리를 재개할 수 있다. 따라서, 재차 전원을 온했을 때 입력 전위 신호를 공급할 필요가 없고, 신속하게 연산 처리를 재개할 수 있다. 또한, 논리 회로(100)의 소비 전력을 저감할 수 있다.
논리 회로(100)는, n채널형 트랜지스터(101) 및 n채널형 트랜지스터(102)의 제2 단자와 전기적으로 접속된 노드의 전위가 유지되는 형태이지만, 논리 회로(100)의 변형예로서, 출력 단자(13)와 전기적으로 접속된 노드의 전위가 유지되는 형태로 해도 좋다. 따라서, 도 4의 (b)에 그 형태에 대응하는 논리 회로(110)를 나타낸다. 또한, 논리 회로(110)는, 도 4의 (a)의 논리 회로(100)에 붙인 부호를 적절히 이용하여 설명한다.
논리 회로(110)는, n채널형 트랜지스터(101), n채널형 트랜지스터(102), n채널형 트랜지스터(103), 및 n채널형 트랜지스터(104), 및 p채널형 트랜지스터(105) 및 p채널형 트랜지스터(106)를 갖는다. 논리 회로(110)는 논리 회로(100)와 비교해서 회로를 구성하는 트랜지스터의 접속 관계가 상이하다. 또한，n채널형 트랜지스터(101) 및 n채널형 트랜지스터(102)는 오프 전류가 극히 낮은 트랜지스터이다.
논리 회로(110)는, 제1 입력 단자(11)와 n채널형 트랜지스터(103)의 게이트 및 p채널형 트랜지스터(105)의 게이트가 전기적으로 접속되고, 제2 입력 단자(12)와 n채널형 트랜지스터(104)의 게이트 및 p채널형 트랜지스터(106)의 게이트가 전기적으로 접속되고, 고전위측 전원전위(VDD)를 공급하는 고전위측 전원 전위선과 n채널형 트랜지스터(101)의 제1 단자가 전기적으로 접속되고, n채널형 트랜지스터(101)의 제2 단자와 p채널형 트랜지스터(105)의 제1 단자 및 p채널형 트랜지스터(106)의 제1 단자가 전기적으로 접속되고, 저전위측 전원전위(VSS)를 공급하는 저전위측 전원 전위선과 n채널형 트랜지스터(104)의 제1 단자가 전기적으로 접속되고, n채널형 트랜지스터(104)의 제2 단자와 n채널형 트랜지스터(103)의 제1 단자가 전기적으로 접속되고, n채널형 트랜지스터(103)의 제2 단자와 n채널형 트랜지스터(102)의 제1 단자가 전기적으로 접속되고, p채널형 트랜지스터(105)의 제2 단자 및 p채널형 트랜지스터(106)의 제2 단자 및 n채널형 트랜지스터(102)의 제2 단자와 출력 단자(13)가 전기적으로 접속되어 있다. 또한，n채널형 트랜지스터(101)의 게이트 및 n채널형 트랜지스터(102)의 게이트는 동전위이다.
논리 회로(110)는, 논리 회로(100)와 마찬가지로 n채널형 트랜지스터(101) 및 n채널형 트랜지스터(102)의 게이트의 전위 φ가 고전위인 경우에, 종래의 NAND 회로와 마찬가지의 연산 처리를 행한다.
다음으로, 논리 회로(110)의 동작 중에 전원을 오프했을 경우의 회로 동작에 대해서 설명한다. 종래의 NAND 회로에서는, 회로 동작 중에 전원을 오프했을 경우, 연산 처리 중의 데이터는 휘발한다.
한편, 논리 회로(110)에서는, n채널형 트랜지스터(101) 및 n채널형 트랜지스터(102)는 오프 전류가 극히 낮은 트랜지스터이므로, n채널형 트랜지스터(101) 및 n채널형 트랜지스터(102)의 게이트의 전위 φ를 저전위로 한 후, 전원을 오프했을 경우, n채널형 트랜지스터(101) 및 n채널형 트랜지스터(102)의 게이트의 전위 φ를 저전위로 하고 있음으로써, 적어도 노드(N_5)를 플로팅 상태로 할 수 있기 때문에, 노드(N_5)의 전위를 유지할 수 있다. 또한, 노드(N_5)란, 도 4의 (b)에 있어서, 「N_5」로 지시하는 부분을 포함하는 굵은 선 부분이다. 또한, 유지 노드(노드(N_5))에 용량 소자를 설치하지 않더라도 충분한 기간, 전위를 유지할 수 있지만, 추가로 유지 기간을 바라는 경우에는, 그 유지 노드에 한쪽 전극이 전기적으로 접속되고, 또한 다른 쪽 전극이 저전위측 전원 전위선에 전기적으로 접속된 용량 소자를 설치하여도 된다.
그리고, 다시 전원을 온한 후, n채널형 트랜지스터(101) 및 n채널형 트랜지스터(102)의 게이트의 전위 φ를 고전위로 함으로써, 다시 전원을 온했을 때 입력 전위 신호를 공급할 필요가 없고, 신속하게 연산 처리를 재개할 수 있다. 또한, 논리 회로(110)의 소비 전력을 저감할 수 있다.
또한, 본 실시 형태에 있어서, n채널형 트랜지스터(101) 및 n채널형 트랜지스터(102)와 같이 오프 전류가 극히 낮은 트랜지스터를 배치하는 곳은, 전원을 오프했을 때, 입력된 유지해야 할 전위를 저하시키는 전류 경로(리크 경로)에 배치하면, 논리 회로(100) 및 논리 회로(110)에 한정되지 않는다. 따라서, 도 5의 논리 회로(100) 및 논리 회로(110)는, 오프 전류가 매우 낮은 트랜지스터를 배치하는 곳이 다른 논리 회로의 일례를 나타낸다. 도 5의 (a)는, 그 일례인 논리 회로(120)를 도시하는 회로도이며, 도 5의 (b)는, 그 일례인 논리 회로(130)를 도시하는 회로도이다. 또한, 논리 회로(120) 및 논리 회로(130)는, 도 4의 (a)의 논리 회로(100)에 붙인 부호를 적절히 이용하여 설명한다.
논리 회로(120)는, n채널형 트랜지스터(101), n채널형 트랜지스터(102), n채널형 트랜지스터(103), 및 n채널형 트랜지스터(104), 및 p채널형 트랜지스터(105) 및 p채널형 트랜지스터(106)를 갖는다. 또한，n채널형 트랜지스터(101) 및 n채널형 트랜지스터(102)는 오프 전류가 극히 낮은 트랜지스터이다.
논리 회로(120)는, 제1 입력 단자(11)와 n채널형 트랜지스터(103)의 게이트 및 p채널형 트랜지스터(105)의 게이트가 전기적으로 접속되고, 제2 입력 단자(12)와 n채널형 트랜지스터(104)의 게이트 및 p채널형 트랜지스터(106)의 게이트가 전기적으로 접속되고, 고전위측 전원전위(VDD)를 공급하는 고전위측 전원 전위선과 n채널형 트랜지스터(101)의 제1 단자와 전기적으로 접속되고, n채널형 트랜지스터(101)의 제2 단자와 p채널형 트랜지스터(105)의 제1 단자 및 p채널형 트랜지스터(106)의 제1 단자가 전기적으로 접속되고, 저전위측 전원전위(VSS)를 공급하는 저전위측 전원 전위선과 n채널형 트랜지스터(104)의 제1 단자가 전기적으로 접속되고, n채널형 트랜지스터(104)의 제2 단자와 n채널형 트랜지스터(102)의 제1 단자가 전기적으로 접속되고, n채널형 트랜지스터(102)의 제2 단자와 n채널형 트랜지스터(103)의 제1 단자가 전기적으로 접속되고, p채널형 트랜지스터(105)의 제2 단자 및 p채널형 트랜지스터(106)의 제2 단자 및 n채널형 트랜지스터(103)의 제2 단자와 출력 단자(13)가 전기적으로 접속되어 있다. 또한，n채널형 트랜지스터(101)의 게이트 및 n채널형 트랜지스터(102)의 게이트는 동전위이다.
논리 회로(120)는, 논리 회로(100)와 마찬가지로 n채널형 트랜지스터(101) 및 n채널형 트랜지스터(102)의 게이트의 전위 φ가 고전위인 경우에, 종래의 NAND 회로와 마찬가지의 연산 처리를 행한다.
다음으로, 논리 회로(120)의 동작 중에 전원을 오프했을 경우의 회로 동작에 대해서 설명한다. 종래의 NAND 회로에서는, 회로 동작 중에 전원을 오프했을 경우, 연산 처리 중의 데이터는 휘발한다.
한편, 논리 회로(120)에서는, n채널형 트랜지스터(101) 및 n채널형 트랜지스터(102)는 오프 전류가 극히 낮은 트랜지스터이므로, n채널형 트랜지스터(101) 및 n채널형 트랜지스터(102)의 게이트의 전위 φ를 저전위로 한 후, 전원을 오프했을 경우, n채널형 트랜지스터(101) 및 n채널형 트랜지스터(102)의 게이트의 전위 φ를 저전위로 함으로써, 적어도 노드(N_5)를 플로팅 상태로 할 수 있기 때문에, 노드(N_5)의 전위를 유지할 수 있다. 또한, 유지 노드(노드(N_5))에 용량 소자를 설치하지 않더라도 충분한 기간, 전위를 유지할 수 있지만, 추가로 유지 기간을 바라는 경우에는, 그 유지 노드에 한쪽 전극이 전기적으로 접속되고, 또한 다른 쪽 전극이 저전위측 전원 전위선에 전기적으로 접속된 용량 소자를 설치하여도 된다.
그리고, 다시 전원을 온한 후, n채널형 트랜지스터(101) 및 n채널형 트랜지스터(102)의 게이트의 전위 φ를 고전위로 함으로써, 다시 전원을 온했을 때 입력 전위 신호를 공급할 필요가 없고, 신속하게 연산 처리를 재개할 수 있다. 또한, 논리 회로(120)의 소비 전력을 저감할 수 있다.
논리 회로(130)는, n채널형 트랜지스터(101), n채널형 트랜지스터(102), n채널형 트랜지스터(103), n채널형 트랜지스터(104), 및 n채널형 트랜지스터(107), 및 p채널형 트랜지스터(105) 및 p채널형 트랜지스터(106)를 갖는다. 특히, n채널형 트랜지스터(101), n채널형 트랜지스터(102) 및 n채널형 트랜지스터(107)는 오프 전류가 극히 낮은 트랜지스터이다.
논리 회로(130)는, 제1 입력 단자(11)와 n채널형 트랜지스터(103)의 게이트 및 p채널형 트랜지스터(105)의 게이트가 전기적으로 접속되고, 제2 입력 단자(12)와 n채널형 트랜지스터(104)의 게이트 및 p채널형 트랜지스터(106)의 게이트가 전기적으로 접속되고, 고전위측 전원전위(VDD)를 공급하는 고전위측 전원 전위선과 p채널형 트랜지스터(105)의 제1 단자 및 p채널형 트랜지스터(106)의 제1 단자가 전기적으로 접속되고, p채널형 트랜지스터(105)의 제2 단자와 n채널형 트랜지스터(101)의 제1 단자가 전기적으로 접속되고, p채널형 트랜지스터(106)의 제2 단자와 n채널형 트랜지스터(107)의 제1 단자가 전기적으로 접속되고, 저전위측 전원전위(VSS)를 공급하는 저전위측 전원 전위선과 n채널형 트랜지스터(104)의 제1 단자가 전기적으로 접속되고, n채널형 트랜지스터(104)의 제2 단자와 n채널형 트랜지스터(103)의 제1 단자가 전기적으로 접속되고, n채널형 트랜지스터(103)의 제2 단자와 n채널형 트랜지스터(102)의 제1 단자가 전기적으로 접속되고, n채널형 트랜지스터(101)의 제2 단자 및 n채널형 트랜지스터(102)의 제2 단자 및 n채널형 트랜지스터(107)의 제2 단자와 출력 단자(13)가 전기적으로 접속되어 있다. 또한，n채널형 트랜지스터(101)의 게이트, n채널형 트랜지스터(102)의 게이트 및 n채널형 트랜지스터(107)의 게이트는 동전위이다.
논리 회로(130)는, n채널형 트랜지스터(101), n채널형 트랜지스터(102) 및 n채널형 트랜지스터(107)의 게이트의 전위 φ가 고전위인 경우에, 종래의 NAND 회로와 마찬가지의 연산 처리를 행한다.
다음으로, 논리 회로(130)의 동작 중에 전원을 오프했을 경우의 회로 동작에 대해서 설명한다. 종래의 NAND 회로에서는, 회로 동작 중에 전원을 오프했을 경우, 연산 처리 중의 데이터는 휘발한다.
한편, 논리 회로(130)에서는, n채널형 트랜지스터(101), n채널형 트랜지스터(102) 및 n채널형 트랜지스터(107)는 오프 전류가 극히 낮은 트랜지스터이므로, n채널형 트랜지스터(101), n채널형 트랜지스터(102) 및 n채널형 트랜지스터(107)의 게이트의 전위 φ를 저전위로 한 후, 전원을 오프했을 경우, 노드(N_5)를 플로팅 상태로 할 수 있기 때문에, 노드(N_5)의 전위를 유지할 수 있다. 또한, 유지 노드(노드(N_5))에 용량 소자를 설치하지 않더라도 충분한 기간, 전위를 유지할 수 있지만, 추가로 유지 기간을 바라는 경우에는, 그 유지 노드에 한쪽 전극이 전기적으로 접속되고, 또한 다른 쪽 전극이 저전위측 전원 전위선에 전기적으로 접속된 용량 소자를 설치하여도 된다.
그리고, 다시 전원을 온한 후, n채널형 트랜지스터(101), n채널형 트랜지스터(102) 및 n채널형 트랜지스터(107)의 게이트의 전위 φ를 고전위로 함으로써, 다시 전원을 온했을 때 입력 전위 신호를 공급할 필요가 없고, 신속하게 연산 처리를 재개할 수 있다. 또한, 논리 회로(130)의 소비 전력을 저감할 수 있다.
논리 회로(100) 내지 논리 회로(130)에 있어서, n채널형 트랜지스터(101), n채널형 트랜지스터(102) 및 n채널형 트랜지스터(107)는, 상기한 바와 같이 오프 전류가 매우 낮은 트랜지스터가 적용된다. 그 트랜지스터는, 예를 들면, 실시 형태 1에서 설명한 트랜지스터(15) 내지 트랜지스터(19), 실시 형태 2에서 설명한 n채널형 트랜지스터(51) 및 n채널형 트랜지스터(54)에 있어서의 오프 전류 특성을 갖는다. 그리고, n채널형 트랜지스터(101), n채널형 트랜지스터(102) 및 n채널형 트랜지스터(107)는, n채널형 트랜지스터(51) 및 n채널형 트랜지스터(54)와 마찬가지로, 산화물 반도체, 특히 상기 수소 농도를 갖고, 캐리어의 공여체가 되는 수소를 극히 저농도로 저하시킨 산화물 반도체를 채널 형성 영역에 적용한 트랜지스터로 할 수 있다. 또한, 산화물 반도체 중의 캐리어 농도에 대해서도 n채널형 트랜지스터(51) 및 n채널형 트랜지스터(54)와 마찬가지인 것이 바람직하다.
논리 회로(100) 내지 논리 회로(130)에 있어서, n채널형 트랜지스터(103) 및 n채널형 트랜지스터(104), 그리고 p채널형 트랜지스터(105) 및 p채널형 트랜지스터(106)에는, 특별히 제한은 없고, 반도체 재료를 포함하는 기판을 이용해서 형성되는 트랜지스터이면 좋다.
또한，n채널형 트랜지스터(103) 및 n채널형 트랜지스터(104)에 대해서도, n채널형 트랜지스터(101), n채널형 트랜지스터(102) 및 n채널형 트랜지스터(107)와 같이, 상기 수소 농도를 갖고, 캐리어의 공여체가 되는 수소를 극히 저농도로 저하시킨 산화물 반도체를 채널 형성 영역에 적용한 트랜지스터로 함으로써, 논리 회로(100) 내지 논리 회로(130)의 소비 전력을 더욱 저감시킬 수 있다.
또한, 본 발명의 일 양태인 NAND 회로에 있어서, 논리 회로(100) 내지 논리 회로(120)와 같이 트랜지스터의 소자 수가 가능한 한 적어지도록 오프 전류가 매우 낮은 트랜지스터를 배치하는 회로 구성은, 논리 회로(130)의 회로 구성보다, 트랜지스터의 소자 수가 적기 때문에 트랜지스터의 점유 면적이 작고, 미세화의 관점에서 바람직하다. 또한, 본 발명의 일 양태인 NAND 회로에 있어서, 논리 회로(110) 내지 논리 회로(130)와 같이 출력 단자와 전기적으로 접속된 노드의 전위가 유지되는 회로 구성, 다시 말하면 연산 처리 후의 전위가 유지되는 회로 구성은, 논리 회로(100)보다 더욱 고속으로 연산 처리를 재개시킬 수 있어서, 회로 동작의 고속화의 관점에서 바람직하다.
또한, 본 발명의 일 양태인 NAND 회로(논리 회로(100) 내지 논리 회로(130))에 있어서, 오프 전류가 매우 낮은 트랜지스터 이외의 구성(종래의 NAND 회로에 상당하는 구성)은, CMOS 회로에 한정되지 않는다. 예를 들면, 논리 회로(50) 및 논리 회로(55)와 같이, 그 구성의 일부인 p채널형 트랜지스터를 n형이면서 인핸스먼트형 트랜지스터로 해도 좋다. 그 구성의 일부인 p채널형 트랜지스터에, n형이면서 인핸스먼트형 트랜지스터를 적용함으로써, 논리 회로(100) 내지 논리 회로(130)를 구성하는 트랜지스터의 극성을 동일하게 할 수 있다. 이에 의해, 제작 프로세스를 저감할 수가 있고, 논리 회로(100) 내지 논리 회로(130)의 수율을 향상시켜서, 제조 코스트를 저감시킬 수 있다. 또한, n형이면서 인핸스먼트형 트랜지스터에 있어서도, 상기 수소 농도를 갖는 산화물 반도체로 채널 형성 영역을 구성하는 트랜지스터로 해도 좋다. 이렇게, n채널형 트랜지스터만으로 구성되는 논리 회로이어도, 논리 회로(100) 내지 논리 회로(130)를 저소비전력화할 수 있다.
이상으로부터, 논리 회로(100) 내지 논리 회로(130)에 있어서, 소비 전력을 저감함으로써, 논리 회로(100) 내지 논리 회로(130) 중 하나 이상의 논리 회로를 갖는 반도체 장치의 소비 전력을 저감할 수 있다. 또한, 논리 회로(100) 내지 논리 회로(130)의 소비 전력을 저감함으로써, 논리 회로(100) 내지 논리 회로(130)를 동작시키는 외부 회로의 부하를 저감할 수 있다. 이에 의해, 논리 회로(100) 내지 논리 회로(130) 중 하나 이상의 논리 회로 및 그 외부 회로를 갖는 반도체 장치의 기능 확장이 가능하게 된다.
또한, 본 실시 형태의 내용 또는 그 내용의 일부는, 다른 실시 형태의 내용 혹은 그 내용의 일부와 자유롭게 조합하는 것이 가능하다.
(실시 형태 4)
본 실시 형태에서는, 실시 형태 1에 나타낸 논리 회로의 일례에 대해서 설명한다. 구체적으로는，NOR 회로에 대해서 도 6을 이용하여 설명한다. 또한, 회로도에서는, 산화물 반도체를 이용한 트랜지스터인 것을 나타내기 위해서, 점선을 이용한 회로 기호 및 OS의 부호를 더불어서 붙일 경우가 있다. 그리고, 본 실시 형태에서 설명하는 논리 회로는, 실시 형태 1에서의 설명에 이용한 부호를 적절히 사용한다.
<논리 회로의 구성예의 및 동작예>
도 6의 (a)에 도시하는 논리 회로(200)는 NOR 회로에 새롭게 n채널형 트랜지스터를 전기적으로 접속한 논리 회로이다. 본 실시 형태에서는, 그 NOR 회로를 미세화에 적절한 CMOS 회로에 의한 회로 구성으로 하지만, 그 NOR 회로를 다른 저항 소자나 다이오드 등을 이용하는 회로 구성으로 하여도 된다. 또한, 도 6에 있어서, NOR 회로에는 입력 단자가 2개 있기 때문에, 한쪽을 제1 입력 단자(11), 다른 한쪽을 제2 입력 단자(12)라고 부호를 붙인다.
논리 회로(200)는, n채널형 트랜지스터(201), n채널형 트랜지스터(202), n채널형 트랜지스터(203), 및 n채널형 트랜지스터(204), 및 p채널형 트랜지스터(205) 및 p채널형 트랜지스터(206)를 갖는다. 특히, n채널형 트랜지스터(201) 및 n채널형 트랜지스터(202)는 오프 전류가 극히 낮은 트랜지스터이다.
논리 회로(200)는, n채널형 트랜지스터(201)의 제1 단자와 제1 입력 단자(11)가 전기적으로 접속되고, n채널형 트랜지스터(201)의 제2 단자와 n채널형 트랜지스터(203)의 게이트 및 p채널형 트랜지스터(205)의 게이트가 전기적으로 접속되고, n채널형 트랜지스터(202)의 제1 단자와 제2 입력 단자(12)가 전기적으로 접속되고, n채널형 트랜지스터(202)의 제2 단자와 n채널형 트랜지스터(204)의 게이트 및 p채널형 트랜지스터(206)의 게이트가 전기적으로 접속되고, 고전위측 전원전위(VDD)를 공급하는 고전위측 전원 전위선과 p채널형 트랜지스터(206)의 제1 단자가 전기적으로 접속되고, p채널형 트랜지스터(206)의 제2 단자와 p채널형 트랜지스터(205)의 제1 단자가 전기적으로 접속되고, 저전위측 전원전위(VSS)를 공급하는 저전위측 전원 전위선과 n채널형 트랜지스터(203)의 제1 단자 및 n채널형 트랜지스터(204)의 제1 단자가 전기적으로 접속되고, n채널형 트랜지스터(203)의 제2 단자 및 n채널형 트랜지스터(204)의 제2 단자 및 p채널형 트랜지스터(205)의 제2 단자와 출력 단자(13)가 전기적으로 접속되어 있다.
논리 회로(200)는, n채널형 트랜지스터(201) 및 n채널형 트랜지스터(202)의 게이트의 전위 φ가 고전위인 경우(n채널형 트랜지스터(201) 및 n채널형 트랜지스터(202)의 Vgs가 n채널형 트랜지스터(201) 및 n채널형 트랜지스터(202)의 임계값 전압보다 높을 경우)에 있어서, 종래의 NOR 회로와 마찬가지의 연산 처리를 행한다. 예를 들면, 고전위의 입력 전위 신호가 제1 입력 단자(11) 및 제2 입력 단자(12)의 어느 한쪽에 입력되면, 출력 단자(13)로부터는 저전위측 전원전위(VSS)인 저전위가 출력된다. 또한, 제1 입력 단자(11) 및 제2 입력 단자(12)에 저전위의 입력 전위 신호가 입력되면, 출력 단자(13)로부터는 고전위측 전원전위(VDD)인 고전위가 출력된다.
다음으로, 논리 회로(200)의 동작 중에 전원을 오프했을 경우의 회로 동작에 대해서 설명한다. 종래의 NOR 회로에서는, 회로 동작 중에 전원을 오프했을 경우, 고전위측 전원전위(VDD)와 저전위측 전원전위(VSS)에 전위차가 없어지기 때문에, 연산 처리 중의 데이터는 휘발한다.
한편, 논리 회로(200)에서는, n채널형 트랜지스터(201) 및 n채널형 트랜지스터(202)는 오프 전류가 극히 낮은 트랜지스터이므로, n채널형 트랜지스터(201) 및 n채널형 트랜지스터(202)의 게이트의 전위 φ를 저전위(n채널형 트랜지스터(201) 및 n채널형 트랜지스터(202)의 Vgs를 n채널형 트랜지스터(201) 및 n채널형 트랜지스터(202)의 임계값 전압보다 낮은 상태)로 한 후, 전원을 오프했을 경우, n채널형 트랜지스터(201) 및 n채널형 트랜지스터(202)의 게이트의 전위 φ를 저전위로 하고 있음(n채널형 트랜지스터(201) 및 n채널형 트랜지스터(202)의 Vgs를 n채널형 트랜지스터(201) 및 n채널형 트랜지스터(202)의 임계값 전압보다 낮게 함)으로써, 노드(N_6) 및 노드(N_7)를 플로팅 상태로 할 수 있기 때문에, 노드(N_6) 및 노드(N_7)의 전위를 유지할 수 있다. 또한, 노드(N_6)란, 도 6의 (a)에 있어서, 「N_6」로 지시하는 부분을 포함하는 굵은 선 부분이며, 또한, 노드(N_7)란, 도 6의 (a)에 있어서, 「N_7」로 지시하는 부분을 포함하는 굵은 선 부분이다. 또한, 유지 노드(노드(N_6) 및 노드(N_7))에 용량 소자를 설치하지 않더라도 충분한 기간, 전위를 유지할 수 있지만, 추가로 유지 기간을 바라는 경우에는, 그 유지 노드에 한쪽 전극이 전기적으로 접속되고, 또한 다른 쪽 전극이 저전위측 전원 전위선에 전기적으로 접속된 용량 소자를 설치하여도 된다.
그리고, 다시 전원을 온한 후, n채널형 트랜지스터(201) 및 n채널형 트랜지스터(202)의 게이트의 전위 φ를 고전위(n채널형 트랜지스터(201) 및 n채널형 트랜지스터(202)의 Vgs를 n채널형 트랜지스터(201) 및 n채널형 트랜지스터(202)의 임계값 전압보다 높은 상태)로 함으로써, 노드(N_6) 및 노드(N_7)에 유지된 전위에 기초하여 연산 처리를 재개할 수 있다. 따라서, 재차 전원을 온했을 때 입력 전위 신호를 공급할 필요가 없고, 신속하게 연산 처리를 재개할 수 있다. 또한, 논리 회로(200)의 소비 전력을 저감할 수 있다.
논리 회로(200)는, n채널형 트랜지스터(201)의 제2 단자 및 n채널형 트랜지스터(202)의 제2 단자와 전기적으로 접속된 노드의 전위가 유지되는 형태이지만, 논리 회로(200)의 변형예로서, 출력 단자(13)와 전기적으로 접속된 노드의 전위가 유지되는 형태로 해도 좋다. 따라서, 도 6의 (b)에 그 형태에 대응하는 논리 회로(210)를 나타낸다. 또한, 논리 회로(210)는, 도 6의 (a)의 논리 회로(200)에 붙인 부호를 적절히 이용하여 설명한다.
논리 회로(210)는, n채널형 트랜지스터(201), n채널형 트랜지스터(202), n채널형 트랜지스터(203), 및 n채널형 트랜지스터(204), 및 p채널형 트랜지스터(205) 및 p채널형 트랜지스터(206)를 갖는다. 논리 회로(210)는 논리 회로(200)와 비교해서 회로를 구성하는 트랜지스터의 접속 관계가 상이하다. 또한，n채널형 트랜지스터(201) 및 n채널형 트랜지스터(202)는 오프 전류가 극히 낮은 트랜지스터이다.
논리 회로(210)는, 제1 입력 단자(11)와 n채널형 트랜지스터(203)의 게이트 및 p채널형 트랜지스터(205)의 게이트가 전기적으로 접속되고, 제2 입력 단자(12)와 n채널형 트랜지스터(204)의 게이트 및 p채널형 트랜지스터(206)의 게이트가 전기적으로 접속되고, 고전위측 전원전위(VDD)를 공급하는 고전위측 전원 전위선과 n채널형 트랜지스터(201)의 제1 단자와 전기적으로 접속되고, n채널형 트랜지스터(201)의 제2 단자와 p채널형 트랜지스터(206)의 제1 단자가 전기적으로 접속되고, p채널형 트랜지스터(206)의 제2 단자와 p채널형 트랜지스터(205)의 제1 단자가 전기적으로 접속되고, 저전위측 전원전위(VSS)를 공급하는 저전위측 전원 전위선과 n채널형 트랜지스터(202)의 제1 단자가 전기적으로 접속되고, n채널형 트랜지스터(202)의 제2 단자와 n채널형 트랜지스터(203)의 제1 단자 및 n채널형 트랜지스터(204)의 제1 단자가 전기적으로 접속되고, n채널형 트랜지스터(203)의 제2 단자 및 n채널형 트랜지스터(204)의 제2 단자 및 p채널형 트랜지스터(205)의 제2 단자와 출력 단자(13)가 전기적으로 접속되어 있다. 또한，n채널형 트랜지스터(201)의 게이트 및 n채널형 트랜지스터(202)의 게이트는 동전위이다.
논리 회로(210)는, 논리 회로(200)와 마찬가지로 n채널형 트랜지스터(201) 및 n채널형 트랜지스터(202)의 게이트의 전위 φ가 고전위인 경우에, 종래의 NOR 회로와 마찬가지의 연산 처리를 행한다.
다음으로, 논리 회로(210)의 동작 중에 전원을 오프했을 경우의 회로 동작에 대해서 설명한다. 종래의 NOR 회로에서는, 회로 동작 중에 전원을 오프했을 경우, 연산 처리 중의 데이터는 휘발한다.
한편, 논리 회로(210)에서는, n채널형 트랜지스터(201) 및 n채널형 트랜지스터(202)는 오프 전류가 극히 낮은 트랜지스터이므로, n채널형 트랜지스터(201) 및 n채널형 트랜지스터(202)의 게이트의 전위 φ를 저전위로 한 후, 전원을 오프했을 경우, n채널형 트랜지스터(201) 및 n채널형 트랜지스터(202)의 게이트의 전위 φ를 저전위로 함으로써, 출력 단자(13)와 전기적으로 접속된 적어도 노드(N_8)를 플로팅 상태로 할 수 있기 때문에, 노드(N_8)의 전위를 유지할 수 있다. 또한, 노드(N_8)란, 도 6의 (b)에 있어서, 「N_8」로 지시하는 부분을 포함하는 굵은 선 부분이다. 또한, 유지 노드(노드(N_8))에 용량 소자를 설치하지 않더라도 충분한 기간, 전위를 유지할 수 있지만, 추가로 유지 기간을 바라는 경우에는, 그 유지 노드에 한쪽 전극이 전기적으로 접속되고, 또한 다른 쪽 전극이 저전위측 전원 전위선에 전기적으로 접속된 용량 소자를 설치하여도 된다.
그리고, 다시 전원을 온한 후, n채널형 트랜지스터(201) 및 n채널형 트랜지스터(202)의 게이트의 전위 φ를 고전위로 함으로써, 다시 전원을 온했을 때 입력 전위 신호를 공급할 필요가 없고, 신속하게 연산 처리를 재개할 수 있다. 또한, 논리 회로(210)의 소비 전력을 저감할 수 있다.
또한, 본 실시 형태에 있어서, n채널형 트랜지스터(201) 및 n채널형 트랜지스터(202)와 같이 오프 전류가 극히 낮은 트랜지스터를 배치하는 곳은, 전원을 오프했을 때, 입력된 유지해야 할 전위를 저하시키는 전류 경로(리크 경로)에 배치하면, 논리 회로(200) 및 논리 회로(210)에 한정되지 않는다. 따라서, 도 7의 논리 회로(200) 및 논리 회로(210)는, 오프 전류가 매우 낮은 트랜지스터를 배치하는 곳이 다른 논리 회로의 일례를 나타낸다. 도 7의 (a)는, 그 일례인 논리 회로(220)를 도시하는 회로도이며, 도 7의 (b)는, 그 일례인 논리 회로(230)를 도시하는 회로도이다. 또한, 논리 회로(220) 및 논리 회로(230)는, 도 6의 (a)의 논리 회로(200)에 붙인 부호를 적절히 이용하여 설명한다.
논리 회로(220)는, n채널형 트랜지스터(201), n채널형 트랜지스터(202), n채널형 트랜지스터(203), 및 n채널형 트랜지스터(204), 및 p채널형 트랜지스터(205) 및 p채널형 트랜지스터(206)를 갖는다. 특히, n채널형 트랜지스터(201) 및 n채널형 트랜지스터(202)는 오프 전류가 극히 낮은 트랜지스터이다.
논리 회로(220)는, 제1 입력 단자(11)와 n채널형 트랜지스터(203)의 게이트 및 p채널형 트랜지스터(205)의 게이트가 전기적으로 접속되고, 제2 입력 단자(12)와 n채널형 트랜지스터(204)의 게이트 및 p채널형 트랜지스터(206)의 게이트가 전기적으로 접속되고, 고전위측 전원전위(VDD)를 공급하는 고전위측 전원 전위선과 p채널형 트랜지스터(206)의 제1 단자가 전기적으로 접속되고, p채널형 트랜지스터(206)의 제2 단자와 n채널형 트랜지스터(201)의 제1 단자가 전기적으로 접속되고, n채널형 트랜지스터(201)의 제2 단자와 p채널형 트랜지스터(205)의 제1 단자가 전기적으로 접속되고, 저전위측 전원전위(VSS)를 공급하는 저전위측 전원 전위선과 n채널형 트랜지스터(202)의 제1 단자가 전기적으로 접속되고, n채널형 트랜지스터(202)의 제2 단자와 n채널형 트랜지스터(203)의 제1 단자 및 n채널형 트랜지스터(204)의 제1 단자가 전기적으로 접속되고, n채널형 트랜지스터(203)의 제2 단자 및 n채널형 트랜지스터(204)의 제2 단자 및 p채널형 트랜지스터(205)의 제2 단자와 출력 단자(13)가 전기적으로 접속되어 있다. 또한，n채널형 트랜지스터(201)의 게이트 및 n채널형 트랜지스터(202)의 게이트는 동전위이다.
논리 회로(220)는, n채널형 트랜지스터(201) 및 n채널형 트랜지스터(202)의 게이트의 전위 φ가 고전위인 경우에, 종래의 NOR 회로와 마찬가지의 연산 처리를 행한다.
다음으로, 논리 회로(220)의 동작 중에 전원을 오프했을 경우의 회로 동작에 대해서 설명한다. 종래의 NOR 회로에서는, 회로 동작 중에 전원을 오프했을 경우, 연산 처리 중의 데이터는 휘발한다.
한편, 논리 회로(220)에서는, n채널형 트랜지스터(201) 및 n채널형 트랜지스터(202)는 오프 전류가 극히 낮은 트랜지스터이므로, n채널형 트랜지스터(201) 및 n채널형 트랜지스터(202)의 게이트의 전위 φ를 저전위로 한 후, 전원을 오프했을 경우, n채널형 트랜지스터(201) 및 n채널형 트랜지스터(202)의 게이트의 전위 φ를 저전위로 함으로써, 적어도 노드(N_8)를 플로팅 상태로 할 수 있기 때문에, 노드(N_8)의 전위를 유지할 수 있다. 또한, 유지 노드(노드(N_8))에 용량 소자를 설치하지 않더라도 충분한 기간, 전위를 유지할 수 있지만, 추가로 유지 기간을 바라는 경우에는, 그 유지 노드에 한쪽 전극이 전기적으로 접속되고, 또한 다른 쪽 전극이 저전위측 전원 전위선에 전기적으로 접속된 용량 소자를 설치하여도 된다.
그리고, 다시 전원을 온한 후, n채널형 트랜지스터(201) 및 n채널형 트랜지스터(202)의 게이트의 전위 φ를 고전위로 함으로써, 다시 전원을 온했을 때 입력 전위 신호를 공급할 필요가 없고, 신속하게 연산 처리를 재개할 수 있다. 또한, 논리 회로(220)의 소비 전력을 저감할 수 있다.
논리 회로(230)는, n채널형 트랜지스터(201), n채널형 트랜지스터(202), n채널형 트랜지스터(203), n채널형 트랜지스터(204), 및 n채널형 트랜지스터(207), 및 p채널형 트랜지스터(205) 및 p채널형 트랜지스터(206)를 갖는다. 또한，n채널형 트랜지스터(201), n채널형 트랜지스터(202) 및 n채널형 트랜지스터(207)는 오프 전류가 극히 낮은 트랜지스터이다.
논리 회로(230)는, 제1 입력 단자(11)와 n채널형 트랜지스터(203)의 게이트 및 p채널형 트랜지스터(205)의 게이트가 전기적으로 접속되고, 제2 입력 단자(12)와 n채널형 트랜지스터(204)의 게이트 및 p채널형 트랜지스터(206)의 게이트가 전기적으로 접속되고, 고전위측 전원전위(VDD)를 공급하는 고전위측 전원 전위선과 n채널형 트랜지스터(201)의 제1 단자와 전기적으로 접속되고, n채널형 트랜지스터(201)의 제2 단자와 p채널형 트랜지스터(206)의 제1 단자가 전기적으로 접속되고, p채널형 트랜지스터(206)의 제2 단자와 p채널형 트랜지스터(205)의 제1 단자가 전기적으로 접속되고, 저전위측 전원전위(VSS)를 공급하는 저전위측 전원 전위선과 n채널형 트랜지스터(204)의 제1 단자가 전기적으로 접속되고, n채널형 트랜지스터(204)의 제2 단자와 n채널형 트랜지스터(202)의 제1 단자 및 n채널형 트랜지스터(203)의 제1 단자가 전기적으로 접속되고, n채널형 트랜지스터(203)의 제2 단자와 n채널형 트랜지스터(207)의 제1 단자가 전기적으로 접속되고, n채널형 트랜지스터(202)의 제2 단자 및 n채널형 트랜지스터(207)의 제2 단자 및 p채널형 트랜지스터(205)의 제2 단자와 출력 단자(13)가 전기적으로 접속되어 있다. 또한，n채널형 트랜지스터(201)의 게이트, n채널형 트랜지스터(202) 및 n채널형 트랜지스터(207)의 게이트는 동전위이다.
논리 회로(230)는, n채널형 트랜지스터(201)의 게이트, n채널형 트랜지스터(202) 및 n채널형 트랜지스터(207)의 게이트의 전위 φ가 고전위인 경우에, 종래의 NOR 회로와 마찬가지의 연산 처리를 행한다.
다음으로, 논리 회로(230)의 동작 중에 전원을 오프했을 경우의 회로 동작에 대해서 설명한다. 종래의 NOR 회로에서는, 회로 동작 중에 전원을 오프했을 경우, 연산 처리 중의 데이터는 휘발한다.
한편, 논리 회로(230)에서는, n채널형 트랜지스터(201)의 게이트, n채널형 트랜지스터(202) 및 n채널형 트랜지스터(207)는 오프 전류가 극히 낮은 트랜지스터이므로, n채널형 트랜지스터(201), n채널형 트랜지스터(202) 및 n채널형 트랜지스터(207)의 게이트의 전위 φ를 저전위로 한 후, 전원을 오프했을 경우, n채널형 트랜지스터(201)의 게이트, n채널형 트랜지스터(202) 및 n채널형 트랜지스터(207)의 게이트의 전위 φ를 저전위로 함으로써, 적어도 노드(N_8)를 플로팅 상태로 할 수 있기 때문에, 노드(N_8)의 전위를 유지할 수 있다. 또한, 유지 노드(노드(N_8))에 용량 소자를 설치하지 않더라도 충분한 기간, 전위를 유지할 수 있지만, 추가로 유지 기간을 바라는 경우에는, 그 유지 노드에 한쪽 전극이 전기적으로 접속되고, 또한 다른 쪽 전극이 저전위측 전원 전위선에 전기적으로 접속된 용량 소자를 설치하여도 된다.
그리고, 다시 전원을 온한 후, n채널형 트랜지스터(201), n채널형 트랜지스터(202) 및 n채널형 트랜지스터(207)의 게이트의 전위 φ를 고전위로 함으로써, 다시 전원을 온했을 때 입력 전위 신호를 공급할 필요가 없고, 신속하게 연산 처리를 재개할 수 있다. 또한, 논리 회로(230)의 소비 전력을 저감할 수 있다.
논리 회로(200) 내지 논리 회로(230)에 있어서, n채널형 트랜지스터(201), n채널형 트랜지스터(202) 및 n채널형 트랜지스터(207)는, 상기한 바와 같이 오프 전류가 매우 낮은 트랜지스터가 적용된다. 그 트랜지스터는, 예를 들면, 실시 형태 1에서 설명한 트랜지스터(15 내지 19), 실시 형태 2에서 설명한 n채널형 트랜지스터(51) 및 n채널형 트랜지스터(54)에 있어서의 오프 전류 특성을 갖는다. 그리고, n채널형 트랜지스터(201), n채널형 트랜지스터(202) 및 n채널형 트랜지스터(207)는, n채널형 트랜지스터(51) 및 n채널형 트랜지스터(54)와 마찬가지로, 산화물 반도체, 특히 상기 수소 농도를 갖고, 캐리어의 공여체가 되는 수소를 극히 저농도로 저하시킨 산화물 반도체를 채널 형성 영역에 적용한 트랜지스터로 할 수 있다. 또한, 산화물 반도체 중의 캐리어 농도에 대해서도 n채널형 트랜지스터(51) 및 n채널형 트랜지스터(54)와 마찬가지인 것이 바람직하다.
논리 회로(200) 내지 논리 회로(230)에 있어서, n채널형 트랜지스터(203) 및 n채널형 트랜지스터(204), 그리고 p채널형 트랜지스터(205) 및 p채널형 트랜지스터(206)에는, 특별히 제한은 없고, 반도체 재료를 포함하는 기판을 이용해서 형성되는 트랜지스터이면 좋다.
또한，n채널형 트랜지스터(203) 및 n채널형 트랜지스터(204)에 대해서도, n채널형 트랜지스터(201), n채널형 트랜지스터(202) 및 n채널형 트랜지스터(207)와 같이, 상기 수소 농도를 갖고, 캐리어의 공여체가 되는 수소를 극히 저농도로 저하시킨 산화물 반도체를 채널 형성 영역에 적용한 트랜지스터로 함으로써, 논리 회로(200) 내지 논리 회로(230)의 소비 전력을 더욱 저감시킬 수 있다.
본 발명의 일 양태인 NOR 회로에 있어서, 논리 회로(200) 내지 논리 회로(220)와 같이, 트랜지스터의 소자 수가 가능한 한 적어지도록 오프 전류가 매우 낮은 트랜지스터를 배치하는 회로 구성은, 논리 회로(230)의 회로 구성보다, 트랜지스터의 소자 수가 적기 때문에 트랜지스터의 점유 면적이 작고, 미세화의 관점에서 바람직하다. 또한, 본 발명의 일 양태인 NOR 회로에 있어서, 논리 회로(210) 내지 논리 회로(230)와 같이, 출력 단자와 전기적으로 접속된 노드의 전위가 유지되는 회로 구성, 다시 말하면 연산 처리 후의 전위가 유지되는 회로 구성은, 논리 회로(200)보다 더욱 고속으로 연산 처리를 재개시킬 수 있어서, 회로 동작의 고속화의 관점에서 바람직하다.
또한, 본 발명의 일 양태인 NOR 회로(논리 회로(200) 내지 논리 회로(230))에 있어서, 오프 전류가 매우 낮은 트랜지스터 이외의 구성(종래의 NOR 회로에 상당하는 구성)은, CMOS 회로에 한정되지 않는다. 예를 들면, 논리 회로(50) 및 논리 회로(55)와 같이, 그 구성의 일부인 p채널형 트랜지스터를 n형이면서 인핸스먼트형 트랜지스터로 해도 좋다. 그 구성의 일부인 p채널형 트랜지스터에, n형이면서 인핸스먼트형 트랜지스터를 적용함으로써, 논리 회로(200) 내지 논리 회로(230)를 구성하는 트랜지스터의 극성을 동일하게 할 수 있다. 이에 의해, 제작 프로세스를 저감할 수가 있고, 논리 회로(200) 내지 논리 회로(230)의 수율을 향상시켜서, 제조 코스트를 저감시킬 수 있다. 또한, 그 n형이면서 인핸스먼트형 트랜지스터에 있어서도, 상기 수소 농도를 갖는 산화물 반도체로 채널 형성 영역을 구성하는 트랜지스터로 해도 좋다. 이렇게, n채널형 트랜지스터만으로 구성되는 논리 회로이어도, 논리 회로(200) 내지 논리 회로(230)를 저소비전력화할 수 있다.
이상으로부터, 논리 회로(200) 내지 논리 회로(230)에 있어서, 소비 전력을 저감함으로써, 논리 회로(200) 내지 논리 회로(230) 중 하나 이상의 논리 회로를 갖는 반도체 장치의 소비 전력을 저감할 수 있다. 또한, 논리 회로(200) 내지 논리 회로(230)의 소비 전력을 저감함으로써, 논리 회로(200) 내지 논리 회로(230)를 동작시키는 외부 회로의 부하를 저감할 수 있다. 이에 의해, 논리 회로(200) 내지 논리 회로(230) 중 하나 이상의 논리 회로 및 그 외부 회로를 갖는 반도체 장치의 기능 확장이 가능하게 된다.
또한, 본 실시 형태의 내용 또는 그 내용의 일부는, 다른 실시 형태의 내용 혹은 그 내용의 일부와 자유롭게 조합하는 것이 가능하다.
(실시 형태 5)
본 실시 형태에서는, 실시 형태 1에 나타낸 논리 회로의 일례에 대해서 설명한다. 구체적으로는，AND 회로에 대해서 도 8을 이용하여 설명한다. 또한, 회로도에서는, 산화물 반도체를 이용한 트랜지스터인 것을 나타내기 위해서, 점선을 이용한 회로 기호 및 OS의 부호를 더불어서 붙일 경우가 있다. 그리고, 본 실시 형태에서 설명하는 논리 회로는, 실시 형태 1에서의 설명에 이용한 부호를 적절히 사용한다.
<논리 회로의 구성예의 및 동작예>
도 8에 나타내는 논리 회로(300)는 AND 회로에 새롭게 n채널형 트랜지스터를 전기적으로 접속한 논리 회로이다. 본 실시 형태에서는, 그 AND 회로를 미세화에 적절한 CMOS 회로에 의한 회로 구성으로 하지만, 그 AND 회로를 다른 저항 소자나 다이오드 등을 이용하는 회로 구성으로 하여도 된다. 또한, 도 8에 있어서, AND 회로에는 입력 단자가 2개 있기 때문에, 한쪽을 제1 입력 단자(11), 다른 한쪽을 제2 입력 단자(12)라고 부호를 붙인다.
논리 회로(300)는, n채널형 트랜지스터(301), n채널형 트랜지스터(302), n채널형 트랜지스터(303), n채널형 트랜지스터(304), 및 n채널형 트랜지스터(308), 및 p채널형 트랜지스터(305), p채널형 트랜지스터(306), 및 p채널형 트랜지스터(309)를 갖는다. 특히, n채널형 트랜지스터(301) 및 n채널형 트랜지스터(302)는 오프 전류가 극히 낮은 트랜지스터이다.
AND 회로는, 실시 형태 3에서 설명한 NAND 회로와 실시 형태 2에서 설명한 NOT 회로를 전기적으로 접속한 논리 회로이다. 즉, AND 회로는, NAND 회로의 출력 단자를, NOT 회로의 입력 단자로 간주할 수 있다. 그 AND 회로는, n채널형 트랜지스터(303)와, n채널형 트랜지스터(304)와, p채널형 트랜지스터(305)와, 및 p채널형 트랜지스터(306)로 NAND 회로를 구성하고, n채널형 트랜지스터(308)와, p채널형 트랜지스터(309)로 NOT 회로를 구성한다. 또한, 오프 전류가 매우 낮은 트랜지스터인 n채널형 트랜지스터(301) 및 n채널형 트랜지스터(302)는, 그 NAND 회로 내에 배치할 수도 있고, 그 NOT 회로 내에 배치할 수도 있다. 또한, 논리 회로(300)는, n채널형 트랜지스터(301) 및 n채널형 트랜지스터(302)를 그 NAND 회로 내에 배치하는 회로 구성이다.
논리 회로(300)를 구성하는 트랜지스터는, 이하의 접속 관계를 갖는다. 먼저 NAND 회로의 접속 관계를 기재한다.
제1 입력 단자(11)와 n채널형 트랜지스터(303)의 게이트 및 p채널형 트랜지스터(305)의 게이트가 전기적으로 접속되고, 제2 입력 단자(12)와 n채널형 트랜지스터(304)의 게이트 및 p채널형 트랜지스터(306)의 게이트가 전기적으로 접속되고, 고전위측 전원전위(VDD)를 공급하는 고전위측 전원 전위선과 n채널형 트랜지스터(301)의 제1 단자가 전기적으로 접속되고, n채널형 트랜지스터(301)의 제2 단자와 p채널형 트랜지스터(305)의 제1 단자 및 p채널형 트랜지스터(306)의 제1 단자가 전기적으로 접속되고, 저전위측 전원전위(VSS)를 공급하는 저전위측 전원 전위선과 n채널형 트랜지스터(304)의 제1 단자가 전기적으로 접속되고, n채널형 트랜지스터(304)의 제2 단자와 n채널형 트랜지스터(303)의 제1 단자가 전기적으로 접속되고, n채널형 트랜지스터(303)의 제2 단자와 n채널형 트랜지스터(302)의 제1 단자가 전기적으로 접속되고, p채널형 트랜지스터(305)의 제2 단자와 p채널형 트랜지스터(306)의 제2 단자와 n채널형 트랜지스터(302)의 제2 단자가 전기적으로 접속되어 있다. 또한，n채널형 트랜지스터(301)의 게이트 및 n채널형 트랜지스터(302)의 게이트는 동전위이다.
다음으로, 논리 회로(300)의 NOT 회로의 접속 관계를 기재한다.
n채널형 트랜지스터(308)의 게이트 및 p채널형 트랜지스터(309)의 게이트와, p채널형 트랜지스터(305)의 제2 단자 및 p채널형 트랜지스터(306)의 제2 단자 및 n채널형 트랜지스터(302)의 제2 단자가 전기적으로 접속되고, 고전위측 전원전위(VDD)를 공급하는 고전위측 전원 전위선과 p채널형 트랜지스터(309)의 제1 단자가 전기적으로 접속되고, 저전위측 전원전위(VSS)를 공급하는 저전위측 전원 전위선과 n채널형 트랜지스터(308)의 제1 단자가 전기적으로 접속되고, p채널형 트랜지스터(309)의 제2 단자 및 n채널형 트랜지스터(308)의 제2 단자와 출력 단자(13)가 전기적으로 접속되어 있다.
논리 회로(300)는, n채널형 트랜지스터(301) 및 n채널형 트랜지스터(302)의 게이트 전위 φ가 고전위인 경우(n채널형 트랜지스터(301) 및 n채널형 트랜지스터(302)의 Vgs가 n채널형 트랜지스터(301) 및 n채널형 트랜지스터(302)의 임계값 전압보다 높을 경우)에 있어서, 종래의 AND 회로와 마찬가지의 연산 처리를 행한다. 예를 들면, 고전위의 입력 전위 신호가 제1 입력 단자(11) 및 제2 입력 단자(12)에 입력되면, 출력 단자(13)로부터는 고전위측 전원전위(VDD)인 고전위가 출력된다. 또한, 저전위의 입력 전위 신호가 제1 입력 단자(11) 및 제2 입력 단자(12)의 어느 한쪽에 입력되면, 출력 단자(13)로부터는 저전위측 전원전위(VSS)인 저전위가 출력된다.
다음으로, 논리 회로(300)의 동작 중에 전원을 오프했을 경우의 회로 동작에 대해서 설명한다. 종래의 AND 회로에서는, 회로 동작 중에 전원을 오프했을 경우, 고전위측 전원전위(VDD)와 저전위측 전원전위(VSS)에 전위차가 없어지기 때문에, 연산 처리 중의 데이터는 휘발한다.
한편, 논리 회로(300)에서는, n채널형 트랜지스터(301) 및 n채널형 트랜지스터(302)는 오프 전류가 극히 낮은 트랜지스터이므로, n채널형 트랜지스터(301) 및 n채널형 트랜지스터(302)의 게이트의 전위 φ를 저전위(n채널형 트랜지스터(301) 및 n채널형 트랜지스터(302)의 Vgs를 n채널형 트랜지스터(301) 및 n채널형 트랜지스터(302)의 임계값 전압보다 낮은 상태)로 한 후, 회로 동작 중에 전원을 오프했을 경우, n채널형 트랜지스터(301) 및 n채널형 트랜지스터(302)의 게이트의 전위 φ를 저전위로 하고 있음(n채널형 트랜지스터(301) 및 n채널형 트랜지스터(302)의 Vgs를 n채널형 트랜지스터(301) 및 n채널형 트랜지스터(302)의 임계값 전압보다 낮게 함)으로써, 적어도 노드(N_9)를 플로팅 상태로 할 수 있기 때문에, 노드(N_9)의 전위를 유지할 수 있다. 또한, 노드(N_9)란, 도 8에 있어서, 「N_9」로 지시하는 부분을 포함하는 굵은 선 부분이다. 또한, 유지 노드(노드(N_9))에 용량 소자를 설치하지 않더라도 충분한 기간, 전위를 유지할 수 있지만, 추가로 유지 기간을 바라는 경우에는, 그 유지 노드에 한쪽 전극이 전기적으로 접속되고, 또한 다른 쪽 전극이 저전위측 전원 전위선에 전기적으로 접속된 용량 소자를 설치하여도 된다.
그리고, 다시 전원을 온한 후, n채널형 트랜지스터(301) 및 n채널형 트랜지스터(302)의 게이트의 전위 φ를 고전위로 함으로써, 노드(N_9)에 유지된 전위에 기초하여 연산 처리를 재개할 수 있다. 따라서, 재차 전원을 온했을 때 입력 전위 신호를 공급할 필요가 없고, 신속하게 연산 처리를 재개할 수 있다. 또한, 논리 회로(300)의 소비 전력을 저감할 수 있다.
논리 회로(300)는, NAND 회로에 n채널형 트랜지스터(301) 및 n채널형 트랜지스터(302)를 그 NAND 회로 내에 배치하는 회로 구성이지만, 논리 회로(300)의 변형예로서, n채널형 트랜지스터(301) 및 n채널형 트랜지스터(302)을 NOT 회로 내에 배치하고, 출력 단자(13)와 전기적으로 접속된 노드의 전위가 유지되는 형태로 해도 좋다. 따라서, 도 9에 그 형태에 대응하는 논리 회로(310)를 나타낸다. 또한, 논리 회로(310)는, 도 8의 논리 회로(300)에 붙인 부호를 적절히 이용하여 설명한다.
논리 회로(310)는, 논리 회로(300)와 마찬가지로 n채널형 트랜지스터(301), n채널형 트랜지스터(302), n채널형 트랜지스터(303), n채널형 트랜지스터(304), 및 n채널형 트랜지스터(308), 및 p채널형 트랜지스터(305), p채널형 트랜지스터(306), 및 p채널형 트랜지스터(309)를 갖는다. 특히, n채널형 트랜지스터(301) 및 n채널형 트랜지스터(302)는 오프 전류가 극히 낮은 트랜지스터이다.
n채널형 트랜지스터(303)와, n채널형 트랜지스터(304)와, p채널형 트랜지스터(305)와, p채널형 트랜지스터(306)로 NAND 회로를 구성하고, n채널형 트랜지스터(308)와, p채널형 트랜지스터(309)로 NOT 회로를 구성한다. 또한, 논리 회로(310)는, n채널형 트랜지스터(301) 및 n채널형 트랜지스터(302)를 그 NOT 회로 내에 배치하는 회로 구성이다.
논리 회로(310)를 구성하는 트랜지스터는, 이하의 접속 관계를 갖는다. 먼저 NAND 회로의 접속 관계를 기재한다.
제1 입력 단자(11)와 n채널형 트랜지스터(303)의 게이트 및 p채널형 트랜지스터(305)의 게이트가 전기적으로 접속되고, 제2 입력 단자(12)과 n채널형 트랜지스터(304)의 게이트 및 p채널형 트랜지스터(306)의 게이트가 전기적으로 접속되고, 고전위측 전원전위(VDD)를 공급하는 고전위측 전원 전위선과 p채널형 트랜지스터(305)의 제1 단자 및 p채널형 트랜지스터(306)의 제1 단자가 전기적으로 접속되고, 저전위측 전원전위(VSS)를 공급하는 저전위측 전원 전위선과 n채널형 트랜지스터(304)의 제1 단자가 전기적으로 접속되고, n채널형 트랜지스터(304)의 제2 단자와 n채널형 트랜지스터(303)의 제1 단자가 전기적으로 접속되고, p채널형 트랜지스터(305)의 제2 단자와 p채널형 트랜지스터(306)의 제2 단자와 n채널형 트랜지스터(303)의 제2 단자가 전기적으로 접속되어 있다.
다음으로, 논리 회로(310)의 NOT 회로의 접속 관계를 기재한다.
n채널형 트랜지스터(308)의 게이트 및 p채널형 트랜지스터(309)의 게이트와, p채널형 트랜지스터(305)의 제2 단자 및 p채널형 트랜지스터(306)의 제2 단자 및 n채널형 트랜지스터(303)의 제2 단자가 전기적으로 접속되고, 고전위측 전원전위(VDD)를 공급하는 고전위측 전원 전위선과 p채널형 트랜지스터(309)의 제1 단자가 전기적으로 접속되고, p채널형 트랜지스터(309)의 제2 단자와 n채널형 트랜지스터(301)의 제1 단자가 전기적으로 접속되고, 저전위측 전원전위(VSS)를 공급하는 저전위측 전원 전위선과 n채널형 트랜지스터(308)의 제1 단자가 전기적으로 접속되고, n채널형 트랜지스터(308)의 제2 단자와 n채널형 트랜지스터(302)의 제1 단자가 전기적으로 접속되고, n채널형 트랜지스터(301)의 제2 단자 및 n채널형 트랜지스터(302)의 제2 단자와 출력 단자(13)가 전기적으로 접속되어 있다. 또한，n채널형 트랜지스터(301)의 게이트 및 n채널형 트랜지스터(302)의 게이트는 동전위이다.
논리 회로(310)는, 논리 회로(300)와 마찬가지로 n채널형 트랜지스터(301) 및 n채널형 트랜지스터(302)의 게이트 전위 φ가 고전위인 경우에, 종래의 AND 회로와 마찬가지의 연산 처리를 행한다.
다음으로, 논리 회로(310)의 동작 중에 전원을 오프했을 경우의 회로 동작에 대해서 설명한다. 종래의 AND 회로에서는, 회로 동작 중에 전원을 오프했을 경우, 연산 처리 중의 데이터는 휘발한다.
한편, 논리 회로(310)에서는, n채널형 트랜지스터(301) 및 n채널형 트랜지스터(302)는 오프 전류가 극히 낮은 트랜지스터이므로, n채널형 트랜지스터(301) 및 n채널형 트랜지스터(302)의 게이트의 전위 φ를 저전위로 한 후, 전원을 오프했을 경우, n채널형 트랜지스터(301) 및 n채널형 트랜지스터(302)의 게이트의 전위 φ를 저전위로 함으로써, 노드(N_10)를 플로팅 상태로 할 수 있기 때문에, 노드(N_10)의 전위를 유지할 수 있다. 또한, 노드(N_10)란, 도 9에 있어서, 「N_10」로 지시하는 부분을 포함하는 굵은 선 부분이다. 또한, 유지 노드(노드(N_10))에 용량 소자를 설치하지 않더라도 충분한 기간, 전위를 유지할 수 있지만, 추가로 유지 기간을 바라는 경우에는, 그 유지 노드에 한쪽 전극이 전기적으로 접속되고, 또한 다른 쪽 전극이 저전위측 전원 전위선에 전기적으로 접속된 용량 소자를 설치하여도 된다.
그리고, 다시 전원을 온한 후, n채널형 트랜지스터(301) 및 n채널형 트랜지스터(302)의 게이트의 전위 φ를 고전위로 함으로써, 다시 전원을 온했을 때 입력 전위 신호를 공급할 필요가 없고, 논리 회로(310)의 연산 처리를 행하기 위한 소비 전력을 저감할 수 있다.
또한，상기한 바와 같이 AND 회로는, 실시 형태 3에서 설명한 NAND 회로에 실시 형태 2에서 설명한 NOT 회로를 전기적으로 접속한 논리 회로이기 때문에, 실시 형태 3에서 설명한 NAND 회로 및 실시 형태 2에서 설명한 NOT 회로의 다양한 형태를 적절히 조합하여, AND 회로를 구성할 수 있다. 예를 들면, 본 발명의 일 양태의 AND 회로는, 실시 형태 3에서 설명한 논리 회로(100) 내지 논리 회로(130)의 어느 하나와 종래의 NOT 회로를 전기적으로 접속한 AND 회로, 또는 종래의 NAND 회로와 실시 형태 2에서 설명한 논리 회로(50) 또는 논리 회로(55)의 한쪽을 전기적으로 접속한 AND 회로로 할 수 있다.
논리 회로(300) 및 논리 회로(310)에 있어서, n채널형 트랜지스터(301), n채널형 트랜지스터(302)는, 상기한 바와 같이 오프 전류가 매우 낮은 트랜지스터가 적용된다. 그 트랜지스터는, 예를 들면, 실시 형태 1에서 설명한 트랜지스터(15 내지 19), 실시 형태 2에서 설명한 n채널형 트랜지스터(51) 및 n채널형 트랜지스터(54)에 있어서의 오프 전류 특성을 갖는다. 그리고, n채널형 트랜지스터(301), n채널형 트랜지스터(302)는, n채널형 트랜지스터(51) 및 n채널형 트랜지스터(54)와 마찬가지로, 산화물 반도체, 특히 상기 수소 농도를 갖고, 캐리어의 공여체가 되는 수소를 극히 저농도로 저하시킨 산화물 반도체를 채널 형성 영역에 적용한 트랜지스터로 할 수 있다. 또한, 산화물 반도체 중의 캐리어 농도에 대해서도 실시 형태 2에서 설명한 n채널형 트랜지스터(51) 및 n채널형 트랜지스터(54)와 마찬가지인 것이 바람직하다.
논리 회로(300) 및 논리 회로(310)에 있어서, n채널형 트랜지스터(303), n채널형 트랜지스터(304) 및 n채널형 트랜지스터(308), 및 p채널형 트랜지스터(305), p채널형 트랜지스터(306) 및 p채널형 트랜지스터(309)에는, 특별히 제한은 없고, 반도체 재료를 포함하는 기판을 이용해서 형성되는 트랜지스터이면 좋다.
또한，n채널형 트랜지스터(303), n채널형 트랜지스터(304) 및 n채널형 트랜지스터(308)에 대해서도, n채널형 트랜지스터(301), n채널형 트랜지스터(302)와 같이, 상기 수소 농도를 갖고, 캐리어의 공여체가 되는 수소를 극히 저농도로 저하시킨 산화물 반도체를 채널 형성 영역에 적용한 트랜지스터로 함으로써, 논리 회로(300) 및 논리 회로(310)의 소비 전력을 더욱 저감시키는 효과가 커진다.
본 발명의 일 양태인 AND 회로에 있어서, 논리 회로(300) 및 논리 회로(310)와 같이, 트랜지스터의 소자 수가 가능한 한 적어지도록 오프 전류가 매우 낮은 트랜지스터를 배치하는 회로 구성은, 트랜지스터의 점유 면적의 확대를 최소한으로 할 수가 있어서, 미세화의 관점에서 바람직하다. 또한, 본 발명의 일 양태인 AND 회로에 있어서, 논리 회로(310)와 같이, 출력 단자(13)와 전기적으로 접속된 노드의 전위가 유지되는 회로 구성, 다시 말하면 연산 처리 후의 전위가 유지되는 회로 구성은, 논리 회로(300)보다 더욱 고속으로 연산 처리를 재개시킬 수 있어서, 회로 동작의 고속화의 관점에서 바람직하다.
또한, 본 발명의 일 양태인 AND 회로(논리 회로(300) 및 논리 회로(310))에 있어서, 오프 전류가 매우 낮은 트랜지스터 이외의 구성(종래의 AND 회로에 상당하는 구성)은, CMOS 회로에 한정되지 않는다. 예를 들면, 논리 회로(50) 및 논리 회로(55)와 같이, 그 구성의 일부인 p채널형 트랜지스터를 n형이면서 인핸스먼트형 트랜지스터로 해도 좋다. 그 구성의 일부인 p채널형 트랜지스터에, n형이면서 인핸스먼트형 트랜지스터를 적용함으로써, 논리 회로(300) 및 논리 회로(310)를 구성하는 트랜지스터의 극성을 동일하게 할 수 있다. 이에 의해, 제작 프로세스를 저감할 수가 있고, 논리 회로(300) 및 논리 회로(310)의 수율을 향상시켜서, 제조 코스트를 저감시킬 수 있다. 또한, n형이면서 인핸스먼트형 트랜지스터에 있어서도, 상기 수소 농도를 갖는 산화물 반도체로 채널 형성 영역을 구성하는 트랜지스터로 해도 좋다. 이렇게, n채널형 트랜지스터만으로 구성되는 논리 회로이어도, 논리 회로(300) 내지 논리 회로(310)를 저소비전력화할 수 있다.
이상으로부터, 논리 회로(300) 및 논리 회로(310)에 있어서, 소비 전력을 저감함으로써, 논리 회로(300) 및 논리 회로(310)의 적어도 한쪽의 논리 회로를 갖는 반도체 장치의 소비 전력을 저감할 수 있다. 또한, 논리 회로(300) 및 논리 회로(310)의 소비 전력을 저감함으로써, 논리 회로(300) 및 논리 회로(310)를 동작시키는 외부 회로의 부하를 저감할 수 있다. 이에 의해, 논리 회로(300) 및 논리 회로(310)의 적어도 한쪽의 논리 회로 및 그 외부 회로를 갖는 반도체 장치의 기능 확장이 가능하게 된다.
또한, 본 실시 형태의 내용 또는 그 내용의 일부는, 다른 실시 형태의 내용 혹은 그 내용의 일부와 자유롭게 조합하는 것이 가능하다.
(실시 형태 6)
본 실시 형태에서는, 실시 형태 1에 나타낸 논리 회로의 일례에 대해서 설명한다. 구체적으로는，OR 회로에 대해서 도 10을 이용하여 설명한다. 또한, 회로도에서는, 산화물 반도체를 이용한 트랜지스터인 것을 나타내기 위해서, 점선을 이용한 회로 기호 및 OS의 부호를 더불어서 붙일 경우가 있다. 그리고, 본 실시 형태에서 설명하는 논리 회로는, 실시 형태 1에서의 설명에 이용한 부호를 적절히 사용한다.
<논리 회로의 구성예의 및 동작예>
도 10에 나타내는 논리 회로(400)는 OR 회로에 새롭게 n채널형 트랜지스터를 전기적으로 접속한 논리 회로이다. 본 실시 형태에서는, 그 OR 회로를 미세화에 적절한 CMOS 회로에 의해 구성하지만, 그 OR 회로를 다른 저항 소자나 다이오드 등을 이용하는 회로 구성으로 하여도 된다. 또한, 도 10에 있어서, OR 회로에는 입력 단자가 2개 있기 때문에, 한쪽을 제1 입력 단자(11), 다른 한쪽을 제2 입력 단자(12)라고 부호를 붙인다.
논리 회로(400)는, n채널형 트랜지스터(401), n채널형 트랜지스터(402), n채널형 트랜지스터(403), n채널형 트랜지스터(404), 및 n채널형 트랜지스터(408), 및 p채널형 트랜지스터(405)와, p채널형 트랜지스터(406)와, p채널형 트랜지스터(409)를 갖는다. 특히, n채널형 트랜지스터(401) 및 n채널형 트랜지스터(402)는 오프 전류가 극히 낮은 트랜지스터이다.
본 실시 형태에서 설명하는 OR 회로는, 실시 형태 4에서 설명한 NOR 회로와 실시 형태 2에서 설명한 NOT 회로를 전기적으로 접속한 논리 회로이다. 즉, NOR 회로의 출력 단자를, NOT 회로의 입력 단자로 간주할 수 있다. 그 OR 회로는, n채널형 트랜지스터(403)와, n채널형 트랜지스터(404)와, p채널형 트랜지스터(405)와, p채널형 트랜지스터(406)로 NOR 회로를 구성하고, n채널형 트랜지스터(408)와, p채널형 트랜지스터(409)로 NOT 회로를 구성한다. 또한, 오프 전류가 매우 낮은 트랜지스터인 n채널형 트랜지스터(401) 및 n채널형 트랜지스터(402)는, 그 NOR 회로 내에 배치할 수도 있고, 그 NOT 회로 내에 배치할 수도 있다. 논리 회로(400)는, n채널형 트랜지스터(401) 및 n채널형 트랜지스터(402)를 그 NOR 회로 내에 배치하는 회로 구성이다.
논리 회로(400)를 구성하는 트랜지스터는, 이하의 접속 관계를 갖는다. 먼저 NOR 회로의 접속 관계를 기재한다.
제1 입력 단자(11)와 n채널형 트랜지스터(403)의 게이트 및 p채널형 트랜지스터(405)의 게이트가 전기적으로 접속되고, 제2 입력 단자(12)와 n채널형 트랜지스터(404)의 게이트 및 p채널형 트랜지스터(406)의 게이트가 전기적으로 접속되고, 고전위측 전원전위(VDD)를 공급하는 고전위측 전원 전위선과 n채널형 트랜지스터(401)의 제1 단자가 전기적으로 접속되고, n채널형 트랜지스터(401)의 제2 단자와 p채널형 트랜지스터(406)의 제1 단자가 전기적으로 접속되고, p채널형 트랜지스터(406)의 제2 단자와 p채널형 트랜지스터(405)의 제1 단자가 전기적으로 접속되고, 저전위측 전원전위(VSS)를 공급하는 저전위측 전원 전위선과 n채널형 트랜지스터(402)의 제1 단자가 전기적으로 접속되고, n채널형 트랜지스터(402)의 제2 단자와 n채널형 트랜지스터(403)의 제1 단자 및 n채널형 트랜지스터(404)의 제1 단자가 전기적으로 접속되고, n채널형 트랜지스터(403)의 제2 단자와 n채널형 트랜지스터(404)의 제2 단자와 p채널형 트랜지스터(405)의 제2 단자가 전기적으로 접속되어 있다. 또한，n채널형 트랜지스터(401)의 게이트 및 n채널형 트랜지스터(402)의 게이트는 동전위이다.
다음으로, 논리 회로(400)의 NOT 회로의 접속 관계를 기재한다.
n채널형 트랜지스터(408)의 게이트 및 p채널형 트랜지스터(409)의 게이트와, n채널형 트랜지스터(403)의 제2 단자 및 n채널형 트랜지스터(404)의 제2 단자 및 p채널형 트랜지스터(405)의 제2 단자가 전기적으로 접속되고, 고전위측 전원전위(VDD)를 공급하는 고전위측 전원 전위선과 p채널형 트랜지스터(409)의 제1 단자가 전기적으로 접속되고, 저전위측 전원전위(VSS)를 공급하는 저전위측 전원 전위선과 n채널형 트랜지스터(408)의 제1 단자가 전기적으로 접속되고, n채널형 트랜지스터(408)의 제2 단자 및 p채널형 트랜지스터(409)의 제2 단자와 출력 단자(13)가 전기적으로 접속되어 있다.
논리 회로(400)는, n채널형 트랜지스터(401) 및 n채널형 트랜지스터(402)의 게이트의 전위 φ가 고전위인 경우(n채널형 트랜지스터(401) 및 n채널형 트랜지스터(402)의 Vgs가 n채널형 트랜지스터(401) 및 n채널형 트랜지스터(402)의 임계값 전압보다 높을 경우)에 있어서, 종래의 OR 회로와 마찬가지의 연산 처리를 행한다. 예를 들면, 고전위의 입력 전위 신호가 제1 입력 단자(11) 및 제2 입력 단자(12)의 어느 한쪽에 입력되면, 출력 단자(13)로부터는 고전위측 전원전위(VDD)인 고전위가 출력된다. 또한, 저전위의 입력 전위 신호가 제1 입력 단자(11) 및 제2 입력 단자(12)에 입력되면, 출력 단자(13)로부터는 저전위측 전원전위(VSS)인 저전위가 출력된다.
다음으로, 논리 회로(400)의 동작 중에 전원을 오프했을 경우의 회로 동작에 대해서 설명한다. 종래의 OR 회로에서는, 회로 동작 중에 전원을 오프했을 경우, 고전위측 전원전위(VDD)와 저전위측 전원전위(VSS)에 전위차가 없어지기 때문에, 연산 처리 중의 데이터는 휘발한다.
한편, 논리 회로(400)에서는, n채널형 트랜지스터(401) 및 n채널형 트랜지스터(402)는 오프 전류가 극히 낮은 트랜지스터이므로, n채널형 트랜지스터(401) 및 n채널형 트랜지스터(402)의 게이트의 전위 φ를 저전위(n채널형 트랜지스터(401) 및 n채널형 트랜지스터(402)의 Vgs를 n채널형 트랜지스터(401) 및 n채널형 트랜지스터(402)의 임계값 전압보다 낮은 상태)로 한 후, 전원을 오프했을 경우, n채널형 트랜지스터(401) 및 n채널형 트랜지스터(402)의 게이트의 전위 φ를 저전위로 함으로써, 적어도 노드(N_11)를 플로팅 상태로 할 수 있기 때문에, 노드(N_11)의 전위를 유지할 수 있다. 또한, 노드(N_11)란, 도 10에 있어서, 「N_11」로 지시하는 부분을 포함하는 굵은 선 부분이다. 또한, 유지 노드(노드(N_11))에 용량 소자를 설치하지 않더라도 충분한 기간, 전위를 유지할 수 있지만, 추가로 유지 기간을 바라는 경우에는, 그 유지 노드에 한쪽 전극이 전기적으로 접속되고, 또한 다른 쪽 전극이 저전위측 전원 전위선에 전기적으로 접속된 용량 소자를 설치하여도 된다.
그리고, 다시 전원을 온한 후, n채널형 트랜지스터(401) 및 n채널형 트랜지스터(402)의 게이트의 전위 φ를 고전위로 함으로써, 노드(N_11)에 유지된 전위에 기초하여 연산 처리를 재개할 수 있다. 따라서, 재차 전원을 온했을 때 입력 전위 신호를 공급할 필요가 없고, 신속하게 연산 처리를 재개할 수 있다. 또한, 논리 회로(400)의 소비 전력을 저감할 수 있다.
논리 회로(400)는, NOR 회로에 n채널형 트랜지스터(401) 및 n채널형 트랜지스터(402)를 그 NOR 회로 내에 배치하는 회로 구성이지만, 논리 회로(400)의 변형예로서, n채널형 트랜지스터(401) 및 n채널형 트랜지스터(402)를 NOT 회로 내에 배치하고, 출력 단자(13)와 전기적으로 접속된 노드의 전위가 유지되는 형태로 해도 좋다. 따라서, 도 11에 그 형태에 대응하는 논리 회로(410)를 나타낸다. 또한, 논리 회로(410)는, 도 10의 논리 회로(400)에 붙인 부호를 적절히 이용하여 설명한다.
논리 회로(410)는, 논리 회로(400)와 마찬가지로 n채널형 트랜지스터(401), n채널형 트랜지스터(402), n채널형 트랜지스터(403), n채널형 트랜지스터(404), 및 n채널형 트랜지스터(408), 및 p채널형 트랜지스터(405), p채널형 트랜지스터(406), 및 p채널형 트랜지스터(409)를 갖는다. 특히, n채널형 트랜지스터(401) 및 n채널형 트랜지스터(402)는 오프 전류가 극히 낮은 트랜지스터이다.
n채널형 트랜지스터(403)와, n채널형 트랜지스터(404)와, p채널형 트랜지스터(405)와, p채널형 트랜지스터(406)로 NOR 회로를 구성하고, n채널형 트랜지스터(408)와, p채널형 트랜지스터(409)로 NOT 회로를 구성한다. 또한, 논리 회로(410)는, 오프 전류가 매우 낮은 트랜지스터인 n채널형 트랜지스터(401) 및 n채널형 트랜지스터(402)를 그 NOT 회로 내에 배치하는 회로 구성이다.
논리 회로(410)를 구성하는 트랜지스터는, 이하의 접속 관계를 갖는다. 먼저 NOR 회로의 접속 관계를 기재한다.
제1 입력 단자(11)와 n채널형 트랜지스터(403)의 게이트 및 p채널형 트랜지스터(405)의 게이트가 전기적으로 접속되고, 제2 입력 단자(12)와 n채널형 트랜지스터(404)의 게이트 및 p채널형 트랜지스터(406)의 게이트가 전기적으로 접속되고, 고전위측 전원전위(VDD)를 공급하는 고전위측 전원 전위선과 p채널형 트랜지스터(406)의 제1 단자와 전기적으로 접속되고, p채널형 트랜지스터(406)의 제2 단자와 p채널형 트랜지스터(405)의 제1 단자가 전기적으로 접속되고, 저전위측 전원전위(VSS)를 공급하는 저전위측 전원 전위선과 n채널형 트랜지스터(403)의 제1 단자 및 n채널형 트랜지스터(404)의 제1 단자가 전기적으로 접속되고, n채널형 트랜지스터(403)의 제2 단자와 n채널형 트랜지스터(404)의 제2 단자와 p채널형 트랜지스터(405)의 제2 단자가 전기적으로 접속되어 있다.
다음으로, 논리 회로(410)의 NOT 회로의 접속 관계를 기재한다.
n채널형 트랜지스터(408)의 게이트 및 p채널형 트랜지스터(409)의 게이트와, n채널형 트랜지스터(403)의 제2 단자 및 n채널형 트랜지스터(404)의 제2 단자 및 p채널형 트랜지스터(405)의 제2 단자가 전기적으로 접속되고, 고전위측 전원전위(VDD)를 공급하는 고전위측 전원 전위선과 p채널형 트랜지스터(409)의 제1 단자가 전기적으로 접속되고, p채널형 트랜지스터(409)의 제2 단자와 n채널형 트랜지스터(401)의 제1 단자가 전기적으로 접속되고, 저전위측 전원전위(VSS)를 공급하는 저전위측 전원 전위선과 n채널형 트랜지스터(408)의 제1 단자가 전기적으로 접속되고, n채널형 트랜지스터(408)의 제2 단자와 n채널형 트랜지스터(402)의 제1 단자가 전기적으로 접속되고, n채널형 트랜지스터(401)의 제2 단자 및 n채널형 트랜지스터(402)의 제2 단자와 출력 전위 신호(OUT)가 출력되는 출력 단자(13)가 전기적으로 접속되어 있다. 또한，n채널형 트랜지스터(401)의 게이트 및 n채널형 트랜지스터(402)의 게이트는 동전위이다.
논리 회로(410)는, 논리 회로(400)와 마찬가지로 n채널형 트랜지스터(401) 및 n채널형 트랜지스터(402)의 게이트의 전위 φ가 고전위인 경우에, 종래의 OR 회로와 마찬가지의 연산 처리를 행한다.
다음으로, 논리 회로(410)의 동작 중에 전원을 오프했을 경우의 회로 동작에 대해서 설명한다. 종래의 OR 회로에서는, 회로 동작 중에 전원을 오프했을 경우, 연산 처리 중의 데이터는 휘발한다.
한편, 논리 회로(410)에서는, n채널형 트랜지스터(401) 및 n채널형 트랜지스터(402)는 오프 전류가 극히 낮은 트랜지스터이므로, n채널형 트랜지스터(401) 및 n채널형 트랜지스터(402)의 게이트의 전위 φ를 저전위로 한 후, 전원을 오프했을 경우, n채널형 트랜지스터(401) 및 n채널형 트랜지스터(402)의 게이트의 전위 φ를 저전위로 함으로써, 노드(N_12)를 플로팅 상태로 할 수 있기 때문에, 노드(N_12)의 전위를 유지할 수 있다. 또한, 노드(N_12)란, 도 11에 있어서, 「N_12」로 지시하는 부분을 포함하는 굵은 선 부분이다. 또한, 유지 노드(노드(N_12))에 용량 소자를 설치하지 않더라도 충분한 기간, 전위를 유지할 수 있지만, 추가로 유지 기간을 바라는 경우에는, 그 유지 노드에 한쪽 전극이 전기적으로 접속되고, 또한 다른 쪽 전극이 저전위측 전원 전위선에 전기적으로 접속된 용량 소자를 설치하여도 된다.
그리고, 다시 전원을 온한 후, n채널형 트랜지스터(401) 및 n채널형 트랜지스터(402)의 게이트의 전위 φ를 고전위로 함으로써, 다시 전원을 온했을 때 입력 전위 신호를 공급할 필요가 없고, 신속하게 연산 처리를 재개할 수 있다. 또한, 논리 회로(410)의 소비 전력을 저감할 수 있다.
또한，상기한 바와 같이 OR 회로는, 실시 형태 4에서 설명한 NOR 회로에 실시 형태 2에서 설명한 NOT 회로를 전기적으로 접속한 논리 회로이기 때문에, 실시 형태 4에서 설명한 NOR 회로 및 실시 형태 2에서 설명한 NOT 회로의 다양한 형태를 적절히 조합하여, OR 회로를 구성할 수 있다. 예를 들면, 본 발명의 일 양태의 OR 회로는, 실시 형태 4에서 설명한 논리 회로(200) 내지 논리 회로(230)의 어느 하나와 종래의 NOT 회로를 전기적으로 접속한 OR 회로, 또는 종래의 NOR 회로와 실시 형태 2에서 설명한 논리 회로(50) 또는 논리 회로(55)의 한쪽을 전기적으로 접속한 OR 회로로 할 수 있다.
논리 회로(400) 및 논리 회로(410)에 있어서, n채널형 트랜지스터(401), n채널형 트랜지스터(402)는, 상기한 바와 같이 오프 전류가 매우 낮은 트랜지스터가 적용된다. 그 트랜지스터는, 예를 들면, 실시 형태 1에서 설명한 트랜지스터(15), 실시 형태 2에서 설명한 n채널형 트랜지스터(51) 및 n채널형 트랜지스터(54)에 있어서의 오프 전류 특성을 갖는다. 그리고, n채널형 트랜지스터(401), n채널형 트랜지스터(402)는, n채널형 트랜지스터(51) 및 n채널형 트랜지스터(54)와 마찬가지로, 산화물 반도체, 특히 상기 수소 농도를 갖고, 캐리어의 공여체가 되는 수소를 극히 저농도로 저하시킨 산화물 반도체를 채널 형성 영역에 적용한 트랜지스터로 할 수 있다. 또한, 산화물 반도체 중의 캐리어 농도에 대해서도 실시 형태 2에서 설명한 n채널형 트랜지스터(51) 및 n채널형 트랜지스터(54)와 마찬가지인 것이 바람직하다.
논리 회로(400) 및 논리 회로(410)에 있어서, n채널형 트랜지스터(403), n채널형 트랜지스터(404) 및 n채널형 트랜지스터(408), 및 p채널형 트랜지스터(405), p채널형 트랜지스터(406) 및 p채널형 트랜지스터(409)에는, 특별히 제한은 없고, 반도체 재료를 포함하는 기판을 이용해서 형성되는 트랜지스터이면 좋다.
또한，n채널형 트랜지스터(403), n채널형 트랜지스터(404) 및 n채널형 트랜지스터(408)에 대해서도, n채널형 트랜지스터(401), n채널형 트랜지스터(402)와 같이, 상기 수소 농도를 갖고, 캐리어의 공여체가 되는 수소를 극히 저농도로 저하시킨 산화물 반도체를 채널 형성 영역에 적용한 트랜지스터로 함으로써, 논리 회로(400) 및 논리 회로(410)의 연산 처리를 행하기 위한 소비 전력을 저감시키는 효과가 커진다.
본 발명의 일 양태인 OR 회로에 있어서, 논리 회로(400) 및 논리 회로(410)와 같이, 트랜지스터의 소자 수가 가능한 한 적어지도록 오프 전류가 매우 낮은 트랜지스터를 배치하는 회로 구성은, 트랜지스터의 점유 면적의 확대를 최소한으로 할 수가 있어서, 미세화의 관점에서 바람직하다. 또한, 본 발명의 일 양태인 OR 회로에 있어서, 논리 회로(410)와 같이, 출력 단자(13)와 전기적으로 접속된 노드의 전위가 유지되는 회로 구성, 다시 말하면 연산 처리 후의 전위가 유지되는 회로 구성은, 논리 회로(400)보다 더욱 고속으로 연산 처리를 재개시킬 수 있어서, 회로 동작의 고속화의 관점에서 바람직하다.
또한, 본 발명의 일 양태인 OR 회로(논리 회로(400) 및 논리 회로(410))에 있어서, 오프 전류가 매우 낮은 트랜지스터 이외의 구성(종래의 OR 회로에 상당하는 구성)은, CMOS 회로에 한정되지 않는다. 예를 들면, 논리 회로(50) 및 논리 회로(55)와 같이, 그 구성의 일부인 p채널형 트랜지스터를 n형이면서 인핸스먼트형 트랜지스터로 해도 좋다. 그 구성의 일부인 p채널형 트랜지스터에, n형이면서 인핸스먼트형 트랜지스터를 적용함으로써, 논리 회로(400) 및 논리 회로(410)를 구성하는 트랜지스터의 극성을 동일하게 할 수 있다. 이에 의해, 제작 프로세스를 저감할 수가 있고, 논리 회로(400) 및 논리 회로(410)의 수율을 향상시켜서, 제조 코스트를 저감시킬 수 있다. 또한, 그 n형이면서 인핸스먼트형 트랜지스터에 있어서도, 상기 수소 농도를 갖는 산화물 반도체로 채널 형성 영역을 구성하는 트랜지스터로 해도 좋다. 이렇게, n채널형 트랜지스터만으로 구성되는 논리 회로이어도, 논리 회로(400) 및 논리 회로(410)을 저소비전력화할 수 있다.
이상으로부터, 논리 회로(400) 및 논리 회로(410)에 있어서, 소비 전력을 저감함으로써, 논리 회로(400) 및 논리 회로(410)의 적어도 한쪽의 논리 회로를 갖는 반도체 장치의 소비 전력을 저감할 수 있다. 또한, 논리 회로(400) 및 논리 회로(410)의 소비 전력을 저감함으로써, 논리 회로(400) 및 논리 회로(410)를 동작시키는 외부 회로의 부하를 저감할 수 있다. 이에 의해, 논리 회로(400) 및 논리 회로(410)의 적어도 한쪽의 논리 회로 및 그 외부 회로를 갖는 반도체 장치의 기능 확장이 가능하게 된다.
또한, 본 실시 형태의 내용 또는 그 내용의 일부는, 다른 실시 형태의 내용 혹은 그 내용의 일부와 자유롭게 조합하는 것이 가능하다.
(실시 형태 7)
본 실시 형태에서는, 실시 형태 1에 나타낸 논리 회로의 일례에 대해서 설명한다. 구체적으로는，XOR 회로에 대해서 도 12를 이용하여 설명한다. 또한, 회로도에서는, 산화물 반도체를 이용한 트랜지스터인 것을 나타내기 위해서, 점선을 이용한 회로 기호 및 OS의 부호를 더불어서 붙일 경우가 있다. 그리고, 본 실시 형태에서 설명하는 논리 회로는, 실시 형태 1에서의 설명에 이용한 부호를 적절히 사용한다.
<논리 회로의 구성예의 및 동작예>
도 12에 나타내는 논리 회로(500)는 XOR 회로에 새롭게 n채널형 트랜지스터를 전기적으로 접속한 논리 회로이다. 본 실시 형태에서는, 그 XOR 회로를 미세화에 적절한 CMOS 회로에 의한 회로 구성으로 하지만, 그 XOR 회로를 다른 저항 소자나 다이오드 등을 이용한 회로 구성으로 하여도 된다. 또한, 도 12에 있어서, XOR 회로에는 입력 단자가 2개 있기 때문에, 한쪽을 제1 입력 단자(11), 다른 한쪽을 제2 입력 단자(12)라고 부호를 붙인다.
논리 회로(500)는, n채널형 트랜지스터(501), n채널형 트랜지스터(502), n채널형 트랜지스터(503), n채널형 트랜지스터(504), n채널형 트랜지스터(509), n채널형 트랜지스터(510), n채널형 트랜지스터(511), 및 n채널형 트랜지스터(512), 및 p채널형 트랜지스터(505), p채널형 트랜지스터(506), p채널형 트랜지스터(507), 및 p채널형 트랜지스터(508)를 갖는다. 특히, n채널형 트랜지스터(501) 및 n채널형 트랜지스터(502)는 오프 전류가 극히 낮은 트랜지스터이다.
논리 회로(500)를 구성하는 트랜지스터는, 이하의 접속 관계를 갖는다.
제1 입력 단자(11)는 n채널형 트랜지스터(501)의 제1 단자와 전기적으로 접속되어 있다. 제2 입력 단자(12)는 n채널형 트랜지스터(502)의 제1 단자와 전기적으로 접속되어 있다.
n채널형 트랜지스터(501)의 제2 단자는, n채널형 트랜지스터(503)의 게이트, 및 n채널형 트랜지스터(511)의 게이트, 및 p채널형 트랜지스터(505)의 게이트와 전기적으로 접속되고, n채널형 트랜지스터(502)의 제2 단자는, n채널형 트랜지스터(504)의 게이트, 및 n채널형 트랜지스터(512)의 게이트, 및 p채널형 트랜지스터(506)의 게이트와 전기적으로 접속되어 있다.
p채널형 트랜지스터(505)의 제1 단자 및 p채널형 트랜지스터(506)의 제1 단자는, 고전위측 전원전위(VDD)를 공급하는 고전위측 전원 전위선과 전기적으로 접속되어 있다. p채널형 트랜지스터(505)의 제2 단자는, n채널형 트랜지스터(503)의 제1 단자와 전기적으로 접속되어 있다. p채널형 트랜지스터(506)의 제2 단자는 n채널형 트랜지스터(504)의 제1 단자와 전기적으로 접속되어 있다. n채널형 트랜지스터(503)의 제2 단자 및 n채널형 트랜지스터(504)의 제2 단자는, 저전위측 전원전위(VSS)를 공급하는 저전위측 전원 전위선과 전기적으로 접속되어 있다.
n채널형 트랜지스터(503)의 제1 단자 및 p채널형 트랜지스터(505)의 제2 단자는, p채널형 트랜지스터(508)의 게이트, 및 n채널형 트랜지스터(510)의 게이트, 및 p채널형 트랜지스터(507)의 제1 단자와 전기적으로 접속되어 있다.
n채널형 트랜지스터(504)의 제1 단자 및 p채널형 트랜지스터(506)의 제2 단자는, p채널형 트랜지스터(507)의 게이트, 및 n채널형 트랜지스터(509)의 게이트, 및 p채널형 트랜지스터(508)의 제1 단자와 전기적으로 접속되어 있다.
n채널형 트랜지스터(510)의 제1 단자는, 저전위측 전원전위(VSS)를 공급하는 저전위측 전원 전위선과 전기적으로 접속되고, n채널형 트랜지스터(510)의 제2 단자는, n채널형 트랜지스터(509)의 제1 단자와 전기적으로 접속되어 있다.
n채널형 트랜지스터(512)의 제1 단자는, 저전위측 전원전위(VSS)를 공급하는 저전위측 전원 전위선과 전기적으로 접속되고, n채널형 트랜지스터(512)의 제2 단자는, n채널형 트랜지스터(511)의 제1 단자와 전기적으로 접속되어 있다.
출력 단자(13)는, p채널형 트랜지스터(507)의 제2 단자, 및 p채널형 트랜지스터(508)의 제2 단자, 및 n채널형 트랜지스터(509)의 제2 단자, 및 n채널형 트랜지스터(511)의 제2 단자와 전기적으로 접속되어 있다.
또한，n채널형 트랜지스터(501)의 게이트 및 n채널형 트랜지스터(502)의 게이트는 동전위이다.
논리 회로(500)는, n채널형 트랜지스터(501) 및 n채널형 트랜지스터(502)의 게이트의 전위 φ가 고전위인 경우(n채널형 트랜지스터(501) 및 n채널형 트랜지스터(502)의 Vgs가 n채널형 트랜지스터(501) 및 n채널형 트랜지스터(502)의 임계값 전압보다 높을 경우)에 있어서, 종래의 XOR 회로와 마찬가지의 연산 처리를 행한다. 예를 들면, 고전위의 입력 전위 신호가 제1 입력 단자(11) 및 제2 입력 단자(12)에 입력되면, 출력 단자(13)로부터는 저전위측 전원전위(VSS)인 저전위가 출력된다. 또한, 제1 입력 단자(11) 및 제2 입력 단자(12)의 어느 한쪽으로부터 고전위의 입력 전위 신호가, 다른 쪽으로부터 저전위의 입력 전위 신호가 입력되면, 출력 단자(13)로부터는 고전위측 전원전위(VDD)인 고전위가 출력된다. 또한, 저전위의 입력 전위 신호가 제1 입력 단자(11) 및 제2 입력 단자(12)에 입력되면, 출력 단자(13)로부터는 저전위측 전원전위(VSS)인 저전위가 출력된다.
다음으로, 논리 회로(500)의 동작 중에 전원을 오프했을 경우의 회로 동작에 대해서 설명한다. 종래의 XOR 회로에서는, 회로 동작 중에 전원을 오프했을 경우, 고전위측 전원전위(VDD)와 저전위측 전원전위(VSS)에 전위차가 없어지기 때문에, 연산 처리 중의 데이터는 휘발한다.
한편, 논리 회로(500)에서는, n채널형 트랜지스터(501) 및 n채널형 트랜지스터(502)는 오프 전류가 극히 낮은 트랜지스터이므로, n채널형 트랜지스터(501) 및 n채널형 트랜지스터(502)의 게이트의 전위 φ를 저전위(n채널형 트랜지스터(501) 및 n채널형 트랜지스터(502)의 Vgs를 n채널형 트랜지스터(501) 및 n채널형 트랜지스터(502)의 임계값 전압보다 낮은 상태)로 한 후, 전원을 오프했을 경우, n채널형 트랜지스터(501) 및 n채널형 트랜지스터(502)의 게이트의 전위 φ를 저전위로 함으로써, 노드(N_13) 및 노드(N_14)를 플로팅 상태로 할 수 있기 때문에, 노드(N_13) 및 노드(N_14)의 전위를 유지할 수 있다. 또한, 노드(N_13)란, 도 12에 있어서, 「N_13」으로 지시하는 부분을 포함하는 굵은 선 부분이며, 노드(N_14)란, 도 12에 있어서, 「N_14」로 지시하는 부분을 포함하는 굵은 선 부분이다. 또한, 유지 노드(노드(N_13) 및 노드(N_14))에 용량 소자를 설치하지 않더라도 충분한 기간, 전위를 유지할 수 있지만, 추가로 유지 기간을 바라는 경우에는, 그 유지 노드에 한쪽 전극이 전기적으로 접속되고, 또한 다른 쪽 전극이 저전위측 전원 전위선에 전기적으로 접속된 용량 소자를 설치하여도 된다.
그리고, 다시 전원을 온한 후, n채널형 트랜지스터(501) 및 n채널형 트랜지스터(502)의 게이트의 전위 φ를 고전위로 함으로써, 노드(N_13) 및 노드(N_14)에 유지된 전위에 기초하여 연산 처리를 재개할 수 있다. 따라서, 재차 전원을 온했을 때 입력 전위 신호를 공급할 필요가 없고, 신속하게 연산 처리를 재개할 수 있다. 또한, 논리 회로(500)의 소비 전력을 저감할 수 있다.
또한, 본 실시 형태에 있어서, n채널형 트랜지스터(501) 및 n채널형 트랜지스터(502)와 같이 오프 전류가 극히 낮은 트랜지스터를 배치하는 곳은, 전원을 오프했을 때, 입력된 유지해야 할 전위를 저하시키는 전류 경로(리크 경로)에 배치하면, 논리 회로(500)에 한정되지 않는다. 따라서, 도 13의 논리 회로(500)는, 오프 전류가 매우 낮은 트랜지스터를 배치하는 곳이 다른 논리 회로의 일례를 나타낸다. 도 13은, 그 일례인 논리 회로(520)를 도시하는 회로도이다. 또한, 논리 회로(520)는, 도 12의 논리 회로(500)에 붙인 부호를 적절히 이용하여 설명한다.
논리 회로(520)는, n채널형 트랜지스터(501), n채널형 트랜지스터(502), n채널형 트랜지스터(503), n채널형 트랜지스터(504), n채널형 트랜지스터(509), n채널형 트랜지스터(510), n채널형 트랜지스터(511), n채널형 트랜지스터(512), n채널형 트랜지스터(513), 및 n채널형 트랜지스터(514), 및 p채널형 트랜지스터(505), p채널형 트랜지스터(506), p채널형 트랜지스터(507), 및 p채널형 트랜지스터(508)를 갖는다. 특히, n채널형 트랜지스터(501), n채널형 트랜지스터(502), n채널형 트랜지스터(513) 및 n채널형 트랜지스터(514)는 오프 전류가 극히 낮은 트랜지스터이다.
논리 회로(520)를 구성하는 트랜지스터는, 이하의 접속 관계를 갖는다.
제1 입력 단자(11)는, n채널형 트랜지스터(503)의 게이트, 및 n채널형 트랜지스터(511)의 게이트, 및 p채널형 트랜지스터(505)의 게이트와 전기적으로 접속되어 있다. 제2 입력 단자(12)는, n채널형 트랜지스터(504)의 게이트, 및 n채널형 트랜지스터(512)의 게이트, 및 p채널형 트랜지스터(506)의 게이트와 전기적으로 접속되어 있다.
p채널형 트랜지스터(505)의 제1 단자 및 p채널형 트랜지스터(506)의 제1 단자는, 고전위측 전원전위(VDD)를 공급하는 고전위측 전원 전위선과 전기적으로 접속되어 있다. p채널형 트랜지스터(505)의 제2 단자는, n채널형 트랜지스터(503)의 제1 단자와 전기적으로 접속되어 있다. p채널형 트랜지스터(506)의 제2 단자는 n채널형 트랜지스터(504)의 제1 단자와 전기적으로 접속되어 있다. n채널형 트랜지스터(503)의 제2 단자 및 n채널형 트랜지스터(504)의 제2 단자는, 저전위측 전원전위(VSS)를 공급하는 저전위측 전원 전위선과 전기적으로 접속되어 있다.
n채널형 트랜지스터(503)의 제1 단자 및 p채널형 트랜지스터(505)의 제2 단자는, p채널형 트랜지스터(508)의 게이트, 및 n채널형 트랜지스터(510)의 게이트, 및 p채널형 트랜지스터(507)의 제1 단자와 전기적으로 접속되어 있다.
n채널형 트랜지스터(504)의 제1 단자 및 p채널형 트랜지스터(506)의 제2 단자는, p채널형 트랜지스터(507)의 게이트, 및 n채널형 트랜지스터(509)의 게이트, 및 p채널형 트랜지스터(508)의 제1 단자와 전기적으로 접속되어 있다.
p채널형 트랜지스터(507)의 제2 단자는, n채널형 트랜지스터(501)의 제1 단자와 전기적으로 접속되어 있다. p채널형 트랜지스터(508)의 제2 단자는, n채널형 트랜지스터(502)의 제1 단자와 전기적으로 접속되어 있다.
n채널형 트랜지스터(510)의 제1 단자는, 저전위측 전원전위(VSS)를 공급하는 저전위측 전원 전위선과 전기적으로 접속되고, n채널형 트랜지스터(510)의 제2 단자는, n채널형 트랜지스터(509)의 제1 단자와 전기적으로 접속되어 있다. n채널형 트랜지스터(509)의 제2 단자는, n채널형 트랜지스터(513)의 제1 단자와 전기적으로 접속되어 있다.
n채널형 트랜지스터(512)의 제1 단자는, 저전위측 전원전위(VSS)를 공급하는 저전위측 전원 전위선과 전기적으로 접속되고, n채널형 트랜지스터(512)의 제2 단자는, n채널형 트랜지스터(511)의 제1 단자와 전기적으로 접속되어 있다. n채널형 트랜지스터(511)의 제2 단자는, n채널형 트랜지스터(514)의 제1 단자와 전기적으로 접속되어 있다.
출력 단자(13)는, n채널형 트랜지스터(501)의 제2 단자, n채널형 트랜지스터(502)의 제2 단자, n채널형 트랜지스터(513)의 제2 단자, 및 n채널형 트랜지스터(514)의 제2 단자와 전기적으로 접속되어 있다.
또한，n채널형 트랜지스터(501)의 게이트, n채널형 트랜지스터(502), n채널형 트랜지스터(513), 및 n채널형 트랜지스터(514)의 게이트는 동전위이다.
논리 회로(520)는, 논리 회로(500)와 마찬가지로 n채널형 트랜지스터(501)의 게이트, n채널형 트랜지스터(502), n채널형 트랜지스터(513), 및 n채널형 트랜지스터(514)의 게이트의 전위 φ가 고전위인 경우에, 종래의 XOR 회로와 마찬가지의 연산 처리를 행한다.
다음으로, 논리 회로(520)의 동작 중에 전원을 오프했을 경우의 회로 동작에 대해서 설명한다. 종래의 XOR 회로에서는, 회로 동작 중에 전원을 오프했을 경우, 연산 처리 중의 데이터는 휘발한다.
한편, 논리 회로(520)에서는, n채널형 트랜지스터(501), n채널형 트랜지스터(502), n채널형 트랜지스터(513), 및 n채널형 트랜지스터(514)는 오프 전류가 극히 낮은 트랜지스터이므로, n채널형 트랜지스터(501), n채널형 트랜지스터(502), n채널형 트랜지스터(513) 및 n채널형 트랜지스터(514)의 게이트의 전위 φ를 저전위로 한 후, 전원을 오프했을 경우, n채널형 트랜지스터(501)의 게이트, n채널형 트랜지스터(502), n채널형 트랜지스터(513), 및 n채널형 트랜지스터(514)의 게이트의 전위 φ를 저전위로 함으로써, 노드(N_15)를 플로팅 상태로 할 수 있기 때문에, 노드(N_15)의 전위를 유지할 수 있다. 또한, 노드(N_15)란, 도 13에 있어서, 「N_15」로 지시하는 부분을 포함하는 굵은 선 부분이다. 또한, 유지 노드(노드(N_15))에 용량 소자를 설치하지 않더라도 충분한 기간, 전위를 유지할 수 있지만, 추가로 유지 기간을 바라는 경우에는, 그 유지 노드에 한쪽 전극이 전기적으로 접속되고, 또한 다른 쪽 전극이 저전위측 전원 전위선에 전기적으로 접속된 용량 소자를 설치하여도 된다.
그리고, 다시 전원을 온한 후, n채널형 트랜지스터(501), n채널형 트랜지스터(502), n채널형 트랜지스터(513) 및 n채널형 트랜지스터(514)의 게이트의 전위 φ를 고전위로 함으로써, 다시 전원을 온했을 때 입력 전위 신호를 공급할 필요가 없고, 신속하게 연산 처리를 재개할 수 있다. 또한, 논리 회로(520)의 소비 전력을 저감할 수 있다.
또한, 본 발명의 일 양태인 XOR 회로는, 본 발명의 일 양태인 논리 회로를 적절히 조합한 회로 구성으로 할 수 있기 때문에, 본 발명의 일 양태인 XOR 회로는, 논리 회로(500) 및 논리 회로(520)에 한정되지 않는다.
논리 회로(500) 및 논리 회로(520)에 있어서, n채널형 트랜지스터(501)의 게이트, n채널형 트랜지스터(502), n채널형 트랜지스터(513), 및 n채널형 트랜지스터(514)는, 상기한 바와 같이 오프 전류가 매우 낮은 트랜지스터가 적용된다. 트랜지스터는, 예를 들면, 실시 형태 1에서 설명한 트랜지스터(15 내지 19), 실시 형태 2에서 설명한 n채널형 트랜지스터(51) 및 n채널형 트랜지스터(54)에 있어서의 오프 전류 특성을 갖는다. 그리고, n채널형 트랜지스터(501)의 게이트, n채널형 트랜지스터(502), n채널형 트랜지스터(513), 및 n채널형 트랜지스터(514)는, n채널형 트랜지스터(51) 및 n채널형 트랜지스터(54)와 마찬가지로, 산화물 반도체, 특히 상기 수소 농도를 갖고, 캐리어의 공여체가 되는 수소를 극히 저농도로 저하시킨 산화물 반도체를 채널 형성 영역에 적용한 트랜지스터로 할 수 있다. 또한, 산화물 반도체 중의 캐리어 농도에 대해서도 실시 형태 2에서 설명한 n채널형 트랜지스터(51) 및 n채널형 트랜지스터(54)와 마찬가지인 것이 바람직하다.
논리 회로(500) 및 논리 회로(520)에 있어서, n채널형 트랜지스터(503), n채널형 트랜지스터(504), n채널형 트랜지스터(509), n채널형 트랜지스터(510), n채널형 트랜지스터(511) 및 n채널형 트랜지스터(512), 및 p채널형 트랜지스터(505), p채널형 트랜지스터(506), p채널형 트랜지스터(507) 및 p채널형 트랜지스터(508)에는, 특별히 제한은 없고, 반도체 재료를 포함하는 기판을 이용해서 형성되는 트랜지스터이면 좋다.
또한，n채널형 트랜지스터(503), n채널형 트랜지스터(504), n채널형 트랜지스터(509), n채널형 트랜지스터(510), n채널형 트랜지스터(511) 및 n채널형 트랜지스터(512)에 대해서도, n채널형 트랜지스터(501), n채널형 트랜지스터(502), n채널형 트랜지스터(513) 및 n채널형 트랜지스터(514)와 같이, 상기 수소 농도를 갖고, 캐리어의 공여체가 되는 수소를 극히 저농도로 저하시킨 산화물 반도체를 채널 형성 영역에 적용한 트랜지스터로 함으로써, 논리 회로(500) 및 논리 회로(520)의 연산 처리를 행하기 위한 소비 전력을 저감시키는 효과가 커진다.
본 발명의 일 양태인 XOR 회로에 있어서, 논리 회로(500)와 같이, 트랜지스터의 소자 수가 가능한 한 적어지도록 오프 전류가 매우 낮은 트랜지스터를 배치하는 회로 구성은, 트랜지스터의 점유 면적의 확대를 최소한으로 할 수가 있어서, 미세화의 관점에서 바람직하다. 또한, 본 발명의 일 양태인 XOR 회로에 있어서, 논리 회로(520)와 같이, 출력 단자(13)와 전기적으로 접속된 노드의 전위가 유지되는 회로 구성, 다시 말하면 연산 처리 후의 전위가 유지되는 회로 구성은, 논리 회로(500)보다 더욱 고속으로 연산 처리를 재개시킬 수 있어서, 회로 동작의 고속화의 관점에서 바람직하다.
또한, 본 발명의 일 양태인 XOR 회로(논리 회로(500) 및 논리 회로(520))에 있어서, 오프 전류가 매우 낮은 트랜지스터 이외의 구성(종래의 XOR 회로에 상당하는 구성)은, CMOS 회로에 한정되지 않는다. 예를 들면, 논리 회로(50) 및 논리 회로(55)와 같이, 그 구성의 일부인 p채널형 트랜지스터를 n형이면서 인핸스먼트형 트랜지스터로 해도 좋다. 그 구성의 일부인 p채널형 트랜지스터에, n형이면서 인핸스먼트형 트랜지스터를 적용함으로써, 논리 회로(500) 및 논리 회로(520)를 구성하는 트랜지스터의 극성을 동일하게 할 수 있다. 이에 의해, 제작 프로세스를 저감할 수가 있고, 논리 회로(500) 및 논리 회로(520)의 수율을 향상시켜서, 제조 코스트를 저감시킬 수 있다. 또한, n형이면서 인핸스먼트형 트랜지스터에 있어서도, 상기 수소 농도를 갖는 산화물 반도체로 채널 형성 영역을 구성하는 트랜지스터로 해도 좋다. 따라서, n채널형 트랜지스터만으로 구성되는 논리 회로이면서, 논리 회로(500) 및 논리 회로(520)를 저소비전력화할 수 있다.
이렇게, 논리 회로(500) 및 논리 회로(520)에 있어서, 소비 전력을 저감함으로써, 논리 회로(500) 및 논리 회로(520)의 적어도 한쪽의 논리 회로를 갖는 반도체 장치의 소비 전력을 저감할 수 있다. 또한, 논리 회로(500) 및 논리 회로(520)의 소비 전력을 저감함으로써, 논리 회로(500) 및 논리 회로(520)를 동작시키는 외부 회로의 부하를 저감할 수 있다. 이에 의해, 논리 회로(500) 및 논리 회로(520)의 적어도 한쪽의 논리 회로 및 그 외부 회로를 갖는 반도체 장치의 기능 확장이 가능하게 된다.
또한, 본 실시 형태의 내용 또는 그 내용의 일부는, 다른 실시 형태의 내용 혹은 그 내용의 일부와 자유롭게 조합하는 것이 가능하다.
(실시 형태 8)
본 실시 형태에서는, 실시 형태 1에 나타낸 논리 회로의 일례에 대해서 설명한다. 구체적으로는，XNOR 회로에 대해서 도 14를 이용하여 설명한다. 또한, 회로도에서는, 산화물 반도체를 이용한 트랜지스터인 것을 나타내기 위해서, 점선을 이용한 회로 기호 및 OS의 부호를 더불어서 붙일 경우가 있다. 그리고, 본 실시 형태에서 설명하는 논리 회로는, 실시 형태 1에서의 설명에 이용한 부호를 적절히 사용한다.
<논리 회로의 구성예의 및 동작예>
도 14에 나타내는 논리 회로(600)는 XNOR 회로에 새롭게 n채널형 트랜지스터를 전기적으로 접속한 논리 회로이다. 본 실시 형태에서는, 그 XNOR 회로를 미세화에 적절한 CMOS 회로에 의한 회로 구성으로 하지만, 그 XNOR 회로를 다른 저항 소자나 다이오드 등을 이용한 회로 구성으로 하여도 된다. 또한, 도 14에 있어서, XNOR 회로에는 입력 단자가 2개 있기 때문에, 한쪽을 제1 입력 단자(11), 다른 한쪽을 제2 입력 단자(12)라고 부호를 붙인다.
논리 회로(600)는, n채널형 트랜지스터(601), n채널형 트랜지스터(602), n채널형 트랜지스터(603), n채널형 트랜지스터(604), n채널형 트랜지스터(607), 및 n채널형 트랜지스터(608), 및 p채널형 트랜지스터(605), p채널형 트랜지스터(606), p채널형 트랜지스터(609), p채널형 트랜지스터(610), p채널형 트랜지스터(611) 및 p채널형 트랜지스터(612)를 갖는다. 특히, n채널형 트랜지스터(601) 및 n채널형 트랜지스터(602)는 오프 전류가 극히 낮은 트랜지스터이다.
논리 회로(600)를 구성하는 트랜지스터는, 이하의 접속 관계를 갖는다.
제1 입력 단자(11)는 n채널형 트랜지스터(601)의 제1 단자와 전기적으로 접속되어 있다. 제2 입력 단자(12)는 n채널형 트랜지스터(602)의 제1 단자와 전기적으로 접속되어 있다.
n채널형 트랜지스터(601)의 제2 단자는, p채널형 트랜지스터(605)의 게이트, 및 p채널형 트랜지스터(611)의 게이트, 및 n채널형 트랜지스터(603)의 게이트와 전기적으로 접속되고, n채널형 트랜지스터(602)의 제2 단자는, p채널형 트랜지스터(606)의 게이트, 및 p채널형 트랜지스터(612)의 게이트, 및 n채널형 트랜지스터(604)의 게이트와 전기적으로 접속되어 있다.
p채널형 트랜지스터(605)의 제1 단자, 및 p채널형 트랜지스터(606)의 제1 단자는, 고전위측 전원전위(VDD)를 공급하는 고전위측 전원 전위선과 전기적으로 접속되어 있다.
p채널형 트랜지스터(605)의 제2 단자는, n채널형 트랜지스터(603)의 제1 단자와 전기적으로 접속되어 있다. p채널형 트랜지스터(606)의 제2 단자는 n채널형 트랜지스터(604)의 제1 단자와 전기적으로 접속되어 있다. n채널형 트랜지스터(603)의 제2 단자 및 n채널형 트랜지스터(604)의 제2 단자는, 저전위측 전원전위(VSS)를 공급하는 저전위측 전원 전위선과 전기적으로 접속되어 있다.
n채널형 트랜지스터(603)의 제1 단자 및 p채널형 트랜지스터(605)의 제2 단자는, n채널형 트랜지스터(608)의 게이트, 및 n채널형 트랜지스터(607)의 제1 단자, 및 p채널형 트랜지스터(610)의 게이트와 전기적으로 접속되어 있다.
n채널형 트랜지스터(604)의 제1 단자 및 p채널형 트랜지스터(606)의 제2 단자는, n채널형 트랜지스터(607)의 게이트, 및 n채널형 트랜지스터(608)의 제1 단자, 및 p채널형 트랜지스터(609)의 게이트와 전기적으로 접속되어 있다.
또한，p채널형 트랜지스터(609)의 제1 단자 및 p채널형 트랜지스터(611)의 제1 단자는, 고전위측 전원전위(VDD)를 공급하는 고전위측 전원 전위선과 전기적으로 접속되어 있다. p채널형 트랜지스터(609)의 제2 단자는 p채널형 트랜지스터(610)의 제1 단자와 전기적으로 접속되고, p채널형 트랜지스터(611)의 제2 단자는 p채널형 트랜지스터(612)의 제1 단자와 전기적으로 접속되어 있다.
출력 단자(13)는, n채널형 트랜지스터(607)의 제2 단자, 및 n채널형 트랜지스터(608)의 제2 단자, 및 p채널형 트랜지스터(610)의 제2 단자, 및 p채널형 트랜지스터(612)의 제2 단자와 전기적으로 접속되어 있다.
또한，n채널형 트랜지스터(601)의 게이트 및 n채널형 트랜지스터(602)의 게이트는 동전위이다.
논리 회로(600)는, n채널형 트랜지스터(601) 및 n채널형 트랜지스터(602)의 게이트의 전위 φ가 고전위인 경우(n채널형 트랜지스터(601) 및 n채널형 트랜지스터(602)의 Vgs가 n채널형 트랜지스터(601) 및 n채널형 트랜지스터(602)의 임계값 전압보다 높을 경우)에 있어서, 종래의 XNOR 회로와 마찬가지의 연산 처리를 행한다. 예를 들면, 고전위의 입력 전위 신호가 제1 입력 단자(11) 및 제2 입력 단자(12)에 입력되면, 출력 단자(13)로부터는 고전위측 전원전위(VDD)인 고전위가 출력된다. 또한, 제1 입력 단자(11) 및 제2 입력 단자(12)의 어느 한쪽으로부터 고전위의 입력 전위 신호가, 다른 쪽으로부터 저전위의 입력 전위 신호가 입력되면, 출력 단자(13)로부터는 저전위측 전원전위(VSS)인 저전위가 출력된다. 또한, 저전위의 입력 전위 신호가 제1 입력 단자(11) 및 제2 입력 단자(12)에 입력되면, 출력 단자(13)로부터는 고전위측 전원전위(VDD)인 고전위가 출력된다.
다음으로, 논리 회로(600)의 동작 중에 전원을 오프했을 경우의 회로 동작에 대해서 설명한다. 종래의 XNOR 회로에서는, 회로 동작 중에 전원을 오프했을 경우, 고전위측 전원전위(VDD)와 저전위측 전원전위(VSS)에 전위차가 없어지기 때문에, 연산 처리 중의 데이터는 휘발한다.
한편, 논리 회로(600)에서는, n채널형 트랜지스터(601) 및 n채널형 트랜지스터(602)는 오프 전류가 극히 낮은 트랜지스터이므로, n채널형 트랜지스터(601) 및 n채널형 트랜지스터(602)의 게이트의 전위 φ를 저전위(n채널형 트랜지스터(601) 및 n채널형 트랜지스터(602)의 Vgs를 n채널형 트랜지스터(601) 및 n채널형 트랜지스터(602)의 임계값 전압보다 낮은 상태)로 한 후, 전원을 오프했을 경우, n채널형 트랜지스터(601) 및 n채널형 트랜지스터(602)의 게이트의 전위 φ를 저전위로 함으로써, 노드(N_16) 및 노드(N_17)를 플로팅 상태로 할 수 있기 때문에, 노드(N_16) 및 노드(N_17)의 전위를 유지할 수 있다. 또한, 노드(N_16)란, 도 14에 있어서, 「N_16」으로 지시하는 부분을 포함하는 굵은 선 부분이며, 노드(N_17)란, 도 14에 있어서, 「N_17」로 지시하는 부분을 포함하는 굵은 선 부분이다. 또한, 유지 노드(노드(N_16) 및 노드(N_17))에 용량 소자를 설치하지 않더라도 충분한 기간, 전위를 유지할 수 있지만, 추가로 유지 기간을 바라는 경우에는, 그 유지 노드에 한쪽 전극이 전기적으로 접속되고, 또한 다른 쪽 전극이 저전위측 전원 전위선에 전기적으로 접속된 용량 소자를 설치하여도 된다.
그리고, 다시 전원을 온한 후, n채널형 트랜지스터(601) 및 n채널형 트랜지스터(602)의 게이트의 전위 φ를 고전위로 함으로써, 노드(N_16) 및 노드(N_17)에 유지된 전위에 기초하여 연산 처리를 재개할 수 있다. 따라서, 재차 전원을 온했을 때 입력 전위 신호를 공급할 필요가 없고, 신속하게 연산 처리를 재개할 수 있다. 또한, 논리 회로(600)의 소비 전력을 저감할 수 있다.
또한, 본 실시 형태에 있어서, n채널형 트랜지스터(601) 및 n채널형 트랜지스터(602)와 같이 오프 전류가 극히 낮은 트랜지스터를 배치하는 곳은, 전원을 오프했을 때, 입력된 유지해야 할 전위를 저하시키는 전류 경로(리크 경로)에 배치하면, 논리 회로(600)에 한정되지 않는다. 따라서, 도 15의 논리 회로(600)는, 오프 전류가 매우 낮은 트랜지스터를 배치하는 곳이 다른 논리 회로의 일례를 나타낸다. 도 15는, 그 일례인 논리 회로(620)를 도시하는 회로도이다. 또한, 논리 회로(620)는, 도 14의 논리 회로(600)에 붙인 부호를 적절히 이용하여 설명한다.
논리 회로(620)는, n채널형 트랜지스터(601), n채널형 트랜지스터(602), n채널형 트랜지스터(603), n채널형 트랜지스터(604), n채널형 트랜지스터(607), n채널형 트랜지스터(608), n채널형 트랜지스터(613), 및 n채널형 트랜지스터(614), 및 p채널형 트랜지스터(605), p채널형 트랜지스터(606), p채널형 트랜지스터(609), p채널형 트랜지스터(610), p채널형 트랜지스터(611), 및 p채널형 트랜지스터(612)를 갖는다. 특히, n채널형 트랜지스터(601), n채널형 트랜지스터(602), n채널형 트랜지스터(613) 및 n채널형 트랜지스터(614)는 오프 전류가 극히 낮은 트랜지스터이다.
논리 회로(620)를 구성하는 트랜지스터는, 이하의 접속 관계를 갖는다.
제1 입력 단자(11)는, p채널형 트랜지스터(605)의 게이트, 및 p채널형 트랜지스터(611)의 게이트, 및 n채널형 트랜지스터(603)의 게이트와 전기적으로 접속되어 있다. 제2 입력 단자(12)는, p채널형 트랜지스터(606)의 게이트, 및 p채널형 트랜지스터(612)의 게이트, 및 n채널형 트랜지스터(604)의 게이트와 전기적으로 접속되어 있다.
p채널형 트랜지스터(605)의 제1 단자 및 p채널형 트랜지스터(606)의 제1 단자는, 고전위측 전원전위(VDD)를 공급하는 고전위측 전원 전위선과 전기적으로 접속되어 있다. p채널형 트랜지스터(605)의 제2 단자는, n채널형 트랜지스터(603)의 제1 단자와 전기적으로 접속되어 있다. p채널형 트랜지스터(606)의 제2 단자는 n채널형 트랜지스터(604)의 제1 단자와 전기적으로 접속되어 있다. n채널형 트랜지스터(603)의 제2 단자 및 n채널형 트랜지스터(604)의 제2 단자는, 저전위측 전원전위(VSS)를 공급하는 저전위측 전원 전위선과 전기적으로 접속되어 있다.
n채널형 트랜지스터(603)의 제1 단자 및 p채널형 트랜지스터(605)의 제2 단자는, n채널형 트랜지스터(608)의 게이트, 및 n채널형 트랜지스터(607)의 제1 단자, 및 p채널형 트랜지스터(610)의 게이트와 전기적으로 접속되어 있다.
n채널형 트랜지스터(604)의 제1 단자 및 p채널형 트랜지스터(606)의 제2 단자는, n채널형 트랜지스터(607)의 게이트, p채널형 트랜지스터(609)의 게이트, n채널형 트랜지스터(608)의 제1 단자와 전기적으로 접속되어 있다.
n채널형 트랜지스터(607)의 제2 단자는, n채널형 트랜지스터(601)의 제1 단자와 전기적으로 접속되어 있다. n채널형 트랜지스터(608)의 제2 단자는, n채널형 트랜지스터(602)의 제1 단자와 전기적으로 접속되어 있다.
p채널형 트랜지스터(609)의 제1 단자는, 고전위측 전원전위(VDD)를 공급하는 고전위측 전원 전위선과 전기적으로 접속되고, p채널형 트랜지스터(609)의 제2 단자는, p채널형 트랜지스터(610)의 제1 단자와 전기적으로 접속되어 있다. p채널형 트랜지스터(610)의 제2 단자는, n채널형 트랜지스터(613)의 제1 단자와 전기적으로 접속되어 있다.
p채널형 트랜지스터(611)의 제1 단자는, 고전위측 전원전위(VDD)를 공급하는 고전위측 전원 전위선과 전기적으로 접속되고, p채널형 트랜지스터(611)의 제2 단자는, p채널형 트랜지스터(612)의 제1 단자와 전기적으로 접속되어 있다. p채널형 트랜지스터(612)의 제2 단자는, n채널형 트랜지스터(614)의 제1 단자와 전기적으로 접속되어 있다.
출력 단자(13)는, n채널형 트랜지스터(601)의 제2 단자, n채널형 트랜지스터(602)의 제2 단자, n채널형 트랜지스터(613)의 제2 단자, 및 n채널형 트랜지스터(614)의 제2 단자와 전기적으로 접속되어 있다.
또한，n채널형 트랜지스터(601)의 게이트, n채널형 트랜지스터(602), n채널형 트랜지스터(613), 및 n채널형 트랜지스터(614)의 게이트는 동전위이다.
논리 회로(620)는, 논리 회로(600)와 마찬가지로 n채널형 트랜지스터(601)의 게이트, n채널형 트랜지스터(602), n채널형 트랜지스터(613), 및 n채널형 트랜지스터(614)의 게이트의 전위 φ가 고전위인 경우에, 종래의 XNOR 회로와 마찬가지의 연산 처리를 행한다.
다음으로, 논리 회로(620)의 동작 중에 전원을 오프했을 경우의 회로 동작에 대해서 설명한다. 종래의 XNOR 회로에서는, 회로 동작 중에 전원을 오프했을 경우, 연산 처리 중의 데이터는 휘발한다.
한편, 논리 회로(620)에서는, n채널형 트랜지스터(601)의 게이트, n채널형 트랜지스터(602), n채널형 트랜지스터(613), 및 n채널형 트랜지스터(614)는 오프 전류가 극히 낮은 트랜지스터이므로, n채널형 트랜지스터(601), n채널형 트랜지스터(602), n채널형 트랜지스터(613) 및 n채널형 트랜지스터(614)의 게이트의 전위 φ를 저전위로 한 후, 전원을 오프했을 경우, n채널형 트랜지스터(601)의 게이트, n채널형 트랜지스터(602), n채널형 트랜지스터(613), 및 n채널형 트랜지스터(614)의 게이트의 전위 φ를 저전위로 함으로써, 노드(N_18)를 플로팅 상태로 할 수 있기 때문에, 노드(N_18)의 전위를 유지할 수 있다. 또한, 노드(N_18)란, 도 15에 있어서, 「N_18」로 지시하는 부분을 포함하는 굵은 선 부분이다. 또한, 유지 노드(노드(N_18))에 용량 소자를 설치하지 않더라도 충분한 기간, 전위를 유지할 수 있지만, 추가로 유지 기간을 바라는 경우에는, 그 유지 노드에 한쪽 전극이 전기적으로 접속되고, 또한 다른 쪽 전극이 저전위측 전원 전위선에 전기적으로 접속된 용량 소자를 설치하여도 된다.
그리고, 다시 전원을 온한 후, n채널형 트랜지스터(601), n채널형 트랜지스터(602), n채널형 트랜지스터(613) 및 n채널형 트랜지스터(614)의 게이트의 전위 φ를 고전위로 함으로써, 다시 전원을 온했을 때 입력 전위 신호를 공급할 필요가 없고, 신속하게 연산 처리를 재개할 수 있다. 또한, 논리 회로(620)의 소비 전력을 저감할 수 있다.
또한, 본 발명의 일 양태인 XNOR 회로는, 본 발명의 일 양태인 논리 회로를 적절히 조합한 회로 구성으로 할 수 있기 때문에, 본 발명의 일 양태인 XNOR 회로는, 논리 회로(600) 및 논리 회로(620)에 한정되지 않는다.
논리 회로(600) 및 논리 회로(620)에 있어서, n채널형 트랜지스터(601)의 게이트, n채널형 트랜지스터(602), n채널형 트랜지스터(613), 및 n채널형 트랜지스터(614)는, 상기한 바와 같이 오프 전류가 매우 낮은 트랜지스터가 적용된다. 그 트랜지스터는, 예를 들면, 실시 형태 1에서 설명한 트랜지스터(15 내지 19), 실시 형태 2에서 설명한 n채널형 트랜지스터(51) 및 n채널형 트랜지스터(54)에 있어서의 오프 전류 특성을 갖는다. 그리고, n채널형 트랜지스터(601)의 게이트, n채널형 트랜지스터(602), n채널형 트랜지스터(613), 및 n채널형 트랜지스터(614)는, n채널형 트랜지스터(51) 및 n채널형 트랜지스터(54)와 마찬가지로, 산화물 반도체, 특히 상기 수소 농도를 갖고, 캐리어의 공여체가 되는 수소를 극히 저농도로 저하시킨 산화물 반도체를 채널 형성 영역에 적용한 트랜지스터로 할 수 있다. 또한, 산화물 반도체 중의 캐리어 농도에 대해서도 실시 형태 2에서 설명한 n채널형 트랜지스터(51) 및 n채널형 트랜지스터(54)와 마찬가지인 것이 바람직하다.
논리 회로(600) 및 논리 회로(620)에 있어서, n채널형 트랜지스터(603), n채널형 트랜지스터(604), n채널형 트랜지스터(607), 및 n채널형 트랜지스터(608), 및 p채널형 트랜지스터(605), p채널형 트랜지스터(606), p채널형 트랜지스터(609), p채널형 트랜지스터(610), p채널형 트랜지스터(611) 및 p채널형 트랜지스터(612)는, 특별히 제한은 없고, 반도체 재료를 포함하는 기판을 이용해서 형성되는 트랜지스터이면 좋다.
또한，n채널형 트랜지스터(603), n채널형 트랜지스터(604), n채널형 트랜지스터(607), 및 n채널형 트랜지스터(608)에 대해서도, n채널형 트랜지스터(601), n채널형 트랜지스터(602), n채널형 트랜지스터(613) 및 n채널형 트랜지스터(614)와 같이, 상기 수소 농도를 갖고, 캐리어의 공여체가 되는 수소를 극히 저농도로 저하시킨 산화물 반도체를 채널 형성 영역에 적용한 트랜지스터로 함으로써, 논리 회로(600) 및 논리 회로(620)의 연산 처리를 행하기 위한 소비 전력을 저감시키는 효과가 커진다.
본 발명의 일 양태인 XNOR 회로에 있어서, 논리 회로(600)와 같이, 트랜지스터의 소자 수가 가능한 한 적어지도록 오프 전류가 매우 낮은 트랜지스터를 배치하는 회로 구성은, 트랜지스터의 점유 면적의 확대를 최소한으로 할 수가 있어서, 미세화의 관점에서 바람직하다. 또한, 본 발명의 일 양태인 XNOR 회로에 있어서, 논리 회로(620)와 같이, 출력 단자(13)와 전기적으로 접속된 노드의 전위가 유지되는 회로 구성, 다시 말하면 연산 처리 후의 전위가 유지되는 회로 구성은, 논리 회로(600)보다 더욱 고속으로 연산 처리를 재개시킬 수 있어서, 회로 동작의 고속화의 관점에서 바람직하다.
또한, 본 발명의 일 양태인 XNOR 회로(논리 회로(600) 및 논리 회로(620))에 있어서, 오프 전류가 매우 낮은 트랜지스터 이외의 구성(종래의 XNOR 회로에 상당하는 구성)은, CMOS 회로에 한정되지 않는다. 예를 들면, 논리 회로(50) 및 논리 회로(55)와 같이, 그 구성의 일부인 p채널형 트랜지스터를 n형이면서 인핸스먼트형 트랜지스터로 해도 좋다. 그 구성의 일부인 p채널형 트랜지스터에, n형이면서 인핸스먼트형 트랜지스터를 적용함으로써, 논리 회로(600) 및 논리 회로(620)를 구성하는 트랜지스터의 극성을 동일하게 할 수 있다. 이에 의해, 제작 프로세스를 저감할 수가 있고, 논리 회로(600) 및 논리 회로(620)의 수율을 향상시켜서, 제조 코스트를 저감시킬 수 있다. 또한, n형이면서 인핸스먼트형 트랜지스터에 있어서도, 상기 수소 농도를 갖는 산화물 반도체로 채널 형성 영역을 구성하는 트랜지스터로 해도 좋다. 이렇게, n채널형 트랜지스터만으로 구성되는 논리 회로이어도, 논리 회로(600) 및 논리 회로(620)를 저소비전력화할 수 있다.
이상으로부터, 논리 회로(600) 및 논리 회로(620)에 있어서, 소비 전력을 저감함으로써, 논리 회로(600) 및 논리 회로(620)의 적어도 한쪽의 논리 회로를 갖는 반도체 장치의 소비 전력을 저감할 수 있다. 또한, 논리 회로(600) 및 논리 회로(620)의 소비 전력을 저감함으로써, 논리 회로(600) 및 논리 회로(620)를 동작시키는 외부 회로의 부하를 저감할 수 있다. 이에 의해, 논리 회로(600) 및 논리 회로(620)의 적어도 한쪽의 논리 회로 및 그 외부 회로를 갖는 반도체 장치의 기능 확장이 가능하게 된다.
또한, 본 실시 형태의 내용 또는 그 내용의 일부는, 다른 실시 형태의 내용 혹은 그 내용의 일부와 자유롭게 조합하는 것이 가능하다.
(실시 형태 9)
본 실시 형태에서는, 앞의 실시 형태에서 설명한 논리 회로를 구성하는 트랜지스터의 제작 방법에 대해서 설명한다.
앞의 실시 형태에서 설명한 논리 회로에 있어서, CMOS 회로를 구성하는 p채널형 트랜지스터 및 n채널형 트랜지스터는, 반도체 재료를 포함하는 기판을 이용해서 일반적인 방법에 의해 형성하면 된다. 오프 전류가 매우 낮은 트랜지스터(예를 들면, 논리 회로(50)에 있어서의 n채널형 트랜지스터(51) 등)는, 반도체 재료를 포함하는 기판에 설치된 p채널형 트랜지스터 및 n채널형 트랜지스터를 형성한 후에, 이들 위에 산화물 반도체를 채널 형성 영역에 적용한 트랜지스터를 형성함으로써 얻어진다. 즉, p채널형 트랜지스터 및 n채널형 트랜지스터가 설치된 반도체 기판을 피형성 기판으로 하여, 그 기판 위에 산화물 반도체를 채널 형성 영역에 적용한 트랜지스터를 설치함으로써, 논리 회로에 있어서의 트랜지스터의 전유 면적을 축소하는 것이 가능해서, 논리 회로의 미세화가 가능하게 된다.
또한, 본 실시 형태에서는, 도면의 명료화를 위해, 반도체 기판에는 한쪽의 극성 트랜지스터가 형성되어 있는 것으로 한다. p채널형 트랜지스터 또는 n채널형 트랜지스터가 설치된 반도체 기판(700)은, 소스 및 드레인으로서 기능하는 고농도 불순물 영역(701), 저농도 불순물 영역(702), 게이트 절연막(703), 게이트 전극(704), 층간 절연막(705)을 갖는다(도 16 참조). 또한, 반도체 기판(700) 위에 산화물 반도체를 채널 형성 영역에 적용한 트랜지스터(710)가 설치되어 있다.
트랜지스터(710)는, p채널형 트랜지스터 또는 n채널형 트랜지스터가 설치된 반도체 기판(700) 위에 설치된 산화물 반도체층(711)과, 산화물 반도체층(711)에 접해서 이격 설치된 소스 전극(712a) 및 드레인 전극(712b)과, 적어도 산화물 반도체층(711)의 채널 형성 영역 위에 설치된 게이트 절연막(713)과, 산화물 반도체층(711)에 중첩해서 게이트 절연막(713) 위에 설치된 게이트 전극(714)을 갖는다(도 17의 (d) 참조).
층간 절연막(705)은, 산화물 반도체층(711)의 기초 절연막으로서도 기능한다.
층간 절연막(705)은, 적어도 표면에 산소를 포함하고, 산소의 일부가 가열 처리에 의해 이탈하는 절연성 산화물에 의해 형성하면 좋다. 산소의 일부가 가열 처리에 의해 이탈하는 절연성 산화물로서는, 화학양론적 조성비보다 산소의 조성비가 높은 것을 이용하는 것이 바람직하다. 이것은, 그 가열 처리에 의해, 층간 절연막(705)에 접하는 산화물 반도체층(711)에 산소를 공급할 수 있기 때문이다.
화학양론적 조성비보다 산소의 조성비가 높은 절연성 산화물로서, 예를 들면, SiOx(x>2)로 나타내는 산화실리콘을 들 수 있다. 단, 이것에 한정되지 않고, 층간 절연막(705)은, 산화실리콘, 산화 질화실리콘, 질화 산화실리콘, 산화알루미늄, 산화 질화알루미늄, 산화갈륨, 산화하프늄 또는 산화이트륨 등으로 형성해도 좋다.
또한, 층간 절연막(705)은, 복수의 막이 적층되어 형성되어도 된다. 층간 절연막(705)은, 예를 들면, 질화실리콘막 위에 산화실리콘막이 설치된 적층 구조이어도 된다.
그런데, 화학양론적 조성비보다 산소의 조성비가 높은 절연성 산화물에서는, 산소의 일부가 가열 처리에 의해 이탈하기 쉽다. 산소의 일부가 가열 처리에 의해 이탈하기 쉬울 때의 TDS 분석에 의한 산소의 이탈량(산소원자로 환산한 값)은, 1.0×1018atoms/㎝3 이상, 바람직하게는 1.0×1020atoms/㎝3 이상, 보다 바람직하게는 3.0×1020atoms/㎝3 이상이면 좋다.
여기서, TDS 분석 방법에 대해서 설명한다. TDS 분석에 있어서의 기체의 이탈량은, 방출 가스의 적분값에 비례한다. 이 때문에, 산화물에 있어서의 TDS 스펙트럼의 적분값과 표준 시료의 기준값으로부터, 기체의 이탈량을 계산할 수 있다. 표준 시료의 기준값은, 어떤 특정한 원자를 포함하는 시료(표준 시료)에 있어서의 스펙트럼의 적분값에 대한 원자밀도의 비율이다.
예를 들면, 소정의 밀도의 수소를 포함하는 실리콘 웨이퍼(표준 시료)의 TDS스펙트럼과 산화물의 TDS 스펙트럼으로부터, 산화물의 산소분자(O2)의 이탈량(NO2)은, 다음 수학식 1로 구할 수 있다.
Figure 112012035796085-pat00001
NH2는, 표준 시료로부터 이탈한 수소분자(H2)를 밀도로 환산한 값이다. SH2는, 표준 시료의 수소분자(H2)의 TDS 스펙트럼의 적분값이다. 즉, NH2/SH2를 표준 시료의 기준값으로 한다. SO2는, 절연성 산화물의 산소분자(O2)의 TDS 스펙트럼의 적분값이다. α는, TDS 스펙트럼의 강도에 영향을 주는 계수이다. 상기 수학식 1의 상세에 관해서는, 일본 특허 출원 공개 평 06-275697호 공보를 참조하면 된다.
또한，TDS 분석에 의한 산소의 이탈량(산소원자로 환산한 값)은, 전자과학주식회사제의 승온 이탈 분석 장치 EMD-ＷA100OS/W를 이용하고, 표준 시료로서 1×1016atoms/㎝3의 수소원자를 포함하는 실리콘 웨이퍼를 이용해서 측정했을 경우의 값을 나타낸다.
또한，TDS 분석에 있어서, 산소의 일부는 산소원자로서 검출된다. 산소분자와 산소원자의 비율은, 산소분자의 이온화율로부터 산출할 수 있다. 또한, 상기 계수 α는 산소분자의 이온화율을 포함하고 있기 때문에, 산소분자의 방출량을 평가함으로써, 산소원자의 방출량에 대해서도 산출할 수 있다.
또한，NO2는 산소분자(O2)의 이탈량이다. 그 때문에, 산소원자로 환산한 산소의 이탈량은, 산소분자(O2)의 이탈량의 2배이다.
층간 절연막(705)은, 스퍼터링법 또는 CVD법 등에 의해 형성하면 되지만, 바람직하게는 스퍼터링법을 이용한다. 층간 절연막(705)으로서, 산화실리콘막을 형성할 경우에는, 타깃으로서 석영(바람직하게는 합성 석영) 타깃, 스퍼터링 가스로서 아르곤 가스를 이용하면 좋다. 또는, 타깃으로서 실리콘 타깃, 스퍼터링 가스로서 산소를 포함하는 가스를 이용해도 된다. 또한, 산소를 포함하는 가스로서는, 아르곤 가스와 산소 가스의 혼합 가스이어도 좋고, 산소 가스만이어도 된다.
층간 절연막(705)을 형성한 후, 산화물 반도체층(711)으로 가공되는 산화물 반도체막을 형성하기 전에 제1 가열 처리를 행한다. 제1 가열 처리는, 층간 절연막(705) 중에 포함되는 물 및 수소를 제거하기 위한 공정이다. 그렇기 때문에, 제1 가열 처리의 온도는, 층간 절연막(705) 중에 포함되는 물 및 수소가 이탈하는 온도(이탈량의 피크를 갖는 온도) 이상, p채널형 트랜지스터 또는 n채널형 트랜지스터가 설치된 반도체 기판(700)이 변질 또는 변형하는 온도 미만으로 하는 것이 바람직하고, 뒤에 행하는 제2 가열 처리보다 낮은 온도로 하는 것이 바람직하다. 또한, 본 명세서에서, 반도체 기판(700)이 변질 또는 변형하는 온도를 반도체 기판(700)의 왜곡점이라고 기재한다.
그리고, 산화물 반도체막을 형성한 후, 제2 가열 처리를 행한다. 제2 가열 처리는, 그 산화물 반도체막을 형성할 때 혼입한 물 및 수소를 그 산화물 반도체막으로부터 제거하기 위한 공정이며, 나아가서 층간 절연막(705)을 산소의 공급원으로 하여 그 산화물 반도체막에 산소를 공급하는 공정이다. 제2 가열 처리는, 예를 들면, 200℃ 이상, 반도체 기판(700)의 왜곡점 미만으로 하는 것이 바람직하다. 단, 제2 가열 처리를 행하는 타이밍은 이것에 한정되지 않고, 산화물 반도체막을 가공해서 산화물 반도체층(711)을 형성한 후에 행해도 된다. 이렇게, 산화물 반도체막의 수소 농도를 낮게 함으로써, 트랜지스터의 임계값 전압이 마이너스로 시프트하는 것을 방지할 수 있다.
또한, 산화물 반도체막에 산소를 공급하는 공정으로서, 산소 플라즈마에 의한 산소 도핑 처리, 또는 이온 주입법 혹은 이온 도핑법에 의한 산소 도핑 처리를 행해도 된다. 이온 주입법 혹은 이온 도핑법에 의한 산소 도핑 처리에 의해, 산화물 반도체막에 산소를 과잉으로 포함시킬 수 있다. 제2 가열 처리, 또는 제2 가열 처리 후의 산소 도핑 처리에 의해, 제작되는 트랜지스터(710)의 전기 특성의 변동을 저감할 수 있다.
또한, 제2 가열 처리에서는, 질소 가스, 또는 헬륨, 네온 혹은 아르곤 등의 희가스에, 수소, 물, 수산기 또는 수소화물 등이 포함되지 않는 것이 바람직하다. 또는, 가열 처리 장치에 도입하는 질소 가스, 또는 헬륨, 네온, 아르곤 등의 희가스의 순도를, 6N(99.9999%) 이상, 바람직하게는 7N(99.99999%) 이상(즉 불순물 농도를 1ppm 이하, 바람직하게는 0.1ppm 이하)로 하는 것이 바람직하다.
또한, 제2 가열 처리의 조건, 또는 산화물 반도체막 혹은 산화물 반도체층(711)의 재료에 따라서는, 산화물 반도체막 혹은 산화물 반도체층(711)이 결정화하여, 미결정층 또는 다결정층이 될 경우도 있다. 예를 들면, 결정화율이 90% 이상, 또는 80% 이상인 미결정의 산화물 반도체층이 될 경우도 있다. 또한, 제2 가열 처리의 조건, 또는 산화물 반도체층의 재료에 따라서는, 결정 성분을 포함하지 않는 비정질의 산화물 반도체층이 될 경우도 있다. 또한, 비정질의 산화물 반도체층 중에 미결정부(입경 1㎚ 이상 20㎚ 이하(대표적으로는 2㎚ 이상 4㎚ 이하))가 혼재하는 산화물 반도체층이 될 경우도 있다.
또한, 산화물 반도체막 또는 산화물 반도체층(711)의 피형성면인 층간 절연막(705)의 평균면 거칠기(Ra)는, 1㎚ 이하, 바람직하게는 0.3㎚ 이하인 것이 바람직하다. 산화물 반도체막이 결정성일 경우에 결정 방위를 일치시킬 수 있기 때문이다. 또한, 산화물 반도체막 또는 산화물 반도체층(711)의 피형성면인 층간 절연막(705)의 평탄성이 향상함으로써, 표면 평탄성이 높은 산화물 반도체막 또는 산화물 반도체층(711)을 얻을 수 있기 때문에, 보다 전계 효과 이동도가 높은 트랜지스터를 얻을 수 있다.
또한, 여기서, 평균면 거칠기(Ra)란, JISB0601:2001(ISO4287:1997)에 정의되어 있는 중심선 평균 거칠기(Ra)를, 측정면에 대하여 적용할 수 있도록 삼차원으로 확장한 것을 말한다. 평균면 거칠기(Ra)는, 기준면에서 지정면까지의 편차의 절대값을 평균한 값으로 표현된다.
여기서, 중심선 평균 거칠기(Ra)는, 거칠기 곡선으로부터 그 중심선 방향으로 측정길이 L 부분을 추출하고, 이 추출 부분의 중심선 방향을 X축, 세로배율의 방향(X축에 수직한 방향)을 Y축으로 해서 거칠기 곡선을 Y=F(X)로 나타낼 때, 다음 수학식 2로 구할 수 있다.
Figure 112012035796085-pat00002
그리고, 평균면 거칠기(Ra)는, 측정 데이터가 나타내는 면인 측정면을 Z=F(X,Y)로 나타낼 때, 기준면에서 지정면까지의 편차의 절대값을 평균한 값으로 표현되고, 다음 수학식 3으로 구할 수 있다.
Figure 112012035796085-pat00003
여기서, 지정면이란, 거칠기 계측의 대상이 되는 면으로서, 좌표 (X1,Y1)(X1,Y2)(X2,Y1)(X2,Y2)로 나타내는 4점에 의해 둘러싸여지는 직사각형의 영역으로 하고, 지정면이 이상적으로 균일하다고 했을 때의 면적을 S0로 한다.
또한, 기준면이란, 지정면의 평균 높이에 있어서의, XY 평면과 평행한 면을 말한다. 즉, 지정면 높이의 평균값을 Z0로 할 때, 기준면의 높이도 Z0로 나타낸다.
평균면 거칠기(Ra)는, 원자간력 현미경(AFM: Atomic Force Microscope)으로 평가 가능하다.
이렇게, 층간 절연막(705)의 평균면 거칠기를 1㎚ 이하, 바람직하게는 0.3㎚ 이하로 하기 위해서는, 화학적 기계적 연마(Chemical Mechanical Polishing: CMP) 처리를 행하면 좋다. CMP 처리는, 산화물 반도체막의 형성 전에 행하면 좋지만, 제1 가열 처리 전에 행하는 것이 바람직하다.
여기서, CMP 처리는, 일회 이상 행하면 좋다. 복수회로 나누어서 CMP 처리를 행할 경우에는, 높은 연마율의 1차 연마를 행한 후, 낮은 연마율의 마무리 연마를 행하는 것이 바람직하다.
또한, 층간 절연막(705)을 평탄화시키기 위해서는, CMP 처리 대신에 드라이 에칭 등을 행해도 된다. 여기서, 에칭 가스로서는, 염소, 염화붕소, 염화실리콘 또는 사염화탄소 등의 염소계 가스, 4불화탄소, 불화황 또는 불화질소 등의 불소계 가스 등을 이용하면 좋다.
또한, 층간 절연막(705)을 평탄화시키기 위해서는, CMP 처리 대신에 플라즈마 처리 등을 행해도 된다. 여기서, 플라즈마 처리에는 희가스를 이용하면 좋다. 이 플라즈마 처리에 의해, 피처리면에 불활성 가스의 이온이 조사되고, 스퍼터링 효과에 의해 피처리면의 미세한 요철이 평탄화된다. 이러한 플라즈마 처리는 역스퍼터라고도 불린다.
또한, 층간 절연막(705)을 평탄화하기 위해서는, 상기 처리의 일종 이상을 적용하면 된다. 예를 들면, 역스퍼터만을 행해도 좋고, CMP 처리를 행한 후에 드라이 에칭을 행해도 된다. 단, 산화물 반도체막의 피형성면인 층간 절연막(705)에 물을 혼입시키지 않기 위해서는, 드라이 에칭 또는 역스퍼터를 이용하는 것이 바람직하다. 특히, 제2 가열 처리를 행한 후에 평탄화 처리를 행할 경우에는 드라이 에칭 또는 역스퍼터를 이용하는 것이 바람직하다.
산화물 반도체층(711)은, 예를 들면, 산화물 반도체막을 형성하고, 그 산화물 반도체막 위에 에칭 마스크를 형성해서 에칭을 행함으로써 선택적으로 형성하면 된다. 또는, 잉크제트법 등을 이용해도 된다.
산화물 반도체막은, 사원계 금속 산화물인 In-Sn-Ga-Zn계 금속 산화물, In-Hf-Ga-Zn계 금속 산화물, In-Al-Ga-Zn계 금속 산화물, In-Sn-Al-Zn계 금속 산화물, In-Sn-Hf-Zn계 금속 산화물, In-Hf-Al-Zn계 금속 산화물을 이용할 수 있다. 또는 삼원계 금속 산화물인 In-Ga-Zn계 금속 산화물(IGZO라고도 표기한다), In-Al-Zn계 금속 산화물, In-Sn-Zn계 금속 산화물, Al-Ga-Zn계 금속 산화물, Sn-Al-Zn계 금속 산화물, In-Hf-Zn계 금속 산화물, In-La-Zn계 금속 산화물, In-Ce-Zn계 금속 산화물, In-Pr-Zn계 금속 산화물, In-Nd-Zn계 금속 산화물, In-Sm-Zn계 금속 산화물, In-Sm-Zn계 금속 산화물, In-Eu-Zn계 금속 산화물, In-Gd-Zn계 금속 산화물, In-Tb-Zn계 금속 산화물, In-Dy-Zn계 금속 산화물, In-Ho-Zn계 금속 산화물, In-Er-Zn계 금속 산화물, In-Tm-Zn계 금속 산화물, In-Yb-Zn계 금속 산화물, In-Lu-Zn계 금속 산화물, Sn-Ga-Zn계 금속 산화물, 또는 이원계 금속 산화물인 In-Zn계 금속 산화물, Sn-Zn계 금속 산화물, Al-Zn계 금속 산화물, Zn-Mg계 금속 산화물, Sn-Mg계 금속 산화물, In-Mg계 금속 산화물, In-Ga계 금속 산화물, 또는 산화인듐, 산화주석, 산화아연 등을 이용해서 형성해도 된다. 또한, 「n원계 금속 산화물」은 n종류의 금속 산화물로 구성되는 것이다. 여기서, 예를 들면, In-Ga-Zn계 금속 산화물은, 인듐(In), 갈륨(Ga), 아연(Zn)을 갖는 산화물이라고 하는 의미이며, 그 조성비는 특별히 중요하지 않다. 또한，In과 Ga와 Zn 이외의 원소가 포함되어 있어도 좋다.
예를 들면, 원자수비가 In:Ga:Zn=1:1:1(=1/3:1/3:1/3) 또는 In:Ga:Zn=2:2:1(=2/5:2/5:1/5)인 In-Ga-Zn계 금속 산화물이나, 그 조성 근방의 금속 산화물을 이용할 수 있다. 또한, 원자수비가 In:Sn:Zn=1:1:1(=1/3:1/3:1/3), In:Sn:Zn=2:1:3(=1/3:1/6:1/2) 또는 In:Sn:Zn=2:1:5(=1/4:1/8:5/8)인 In-Sn-Zn계 금속 산화물이나, 그 조성 근방의 금속 산화물을 이용하면 좋다.
그러나, 이들에 한정되지 않고, 필요로 하는 반도체 특성(이동도, 임계값, 격차 등)에 따라서 적절한 조성의 것을 이용하면 좋다. 또한, 필요로 하는 반도체 특성을 얻기 위해서, 캐리어 밀도나 불순물 농도, 결함 밀도, 금속 원소와 산소의 원자수비, 원자간 결합 거리, 밀도 등을 적절한 것으로 하는 것이 바람직하다.
또한, 예를 들면, In, Ga, Zn의 원자수비가 In:Ga:Zn=a:b:c(a+b+c=1)인 금속 산화물의 조성이, 원자수비가 In:Ga:Zn=A:B:C(A+B+C=1)인 금속 산화물의 조성의 r만큼 근방이라고 하는 것은, a, b, c가, (a-A)2+(b-B)2+(c-C)2≤r2을 만족하는 것을 말하며，r은, 예를 들면 0.05로 하면 된다. 또한, 다른 금속 산화물에 있어서도 이 관계를 충족시킨다.
또한, 상기 금속 산화물에는, 이들의 화학양론적 조성비에 대하여, 산소를 과잉으로 포함시키는 것이 바람직하다. 산소를 과잉으로 포함시키면, 형성되는 산화물 반도체막의 산소 결손에 의한 캐리어의 생성을 억제할 수 있다.
또한, 산화물 반도체막에 적용할 수 있는 금속 산화물은, 에너지 갭이 2eV 이상, 바람직하게는 2.5eV 이상, 더욱 바람직하게는 3eV 이상이면 좋다. 이렇게, 밴드갭이 넓은 금속 산화물을 이용하면, 트랜지스터의 오프 전류를 저감할 수 있다.
또한, 산화물 반도체막에는 수소가 포함된다. 이 수소는, 수소원자 외에, 수소분자, 물, 수산기, 또는 그 밖의 수소화물로서 포함될 경우도 있다. 산화물 반도체막에 포함되는 수소는 가능한 한 적은 것이 바람직하다.
또한, 산화물 반도체막의 알칼리 금속 및 알칼리 토류 금속은 적게 하는 것이 바람직하고, 이들의 농도는, 바람직하게는 1×1018atoms/㎝3 이하, 더욱 바람직하게는 2×1016atoms/㎝3 이하로 한다. 알칼리 금속 및 알칼리 토류 금속은, 산화물 반도체와 결합하면 캐리어가 생성되는 경우가 있고, 트랜지스터의 오프 전류를 증대시키는 원인으로 되기 때문이다.
또한, 산화물 반도체막의 형성 방법 및 두께는 특별히 한정되지 않고, 제작하는 트랜지스터 사이즈 등에 따라서 결정하면 좋다. 산화물 반도체막의 형성 방법으로서는, 예를 들면, 스퍼터링법, 도포법, 인쇄법, 분자선 에피택시법 또는 펄스 레이저 증착법 등을 들 수 있다. 산화물 반도체막의 두께는, 3㎚ 이상, 50㎚ 이하로 하면 된다. 이것은, 산화물 반도체막의 두께를 50㎚ 이상으로 두껍게 하면 제작하는 트랜지스터의 전기 특성이 노멀리 온으로 될 가능성이 있기 때문이다. 또한, 트랜지스터의 채널 길이를 30㎛로 했을 때는, 산화물 반도체막의 두께는 5㎚ 이하로 하면 채널 길이를 짧게 함으로써 생기는 트랜지스터의 임계값 전압의 변동을 억제할 수 있다.
일례로서, 스퍼터링법에 의해, 산화물 반도체막을 In-Zn계 금속 산화물로 형성할 경우에는, 타깃의 조성을 원자수비로, In/Zn=1∼100, 바람직하게는 In/Zn=1∼20, 더욱 바람직하게는 In/Zn=1∼10으로 한다. Zn의 원자수비를 바람직한 상기 범위로 함으로써, 전계 효과 이동도를 향상시킬 수 있다. 여기서, 산소를 과잉으로 포함시키기 위해서, 화합물의 원자수비 In:Zn:O=X:Y:Z를, Z>1.5X+Y로 하는 것이 바람직하다.
또한, 스퍼터링법에 의해, 산화물 반도체막을 In-Sn-Zn계 금속 산화물로 형성할 경우에는, 이용하는 타깃의 조성비를, In:Sn:Zn이 원자수비로, 1:2:2, 2:1:3, 1:1:1, 또는 20:45:35 등으로 한다. 또한，In-Sn-Zn계 금속 산화물에 있어서도 산소를 과잉으로 포함시키는 것이 바람직하다.
본 실시 형태에서는, 바람직한 일례로서, In-Ga-Zn계 금속 산화물 타깃을 이용한 스퍼터링법에 의해 산화물 반도체막을 형성한다. 여기서, 스퍼터링 가스로서는, 희가스(예를 들면 아르곤), 산소 가스 또는 희가스와 산소 가스의 혼합 가스를 이용하면 좋다.
또한，In-Ga-Zn계 금속 산화물 타깃의 일례로서는, In2O3:Ga2O3:ZnO=1:1:1 [mol수비]의 조성비를 갖는 타깃, In2O3:Ga2O3:ZnO=1:1:2 [mol수비]의 조성비를 갖는 타깃, In2O3:Ga2O3:ZnO=1:1:4 [mol수비]의 조성비를 갖는 타깃, In2O3:Ga2O3:ZnO=2:1:8 [mol수비]의 조성비를 갖는 타깃이다.
또한, 산화물 반도체막을 형성할 때 이용하는 스퍼터링 가스로서는, 수소, 물, 수산기 또는 수소화물 등이 제거된 고순도 가스를 이용하는 것이 바람직하다. 스퍼터링 가스를 고순도 가스로 하기 위해서는, 처리실의 내벽 등에 부착된 가스를 제거하고, 산화물 반도체막을 형성하기 전에 p채널형 트랜지스터 또는 n채널형 트랜지스터가 설치된 반도체 기판(700)을 가열 처리하면 된다. 또한, 처리실에 도입하는 스퍼터링 가스를 고순도 가스로 해도 좋고, 이때, 아르곤 가스의 순도는 9N(99.9999999%) 이상으로 하고, 노점을 -121℃로 하고, 물을 0.1ppb로 하고, 수소를 0.5ppb로 하면 된다. 산소 가스의 순도는 8N(99.999999%) 이상으로 하고, 노점을 -112℃로 하고, 물을 1ppb로 하고, 수소를 1ppb로 하면 된다. 또한，p채널형 트랜지스터 또는 n채널형 트랜지스터가 설치된 반도체 기판(700)을 고온으로 유지한 상태에서 산화물 반도체막을 형성하면, 산화물 반도체막에 포함되는 불순물 농도를 저감할 수 있다. 여기서, p채널형 트랜지스터 및 n채널형 트랜지스터가 설치된 반도체 기판(700)의 온도는, 100℃ 이상 600℃ 이하, 바람직하게는 200℃ 이상 400℃ 이하로 하면 된다.
또한, 산화물 반도체막은, 단결정 구조 또는 비단결정 구조의 어느 쪽이라도 좋다. 비단결정 구조란, 비정질 구조, 결정성을 갖고 있는 부분을 포함하는 비정질 구조, 다결정 구조 및 미결정 구조 등이다.
비정질 구조의 산화물 반도체막은, 비교적 용이하게 평탄한 표면을 얻을 수 있기 때문에, 이것을 이용해서 트랜지스터를 제작했을 때의 계면 산란을 저감할 수 있고, 비교적 용이하게, 비교적 높은 이동도를 얻을 수 있다.
또한, 결정 구조를 갖는 산화물 반도체막(단결정 구조, 결정성을 갖고 있는 부분을 포함하는 비정질 구조, 다결정 구조 및 미결정 구조)에서는, 벌크내 결함을 보다 저감할 수 있고, 그 산화물 반도체막 표면의 평탄성을 높이면 비정질 구조의 산화물 반도체막 이상의 이동도를 얻을 수 있다. 표면의 평탄성을 높이기 위해서는, 평탄한 표면상(본 실시 형태에서는, 층간 절연막(705))에 산화물 반도체막을 형성하는 것이 바람직하고, 상기한 바와 같이, 평균면 거칠기(Ra)가 1㎚ 이하, 바람직하게는 0.3㎚ 이하인 표면 위에 형성하면 좋다.
산화물 반도체막이 결정 구조를 가질 경우에는, c축 방향으로 배향한 결정성의 산화물 반도체(C Axis Aligned Crystalline Oxide Semiconductor: CAAC-OS)막으로 하는 것이 바람직하다. 산화물 반도체막을 CAAC-OS막으로 함으로써, 트랜지스터의 신뢰성을 높일 수 있다.
또한，CAAC-OS막이란, 결정이 c축 배향하고, 또한 ab면, 표면 또는 계면의 방향으로부터 보아 삼각 형상 또는 육각 형상의 원자 배열을 갖고，c축에서는, 금속원자가 층 형상으로 배열하고, 또는 금속원자와 산소원자가 층 형상으로 배열하고, ab면(혹은 표면 또는 계면)에서는，a축 또는 b축의 방향이 다른(c축을 중심으로 회전한) 결정을 포함하는 산화물 반도체막을 말한다.
또한, 광의로는, CAAC-OS막이란, 비단결정이며, 그 ab면에 수직한 방향으로부터 보아, 삼각형 혹은 6각형, 또는 정삼각형 혹은 플러스 6각형의 원자 배열을 갖고, 또한 c축에 수직한 방향으로부터 보아, 금속원자가 층 형상으로 배열한 상, 또는 금속원자와 산소원자가 층 형상으로 배열한 상을 포함하는 산화물 반도체막을 말한다.
또한，CAAC-OS막은 단결정은 아니지만, 비정질만으로부터 형성되어 있는 것도 아니다. 또한，CAAC-OS막은 결정부를 포함하지만, 하나의 결정부와 다른 결정부의 경계를 명확하게 판별할 수 없어도 좋다.
또한，CAAC-OS막을 구성하는 산소의 일부가 질소로 치환되어 있어도 된다. 또한，CAAC-OS막을 구성하는 개개의 결정부의 c축은 일정한 방향(예를 들면, CAAC-OS막이 형성된 기판면 또는 CAAC-OS막의 표면, 막면 혹은 계면 등에 수직한 방향)으로 일치되어 있어도 좋다. 또는, CAAC-OS막을 구성하는 개개의 결정부의 ab면의 법선은 일정한 방향(예를 들면, 기판면, 표면, 막면 혹은 계면 등에 수직한 방향)이어도 된다.
또한，CAAC-OS막은, 그 조성 등에 따라, 도체이어도 좋고, 반도체이어도 좋고, 절연체이어도 된다. 또한，CAAC-OS막은, 그 조성 등에 따라, 가시광에 대하여 투명하여도 좋고, 불투명이어도 된다.
이러한 CAAC-OS막의 예로서, 막 형상으로 형성되고, 막 표면, 기판면, 또는 계면에 수직한 방향으로부터 관찰하면 삼각형 또는 6각형의 원자 배열이 확인되고, 또한 그 막의 단면에 금속원자 또는 금속원자와 산소원자(혹은 질소원자)의 층 형상 배열이 관찰되는 재료 등을 예로 들 수 있다.
이러한 CAAC-OS막의 결정 구조에 대해서 상세하게 설명한다. 또한, 이하의 설명에서는, 원칙으로서, 도 18, 도 19 및 도 20은 위 방향을 c축 방향이라 하고, c축 방향으로 수직한 면을 ab면이라 한다. 또한, 간단히 상반분, 하반분으로 표기하는 경우, ab면을 경계로 했을 경우의 상반분, 하반분을 말한다. 또한, 도 18에 있어서, 동그라미로 둘러싸여진 O는 4배위의 O를 나타내고, 이중동그라미로 둘러싸여진 O는 3배위의 O를 나타낸다.
도 18의 (a)에는, 1개의 6배위의 인듐 원자(이하, In이라고 한다)와, In에 근접한 6개의 4배위의 산소원자(이하, 4배위의 O라고 한다)를 갖는 구조를 나타낸다. 금속원자 1개에 대하여, 근접의 산소원자만 나타낸 구조를, 여기에서는 소그룹이라고 한다. 도 18의 (a)의 구조는, 팔면체 구조를 채용하지만, 간단히 하기 위해 평면 구조로 나타내고 있다. 또한, 도 18의 (a)의 상반분 및 하반분에는 각각 3개씩 4배위의 O가 있고, 도 18의 (a)에 도시하는 소그룹은 전하가 0이다.
도 18의 (b)는, 1개의 5배위의 갈륨 원자(이하, Ga라고 한다)와, Ga에 근접한 3개의 3배위의 산소원자(이하, 3배위의 O라고 한다)와, Ga에 근접한 2개의 4배위의 O를 갖는 구조를 나타낸다. 3배위의 O는, 어느 것이나 ab면에 존재한다. 도 18의 (b)의 상반분 및 하반분에는 각각 1개씩 4배위의 O가 있다. 또한，In도 5배위를 취하기 때문에, 도 18의 (b)에 도시하는 구조를 취할 수 있다. 도 18의 (b)에 도시하는 소그룹은 전하가 0이다.
도 18의 (c)는, 1개의 4배위의 아연 원자(이하, Zn이라고 한다)와, Zn에 근접한 4개의 4배위의 O를 갖는 구조를 나타낸다. 도 18의 (c)의 상반분에는 1개의 4배위의 O가 있고, 하반분에는 3개의 4배위의 O가 있다. 또는, 도 18의 (c)의 상반분에 3개의 4배위의 O가 있고, 하반분에 1개의 4배위의 O가 있어도 된다. 도 18의 (c)에 도시하는 소그룹은 전하가 0이다.
도 18의 (d)에, 1개의 6배위의 주석 원자(이하, Sn이라고 한다)와, Sn에 근접한 6개의 4배위의 O를 갖는 구조를 나타낸다. 도 18의 (d)의 상반분에는 3개의 4배위의 O가 있고, 하반분에는 3개의 4배위의 O가 있다. 도 18의 (d)에 도시하는 소그룹은 전하가 +1로 된다.
도 18의 (e)에, 2개의 Zn을 포함하는 소그룹을 나타낸다. 도 18의 (e)의 상반분에는 1개의 4배위의 O가 있고, 하반분에는 1개의 4배위의 O가 있다. 도 18의 (e)에 도시하는 소그룹은 전하가 -1로 된다.
여기에서는, 복수의 소그룹의 집합체를 중그룹이라 부르고, 복수의 중그룹의 집합체를 대그룹(유닛셀이라고도 한다)이라고 한다.
여기서, 이들 소그룹끼리가 결합하는 규칙에 대해서 설명한다. 도 18의 (a)에 도시하는 6배위의 In 상반분의 3개의 O는 아래 방향으로 각각 3개의 근접 In을 갖고, 하반분의 3개의 O는 위 방향으로 각각 3개의 근접 In을 갖는다. 도 18의 (b)에 도시하는 5배위의 Ga 상반분의 1개의 O는 아래 방향으로 1개의 근접 Ga를 갖고, 하반분의 1개의 O는 위 방향으로 1개의 근접 Ga를 갖는다. 도 18의 (c)에 도시하는 4배위의 Zn 상반분의 1개의 O는 아래 방향으로 1개의 근접 Zn을 갖고, 하반분의 3개의 O는 위 방향으로 각각 3개의 근접 Zn을 갖는다. 이와 같이, 금속원자의 위 방향의 4배위의 O의 수와, 그 O 아래 방향에 있는 근접 금속원자의 수는 같고, 마찬가지로 금속원자 아래 방향의 4배위의 근접 O의 수와, 그 O의 위 방향에 있는 근접 금속원자의 수는 동일하다. O는 4배위이므로, 아래 방향에 있는 근접 금속원자의 수와, 위 방향에 있는 근접 금속원자의 수의 합은 4가 된다. 따라서, 금속원자의 위 방향에 있는 4배위의 O의 수와, 다른 금속원자 아래 방향에 있는 4배위의 O의 수의 합이 4개일 때, 금속원자를 갖는 2종의 소그룹끼리는 결합할 수 있다. 예를 들면, 6배위의 금속원자(In 또는 Sn)가 하반분의 4배위의 O를 개재해서 결합하는 경우, 4배위의 O가 3개이기 때문에, 5배위의 금속원자(Ga 또는 In) 또는 4배위의 금속원자(Zn) 중 어느 하나와 결합하게 된다.
이러한 배위수를 갖는 금속원자는, c축 방향에 있어서, 4배위의 O를 개재해서 결합한다. 또한, 이외에도, 층 구조의 합계의 전하가 0이 되도록 소그룹끼리가 결합해서 중그룹을 구성한다.
도 19의 (a)에, In-Sn-Zn-O계의 층 구조를 구성하는 중그룹의 모델도를 나타낸다. 도 19의 (b)에, 3개의 중그룹으로 구성되는 대그룹을 나타낸다. 또한, 도 19의 (c)는, 도 19의 (b)의 층 구조를 c축 방향으로부터 관찰했을 경우의 원자 배열을 나타낸다.
도 19의 (a)에 있어서, 간략화를 위해서, 3배위의 O는 생략하고, 4배위의 O는 개수만 나타내고, 예를 들면, Sn 상반분 및 하반분에는 각각 3개씩 4배위의 O가 있는 것을 ③으로 나타내고 있다. 마찬가지로, 도 19의 (a)에 있어서, In 상반분 및 하반분에는 각각 1개씩 4배위의 O가 있고, ①로 나타내고 있다. 또한, 마찬가지로, 도 19의 (a)에 있어서, 하반분에는 1개의 4배위의 O가 있고, 상반분에는 3개의 4배위의 O가 있는 Zn과, 상반분에는 1개의 4배위의 O가 있고, 하반분에는 3개의 4배위의 O가 있는 Zn을 나타내고 있다.
도 19의 (a)에 있어서, In-Sn-Zn-O계의 층 구조를 구성하는 중그룹은, 위로부터 차례로 4배위의 O가 3개씩 상반분 및 하반분에 있는 Sn이, 4배위의 O가 1개씩 상반분 및 하반분에 있는 In과 결합하고, 그 In이, 상반분에 3개의 4배위의 O가 있는 Zn과 결합하고, 그 Zn 하반분의 1개의 4배위의 O를 개재해서 Zn이, 4배위의 O가 3개씩 상반분 및 하반분에 있는 In과 결합하고, 그 In이, 상반분에 1개의 4배위의 O가 있는 Zn 2개로 이루어지는 소그룹과 결합하고, 이 소그룹 하반분의 1개의 4배위의 O를 개재해서 4배위의 O가 3개씩 상반분 및 하반분에 있는 Sn과 결합하고 있는 구성이다. 이 중그룹이 복수 결합해서 대그룹을 구성한다.
여기서, 3배위의 O 및 4배위의 O에서는, 결합 1개당의 전하는 각각 -0.667, -0.5로 생각할 수 있다. 예를 들면, In(6배위 또는 5배위), Zn(4배위), Sn(5배위 또는 6배위)의 전하는, 각각 +3, +2, +4이다. 따라서, Sn을 포함하는 소그룹은 전하가 +1로 된다. 그 때문에，Sn을 포함하는 층 구조를 형성하기 위해서는, 전하 +1을 상쇄하는 전하 -1이 필요해진다. 전하 -1을 취하는 구조로서, 도 18의 (e)에 도시한 바와 같이, 2개의 Zn을 포함하는 소그룹을 들 수 있다. 예를 들면, Sn을 포함하는 소그룹 1개에 대하여, 2개의 Zn을 포함하는 소그룹이 1개 있으면, 전하가 상쇄되기 때문에, 층 구조의 합계의 전하를 0으로 할 수 있다.
또한，In은 5배위 및 6배위의 어느 것을 취할 수 있는 것으로 한다. 구체적으로는, 도 19의 (b)에 도시한 대그룹이 반복됨으로써, In-Sn-Zn-O계의 결정(In2SnZn3O8)을 얻을 수 있다. 또한, 얻어지는 In-Sn-Zn-O계의 층 구조는, In2SnZn2O7(ZnO)m(m은 0 또는 자연수)의 조성식으로 나타낼 수 있다.
또한, 이외에도, 상기 예시한 사원계 금속 산화물, 삼원계 금속 산화물, 또는 이원계 금속 산화물을 이용한 경우도 마찬가지이다.
도 20의 (a)에, In-Ga-Zn-O계의 층 구조를 구성하는 일례로서, 중그룹의 모델도를 나타낸다.
도 20의 (a)에 있어서, In-Ga-Zn-O계의 층 구조를 구성하는 중그룹은, 위로부터 차례로 4배위의 O가 3개씩 상반분 및 하반분에 있는 In이, 4배위의 O가 1개 상반분에 있는 Zn과 결합하고, 그 Zn 하반분의 3개의 4배위의 O를 개재하여, 4배위의 O가 1개씩 상반분 및 하반분에 있는 Ga와 결합하고, 그 Ga 하반분의 1개의 4배위의 O를 개재하여, 4배위의 O가 3개씩 상반분 및 하반분에 있는 In과 결합하고 있는 구성이다. 이 중그룹을 복수 결합해서 대그룹을 구성한다.
도 20의 (b)에 3개의 중그룹으로 구성되는 대그룹을 나타낸다. 또한, 도 20의 (c)는, 도 20의 (b)의 층 구조를 c축 방향으로부터 관찰했을 경우의 원자 배열을 나타내고 있다.
여기서, In(6배위 또는 5배위), Zn(4배위), Ga(5배위)의 전하는, 각각 +3, +2, +3이기 때문에，In, Zn 및 Ga 중 어느 하나를 포함하는 소그룹은, 전하가 0이 된다. 그 때문에, 이들 소그룹의 조합이면, 중그룹의 합계의 전하는 항상 0이 된다.
또한，In-Ga-Zn-O계의 층 구조를 구성하는 중그룹은, 도 20의 (a)에 도시한 중그룹에 한정되지 않고, In, Ga, Zn의 배열이 다른 중그룹을 조합한 대그룹도 취할 수 있다.
그런데, 산화물 반도체에 한하지 않고, 본 발명의 일 양태의 논리 회로를 구성하는 트랜지스터에 적용가능한 절연 게이트형 트랜지스터에 있어서, 실제로 측정되는 전계 효과 이동도는, 여러가지 이유에 의해 본래의 이동도보다 낮아진다. 이동도를 저하시키는 요인으로서는 반도체 내부의 결함이나 반도체와 절연막과의 계면의 결함이 있지만, Levinson 모델을 이용하면, 반도체 내부에 결함이 없다고 가정했을 경우의 전계 효과 이동도를 이론적으로 유도해 낼 수 있다.
반도체 본래의 이동도를 μ0, 측정되는 전계 효과 이동도를 μ라고 하고, 반도체 중에 어떠한 포텐셜 장벽(입계 등)이 존재한다고 가정하면, 전계 효과 이동도 μ는 하기 수학식 4로 표현할 수 있다. E는 포텐셜 장벽의 높이이며, k가 볼츠만 상수, T는 절대온도이다.
Figure 112012035796085-pat00004
또한, 포텐셜 장벽이 결함에 유래한다고 가정하면，Levinson 모델에서는, 포텐셜 장벽의 높이 E는, 하기 수학식 5로 표현할 수 있다.
Figure 112012035796085-pat00005
또한，e는 전기소량, N은 채널 내의 단위 면적당 평균 결함밀도, ε은 반도체의 유전율, n은 채널의 캐리어면 밀도, Cox는 단위 면적당 용량, Vg는 게이트 전압, t는 채널의 두께이다.
또한, 절연 게이트형 트랜지스터에 이용하는 반도체층에 있어서, 두께 30㎚ 이하이면, 채널 형성 영역의 두께는 반도체층의 두께와 동일하여 지장이 없다. 따라서, 선형 영역에 있어서의 드레인 전류 Id는, 수학식 6으로 표현할 수 있다.
Figure 112012035796085-pat00006
또한，L은 채널 길이, W는 채널 폭이며, 여기에서는, L=W=10㎛이다. 또한，Vd는 드레인 전압이다. 상기 식의 양변을 Vg로 나누고, 또 양변의 대수를 취하면, 수학식 7로 표현할 수 있다.
Figure 112012035796085-pat00007
수학식 7의 우변은 Vg의 함수이다. 수학식 7로부터 알 수 있는 바와 같이, 종축을 ln(Id/Vg), 횡축을 1/Vg로 하여 실측값을 플롯해서 얻어지는 그래프의 직선 기울기로부터 결함밀도 N이 구해진다. 즉, 트랜지스터의 Id-Vg 특성으로부터, 결함밀도를 평가할 수 있다. 산화물 반도체로서 인듐(In), 주석(Sn), 아연(Zn)의 비율이, In:Sn:Zn=1:1:1의 것에서는, 결함밀도 N은 1×1012/㎝2 정도이다.
이와 같이 하여 구한 결함밀도 등에 기초하여 수학식 4 및 수학식 5로부터 μ0= 120cm2/Vs가 도출된다. 결함이 있는 In-Sn-Zn 산화물에서 측정되는 이동도는 40cm2/Vs 정도이다. 그러나, 반도체 내부 및 반도체와 절연막과의 계면의 결함이 없는 산화물 반도체의 이동도 μ0는 120cm2/Vs가 될 것으로 예상할 수 있다.
단, 산화물 반도체막 내부에 결함이 없어도, 채널 형성 영역과 게이트 절연막과의 계면에서의 산란에 의해 트랜지스터의 수송 특성은 영향을 받는다. 즉, 게이트 절연막 계면으로부터 x만큼 벗어난 장소에 있어서의 이동도 μ1은, 수학식 8로 표현된다.
Figure 112012035796085-pat00008
또한，D는 게이트 방향의 전계, B, l은 상수이다. B 및 l은, 실제의 측정 결과로부터 구할 수 있고, 상기의 측정 결과로부터는, B=4.75×107cm/s, l=10㎚(계면 산란이 미치는 깊이)이다. D가 증가하면(즉, 게이트 전압이 높아지면) 수학식 8의 제2항이 증가하기 때문에, 이동도 μ1은 저하하는 것을 알 수 있다.
내부에 결함이 없는 이상적인 산화물 반도체를 채널 형성 영역에 이용한 트랜지스터에 있어서의 전계 이동도 μ2의 계산 결과를 도 21에 나타낸다. 또한, 계산 결과는, 시놉시스사제의 센타우루스 디바이스(Sentaurus Device)라고 하는 소프트를 사용하고, 산화물 반도체의 밴드갭, 전자친화력, 비유전률, 두께를 각각, 3.1eV, 4.6eV, 15, 30㎚로 하고 있다. 이들 값은, 스퍼터링법에 의해 형성된 박막을 측정해서 얻은 것이다. 또한, 게이트 전극, 소스 전극, 드레인 전극의 일함수를 각각, 5.5eV, 4.6eV, 4.6eV로 하고 있다. 또한, 게이트 절연막의 두께는 30㎚, 비유전률은 4.1로 했다. 채널 길이 및 채널 폭은 함께 10㎛, 드레인 전압 Vd는 0.1V이다.
도 21에 도시된 바와 같이, 게이트 전압이 1V강에서의 전계 효과 이동도는, 100cm2/Vs 이상의 피크를 나타내지만, 게이트 전압이 더 높아지면, 계면 산란이 커지고, 전계 효과 이동도가 저하한다. 또한, 계면 산란을 저감하기 위해서는, 산화물 반도체층의 표면을 원자 레벨로 평탄하게 하는 것(Atomic Layer Flatness)이 바람직하다.
이러한 이동도를 갖는 산화물 반도체를 이용해서 미세한 트랜지스터를 제작할 경우의 전기 특성을 계산한 결과를 도 22 내지 도 24에 나타낸다. 또한, 그 계산에 이용한 트랜지스터의 단면 구조를 도 25에 나타낸다. 도 25에 나타내는 트랜지스터는 산화물 반도체층에 n+의 도전형을 나타내는 반도체 영역(1030a) 및 반도체 영역(1030c)을 갖는다. 반도체 영역(1030a) 및 반도체 영역(1030c)의 저항율은 2×10-3Ω㎝으로 한다.
도 25의 (a)에 도시하는 트랜지스터는, 기초 절연물(1010)과, 기초 절연물(1010)에 매립되도록 형성된 산화알루미늄으로 이루어지는 매립 절연물(1020) 위에 형성된다. 트랜지스터는 반도체 영역(1030a), 반도체 영역(1030c)과, 그들에 끼워져 채널 형성 영역으로 되는 진성의 반도체 영역(1030b)과, 게이트(1050)를 갖는다. 게이트(1050)의 폭을 33㎚로 한다.
게이트(1050)와 반도체 영역(1030b) 사이에는, 게이트 절연물(1040)을 갖고, 또한, 게이트(1050)의 양측면에는 측벽 절연물(1060a) 및 측벽 절연물(1060b), 게이트(1050)의 상부에는, 게이트(1050)와 다른 배선과의 단락을 방지하기 위한 절연물(1070)을 갖는다. 측벽 절연물의 폭은 5㎚로 한다. 또한, 반도체 영역(1030a) 및 반도체 영역(1030c)에 접하고, 소스(1080a) 및 드레인(1080b)을 갖는다. 또한, 이 트랜지스터에 있어서의 채널 폭을 40㎚로 한다.
도 25의 (b)에 도시하는 트랜지스터는, 기초 절연물(1010)과, 산화알루미늄으로 이루어지는 매립 절연물(1020) 위에 형성되고, 반도체 영역(1030a), 반도체 영역(1030c)과, 그들에 끼워진 진성의 반도체 영역(1030b)과, 폭 33㎚의 게이트(1050)와 게이트 절연물(1040)과 측벽 절연물(1060a) 및 측벽 절연물(1060b)과 절연물(1070)과 소스(1080a) 및 드레인(1080b)을 갖는 점에서 도 25의 (a)에 도시하는 트랜지스터와 같다.
도 25의 (a)에 도시하는 트랜지스터와 도 25의 (b)에 도시하는 트랜지스터의 상위점은, 측벽 절연물(1060a) 및 측벽 절연물(1060b) 아래의 반도체 영역의 도전형이다. 도 25의 (a)에 도시하는 트랜지스터에서는, 측벽 절연물(1060a) 및 측벽 절연물(1060b) 아래의 반도체 영역은 n+의 도전형을 나타내는 반도체 영역(1030a) 및 반도체 영역(1030c)이지만, 도 25의 (b)에 도시하는 트랜지스터에서는, 진성의 반도체 영역(1030b)이다. 즉, 도 25의 (b)에 도시하는 반도체층에 있어서, 반도체 영역(1030a)(반도체 영역(1030c))과 게이트(1050)가 Loff만큼 겹치지 않는 영역이 생성되어 있다. 이 영역을 오프셋 영역이라고 하고, 그 폭 Loff를 오프셋 길이라고 한다. 도면으로부터 명백한 바와 같이, 오프셋 길이는, 측벽 절연물(1060a)(측벽 절연물(1060b))의 폭과 같다.
그 외의 계산에 사용하는 파라미터는 전술한 대로이다. 계산에는 상기와 마찬가지의 시놉시스사제의 소프트를 사용했다. 도 22는, 도 25의 (a)에 도시되는 구조의 트랜지스터의 드레인 전류 Id(실선) 및 이동도 μ(점선)의 게이트 전압 Vg(게이트와 소스의 전위차) 의존성을 나타낸다. 드레인 전류 Id는, 드레인 전압(드레인과 소스의 전위차)을 +1V로 하고, 이동도 μ는 드레인 전압을 +0.1V로 해서 계산한 것이다.
도 22의 (a)는 게이트 절연물의 두께를 15㎚로 한 것이며, 도 22의 (b)는 10㎚로 한 것이며, 도 22의 (c)는 5㎚로 한 것이다. 게이트 절연물이 희미해질 만큼, 특히 오프 상태에서의 드레인 전류 Id(오프 전류)가 현저하게 저하한다. 한편, 이동도 μ의 피크값이나 온 상태에서의 드레인 전류 Id(온 전류)에는 눈에 띄는 변화가 없다. 게이트 전압 1V 전후에서, 드레인 전류는 메모리 소자 등에서 필요한 10μA를 초과하는 것으로 나타났다.
도 23은, 도 25의 (b)에 도시되는 구조의 트랜지스터에서, 오프셋 길이 Loff를 5㎚로 했지만, 드레인 전류 Id(실선) 및 이동도 μ(점선)의 게이트 전압 Vg 의존성을 나타낸다. 드레인 전류 Id는, 드레인 전압을 +1V로 하고, 이동도 μ는 드레인 전압을 +0.1V로 해서 계산한 것이다. 도 23의 (a)는 게이트 절연물의 두께를 15㎚로 한 것이며, 도 23의 (b)는 10㎚로 한 것이며, 도 23의 (c)는 5㎚로 한 것이다.
또한, 도 24는, 도 25의 (b)에 도시되는 구조의 트랜지스터에서, 오프셋 길이 Loff를 15㎚로 한 것의 드레인 전류 Id(실선) 및 이동도 μ(점선)의 게이트 전압 Vg 의존성을 나타낸다. 드레인 전류 Id는, 드레인 전압을 +1V로 하고, 이동도 μ는 드레인 전압을 +0.1V로 해서 계산한 것이다. 도 24의 (a)는 게이트 절연물의 두께를 15㎚로 한 것이며, 도 24의 (b)는 10㎚로 한 것이며, 도 24의 (c)는 5㎚로 한 것이다.
모두 게이트 절연물이 얇아질수록, 오프 전류가 현저하게 저하하는 한편, 이동도 μ의 피크값이나 온 전류에는 눈에 띄는 변화가 없다.
또한, 이동도 μ의 피크는, 도 22에서는 80cm2/Vs 정도이지만, 도 23에서는 60cm2/Vs 정도, 도 24에서는 40cm2/Vs 정도로, 오프셋 길이 Loff가 증가할수록 저하한다. 또한, 오프 전류도 마찬가지의 경향이 있다. 한편, 온 전류도 오프셋 길이 Loff의 증가에 따라 감소하지만, 오프 전류의 저하에 비하면 훨씬 완만하다. 또한, 모두 게이트 전압 1V 전후이고, 드레인 전류는 메모리 소자 등에서 필요한 10μA를 초과하는 것으로 나타났다.
여기서, CAAC-OS막의 형성 방법에 대해서 설명한다.
우선, 산화물 반도체막을 스퍼터링법, 분자선 에픽탁시법, 원자층 퇴적법 또는 펄스 레이저 증착법에 의해 형성한다. 또한, 반도체 기판(700)을 고온으로 유지하면서 산화물 반도체막의 형성을 행함으로써, 비정질 부분보다 결정 부분이 차지하는 비율을 크게 할 수 있다. 이때, 반도체 기판(700)의 온도는, 예를 들면, 150℃ 이상 700℃ 이하, 바람직하게는 150℃ 이상 450℃ 이하, 보다 바람직하게는 200℃ 이상 350℃ 이하로 한다.
여기서, 형성된 산화물 반도체막에 대하여 가열 처리를 행해도 된다. 이 가열 처리에 의해, 비정질부보다 결정부가 차지하는 비율을 크게 할 수 있다. 이 가열 처리에서，p채널형 트랜지스터 또는 n채널형 트랜지스터가 설치된 반도체 기판(700)에 가하는 온도는, 예를 들면, 200℃ 이상 반도체 기판(700)의 왜곡점 미만으로 하면 좋고, 바람직하게는 250℃ 이상 450℃ 이하로 하면 된다. 이 가열 처리 시간은 3분 이상으로 하면 좋고, 24시간 이하로 하는 것이 바람직하다. 이 가열 처리 시간을 길게 하면 비정질부보다 결정부가 차지하는 비율을 크게 할 수 있지만, 생산성의 저하를 초래하게 되기 때문이다. 또한, 이 가열 처리는, 산화성 분위기 또는 불활성 분위기에서 행하면 좋지만, 이들에 한정되는 것은 아니다. 또한, 이 가열 처리는 감압하에서 행해져도 좋다.
산화성 분위기는, 산화성 가스를 포함하는 분위기이다. 산화성 가스로서는, 예를 들면, 산소, 오존 또는 산화질소 등을 예시할 수 있다. 산화성 분위기로부터는, 산화물 반도체막에 포함되지 않는 것이 바람직한 성분(예를 들면, 물 및 수소)이 가능한 한 제거되는 것이 바람직하다. 예를 들면, 산소, 오존, 산화질소의 순도를, 8N(99.999999%) 이상, 바람직하게는 9N(99.9999999%) 이상으로 하면 된다.
또한, 산화성 분위기에는, 희가스 등의 불활성 가스가 포함되어 있어도 좋다. 단, 산화성 분위기에는, 10ppm 이상의 산화성 가스가 포함되어 있는 것으로 한다.
또한, 불활성 분위기에는, 불활성 가스(질소 가스 또는 희가스 등)가 포함되고, 산화성 가스 등의 반응성 가스가 10ppm 미만으로 포함되어 있는 것으로 한다.
또한, 전부의 가열 처리는, RTA(Rapid Thermal Anneal) 장치를 이용해서 행하면 좋다. RTA 장치를 이용함으로써, 단시간이면, 높은 온도에서 열처리를 행할 수도 있다. 그 때문에, 비정질 부분보다 결정 부분이 차지하는 비율이 큰 산화물 반도체막을 형성할 수가 있어서, 생산성의 저하를 억제할 수 있다.
단, 모든 가열 처리에 이용되는 장치는 RTA 장치에 한정되지 않고, 예를 들면, 저항 발열체 등으로부터의 열전도 또는 열복사에 의해, 피처리물을 가열하는 기구를 구비할 수 있는 장치를 이용하면 좋다. 모든 가열 처리에 이용되는 가열 처리 장치로서, 예를 들면, 전기로나, GRTA(Gas Rapid Thermal Anneal) 장치, LRTA(Lamp Rapid Thermal Anneal) 장치 등의 RTA(Rapid Thermal Anneal) 장치 등을 예로 들 수 있다. 또한，LRTA 장치는, 할로겐 램프, 메탈 할로겐 램프, 크세논 아쿠아 램프, 카본 아쿠아 램프, 고압 나트륨 램프 또는 고압 수은 램프 등의 램프로부터 발하여지는 광(전자파)의 복사에 의해, 피처리물을 가열하는 장치이다. 또한，GRTA 장치는, 고온의 가스를 열매체로서 이용하여 피처리물을 가열하는 장치이다. 여기서, 고온의 가스는, 피처리물의 가열 온도보다도 높은 것이 바람직하다.
또한, 질소의 농도가 1×1017atoms/㎝3 이상 5×1019atoms/㎝3 이하인 In-Ga-Zn계 금속 산화물을 이용하면，c축 배향한 육방정의 결정 구조를 포함하는 금속 산화물막이 형성되고, 하나 또는 복수의 Ga 및 Zn을 갖는 층이, 2층의 In-O의 결정면(인듐과 산소를 포함하는 결정면) 사이에 배치된다.
이상 설명한 바와 같이 CAAC-OS막을 형성할 수 있다.
CAAC-OS막은, 비정질 구조의 산화물 반도체막과 비교하여, 금속과 산소 결합의 질서성이 높다. 즉, 산화물 반도체막이 비정질 구조의 경우에는, 인접하는 금속에 의해 금속원자에 배위하고 있는 산소원자의 배위수가 상이하지만，CAAC-OS막에서는 금속원자에 배위하고 있는 산소원자의 수는 거의 일정해진다. 그 때문에, 미시적인 레벨에 있어서도 산소 결손이 거의 보이지 않고, 수소원자(수소 이온을 포함한다)나 알칼리 금속원자 등에 의한 전하의 이동이나 전기 전도성의 불안정함을 억제할 수 있다.
따라서, CAAC-OS막을 이용한 채널 형성 영역에 의해 트랜지스터를 제작하면, 트랜지스터에의 광 조사 또는 바이어스-열 스트레스(BT)의 부가를 행한 후에 생기는, 트랜지스터의 임계값 전압의 변화를 억제할 수가 있어서, 안정된 전기적 특성을 갖는 트랜지스터를 제작할 수 있다.
다음으로, 산화물 반도체막 위에 에칭 마스크를 형성해서 에칭을 행함으로써, 산화물 반도체층(711)을 형성한다(도 17의 (a) 참조).
그리고, 산화물 반도체층(711)에 접해서 이격 설치된 소스 전극(712a) 및 드레인 전극(712b)을 형성한다(도 17의 (b) 참조).
소스 전극(712a) 및 드레인 전극(712b)은, 예를 들면, 스퍼터링법을 이용해서 도전막(예를 들면 금속막, 또는 1도전형의 불순물 원소가 첨가된 실리콘 막 등)을 형성하고, 그 도전막 위에 에칭 마스크를 형성해서 에칭을 행함으로써 선택적으로 형성하면 된다. 또는, 잉크제트법 등을 이용해도 된다. 또한, 소스 전극(712a) 및 드레인 전극(712b)이 되는 도전막은, 단층으로 형성해도 좋고, 복수의 층을 적층해서 형성해도 좋다. 예를 들면, Ti층에 의해 Al층을 협지한 3층의 적층 구조로 하면 된다. 또한, 소스 전극(712a) 및 드레인 전극(712b)은, 신호선도 구성한다.
다음으로, 적어도 산화물 반도체층(711)의 채널 형성 영역 위에 게이트 절연막(713)을 형성한다(도 17의 (c) 참조).
게이트 절연막(713)은, 예를 들면, 스퍼터링법을 이용해서 절연성 재료(예를 들면, 질화실리콘, 질화 산화실리콘, 산화 질화실리콘 또는 산화실리콘 등) 막을 형성하면 된다. 또한, 게이트 절연막(713)은, 단층으로 형성해도 좋고, 복수의 층을 적층해서 형성해도 좋다. 여기에서는, 예를 들면, 질화실리콘층 위에 산화 질화실리콘층이 적층된 2층의 적층 구조로 한다. 또한, 게이트 절연막(713)을 스퍼터링법에 의해 형성하면, 산화물 반도체층(711)에 수소 및 물이 혼입하는 것을 방지할 수 있다. 또한, 게이트 절연막(713)을 절연성 산화물막으로 하면, 산소를 공급해서 산소 결손을 메울 수 있기 때문에 바람직하다.
또한, 「질화 산화실리콘」이란, 그 조성으로서, 산소보다 질소의 함유량이 많은 것을 말한다. 또한, 「산화 질화실리콘」이란, 그 조성으로서, 질소보다 산소의 함유량이 많은 것을 말한다.
여기서, 산화물 반도체막의 가공은, 드라이 에칭에 의해 행하면 좋다. 드라이 에칭에 이용하는 에칭 가스로서는, 예를 들면 염소가스, 또는 삼염화 붕소 가스와 염소가스의 혼합 가스를 이용하면 좋다. 단, 이것에 한정되지 않고, 웨트 에칭을 이용해도 좋고, 산화물 반도체막을 가공할 수 있는 다른 수단을 이용해도 된다.
게이트 절연막(713)은, 적어도 산화물 반도체층(711)에 접하는 부분에 산소를 포함하고, 산소의 일부가 가열에 의해 이탈하는 절연성 산화물에 의해 형성하는 것이 바람직하다. 즉, 층간 절연막(705)의 재료로서 예시 열거한 것을 이용하는 것이 바람직하다. 게이트 절연막(713)의 산화물 반도체층(711)과 접하는 부분을 산화실리콘에 의해 형성하면, 산화물 반도체층(711)에 산소를 공급할 수가 있어서, 트랜지스터의 저저항화를 방지할 수 있다.
또한, 게이트 절연막(713)으로서, 하프늄 실리케이트(HfSiOx(x>0)), 질소가 첨가된 하프늄 실리케이트(HfSixOyNz(x>0, y>0, z>0)), 질소가 첨가된 하프늄 알루미네이트(HfAlxOyNz(x>0, y>0, z>0)), 산화하프늄, 산화이트륨 또는 산화란탄 등의 high-k 재료를 이용하면, 게이트 리크 전류를 저감할 수 있다. 여기서, 게이트 리크 전류란, 게이트 전극과 소스 전극 또는 드레인 전극 사이에 흐르는 리크 전류를 말한다. 나아가서, 상기 high-k 재료에 의해 형성되는 층과, 산화실리콘, 산화 질화실리콘, 질화실리콘, 질화 산화실리콘, 산화알루미늄, 산화 질화알루미늄 및 산화갈륨에 의해 형성되는 층이 적층되어 있어도 된다. 단, 게이트 절연막(713)을 적층 구조로 하는 경우에도, 산화물 반도체층(711)에 접하는 부분은, 상기 절연성 산화물인 것이 바람직하다. 또한, 산화물 반도체층(711) 중의 산소가 방출되지 않도록 그 절연성 산화물 위에는, 산소를 투과시키기 어려운 산화알루미늄 등을 형성하는 것이 바람직하다. 예를 들면, 게이트 절연막(713)으로서, 스퍼터링법으로 형성되는 산화실리콘과, 스퍼터링법으로 형성되는 산화알루미늄과, 산화 질화실리콘을 이 순서로 적층시키면 좋다.
또한, 게이트 절연막(713)의 두께는, 1㎚ 이상 300㎚ 이하, 바람직하게는 5㎚ 이상 50㎚ 이하로 하면 된다. 게이트 절연막(713)의 두께를 5㎚ 이상으로 하면, 게이트 리크 전류를 특히 작게 할 수 있다.
여기서, 또한, 불활성 가스 분위기하, 또는 산소 가스 분위기하에서 제3 가열 처리를 행해도 된다. 또한, 제3 가열 처리는, 제2 가열 처리와 같은 조건에서 행할 수 있고, 예를 들면, 200℃ 이상 반도체 기판(700)의 왜곡점 미만, 바람직하게는 200℃ 이상 400℃ 이하, 더욱 바람직하게는 250℃ 이상 350℃ 이하로 해서 행하면 좋다. 제3 가열 처리에 의해, 산화물 반도체층(711) 중에 잔류하는 수소 및 물을 게이트 절연막에 확산시킬 수 있다. 나아가서, 제3 가열 처리를 행함으로써, 게이트 절연막(713)을 공급원으로 하여 산화물 반도체층(711)에 산소를 공급할 수 있다.
또한, 제3 가열 처리는, 산화물 반도체층(711) 위에 게이트 절연막(713)을 형성한 후, 및 게이트 전극(714)이 되는 도전막을 형성한 후 중 한쪽 또는 쌍방에서 행할 수 있다.
또한, 가열 처리 등에 의해, 산화물 반도체층(711)의 수소 농도는 5.0×1019atoms/㎝3 이하, 바람직하게는 5.0×1018atoms/㎝3 이하로 하는 것이 바람직하다.
다음으로, 게이트 절연막(713) 위에 도전막을 형성하고, 그 도전막 위에 에칭 마스크를 형성해서 에칭을 행함으로써, 게이트 전극(714)을 형성한다(도 17의 (d) 참조). 또한, 게이트 전극은 적어도 주사선을 구성한다.
게이트 전극(714)은, 소스 전극(712a) 및 드레인 전극(712b)과 마찬가지의 재료 및 마찬가지의 방법에 의해 형성하면 된다.
또한, 도시하지는 않았지만, 게이트 전극(714)을 마스크로 하여, 산화물 반도체층(711)에 도펀트를 첨가하고, 산화물 반도체층(711)에 소스 영역 및 드레인 영역을 형성하는 것이 바람직하다. 도펀트의 첨가는, 이온 주입법 또는 이온 도핑법에 의해 행하면 좋다. 또는, 도펀트를 포함하는 가스 분위기 속에서 플라즈마 처리를 행함으로써 도펀트의 첨가를 행해도 된다. 또한, 첨가하는 도펀트로서는, 질소, 인 또는 붕소 등을 이용하면 좋다.
또한, 도 17의 (d)에 도시한 트랜지스터(710)를 형성하는 데 있어서, 에칭 마스크가 레지스트 재료에 의해 형성되어 있을 경우에는, 해당 에칭 마스크를 애싱으로 제거해도 좋다.
또한, 도시하지는 않았지만, 트랜지스터(710)를 덮는 보호 절연막을 설치하여도 된다. 그 보호 절연막을 단층으로 하는 경우에는, 산소 및 수소 및 물의 투과성이 낮은 절연막에 의해 형성하는 것이 바람직하고, 예를 들면, 산화알루미늄막으로 형성하면 된다. 그 보호 절연막을 적층으로 하는 경우에는, 화학양론적 조성비보다 많은 산소를 포함하고, 가열에 의해 그 산소의 일부를 방출하는 절연성 산화물막과, 산소 및 수소 및 물의 투과성이 낮은 절연막에 의해 형성하는 것이 바람직하고, 예를 들면, 층간 절연막(705)으로 예시 열거한 절연성 산화물막 및 산화 알루미늄막으로 형성하면 된다. 또한, 그 보호 절연막으로서 산화알루미늄막을 이용함으로써, 산화물 반도체층(711)의 산소가 외부로 방출되는 것을 억제하고, 외부로부터 산화물 반도체층(711)에 수소 및 물이 들어가는 것을 억제할 수 있기 때문에, 트랜지스터(710)의 전기 특성을 양호하게 할 수 있다.
또한, 보호 절연막을 형성한 후에, 제2 가열 처리 또는 제3 가열 처리와 마찬가지의 가열 처리를 행해도 된다.
이상 설명한 바와 같이, 도 16에 나타낸, 반도체 기판에 설치된 트랜지스터 위에 산화물 반도체층에 채널 형성 영역을 갖는 트랜지스터를 제작할 수 있다.
또한, 상기한 바와 같이 제작한 트랜지스터는, 채널 폭 1㎛당 오프 전류값을 실온에서 10aA/㎛(1×10-17A/㎛) 이하로 하는 것, 나아가서,1aA/㎛(1×10-18A/㎛) 이하, 나아가서 1zA/㎛(1×10-21A/㎛) 이하, 나아가서 1yA/㎛(1×10-24A/㎛) 이하로 하는 것이 가능하다.
또한, 주사선 및 신호선을 구성하는 도전층 중 적어도 한쪽을 구리에 의해 형성하면, 배선을 저저항으로 할 수 있기 때문에, 바람직하다.
또한, 여기서, 산화물 반도체층에 채널 형성 영역을 갖는 트랜지스터로서 설명한 트랜지스터는 일례이며, 산화물 반도체층에 채널 형성 영역을 갖는 트랜지스터는 이것에 한정되지 않고, 다양한 형태로 할 수 있다.
또한, 본 실시 형태의 내용 또는 그 내용의 일부는, 다른 실시 형태의 내용 혹은 그 내용의 일부와 자유롭게 조합하는 것이 가능하다.
(실시 형태 10)
본 실시 형태에서는, 본 발명의 일 양태인 논리 회로에 있어서, 오프 전류가 매우 낮은 트랜지스터를 이용하는 이점에 대해서 설명한다.
본 발명의 일 양태인 논리 회로는, 오프 전류가 매우 낮은 트랜지스터가 설치되어 있기 때문에, 논리 회로의 전원을 오프로 한 후에도 해당 논리 회로에 입력된 전위, 또는 연산 처리 후의 전위를 유지할 수 있다. 이것은, 본 발명의 일 양태인 반도체 장치는, 산화물 반도체를 이용한 트랜지스터에 의해, 불휘발성을 갖기 때문이다.
본 발명의 일 양태와 같이, 오프 전류가 매우 낮은 트랜지스터 대신에, 논리 회로의 전원을 오프로 한 후에도 해당 논리 회로에 입력된 전위, 또는 연산 처리 후의 전위가 저하되지 않는 소자를 설치하면 불휘발성을 실현할 수 있다. 예를 들면, 해당 전위를 저하시키지 않는 소자로서, 스핀트로닉스를 이용한 자기 터널 접합 소자(MTJ 소자)가 알려져 있다. MTJ 소자는, 절연막을 개재하여 상하로 배치하고 있는 막 내의 스핀의 방향이 평행하면 저저항 상태, 반평행이면 고저항 상태로 됨으로써 정보를 기억하는 소자이다. 따라서, 본 실시 형태에서 나타내는 산화물 반도체를 이용한 메모리와는 원리가 전혀 상이하다.
여기서, 불휘발성의 각종 논리 회로를 실시함에 있어서, MTJ 소자를 이용해서 실시할 경우와, 오프 전류가 매우 낮은 트랜지스터인 산화물 반도체를 이용한 트랜지스터를 이용해서 실시하는 경우에 대해, 표 1에 대비를 나타낸다.
스핀트로닉스(MTJ 소자) OS/Si
1) 내열성 퀴리 온도 프로세스 온도 500℃
(신뢰성 150℃)
2) 구동 방식 전류 구동 전압 구동
3) 기입 원리 자성체의 스핀 방향을 바꿈 FET의 온/오프
4) Si LSI 바이폴라 LSI에 적합함
(바이폴라는 고집적화에는 부적합하기 때문에, 고집적화 회로에서는 MOS 쪽이 바람직함. 단, W가 크게 됨)		 MOSLSI에 적합함
5) 오버헤드 큼
(쥬울 열이 크기 때문)		 2~3 자리수 이상 작음
(기생 용량의 충방전)
6) 불휘발성 스핀을 이용 오프 전류가 작은 것을 이용
7) 전하 유지 가능 횟수 무제한 무제한
8) 3D화 어려움(가능하더라도 2층까지) 용이(몇 층이라도 가능)
9) 집적화도(F2) 4F2~15F2 3D화의 적층수로 결정
(상층 OSFET 공정의 프로세스 내열성의 확보가 필요)
10) 재료 자성을 갖는 희토류 OS 재료
11) 비트 코스트 높음 낮음
(OS를 구성하는 재료에 따라서는 (In 등), 다소 코스트가 높아질 가능성도 있음)
12) 자계 내성 약함 강함
표 1로부터 알 수 있는 바와 같이, MTJ 소자는 전류 구동이며, 자성의 스핀 방향을 변화시킴으로써 전위의 입력 또는 유지를 행한다. 한편, 산화물 반도체를 이용한 트랜지스터는 전압 구동이며, 해당 트랜지스터의 온 상태와 오프 상태의 절환에 의해 전위의 입력 또는 유지를 행한다.
또한, 이론적으로는, MTJ 소자를 이용해서 실시할 경우도, 산화물 반도체를 이용한 트랜지스터를 이용해서 실시할 경우도, 무제한(횟수적으로)으로 불휘발성을 발휘할 수 있다.
MTJ 소자는 자성 재료를 사용하기 위해서 퀴리 온도 이상으로 하면 자성을 잃어버리고 마는 결점이 있다. 또한，MTJ 소자는 전류 구동이기 때문에, 실리콘의 바이폴라 디바이스와 성질이 잘 맞지만, 바이폴라 디바이스는 집적화에 부적합하다. 그리고, MTJ 소자는 기입 전류가 미소라고는 해도, 집적화함으로써 소비 전력이 증대해버리는 문제가 있다.
반도체 장치의 고집적화를 실현하기 위해서는, 다양한 소자를 적층해서 입체적으로 집적화하는 방법이 이용된다. MTJ 소자를 이용하는 반도체 장치는 입체적으로 집적화하는 것이 어렵다. 한편, 산화물 반도체를 이용한 트랜지스터를 갖는 반도체 장치는, 적층해서 입체적으로 집적화하는 것에 적절하다.
원리적으로 MTJ 소자는 자계 내성에 약하여 강자계에 노출되면 스핀의 방향이 틀려지기 쉽다. 또한，MTJ 소자에 이용하는 자성체의 나노 스케일화에 의해 생기는 자화 요동을 제어할 필요가 있다.
또한，MTJ 소자는 희토류 원소를 사용하기 때문에, 금속 오염을 싫어하는 실리콘 반도체의 프로세스에 끼워 넣으려면 상당한 주의를 요한다. MTJ 소자는 1 소자당 재료 코스트면에서 보아도 비싸다고 생각된다.
한편, 산화물 반도체를 이용한 트랜지스터는, 채널을 형성하는 반도체 재료가 금속 산화물인 것 이외에는, 소자 구조나 동작 원리가 실리콘 MOSFET와 마찬가지이다. 또한, 산화물 반도체를 이용한 트랜지스터는 자계의 영향을 받지 않고, 자계에 의한 오동작도 생길 수 없다는 특질을 갖는다. 이것으로부터, 본 발명의 일 양태인 반도체 장치는, MTJ 소자를 이용해서 불휘발성을 실현하는 반도체 장치보다 자계 내성이 우수하다. 또한, 본 발명의 일 양태인 반도체 장치는 실리콘 집적 회로와 매우 정합성이 좋다고 할 수 있다.
이상으로부터, 불휘발성의 반도체 장치를 실시하기 위해서는, 오프 전류가 매우 낮은 트랜지스터, 특히 산화물 반도체를 이용한 트랜지스터로 실시하는 것이 바람직하다.
또한, 본 실시 형태의 내용 또는 그 내용의 일부는, 다른 실시 형태의 내용 혹은 그 내용의 일부와 자유롭게 조합하는 것이 가능하다.
10 논리 회로
11 입력 단자
12 입력 단자
13 출력 단자
14 주요 논리 회로부
15 트랜지스터
16 트랜지스터
17 트랜지스터
18 트랜지스터
19 트랜지스터
20 논리 회로
30 논리 회로
40 논리 회로
50 논리 회로
51 n채널형 트랜지스터
54 n채널형 트랜지스터
55 논리 회로
58 p채널형 트랜지스터
59 n채널형 트랜지스터
100 논리 회로
110 논리 회로
120 논리 회로
130 논리 회로
101 n채널형 트랜지스터
102 n채널형 트랜지스터
103 n채널형 트랜지스터
104 n채널형 트랜지스터
105 p채널형 트랜지스터
106 p채널형 트랜지스터
107 n채널형 트랜지스터
200 논리 회로
210 논리 회로
220 논리 회로
230 논리 회로
201 n채널형 트랜지스터
202 n채널형 트랜지스터
203 n채널형 트랜지스터
204 n채널형 트랜지스터
205 p채널형 트랜지스터
206 p채널형 트랜지스터
207 n채널형 트랜지스터
300 논리 회로
310 논리 회로
301 n채널형 트랜지스터
302 n채널형 트랜지스터
303 n채널형 트랜지스터
304 n채널형 트랜지스터
305 p채널형 트랜지스터
306 p채널형 트랜지스터
308 n채널형 트랜지스터
309 p채널형 트랜지스터
400 논리 회로
410 논리 회로
401 n채널형 트랜지스터
402 n채널형 트랜지스터
403 n채널형 트랜지스터
404 n채널형 트랜지스터
405 p채널형 트랜지스터
406 p채널형 트랜지스터
408 n채널형 트랜지스터
409 p채널형 트랜지스터
500 논리 회로
501 n채널형 트랜지스터
502 n채널형 트랜지스터
503 n채널형 트랜지스터
504 n채널형 트랜지스터
505 p채널형 트랜지스터
506 p채널형 트랜지스터
507 p채널형 트랜지스터
508 p채널형 트랜지스터
509 n채널형 트랜지스터
510 n채널형 트랜지스터
511 n채널형 트랜지스터
512 n채널형 트랜지스터
513 n채널형 트랜지스터
514 n채널형 트랜지스터
520 논리 회로
600 논리 회로
601 n채널형 트랜지스터
602 n채널형 트랜지스터
603 n채널형 트랜지스터
604 n채널형 트랜지스터
605 p채널형 트랜지스터
606 p채널형 트랜지스터
607 n채널형 트랜지스터
608 n채널형 트랜지스터
609 p채널형 트랜지스터
610 p채널형 트랜지스터
611 p채널형 트랜지스터
612 p채널형 트랜지스터
613 n채널형 트랜지스터
614 n채널형 트랜지스터
620 논리 회로
700 반도체 기판
701 고농도 불순물 영역
702 저농도 불순물 영역
703 게이트 절연막
704 게이트 전극
705 층간 절연막
710 트랜지스터
711 산화물 반도체층
712a 소스 전극
712b 드레인 전극
713 게이트 절연막
714 게이트 전극
1010 기초 절연물
1020 매립 절연물
1030a 반도체 영역
1030b 반도체 영역
1030c 반도체 영역
1040 게이트 절연물
1050 게이트
1060a 측벽 절연물
1060b 측벽 절연물
1070 절연물
1080a 소스
1080b 드레인

Claims (25)

  1. 삭제
  2. 삭제
  3. 논리 회로로서,
    제1 입력 단자;
    출력 단자; 및
    주요 논리 회로부
    를 포함하고,
    상기 주요 논리 회로부는,
    제1 산화물 반도체층을 포함하는 제1 트랜지스터; 및
    제2 산화물 반도체층을 포함하는 제2 트랜지스터
    를 포함하고,
    상기 제1 입력 단자는 상기 주요 논리 회로부에 전기적으로 접속되고,
    상기 제1 트랜지스터의 소스 및 드레인 중 한쪽은 제1 전원 전위선에 전기적으로 접속되고,
    상기 제2 트랜지스터의 소스 및 드레인 중 한쪽은 제2 전원 전위선에 전기적으로 접속되고,
    상기 제1 트랜지스터의 상기 소스 및 상기 드레인 중 다른 쪽, 상기 제2 트랜지스터의 상기 소스 및 상기 드레인 중 다른 쪽 및 상기 출력 단자는 서로 전기적으로 접속되는, 논리 회로.
  4. 제3항에 있어서,
    상기 제1 트랜지스터의 상기 소스 및 상기 드레인 중 상기 다른 쪽을 포함하는 노드는 상기 제1 트랜지스터 및 상기 제2 트랜지스터가 오프 상태인 경우 플로팅 상태가 되는, 논리 회로.
  5. 제3항에 있어서,
    상기 논리 회로는 저전위 입력 신호가 상기 제1 입력 단자에 입력되는 경우 고전위측 전원 전위를 출력하고,
    상기 논리 회로는 고전위 입력 신호가 상기 제1 입력 단자에 입력되는 경우 저전위측 전원 전위를 출력하는, 논리 회로.
  6. 제3항에 있어서,
    상기 주요 논리 회로부는 NOT 회로인, 논리 회로.
  7. 제3항에 있어서,
    상기 주요 논리 회로부에 전기적으로 접속된 제2 입력 단자를 더 포함하는, 논리 회로.
  8. 제7항에 있어서,
    상기 논리 회로는 저전위 입력 신호가 상기 제1 입력 단자 및 상기 제2 입력 단자 중 적어도 하나에 입력되는 경우 고전위측 전원 전위를 출력하고,
    상기 논리 회로는 고전위 입력 신호가 상기 제1 입력 단자 및 상기 제2 입력 단자에 입력되는 경우 저전위측 전원 전위를 출력하는, 논리 회로.
  9. 제7항에 있어서,
    상기 논리 회로는 저전위 입력 신호가 상기 제1 입력 단자 및 상기 제2 입력 단자에 입력되는 경우 고전위측 전원 전위를 출력하고,
    상기 논리 회로는 고전위 입력 신호가 상기 제1 입력 단자 및 상기 제2 입력 단자 중 적어도 하나에 입력되는 경우 저전위측 전원 전위를 출력하는, 논리 회로.
  10. 제7항에 있어서,
    상기 논리 회로는 고전위 입력 신호가 상기 제1 입력 단자 및 상기 제2 입력 단자에 입력되는 경우 고전위측 전원 전위를 출력하고,
    상기 논리 회로는 저전위 입력 신호가 상기 제1 입력 단자 및 상기 제2 입력 단자 중 적어도 하나에 입력되는 경우 저전위측 전원 전위를 출력하는, 논리 회로.
  11. 제7항에 있어서,
    상기 논리 회로는 고전위 입력 신호가 상기 제1 입력 단자 및 상기 제2 입력 단자 중 적어도 하나에 입력되는 경우 고전위측 전원 전위를 출력하고,
    상기 논리 회로는 저전위 입력 신호가 상기 제1 입력 단자 및 상기 제2 입력 단자에 입력되는 경우 저전위측 전원 전위를 출력하는, 논리 회로.
  12. 제7항에 있어서,
    상기 논리 회로는 고전위 입력 신호가 상기 제1 입력 단자 또는 상기 제2 입력 단자 중 어느 하나에 입력되는 경우 고전위측 전원 전위를 출력하고,
    상기 논리 회로는 고전위 입력 신호 또는 저전위 입력 신호 중 어느 하나가 상기 제1 입력 단자 및 상기 제2 입력 단자에 입력되는 경우 저전위측 전원 전위를 출력하는, 논리 회로.
  13. 제7항에 있어서,
    상기 논리 회로는 고전위 입력 신호 또는 저전위 입력 신호 중 어느 하나가 상기 제1 입력 단자 및 상기 제2 입력 단자에 입력되는 경우 고전위측 전원 전위를 출력하고,
    상기 논리 회로는 고전위 입력 신호가 상기 제1 입력 단자 또는 상기 제2 입력 단자 중 어느 하나에 입력되는 경우 저전위측 전원 전위를 출력하는, 논리 회로.
  14. 제7항에 있어서,
    상기 주요 논리 회로부는 NAND 회로, NOR 회로, AND 회로, OR 회로, XOR 회로 및 XNOR 회로 중 어느 하나인, 논리 회로.
  15. 제3항 내지 제14항 중 어느 한 항에 있어서,
    상기 제1 트랜지스터 및 상기 제2 트랜지스터 각각은 오프 상태에서의 리크 전류가 채널 폭 1㎛당 1×10-17 A 이하인, 논리 회로.
  16. 제3항 내지 제14항 중 어느 한 항에 있어서,
    상기 제1 산화물 반도체층 및 상기 제2 산화물 반도체층 각각은 인듐, 갈륨 및 아연을 포함하는, 논리 회로.
  17. 삭제
  18. 삭제
  19. 삭제
  20. 삭제
  21. 삭제
  22. 삭제
  23. 삭제
  24. 삭제
  25. 삭제
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