KR101837423B1 - 접합 soi 웨이퍼의 휨을 산출하는 방법, 및 접합 soi 웨이퍼의 제조방법 - Google Patents

접합 soi 웨이퍼의 휨을 산출하는 방법, 및 접합 soi 웨이퍼의 제조방법 Download PDF

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Abstract

본 발명은, 본드 웨이퍼 및 베이스 웨이퍼 중 어느 한쪽 표면, 혹은 그 양쪽 표면에 열산화막을 형성하고, 이 열산화막을 개재하여 상기 본드 웨이퍼와 상기 베이스 웨이퍼를 접합한 후, 상기 본드 웨이퍼를 박막화함으로써, 상기 베이스 웨이퍼 상의 BOX층과, 이 BOX층 상의 SOI층으로 이루어진 구조의 에피택셜 성장용 SOI 웨이퍼를 제작하고, 에피택셜층을 성장시킴으로써 제작되는 접합 SOI 웨이퍼의 휨을 산출하는 방법에 있어서, 상기 에피택셜 성장용 SOI 웨이퍼가 상기 본드 웨이퍼의 도판트 농도와 동일한 도판트 농도를 갖는 실리콘 단결정 웨이퍼라고 가상하고, 이 가상 실리콘 단결정 웨이퍼에 에피택셜 성장을 행했을 때에 발생하는 휨(A)을 산출하고, 상기 에피택셜 성장용 SOI 웨이퍼의 상기 BOX층의 두께에 기인하는 휨(B)을 산출하고, 또한, 상기 접합 전의 베이스 웨이퍼의 휨의 실측값을 휨(C)으로 하고, 이들 휨의 총합(A+B+C)을, 상기 접합 SOI 웨이퍼의 휨으로서 산출하는 것을 특징으로 하는 접합 SOI 웨이퍼의 휨을 산출하는 방법이다. 이에 의해, 접합 SOI 웨이퍼의 휨을 미리 산출하는 방법, 나아가, 그 산출방법을 이용함으로써, 원하는 휨을 갖는 접합 SOI 웨이퍼를 제조하는 방법이 제공된다.

Description

접합 SOI 웨이퍼의 휨을 산출하는 방법, 및 접합 SOI 웨이퍼의 제조방법{METHOD FOR CALCULATING WARPING OF BONDED SOI WAFER AND METHOD FOR MANUFACTURING BONDED SOI WAFER}
본 발명은, 접합 SOI 웨이퍼의 휨을 산출하는 방법, 및 그 산출방법을 이용한 접합 SOI 웨이퍼의 제조방법에 관한 것이다.
반도체 소자용 웨이퍼 중 하나로서, 절연막인 실리콘 산화막 상에 실리콘층을 형성한 SOI(Silicon On Insulator) 웨이퍼가 있다. 이 SOI 웨이퍼는, 디바이스 제작 영역이 되는 기판 표층부의 실리콘층(이하, SOI층이라고도 함)이 매립 산화막층(BOX층)에 의해 기판 내부와 전기적으로 분리되어 있으므로, 기생용량이 작고, 내방사성 능력이 높다는 등의 특징을 갖는다. 이에 따라, 고속·저소비 전력 동작, 소프트 에러 방지 등의 효과가 기대되어, 고성능 반도체 소자용 기판으로서 유망시되고 있다.
이 SOI 웨이퍼를 제조하는 대표적인 방법으로서, 웨이퍼 접합법이나 SIMOX법을 들 수 있다.
웨이퍼 접합법은, 예를 들어 2매의 실리콘 단결정 웨이퍼 중 적어도 한쪽 표면에 열산화막을 형성한 후, 이 형성한 열산화막을 개재하여 2매의 웨이퍼를 밀착시켜, 결합 열처리를 실시함으로써 결합력을 높이고, 그 후에 다른쪽 웨이퍼(SOI층을 형성하는 웨이퍼(이하, 본드 웨이퍼))를 경면 연마 등에 의해 박막화함으로써 SOI 웨이퍼를 제조하는 방법이다. 또한, 이 박막화 방법으로는, 본드 웨이퍼를 원하는 두께까지 연삭, 연마하는 방법이나, 미리 본드 웨이퍼의 내부에 수소이온 또는 희가스이온 중 적어도 1종류를 주입하여 이온주입층을 형성해 두고, 접합 후에 이온주입층에 있어서 본드 웨이퍼를 박리하는 방법 등이 있으며, 후자를 이용한 웨이퍼 접합법은, 일반적으로 이온주입 박리법이라 불리고 있다.
한편, SIMOX법은, 단결정 실리콘 기판의 내부에 산소를 이온주입하고, 그 후에 고온열처리(산화막 형성 열처리)를 행해 주입한 산소와 실리콘을 반응시켜 BOX층을 형성함으로써 SOI 기판을 제조하는 방법이다.
상기 대표적인 2가지 수법 중, 웨이퍼 접합법은, 제작되는 SOI층이나 BOX층의 두께를 자유롭게 설정할 수 있다는 우위성이 있으므로, 다양한 디바이스 용도에 적용 가능하다.
특히, 웨이퍼 접합법 중 하나인 이온주입 박리법은, 상기 우위성에 더하여, 더욱 우수한 막두께 균일성을 갖는 특징이 있으므로, 웨이퍼 전체면에서 안정된 디바이스 특성을 얻을 수 있다. 그러나, SOI층의 두께가 수μm로 두꺼워지면, 이온주입기의 최대 가속전압의 제한으로부터, 이온주입 박리법만으로는 대응할 수가 없게 된다. 이를 해결하는 방법으로서, 이온주입 박리법으로 제작한 접합 웨이퍼의 표면에 에피택셜 성장을 행하는 방법이 있다(특허문헌 1). 이 방법을 이용함으로써, SOI층의 두께를 수μm로 자유롭게 두껍게 설정할 수 있음과 동시에, 연삭·연마법에 의한 접합 웨이퍼에서 없을 수 없는, 높은 SOI층 두께의 균일성을 얻을 수 있다.
한편, 접합 SOI 웨이퍼에 있어서, 디바이스 구조상의 요구로부터, 저저항률(0.1Ωcm 이하)의 SOI층을 시드층으로 하여 그 위에 통상 저항률(1~20Ωcm 정도)의 에피택셜층을 형성한 SOI 웨이퍼가 필요해지게 되는 경우가 있다.
그런데, 접합 SOI 웨이퍼는, 그 단면 구조에 기인하여 SOI층측이 볼록형상으로 휜다고 알려져 있다. 이 휨이 커지면, 디바이스 제조 프로세스의 포토리소 공정 등에 있어서 불량의 원인이 된다. 이에, 이 접합 SOI 웨이퍼의 휨을 억제하기 위하여, 특허문헌 2, 특허문헌 3에서는, 접합 전의 베이스 웨이퍼에, 접합면 측이 오목형상이 되는 휨을 미리 형성해 두는 것이 기재되어 있다.
또한, 특허문헌 4에는, 연마에 의해 박막화하여 제작된 접합 SOI 웨이퍼의 베이스 웨이퍼의 상하면(접합면측과 이면측)의 산화막 두께를 조정함으로써, 휨을 저감할 수 있다는 것이 기재되어 있다.
이온주입 박리법으로 접합 SOI 웨이퍼를 제작하는 경우에 있어서도, 그 단면 구조에 기인하여 SOI층측이 볼록형상으로 휘지만, 이온주입 박리법으로 SOI층을 형성하는 경우, 형성되는 SOI층은 1μm 이하(대부분의 경우, 수백nm 이하)의 박막이므로, 특허문헌 4에 기재되어 있는 바와 같이, 베이스 웨이퍼의 상하면(접합면측과 이면측)에 동등한 산화막을 형성함으로써 휨을 충분히 저감할 수 있다.
일본특허공개 2000-30995호 공보 일본특허공개 H03-55822호 공보 일본특허공개 2009-302163호 공보 일본특허공개 H03-250615호 공보
그러나, 이러한 종래의 방법에 의해, 휨을 저감시킨 접합 SOI 웨이퍼를 제조하여도, 이 접합 SOI 웨이퍼의 SOI층의 표면에 에피택셜층을 수μm 정도 형성하면, SOI 웨이퍼가 크게 휘어 버린다는 문제점이 있는 것이 판명되었다. 특히, 저저항률의 SOI층 상에 에피택셜층을 성장시키면 현저하게 휨이 발생하였다.
본 발명은, 상기 문제점을 감안하여 이루어진 것으로서, SOI층/BOX층/베이스 웨이퍼로 이루어진 구조의 에피택셜 성장용 SOI 웨이퍼를 제작하고, 그 후, SOI층의 표면에 에피택셜층을 성장시킴으로써 제작되는 접합 SOI 웨이퍼의 휨을 미리 산출하는 방법을 제공하는 것을 목적으로 하며, 나아가, 그 산출방법을 이용함으로써, 원하는 휨을 갖는 접합 SOI 웨이퍼를 제조하는 방법을 제공하는 것을 목적으로 한다.
상기 과제를 해결하기 위하여, 본 발명은,
실리콘 단결정 웨이퍼로 이루어진 본드 웨이퍼 및 베이스 웨이퍼 중 어느 한쪽 표면, 혹은 그 양쪽 표면에 열산화막을 형성하고, 이 열산화막을 개재하여 상기 본드 웨이퍼와 상기 베이스 웨이퍼를 접합한 후, 상기 본드 웨이퍼를 박막화함으로써, 상기 베이스 웨이퍼 상의 BOX층과, 이 BOX층 상의 SOI층으로 이루어진 구조의 에피택셜 성장용 SOI 웨이퍼를 제작하고, 그 후, 상기 SOI층의 표면에 에피택셜층을 성장시킴으로써 제작되는 접합 SOI 웨이퍼의 휨을 산출하는 방법에 있어서,
상기 에피택셜 성장용 SOI 웨이퍼가 상기 본드 웨이퍼의 도판트 농도와 동일한 도판트 농도를 갖는 실리콘 단결정 웨이퍼라고 가상(假想)하고, 이 가상 실리콘 단결정 웨이퍼에 에피택셜 성장을 행했을 때에 발생하는 휨(A)을 산출하고, 상기 에피택셜 성장용 SOI 웨이퍼의 상기 BOX층의 두께에 기인하는 휨(B)을 산출하고, 또한, 상기 접합 전의 베이스 웨이퍼의 휨의 실측값을 휨(C)으로 하고, 이들 휨의 총합(A+B+C)을, 상기 접합 SOI 웨이퍼의 휨으로서 산출하는 것을 특징으로 하는 접합 SOI 웨이퍼의 휨을 산출하는 방법을 제공한다.
이러한 산출방법에 따르면, 실제의 에피택셜 성장용 SOI 웨이퍼의 제작이나 에피택셜 성장을 행하지 않고 접합 SOI 웨이퍼의 휨을 산출할 수 있다.
이 경우, 상기 에피택셜 성장용 SOI 웨이퍼의 제작은, 이온주입 박리법으로 행할 수 있다.
이온주입 박리법은, 제작되는 SOI층 등의 두께를 자유롭게 설정할 수 있다는 우위성에 더하여, 우수한 막균일성을 갖기 때문에, 다양한 디바이스 용도에 적용되지만, 본 발명은, 이러한 이온주입 박리법에 의해 접합 웨이퍼를 제조하는 경우에 호적하다.
또한, 상기 본드 웨이퍼로서, 도판트가 보론이고, 도판트 농도가 1E18/cm3(1×1018/cm3) 이상 고용한계농도(固溶限界濃度) 이하인 p+형 실리콘 단결정 웨이퍼를 이용할 수 있다.
이러한 본드 웨이퍼를 이용하여 접합 SOI 웨이퍼를 제작하는 경우에, 특히 휨이 발생하기 쉽다는 점에서, 휨을 정확하게 산출할 수 있는 본 발명의 산출방법은 특히 유용하다.
또한 본 발명은, 실리콘 단결정 웨이퍼로 이루어진 본드 웨이퍼 및 베이스 웨이퍼 중 어느 한쪽 표면, 혹은 그 양쪽 표면에 열산화막을 형성하고, 이 열산화막을 개재하여 상기 본드 웨이퍼와 상기 베이스 웨이퍼를 접합한 후, 상기 본드 웨이퍼를 박막화함으로써, 상기 베이스 웨이퍼 상의 BOX층과, 이 BOX층 상의 SOI층으로 이루어진 구조의 에피택셜 성장용 SOI 웨이퍼를 제작하고, 그 후, 상기 SOI층의 표면에 에피택셜층을 성장시키는 접합 SOI 웨이퍼의 제조방법에 있어서,
상기 본 발명의 접합 SOI 웨이퍼의 휨을 산출하는 방법에 의해 산출된 휨이 원하는 값이 되도록, 상기 접합 전의 베이스 웨이퍼의 휨을 조정하는 것을 특징으로 하는 접합 SOI 웨이퍼의 제조방법을 제공한다.
이러한 본 발명의 제조방법에 따르면, 실제의 에피택셜 성장 후에 원하는 휨을 갖는 접합 SOI 웨이퍼가 얻어지도록, 제조 조건을 조정할 수 있으므로, 고성능 반도체 소자용 기판 등으로서 유용한 접합 SOI 웨이퍼를 효율 좋게 제조할 수 있다.
이상 상세히 설명한 바와 같이, 본 발명의 산출방법에 따르면, 에피택셜 성장용 SOI 웨이퍼의 SOI층의 표면에 에피택셜층을 성장시킴으로써 제작되는 접합 SOI 웨이퍼의 휨을, 실제의 제조를 행하는 일 없이 산출할 수 있다. 그러므로, 비용 삭감이나 시간 단축 등이 가능하고, 공업적으로 우수하다. 또한, SOI 웨이퍼의 사양을 결정하는 경우에도, 호적하게 사용할 수 있다.
또한, 본 발명의 제조방법에 따르면, 본 발명의 산출방법에 의해 산출한 휨을 토대로, 접합 전의 베이스 웨이퍼의 휨을 조정하는 것만으로, 원하는 값의 휨을 갖는 접합 SOI 웨이퍼를, 간편하고 확실하게 제조할 수 있다.
도 1은, 실시예 1에서, 저항률 0.007Ωcm의 본드 웨이퍼를 이용한 경우의 SOI 웨이퍼의 제조방법을 나타내는 도면이다.
이하, 본 발명에 대하여, 보다 상세하게 설명한다.
상기 서술한 바와 같이, 종래의 방법에 의해 휨을 저감시킨 접합 SOI 웨이퍼를 제조하여도, 이 접합 웨이퍼의 SOI층의 표면에 에피택셜층을 퇴적(堆積)한 경우, 에피택셜층을 형성하기 전의 SOI 웨이퍼의 휨이 작은데도 불구하고, 에피택셜층 형성 후에 SOI 웨이퍼가 크게 휘어져 버린다는 문제점이 있는 것을 본 발명자들은 발견하였다.
이에 이러한 문제점을 해결하기 위하여, 본 발명자들은, 보론을 도판트로 하고, 저항률이 상이한 p+형(저항률 0.1Ωcm 이하, 특히 0.01Ωcm 이하) 박막 SOI층을 갖는 에피택셜 성장용 SOI 웨이퍼를 이온주입 박리법에 의해 제작하고, SOI층을 시드층으로 하여 각각 에피택셜층을 성장한 것을 이용하여, 더욱 상세하게 조사(調査)하였다. 그 결과, 특히, 에피택셜층의 저항률이 시드층인 SOI층보다 높은 저항률(0.1Ωcm보다 높은 저항률, 특히 1Ωcm 이상)의 경우에, SOI층측이 볼록형상이 되도록 휘는 것을 발견하였다.
일반적으로, SOI 웨이퍼가 아닌 통상의 실리콘 단결정 웨이퍼에 에피택셜층을 형성하는 경우, 에피택셜 성장용 실리콘 웨이퍼에 있어서의 저항값과 에피택셜층에 있어서의 저항값이 상이하면, 휨이 발생하는 것에 대해서는 종래부터 알려졌었던 현상이다(특허문헌 3 등).
그러나, 접합 SOI 웨이퍼의 경우, SOI층 상에 수μm의 에피택셜층을 형성한 것만으로 SOI층측이 볼록형상이 되는 방향으로 크게 휘어져 버리는 것은, 당업자라 해도 예측하지 못했던 현상이었다.
본 발명자들의 조사에 따르면, 이온주입 박리법으로 제작한 SOI 웨이퍼의 경우, p+형 박막 SOI층의 표면에 에피택셜 성장을 행함으로써 휨이 커지는 현상은, 격자상수가 작은 p+형 박막 SOI층(시드층) 위에, 그것보다 격자상수가 큰 에피택셜층을 성장시키는 것에 기인하는 것임을 알 수 있었다.
이온주입 박리법으로 제작된 p+형의 SOI층은 수백nm 정도(혹은 그 이하)의 박막이고, 그 하부에는 동일한 정도의 두께의 실리콘 산화막 등의 절연막을 개재하여, SOI층의 1000배 이상의 두께를 갖는 베이스 웨이퍼(통상 저항률)가 존재하지만, p+형 박막 SOI층/절연막층/베이스 웨이퍼의 각 계면은 강하게 결합되어 있기 때문에, 마치 웨이퍼 전체가 p+형의 실리콘 단결정 웨이퍼(p+형 웨이퍼)와 동등하다고 볼 수 있게 되어, SOI구조가 아닌 통상의 실리콘 단결정 웨이퍼에 에피택셜층을 형성하는 경우와 마찬가지로, p+형 박막 SOI층과 에피택셜층의 저항률이 상이하면, 휨이 발생하는 것이라 생각된다.
이상과 같이, 보론을 도판트로 하는 p+형 박막 SOI층의 표면에, 낮은 도판트 농도의 에피택셜 성장을 행함으로써 휨이 커지는 현상은, 시드층인 SOI층과 에피택셜층 사이의 도판트 농도차에 기인하는 격자상수가 다른 것에 원인이 있다. 따라서, 보론 이외의 도판트인 경우나, 이온주입 박리법 이외의 방법으로 에피택셜 성장용 SOI 웨이퍼를 제작한 경우이더라도, SOI층과 에피택셜층 사이의 격자상수가 다르다면, 마찬가지로 휨을 발생시킨다는 것을 알 수 있었다.
이에, 본 발명자들은, SOI층의 표면에 에피택셜층을 성장시킴으로써 제작되는 접합 SOI 웨이퍼의 휨을, 실제의 에피택셜 성장용 SOI 웨이퍼의 제작이나 에피택셜 성장을 행하지 않고 예측할 수 있다면, 실제의 에피택셜 성장 후에, 원하는 휨을 갖는 접합 SOI 웨이퍼가 얻어지도록 제조 조건을 조정할 수 있지는 않을까라고 생각하여, 예의 검토하였다.
그 결과, 에피택셜 성장용 SOI 웨이퍼를, 그 SOI층을 형성한 본드 웨이퍼의 도판트 농도와 동일한 도판트 농도를 갖는 실리콘 단결정 웨이퍼라고 가상하고, 그 가상 실리콘 단결정 웨이퍼에 에피택셜 성장을 행했을 때에 발생하는 휨을 산출한다면, 에피택셜 성장 후의 접합 SOI 웨이퍼의 휨을 추정할 수 있는 것을 발견하여, 본 발명의 산출방법 및 제조방법을 완성시켰다.
이하, 본 발명에 대하여 더욱 상세하게 설명하나, 본 발명은 이것으로 한정되는 것은 아니다.
본 발명은, 실리콘 단결정 웨이퍼로 이루어진 본드 웨이퍼 및 베이스 웨이퍼 중 어느 한쪽 표면, 혹은 그 양쪽 표면에 열산화막을 형성하고, 이 열산화막을 개재하여 상기 본드 웨이퍼와 상기 베이스 웨이퍼를 접합한 후, 상기 본드 웨이퍼를 박막화함으로써, 상기 베이스 웨이퍼 상의 BOX층과, 이 BOX층 상의 SOI층으로 이루어진 구조의 에피택셜 성장용 SOI 웨이퍼를 제작하고, 그 후, 상기 SOI층의 표면에 에피택셜층을 성장시킴으로써 제작되는 접합 SOI 웨이퍼의 휨을 산출하는 방법에 있어서, 상기 에피택셜 성장용 SOI 웨이퍼가 상기 본드 웨이퍼의 도판트 농도와 동일한 도판트 농도를 갖는 실리콘 단결정 웨이퍼라고 가상하고, 이 가상 실리콘 단결정 웨이퍼에 에피택셜 성장을 행했을 때에 발생하는 휨(A)을 산출하고, 상기 에피택셜 성장용 SOI 웨이퍼의 상기 BOX층의 두께에 기인하는 휨(B)을 산출하고, 또한, 상기 접합 전의 베이스 웨이퍼의 휨의 실측값을 휨(C)으로 하고, 이들 휨의 총합(A+B+C)을, 상기 접합 SOI 웨이퍼의 휨으로서 산출하는 것을 특징으로 하는 접합 SOI 웨이퍼의 휨을 산출하는 방법이다.
여기서, 에피택셜 성장용 SOI 웨이퍼는, 통상의 방법으로 제작된 것, 예를 들어 이온주입 박리법으로 제작된 것을 이용할 수 있다.
또한, 이때 이용되는 본드 웨이퍼로는, 웨이퍼 전체에 불순물 원자가 도프된 실리콘 단결정 웨이퍼를 이용할 수 있으며, 이러한 실리콘 단결정 웨이퍼로서, 도판트가 보론이고, 도판트 농도가 1E18/cm3 이상인 p+형 실리콘 단결정 웨이퍼를 들 수 있다. 한편, 이 경우, 도판트 농도의 상한값은, 특별히 한정되지 않으나, 예를 들어 도판트의 실리콘 단결정에 대한 고용한계농도 이하로 할 수 있다.
이 경우, 본드 웨이퍼는, 웨이퍼 전체에 균일하게 도판트를 갖는 것만이 아니라, 표면에 에피택셜층을 갖는 등 본드 웨이퍼의 접합하는 표면의 도판트 농도가 벌크부와 상이한 것을 이용할 수도 있다. 이 경우, 본 발명에서의 「본드 웨이퍼의 도판트 농도」란, 접합하는 표면의 도판트 농도를 의미한다.
따라서, 본 발명에서 말하는 본드 웨이퍼의 도판트 농도란, SOI층의 도판트 농도에 일치한다.
[휨(A)의 산출법]
휨(A)은, 에피택셜 성장용 SOI 웨이퍼가 본드 웨이퍼의 도판트 농도와 동일한 도판트 농도를 갖는 실리콘 단결정 웨이퍼라고 가상하고, 이 가상 실리콘 단결정 웨이퍼에 에피택셜 성장을 행했을 때에 발생하는 휨이다.
불순물 농도가 높은 실리콘 단결정 웨이퍼 상에, 어느 한 불순물을 고농도로 도프한 에피택셜층을 형성한 경우를 고려할 때, 결정격자의 부정합에 기인한 에피택셜층 중의 변형률(e)은, 탄성 변형의 범위에서는 다음식(1)과 같이 표시된다.
e=Δa/aSi (1)
여기서, aSi는 실리콘 단결정의 격자상수(5.431Å), Δa는 불순물의 도입에 의해 생긴 격자상수의 변화이다.
또한, 에피택셜층 막두께가 일정할 때에는, 에피택셜층 중의 변형률(e)은, 다음식(2)으로 표시되는 바와 같이, 실리콘 단결정 웨이퍼 중의 불순물 농도(y)에 비례한다.
e=βy (2)
여기서, β는 비례계수이다. 이 β에 대해서는 일반적으로 다음식(3)이 제안되어 있다.
β=(1-r/rSi)·N-1 (3)
여기서, r은 불순물 원자의 공유결합반경, rSi은 실리콘원자의 결합반경(1.17Å), N은 실리콘의 원자밀도(5×1022atoms/cm3)이다.
한편, 주로 불순물 원자(도판트)의 공유결합반경(단위: Å)은 다음과 같다.
B(보론): 0.88, P(인): 1.10, Sb(안티몬): 1.35, As(비소): 1.18
또한, 에피택셜층의 변형률(e)과 웨이퍼의 만곡의 곡률반경(R) 사이에는 다음식(4)의 관계가 있다.
1/R=6t·tS·e/(tS+t)3 (4)
여기서, tS는 기판의 두께, t는 에피택셜층의 두께이다.
곡률반경과 웨이퍼 반경을 안다면, 웨이퍼의 휨(A)은, 다음식(5)에 의해 산출할 수 있다.
A=R-√(R2-W2) (5)
여기서, W는 웨이퍼의 반경이다.
[참고문헌: Sumino Koji 감수 반도체의 결정결함 제어의 과학과 기술 실리콘편(사이언스 포럼 1993년)]
예를 들어, 에피택셜 성장용 SOI 웨이퍼의 본드 웨이퍼로서, 직경 300mm, 저항률 0.005Ωcm(보론 도프), 웨이퍼 두께 775μm의 실리콘 단결정 웨이퍼(W=1.5E5μm, y=2.0E19atoms/cm3, tS=775μm, rSi=1.17Å, r=0.88Å)를 이용하는 경우, 가상 실리콘 단결정 웨이퍼는, 직경 300mm, 저항률 0.005Ωcm(보론 도프), 웨이퍼 두께 775μm의 실리콘 단결정 웨이퍼(W=1.5E5μm, y=2.0E19atoms/cm3, tS=775μm, rSi=1.17Å, r=0.88Å)이고, 저항률 10Ωcm, 막두께 3.4μm의 에피택셜층(t=3.4μm)을 형성했을 때의 휨(A)은, 이하와 같이, 37.4μm로 산출된다.
β=(1-r/rSi)·N-1=(1-0.88/1.17)/5E22=4.96E-24
e=βy=4.96E-24×2.0E19 = 9.91E-5
1/R=6t·tS·e/(tS+t)3=6×3.4×775×9.91E-5/(775+3.4)3=3.32E-9
R=3.01E8
A=R-√(R2-W2)=3.01E8-√((3.01E8)2-(1.5E5)2)=37.4(μm)
[휨(B)의 산출법]
휨(B)은, 에피택셜 성장용 SOI 웨이퍼의 BOX층의 두께에 기인하는 휨으로서, 이 휨(B)은, 웨이퍼 직경과 BOX층 두께에 강하게 의존하는 것을 경험적으로 알고 있다.
즉, 웨이퍼 직경과 제작하는 BOX층 두께를 알고 있다면, 실제의 에피택셜 성장용 SOI 웨이퍼의 제작을 행하지 않고, 휨(B)을 산출할 수 있다.
예를 들어, 직경 300mm SOI 웨이퍼(베이스 웨이퍼 두께: 775μm)의 휨(B)(μm)은, 실험 데이터에 기초하여 산출한 다음식으로 주어진다.
B=174tb+15.2
여기서, tb(μm)는 BOX층 두께이다.
또한, 직경 200mm SOI 웨이퍼(베이스 웨이퍼 두께: 725μm)의 경우의 휨(B)(μm)은, 경험칙으로서,
B=100tb
으로 주어지는 것을 알 수 있다.
이때, SOI층 두께는, 그 두께가 얇으면, 휨에 영향을 주지 않는 것을 알 수 있다.
하기에, 직경 300mm 웨이퍼에서, SOI층 두께를 변경했을 때의 휨 데이터(실측값)를 나타낸다.
[표 1]
Figure 112014029606013-pct00001

이처럼, SOI층 두께를 변화시켜도, 휨은 거의 변화가 없다.
한편, 위 표는 SOI층 두께가 300nm 정도까지의 데이터이지만, 이온주입 박리법으로 통상 제작되는 정도의 두께(1μm 정도 이하)라면, SOI층 두께는 휨에 거의 영향을 주지 않는다.
[휨(C)의 측정]
휨(C)은, 에피택셜 성장용 SOI 웨이퍼를 제작할 때, 구체적으로는, 본드 웨이퍼와의 접합 전의, 베이스 웨이퍼의 휨의 실측값이다.
휨(C)의 측정방법은 특별히 한정되지 않고, 예를 들어 휨 측정기(예를 들어, ADE사제 AFS)에 의해 측정하고, 휨의 크기(μm)와 휨의 방향(오목, 볼록)을 구할 수 있다.
한편, 베이스 웨이퍼의 휨 측정은 각 웨이퍼마다 측정할 수도 있으나, 동일한 가공 조건으로 제작된 베이스 웨이퍼라면 웨이퍼간의 차이는 작으므로, 1매부터 여러매 정도를 골라내어 측정하고, 그 평균값을 베이스 웨이퍼의 휨(C)으로 할 수도 있다.
[휨의 총합(A+B+C)의 산출]
상기와 같이 구한 A, B, C의 총합을 산출함으로써, 에피택셜 성장 후의 접합 SOI 웨이퍼의 휨(크기, 방향)을 구할 수 있다.
이상과 같이 하여 구한 에피택셜 성장 후의 접합 SOI 웨이퍼의 휨을 토대로, 본 발명은, 실리콘 단결정 웨이퍼로 이루어진 본드 웨이퍼 및 베이스 웨이퍼 중 어느 한쪽 표면, 혹은 그 양쪽 표면에 열산화막을 형성하고, 이 열산화막을 개재하여 상기 본드 웨이퍼와 상기 베이스 웨이퍼를 접합한 후, 상기 본드 웨이퍼를 박막화함으로써, 상기 베이스 웨이퍼 상의 BOX층과, 이 BOX층 상의 SOI층으로 이루어진 구조의 에피택셜 성장용 SOI 웨이퍼를 제작하고, 그 후, 상기 SOI층의 표면에 에피택셜층을 성장시키는 접합 SOI 웨이퍼의 제조방법에 있어서, 상기 본 발명의 접합 SOI 웨이퍼의 휨을 산출하는 방법에 의해 산출된 휨이 원하는 값이 되도록, 상기 접합 전의 베이스 웨이퍼의 휨을 조정하는 것을 특징으로 하는 접합 SOI 웨이퍼의 제조방법을 제공한다.
즉, 본 발명의 산출방법에 의해 산출한 휨이 원하는 값(SOI 웨이퍼의 사양에 따라 결정됨)이 되도록 조정하기 위해서는, 베이스 웨이퍼의 휨(C)의 값을 조정함으로써 실현할 수 있다. SOI층의 도판트 농도(본드 웨이퍼의 도판트 농도)나 BOX층의 두께는, 사양에 따라 결정되어 변경이 되지 않으므로, 미리 이용하는 베이스 웨이퍼의 휨을 조정한다. 여기에는, 접합 전의 베이스 웨이퍼로서, 필요한 휨을 갖는 베이스 웨이퍼(예를 들어, 접합면이 오목형상을 갖는 웨이퍼)를 준비한다. 이러한 형상의 베이스 웨이퍼는, 실리콘 단결정 잉곳으로부터 웨이퍼의 절단편(切り出し方)을 조정하거나, 접합면과는 반대측 면에만 열산화막을 남기거나 함으로써 얻을 수 있다.
실시예
이하, 실시예를 들어 본 발명을 보다 구체적으로 설명하나, 본 발명은 이것으로 한정되는 것은 아니다.
(실시예 1) 본드 웨이퍼의 도판트: B
하기 표 2에 나타내는 제조 조건으로 접합 SOI 웨이퍼를 제조하는 것을 상정하여, 휨(A 및 B)을 산출하고, 베이스 웨이퍼의 휨의 실측값(휨(C))과의 총합에 의해, 접합 SOI 웨이퍼의 휨을 산출하였다. 결과를 표 3에 나타낸다.
[제조 조건]
[표 2]
Figure 112014029606013-pct00002

[휨 산출 결과]
[표 3]
Figure 112014029606013-pct00003

[실측값에 의한 확인]
저항률 0.007Ωcm와 0.006Ωcm의 본드 웨이퍼를 이용하여, 상기 제조 조건으로 에피택셜 성장까지 행한 접합 SOI 웨이퍼를 제조하고, 휨을 측정한 결과, 휨의 크기는 각각 65μm, 70μm, 휨의 방향은 모두 SOI층 측이 볼록(양의 값)으로, 상기 산출 결과와 잘 일치하고 있었다.
[원하는 휨을 갖는 SOI 웨이퍼의 제조](도 1 참조)
저항률 0.007Ωcm와 0.006Ωcm의 본드 웨이퍼(1)를 이용하고, 에피택셜 성장 후의 휨이 20μm 이하이고 SOI층 측이 볼록형상인 접합 SOI 웨이퍼를 제작하기 위하여, 접합 전의 휨이 -55μm인 베이스 웨이퍼(2)(접합면 측이 오목)를 이용한 것을 제외하고는, 상기와 동일한 제조 조건으로 에피택셜 성장까지 행한 접합 SOI 웨이퍼를 제조하였다.
그 결과, 제조된 접합 SOI 웨이퍼(3)의 휨의 크기는 각각 10μm, 15μm, 휨의 방향은 모두 SOI층 측이 볼록(양의 값)으로, 원하는 휨(20μm 이하, 볼록형상)을 갖는 SOI 웨이퍼가 얻어지는 것을 확인하였다.
(실시예 2) 본드 웨이퍼의 도판트: P
하기 표 4에 나타내는 제조 조건으로 접합 SOI 웨이퍼를 제조하는 것을 상정하여, 휨(A, B)을 산출하고, 베이스 웨이퍼의 휨의 실측값(휨(C))과의 총합에 의해, 접합 SOI 웨이퍼의 휨을 산출하였다. 결과를 표 5에 나타낸다.
[제조 조건]
[표 4]
Figure 112014029606013-pct00004

[휨 산출 결과]
[표 5]
Figure 112014029606013-pct00005

[실측값에 의한 확인]
저항률 0.005Ωcm의 본드 웨이퍼를 이용하여, 상기 제조 조건으로 에피택셜 성장까지 행한 접합 SOI 웨이퍼를 제조하고, 휨을 측정한 결과, 휨의 크기는 46μm, 휨의 방향은 SOI층 측이 볼록(양의 값)으로, 상기 산출 결과와 잘 일치하고 있었다.
P에서는, 도판트에 의한 휨(A)의 영향은 작고, BOX층 두께의 휨(B)의 영향이 큰 것을 알 수 있었다.
[원하는 휨을 갖는 SOI 웨이퍼의 제조]
저항률 0.005Ωcm의 본드 웨이퍼를 이용하고, 에피택셜 성장 후의 휨이 20μm 이하이고 SOI층 측이 볼록형상인 접합 SOI 웨이퍼를 제조하기 위하여, 접합 전의 휨이 -32μm인 베이스 웨이퍼(접합면 측이 오목)를 이용한 것을 제외하고는, 상기와 동일한 제조 조건으로 에피택셜 성장까지 행한 접합 SOI 웨이퍼를 제조하였다.
그 결과, 제조된 접합 SOI 웨이퍼의 휨의 크기는 15μm, 휨의 방향은 SOI층 측이 볼록(양의 값)으로, 원하는 휨(20μm 이하, 볼록형상)을 갖는 SOI 웨이퍼가 얻어지는 것을 확인하였다.
(실시예 3) 본드 웨이퍼의 도판트: Sb
하기 표 6에 나타내는 제조 조건으로 접합 SOI 웨이퍼를 제조하는 것을 상정하여, 휨(A, B)를 산출하고, 베이스 웨이퍼의 휨의 실측값(휨(C))과의 총합에 의해, 접합 SOI 웨이퍼의 휨을 산출하였다. 결과를 표 7에 나타낸다.
[제조 조건]
[표 6]
Figure 112014029606013-pct00006

[휨 산출 결과]
[표 7]
Figure 112014029606013-pct00007

[실측값에 의한 확인]
저항률 0.01Ωcm의 본드 웨이퍼를 이용하여, 상기 제조 조건으로 에피택셜 성장까지 행한 접합 SOI 웨이퍼를 제조하고, 휨을 측정한 결과, 휨의 크기는 33μm, 휨의 방향은 SOI층 측이 볼록(양의 값)으로, 상기 산출 결과와 잘 일치하고 있었다.
Sb의 경우, 도판트에 의한 휨(A)은 오목(음의 값)했었지만, BOX 두께에 의한 휨(B)이 볼록(양의 값)으로 컸으므로, 전체적으로, SOI층 측이 볼록(양의 값)하게 휘어 있었다.
[원하는 휨을 갖는 SOI 웨이퍼의 제조]
저항률 0.01Ωcm의 본드 웨이퍼를 이용하고, 에피택셜 성장 후의 휨이 20μm 이하이고 SOI층 측이 볼록형상인 접합 SOI 웨이퍼를 제조하기 위하여, 접합 전의 휨이 -20μm인 베이스 웨이퍼(접합면 측이 오목)를 이용한 것을 제외하고는, 상기와 동일한 제조 조건으로 에피택셜 성장까지 행한 접합 SOI 웨이퍼를 제조하였다.
그 결과, 제조된 접합 SOI 웨이퍼의 휨의 크기는 15μm, 휨의 방향은 SOI층 측이 볼록(양의 값)으로, 원하는 휨(20μm 이하, 볼록형상)을 갖는 SOI 웨이퍼가 얻어지는 것을 확인하였다.
(실시예 4) 본드 웨이퍼의 도판트: As
하기 표 8에 나타내는 제조 조건으로 접합 SOI 웨이퍼를 제조하는 것을 상정하여, 휨(A, B)를 산출하고, 베이스 웨이퍼의 휨의 실측값(휨(C))과의 총합에 의해, 접합 SOI 웨이퍼의 휨을 산출하였다. 결과를 표 9에 나타낸다.
[제조 조건]
[표 8]
Figure 112014029606013-pct00008

[휨 산출 결과]
[표 9]
Figure 112014029606013-pct00009

[실측값에 의한 확인]
저항률 0.005Ωcm의 본드 웨이퍼를 이용하여, 상기 제조 조건으로 에피택셜 성장까지 행한 접합 SOI 웨이퍼를 제조하고, 휨을 측정한 결과, 휨의 크기는 39μm, 휨의 방향은 SOI층 측이 볼록(양의 값)으로, 상기 산출 결과와 잘 일치하고 있었다.
As의 경우, 도판트에 의한 휨은 오목(음의 값)했었지만, 그 수치는 매우 작았다. BOX 두께에 의한 휨이 볼록(양의 값)으로 컸으므로, 전체적으로, SOI층 측이 볼록(양의 값)으로 휘어 있었다.
[원하는 휨을 갖는 SOI 웨이퍼의 제조]
저항률 0.005Ωcm의 본드 웨이퍼를 이용하고, 에피택셜 성장 후의 휨이 20μm 이하이고 SOI층 측이 볼록형상인 접합 SOI 웨이퍼를 제조하기 위하여, 접합 전의 휨이 -25μm인 베이스 웨이퍼(접합면 측이 오목)를 이용한 것을 제외하고는, 상기와 동일한 제조 조건으로 에피택셜 성장까지 행한 접합 SOI 웨이퍼를 제조하였다.
그 결과, 제조된 접합 SOI 웨이퍼의 휨의 크기는 15μm, 휨의 방향은 SOI층 측이 볼록(양의 값)으로, 원하는 휨(20μm 이하, 볼록형상)을 갖는 SOI 웨이퍼가 얻어지는 것을 확인하였다.
한편, 본 발명은, 상기 실시형태로 한정되는 것은 아니다. 상기 실시형태는 예시일 뿐으로, 본 발명의 특허청구범위에 기재된 기술적 사상과 실질적으로 동일한 구성을 가지며, 동일한 작용 효과를 나타내는 것이라면, 어떠한 것이어도 본 발명의 기술적 범위에 포함된다.

Claims (5)

  1. 실리콘 단결정 웨이퍼로 이루어진 본드 웨이퍼 및 베이스 웨이퍼 중 어느 한쪽 표면, 혹은 그 양쪽 표면에 열산화막을 형성하고, 이 열산화막을 개재하여 상기 본드 웨이퍼와 상기 베이스 웨이퍼를 접합한 후, 상기 본드 웨이퍼를 박막화함으로써, 상기 베이스 웨이퍼 상의 BOX층과, 이 BOX층 상의 SOI층으로 이루어진 구조의 에피택셜 성장용 SOI 웨이퍼를 제작하고, 그 후, 상기 SOI층의 표면에 에피택셜층을 성장시킴으로써 제작되는 접합 SOI 웨이퍼의 휨을 산출하는 방법에 있어서,
    상기 에피택셜 성장용 SOI 웨이퍼가 상기 본드 웨이퍼의 도판트 농도와 동일한 도판트 농도를 갖는 실리콘 단결정 웨이퍼라고 가상(假想)하고, 이 가상 실리콘 단결정 웨이퍼에 에피택셜 성장을 행했을 때에 발생하는 휨(A)을 산출하고, 상기 에피택셜 성장용 SOI 웨이퍼의 상기 BOX층의 두께에 기인하는 휨(B)을 산출하고, 또한, 상기 접합 전의 베이스 웨이퍼의 휨의 실측값을 휨(C)으로 하고, 이들 휨의 총합(A+B+C)을, 상기 접합 SOI 웨이퍼의 휨으로서 산출하는 것을 특징으로 하는 접합 SOI 웨이퍼의 휨을 산출하는 방법.
  2. 제1항에 있어서,
    상기 에피택셜 성장용 SOI 웨이퍼의 제작을, 이온주입 박리법으로 행하는 것을 특징으로 하는 접합 SOI 웨이퍼의 휨을 산출하는 방법.
  3. 제1항에 있어서,
    상기 본드 웨이퍼로서, 도판트가 보론이고, 도판트 농도가 1E18/cm3 이상 고용한계농도(固溶限界濃度) 이하인 p+형 실리콘 단결정 웨이퍼를 이용하는 것을 특징으로 하는 접합 SOI 웨이퍼의 휨을 산출하는 방법.
  4. 제2항에 있어서,
    상기 본드 웨이퍼로서, 도판트가 보론이고, 도판트 농도가 1E18/cm3 이상 고용한계농도(固溶限界濃度) 이하인 p+형 실리콘 단결정 웨이퍼를 이용하는 것을 특징으로 하는 접합 SOI 웨이퍼의 휨을 산출하는 방법.
  5. 실리콘 단결정 웨이퍼로 이루어진 본드 웨이퍼 및 베이스 웨이퍼 중 어느 한쪽 표면, 혹은 그 양쪽 표면에 열산화막을 형성하고, 이 열산화막을 개재하여 상기 본드 웨이퍼와 상기 베이스 웨이퍼를 접합한 후, 상기 본드 웨이퍼를 박막화함으로써, 상기 베이스 웨이퍼 상의 BOX층과, 이 BOX층 상의 SOI층으로 이루어진 구조의 에피택셜 성장용 SOI 웨이퍼를 제작하고, 그 후, 상기 SOI층의 표면에 에피택셜층을 성장시키는 접합 SOI 웨이퍼의 제조방법에 있어서,
    제1항 내지 제4항 중 어느 한 항에 기재된 접합 SOI 웨이퍼의 휨을 산출하는 방법에 의해 산출된 휨이 원하는 값이 되도록, 상기 접합 전의 베이스 웨이퍼의 휨을 조정하는 것을 특징으로 하는 접합 SOI 웨이퍼의 제조방법.
KR1020147008173A 2011-09-29 2012-08-21 접합 soi 웨이퍼의 휨을 산출하는 방법, 및 접합 soi 웨이퍼의 제조방법 KR101837423B1 (ko)

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