JPH03288483A - ＩｎＡｓホール効果素子 - Google Patents
ＩｎＡｓホール効果素子Info
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- JPH03288483A JPH03288483A JP2088190A JP8819090A JPH03288483A JP H03288483 A JPH03288483 A JP H03288483A JP 2088190 A JP2088190 A JP 2088190A JP 8819090 A JP8819090 A JP 8819090A JP H03288483 A JPH03288483 A JP H03288483A
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N52/00—Hall-effect devices
- H10N52/101—Semiconductor Hall-effect devices
Landscapes
- Hall/Mr Elements (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、抵抗値の温度変化の極めてｙＪ＼さし）新規
な二層構造をもつＩｎＡｓホール効果素子（以、下“”
ＩｎＡｓホール素子“という）に関する。
な二層構造をもつＩｎＡｓホール効果素子（以、下“”
ＩｎＡｓホール素子“という）に関する。
従来、ＩｎＡｓホール素子を作る方法としてるよ、単Ｍ
晶のＩｎＡｓをつくりこれをスライスし、次０で研磨
により清＜シた材料を用いる方法、マイカ基板上に蒸着
したＩｎＡｓ多結晶薄膜を剥離してフェライト等の基板
上に接着したものを用いる方法、ＧａＡｓ基板上に成長
させたＩｎＡｓ薄膜を用いる方法等があった。
晶のＩｎＡｓをつくりこれをスライスし、次０で研磨
により清＜シた材料を用いる方法、マイカ基板上に蒸着
したＩｎＡｓ多結晶薄膜を剥離してフェライト等の基板
上に接着したものを用いる方法、ＧａＡｓ基板上に成長
させたＩｎＡｓ薄膜を用いる方法等があった。
しかし、上に述べた第一の方法では、工業的に一定の厚
さでＩｎＡｓ１膜！膜を製作することや、それを１μｍ
またはそれ以下の厚さにすることが非常に難しく量産に
適していなかった。第二の方法では、ＩｎＡｓ薄膜の厚
さは一定にそろえられるが、薄膜と基板の間に接着剤と
して有機物の絶縁層が形成されるため、１００″Ｃをこ
える高温で動作させるＩｎＡｓホール素子としては好ま
しいものでなかった。
さでＩｎＡｓ１膜！膜を製作することや、それを１μｍ
またはそれ以下の厚さにすることが非常に難しく量産に
適していなかった。第二の方法では、ＩｎＡｓ薄膜の厚
さは一定にそろえられるが、薄膜と基板の間に接着剤と
して有機物の絶縁層が形成されるため、１００″Ｃをこ
える高温で動作させるＩｎＡｓホール素子としては好ま
しいものでなかった。
第三の方法によるものは、ＩｎＡｓ１膜と基板との界面
には有機層のようなものはなく高温度までの使用に耐え
うる。しかしＩｎＡｓと基板とは異種材料であるため、
基板との界面付近のＩｎＡｓ単結晶は基板との格子不整
合のために多くの格子欠陥を有し、かつ結晶格子も乱れ
ていることは知られている９このためＩｎＡｓの薄膜を
ホール素子として利用すると抵抗値の温度変化が大きく
、すなわち６０°Ｃ付近から抵抗値が温度の上昇ととも
に低下してゆく特性をもっている。このためこの材料を
用いたホール素子は１００℃をこえて一定電圧の入力で
使用すると、上述の抵抗値の低下により発熱量が増大し
素子温度が上昇し更に抵抗値を下げるという自己暴走的
なモードが生ずるというホール素子駆動上の大きな欠点
をもっている。したがって１００°Ｃ以上で負である抵
抗値の温度係数をほとんど零もしくは正にすることによ
りこの欠点を改善する必要がある。
には有機層のようなものはなく高温度までの使用に耐え
うる。しかしＩｎＡｓと基板とは異種材料であるため、
基板との界面付近のＩｎＡｓ単結晶は基板との格子不整
合のために多くの格子欠陥を有し、かつ結晶格子も乱れ
ていることは知られている９このためＩｎＡｓの薄膜を
ホール素子として利用すると抵抗値の温度変化が大きく
、すなわち６０°Ｃ付近から抵抗値が温度の上昇ととも
に低下してゆく特性をもっている。このためこの材料を
用いたホール素子は１００℃をこえて一定電圧の入力で
使用すると、上述の抵抗値の低下により発熱量が増大し
素子温度が上昇し更に抵抗値を下げるという自己暴走的
なモードが生ずるというホール素子駆動上の大きな欠点
をもっている。したがって１００°Ｃ以上で負である抵
抗値の温度係数をほとんど零もしくは正にすることによ
りこの欠点を改善する必要がある。
一方キャリアー濃度（ｉｌｔ子濃度）を増やして抵抗値
の温度変化を少なくすることが可能であるが、実用素子
としてキャリアー濃度ｎには上限があり、キャリアー濃
度を大きくすることによってだけでは室温から１００″
Ｃ付近までしか抵抗値の温度変化を少なくすることは期
待できない。なぜならホール素子の駆動条件から決まる
シート抵抗値に上限があるためである。しかも電子濃度
の温度変化のほかに電子移動度の温度変化が１００°Ｃ
以上ではかなり大きく、抵抗値の温度変化を後者が支配
するようになる。このため従来の技術では厚さ１．４μ
ｍ以下のＩｎＡｓ１膜の温度変化を１００℃以上におい
ても小さくする技術は見いだされていない。すなわち実
用的なホール素子を製作するのに好都合の厚さ１．４μ
ｍ以下のＩｎＡｓ薄膜において、１００°Ｃ以上での抵
抗値の温度変化を小さくすることや、温度の上昇にとも
なう抵抗値の低下をなくすことは従来未踏の技術であっ
た。その理由の一つは、このように薄いＩｎＡｓ薄膜を
単純に基板上に形成した場合は、電子移動度の温度変化
はバルクの状態とは異なっており、その温度変化の様子
も十分理解されていないことによる。
の温度変化を少なくすることが可能であるが、実用素子
としてキャリアー濃度ｎには上限があり、キャリアー濃
度を大きくすることによってだけでは室温から１００″
Ｃ付近までしか抵抗値の温度変化を少なくすることは期
待できない。なぜならホール素子の駆動条件から決まる
シート抵抗値に上限があるためである。しかも電子濃度
の温度変化のほかに電子移動度の温度変化が１００°Ｃ
以上ではかなり大きく、抵抗値の温度変化を後者が支配
するようになる。このため従来の技術では厚さ１．４μ
ｍ以下のＩｎＡｓ１膜の温度変化を１００℃以上におい
ても小さくする技術は見いだされていない。すなわち実
用的なホール素子を製作するのに好都合の厚さ１．４μ
ｍ以下のＩｎＡｓ薄膜において、１００°Ｃ以上での抵
抗値の温度変化を小さくすることや、温度の上昇にとも
なう抵抗値の低下をなくすことは従来未踏の技術であっ
た。その理由の一つは、このように薄いＩｎＡｓ薄膜を
単純に基板上に形成した場合は、電子移動度の温度変化
はバルクの状態とは異なっており、その温度変化の様子
も十分理解されていないことによる。
また実用ホール素子の製作において、利用上の便利さや
コストの要求から微小な（０，４１１ｍ角以下の）ホー
ル素子チップを作製しようとすると、消費電力による発
熱が微小な部位に集中する。このため抵抗値の温度変化
をできるだけおさえ、理想的には温度上昇とともに抵抗
値が下がらなくする必要があるが、いまだ実現されてい
ない。
コストの要求から微小な（０，４１１ｍ角以下の）ホー
ル素子チップを作製しようとすると、消費電力による発
熱が微小な部位に集中する。このため抵抗値の温度変化
をできるだけおさえ、理想的には温度上昇とともに抵抗
値が下がらなくする必要があるが、いまだ実現されてい
ない。
本発明は以上に説明した問題点を解消し、１００℃以上
で１５０℃付近の温度まで使用できるＩｎＡｓホール素
子を提供することにある。特にこの素子は抵抗値が温度
とともに低下しない特性をもち、厚さ１．４μｍ以下で
、かつ電子移動度が二層構造を有するＩｎＡｓ薄膜を感
磁部としたＩｎＡｓボール素子である。
で１５０℃付近の温度まで使用できるＩｎＡｓホール素
子を提供することにある。特にこの素子は抵抗値が温度
とともに低下しない特性をもち、厚さ１．４μｍ以下で
、かつ電子移動度が二層構造を有するＩｎＡｓ薄膜を感
磁部としたＩｎＡｓボール素子である。
〔課題を解決するための手段］
このような問題点を解決するために本発明者は、基板上
にエピタキシャル成長させたＩｎＡｓ薄膜に対して、電
子輸送現象の解析と不純物原子のドーピングによる特性
改善を試みた。すなわち基板とＩｎＡｓ層との界面の格
子不整合によって界面に近い部分のＩｎＡｓの格子が乱
れるが、この部分の電気伝導に関する寄与が少なくなる
ような素子構造を検討した。
にエピタキシャル成長させたＩｎＡｓ薄膜に対して、電
子輸送現象の解析と不純物原子のドーピングによる特性
改善を試みた。すなわち基板とＩｎＡｓ層との界面の格
子不整合によって界面に近い部分のＩｎＡｓの格子が乱
れるが、この部分の電気伝導に関する寄与が少なくなる
ような素子構造を検討した。
実際には本発明者はＧａＡｓ上に成長させた厚さ１．４
μｍ以下のＩｎＡｓ１膜Ｉ膜に、ＩｎＡｓのドナー不純
物として作用するＳｉのドープを試みた。その結果、Ｓ
ｉのドープ量の増大とともにＩｎＡｓ１膜中の電子濃度
が当然のこととして大きくなったが、さらに、電子移動
度の値が同一の結晶成長条件にも関わらず電子濃度とと
もに大きくなるという現象（参照第１表）と電子移動度
の温度変化が大きくかわるという現象を見いだした。
μｍ以下のＩｎＡｓ１膜Ｉ膜に、ＩｎＡｓのドナー不純
物として作用するＳｉのドープを試みた。その結果、Ｓ
ｉのドープ量の増大とともにＩｎＡｓ１膜中の電子濃度
が当然のこととして大きくなったが、さらに、電子移動
度の値が同一の結晶成長条件にも関わらず電子濃度とと
もに大きくなるという現象（参照第１表）と電子移動度
の温度変化が大きくかわるという現象を見いだした。
第１表
ＩｎＡｓ１膜ｌ膜の電子濃度と電子移動度の関係膜厚
０．４μ即 ”電子濃度はホール測定から求めた （以下余白） 第２表にＩｎＡｓ中のＳｉがドープされた位置と電子移
動度の関係を示す。
０．４μ即 ”電子濃度はホール測定から求めた （以下余白） 第２表にＩｎＡｓ中のＳｉがドープされた位置と電子移
動度の関係を示す。
第２表
Ｓｔのドープ部位とＩｎＡｓ１１膜の電子移動度の関係
は厚さ方向で電子移動度の値が大きく変化することが明
らかである。つまり、基板との界面近くはＳｉをドーピ
ングしても低い電子移動度を示すが、基板との界面から
ある程度以上離れた部分にＳｉをドープすると大きな電
子移動度を示すことから、ＳｉのドーピングによりＩｎ
Ａｓ薄膜が、高い電子移動度をもつ部分と低い電子移動
度をもつ部分の二層の構造をもつことがわかる。
は厚さ方向で電子移動度の値が大きく変化することが明
らかである。つまり、基板との界面近くはＳｉをドーピ
ングしても低い電子移動度を示すが、基板との界面から
ある程度以上離れた部分にＳｉをドープすると大きな電
子移動度を示すことから、ＳｉのドーピングによりＩｎ
Ａｓ薄膜が、高い電子移動度をもつ部分と低い電子移動
度をもつ部分の二層の構造をもつことがわかる。
第３表
ＳｉをドープしたＩｎＡｓ薄膜の特性と膜厚の関係第２
表によれば、表面近くにＳｉをドープしたＩｎＡｓ薄膜
（阻４）は高い電子移動度を示しており、Ｓｉのドーピ
ングによりＩｎＡｓ１膜の電子移動度が大きく向上して
いることがわかる。一方Ｓｉを基板との界面付近にドー
プした場合（Ｎａ２）は、電子移動度の向上はみられて
いない。さらに、全体に均一にＳｉをドープした場合（
ｋ３）は電子移動度の大きな向上がみられる。このこと
から、ＩｎＡｓ１ｉ膜中Ａ層電子移動度が３．０００ｃ
ｇｎ”／ＶｓのときＢ層の電子移動度を各層内で電子移
動度一定として求めた この事実をさらに確かめるために第３表にはＳｉをドー
プしたＩｎＡｓ薄膜の膜厚と電子移動度の関係及び基板
の界面に近い低い電子移動度部（Ａ層）の電子移動度が
膜厚に関係なく ３．０００ｃｍ”／Ｖｓとしたときの
高い電子移動度部（Ｂ層）の電子移動度を示す。第３表
より、ＳｉをドープしたｒｎＡｓｆｌ［膜の膜厚が厚く
なるにしたがい電子移動度が大きくなることがわかるが
、その値は０．１μｍと０．２μｍの間で急激に変化し
ており、変化量はこのとき最大である。これにより基板
の界面近くは電子移動度が小さく、界面よりはなれた部
分（表面も含む）は電子移動度が極めて大きい構造とな
っていることがわかる。すなわち界面より０．１μ卸ま
では電子移動度の低い層（Ａ層と呼ぶ）で、０．１μ町
を境界として表面までは電子移動度の極めて大きい層（
Ｂ層と呼ぶ）があり二層の電子移動度部が形成されてい
る。
表によれば、表面近くにＳｉをドープしたＩｎＡｓ薄膜
（阻４）は高い電子移動度を示しており、Ｓｉのドーピ
ングによりＩｎＡｓ１膜の電子移動度が大きく向上して
いることがわかる。一方Ｓｉを基板との界面付近にドー
プした場合（Ｎａ２）は、電子移動度の向上はみられて
いない。さらに、全体に均一にＳｉをドープした場合（
ｋ３）は電子移動度の大きな向上がみられる。このこと
から、ＩｎＡｓ１ｉ膜中Ａ層電子移動度が３．０００ｃ
ｇｎ”／ＶｓのときＢ層の電子移動度を各層内で電子移
動度一定として求めた この事実をさらに確かめるために第３表にはＳｉをドー
プしたＩｎＡｓ薄膜の膜厚と電子移動度の関係及び基板
の界面に近い低い電子移動度部（Ａ層）の電子移動度が
膜厚に関係なく ３．０００ｃｍ”／Ｖｓとしたときの
高い電子移動度部（Ｂ層）の電子移動度を示す。第３表
より、ＳｉをドープしたｒｎＡｓｆｌ［膜の膜厚が厚く
なるにしたがい電子移動度が大きくなることがわかるが
、その値は０．１μｍと０．２μｍの間で急激に変化し
ており、変化量はこのとき最大である。これにより基板
の界面近くは電子移動度が小さく、界面よりはなれた部
分（表面も含む）は電子移動度が極めて大きい構造とな
っていることがわかる。すなわち界面より０．１μ卸ま
では電子移動度の低い層（Ａ層と呼ぶ）で、０．１μ町
を境界として表面までは電子移動度の極めて大きい層（
Ｂ層と呼ぶ）があり二層の電子移動度部が形成されてい
る。
本発明者はこのように二層の電子移動度部をもつ構造の
ＩｎＡｓ薄膜をつくり、高い電子移動度を実現し、この
薄膜を用いてホール素子を製作した。
ＩｎＡｓ薄膜をつくり、高い電子移動度を実現し、この
薄膜を用いてホール素子を製作した。
すなわちドナー不純物のドーピングにより、高い電子移
動度をもち、かつ電子濃度の大きいＢ層部と低い電子移
動部のＡ層をもつｒｎＡｓｆｌ膜を作製し、これを用い
てホール素子を作製した。本発明者が作製した二層構造
のＩｎＡｓ１［膜のＢ層部はホール効果に寄与する割合
が大きく、ドナー不純物のドーピングにより電子移動度
が向上しており、かつこの部分を走る電子数も従来のＩ
ｎＡｓ薄膜に比べて増大しており、薄膜の電気伝導はこ
の部分が主である。この結果、ＩｎＡｓｆｆ膜の特性を
大幅に改善することとなった。すなわちこのＩｎＡｓ１
膜において、電子移動度の温度変化が低温から１５０℃
まで極めて小さくなった。したがってドナー不純物をド
ープすることにより電子濃度を大きくし、ＩｎＡｓ薄膜
の電子濃度の温度変化に依存する抵抗率の温度係数βρ
を室温付近で小さくするとともに、１００°Ｃ〜１５０
°Ｃにおける移動度の温度変化も大幅に小さくなり、こ
の温度における抵抗率の温度係数βρも大幅に小さくな
り、かつβρ≧０となった。
動度をもち、かつ電子濃度の大きいＢ層部と低い電子移
動部のＡ層をもつｒｎＡｓｆｌ膜を作製し、これを用い
てホール素子を作製した。本発明者が作製した二層構造
のＩｎＡｓ１［膜のＢ層部はホール効果に寄与する割合
が大きく、ドナー不純物のドーピングにより電子移動度
が向上しており、かつこの部分を走る電子数も従来のＩ
ｎＡｓ薄膜に比べて増大しており、薄膜の電気伝導はこ
の部分が主である。この結果、ＩｎＡｓｆｆ膜の特性を
大幅に改善することとなった。すなわちこのＩｎＡｓ１
膜において、電子移動度の温度変化が低温から１５０℃
まで極めて小さくなった。したがってドナー不純物をド
ープすることにより電子濃度を大きくし、ＩｎＡｓ薄膜
の電子濃度の温度変化に依存する抵抗率の温度係数βρ
を室温付近で小さくするとともに、１００°Ｃ〜１５０
°Ｃにおける移動度の温度変化も大幅に小さくなり、こ
の温度における抵抗率の温度係数βρも大幅に小さくな
り、かつβρ≧０となった。
第４図には本発明のｒｎＡｓｆｌ膜の電子移動度の温度
変化をグラフにより示し従来例と比較した。また、第５
図には本発明のＩｎＡｓ薄膜の抵抗率の温度特性をグラ
フにより示し従来例と比較した。従来技術のＩｎＡｓ１
１膜に比べ、高温部において電子移動度、抵抗率とも大
幅に温度変化が小さくなっている。
変化をグラフにより示し従来例と比較した。また、第５
図には本発明のＩｎＡｓ薄膜の抵抗率の温度特性をグラ
フにより示し従来例と比較した。従来技術のＩｎＡｓ１
１膜に比べ、高温部において電子移動度、抵抗率とも大
幅に温度変化が小さくなっている。
しかも１５０℃という高温まで抵抗率がほぼ一定である
という従来にない特性を示している。この結果、低温部
から高温部まで抵抗率の温度係数を正にするとともに、
その値も大幅に小さくなり、室温から１５０℃まで実質
的にβρ≧０のホール素子を実現した。すなわち厚さ１
．４μｍ以下のＩｎＡｓ薄膜の抵抗値（正しくは抵抗率
）の温度係数をほとんど零もしくは非負の値にならしめ
ることを達成した。
という従来にない特性を示している。この結果、低温部
から高温部まで抵抗率の温度係数を正にするとともに、
その値も大幅に小さくなり、室温から１５０℃まで実質
的にβρ≧０のホール素子を実現した。すなわち厚さ１
．４μｍ以下のＩｎＡｓ薄膜の抵抗値（正しくは抵抗率
）の温度係数をほとんど零もしくは非負の値にならしめ
ることを達成した。
これらのことにより、ＧａＡｓ半絶縁性基板上に成長さ
せた厚さ１８４μｍ以下で、二層構造の電子移動度部を
有するＩｎＡｓエピタキシャル薄膜を用いて、温度領域
−４０℃から＋１５０℃まで入力抵抗値の温度による低
下がほとんどないＩｎＡｓホール素子を実現した。
せた厚さ１８４μｍ以下で、二層構造の電子移動度部を
有するＩｎＡｓエピタキシャル薄膜を用いて、温度領域
−４０℃から＋１５０℃まで入力抵抗値の温度による低
下がほとんどないＩｎＡｓホール素子を実現した。
この結果、ＩｎＡｓホール素子は、従来のように６０°
Ｃを越えると入力抵抗値が温度の上昇とともに低下する
という現象がなくなり、定電圧駆動上での大きな問題が
解決した。さらに微小素子を作っても温度の上昇にとも
なって抵抗値が下がらないため電流が増大せず、消費す
る電力が増大しないため余分な発熱もなく、安定に高温
まで動作することが明かとなった。このため、汎用性の
高い高感度ＩｎＡｓホール素子の信頼性が大きくア・ノ
ブするとともに駆動電圧も大きくでき、大きな出力を得
ることも可能となった。その結果、ＩｎＡｓホール素子
の実用上の特性を大幅に向上できた。
Ｃを越えると入力抵抗値が温度の上昇とともに低下する
という現象がなくなり、定電圧駆動上での大きな問題が
解決した。さらに微小素子を作っても温度の上昇にとも
なって抵抗値が下がらないため電流が増大せず、消費す
る電力が増大しないため余分な発熱もなく、安定に高温
まで動作することが明かとなった。このため、汎用性の
高い高感度ＩｎＡｓホール素子の信頼性が大きくア・ノ
ブするとともに駆動電圧も大きくでき、大きな出力を得
ることも可能となった。その結果、ＩｎＡｓホール素子
の実用上の特性を大幅に向上できた。
第３図は、基板の界面近くの低い電子移動度部と界面よ
りはなれた高い電子移動度部の二層構造を有するＩｎＡ
ｓ薄膜を示す。１は基板を示し、２はＩｎＡｓ薄膜で二
層の構造をしており、２１は低い電子移動度のＡ層、２
２は高い電子移動度のＢ層を示す。
りはなれた高い電子移動度部の二層構造を有するＩｎＡ
ｓ薄膜を示す。１は基板を示し、２はＩｎＡｓ薄膜で二
層の構造をしており、２１は低い電子移動度のＡ層、２
２は高い電子移動度のＢ層を示す。
また３はドナー不純物を示す。第１図は、本発明の基板
上に成長させた二層の電子移動度層を有するＩｎＡｓ１
ｌ膜を感磁部としたホール素子の構造を示す。（ａ）は
上面図であり、（ｂ）は断面図である。４はホール素子
の電極を示し、５はホール素子の感磁部を示す。第２図
は、このホール素子がボンディングされ、パッケージさ
れた一例を示す。６はモールド樹脂、７はＡｕワイヤー
、８はリード線を示す。
上に成長させた二層の電子移動度層を有するＩｎＡｓ１
ｌ膜を感磁部としたホール素子の構造を示す。（ａ）は
上面図であり、（ｂ）は断面図である。４はホール素子
の電極を示し、５はホール素子の感磁部を示す。第２図
は、このホール素子がボンディングされ、パッケージさ
れた一例を示す。６はモールド樹脂、７はＡｕワイヤー
、８はリード線を示す。
このような本発明で重要な役割を果たす不純物原子とし
ては一般にＩｎＡｓにドナー不純物として作用するもの
がよ＜、Ｓｔ、 Ｓ、 Ｇｅ、 Ｓｎ等がある。その
ドーピング量は少なくともＩｎＡｓ薄膜の高い電子移動
度のＢ層において、キャリア濃度として４×１０１ｔｈ
個／ｃｍ’以上が必要であるが、それぞれの元素のドー
ピング量に限界があるため８Ｘ１０”個／Ｃ−がキャリ
ア濃度の上限である。ホール素子として好ましく用いら
れる１、４μ鋼以下の薄膜ではドーパントとしてＳｉ、
ＳまたはＧｅは特に好ましい原子である。
ては一般にＩｎＡｓにドナー不純物として作用するもの
がよ＜、Ｓｔ、 Ｓ、 Ｇｅ、 Ｓｎ等がある。その
ドーピング量は少なくともＩｎＡｓ薄膜の高い電子移動
度のＢ層において、キャリア濃度として４×１０１ｔｈ
個／ｃｍ’以上が必要であるが、それぞれの元素のドー
ピング量に限界があるため８Ｘ１０”個／Ｃ−がキャリ
ア濃度の上限である。ホール素子として好ましく用いら
れる１、４μ鋼以下の薄膜ではドーパントとしてＳｉ、
ＳまたはＧｅは特に好ましい原子である。
シート抵抗は、ホール素子設計の実使用範囲から下限は
５０膜程度である。またホール素子の人力抵抗値は通常
１にΩ以下が用いられており、本発明のＩｎＡｓｍ膜で
はシート抵抗は４００Ω以下が好ましい。
５０膜程度である。またホール素子の人力抵抗値は通常
１にΩ以下が用いられており、本発明のＩｎＡｓｍ膜で
はシート抵抗は４００Ω以下が好ましい。
ＩｎＡｓ薄膜の抵抗率をρ、電子の電荷をｅ＜電子濃度
をｎ、電子のホール移動度をμ８とすると１／ρ＝ｌｅ
ｌｎμｍの式より抵抗率ρの温度係数βρは次式により
表わすことができる。
をｎ、電子のホール移動度をμ８とすると１／ρ＝ｌｅ
ｌｎμｍの式より抵抗率ρの温度係数βρは次式により
表わすことができる。
βρ＝（１／ρ）（ｄρ／ｄＴ）
＝ −（１／ｎ） （ｄｎ／ｄＴ） ＋ （−１／ ｕ
Ｈ） （ｄ ｕ Ｈ／ｄＴ）電子濃度ｎを十分大きく
なるようにすると、（ｄｎ／ｄＴ）の変化は大きくない
ので、第１項の寄与は極めて少なくなる。つまりｎが十
分大きければこの項は抵抗率の温度変化に寄与しなくな
る。このような状況は高温でｎが大きくなった場合また
はドナー不純物のドーピング等により電子濃度ｎを大き
くした場合に実現される。このときは、βρ＝（１／ρ
）（ｄρ／ｄＴ） ξ−（１／μＨ）（ｄμ＋＜／ｄｒ） という関係が成立し、βρζ−βμ８が戒り立つ。
Ｈ） （ｄ ｕ Ｈ／ｄＴ）電子濃度ｎを十分大きく
なるようにすると、（ｄｎ／ｄＴ）の変化は大きくない
ので、第１項の寄与は極めて少なくなる。つまりｎが十
分大きければこの項は抵抗率の温度変化に寄与しなくな
る。このような状況は高温でｎが大きくなった場合また
はドナー不純物のドーピング等により電子濃度ｎを大き
くした場合に実現される。このときは、βρ＝（１／ρ
）（ｄρ／ｄＴ） ξ−（１／μＨ）（ｄμ＋＜／ｄｒ） という関係が成立し、βρζ−βμ８が戒り立つ。
すなわち、βρの温度変化はβμ工によって支配される
。したがって、抵抗率の温度変化を小さくするには電子
移動度の温度変化を小さくすること、また高温部でβρ
≧０とするにはβμ工≦Ｏとすることが必要であり、そ
れを実現するのが二層構造の電子移動度部を有するＩｎ
Ａｓ￥ＶＩＭである。したがってこの薄膜を用いた本発
明のＩｎＡｓホール素子は抵抗値の温度変化がなく、高
温で抵抗値が低下することがない。
。したがって、抵抗率の温度変化を小さくするには電子
移動度の温度変化を小さくすること、また高温部でβρ
≧０とするにはβμ工≦Ｏとすることが必要であり、そ
れを実現するのが二層構造の電子移動度部を有するＩｎ
Ａｓ￥ＶＩＭである。したがってこの薄膜を用いた本発
明のＩｎＡｓホール素子は抵抗値の温度変化がなく、高
温で抵抗値が低下することがない。
第６図は、本発明のＩｎＡｓホール素子の入力抵抗値の
温度変化の様子を示す。第６図は、第５図の薄膜での特
性を反映しており、大幅に温度変化が小さくなっている
ことを示している。ここで、（イ）の線は本発明のＩｎ
Ａｓホール素子の抵抗値の温度特性を示し、（ロ）は従
来技術のそれを示している。１００°Ｃ以上において大
幅にβρが小さくなり、かつβρ≧０である。これは、
第３図および第４図に示した二層構造の電子移動度部を
有するＩｎＡｓ薄膜のμ８の温度変化を反映したもので
ある。
温度変化の様子を示す。第６図は、第５図の薄膜での特
性を反映しており、大幅に温度変化が小さくなっている
ことを示している。ここで、（イ）の線は本発明のＩｎ
Ａｓホール素子の抵抗値の温度特性を示し、（ロ）は従
来技術のそれを示している。１００°Ｃ以上において大
幅にβρが小さくなり、かつβρ≧０である。これは、
第３図および第４図に示した二層構造の電子移動度部を
有するＩｎＡｓ薄膜のμ８の温度変化を反映したもので
ある。
試作例１
半絶縁性で厚さ０．３ａ＋、片面を鏡面研磨した直径２
インチのＧａＡｓ基板を１２枚セットしたホルダーを基
板導入室より準備室を通して大型の分子線エピタキシー
装置の超高真空である成長室ヘセットした。この基板ホ
ルダーを水平回転させるとともにＧａＡｓ基板を基板加
熱ヒーターにより輻射加熱し、基板の鏡面側に対向して
装置されているＩｎ。
インチのＧａＡｓ基板を１２枚セットしたホルダーを基
板導入室より準備室を通して大型の分子線エピタキシー
装置の超高真空である成長室ヘセットした。この基板ホ
ルダーを水平回転させるとともにＧａＡｓ基板を基板加
熱ヒーターにより輻射加熱し、基板の鏡面側に対向して
装置されているＩｎ。
ＡｓおよびＳｉの蒸発源、すなわちにセルより前記３元
素を超高真空中で２０分間蒸発させ、Ｓｉをドープした
ＩｎＡｓ単結晶で、０．４μ騙厚さの薄膜をＧａＡｓの
基板の鏡面側に成長させた。基板の冷却後、この基板を
分子線エピタキシー装置より取り出して特性を測定した
ところ、シート抵抗１２０Ω、電子移動度１４．０００
ｃｍ”／Ｖｓであった。
素を超高真空中で２０分間蒸発させ、Ｓｉをドープした
ＩｎＡｓ単結晶で、０．４μ騙厚さの薄膜をＧａＡｓの
基板の鏡面側に成長させた。基板の冷却後、この基板を
分子線エピタキシー装置より取り出して特性を測定した
ところ、シート抵抗１２０Ω、電子移動度１４．０００
ｃｍ”／Ｖｓであった。
このようにして、第３図（ａ）に示したＩｎＡｓ薄膜を
試作した。基板の界面近くは低電子移動度であり、表面
近くは高電子移動度であった、Ｓｉがドナー不純物とし
てドープされている。
試作した。基板の界面近くは低電子移動度であり、表面
近くは高電子移動度であった、Ｓｉがドナー不純物とし
てドープされている。
次にこのＧａＡｓ基板上に成長したＩｎＡｓ薄膜の表面
にフォトリソグラフィーの手法によりレジストパターン
を所要の形状で形威したのち、電極となる金属層を形威
し、しかるのちレジストを除去した。
にフォトリソグラフィーの手法によりレジストパターン
を所要の形状で形威したのち、電極となる金属層を形威
し、しかるのちレジストを除去した。
次いで表面に第２回目のレジストパターンをフォトリソ
グラフィーの手法により形威した。このレジストをマス
クとして、ウェットエツチングにより、ＩｎＡｓ上に形
威した電極層の一部とＩｎＡｓ薄膜をメサエッチングし
た。さらに全面に絶縁層としてＳｉ３Ｎ４をプラズマＣ
ＶＤ法により基板加熱温度３００°Ｃで形威した。前述
のフォトリソグラフィー法によりレジストパターンを形
威し、電極部上のＳｉ、Ｎ、を反応性イオンエツチング
により除去した。これらの工程により、１枚の基板上に
約８．７００個の第１図に示したようなホール素子を作
製した。
グラフィーの手法により形威した。このレジストをマス
クとして、ウェットエツチングにより、ＩｎＡｓ上に形
威した電極層の一部とＩｎＡｓ薄膜をメサエッチングし
た。さらに全面に絶縁層としてＳｉ３Ｎ４をプラズマＣ
ＶＤ法により基板加熱温度３００°Ｃで形威した。前述
のフォトリソグラフィー法によりレジストパターンを形
威し、電極部上のＳｉ、Ｎ、を反応性イオンエツチング
により除去した。これらの工程により、１枚の基板上に
約８．７００個の第１図に示したようなホール素子を作
製した。
次に、この基板上のホール素子をダイシングソーにより
個々のホール素子チップに切断し、自動ダイボンダーに
よりリード上にこのチップをダイボンドし、次いで自動
ワイヤーボンダーでリードとホール素子の電極部をＡｕ
ワイヤーで接続した。
個々のホール素子チップに切断し、自動ダイボンダーに
よりリード上にこのチップをダイボンドし、次いで自動
ワイヤーボンダーでリードとホール素子の電極部をＡｕ
ワイヤーで接続した。
次にホール素子のチップ表面にシリコン樹脂を付着させ
保護したあと、トランスファーモールダーによりエポキ
シモールドした。このモールドされた素子のダイパーカ
ット、リードカットを行い、個々の樹脂モールドされた
第２図に示したようなホール素子に仕上げた。
保護したあと、トランスファーモールダーによりエポキ
シモールドした。このモールドされた素子のダイパーカ
ット、リードカットを行い、個々の樹脂モールドされた
第２図に示したようなホール素子に仕上げた。
こうして製作したホール素子の代表的な特性を第４表に
示す。
示す。
（以下余白）
また、その温度特性を示したのが、第６図、第７図およ
び第８図である。第６図から、本発明のホール素子の入
力抵抗値は１５０°Ｃまで低下することなく、第７図お
よび第８図から、ホール出力電圧の温度変化も１５０℃
まで定電圧駆動で−０，１２％、定電流駆動で−０，１
１％であり、極めて小さな値を示すことが明かとなった
。さらに第５表に、こうして作製したホール素子の代表
的な信頼性テストの結果を示す。
び第８図である。第６図から、本発明のホール素子の入
力抵抗値は１５０°Ｃまで低下することなく、第７図お
よび第８図から、ホール出力電圧の温度変化も１５０℃
まで定電圧駆動で−０，１２％、定電流駆動で−０，１
１％であり、極めて小さな値を示すことが明かとなった
。さらに第５表に、こうして作製したホール素子の代表
的な信頼性テストの結果を示す。
第５表
同−サイズのホール素子での最大入力
電圧値比較データ
室温の最大入力電圧は、従来素子に比べ約５０％向上し
ており、熱的に大幅に強化されたことを示しており、自
己暴走的な高温でのトラブルモードもなくなった。
ており、熱的に大幅に強化されたことを示しており、自
己暴走的な高温でのトラブルモードもなくなった。
さらに温度による抵抗値の変化が小さく、はぼ一定値の
ままであるため、不平衡電圧の温度変化も従来のホール
素子に比べ極めて小さくなった。
ままであるため、不平衡電圧の温度変化も従来のホール
素子に比べ極めて小さくなった。
第９図および第１０図は、本発明のＩ ｎＡｓホール素
子のホール出力電圧の磁場依存性を示すが、磁束密度に
対するホール出力電圧の直線性も良好である。
子のホール出力電圧の磁場依存性を示すが、磁束密度に
対するホール出力電圧の直線性も良好である。
これらのことは、異なるいくつかの樹脂モールドでおこ
なってもかわらなかった。
なってもかわらなかった。
試作例２
試作例１に示した素子の作製工程の途中であるホール素
子パターン形成後のウェハーに対して、基板のバックポ
リッシングを行い、基板の厚みを約１２０μ■とした後
ダイシングソーにかけ、前述のダイボンド、ワイヤーボ
ンド、シリコン樹脂付着、トランスファーモールドを行
ったエポキシモールドされた厚さ０．６０ｍｍの薄型ご
ニモールド素子を試作した。この場合も、ホール素子の
特性は前記試作例１と同様であった。また信頼性も同等
の結果を示した。
子パターン形成後のウェハーに対して、基板のバックポ
リッシングを行い、基板の厚みを約１２０μ■とした後
ダイシングソーにかけ、前述のダイボンド、ワイヤーボ
ンド、シリコン樹脂付着、トランスファーモールドを行
ったエポキシモールドされた厚さ０．６０ｍｍの薄型ご
ニモールド素子を試作した。この場合も、ホール素子の
特性は前記試作例１と同様であった。また信頼性も同等
の結果を示した。
試作例３
試作例１において、ＳｉのかわりにＳをドーパントとし
て同様にＩｎＡｓホール素子を試作した。この場合もＳ
ｉのドーパントを用いた試作例１と同様の結果を示した
。さらにＧｅをドーパントとした場合も同様であった。
て同様にＩｎＡｓホール素子を試作した。この場合もＳ
ｉのドーパントを用いた試作例１と同様の結果を示した
。さらにＧｅをドーパントとした場合も同様であった。
このように、本発明のホール素子は入力抵抗値の温度変
化が極めて小さく、さらにホール出力電圧の温度変化も
小さく、ＩｎＡｓ！膜に特有の高電子移動度を利用でき
るためホール出力電圧は大きい。
化が極めて小さく、さらにホール出力電圧の温度変化も
小さく、ＩｎＡｓ！膜に特有の高電子移動度を利用でき
るためホール出力電圧は大きい。
試作例４
半絶縁性で厚さ０．３ｍｍ、片面を鏡面研磨した直径２
インチのＧａＡｓ基板を１２枚セットしたホルダーを基
板導入室より準備室を通して大型の分子線エピタキシー
装置の超高真空である成長室ヘセットした。この基板ホ
ルダーを水平回転させるとともにＧａＡｓ基板を基板加
熱ヒーターにより輻射加熱する。また基板の鏡面側には
、Ｉｎ、 ＡｓおよびＳｔの蒸発源、すなわちにセルが
対向して装着されている。にセルよりＩｎ、 Ａｓを５
分間蒸発させ、その後Ｉｎ、 Ａｓ、 Ｓｉを１５５分
間分間上、ＳｔをドープしたＩｎＡｓ単結晶で、０．４
μｍ厚さの薄膜をＧａＡｓの基板の鏡面側に成長させた
。基板の冷却後、この基板を分子線エピタキシー装置よ
り取り出して特性を測定したところ、シート抵抗１３０
Ω、電子移動度１４．０００ｃｍ”／Ｖｓであった。
インチのＧａＡｓ基板を１２枚セットしたホルダーを基
板導入室より準備室を通して大型の分子線エピタキシー
装置の超高真空である成長室ヘセットした。この基板ホ
ルダーを水平回転させるとともにＧａＡｓ基板を基板加
熱ヒーターにより輻射加熱する。また基板の鏡面側には
、Ｉｎ、 ＡｓおよびＳｔの蒸発源、すなわちにセルが
対向して装着されている。にセルよりＩｎ、 Ａｓを５
分間蒸発させ、その後Ｉｎ、 Ａｓ、 Ｓｉを１５５分
間分間上、ＳｔをドープしたＩｎＡｓ単結晶で、０．４
μｍ厚さの薄膜をＧａＡｓの基板の鏡面側に成長させた
。基板の冷却後、この基板を分子線エピタキシー装置よ
り取り出して特性を測定したところ、シート抵抗１３０
Ω、電子移動度１４．０００ｃｍ”／Ｖｓであった。
このようにして、第３図（ロ）に示したＩｎＡｓ１１１
１を試作した。基板の界面近くは低電子移動度であり、
表面近くは高電子移動度であってＳｉがドナー不純物と
してドープされている。
１を試作した。基板の界面近くは低電子移動度であり、
表面近くは高電子移動度であってＳｉがドナー不純物と
してドープされている。
このＩｎＡｓ１膜膜を用いて試作例１と同様の方法でＩ
ｎＡｓホール素子を試作した。この場合も、ホール素子
の特性は前記試作例１と同様であり、また信頼性も同等
の結果を示した。
ｎＡｓホール素子を試作した。この場合も、ホール素子
の特性は前記試作例１と同様であり、また信頼性も同等
の結果を示した。
試作例５
半絶縁性で厚さ０．３＋ｎ＋ｎ、片面を鏡面研磨した直
径２インチのＧａＡｓ基板を１２枚セットしたホルダー
を基板導入室より準備室を通して大型の分子線エピタキ
シー装置の超高真空である成長室ヘセットした。この基
板ホルダーを水平回転させるとともにＧａＡｓ基板を基
板加熱ヒーターにより輻射加熱する。また、基板の鏡面
側にはＩｎ、 ＡｓおよびＳｉの蒸発源、すなわちにセ
ルが対向して装着されている。にセルよりＩｎ、 Ａｓ
およびＳｔを５分間蒸発させ、その後、結晶表面平坦化
のため２分間Ａｓのみ蒸発させ結晶成長を中断した。２
分間の成長中断後、前記３元素を１５５分間分間上、Ｓ
ｉをドープしたＩｎＡｓ単結晶で、０．４μ■厚さの薄
膜をＧａＡｓの基板の鏡面側に成長させた。基板の冷却
後、この基板を分子線エピタキシー装置より取り出して
特性を測定したところ、シート抵抗１３０Ω、電子移動
度１４，５００ｃｍ”／Ｖｓであった。
径２インチのＧａＡｓ基板を１２枚セットしたホルダー
を基板導入室より準備室を通して大型の分子線エピタキ
シー装置の超高真空である成長室ヘセットした。この基
板ホルダーを水平回転させるとともにＧａＡｓ基板を基
板加熱ヒーターにより輻射加熱する。また、基板の鏡面
側にはＩｎ、 ＡｓおよびＳｉの蒸発源、すなわちにセ
ルが対向して装着されている。にセルよりＩｎ、 Ａｓ
およびＳｔを５分間蒸発させ、その後、結晶表面平坦化
のため２分間Ａｓのみ蒸発させ結晶成長を中断した。２
分間の成長中断後、前記３元素を１５５分間分間上、Ｓ
ｉをドープしたＩｎＡｓ単結晶で、０．４μ■厚さの薄
膜をＧａＡｓの基板の鏡面側に成長させた。基板の冷却
後、この基板を分子線エピタキシー装置より取り出して
特性を測定したところ、シート抵抗１３０Ω、電子移動
度１４，５００ｃｍ”／Ｖｓであった。
このようにして、第３図（ａ）に示したＩｎＡｓ１膜を
試作した。基板の界面近くは低電子移動度であり、表面
近くは高電子移動度であって、Ｓｔがドナー不純物とし
てドープされている。
試作した。基板の界面近くは低電子移動度であり、表面
近くは高電子移動度であって、Ｓｔがドナー不純物とし
てドープされている。
このＩｎＡｓ１膜膜を用いて試作例１と同様の方法でＩ
ｎＡｓホール素子を試作した。この場合もホール素子の
特性は前記試作例１と同様であり、また信頼性も同等の
結果を示した。
ｎＡｓホール素子を試作した。この場合もホール素子の
特性は前記試作例１と同様であり、また信頼性も同等の
結果を示した。
試作例６
ＧａＡｓ基板の変わりに片面鏡面研磨した厚さ０．１２
開のサファイア基板上に、Ｓｔをドーピングした厚さ１
．０μｍのＩｎＡｓ１ｉ膜を試作例１と同様の方法によ
り成長させた。このＩｎＡｓ１１膜を用いて、試作例１
と同様のプロセスによりＩｎＡｓホール素子を作製した
。このホール素子の入力抵抗の温度特性は、１００″Ｃ
以上１５０″Ｃまで試作例１と同様の特性を示した。こ
の結果、本発明は基板がＧａＡｓの場合以外でも威り立
っていることが明かであり、本発明に用いる基板は、一
般に分子線エピタキシー法によりＩｎＡｓ１１膜を成長
できる基板であればＧａＡｓ 。
開のサファイア基板上に、Ｓｔをドーピングした厚さ１
．０μｍのＩｎＡｓ１ｉ膜を試作例１と同様の方法によ
り成長させた。このＩｎＡｓ１１膜を用いて、試作例１
と同様のプロセスによりＩｎＡｓホール素子を作製した
。このホール素子の入力抵抗の温度特性は、１００″Ｃ
以上１５０″Ｃまで試作例１と同様の特性を示した。こ
の結果、本発明は基板がＧａＡｓの場合以外でも威り立
っていることが明かであり、本発明に用いる基板は、一
般に分子線エピタキシー法によりＩｎＡｓ１１膜を成長
できる基板であればＧａＡｓ 。
ＩｎＰ＋ サファイア、表面に絶縁層を形成したＳｉ基
板等いずれでもよい。
板等いずれでもよい。
以上説明したように、本発明によれば室温だけでなく、
１００℃から１５０℃という高温まで安定に動作する高
感度ＩｎＡｓホール素子を提供することができる。
１００℃から１５０℃という高温まで安定に動作する高
感度ＩｎＡｓホール素子を提供することができる。
第１図は本発明の基板上に成長させた二層の電子移動度
層を有するＩｎＡｓ薄膜を感磁部としたホール素子の構
造図を示し、（ａ）は上面図、（ロ）は断面図を示す。 第２図はホール素子がボンディングされパッケージされ
た一例を示し、第３図は、基板の界面近くの低い電子移
動度部（Ａ層）と界面より離れた高い電子移動度部（Ｂ
層）の二層構造を有するＩｎＡｓ薄膜を示し、（ａ）は
Ａ層、Ｂ層とも不純物をドープしたもの、（ｂ）はＢ層
のみ不純物をドープしたものを示す。第４図は本発明の
ＩｎＡｓｉｌ膜の電子移動度の温度変化を示すグラフ、
第５図は本発明のＩｎＡｓ薄膜の抵抗率の温度変化を示
すグラフ、第６図は、本発明のＩｎＡｓホール素子の抵
抗値の温度変化を示すグラフ、第７図および第８図は、
本発明のＩｎＡｓホール素子のホール出力電圧の温度変
化を定電圧駆動と定電流駆動でそれぞれ示したグラフ、
第９図および第１０図は、本発明のＩｎＡｓホール素子
のホール出力電圧の磁場依存性を定電圧駆動と定電流駆
動でそれぞれ示したグラフである。 １・・・基板、２・・・ＩｎＡｓ薄膜、２１・・・Ａ層
、２２・・・Ｂ層、３・・・ドナー不純物、４・・・電
極、５・・・ホール素子感磁部、６・・・モールド樹脂
、７・・・Ａｕワイヤー８・・・リード線。
層を有するＩｎＡｓ薄膜を感磁部としたホール素子の構
造図を示し、（ａ）は上面図、（ロ）は断面図を示す。 第２図はホール素子がボンディングされパッケージされ
た一例を示し、第３図は、基板の界面近くの低い電子移
動度部（Ａ層）と界面より離れた高い電子移動度部（Ｂ
層）の二層構造を有するＩｎＡｓ薄膜を示し、（ａ）は
Ａ層、Ｂ層とも不純物をドープしたもの、（ｂ）はＢ層
のみ不純物をドープしたものを示す。第４図は本発明の
ＩｎＡｓｉｌ膜の電子移動度の温度変化を示すグラフ、
第５図は本発明のＩｎＡｓ薄膜の抵抗率の温度変化を示
すグラフ、第６図は、本発明のＩｎＡｓホール素子の抵
抗値の温度変化を示すグラフ、第７図および第８図は、
本発明のＩｎＡｓホール素子のホール出力電圧の温度変
化を定電圧駆動と定電流駆動でそれぞれ示したグラフ、
第９図および第１０図は、本発明のＩｎＡｓホール素子
のホール出力電圧の磁場依存性を定電圧駆動と定電流駆
動でそれぞれ示したグラフである。 １・・・基板、２・・・ＩｎＡｓ薄膜、２１・・・Ａ層
、２２・・・Ｂ層、３・・・ドナー不純物、４・・・電
極、５・・・ホール素子感磁部、６・・・モールド樹脂
、７・・・Ａｕワイヤー８・・・リード線。
Claims (1)
- （１）絶縁性の基板上に形成され、厚さ０．２〜１．４
μｍで、かつ低い電子移動度部と高い電子移動度部から
成る二層の電子移動度構造を有し、少なくとも該高い電
子移動度部は、キャリア濃度（電子濃度）４×１０＾１
＾６〜８×１０＾１＾７個／ｃｍ＾３の範囲でドナー不
純物がドープされているＩｎＡｓ薄膜を感磁部とするＩ
ｎＡｓホール効果素子
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2088190A JP2557998B2 (ja) | 1990-04-04 | 1990-04-04 | ＩｎＡｓホール効果素子 |
| US07/679,181 US5198795A (en) | 1990-04-04 | 1991-04-02 | Magnetoelectric transducer and process for producing the same |
| DE69107647T DE69107647T2 (de) | 1990-04-04 | 1991-04-03 | Magneto-elektrischer Übertrager und Verfahren zu seiner Herstellung. |
| EP91105264A EP0450601B1 (en) | 1990-04-04 | 1991-04-03 | Magnetoelectric transducer and process for producing the same |
| HK97102390A HK1000811A1 (en) | 1990-04-04 | 1997-12-11 | Magnetoelectric transducer and process for producing the same |
Applications Claiming Priority (1)
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