KR101764011B1 - 반도체 디바이스 및 그 제조 방법 - Google Patents

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Abstract

반도체 디바이스는 집적 회로, 적어도 하나의 외측 시일 링, 및 적어도 하나의 내측 시일 링을 포함한다. 외측 시일 링은 집적 회로를 둘러싼다. 외측 시일 링은 스택형 구성의 복수의 금속층을 포함하고, 금속층은 폐쇄 루프이다. 내측 시일 링은 외측 시일 링과 집적 회로 사이에 배치되며 외측 시일 링과는 분리된다. 내측 시일 링은 이 내측 시일 링에 의해 에워싸인 영역으로부터 이 내측 시일 링의 외부 영역까지 연장되는 적어도 하나의 갭을 갖는다.

Description

반도체 디바이스 및 그 제조 방법{SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD THEREOF}
일반적으로, 집적 회로는 웨이퍼 상에 복수개가 동시에 제조된다. 웨이퍼는 제조가 완료되면 개별 칩으로 소잉(sawing)된다. 칩의 최상면은 대개 패시베이션이 증착되어 보호된다. 그러나, 이 패시베이션층이 각 칩의 주변부를 덮을 수는 없다. 이에, 각 칩의 주변부가 바람직하지 않는 습기 및 이온성 오염물질에 노출된다. 따라서, 대개, "가드 링(guard ring)"이라고도 알려진 "시일 링(seal ring)"을, 웨이퍼 소잉 전에, IC 다이의 제조의 일부로서 각 칩의 적어도 상위 주변부 둘레에 적어도 하나의 금속밴드(metal band)로 형성한다. 이 시일 링은 구조적 보강을 제공하고, 바람직하지 못한 습기 및 이동성 이온 오염물질이 칩 활성 회로 영역에 칩입하여 동작의 신뢰성에 영향을 미치는 것을 막을 수 있다.
본 개시의 양태들은 첨부 도면을 참조한 이하의 상세한 설명으로부터 가장 잘 이해된다. 해당 산업계의 표준적 실무에 따라, 다양한 특징부를 실척으로 도시하지는 않는다. 사실상, 다양한 특징부의 치수는 설명의 편의상 임의대로 확대 또는 축소될 수 있다.
도 1은 본 개시의 일부 실시형태에 따른 반도체 디바이스의 평면도이다.
도 2는 본 개시의 일부 실시형태에 따른, 도 1에 도시한 외측 시일 링의 금속층 및 컨택의 개략도이다.
도 3은 도 1의 선 3-3을 따라 얻어진 단면도이다.
도 4는 도 1의 선 4-4를 따라 얻어진 단면도이다.
도 5는 본 개시의 일부 실시형태에 따른 반도체 디바이스의 평면도이다.
도 6은 본 개시의 일부 실시형태에 따른 반도체 디바이스의 평면도이다.
도 7a는 본 개시의 일부 실시형태에 따른 반도체 디바이스의 평면도이다.
도 7b는 도 7a의 영역 P의 확대도이다.
도 7c와 도 7d는 본 개시의 일부 실시형태에 따른 반도체 디바이스의 확대 평면도이다.
도 8은 본 개시의 일부 실시형태에 따른 반도체 디바이스의 평면도이다.
도 9는 본 개시의 일부 실시형태에 따른 반도체 디바이스의 형성 방법의 흐름도이다.
이하의 설명에서는 제공하는 청구 대상의 상이한 특징을 구현하기 위해 다수의 상이한 실시형태 또는 예를 제공한다. 본 개시를 단순화하기 위해 구성요소 및 구성의 특정 실시예에 대해 후술한다. 물론 이들은 예시일뿐이며, 한정되는 것을 목적으로 하지 않는다. 예를 들어, 이어지는 설명에 있어서 제2 특징부 위(over) 또는 상(on)의 제1 특징부의 형성은 제1 및 제2 특징부가 직접 접촉으로 형성되는 실시형태를 포함할 수도 있고, 제1 및 제2 특징부가 직접 접촉하지 않도록 제1 및 제2 특징부 사이에 추가 특징부가 형성될 수 있는 실시형태도 또한 포함할 수 있다. 또한, 본 개시는 다양한 실시예에서 참조 번호 및/또는 문자를 반복할 수 있다. 이 반복은 단순화 및 명확화를 위한 것이며, 그 자체가 설명하는 다양한 실시형태 및/또는 구성 간의 관계를 지시하지 않는다.
또한, "아래(beneath)", "밑(below)", "하위(lower)", "위(above)", "상위(upper)" 등의 공간 관련 용어는 도면에 나타내는 바와 같이 한 요소 또는 특징부와 다른 요소(들) 또는 특징부(들)과의 관계를 설명함에 있어서 설명의 용이성을 위해 본 명세서에 이용될 수 있다. 공간 관련 용어는 도면에 나타내는 방위와 함께, 사용 또는 동작 시의 장치의 상이한 방위를 포함하는 것을 의도한다. 장치는 다른 식으로 지향(90도 또는 다른 방위로 회전)될 수 있으며 본 명세서에 사용한 공간 관련 기술자(descriptor)는 그에 따라 마찬가지로 해석될 수 있다.
다른 식으로 정의하지 않는다면, 여기에서 사용하는 (기술 및 과학적 용어를 비롯한) 모든 용어는 본 개시가 속하는 기술분야에 종사하는 사람들이 일반적으로 이해하는 것과 같은 의미를 가진다. 또한, 일반적으로 사용되는 사전에서 정의되는 것과 같은 용어는 관련 기술 및 본 개시의 상황하의 의미와 부합하는 의미를 갖는 것으로서 이해되어야 하며, 본 명세서에서 그렇게 표현되지 않는다면 최적화된 또는 과도하게 정형적인 의미로 해석되지 않아야 할 것을 물론이다.
반도체 디바이스 및 반도체 디바이스 제조 방법을 다양한 예시적인 실시형태들에 따라 제공한다. 실시형태의 변형예에 대해 설명한다. 도 1은 본 개시의 일부 실시형태에 따른 반도체 디바이스의 평면도이며, 도 2는 본 개시의 일부 실시형태에 따른, 도 1에 도시한 외측 시일 링(120)의 금속층(122) 및 컨택(124)의 개략도이다. 반도체 디바이스는 집적 회로(110), 적어도 하나의 외측 시일 링(120), 및 적어도 하나의 내측 시일 링(130)을 포함한다. 외측 시일 링(120)은 집적 회로(110)를 둘러싼다. 외측 시일 링(120)은 스택 구성의 복수의 금속층(122)을 포함하고, 금속층(122)은 도 2에 도시하는 바와 같이, 폐쇄 루프이다. 다시 말해, 금속층(122)은 집적 회로(110)를 연속적으로 둘러싼다. 내측 시일 링(130)은 외측 시일 링(120)과 집적 회로(110) 사이에 배치되며 외측 시일 링(120)과는 분리된다. 내측 시일 링(130)은 내측 시일 링(130)에 의해 에워싸인 영역으로부터 이 내측 시일 링(130) 외부의 영역까지 연장되는 적어도 하나의 갭(G)을 갖는다. 다시 말해, 내측 시일 링(130)은 집적 회로(110)를 비연속적으로 둘러싼다. 도 2에 도시하는 금속층(122)의 개수는 예시이며, 그것이 본 개시의 청구범위를 한정해서는 안 되는 것을 알아야 한다. 당업자라면 실제 상황에 따라 금속층(122)의 적절한 개수를 선택할 수 있다.
외측 시일 링(120)은 구조적 보강을 제공하고, 바람직하지 못한 습기 및 이동성 이온 오염물질이 집적 회로(110)에 칩입하여 동작의 신뢰성에 영향을 미치는 것을 막을 수 있다. 더 구체적으로는, 도 1에 있어서, 외측 시일 링(120)의 금속층(122)은 폐쇄 루프이며, 즉 금속층(122)은 각각 집적 회로(110)를 연속적으로 둘러싼다. 외측 시일 링(120) 내에 형성되는 갭이 없기 때문에, 외측 시일 링(120)은 오염물질, 수분, 및 습기의 침입을 방지할 수 있다. 예를 들어, 웨이퍼로부터 집적 회로(110)를 다이싱할 때에 냉각을 위해 물이 사용된다. 외측 시일 링(120)이 갭을 갖는다면, 수소 및 수산화물 이온이 시일 링 갭 내의 로우k 재료를 부식시켜 집적 회로(110)이 오염되게 한다. 예를 들어, FGS(fluorinated silicate glass) 내의 불소가 물과 반응해서 불화수소를 형성하고 금속을 부식시킬 것이다. 그러나, 도 2에 있어서, 외측 시일 링(120)의 금속층(122)이 폐쇄 루프이기 때문에, 외측 시일 링(120)은 오염물질, 수분, 및 습기의 침입을 방지할 수 있다.
더욱이, 제조 및 전기적 검사 후에, 복수의 반도체 디바이스를 포함하는 웨이퍼는 회전식(rotary) 소잉 작업에 의해 직사각형의 반도체 디바이스 칩, 즉 다이로 분할된다. 소잉 작업에 의해 성공적으로 분리된 다이는 세정된 다음, 마켓 인식형(mark-recognizable) 패키징으로 본딩하도록 전달된다. 외측 시일 링(120)이 갭을 갖는다면, 웨이퍼가 다이로 소잉될 때에, 응력으로 인한 미세균열(microcracking)이 형성될 수 있다. 따라서, 도 1과 도 2에 있어서, 외측 시일 링(120)은 이 외측 시일 링(120)의 금속층이 폐쇄 루프이기 때문에, 다이 소 균열 스토퍼(die saw crack stopper)로서 역할한다. 외측 시일 링(120)의 제공으로, 외측 시일 링(120)의 내부면 상의 회로 영역(즉, 집적 회로(110)의 영역)이 외부 환경의 영향으로부터 보호되어, 장기간 반도체 디바이스의 특성 안정화를 확보하는 것이 가능하다.
도 3은 도 1의 선 3-3을 따라 얻어진 단면도이다. 도 2와 도 3을 참조한다. 반도체 디바이스는 기판(150)과, 그 기판(150) 상에 형성된 복수의 유전체층(160)을 더 포함할 수 있다. 평면도(도 1)에 도시하지는 않지만, 집적 회로(110)(도 1 참조)는 기판(150)의 표면에 형성될 수 있다. 외측 시일 링(120)은 유전체층(160) 내에 매립되어 있다. 더 구체적으로, 외측 시일 링(120)은 유전체층(160)을 통해 연장될 수 있다. 도 3에 도시하는 바와 같이, 외측 시일 링(120)은 활성 영역(152)과 복수의 컨택(124)을 더 포함할 수 있다. 활성 영역(152)은 기판(150) 내에 형성된다. 도 3에 도시한 금속층(122)은 복수개이며, 금속층(122)은 유전체(160) 중 하나에 의해 서로 이격될 수 있다. 다시 말해, 금속층(122)과 유전체층(160)은 교대로 적층(stack)된다. 또한, 컨택(124)도 복수개이며 금속층(122) 사이에 위치한다. 다시 말해, 컨택(124)은 유전체층(160) 내에 배치된다. 예를 들어, 금속층(122a)은 유전체층(160a)에 의해 활성 영역(152)과는 분리된다. 컨택(124a)은 금속층(121a)과 활성 영역(152) 사이에 위치한다. 금속층(122)과 컨택(124)은 물리적으로 접속된다. 일부 실시형태에 있어서, 패시베이션층(170)이 최외측 금속층(122b)을 덮을 수 있다.
금속층(122)과 컨택(124)은 알루미늄, 구리, 주석, 니켈, 금, 은, 또는 이들의 조합으로 이루어질 수 있다. 유전체층(160)의 유전 상수는 약 1과 약 4.2 사이일 수 있다. 예를 들어, 유전체층(160)은 플루오르화 실리케이트 유리, 탄소 도핑 산화물, 플루오르화 비정질 탄소, 수소화 비정질 탄소, 수소화 실세스퀴옥산. 폴리(아릴렌 에테르류), 시클로텐(cyclotene), 실리콘 산화물 에어로젤 또는 실리콘 산화물 제로젤로 이루어질 수 있다. 또한, 유전체층(160)은 스핀 코팅 또는 화학적 기상 증착에 의해 형성될 수 있다.
도 1을 참조한다. 내측 시일 링(130)은 적어도 하나의 갭(G)을 갖는다. 갭(G)은 내측 시일층(130)의 루프를 끊는다(break). 끊어진 내측 시일 링(130)으로 말미암아 노이즈 결합 경로가 파괴되고, 노이즈가 다른 폐쇄 루프 시일 링 내에 형성될 수 있다. 노이즈의 차단(breaking)은 고주파 회로, 예컨대 무선 주파수(RF) 회로에 의해 생성된 노이즈로부터 반도체 디바이스를 절연시키기 위한 것이다. 일부 실시형태에 있어서, 집적 회로(110)은 반도체 디바이스 외부의 다른 회로에 바람직하지 못한 영향을 끼칠 수 있는 고주파 회로를 포함한다. 일부 다른 실시형태에서는, 고주파 회로가 반도체 디바이스 외부에 있기 때문에, 집적 회로(110)는 노이즈 결합으로부터 보호되어야 한다. 내측 시일 링(130)이 갭(G)을 갖기 때문에, 노이즈 결합 문제가 해결될 수 있다.
도 4는 도 1의 선 4-4를 따라 얻어진 단면도이다. 내측 시일 링(130)은 유전체층(160) 내에 매립되어 있다. 더 구체적으로, 내측 시일 링(130)은 유전체층(160)을 통해 연장될 수 있다. 도 4에 도시하는 바와 같이, 내측 시일 링(130)은 기판(150) 상에 배치되고, 활성 영역(154), 복수의 금속층(132), 및 복수의 컨택(134)을 더 포함할 수 있다. 활성 영역(154)은 기판(110) 내에 형성되고, STI(shallow trench isolation)(156)가 그 활성 영역(154)에 인접하게 위치할 수 있다. 금속층(132)은 유전체층(160) 중 하나로 충전되는 갭(133)을 갖는다. 도 4에 도시한 금속층(132)은 유전체(160) 중 하나에 의해 서로 이격될 수 있다. 다시 말해, 금속층(132)과 유전체층(160)은 교대로 적층된다. 또한, 컨택(134)도 복수개이며 금속층(132) 사이에 위치한다. 다시 말해, 컨택(134)은 유전체층(160) 내에 배치된다. 예를 들어, 금속층(132a)은 유전체층(160a)에 의해 활성 영역(154)과는 분리된다. 컨택(134a)은 금속층(132a)과 활성 영역(154) 사이에 위치한다. 금속층(132)과 컨택(134)은 물리적으로 접속된다. 일부 실시형태에 있어서, 패시베이션층(170)이 또한 최외측 금속층(122b)을 덮을 수 있다. 금속층(132)과 컨택(134)은 알루미늄, 구리, 주석, 니켈, 금, 은, 또는 이들의 조합으로 이루어질 수 있다.
도 4에 있어서, 금속층(132)은 도 1에서의 갭(G)을 형성하는 갭(133)을 갖는다. 일부 실시형태에 있어서, 갭(133)은 실질적으로 서로 얼라인되어 갭(G)을 형성한다. 다시 말해, 갭(133)은 서로 오버래핑된다. 그러나, 일부 다른 실시형태에서는 갭(133)이 서로 미스얼라인될 수도 있다. 예를 들어, 갭(133)은 엇갈려서(staggered) 갭(G)을 형성할 수도 있다.
도 1을 참조한다. 내측 시일 링(130)은 복수의 갭(G)을 갖고, 외측 시일 링(120)의 내부면을 따라 배열된 복수의 시일부(134)를 포함하며, 2개의 인접한 시일부(134)는 하나의 갭(G)에 의해 분리된다. 다시 말해, 내측 시일 링(130)은 갭(G)에 의해 시일부(134)로 잘려진다. 예를 들어, 도 1의 내측 시일 링(130)은 14개의 시일부(134)를 포함하며, 본 개시의 청구범위는 이 점에 있어서 한정되지 않는다. 시일부(134)는 노이즈 결합을 막을 수 있고, 또한 집적 회로(110)와 외측 시일 링(130) 간의 전기적 상호작용을 차단할 수 있다.
도 5는 본 개시의 일부 실시형태에 따른 반도체 디바이스의 평면도이다. 도 5와 도 1의 반도체 디바이스 간의 차이는 외측 시일 링의 개수에 관한 것이다. 도 5에 있어서, 반도체 디바이스는 서로 떨어져 있는 2개의 외측 시일 링(120a, 120b)을 포함한다. 외측 시일 링(120a)은 내측 시일 링(130)과 집적 회로(110)를 둘러싸고, 외측 시일 링(120b)은 외측 시일 링(120a)과 내측 시일 링(130) 사이에 배치된다. 외측 시일 링(120a, 120b) 양자는 폐쇄 루프 금속층(122)을 구비한다(도 2 참조). 이에, 도 5의 반도체 디바이스는 도 1의 반도체 디바이스를 능가한 구조적 보강을 제공할 수 있고, 또한 바람직하지 못한 습기 및 이동성 이온 오염물질이 집적 회로(110)에 침입하여 동작의 신뢰성에 영향을 미치는 것을 막을 수 있다. 도 5의 반도체 디바이스의 기타 관련 구조적 상세는 도 1의 반도체 디바이스와 유사하기 때문에, 이에 대한 설명은 이후에 반복하지 않을 것이다. 도 1과 도 5에 도시하는 외측 시일 링(120)의 개수는 예시이며, 그것이 본 개시의 청구범위를 한정해서는 안 되는 것을 알아야 한다. 당업자라면 실제 상황에 따라 외측 시일 링(120)의 적절한 개수를 선택할 수 있다.
도 6은 본 개시의 일부 실시형태에 따른 반도체 디바이스의 평면도이다. 도 6와 도 1의 반도체 디바이스 간의 차이는 내측 시일 링의 개수에 관한 것이다. 도 6에 있어서, 반도체 디바이스는 서로 분리되어 있는 2개의 내측 시일 링(130a, 130b)을 포함한다. 내측 시일 링(130a)은 외측 시일 링(120)과 집적 회로(110) 사이에 배치되고, 내측 시일 링(130b)은 외측 시일 링(120)과 내측 시일 링(130a) 사이에 배치된다. 내측 시일 링(130a)은 적어도 하나의 갭(Ga)을 갖고, 내측 시일 링(130b)은 적어도 하나의 갭(Gb)을 갖는다. 갭(Ga, Gb)은 서로 얼라인되지 않으며, 실제로 서로 오프셋되어 있다. 갭(Ga, Gb) 사이의 오프셋은 분위기로부터의 습기가 집적 회로(110)에 침입할 가능성을 더욱 저감시킨다. 내측 시일 링(130a)이 복수의 갭(Ga)을 포함할 경우, 내측 시일 링(130b)은, 갭(Gb)이 내측 시일 링(130a) 상에서의 가장 가까운 갭(Ga)과 오프셋되도록 배치될 수 있다. 도 6에 도시하는 바와 같이, 습기가 갭(Gb)을 통과할 수도 있지만, 그 습기가 집적 회로(110)에 바로 침입하여 집적 회로(110) 내의 구성요소들을 손상시키지 않는다. 습기는 내측 시일 링(120a)에 의해 차단된다.
갭(Ga, Gb)은 내측 시일 링(130a, 130b)의 주변부를 따라 어느 곳에나 형성될 수 있다. 갭(Ga, Gb)의 한가지 목적은 주변부를 따라 노이즈 도통(noise conduction)을 막는 것이다. 도 6은 내측 시일 링(130a) 상에 3개의 갭(Ga)과, 내측 시일 링(130b) 상에 3개의 갭(Gb)을 도시하고 있지만, 각각의 내측 시일 링에 추가 갭이 추가될 수도 있다. 또한, 내측 시일 링(130a, 130b) 각각은 단일 갭을 갖는다. 도 6의 반도체 디바이스의 기타 관련된 구조적 상세는 도 1의 반도체 디바이스와 유사하기 때문에, 이에 대한 설명은 이후에 반복하지 않을 것이다. 도 1과 도 6에 도시하는 내측 시일 링(130)의 개수는 예시이며, 그것이 본 개시의 청구범위를 한정해서는 안 되는 것을 알아야 한다. 당업자라면 실제 상황에 따라 내측 시일 링(130)의 적절한 개수를 선택할 수 있다.
도 7a는 본 개시의 일부 실시형태에 따른 반도체 디바이스의 평면도이고, 도 7b는 도 7a의 영역 P의 확대도이다. 도 7a, 도 7b, 및 도 6의 반도체 디바이스 간의 차이는 내측 시일 링(130a, 130b)의 구성에 관한 것이다. 도 7a에 있어서, 내측 시일 링(130a)은 2개의 갭(Ga)을 갖고, 내측 시일 링(130b)은 2개의 갭(Gb)을 갖는다. 갭(Ga)은 갭(Gb)과 미스얼라인되어 있다. 또한, 갭(Ga, Gb) 중 적어도 하나는 Z자형을 형성한다. 갭(Ga) 중 하나를 예를 들면, 갭(Ga)은 집적 회로(110)와 면하는 내측 개구부(135i)와, 외측 시일 링(120)과 면하는 외측 개구부(135)와, 내측 개구부(135i)와 외측 개구부(135o)를 연결하는 홈(135g)을 가지며, 홈(135g)은 2개의 코너부(C)를 갖는다. 도 7b에서는, 외측 개구부(135o)와 내측 개구부(135i)가 얼라인되지 않는다. 즉, 외측 개구부(135o)와 내측 개구부(135i)는 내측 시일 링(130a)의 연장 방향을 따라 떨어져 배치된다. 이 구성에서는, 수분, 습기 또는 균열의 침입 경로가 길어질 수 있다.
도 7a에 있어서, 갭(Ga, Gb)은 같은 형상을 가질 수 있는데, 즉 갭(Ga, Gb)은 수분, 습기 또는 균열의 침입 경로를 길게 하는 Z자형이다. 또한, 집적 회로(110)는 적어도 하나의 제1 회로(116)와, 이 제1 회로(116)와는 분리되는 적어도 하나의 제2 회로(118)를 구비한다. 갭(Ga)은 내측 시일 링(130a)을 제1 회로(116) 근방의 제1 부분(142)과 제2 회로(118) 근방의 제2 부분(144)으로 자른다. 일부 실시형태에 있어서, 제1 회로(116)는 아날로그 회로일 수 있고, 제2 회로(118)는 디지털 회로일 수 있다. 도 7a와 도 7b의 반도체 디바이스의 기타 관련된 구조적 상세는 도 6의 반도체 디바이스와 유사하기 때문에, 이에 대한 설명은 이후에 반복하지 않을 것이다.
도 7c와 도 7d는 본 개시의 일부 실시형태에 따른 반도체 디바이스의 확대 평면도이다. 도 7c, 도 7d 및 도 7b의 반도체 디바이스 간의 차이는 내측 시일 링(130)의 갭(G)의 개수에 관한 것이다. 도 7c에서는 갭(G)이 L자형을 형성한다. 다시 말해, 내측 시일 링(130)은 양쪽 모두 갭(G)과 면하는 제1 단부(136)와 제2 단부(138)를 갖는데, 즉 갭(G)은 제1 단부(136)와 제2 단부(138) 사이에 배치된다. 내측 시일 링(130)은, 제1 단부(136)에 연결되어 제2 단부(138)의 일측으로 연장되며 제2 단부(138)와는 분리되는 배리어(barrier)(137)를 더 구비한다. 배리어(137)는 내측 시일 링(130)의 제1 단부(136)와 동일한 금속을 포함하며, 제1 단부(136)의 형성과 동시에 형성된다. 이에, 갭(G)의 외측 개구부(135o)와 내측 개구부(135i)에 연결된 홈(135g)이 코너부(C)를 갖는다. 이 구성에서는 습기 이동 경로가 더욱 연장된다. 도 7d에서는 갭(G)이 C자형을 형성한다. 다시 말해, 내측 시일 링(130)은, 제1 단부(136)에 연결되어 배리어(137)와 반대로 제2 단부(138)의 타측으로 연장되며 제2 단부(138)와는 분리되는 배리어(139)를 더 구비한다. 배리어(139)는 내측 시일 링(130)의 제1 단부(136)와 동일한 금속을 포함하며, 제1 단부(136)의 형성과 동시에 형성된다. 이에, 갭(G)의 외측 개구부(135o)와 내측 개구부(135i)에 연결된 홈(135g)이 2개의 코너부(C)를 갖는다. 이 구성에서는 습기 이동 경로가 더욱 연장된다. 도 7c와 도 7d의 반도체 디바이스의 기타 관련된 구조적 상세는 도 7b의 반도체 디바이스와 유사하기 때문에, 이에 대한 설명은 이후에 반복하지 않을 것이다.
도 8은 본 개시의 일부 실시형태에 따른 반도체 디바이스의 평면도이다. 도 8과 도 1의 반도체 디바이스 간의 차이는 내측 시일 링의 구성에 관한 것이다. 도 8에서는, 내측 시일 링(130a, 130b)의 갭(Ga, Gb)이 서로 실질적으로 얼라인되어 있고, 반도체 디바이스는, 2개의 내측 시일 링(130a, 130b)과 2개의 커넥터(180)가 함께 폐쇄 루프를 형성하도록 2개의 시일 링(130a, 130b)을 연결하는 2개의 커넥터(180)을 더 포함한다. 더 구체적으로, 갭(Ga, Gb)은 얼라인되고 일부 실시형태에서는 실질적으로 90° 각도로 시일 링(130a, 130b)과 연결된다. 다시 말해, 2개의 커넥터(180) 중 적어도 하나는 내측 시일 링(130a, 130b) 중 적어도 하나에 수직으로 연장된다. 일부 다른 실시형태에 있어서, 커넥터(180)는 아크 또는 기타 형상의 곡선이다. 또 다른 일부 실시형태에 있어서, 갭(Ga, Gb)은 얼라인되지 않고, 2개의 커넥터(180)는 실질적으로 90° 각도로 내측 시일 링(130)과 연결되는 직선 이외의 상이한 형상 또는 각도를 가질 수 있다. 일부 실시형태에 있어서, 커넥터(180)는 내측 시일 링(130a, 130b)과 동일하거나 유사한 금속 및 구성을 포함하고, 이 내측 시일 링의 형성과 동시에 형성된다.
이 구성에서는, 내측 시일 링(130a, 130b)은 상호 인덕턱스를 줄이기 위해 노이즈로부터 야기되는 임의의 전류에 대한 역전류(inverse current)를 포함한다. 예를 들어, 제1 전류(131a)가 무선 주파수 노이즈 또는 또 다른 노이즈 소스로부터 내부 시일 링(130a) 상에 유도되면, 반대 방향의 제2 전류(131b)가 내측 시일 링(131b) 내에 유도된다. 내측 시일 링(130a, 130b)이 2개의 커넥터(180)에 의해 폐쇄 루프를 형성하기 때문에 역전류가 유도된다. 대향 전류(131a, 131b)로부터의 상호 인덕턱스는 전류(131a, 131b)로부터의 유도된 자기장의 반대 방향 때문에 감소하거나 없어진다. 이에, 반도체 디바이스 상에서 무선 주파수 노이즈 또는 다른 노이즈 소스의 영향이 감소하거나 없어진다. 도 8의 반도체 디바이스의 기타 관련된 구조적 상세는 도 1의 반도체 디바이스와 유사하기 때문에, 이에 대한 설명은 이후에 반복하지 않을 것이다.
도 9는 본 개시의 일부 실시형태에 따른 반도체 디바이스의 형성 방법의 흐름도이다. 단계 202에서, 집적 회로가 형성된다. 단계 204에서, 적어도 하나의 외측 시일 링이 집적 회로를 둘러싸도록 형성된다. 단계 204는 복수의 금속층을 스택형 구성으로 형성하는 단계를 포함하고, 금속층은 폐쇄 루프이다. 단계 206에서, 외측 시일 링과 집적 회로 사이에 그리고 외측 시일 링과는 분리되게 적어도 하나의 내측 시일 링이 형성된다. 내측 시일 링은 이 내측 시일 링에 의해 에워싸인 영역으로부터 이 내측 시일 링의 외부 영역까지 연장되는 적어도 하나의 갭을 갖는다. 흐름도에서는 다수의 단계를 순서대로 나타내고 있지만, 이들 단계는 다른 순서로 또는 서로 동시에 실시될 수 있다. 예를 들어, 금속층이 외측 시일 링과 내측 시일 링으로서 동시에 적층될 수 있다. 다른 예로, 외측 시일 링과 내측 시일 층은 집적 회로와 동시에 형성된다.
다양한 실시형태에 있어서, 외측 시일 링과 내측 시일 링은 알루미늄, 구리, 주석, 니켈, 금, 은, 또는 이들의 조합 등의 전도성 재료 또는 금속을 포함한다. 일부 실시형태에 있어서, 외측 시일 링과 내측 시일 링은 복수의 층, 예컨대 금속층 및 컨택을 포함한다. 금속층과 컨택은 임의의 적절한 재료를 포함할 수 있으며, 해당 기술분야에 알려진 임의의 적절한 방법 또는 공정을 이용하여 형성 또는 제조될 수 있다. 예컨대 금속층은, 알루미늄, 구리, 주석, 니켈, 금, 은, 또는 이들의 조합을 포함하고, 전기도금, 물리적 기상 증착(PVD), 스퍼터링 또는 기타 적절한 공정을 이용해서 적층되고 에칭에 의해 규정될 수 있다. 컨택은 일부 실시형태에 있어서 Cu, Cu 합금, W, Au, Al, 또는 기타 적절한 재료를 포함한다. 컨택은 예컨대 PVD, 화학적 기상 증착(CVD), 및 화학-기계적 평탄화(CMP)에 의해 형성될 수 있다.
전술한 실시형태에 따르면, 반도체 디바이스가 폐쇄 루프 외측 시일 링과, 갭이 있는(gapped) 내측 시일 링을 포함하기 때문에, 외측 시일 링과 내측 시일 링은 함께 구조적 보강을 제공할 수 있고, 바람직하지 않는 습기 및 이동성 이온 오염물질이 집적 회로에 침입하여 동작의 신뢰성에 영향을 미치는 것을 막고 또한 노이즈 결합 경로를 파괴할 수 있다.
일부 실시형태에 따르면, 반도체 디바이스는 집적 회로와, 적어도 하나의 외측 시일 링과, 적어도 하나의 내측 시일 링을 포함한다. 외측 시일 링은 집적 회로를 둘러싼다. 외측 시일 링은 스택형 구성의 복수의 금속층을 포함하고, 금속층은 폐쇄 루프이다. 내측 시일 링은 외측 시일 링과 집적 회로 사이에 배치되며 외측 시일 링과는 분리된다. 내측 시일 링은 이 내측 시일 링에 의해 에워싸인 영역으로부터 이 내측 시일 링의 외부 영역까지 연장되는 적어도 하나의 갭을 갖는다.
일부 실시형태에 따르면, 반도체 디바이스는 집적 회로와, 적어도 하나의 외측 시일 링과, 적어도 하나의 내측 시일 링을 포함한다. 외측 시일 링은 집적 회로 둘레에 배치된다. 외측 시일 링은 스택형 구성의 복수의 금속층을 포함하고, 금속층은 집적 회로를 연속적으로 둘러싼다. 내측 시일 링은 외측 시일 링과 집적 회로 사이에 배치되며 외측 시일 링과는 분리된다. 내측 시일 링은 집적 회로를 비연속적으로 둘러싼다.
일부 실시형태에 따르면, 반도체 디바이스의 제조 방법은 집적 회로를 형성하는 단계를 포함한다. 적어도 하나의 시일 링이 집적 회로를 둘러싸도록 형성되고, 복수의 금속층을 스택형 구조로 형성하는 것을 포함한다. 금속층은 폐쇄 루프이다. 외측 시일 링과 집적 회로 사이에 그리고 외측 시일 링과는 분리되게 적어도 하나의 내측 시일 링이 형성된다. 내측 시일 링은 이 내측 시일 링에 의해 에워싸인 영역으로부터 이 내측 시일 링의 외부 영역까지 연장되는 적어도 하나의 갭을 갖는다.
이상은 당업자가 본 개시의 양태를 더 잘 이해할 수 있도록 여러 실시형태의 특징을 개관한 것이다. 당업자라면 동일한 목적을 달성하기 위한 다른 공정 및 구조를 설계 또는 변형하고/하거나 본 명세서에 소개하는 실시형태들의 동일한 효과를 달성하기 위한 기본으로서 본 개시를 용이하게 이용할 수 있다고 생각할 것이다. 또한 당업자라면 그러한 등가의 구조가 본 개시의 사상 및 범주에서 벗어나지 않는다는 것과, 본 개시의 사상 및 범주에서 일탈하는 일없이 다양한 변화, 대체 및 변형이 이루어질 수 있다는 것을 인식할 것이다.

Claims (10)

  1. 반도체 디바이스에 있어서,
    집적 회로와,
    상기 집적 회로를 둘러싸는 적어도 하나의 외측 시일 링(seal ring)으로서, 상기 외측 시일 링은 스택형 구성(stacked configuration)의 복수의 금속층을 포함하고, 상기 금속층은 폐쇄 루프인 것인 상기 적어도 하나의 외측 시일 링과,
    상기 외측 시일 링과 상기 집적 회로 사이에 배치되고 상기 외측 시일 링과는 분리되는 적어도 하나의 내측 시일 링
    을 포함하고, 상기 내측 시일 링은 이 내측 시일 링에 의해 에워싸인 제1 영역으로부터 이 내측 시일 링의 외부인 제2 영역까지 연장되는 적어도 하나의 갭을 갖고, 상기 내측 시일 링은 제1 단부와 제2 단부를 갖고, 상기 갭은 상기 제1 단부와 상기 제2 단부 사이에 있고, 상기 제1 단부는 상기 제1 영역과 상기 제2 영역으로 각각 연장하는 제1 배리어(barrier)와 제2 배리어를 포함하는 것인, 반도체 디바이스.
  2. 제1항에 있어서, 복수의 상기 외측 시일 링은 서로 분리되는 것인 반도체 디바이스.
  3. 제1항에 있어서, 상기 내측 시일 링은 상기 외측 시일 링의 내부면을 따라 배열되는 복수의 시일부를 포함하고, 상기 시일부 중 2개의 인접한 시일부는 복수의 갭 중 하나의 갭에 의해 분리되는 것인 반도체 디바이스.
  4. 제1항에 있어서, 복수의 상기 내측 시일 링은 상기 외측 시일 링과 상기 집적 회로 사이에 배치되고, 상기 내측 시일 링의 복수의 갭은 서로 미스얼라인(misalign)되는 것인 반도체 디바이스.
  5. 삭제
  6. 제1항에 있어서, 상기 갭은 C자형을 형성하는 것인 반도체 디바이스.
  7. 제1항에 있어서, 상기 제1 배리어와 상기 제2 배리어는 상기 제2 단부로부터 분리되는 것인, 반도체 디바이스.
  8. 제1항에 있어서, 상기 집적 회로는 적어도 하나의 아날로그 회로와 적어도 하나의 디지털 회로를 포함하는 것인 반도체 디바이스.
  9. 반도체 디바이스에 있어서,
    집적 회로와,
    상기 집적 회로 둘레에 배치되는 적어도 하나의 외측 시일 링으로서, 상기 외측 시일 링은 스택형 구성의 복수의 금속층을 포함하고, 상기 금속층은 상기 집적 회로를 연속적으로 둘러싸는 것인 상기 적어도 하나의 외측 시일 링과,
    상기 외측 시일 링과 상기 집적 회로 사이에 배치되고 상기 외측 시일 링과는 분리되는 적어도 하나의 내측 시일 링
    을 포함하고, 상기 내측 시일 링은 상기 집적 회로를 비연속적으로 둘러싸고, 상기 내측 시일 링은 제1 단부, 제2 단부 및 제1 단부와 제2 단부 사이의 갭을 갖고, 상기 제1 단부는 상기 제2 단부의 대향 측부들로 연장하는 제1 배리어와 제2 배리어를 포함하는 것인, 반도체 디바이스.
  10. 반도체 디바이스를 제조하는 방법에 있어서,
    집적 회로를 형성하는 단계와,
    상기 집적 회로를 둘러싸도록 적어도 하나의 외측 시일 링을 형성하는 단계로서, 복수의 금속층을 스택형 구성으로 형성하는 단계를 포함하고, 상기 금속층은 폐쇄 루프인 것인 상기 외측 시일 링 형성 단계와,
    상기 외측 시일 링과 상기 집적 회로 사이에 그리고 상기 외측 시일 링과는 분리되게 적어도 하나의 내측 시일 링을 형성하는 단계
    를 포함하고, 상기 내측 시일 링은 이 내측 시일 링에 의해 에워싸인 제1 영역으로부터 이 내측 시일 링의 외부인 제2 영역까지 연장되는 적어도 하나의 갭을 갖고, 상기 내측 시일 링은 제1 단부와 제2 단부를 갖고, 상기 갭은 상기 제1 단부와 상기 제2 단부 사이에 있고, 상기 제1 단부는 상기 제1 영역 및 상기 제2 영역으로 각각 연장하는 제1 배리어 및 제2 배리어를 포함하는 것인, 반도체 디바이스 제조 방법.
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