TW202414681A

TW202414681A - 半導體裝置

Info

Publication number: TW202414681A
Application number: TW112116624A
Authority: TW
Inventors: 藝夫陳; 志剛段
Original assignee: 新加坡商聯發科技（新加坡）私人有限公司
Priority date: 2022-05-09
Filing date: 2023-05-04
Publication date: 2024-04-01
Also published as: DE102023110153A1; US20230361055A1

Abstract

本發明公開一種半導體裝置，包括：半導體基板；第一介電層，設置於該密封環區域上方，其中該第一介電層具有第一介電常數；第二介電層，配置於該半導體基板與該第一介電層之間，其中該第二介電層具有低於該第一介電常數的第二介電常數；以及導電密封環結構，設置於該密封環區域，該導電密封環結構包括：第一密封環部分，嵌入該第一介電層，該第一密封環部分包括週期性不連續排列的第一圖案。

Description

半導體裝置

本發明涉及半導體技術領域，尤其涉及一種半導體裝置。

密封環（seal ring）通常形成於劃線（scribe line）與晶圓（wafer）的每個晶粒的積體電路周邊（外圍）區域之間，由介電層和金屬層交替層疊（laminating）組成，密封環透過穿過介電層的通孔進行互連（形成）。當沿著劃線執行晶圓切割製程（dicing process）時，密封環可以阻擋劃線中因晶圓切割製程的應力而產生的積體電路的不需要的裂紋（開裂）。然而，傳統的密封環會降低其射頻（RF，radio frequency）性能。

因此，需要一種具有改進的射頻性能的新型密封環結構。

有鑑於此，本發明提供一種半導體裝置，以解決上述問題。

根據本發明的第一方面，公開一種半導體裝置，包括：半導體基板，具有電路區域和圍繞該電路區域的密封環區域；第一介電層，設置於該密封環區域上方，其中該第一介電層具有第一介電常數；第二介電層，配置於該半導體基板與該第一介電層之間，其中該第二介電層具有低於該第一介電常數的第二介電常數；以及導電密封環結構，設置於該密封環區域，該導電密封環結構包括：第一密封環部分，嵌入該第一介電層，該第一密封環部分包括週期性不連續排列的第一圖案。

根據本發明的第二方面，公開一種半導體裝置，包括：半導體基板，具有電路區域和圍繞該電路區域的密封環區域；第一介電層，設置於該密封環區域上方，其中該第一介電層具有第一介電常數；第二介電層，配置於該半導體基板與該第一介電層之間，其中該第二介電層具有低於該第一介電常數的第二介電常數；第一密封環部分，設置在該密封環區域中並嵌入該第一介電層中，其中在俯視圖中，該第一密封環部分包括第一不連續圖案; 以及第二密封環部分，設置於該密封環區域內並且嵌入該第二介電層中，其中在俯視圖中，該第二密封環部分包括至少一個第二連續圖案。

根據本發明的第三方面，公開一種半導體裝置，包括：半導體基板，具有電路區域和圍繞該電路區域的密封環區域；第一介電層，設置於該密封環區域上方，其中該第一介電層具有第一介電常數；第一密封環部分，設置於該密封環區域內並嵌入該第一介電層中，其中該第一密封環部分包括週期性排列的第一間斷圖案；以及第二密封環部分，設置在該密封環區域中並且位於該第一介電層和該半導體基板之間，其中該第二密封環部分包括至少一個閉環圖案。

本發明的半導體裝置由於包括：半導體基板，具有電路區域和圍繞該電路區域的密封環區域；第一介電層，設置於該密封環區域上方，其中該第一介電層具有第一介電常數；第二介電層，配置於該半導體基板與該第一介電層之間，其中該第二介電層具有低於該第一介電常數的第二介電常數；以及導電密封環結構，設置於該密封環區域，該導電密封環結構包括：第一密封環部分，嵌入該第一介電層，該第一密封環部分包括週期性不連續排列的第一圖案。採用這種方式，第一密封環部分包括不連續排列的第一圖案，因此可以減少對電路區域的射頻性能的負面影響，並且第一介電層具有第一介電常數，第一介電層可以幫助阻擋或幫助減少水和離子污染物等雜質進入到半導體裝置的內部；因此本發明的上述方案可以在保護半導體裝置的內部的同時，還可以減少對射頻性能的負面影響。

在下面對本發明的實施例的詳細描述中，參考了附圖，這些附圖構成了本發明的一部分，並且在附圖中透過圖示的方式示出了可以實踐本發明的特定的優選實施例。對這些實施例進行了足夠詳細的描述，以使所屬技術領域具有通常知識者能夠實踐它們，並且應當理解，在不脫離本發明的精神和範圍的情況下，可以利用其他實施例，並且可以進行機械，結構和程式上的改變。本發明。因此，以下詳細描述不應被理解為限制性的，並且本發明的實施例的範圍僅由所附申請專利範圍限定。

將理解的是，儘管術語“第一”、“第二”、“第三”、“主要”、“次要”等在本文中可用於描述各種元件、元件、區域、層和/或部分，但是這些元件、元件、區域、這些層和/或部分不應受到這些術語的限制。這些術語僅用於區分一個元件、元件、區域、層或部分與另一區域、層或部分。因此，在不脫離本發明構思的教導的情況下，下面討論的第一或主要元件、元件、區域、層或部分可以稱為第二或次要元件、元件、區域、層或部分。

此外，為了便於描述，本文中可以使用諸如“在...下方”、“在...之下”、“在...下”、“在...上方”、“在...之上”之類的空間相對術語，以便於描述一個元件或特徵與之的關係。如圖所示的另一元件或特徵。除了在圖中描述的方位之外，空間相對術語還意圖涵蓋裝置在使用或運行中的不同方位。該裝置可以以其他方式定向（旋轉90度或以其他定向），並且在此使用的空間相對描述語可以同樣地被相應地解釋。另外，還將理解的是，當“層”被稱為在兩層“之間”時，它可以是兩層之間的唯一層，或者也可以存在一個或複數個中間層。

術語“大約”、“大致”和“約”通常表示規定值的±20％、或所述規定值的±10％、或所述規定值的±5％、或所述規定值的±3％、或規定值的±2％、或規定值的±1％、或規定值的±0.5％的範圍內。本發明的規定值是近似值。當沒有具體描述時，所述規定值包括“大約”、“大致”和“約”的含義。本文所使用的術語僅出於描述特定實施例的目的，並不旨在限制本發明。如本文所使用的，單數術語“一”，“一個”和“該”也旨在包括複數形式，除非上下文另外明確指出。本文所使用的術語僅出於描述特定實施例的目的，並不旨在限制本發明構思。如本文所使用的，單數形式“一個”、“一種”和“該”也旨在包括複數形式，除非上下文另外明確指出。

將理解的是，當將“元件”或“層”稱為在另一元件或層“上”、“連接至”、“耦接至”或“鄰近”時，它可以直接在其他元件或層上、與其連接、耦接或相鄰、或者可以存在中間元件或層。相反，當元件稱為“直接在”另一元件或層“上”、“直接連接至”、“直接耦接至”或“緊鄰”另一元件或層時，則不存在中間元件或層。

注意：（i）在整個附圖中相同的特徵將由相同的附圖標記表示，並且不一定在它們出現的每個附圖中都進行詳細描述，並且（ii）一系列附圖可能顯示單個專案的不同方面，每個方面都與各種參考標籤相關聯，這些參考標籤可能會出現在整個序列中，或者可能只出現在序列的選定圖中。

本發明實施例提供了一種密封環結構，例如，密封環結構為雙密封環（double seal ring）結構並設置在圍繞電路區域的密封環區域中。雙密封環結構是組合結構（combo-structure），包括嵌入非低k介電層中的第一部分和位於第一部分下方且嵌入低k介電層中的第二部分。密封環結構的第一部分包括沿密封區域週期性且不連續地佈置的離散導電圖案。可以增加嵌入非低k介電層中的密封環結構的第一部分的電阻。因此，被密封環結構包圍的射頻裝置具有改善的性能(如導通電阻(on-resistance，Ron)、關斷電容(off-capacitance，Coff)等)。此外，密封環結構的第二部分包括連續圖案(或閉環（closed-loop）圖案)，其由導電或介電材料製成且包圍電路區域。因此，密封環結構可以防止水分和離子污染物滲入射頻裝置。本發明實施例提供的密封環結構，可以阻擋水分，防止酸性或鹼性化學物質造成的損壞，或污染物質的擴散。本發明實施例第一密封環部分（第一部分）包括不連續排列的第一圖案（不連續地佈置的離散導電圖案），因此可以減少對電路區域的射頻性能的負面影響，並且第一介電層具有第一介電常數，第一介電層可以幫助阻擋或幫助減少水和離子污染物等雜質進入到半導體裝置的內部（如電路區域）；因此本發明實施例的上述方案可以在保護半導體裝置的內部（如電路區域）的同時，還可以減少對射頻性能的負面影響。

圖1是根據本發明的一些實施例的包括密封環結構（或導電密封環結構）504R(也包括如下圖2-12所示的密封環結構（或導電密封環結構）504RA、504RB、504RC、504RD、504RE和504RF)的半導體裝置500(也包括如下圖2-12所示的半導體裝置500A、500B、500C、500D、500E和500F)的俯視圖。圖2是根據本發明的一些實施例的沿圖1中的線A-A'示出的半導體裝置500A/500B的剖視圖。為了清楚顯示密封環結構（或導電密封環結構）504R的排列，圖1中未顯示保護層270、重分佈（redistribution）圖案270R及介電層230G。

如圖1和圖2所示，半導體裝置500A/500B包括半導體基板200、介電層220、230D1、230D2、230D3和230G以及密封環結構（或導電密封環結構）504R。如圖1和圖2所示，半導體基板200具有電路區域502、圍繞電路區域502的密封環區域504和圍繞密封環區域504的劃線區域506。在一些實施例中，半導體基板200可以包括矽。在備選實施例中，SiGe、體（bulk）半導體、應變（strained）半導體、化合物半導體、絕緣體上半導體(semiconductor-on-insulator ，SOI)和其他常用的半導體基板可以用於半導體基板200。半導體基板200可以透過注入p型或n型雜質具有期望的導電類型。在一些實施例中，包括掩埋氧化物層和淺溝槽隔離（shallow trench isolation，STI）特徵（未示出）的絕緣特徵（insulating feature）202形成在半導體基板200的頂部上。絕緣特徵202可以圍繞半導體基板200上的有源區域（active region）205並為有源區域205提供物理隔離和電性隔離。有源區域205可以摻雜有p型摻雜劑和/或n型摻雜劑。在一些實施例中，半導體基板200、絕緣特徵202和被絕緣特徵202包圍的有源區域205可以共同用作複合半導體基板（composite semiconductor substrate）210。

介電層220、230D1、230D2、230D3和230G設置在半導體基板200的電路區域502、密封環區域504和劃線區域506上。介電層220、230D1、230D2、230D3 230G和230G從底部到頂部垂直層疊在半導體基板200上。在本實施例中，介電層220可以作為層間介電(interlayer dielectric，ILD)層220，介電層230D1、230D2和230D3可以作為第一、第二和第三金屬間介電(intermetal dielectric，IMD)層230D1、230D2和230D3，以及介電層230G可以用作最頂部的金屬間介電層 (IMD)層230G。在一些實施例中，設置在介電層230D1、230D2和230D3上的介電層230G具有第一介電常數(dielectric constant ，k)，設置在介電層230G和半導體基板200之間的介電層220、230D1、230D2和230D3具有低於第一介電常數 (k) 的第二介電常數 (k)。介電層220、230D1、230D2和230D3可以由介電常數(k)在大約2.9和3.8之間的低（k low-k）介電材料(例如，介電常數小於二氧化矽的介電常數)、介電常數(k)在約2.5和3.9之間的超低k介電材料和/或介電常數(k)小於約2.5的極低k(extreme low-k ，ELK)介電材料製成。例如，介電層220、230D1、230D2和230D3可以包括碳摻雜氧化物、多孔碳摻雜二氧化矽、諸如聚醯亞胺或碳氧化矽聚合物(silicon oxycarbide polymer ，SiOC)的聚合物或其組合。此外，介電層230G可由介電常數(k)大於約3.9的非低k介電材料製成。例如，介電層230G可以包括氧化矽、氮氧化矽、未摻雜矽酸鹽玻璃(un-doped silicate glass ，USG)、硼矽酸鹽玻璃(borosilicate glass ，BSG)、磷矽酸鹽玻璃(phosphoric silicate glass ，PSG)、硼磷矽酸鹽玻璃(borophosphosilicate glass ，BPSG)、氟化矽酸鹽玻璃(fluorinated silicate glass ，FSG)、或其組合。在一些實施例中，介電層230G透過等離子增強CVD(plasma enhanced CVD ，PECVD)形成。值得注意的是，低k(low-k)介電層220、230D1、230D2與230D3的數量以及非低k(non-low-k)介電層230G的數量由使用者或設計者設計定義，本發明的範圍不受限制。本發明一個實施例中，介電層220、230D1、230D2和230D3的介電常數可以小於2.5、或者大約等於2.5並小於等於3.9。介電層230G的介電常數可以是大於約3.9（可以不包括3.9）。因此，介電層230G的介電常數的大於介電層220、230D1、230D2和230D3的介電常數（介電層220、230D1、230D2和230D3的介電常數小於（或低於）介電層230G的介電常數）。

在一些實施例中，半導體裝置 500A/500B 還包括設置在複合半導體基板 210 與介電層 220、230D1、230D2、230D3 和 230G 之間的蝕刻停止層（etch stop layer）214、224、232 和 234。例如，蝕刻停止層214(也稱為接觸蝕刻停止層(contact etch stop layer ，CESL))設置在介電層220和複合半導體基板210之間。蝕刻停止層224設置在介電層220和230D1之間。蝕刻停止層224和232設置在介電層230D1和230D2之間。蝕刻停止層232與234設置於介電層230D2與230D3之間以及介電層230D3與230G之間。蝕刻停止層214、224、232和234包括不同於介電層220、230D1、230D2、230D3和230G的介電材料的介電材料。例如，如果介電層220、230D1、230D2、230D3包括低k介電材料，則蝕刻停止層214包括矽和氮，例如氮化矽(SiN)、氮氧化矽(SiON)或其他適用的介電材料。蝕刻停止層224可以包括碳化矽(SiC)，蝕刻停止層232可以包括氮化矽(SiN)，蝕刻停止層234可以包括原矽酸四乙酯(tetraethylorthosilicate ，TEOS)。

在一些實施例中，半導體裝置500A/500B還包括設置在介電層230D3和蝕刻停止層232和234上以及介電層230D3和230G之間的介電襯裡層（內襯層）（dielectric liner layer）250。在一些實施例中，介電襯裡層（內襯層）250由不同於介電層230G的介電材料製成，例如氮化矽(SiN)或其他適用的介電材料。

如圖1及圖2所示，密封環結構504R配置於半導體基板200上且位於密封環區域504中。密封環結構504R包括彼此分離的內密封環部分504-1和外密封環部分504-2。內密封環部分504-1圍繞電路區域502，外密封環部分504-2圍繞內密封環部分504-1。此外，外密封環部分 504-2 被劃線區域 506 包圍。內密封環部分504-1和外密封環部分504-2可以分別電連接到半導體基板200上的有源區（區域）205中的摻雜區(未示出)。內密封環部分504-1和外密封環部分504-2均包括接觸插塞210C和220C、通孔240V1、240V2和240V3以及導電層圖案(例如，金屬層圖案)300M1、300M2、300M3和300MT 。接觸插塞210C(或接觸插塞220C)、通孔240V1、240V2和240V3（依次）與導電層圖案300M1、300M2、300M3和300MT交替佈置並電連接。上述接觸插塞和通孔可以是單個或複數個獨立的導電孔結構，在平面上（例如如圖1所示的俯視方向上），位於同一層的接觸插塞或通孔結構彼此由絕緣材料隔開。在每個內密封環部分504-1和外密封環部分504-2中，穿過介電層220和230D1的接觸插塞210C連接到半導體基板200和嵌入在介電層230D1中的導電層圖案300M1。穿過介電層220的接觸插塞220C連接到有源區域205和導電層圖案300M1。穿過介電層230D2的通孔240V1連接到嵌入介電層230D1中的導電層圖案300M1和嵌入介電層230D2中的導電層圖案300M2。穿過介電層230D3的通孔240V2連接到嵌入介電層230D2中的導電層圖案300M2和嵌入介電層230D3中的導電層圖案300M3。穿過介電層230G的通孔240V3連接到嵌入介電層230D3中的導電層圖案300M3和嵌入介電層230G中的導電層圖案300MT。在本實施例中，導電層圖案300MT也可稱為頂層金屬層圖案300MT。導電層圖案n 300M3也可以稱為次頂層金屬層圖案300M3，等等。導電層圖案300M1、300M2和300M3也可以用作下金屬層圖案（lower metal layer pattern）300ML。請注意，接觸插塞210C和220C、通孔240V1、240V2和240V3以及導電層圖案300M1、300M2、300M3和300MT的數量由使用者或設計者設計定義，本發明的範圍不受限制。接觸插塞210C和220C、通孔240V1、240V2和240V3以及導電層圖案300M1、300M2、300M3和300MT等可以採用銅、鋁等或金屬合金等等導電材料。

在一些實施例中，密封環結構504R包括嵌入(非低k)介電層230G中的第一密封環部分504-T和嵌入(低k) 介電層 220、230D1、230D2 和 230D3 中的第二密封環部分504-L (也包括圖3B、4、6、8、10和12所示的第二密封環部分504-LA、504-LB、504-LC和504-LD)。第一密封環部分504-T（也包括導電層圖形300MT和通孔240V3）使用（透過）穿過介電層230G的通孔240V3電連接到第二密封環部分504-L (包括下金屬層圖案300ML、接觸塞210C和220C以及通孔240V1和240V2)。如圖2所示，第一密封環部分504-T還包括位元於內密封環部分504-1中的第一內環部分504-1T和位於外密封環部分504-2中的第一外環部分504-2T。直接佈置在第一內環部分504-1T下方的第二密封環部分504-L還包括位元於內密封環部分504-1中的第二內環部分504-1L和位於外密封環部分504-1中的第二外環部分504-2L。第一內環部分504-1T和第二內環部分504-1L圍繞電路區域502。第一外環部分504-2T和第二外環部分504-2L分別圍繞第一內環部分504-1T和第二內環部分504-1L。

如圖 2 所示，半導體裝置 500A/500B 還包括重分佈層圖案（或重分佈圖案） 270R 和保護層（或鈍化層） 270。重分佈層圖案 270R 覆蓋密封環結構504R的內密封環部分504-1和外密封環部分504-2中的每一個。重分佈層圖案270R形成在導電層圖案300MT上。在一些實施例中，重分佈層圖案 270R 包括用於再分佈層的端子通孔(TMV_RDL)圖案(例如，重分佈層圖案270R的下部)和位於TMV_RDL圖案上方的鋁(Al)再分佈層(AL_RDL)圖案(例如，重分佈層圖案270R的上部)。鈍化層270覆蓋重分佈層圖案270R並與內密封環部分504-1和外密封環部分504-2重疊。重分佈層圖案 270R可以採用銅、鋁等或金屬合金等。保護層（或鈍化層） 270的材料可以與介電層230G的材料相同或採用其他絕緣材料，例如保護層（或鈍化層） 270可以包括氧化矽、氮化矽、氮氧化矽等。保護層（或鈍化層） 270可以是單層或多層的結構。

圖3A和圖3B是根據本發明的一些實施例的圖1和圖2中的半導體裝置500A的區域550的放大圖，顯示密封環結構（或導電密封環結構）504RA的第一密封環部分504-T和第二密封環部分504-LA的導電層圖案的佈局。為了清楚顯示密封環結構504R的第一密封環部504-T與第二密封環部504-L的導電層圖案（包括頂層金屬層圖案300MT和下層金屬層圖案300ML）的佈局，連接到對應的導電層圖案300M1、300M2、300M3和300MT(圖2)的通孔240V1、240V2和240V3未在圖3A和3B以及下面的半導體裝置500的放大圖中示出。為簡潔起見，與先前參考圖1和圖2描述的那些相同或相似的部分不再重複。如圖3A所示，第一密封環部分504-T的導電層圖案300MT包括第一內環部分504-1T中的第一圖案300MT-1和第一外環部分504-2T中的第一圖案300MT-2。本發明一個實施例中，第一內環部分504-1T可以是不連續的（discontinuously），第一外環部分504-2T可以是不連續的。例如，第一圖案300MT-1和300MT-2各自可以是不連續的或斷續的條形圖案；又例如第一圖案300MT-1和300MT-2是週期性（periodically）不連續排列的條形圖案。不連續的圖案也可以稱為間斷圖案，第一圖案300MT-1和300MT-2也可以稱為第一間斷圖案。此外，第一內環部分504-1T的第一圖案300MT-1和第一外環部分504-2T的300MT-2彼此平行並且沿著密封環區域504交錯排列。因此，第一圖案300MT-1和300MT-2也可以作為第一不連續圖案300MT-1和300MT-2。本發明一個實施例中，第一內環部分504-1T包括第一圖案300MT-1（不連續圖案或斷續圖案），第一外環部分504-2T包括第一圖案300MT-2（不連續圖案或斷續圖案）。在一些實施例中，沿著密封環區域504的第一圖案300MT-1和300MT-2之間的空間（或間隔、缺口區域、斷開區域）300MTS遠離密封環區域504的拐角（或角落、角部）504C。換言之，密封環區域504的拐角504C僅被第一圖案300MT-1中的一個和第一圖案300MT-2中的一個覆蓋，而不會有空間300MTS設置在拐角504C處；或者，在一個實施例中位於密封環區域504的拐角504C處的第一圖案300MT-1和300MT-2的部分是連續的，第一圖案300MT-1和300MT-2不連續的部分設置在除了拐角504C處之外的其他位置（例如側邊）。採用這種方式可以提高角落部位的機械強度，防止或減少角落部位的損壞；並且本發明一個實施例中，密封環結構（外環部分和內環部分）在拐角位置處具有倒角的形狀（而不是直角的拐角），可以減少應力集中，保證密封環結構的穩定性。本發明一個實施例中，第一密封環部分504-T整體是非閉環的結構，可以減少對RF性能的負面影響；而介電層230G的介電常數較大（例如大於3.9），因此可以由介電層230G阻擋或減小諸如化學品、濕氣、腐蝕性材料等雜質的進入到電路區域。

如圖3B所示，第二密封環部分504-LA的導電層圖案300ML包括圍繞電路區域502的第二內環圖案（內部閉環圖案）300ML-1A和圍繞第二內環圖案300ML-1A的第二外環圖案（外部閉環圖案）300ML-2A。在一些實施例中，在圖3B所示的俯視圖中，第二內環圖案300ML-1A和第二外環圖案300ML-2A中的每一個都是彼此平行的連續（閉環）的圖案。第二內環圖案300ML-1A和第二外環圖案300ML-2A中的每一個包括第一區域300MA和與第一區域300MA交替佈置並連接到第一區域300MA的第二區域300MB。第一區域300MA具有穿過密封環區域504的第一寬度W1和沿著密封環區域504的第一長度L1。第二區域300MB具有穿過密封環區域504的第二寬度W2和沿著密封環區域504的第二長度L2。在一些實施例中，第一長度L1不同於第二長度L2。例如，第一長度L1大於第二長度L2。在一些其他實施例中，第一長度L1與第二長度L2相同。因此本發明一個實施例中，第二內環圖案300ML-1A的第一區域300MA與第二外環圖案300ML-2A的第二區域300MB相對應，並且第一長度L1大於等於第二長度L2，因此第二內環圖案300ML-1A的第一區域300MA可以完全覆蓋第二外環圖案300ML-2A的第二區域300MB（沿圖案的寬度方向），從而保證密封環的穩定性。本發明一個實施例中，第二外環圖案300ML-2A的第一區域300MA與第二內環圖案300ML-1A的第二區域300MB相對應，並且第一長度L1大於等於第二長度L2，因此第二外環圖案300ML-2A的第一區域300MA可以完全覆蓋第二內環圖案300ML-1A的第二區域300MB（沿圖案的寬度方向），從而保證密封環的穩定性。在一些實施例中，第一寬度W1與第二寬度W2相同。在一些其他實施例中，第一寬度W1不同於第二寬度W2。在一些實施例中，在圖1、3A和3B所示的俯視圖中，第二區域300MB對應於第一圖案300MT-1和300MT-2之間的空間（或間隔）300MTS設置。在一些實施例中，密封環區域504的拐角504C被第二內環圖案300ML-1A和第二外環圖案300ML-1A的第一區域300MA覆蓋，但不被第二內環圖案300ML-1A和第二外環圖案300ML-1A的第二區域300MB覆蓋。本發明一個實施例中，重分佈層圖案270R的分佈可以分別與對應的第一圖案300MT-1和300MT-2的分佈相同（或對應），也即重分佈層圖案270R的不連續與對應下方的第一圖案300MT-1相同，重分佈層圖案270R的不連續與對應下方的第二圖案300MT-2相同。此外，在本發明一個實施例中，第一圖案300MT-1可以完全覆蓋第二圖案300MT-2的空間300MTS，以提高防護雜質的效果。在本發明一個實施例中，第二圖案300MT-2可以完全覆蓋第一圖案300MT-1的空間300MTS，以提高防護雜質的效果。

如圖3B所示，本發明一個實施例中，第二內環部分504-1L包括第二內環圖案300ML-1A（連續圖案或閉環圖案），第二外環部分504-2L包括第二外環圖案300ML-2A（連續圖案或閉環圖案）。本發明一個實施例中，第二內環圖案300ML-1A上可以具有至少一個缺口，該至少一個缺口不設置在密封環區域504的拐角504C的位置處（或不設置在緊鄰拐角504C的位置處）；該至少一個缺口的缺口朝向可以是朝向電路區域502，或不朝向電路區域502。其中本發明一個實施例中可以設置為朝向電路區域502，以便於製造。本發明一個實施例中，第二外環圖案300ML-2A上可以具有至少一個缺口，該至少一個缺口不設置在密封環區域504的拐角504C的位置處（或不設置在緊鄰拐角504C的位置處）；該至少一個缺口的缺口朝向可以是朝向電路區域502，或不朝向電路區域502。其中本發明一個實施例中可以設置為不朝向電路區域502，以便於製造。如圖3B所示，第二內環圖案300ML-1A具有線性邊緣（linear edge）300LE-1和與線性邊緣 300LE-1相對的齒狀邊緣300TE-1。第二外圈圖案300ML-2A具有線性邊緣 300LE-2及與線性邊緣 300LE-2相對的齒狀邊緣300TE-2。線性邊緣 300LE-1 和 300LE-2 以及齒狀邊緣 300TE-1 和 300TE-2 基本上沿著密封環區域 504 延伸。在一些實施例中，第二內環圖案 300ML-1A 的線性邊緣 300LE-1 靠近並平行於第二外環圖案300ML-2A的線性邊緣 300LE-2。第二內環圖案300ML-1A的齒狀邊緣300TE-1比第二外圈圖案300ML-2A的直線邊300LE-2遠離第二外圈圖案300ML-2A的齒狀邊緣300TE-2 。如圖3B所示的方式，可以防止水分和離子污染及滲入電路區域502，並且齒狀邊緣的設置可以幫助減少對電路區域502內的射頻性能的負面影響，改善射頻性能。第二內環部分504-1L和第二外環部分504-2L均可以是包括連續圖案或閉環圖案。或者，第二內環部分504-1L和第二外環部分504-2L可以是連續圖案或閉環圖案。本發明一個實施例中，第二密封環部分504-LA整體為閉環的結構，從而防止水分和離子污染及滲入電路區域502。

圖 4 是根據本發明的一些實施例的圖 1 和圖 2 中的半導體裝置 500B 的放大圖，示出了密封環結構（或導電密封環結構）504RB的第二密封環部分 504-LB 的導電層圖案 300ML 的佈局。下文中的實施例的元件與先前參考圖1、2、3A和3B所描述的元件相同或相似，為簡潔起見不再重複。如圖4所示，半導體裝置500A與500B的不同之處在於，半導體裝置500B包括圖3A所示的第一密封環部分504-T正下方的第二密封環部分504-LB（如圖4所示）。第二密封環部分504-LB的導電層圖案300ML包括圍繞電路區域502的第二內環圖案300ML-1B和圍繞第二內環圖案300ML-1B的第二外環圖案300ML-2B。在一些實施例中，第二內環圖案300ML-1B和第二外環圖案300ML-2B中的每一個在圖4所示的俯視圖中是彼此平行的連續（閉環）的圖案。第一區域300MA具有橫跨（或穿過）密封環區域504的第三寬度W3。第二外環圖案300ML-2B具有第四寬度W4穿過密封環區域504。在一些實施例中，第三寬度W3與第四寬度W4相同。第二內環部分504-1L和第二外環部分504-2L均可以是包括連續圖案或閉環圖案。或者，第二內環部分504-1L和第二外環部分504-2L可以是連續圖案或閉環圖案。本發明一個實施例中，第二密封環部分504-LB整體為閉環的結構，從而防止水分和離子污染及滲入電路區域502。本發明一個實施例中，第二內環部分504-1L包括第二內環圖案300ML-1B（連續圖案或閉環圖案），第二外環部分504-2L包括第二外環圖案300ML-2B（連續圖案或閉環圖案）。

在一些實施例中，密封環結構504RA和504RB（也作為導電密封環結構504RA和504RB）的第一密封環部分504-T的導電層圖案300MT包括週期性不連續排列的第一(不連續)圖案300MT-1和300MT-2。第一（不連續）圖案300MT-1和300MT-2可以增加嵌入非低k介電層（介電層230G）中的密封環結構（或導電密封環結構）504RA和504RB的第一密封環部分504-T的電阻，從而提高設置在電路區域502中的RF裝置(未示出)的RF性能。此外，第二密封環部分504-LA和504-LB的導電層圖案300ML包括圍繞電路區域502的第二內環圖案（例如第二內環圖案300ML-1A、300ML-1B）和第二外環圖案（例如第二內環圖案300ML-2A、300ML-2B）。第二內環圖案300ML-1A、 300ML-1B和第二外環圖案300ML-2A、300ML-2B中的每一個在圖3B和圖4的俯視圖中為連續（閉環）導電圖案，以防止接觸諸如化學品、濕氣、腐蝕性材料等的微量物質不會滲入電路區域502，並防止裂紋在晶片切割過程中擴展到電路區域502。因此，設置在被密封環結構（或導電密封環結構）504RA和504RB包圍的電路區域502中的射頻裝置（未示出）具有改善的射頻性能（例如導通電阻（Ron）、關斷電容（Coff）等），並且防止水分和離子污染及滲入射頻設備。另外，本發明一個實施例中，介電層230G的介電常數較大（例如大於3.9），介電層230G對於諸如化學品、濕氣、腐蝕性材料等雜質的防護效果更好，因此，位於介電層230G中的第一內環部分504-1T和第一內環部分504-2T均可以設置為非連續（或斷續）的，從而減少對電路區域502的射頻性能的負面影響，改善射頻性能。在本發明一個實施例中，第一內環部分504-1T的空間（或缺口區域、斷開區域）300MTS和第一內環部分504-2T的空間（或缺口區域、斷開區域）300MTS設置為交替佈置，也可以幫助提高防止雜質進入的效果。其中，本發明一個實施例中，位於上層的密封環可以稱為第一密封環部分，如圖1-2所示，第一密封環部分504-T包括第一內環部分504-1T和第一外環部分504-2T。位於下層的密封環可以稱為第二密封環部分，如圖1-2、圖3B、圖4，第二密封環部分504-LA或者504-LB包括第二內環部分504-1L（也可以稱為連續圖案或閉環圖案）和第二外環部分504-2L（也可以稱為連續圖案或閉環圖案）。其中本發明一個實施例中，例如，上層可以包括介電層230G，下層可以包括介電層230D1、230D2和230D3。在本發明一個實施例中，位於上層的第一密封環部分可以採用如圖3A所示的密封環結構（或與之類似的結構，也即第一內環部分和第一外環部分均為斷續的），並且位於下層的第二密封環部分可以採用如圖3B所示的密封環結構（或與之類似的結構，也即第一內環部分和第一外環部分均為連續的）。在本發明一個實施例中，位於上層的第一密封環部分可以採用如圖3A所示的密封環結構（或與之類似的結構，也即第一內環部分和第一外環部分均為斷續的），並且位於下層的第二密封環部分可以採用如圖4所示的密封環結構（或與之類似的結構，也即第一內環部分和第一外環部分均為連續的）。在本發明一個實施例中，位於上層的第一密封環部分可以採用如圖3A所示的密封環結構（或與之類似的結構，也即第一內環部分和第一外環部分均為斷續的），並且位於下層的第二密封環部分也可以採用如圖3A所示的密封環結構（或與之類似的結構，也即第一內環部分和第一外環部分均為斷續的）。本發明的實施例可以減少對電路區域502的射頻性能的負面影響，改善射頻性能。此外，當位於上層的第一密封環部分和位元於下層的第二密封環部分中的內環部分和外環部分均採用斷續結構的設置時，還可以在下層設置如下圖5-12的介電密封環結構（例如介電密封環結構504DR-1、504DR-2、504DR-3）；當然介電密封環結構還可以設置到絕緣特徵202、蝕刻停止層 224等其他結構上。介電密封環結構（例如介電密封環結構504DR-1、504DR-2、504DR-3）可以包括連續圖案（或閉環圖案），從而幫助防止或減少水等雜質進入電路區域內；並且介電密封環結構還可以包括由絕緣材料形成的（也即不包括金屬材料），從而保證射頻性能的穩定。以下內容將包括對介電密封環結構的介紹。

圖 5 是根據本發明的一些實施例的沿圖 1 中的線 A-A' 示出的半導體裝置 500C 的剖視圖。圖6是根據本發明的一些實施例的圖1和圖5中的半導體裝置500C的區域550的放大圖，示出了密封環結構（或導電密封環結構）504RC的第二密封環部分504-LC的佈局。下文中的實施例的元件與先前參考圖1、2、3A、3B和4所描述的元件相同或相似，為簡潔起見不再重複。如圖5和6所示，半導體裝置500A和500C之間的區別在於，半導體裝置500C包括圖3A中所示的第一密封環部分504-T正下方的第二密封環部分504-LC。第二密封環部分504-LC包括導電層圖案300MT，導電層圖案300MT包括第二內環部分504-1LC中的第二圖案300ML-1C、第二外環部分504-2LC中的第二圖案300ML-2C，並且還包括電介質圖案（介電圖案），電介質圖案（介電圖案）包括介電密封環結構 504DR-1 和 504DR-2。第二內環部分504-1LC圍繞電路區域502，第二外環部分504-2LC圍繞第二內環部分504-1LC。在一些實施例中，第二密封環部分504-LC的第二圖案300ML-1C和300ML-2C的形狀和排列類似於第一密封環部分504-T的第一圖案300MT-1和300MT-2的形狀和排列。例如，第二圖案300ML-1C和300ML-2C為週期性不連續排列的條狀圖案。另外，第二圖案300ML-1C與300ML-2C彼此平行且沿著密封環區域504交錯排列。因此，第二圖案300ML-1C和300ML-2C也可以作為第二不連續圖案300ML-1C和300ML-2C。在一些實施例中，沿著密封環區域504的第二圖案300ML-1C和300ML-2C之間的空間（間隔、間隔區域、或缺口區域）300MLS對應於圖1、3A和5所示的俯視圖中的第一圖案300MT-1和300MT-2之間的空間300MTS佈置。本發明一個實施例中，第二內環部分504-1LC包括第二圖案300ML-1C（不連續圖案或斷續圖案）和介電密封環結構504DR-1（其為連續圖案或閉環圖案或包括連續圖案或閉環圖案）；第二外環部分504-2LC包括第二圖案300ML-2C（不連續圖案或斷續圖案）和介電密封環結構504DR-2（其為連續圖案或閉環圖案或包括連續圖案或閉環圖案）。

如圖5和6所示，介電密封環結構504DR-1和504DR-2設置在密封環區域504中並且在密封環結構504RC的第一密封環部分504-T下方。介電密封環結構504DR-1和504DR-2穿過（低k）介電層220、GD1、230D2和230D3但不穿過（非低k）介電層230G。在一些實施例中，介電密封環結構504DR-1和504DR-2在圖6所示的俯視圖中是彼此平行的連續（閉環）圖案。介電密封環結構504DR-2圍繞第二外環部分 504-2LC。此外，介電密封環結構504DR-1被第二內環部分504-1LC包圍。每個介電密封環結構504DR-1和504DR-2包括介電柱230GP和介電襯裡層（介電內襯層）250。介電柱230GP從介電層230G延伸到半導體基板200。因此，由於介電密封環結構504DR-1是連續圖案或閉環圖案，因此第二內環部分504-1LC可以認為是連續的部分（或者整體是連續圖案或閉環圖案）；由於介電密封環結構504DR-2是連續圖案或閉環圖案，因此第二外環部分504-2LC可以認為是連續的部分（或者整體是連續圖案或閉環圖案）。當然第二圖案300ML-1C和300ML-2C是不連續的圖案，第二圖案300ML-1C和300ML-2C包括金屬材料，因此不連續的設置可以減少對RF性能的負面影響；而連續圖案的介電密封環結構504DR-1和504DR-2包括絕緣材料（不包括金屬材料），因此介電密封環結構504DR-1和504DR-2可以在阻擋水和離子污染物等雜質的同時，避免或減少對RF性能的負面影響，從而保證RF等工作的穩定。此外，本發明一個實施例中，介電密封環結構504DR-1和504DR-2也可以僅選用其中一個，例如僅有介電密封環結構504DR-1或僅有和介電密封環結構504DR-2。或者，本發明一個實施例中，也可以將介電密封環結構設置在第二圖案300ML-1C與第二圖案300ML-2C之間的位置處（如圖12所示）。或者，本發明一個實施例中，在第二圖案300ML-1C與第二圖案300ML-2C之間的位置處具有介電密封環結構，並且還包括介電密封環結構504DR-1和504DR-2（圖6所示）中的至少一個。因此，本發明一個實施例中可以使得第二密封環部分504-LC（以及504-LD，504-LE，504-LF）整體為閉環的結構，從而防止水和離子污染物進入到電路區域。在一些實施例中，介電柱230GP是 (非低k)介電層230G的一部分。電介質襯裡層（介電內襯層）250圍繞電介質柱（介電柱）230GP並與半導體基板200接觸。介電密封環結構504DR-1和504DR-2可以幫助保護內部的電路區域502以及電路等裝置，防止水分和離子污染及滲入到內部。介電密封環結構504DR-1和504DR-2的介電柱230GP的材料可以與介電層230G的材料相同，因此介電柱230GP可以具有較高的介電常數，從而對於諸如化學品、濕氣、腐蝕性材料等雜質的防護效果更好，以保護內部的電路區域。本發明實施例中，介電密封環結構504DR-1或/和504DR-2可以包括連續圖案（或閉環圖案），連續圖案的形態可以是如圖4所示的第二內環圖案300ML-1B或第二外環圖案300ML-2B所示的形狀或形態（當然電密封環結構504DR-1或/和504DR-2的連續圖案的材料與第二內環圖案300ML-1B或第二外環圖案300ML-2B的材料不同），或者連續圖案的形態可以是如圖3B所示的第二內環圖案300ML-1A或第二外環圖案300ML-2A所示的形狀或形態（當然電密封環結構504DR-1或/和504DR-2的連續圖案的材料與第二內環圖案300ML-1A或第二外環圖案300ML-2A的材料不同），或者連續圖案的形態還可以是其他的形狀或形態，只要是連續的（而不是斷續的、不是不連續的）即可。本發明一個實施例中，也可以描述為，位於下層的第二密封環部分包括上述的連續圖案，例如第二密封環部分504-LC包括連續圖案504DR-1和/或504DR-2。本發明一個實施例中，第二密封環部分也可以僅包括例如一個或複數個連續圖案504DR-1或類似的閉環圖案的結構。

圖 7 是根據本發明的一些實施例的沿圖 1 中的線 A-A' 示出的半導體裝置 500D 的剖視圖。圖8是根據本發明的一些實施例的圖1和圖7中的半導體裝置500D的區域550的放大圖，示出了密封環結構（或導電密封環結構）504RD的第二密封環部分504-LD的佈局。下文中的實施例的元件與先前參考圖1、2、3A、3B和4-6所描述的元件相同或相似，為簡潔起見不再重複。如圖7和8所示，半導體裝置500C和500D之間的區別在於，半導體裝置500D包括圖3A所示的第一密封環部分504-T正下方的第二密封環部分504-LD。第二密封環部分504-LD包括導電層圖案300MT，導電層圖案300MT包括第二內環部分504-1LC中的第二圖案300ML-1C、第二外環部分504-2LC中的第二圖案300ML-2C，並且還包括電介質圖案（介電圖案），該電介質圖案（介電圖案）包括被第二內環部分504-1LC包圍的單個（single）電介質（介電）密封環結構504DR-1。如圖8所示的方式，介電密封環結構504DR-1可以幫助保護內部的電路區域502以及電路等裝置，防止水分和離子污染及滲入到內部。介電密封環結構504DR-1可以設置在靠近電路區域502的一側（也即介電密封環結構504DR-1由第二圖案300ML-1C 和300ML-2C圍繞），這樣在切割晶圓時（也即晶粒的單個化時），可以避免切到介電密封環結構504DR-1，從而使得介電密封環結構504DR-1可以穩定的保護內部的電路區域和電路等。本發明一個實施例中，也可以描述為，位於下層的第二密封環部分包括上述的連續圖案，例如第二密封環部分504-LD包括連續圖案504DR-1。本發明一個實施例中，第二內環部分504-1LC包括第二圖案300ML-1C（不連續圖案或斷續圖案）和介電密封環結構504DR-1（其為連續圖案或閉環圖案或包括連續圖案或閉環圖案）；第二外環部分504-2LC包括第二圖案300ML-2C（不連續圖案或斷續圖案）；由此，第二內環部分504-1LC整體為閉環的結構，從而防止水和離子污染物進入到電路區域。

圖 9 是根據本發明的一些實施例的沿圖 1 中的線 A-A' 示出的半導體裝置 500E 的剖視圖。圖10是根據本發明的一些實施例的圖1和圖9中的半導體裝置500E的區域550的放大圖，示出了密封環結構（或導電密封環結構）504RE的第二密封環部分504-LE的佈局。為了簡潔起見，下文中的實施例的元件與先前參考圖1、2、3A、3B和4-8所描述的相同或相似。如圖9和10所示，半導體裝置500C和500E之間的區別在於，半導體裝置500E包括圖3A中所示的第一密封環部分504-T正下方的第二密封環部分504-LE。第二密封環部分504-LE包括導電層圖案300MT，導電層圖案300MT包括第二內環部分504-1LC中的第二圖案300ML-1C、第二外環部分504-2LC中的第二圖案300ML-2C，並且還包括電介質圖案（介電圖案），該電介質圖案（介電圖案）包括圍繞第二外環部分504-2LC的單個電介質（介電）密封環結構504DR-2。介電密封環結構504DR-2可以幫助保護內部的電路區域502以及電路等裝置，防止水分和離子污染及滲入到內部。本發明一個實施例中，也可以描述為，位於下層的第二密封環部分包括上述的連續圖案，例如第二密封環部分504-LE包括連續圖案504DR-2。本發明一個實施例中，第二內環部分504-1LC包括第二圖案300ML-1C（不連續圖案或斷續圖案）；第二外環部分504-2LC包括第二圖案300ML-2C（不連續圖案或斷續圖案）和介電密封環結構504DR-2（其為連續圖案或閉環圖案或包括連續圖案或閉環圖案）；由此，第二內環部分504-2LC整體為閉環的結構，從而防止水和離子污染物進入到電路區域。

圖 11 是根據本發明的一些實施例的沿圖 1 中的線 A-A' 示出的半導體裝置 500F 的剖視圖。圖12是根據本發明的一些實施例的圖1和11中的半導體裝置500F的區域550的放大圖，示出了密封環結構（或導電密封環結構）504RF的第二密封環部分504-LF的佈局。下文中的實施例的元件與先前參考圖1、2、3A、3B和4-10所描述的元件相同或相似，為簡潔起見不再重複。如圖11和12所示，半導體裝置500C和500F之間的區別在於，半導體裝置500F包括圖3A中所示的第一密封環部分504-T正下方的第二密封環部分504-LF。第二密封環部分504-LF包括導電層圖案300MT，導電層圖案300MT包括第二內環部分504-1LC中的第二圖案300ML-1C、第二外環部分504-2LC中的第二圖案300ML-2C，並且還包括電介質圖案（介電圖案），該電介質圖案（介電圖案）包括在第二內環部分504-1LC和第二外環部分504-2LC之間的單個電介質（介電）密封環結構504DR-3。在一些實施例中，第二外環部分504-2LC圍繞介電密封環結構504DR-3，並且介電密封環結構504DR-3圍繞第二內環部分504-1LC。介電密封環結構504DR-3可以幫助保護內部的電路區域502以及電路等裝置，防止水分和離子污染及滲入到內部。介電密封環結構504DR-3由第二圖案300ML-2C圍繞，這樣在切割晶圓時（也即晶粒的單個化時），可以避免切到介電密封環結構504DR-3，從而使得介電密封環結構504DR-3可以穩定的保護內部的電路區域和電路等。本發明一個實施例中，也可以描述為，位於下層的第二密封環部分包括上述的連續圖案，例如第二密封環部分504-LF包括連續圖案504DR-3。本發明一個實施例中，第二內環部分504-1LC包括第二圖案300ML-1C（不連續圖案或斷續圖案）；第二外環部分504-2LC包括第二圖案300ML-2C（不連續圖案或斷續圖案）和介電密封環結構504DR-3（其為連續圖案或閉環圖案或包括連續圖案或閉環圖案）；由此，第二內環部分504-2LC整體為閉環的結構，從而防止水和離子污染物進入到電路區域。或者，介電密封環結構504DR-3也可以屬於第二內環部分504-1LC，這可以根據需要自由設計或描述。此外，在本發明其他實施例中，位於下層的第二密封環部分可以包括金屬的連續的外環部分，以及金屬的斷續的內環部分；或者包括金屬的連續的內環部分，金屬的斷續的外環部分；或者金屬的連續的外環部分，以及非金屬的連續的或斷續的內環部分；或者，非金屬的連續的外環部分，金屬的斷續的內環部分，等等。本發明一個實施例中，位於下層的第二密封環部分也可以僅具有單個的密封環（例如金屬或非金屬的閉環），等等方式。

在一些實施例中，密封環結構504RC、504RD、504RE和504RF(也作為導電-介電複合密封環結構504RC、504RD、504RE和504RF) 的第一密封環部分504-T和第二密封環部分504-LC、504-LD、504-LE和504-LF包括導電層圖案300MT，導電層圖案300MT包括週期性、不連續地排列的第一(不連續)圖案300MT-1和300MT-2以及第二(不連續)圖案300ML-1C和300ML-2C。第一（不連續）圖案300MT-1和300MT-2可以增加嵌入非低k介電層（介電層230G）中的密封環結構504RC、504RD、504RE和504RF的第一環部分504-T的電阻。此外，第二（不連續）圖案 300ML-1C 和 300ML-2C 可以增加嵌入低k介電層(介電層220、230D1、230D2和230D3)的密封環結構504RC、504RD、504RE和504RF的第二密封環部分504-LC、504-LD、504-LE和504-LF的電阻。此外，第二密封環部分504-LC、504-LD、504-LE和504-LF還包括至少一個介電密封環圖案，例如介電密封環結構504DR-1、504DR-2和504DR- 3，圍繞電路區域502。在圖6、8、10和12所示的俯視圖中，每個電介質密封環結構504DR-1、504DR-2和504DR-3都是連續的（閉環）電介質圖案（介電圖案）。每個介電密封環結構 504DR-1、504DR-2 和 504DR-3 可以用作第二（不連續）圖案 300ML-1C 和 300ML-2C 的屏障，進一步防止諸如濕氣、化學物質、腐蝕性材料等污染物滲入電路區域502中，並且防止裂紋在晶粒切割製程中傳播到電路區域502中。因此，設置於由密封環結構504RC、504RD、504RE及504RF包圍的電路區域502內的射頻元件(未繪示)具有改善的射頻性能(例如導通電阻(Ron)、關斷電容(Coff)等)) 並防止水分和離子污染滲透入射頻（RF）設備。

儘管已經對本發明實施例及其優點進行了詳細說明，但應當理解的是，在不脫離本發明的精神以及申請專利範圍所定義的範圍內，可以對本發明進行各種改變、替換和變更。所描述的實施例在所有方面僅用於說明的目的而並非用於限制本發明。本發明的保護範圍當視所附的申請專利範圍所界定者為准。本領域技術人員皆在不脫離本發明之精神以及範圍內做些許更動與潤飾。

500,500A,500B:半導體裝置 502:電路區域 504:密封環區域 504C:拐角 504R:密封環結構 504-1:內密封環部分 504-2:外密封環部分 504-T:第一密封環部分 504-L,504-LC:第二密封環部分 504-1L,504-LA,504-LB:第二內環部分 504-2L,504-2LC:第二外環部分 504RA,504RB,504RC,504RD,504RE,504RF:導電密封環結構 504-1T:第一內環部分 504-2T:第一外環部分 200:半導體基板 202:絕緣特徵 205:有源區域 210:複合半導體基板 210C,220C:接觸插塞 214, 224,232,234:蝕刻停止層 230D1,230D2, 230D3, 230G:介電層 240V1,240V2,240V3:通孔 250:介電內襯層 270:保護層 270R:重分佈圖案 300MT,300ML, 300M1, 300M2,300M3:導電層圖案 300MT-1,300MT-2:第一圖案 300MTS,300MLS:間隔 300MA:第一區域 300MB:第二區域 300ML-1A,300ML-1B,504-1LC:第二內環圖案 300ML-2A,300ML-2B:第二外環圖案 300LE-1,300LE-2:線性邊緣 300TE-1,300TE-2:齒狀邊緣 300ML-1C:第二圖案 300ML-2C:第二圖案 L1:第一長度 L2:第二長度 W1:第一寬度 W2:第二寬度 W3:第三寬度 W4:第四寬度 504DR-1,504DR-2,504DR-3:介電密封環結構 506:劃線區域 550:區域

透過閱讀後續的詳細描述和實施例可以更全面地理解本發明，本實施例參照附圖給出，其中：圖 1 是根據本發明的一些實施例的半導體裝置的俯視圖；圖 2 是根據本發明的一些實施例的沿圖 1 中的線 A-A' 示出的半導體裝置的剖視圖；圖3A和圖3B是根據本發明的一些實施例的圖1和圖2中的半導體裝置的放大圖，示出了密封環結構的第一密封環部分和第二密封環部分的佈局；圖4是根據本發明的一些實施例的圖1和圖2中的半導體裝置的放大圖，示出了密封環結構的第二密封環部分的佈局；圖 5 是根據本發明的一些實施例的沿圖 1 中的線 A-A' 示出的半導體裝置的剖視圖；圖6是根據本發明的一些實施例的圖1和圖5中的半導體裝置的放大圖，示出了密封環結構的第二密封環部分的佈局；圖 7 是根據本發明的一些實施例的沿圖 1 中的線 A-A' 所示的半導體裝置的剖視圖；圖8是根據本發明的一些實施例的圖1和圖7中的半導體裝置的放大圖，示出了密封環結構的第二密封環部分的佈局；圖 9 是根據本發明的一些實施例的沿圖 1 中的線 A-A' 所示的半導體裝置的剖視圖；圖10是根據本發明的一些實施例的圖1和圖9中的半導體裝置的放大圖，示出了密封環結構的第二密封環部分的佈局；圖 11 是根據本發明的一些實施例的沿圖 1 中的線 A-A' 截取的半導體裝置的剖視圖；以及圖12是根據本發明的一些實施例的圖1和圖11中的半導體裝置的放大圖，示出了密封環結構的第二密封環部分的佈局。

500:半導體裝置

502:電路區域

504:密封環區域

504C:拐角

504R:密封環結構

506:劃線區域

550:區域

Claims

一種半導體裝置，包括：半導體基板，具有電路區域和圍繞該電路區域的密封環區域；第一介電層，設置於該密封環區域上方，其中該第一介電層具有第一介電常數；第二介電層，配置於該半導體基板與該第一介電層之間，其中該第二介電層具有低於該第一介電常數的第二介電常數；以及導電密封環結構，設置於該密封環區域，該導電密封環結構包括：第一密封環部分，嵌入該第一介電層，該第一密封環部分包括週期性不連續排列的第一圖案。
如請求項1之半導體裝置，其中，該第一密封環部分包括：第一內環部分，圍繞該電路區域；以及第一外環部分，圍該繞第一內環部分，其中該第一內環部分與該第一外環部分的該第一圖案相互平行並且沿該密封環區域交錯排列。
如請求項2之半導體裝置，其中，該導電密封環結構還包括：第二密封環部分，設置在該第一密封環部分的正下方並且嵌入該第二介電層中。
如請求項3之半導體裝置，其中該第二密封環部分包括：第二內環圖案，圍繞該電路區域；以及第二外環圖案，圍繞該第二內環圖案，其中該第二內環圖案和該第二外環圖案中的每一個具有穿過該密封環區域的第一寬度和第二寬度，其中該第一寬度不同於該第二寬度。
如請求項4之半導體裝置，其中，該第二內環圖案與該第二外環圖案分別包括：第一區域，具有該第一寬度；以及第二區域，與該第一區域交替排列並連接至該第一區域，其中該第二區域具有該第二寬度。
如請求項5之半導體裝置，其中，該第一區域沿該密封環區域具有第一長度，該第二區域沿該密封環區域具有第二長度，該第一長度為不同於該第二長度。
如請求項4之半導體裝置，其中，該第二內環圖案和該第二外環圖案分別具有沿該密封環區域延伸的線性邊緣和齒狀邊緣。
如請求項7之半導體裝置，其中，該第二內環圖案的線性邊緣靠近該第二外環圖案的線性邊緣。
如請求項3之半導體裝置，其中該第二密封環部分包括：第二內環圖案，圍繞該電路區域；以及第二外環圖案，圍繞該第二內環圖案，其中該第二內環圖案與該第二外環圖案具有相同的寬度。
如請求項3之半導體裝置，其中，該第二密封環部分包括週期性不連續排列的第二圖案，其中，該第二密封環部分包括：第二內環部分，圍繞該電路區域；以及第二外環部分，圍繞該第二內環部分，其中該第二內環部分與第二外環部分的第二圖案彼此平行且沿該密封環區域交錯排列。
如請求項10之半導體裝置，還包括：介電密封環結構，設置於該密封環區域，該介電密封環結構穿過該第二介電層但不穿過該第一介電層。
如請求項11之半導體裝置，其中，該介電密封環結構包括：介電柱，從該第一介電層延伸至該半導體基板，其中該介電柱是該第一介電層的一部分；以及介電內襯層，圍繞該介電柱並與該半導體基板接觸。
如請求項12之半導體裝置，其中，該介電密封環結構圍繞該第二外環部分。
如請求項12之半導體裝置，其中該介電密封環結構由該第二內環部分包圍。
如請求項12之半導體裝置，其中，該第二外環部分圍繞該介電密封環結構，該介電密封環結構圍繞該第二內環部分。
如請求項12之半導體裝置，其中，該介電密封環結構位於該導電密封環結構的該第一密封環部分下方。
一種半導體裝置，包括：半導體基板，具有電路區域和圍繞該電路區域的密封環區域；第一介電層，設置於該密封環區域上方，其中該第一介電層具有第一介電常數；第二介電層，配置於該半導體基板與該第一介電層之間，其中該第二介電層具有低於該第一介電常數的第二介電常數；第一密封環部分，設置在該密封環區域中並嵌入該第一介電層中，其中在俯視圖中，該第一密封環部分包括第一不連續圖案; 以及第二密封環部分，設置於該密封環區域內並且嵌入該第二介電層中，其中在俯視圖中，該第二密封環部分包括至少一個第二連續圖案。
如請求項17之半導體裝置，其中，該第一不連續圖案之間的間隔遠離該密封環區域的拐角。
如請求項 17 之半導體裝置，其中該第二密封環部分包括：第二內環圖案，圍繞該電路區域；以及第二外環圖案，圍繞該第二內環圖案；其中，該第二內環圖案和該第二外環圖案分別具有沿該密封環區域延伸的線性邊緣與齒狀邊緣；其中，該第二內環圖案的齒狀邊緣比該第二外環圖案的直線邊距離該第二外環圖案的齒狀邊緣更遠。
如請求項17之半導體裝置，其中，該第二密封環部分包括：第二內環部分，圍繞該電路區域；以及第二外環部分，圍繞該第二內環部分，其中該第二內環部分和該第二外環部分由該第二不連續圖案組成，其中，該第二內環部分和該第二外環部分中的該第二不連續圖案彼此平行並且沿著該密封環區域交錯排列。
如請求項20之半導體裝置，其中，該第二連續圖案圍繞該第二外環部分。
如請求項20之半導體裝置，其中，該第二連續圖案由該第二內環部分包圍。
如請求項20之半導體裝置，其中，該第二外環部分圍繞該第二連續圖案，並且該第二連續圖案圍繞該第二內環部分。
一種半導體裝置，包括：半導體基板，具有電路區域和圍繞該電路區域的密封環區域；第一介電層，設置於該密封環區域上方，其中該第一介電層具有第一介電常數；第一密封環部分，設置於該密封環區域內並嵌入該第一介電層中，其中該第一密封環部分包括週期性排列的第一間斷圖案；以及第二密封環部分，設置在該密封環區域中並且位於該第一介電層和該半導體基板之間，其中該第二密封環部分包括至少一個閉環圖案。
如請求項24之半導體裝置，還包括：第二介電層，設置於該半導體基板與該第一介電層之間，其中該第二介電層具有低於該第一介電常數的第二介電常數，其中該第二密封環部分嵌入於該第二介電層。
如請求項24之半導體裝置，其中，該第一密封環部分透過穿過該第二介電層的通孔電連接到該第二密封環部分。
如請求項24之半導體裝置，其中，該第一密封環部分包括：第一內環部分，圍繞該電路區域；以及第一外環部分，圍繞該第一內環部分，其中該第一內環部分和該第一外環部分的第一不連續圖案彼此平行並且沿著該密封環區域交錯排列。