KR101721982B1 - 향상된 높은 효율의 결정 솔라 셀 제작 방법 - Google Patents

향상된 높은 효율의 결정 솔라 셀 제작 방법 Download PDF

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Abstract

솔라 셀을 제작하는 방법은
전면, 후면 및 배경의 도핑된 영역을 갖는 반도체성 웨이퍼를 제공하는 단계,
반도체성 웨이퍼의 후면으로부터, 후면과 전면 사이의 위치로 확장하는 후면의 교호적으로 도핑되는 영역을 형성하기 위해 반도체성 웨이퍼로의 불순물의 이온 주입의 세트를 수행하는 단계로서, 후면의 도핑된 영역은 측면으로 교호적인 제 1 후면의 도핑된 영역 및 제 2 후면의 도핑된 영역을 포함하고, 제 1 후면의 도핑된 영역은 제 2 후면의 도핑된 영역 및 배경의 도핑된 영역과 상이한 전하 타입을 포함하는, 불순물의 이온 주입의 세트의 수행 단계 및
후면의 금속 접촉 층을 반도체성 웨이퍼의 후면에 배치하는 단계로서, 후면 금속 접촉 층은 제 1 및 제 2 후면의 도핑된 영역 상에 정렬되고, 제 1 및 제 2 후면의 도핑된 영역으로부터 전하를 전도시키도록 구성되는, 후면의 금속 접촉 층의 배치 단계를
포함한다.

Description

향상된 높은 효율의 결정 솔라 셀 제작 방법{ADVANCED HIGH EFFICIENCY CRYSTALLINE SOLAR CELL FABRICATION METHOD}
본 출원은 발명의 명칭이 "ADVANCED HIGH EFFICIENCY CRYSTALLINE SOLAR CELL FABRICATION METHOD"이고, 2009년 3월 20일에 출원된, 공동-계류중인 미국 가특허출원 제61/210,545호에 대한 권리를 주장하고, 이는 본 명세서에서 설명되는 것처럼 본 명세서에 참조로 통합된다.
본 발명은 일반적으로 솔라 셀(solar cell)의 분야에 관한 것이다. 더 구체적으로, 본 발명은 솔라 셀 디바이스와, 이 디바이스의 형성 방법에 관한 것이다.
본 발명은 높은 효율의 결정 솔라 셀의 제작을 위한 향상된 방법을 언급하는데, 이 방법은 스크린 프린팅(printing)을 통한 확산 도핑(doping) 및 금속화의 종래의 방법과는 대조적으로, 고유한 주입 및 어닐링 방법론의 사용을 통해 가능해진다.
표면에서 기판으로의 불순물의 확산의 사용은 문제점을 야기한다. 주요 문제점 중 하나는 불순물이 매질의 체적 내로 주입될 때의 표면 근처의 불순물의 제거(slow plowing)인데, 이는 기판의 상이한 영역에서 고유 저항을 변화시키고, 따라서 광 흡수 및 전자 홀 형성 성능을 변화시키는 것을 초래하여, 과도한 표면 재조합{즉, "죽은 층(dead layer)"}을 초래할 수 있다. 특히, 직면한 하나의 문제점은 이러한 "죽은 층"의 형성의 결과로서, 청색 광의 활용의 부족이다.
게다가, 기판을 가로지르는 불순물의 측면의 위치 지정은 라인의 폭과 웨이퍼의 두께가 점점 줄어들기에, 더 어려워진다. 솔라 셀 산업은 예를 들어, 선택적 에미터 및 IBC(interdigitated back contact, 맞물린 후방 접촉부) 애플리케이션에 대한 불순물의 측면 배치가 200㎛로부터 50㎛ 이하로 감소되도록 요구할 것으로 예측되는데, 이러한 배치는 확산 및 스크린 프린팅의 종래의 방법에 대해 상당히 어렵다. 게다가, 웨이퍼가 오늘날의 150 내지 200㎛에서 50㎛ 이하로 얇아지기에, 수직 및 일괄(batch) 확산 및 접촉 스크린 프린팅은 상당히 어려워지거나 심지어 불가능해진다.
따라서, 상술된 문제점을 해결하기 위해 향상된 솔라 셀 제작 방법이 요구된다.
본 발명은 부분적으로 또는 전체적으로 더 높은 효율의 솔라 셀을 제공할 수 있는 대안적인 제작 방법을 제공한다. 본 발명은 다양한 에미터 영역 및 도핑된 BSF(back surface field, 후면 전계), IBC(맞물린 후방 접촉부) 셀에서의 균질하고 선택적인 에미터 영역의 형성뿐만 아니라, 메조택시얼(mesotaxial) 층(시드 주입)의 형성을 위한 직접 주입 기술을 활용한다. BSF는 표면 쉐이딩(shading)을 제거하기 위하여, 대안적인 도핑 영역의 맞물린 형성을 위한 균질하거나 선택적인 에미터 영역을 포함할 수 있다. 또한, 본 발명은 주입, 레이저, 도금(plating) 또는 잉크 젯 프린팅에 의한 선택적인 금속화를 통해 에미터 및 BSF 영역으로의 접촉부의 형성을 언급한다. 제 1 전개의 핵심은 셀 처리를 단순화하는 매우 비용 효율적인 자가-정렬된(self-aligned) 선택적 주입 방법의 사용이다.
이러한 방법의 일부 장점은 접촉부, 버스바(busbar), 핑거(finger), 금속-실리콘 경계면의 접촉 저항, 후면 금속화의 저항을 최소화하는 것이고, 그리드(grid) 접촉부 아래의, 그리고 핑거 사이의 원하는 고유 저항을 달성하는 것이다. 게다가, 선택적 에미터 및 BSF의 이로운 형성과, 성능을 개선시키기 위한 이 형성 능력은 본 발명에 의해 가능해진다. 본 발명은 성장한 상태의 하나의 또는 단일-결정, 다수의 또는 다중-결정 실리콘뿐만 아니라, 매우 얇은 막으로 증착된 실리콘 또는 솔라 셀 형성 및 다른 애플리케이션에 사용되는 다른 매질에 적용될 수 있다. 또한, 본 발명은 접합부 또는 접촉부의 제작에 사용되는 임의의 다른 매질에 대한 원자 종의 배치로 확장될 수 있다.
매질의 체적 내에, 그리고 기판을 가로질러 측면으로 위치한 불순물의 적합한 배치를 제공하기 위해 애플리케이션 특정 이온 주입 및 어닐링 시스템 및 방법이 채택된다. 따라서, 본 발명은 발명의 명칭이 "FORMATION OF SOLAR CELL-SELECTIVE EMITTER USING IMPLANT AND ANNEAL METHOD"이고, 2009년 6월 11일에 출원된 미국특허 제12/483,017호와, 발명의 명칭이 "FORMATION OF SOLAR CELL-SELECTIVE EMITTER USING IMPLANT AND ANNEAL METHOD"이고, 2008년 6월 11일에 출원된 미국 가특허출원 제61/131,698호에서 논의된 제작 방법 및 시스템을 사용할 수 있는데, 상기 출원 모두는 본 명세서에 설명되는 것처럼 본 명세서에 참조로 통합된다. 이들 특허 출원은 임의의 종 및 불순물의 위치 지정을 독립적으로 제어하고, 필요한 표면의 농도, 접합부의 깊이, 및 불순물 프로파일의 형태를 제공하기 위한 능력을 개시한다. 이들 특허 출원에서, 복수의 불순물을 선택적으로, 그리고 다른 방법으로 제공할 수 있는 애플리케이션 특정 주입기(implanter)가 서술된다. 또한, 본 발명은 발명의 명칭이 "APPLICATION SPECIFIC IMPLANT SYSTEM AND METHOD FOR USE IN SOLAR CELL FABRICATIONS"이고 2009년 6월 11일에 출원된 미국특허 제12/482,947호와, 발명의 명칭이 "APPLICATIONS SPECIFIC IMPLANT SYSTEM AND METHOD FOR USE IN SOLAR CELL FABRICATIONS"이고 2008년 6월 11일에 출원된 미국 가특허출원 제61/131,688호에서 논의된 표면 조건 형성의 영향 및 텍츠처링(texturing)의 변화성의 영향을 포함할 수 있는데, 상기 출원은 본 명세서에 설명되는 것처럼 본 명세서에 참조로 통합된다.
본 발명에서, 그리드 라인 아래에 위치한 강하게 도핑된 선택적 에미터 영역(예를 들어, 10 내지 40 Ω/□)을 제공하기 위해 정확하고 조밀하게 배치된 불순물의 이용 및 불순물의 원자 프로파일의 맞춤화(tailoring) 방법이 사용될 뿐만 아니라, 그리드 핑거 사이에서 약하게 도핑된 균질한 에미터 영역(예를 들어, 80 내지 160 Ω/□)을 달성하기 위한 방법도 사용된다. 게다가, 맞춤화된 파라미터의 사용을 통해, 원자의 불순물 프로파일은 기판의 도핑 레벨에 대해 적합한 깊이에서 전자 접합부를 제공하고, 표면상의 접촉부의 형성을 위해 요구되는 고유 저항을 제공하기 위해 동시에 매치된다. 일부 실시예에서, 역행(retrograde) 도핑 및 편평한 원자 프로파일(박스 접합부)의 사용 또한 이용된다. 게다가, 이러한 성능은 에미터 및 BSF와 같이 표면의 독립적 도핑을 허용한다. 다시, 선택적 불순물 성능은 전면의 쉐도윙을 제거하는 후면 상의 맞물린 도핑 프로파일을 허용할 수 있다. 이러한 성능이 단독으로 1 내지 2의 절대 퍼센트 포인트를 넘는 효율 이득을 제공할 수 있는 것이 제안된다.
게다가, 이온 주입을 통한 불순물 배치의 위치 지정이 고도로 제어되기에, 측면 및 후면 도핑은 이러한 불순물의 차후의 제거를 회피하기 위해 제어되거나 최소화될 수 있다. 현재, 에칭(etch) 또는 레이저 엣징(edging)은 동시에 모든 면을 도핑할 수 있는 모두를 둘러싸는 불순물의 확산 방법의 유해한 영향을 제거하는데 사용된다. 주입의 개시 및 종료의 주의 깊은 관리뿐만 아니라, 불순물 배치는 발명의 명칭이 "SOLAR CELL FABRICATION USING IMPLANTATION"이고, 2009년 6월 11일에 출원된 미국특허 제12/482,980호와, 발명의 명칭이 "SOLAR CELL FABRICATION USING IMPLANTATION"이고, 2008년 6월 11일에 출원된 미국 가특허출원 제61/131,687호에서 이러한 주제에에 관련하여 논의되고, 상기 출원은 본 명세서에 설명되는 것처럼 본 명세서에 참조로 통합된다.
주입된 불순물의 사용 및 이러한 사용의 활성화는 어닐링 시간 및 온도의 제어된 사용을 통해, 기판 내의 원자 프로파일의 추가 향상을 제공하는 이전에 언급된 특허 출원에서 논의된다.
게다가, 솔라 셀에 대해 요구된 텍스처링된 표면은 전문적 주입 기법을 요구할 수 있다. 이러한 주입 기법은 발명의 명칭이 "SOLAR CELL FABRICATION WITH FACETING AND ION IMPLANTATION"이고, 2009년 6월 11일에 출원된 미국특허 제12/482,685호와, 발명의 명칭이 "SOLAR CELL FABRICATION WITH FACETING AND ION IMPLANTATION"이고, 2008년 6월 24일에 출원된, 미국 가특허출원 제61/133,028호의 주제이고, 상기 출원은 본 명세서에 기재되는 것처럼, 본 명세서에 참조로 통합된다. 본 발명은 이러한 기법을 사용할 수 있고, 이를 통해 유도된 주입 불순물은 깎은 면이 있는(facetted) 표면에 최선으로 사용될 수 있다.
이온 주입은 주기 테이블에서 반도체성 웨이퍼로 대부분의 임의의 종을 주입하기 위해 본 발명에 의해 사용될 수 있다. 이러한 특성은 시딩(seeding) 주입을 위해 사용될 수 있는데, 이 주입은 이전에 언급된 특허 출원의 주제이고, 이러한 주입을 통해, 적합한 요소(금속 또는 상이한 종의 조합)는 반도체성 웨이퍼의 표면에서 또는 표면 근처에, 또는 표면을 덮는 임의의 막에 주입될 수 있는데, 이는 동일한 요소(금속 또는 다른 종류의 요소) 또는 다른 요소의 후속 성장 또는 증착에 대한 개시 지점을 제공하여, 솔라 셀의 필요한 요소를 형성하기{접촉부의 형성, 규소화합물화(silicidation) 등} 위함이다. 이 방법이 사용되어, 예를 들어, 접촉부를 개선시키는 것을 통해 솔라 셀의 성능을 향상시키도록 금속 반도체의 경계면의 일함수에 영향을 미치거나, 밴드 갭을 맞춤화할 수 있다. 이러한 목적을 위해, 중간 내지 낮은 레벨에서 금속의 주입은 차후의 처리를 시딩 및 준비하기 위해 사용될 수 있다. 이러한 주입은 오늘날 사용되는 높은 온도의 작동(firing) 방법의 사용을 채택하는 필요성을 감소시켜, 매우 더 낮은 온도의 시간 기간을 초래하고, 이를 통해 높은 열 소모 비용의 다중-결정 셀의 유해한 영향을 피하게 된다.
도핑의 선택도는 이전에 언급된 출원에 서술된 다수의 상이한 방식으로 언급될 수 있는데, 여기서 발명의 명칭이 "AN ADJUSTABLE SHADOW MASK ASSEMBLY FOR USE IN SOLAR CELL FABRICATIONS"이고 2010년 2월 9일에 출원된 미국 가특허출원 제61/302,861호에 서술된 것처럼, 요구된 선택도를 제공하기 위해 쉐도우 마스크가 채택되고, 상기 출원은 본 명세서에 기재되는 것처럼, 본 명세서에 참조로 통합된다. 다른 간단하고 비용 효율이 높은 방법은 다른 산업에서 널리 행해지는 접촉 마스크 노출(in-contact mask exposure) 및 레지스트 패터닝의 사용이다. 이러한 방법은 접촉부 그리드라인 아래의 영역을 도핑하기 위해 요구되는 정확한 선택도를 제공한다. 금속 그리드라인의 차후의 배열의 문제는 결정적인(critical) 배열이라는 것이고, 이 배열이 10㎛ 이하의 정확도를 갖도록 다루어지는 것을 필요로 한다는 것이다. 이러한 패터닝은 이러한 배열에 대한 필요를 없앤다, 게다가, 이 방법은 이하에 논의되는 저렴하고 비용 효율적인 전기-도금 및 비 전기 도금(less plating) 기법을 채택하는 수단을 제공한다. 게다가, 선택적 프린팅 방법과 같은 새로운 기법의 사용 또한, 본 명세서에서 제시된다. 이러한 제작 방법이 추가적인 효율 이득을 제공한다는 것이 예측된다.
본 발명의 일 양상에서, 솔라 셀은 전면, 후면, 그리고 전면과 후면 사이의 배경의 도핑된 영역을 갖는 반도체성 웨이퍼를 포함한다. 전면의 교호적으로 도핑된 영역은 반도체성 웨이퍼의 전면으로부터, 전면과 후면 사이의 위치로 확장한다. 전면의 도핑된 영역은 측면으로 교호적인 제 1 전면의 도핑 영역 및 제 2 전면의 도핑 영역을 포함한다. 제 2 전면의 도핑된 영역은 제 1 전면의 도핑된 영역보다 더 낮은 시트 저항을 갖는다. p-n 접합은 제 1 전면의 도핑된 영역과 배경의 도핑된 영역 사이에 형성된다. 복수의 전면 금속 접촉부는 제 2 전면의 도핑된 영역상에 정렬된다. 전면의 금속 접촉부는 제 2 전면의 도핑된 영역으로부터 전하를 전도시키도록 구성된다. 후면의 교호적으로 도핑된 영역은 반도체성 웨이퍼의 후면으로부터, 후면과 전면 사이의 위치로 확장한다. 후면의 도핑된 영역은 측면으로 교호적인 제 1 후면의 도핑된 영역 및 제 2 후면의 도핑된 영역을 포함한다. 제 2 후면의 도핑된 영역은 제 1 후면의 도핑된 영역보다 더 낮은 시트 저항을 갖는다. 후면의 금속 접촉 층은 반도체성 웨이퍼의 후면 상에 배치된다. 후면의 금속 접촉 층은 제 1 후면의 도핑된 영역과 제 2 후면의 도핑된 영역을 덮고, 이 층은 제 2 후면의 도핑된 영역으로부터 전하를 전도시키도록 구성된다.
일부 실시예에서, 반도체성 웨이퍼는 실리콘 기판이다. 일부 실시예에서, 제 1 전면의 도핑된 영역과 제 1 후면의 도핑된 영역은 대략 80 Ω/□ 내지 대략 160 Ω/□의 시트 저항을 갖는다. 일부 실시예에서, 제 2 전면의 도핑된 영역과 제 2 후면의 도핑된 영역은 대략 10 Ω/□ 내지 대략 40 Ω/□의 시트 저항을 갖는다. 일부 실시에에서, 배경의 도핑된 영역은 대략 0.5 Ω/□ 내지 대략 1.5 Ω/□의 시트 저항을 갖는다.
일부 실시예에서, 솔라 셀은 제 1 전면의 도핑된 영역 위의 반도체성 웨이퍼의 전면 상에 배치된 반사-방지 코팅층을 더 포함한다.
일부 실시예에서, 솔라 셀은 제 2 전면의 도핑된 영역의 위에 그리고 전면의 금속 접촉부 아래에 배치된 금속 시드 층을 더 포함한다. 일부 실시예에서, 금속 시드 층은 메조택시 주입물을 포함한다. 일부 실시예에서, 금속 시드 층은 실리콘 화합물을 포함한다.
일부 실시예에서, 제 2 전면의 도핑된 영역은 대략 1mm 내지 대략 3mm의 범위의 거리만큼 서로 측면으로 이격된다.
일부 실시예에서, 배경의 도핑된 영역은 p-타입으로 도핑되고, 제 1 전면의 도핑된 영역과 제 2 전면의 도핑된 영역은 n-타입으로 도핑된다. 일부 실시에에서, 제 2 후면의 도핑된 영역은 배경의 도핑된 영역과 동일한 전하 타입의 불순물로 도핑된다. 일부 실시예에서, 제 1 후면의 도핑된 영역은 제 2 후면의 도핑된 영역 및 배경의 도핑된 영역과 동일한 전하-타입의 불순물로 도핑된다. 일부 실시예에서, 제 2 후면의 도핑된 영역 및 배경의 도핑된 영역은 p-타입으로 도핑된다. 일부 실시예에서, 제 2 후면의 도핑된 영역은 붕소로 도핑된다.
본 발명의 다른 양상에서, 솔라 셀을 제작하는 방법은 전면, 후면, 그리고 전면과 후면 사이의 배경의 도핑된 영역을 갖는 반도체성 웨이퍼를 제공하는 단계를 포함한다. 반도체성 웨이퍼로의 불순물의 이온 주입의 제 1 세트는 반도체성 웨이퍼의 제 1 표면에서 전면과 후면 사이의 위치로 확장하는 전면의 교호적으로 도핑된 영역을 형성하기 위해 수행된다. 전면의 도핑된 영역은 측면으로 교호적인 제 1 전면의 도핑된 영역 및 제 2 전면의 도핑된 영역을 포함한다. 제 2 전면의 도핑된 영역은 제 1 전면의 도핑된 영역보다 낮은 시트 저항을 갖는다. p-n 접합은 제 1 전면의 도핑된 영역과 배경의 도핑된 영역 사이에 형성된다. 복수의 전면의 금속 접촉부는 반도체성 웨이퍼 상에 배치된다. 전면의 금속 접촉부는 제 2 전면의 도핑된 영역 상에 정렬되고, 제 2 전면의 도핑된 영역으로부터 전하를 전도시키도록 구성된다. 반도체성 웨이퍼로의 불순물의 이온 주입의 제 2 세트는 반도체성 웨이퍼의 후면으로부터, 후면과 전면 사이의 위치로 확장하는 후면의 교호적으로-도핑된 영역을 형성하도록 수행된다. 후면의 도핑된 영역은 측면으로 교호적인 제 1 후면의 도핑된 영역 및 제 2 후면의 도핑된 영역을 포함한다. 제 2 후면의 도핑된 영역은 제 1 후면의 도핑된 영역보다 낮은 시트 저항을 갖는다. 후면의 금속 접촉 층은 반도체성 웨이퍼의 후면에 배치된다. 후면의 금속 접촉부 층은 제 1 후면의 도핑된 영역과 제 2 후면의 도핑된 영역을 덮고, 제 2 후면의 도핑된 영역으로부터 전하를 전도시키도록 구성된다.
일부 실시예에서, 이온 주입의 제 1 세트를 수행하는 것은, 레지스트 개구부를 포함하는 레지스트 층을 사용하여 제 2 전면의 도핑된 영역에 주입하는 것을 포함하는데, 레지스트 개구부는 제 2 전면의 도핑된 영역이 주입될 반도체성 웨이퍼 상의 위치와 정렬된다. 일부 실시예에서, 레지스트 개구부는 레지스트 층과 접촉하게 위치한 접촉부 마스크를 사용하여 형성되는데, 이 접촉부 마스크는 레지스트 개구부가 형성될 레지스트 층의 위치와 정렬된다.
일부 실시예에서, 이온 주입의 제 2 세트를 수행하는 것은 마스크 개구부를 포함하는 쉐도우 마스크를 사용하여 제 2 후면의 도핑된 영역에 주입하는 것을 포함하는데, 마스크 개구부는 제 2 후면의 도핑된 영역이 주입될 반도체성 웨이퍼 상의 위치와 정렬되고, 쉐도우 마스크는 이온 주입의 제 2 세트의 부분 동안, 반도체성 웨이퍼의 후면으로부터 사전 결정된 거리만큼 떨어져서 배치된다.
일부 실시예에서, 반도체성 웨이퍼는 실리콘 기판이다. 일부 실시예에서, 제 1 전면의 도핑된 영역 및 제 1 후면의 도핑된 영역은 대략 대략 80 Ω/□ 내지 대략 160 Ω/□의 시트 저항을 갖는다. 일부 실시예에서, 제 2 전면의 도핑된 영역과 제 2 후면의 도핑된 영역은 대략 10 Ω/□ 내지 대략 40 Ω/□의 시트 저항을 갖는다. 일부 실시에에서, 배경의 도핑된 영역은 대략 0.5 Ω/□ 내지 대략 1.5 Ω/□의 시트 저항을 갖는다.
일부 실시예에서, 방법은 제 1 전면의 도핑된 영역 위의 반도체성 웨이퍼의 전면 상에 반사-방지 코팅층을 배치하는 단계를 더 포함한다.
일부 실시예에서, 방법은 금속 시드 층을 제 2 전면의 도핑 영역 위에 배치하는 단계를 더 포함하는데, 여기서 전면의 금속 접촉부는 금속 시드 층의 위에 배치된다. 일부 실시예에서, 금속 시드 층은 메조택시 주입물을 포함한다. 일부 실시예에서, 금속 시드 층은 실리콘 화합물이다.
일부 실시예에서, 제 2 전면의 도핑된 영역은 대략 1mm 내지 대략 3mm의 범위의 거리만큼 서로 측면으로 이격된다.
일부 실시예에서, 배경의 도핑된 영역은 p-타입으로 도핑되고, 제 1 전면의 도핑된 영역과 제 2 전면의 도핑된 영역은 n-타입으로 도핑된다. 일부 실시에에서, 제 2 후면의 도핑된 영역은 배경의 도핑된 영역과 동일한 전하 타입의 불순물로 도핑된다. 일부 실시예에서, 제 1 후면의 도핑된 영역은 제 2 후면의 도핑된 영역 및 배경의 도핑된 영역과 동일한 전하-타입의 불순물로 도핑된다. 일부 실시예에서, 제 2 후면의 도핑된 영역 및 배경의 도핑된 영역은 p-타입으로 도핑된다. 일부 실시예에서, 제 2 후면의 도핑된 영역은 붕소로 도핑된다.
본 발명의 또 다른 양상에서, 솔라 셀은 전면, 후면, 그리고 전면과 후면 사이의 배경의 도핑된 영역을 갖는 반도체성 웨이퍼를 갖는다. 후면의 교호적으로 도핑된 영역은 반도체성 웨이퍼의 후면으로부터 후면과 전면 사이의 위치로 확장한다. 후면의 도핑된 영역은 측면으로 교호적인 제 1 후면의 도핑된 영역 및 제 2 후면의 도핑된 영역을 포함한다. 제 1 후면의 도핑된 영역은 제 2 후면의 도핑된 영역과 배경의 도핑된 영역과 상이한 전하 타입을 포함한다. 후면의 금속 접촉 층은 반도체성 웨이퍼의 후면 상에 배치된다. 후면의 금속 접촉 층은 제 1 및 제 2 후면의 도핑된 영역 상에 정렬되고, 이 층은 제 1 및 제 2 후면의 도핑된 영역으로부터 전하를 전도시키도록 구성된다.
일부 실시예에서, 반도체성 웨이퍼의 전면 표면은 임의의 금속 접촉부의 부재에 의해 특징 지워지고, 이를 통해 금속 접촉부를 통한 전면의 쉐도잉을 제거한다.
일부 실시예에서, 배경의 도핑된 영역은, n-타입으로 도핑되고, 제 1 후면의 도핑된 영역은 p-타입으로 도핑되며, 제 2 후면의 도핑된 영역은 n-타입으로 도핑된다. 일부 실시예에서, 제 1 후면의 도핑된 영역은 붕소, 알루미늄 및 갈륨으로 구성되는 그룹으로부터 선택되는 불순물로 도핑된다. 일부 실시예에서, 제 2 후면의 도핑된 영역은 인, 비소, 안티몬으로 구성되는 그룹으로부터 선택된 불순물로 도핑된다. 일부 실시예에서, 반도체성 웨이퍼는 실리콘 기판이다.
일부 실시예에서, 솔라 셀은 반도체성 웨이퍼의 전면으로부터, 전면과 후면 사이의 위치로 확장하는 전면의 도핑된 영역을 더 포함하고, 여기서 전면의 도핑된 영역은 후면의 교호적으로 도핑된 영역의 위치로 또는 이를 지나 확장하지 않는다. 일부 실시예에서, 전면의 도핑된 영역은 p-타입으로 도핑된다.
일부 실시예에서, 후면의 금속 접촉 층은 제 1 및 제 2 후면의 도핑된 영역 위에 정렬된 금속 접촉부의 그리드라인을 포함한다. 일부 실시예에서, 솔라 셀은 반도체성 웨이퍼의 후면 상에, 그리고 금속 접촉부의 그리드라인 사이에 배치된 방사-방지 코팅층을 더 포함한다. 일부 실시예에서, 반사-방지 코팅층은 실리콘 질소화물을 포함한다. 일부 실시예에서, 솔라 셀은 반도체성 웨이퍼의 전면 상에 배치된 반사-방지 코팅층을 더 포함한다. 일부 실시예에서, 반사-방지 코팅층은 실리콘 질소화물을 포함한다.
본 발명의 또 다른 양상에서, 솔라 셀을 제작하는 방법은 전면, 후면, 그리고 전면과 후면 사이의 배경의 도핑된 영역을 갖는 반도체성 웨이퍼를 제공하는 단계를 포함한다. 반도체성 웨이퍼로의 불순물의 이온 주입의 세트는 반도체성 웨이퍼의 후면으로부터 후면과 전면 사이의 위치로 확장하는 후면의 교호적으로 도핑된 영역을 형성하기 위해 수행된다. 후면의 도핑된 영역은 측면으로 교호적인 제 1 후면의 도핑된 영역 및 제 2 후면의 도핑된 영역을 포함한다. 제 1 후면의 도핑된 영역은 제 2 후면의 도핑된 영역 및 배경의 도핑된 영역과는 상이한 전하 타입을 포함한다. 후면의 금속 접촉 층은 반도체성 웨이퍼의 후면의 표면에 배치된다. 후면의 금속 접촉 층은 제 1 및 제 2 후면의 도핑된 영역 상에 정렬되고, 이 층은 제 1 및 제 2 후면의 도핑된 영역으로부터 전하를 전도시키기 위해 구성된다.
일부 실시예에서, 후면의 교호적으로 도핑된 영역을 형성하도록 반도체성 웨이퍼로의 불순물의 이온 주입의 세트를 수행하는 단계는:
반도체성 웨이퍼로의 제 1 불순물의 블랭킷(blanket) 이온 주입을 수행하는 단계로서, 제 1 불순물은 반도체성 웨이퍼의 전체 후면을 가로질러 주입되는, 제 1 불순물의 블랭킷 이온 주입의 수행 단계, 및
반도체성 웨이퍼의 후면으로부터 사전 결정된 거리만큼 떨어지게 배치된 쉐도우 마스크를 사용하여 반도체성 웨이퍼로의 제 2 불순물의 마스크된 이온 주입을 수행하는 단계로서, 쉐도우 마스크는 제 2 후면의 도핑된 영역이 주입될 반도체성 웨이퍼 상의 위치와 정렬된 마스크 개구부를 포함하는, 제 2 불순물의 마스크된 이온 주입의 수행 단계를
포함한다.
일부 실시예에서, 후면의 교호적으로 도핑된 영역을 형성하도록 반도체성 웨이퍼로의 불순물의 이온 주입의 세트를 수행하는 단계는:
반도체성 웨이퍼의 후면으로부터 사전 걸졍된 거리만큼 떨어지게 배치된 쉐도우 마스크를 사용하여 반도체성 웨이퍼로의 제 1 불순물의 제 1 마스크된 이온 주입을 수행하는 단계로서, 쉐도우 마스크는 제 1 후면의 도핑된 영역이 주입될 반도체성 웨이퍼 상의 위치와 정렬되는 마스크 개구부를 포함하는, 제 1 불순물의 제 1 마스크된 이온 주입의 수행 단계, 및
반도체성 웨이퍼의 후면으로부터 사전 결정된 거리만큼 떨어지게 배치된 쉐도우 마스크를 사용하여 반도체성 웨이퍼로의 제 2 불순물의 제 2 마스크된 이온 주입을 수행하는 단계로서, 쉐도우 마스크는 제 2 후면의 도핑된 영역이 주입될 반도체성 웨이퍼 상의 위치와 정렬되는 마스크 개구부를 포함하는, 제 2 불순물의 제 2 마스크된 이온 주입의 수행 단계를
포함한다.
일부 실시예에서, 배경의 도핑된 영역은, n-타입으로 도핑되고, 제 1 후면의 도핑된 영역은 p-타입으로 도핑되며, 제 2 후면의 도핑된 영역은 n-타입으로 도핑된다. 일부 실시예에서, 제 1 후면의 도핑된 영역은 붕소, 알루미늄 및 갈륨으로 구성되는 그룹으로부터 선택되는 불순물로 도핑된다. 일부 실시예에서, 제 2 후면의 도핑된 영역은 인, 비소, 안티몬으로 구성되는 그룹으로부터 선택된 불순물로 도핑된다. 일부 실시예에서, 반도체성 웨이퍼는 실리콘 기판이다.
일부 실시예에서, 방법은 반도체성 웨이퍼의 전면으로부터 전면과 후면 사이의 위치로 확장하는 전면의 도핑된 영역을 형성하도록, 반도체성 웨이퍼로의 불순물의 이온 주입을 수행하는 단계를 더 포함하는데, 여기서 전면의 도핑된 영역은 후면의 교호적으로 도핑된 영역의 위치로 또는 이를 지나 확장하지 않는다. 일부 실시예에서, 전면의 도핑된 영역은 p-타입으로 도핑된다.
일부 실시예에서, 방법은 반도체성 웨이퍼의 전면 및 후면 위에 반사-방지 코팅층을 증착시키는 단계를 더 포함한다. 일부 실시예에서, 반사-방지 코팅층은 PECVD(Plasma Enhanced Chemical Vapor Deposition) 처리를 사용하여 증착된다. 일부 실시예에서, 반사-방지 코팅층은 실리콘 질소화물을 포함한다. 일부 실시예에서, 반도체성 웨이퍼의 후면에 후면의 금속 접촉 층을 배치하는 단계는 제 1 및 제 2 후면의 도핑된 영역 위의 반사-방지 코팅층에서 분리된 개구부를 형성하도록 반사-방지 코팅층을 삭마하는 단계, 및 별도의 개구부 내에 금속 접촉부를 증착시키는 단계를 포함한다. 일부 실시예에서, 반도체성 웨이퍼의 후면에 후면의 금속 접촉 층을 배치하는 단계는 금속 접촉부가 분리된 개구부 내에 증착된 이후에, 전기 도금 처리를 수행하는 단계를 더 포함한다.
본 발명은 부분적 또는 전체가 더 높은 효율의 솔라 셀을 제공할 수 있는 대안적인 제작 방법을 제공하여, 종래 기술보다 더 효율적인 솔라 셀 제작을 가능케 한다.
도 1 내지 도 14b는 본 발명의 원리에 따라 솔라 셀을 제작하는 방법의 일 실시예를 도시하는 도면.
도 15는 본 발명의 원리에 따라, 맞물린 후면의 도핑된 솔라 셀의 일 실시예의 횡단면도.
도 16은 본 발명의 원리에 따라 솔라 셀을 제작하는 방법의 일 실시예의 처리 흐름도.
도 17 내지 도 23은 본 발명의 원리에 따라 맞물린 후면의 접촉부의 솔라셀을 제작하는 방법의 일 실시예를 도시하는 도면.
도 24는 본 발명의 원리에 따라 맞물린 후면의 접촉부의 솔라 셀을 제작하는 방법의 일 실시예의 처리 흐름도.
당업자가 본 발명을 만들고 사용하는 것을 가능케 하는 다음의 서술이 제시되는데, 이 서술은 특허 출원의 배경으로, 그리고 특허 출원의 요건으로 제공된다. 서술된 실시예에 대한 다양한 변형이 당업자에게 자명할 것이고, 일반적인 원리는 본 명세서에서 다른 실시예에 적용될 수 있다. 따라서, 본 발명은 도시된 실시예로 제한되지 않고, 본 명세서에서 서술된 원리 및 특징에 부합하는 넓은 범주로 주어진다.
도 1 내지 도 24는 솔라 셀 디바이스의 실시예, 솔라 셀 디바이스 특징 및 솔라 셀 디바이스의 형성을 도시하고, 유사한 요소는 유사한 번호를 갖는다. 개시물의 다양한 양상은 흐름도의 사용을 통해 서술될 수 있다. 종종, 본 개시물의 양상의 단일 예시가 도시될 수 있다. 하지만 당업자에게 자명한 바와 같이, 본 명세서에 서술된 프로토콜, 처리 및 절차는 지속적으로, 또는 본 명세서에서 서술된 요건을 충족시키기 위해 필요할 때마다 반복될 수 있다. 게다가, 방법의 단계는 명백히 또는 암묵적으로 다르게 개시되지 않는다면 도면에 도시된 순서와 다른 순서로 수행될 수 있다.
다음은 다수의 상이한 접근법을 채택하는 솔라 셀의 제작 방법의 서술이다. 이들 방법은 비용이 효율적이고, 효율의 상당한 이득을 제공하는 것으로 보여진다.
도 1 내지 도 14b는 본 발명의 원리에 따라 솔라 셀을 제작하는 일 실시예의 상이한 단계를 도시한다. 일부 실시예에서, 셀 제작에 대한 본 발명의 접근법은 도 1에 도시된 바와 같이 초기의 쏘우(saw) 손상 및 텍스처링 에칭 이후에 개시한다. 이 단계에서 반도체성 기판(10)은 도핑될 수 있다. 일부 실시예에서, 기판(10)은 기판(10) 전체에 걸쳐 1*1016cm-3 미만의 균일한 도핑으로 변환되는 대략 0.5 Ω/□ 내지 대략 1.5 Ω/□의 낮은 고유 저항으로 p-타입 불순물(예를 들어, 붕소)로 도핑된다.
도 2를 참조하면, 기판(10)은 p-n 접합을 형성하기 위해 이온 주입 기법을 사용하여 카운터-도핑된다(counter-doped). 도 3을 참조하면, 이 이온 주입은 균질한 에미터 영역(25)을 형성한다. 균질한 에미터 영역(25)에 대한 도핑 레벨은 광의 변환과 소수의 캐리어의 재조합을 방해하지 않도록 충분히 낮아야 한다. 따라서, 일부 실시예에서, 도핑 레벨은 균질한 에미터 영역(25)이 대략 100 Ω/□ 이상의 시트 저항을 갖게하고, 이 단계에서 대략 1*1019cm-3인 표면 불순물 원자 농도와 접합부로 복사되는 프로파일을 갖도록 이루어진다. 일부 실시예에서, 도핑 레벨은 균질한 에미터 영역(25)이 대략 80 Ω/□ 내지 대략 160 Ω/□의 시트 저항을 갖도록 이루어진다. 바람직하게, 균질한 에미터 영역(25)에서 캐리어 확산 길이는 이러한 영역을 투명(transparent) 에미터로 렌더링하기 위해 접합부의 깊이와 비슷하다. 대략 1*1019cm-3 보다 낮은 표면 농도의 제어는 근처의 표면 영역 상에서 불순물이 과도하게 쌓이지 않는다는 것을 보장하고, 따라서 변환을 위해 활동적인 청색광의 사용을 배제하는 "죽은 층" 영향을 제거한다. 바람직한 실시예에서, p-n 접합의 깊이는 적어도 0.3 내지 0.4㎛이고, 따라서, 에미터 영역 외의 금속 션팅(shunting)의 가능성을 최소화한다. 전형적인 반사 방지 코팅(ARC)은 대략 0.07㎛이다. 그러므로, 금속 션트에 대한 전체 깊이는 현재의 작동 열 소모 비용에 대해 더 적당한, 0.37 내지 0.47㎛를 초과하는 것이 바람직하다.
또한, 이러한 기법은 축방향 및 측면 모두의 사전 도핑의 비-균일함을 갖는 저 품질의 매질에 대해 특히 중요한, 매질의 거의 균일한 도핑을 통해 개시 매질의 사전 도핑을 향상시키는데 사용될 수 있다. 전형적인 잉곳(ingot)은 풀링될(pulled) 때 잉곳의 상부에서 하부로뿐만 아니라 측면으로 불순물 분배의 변형을 갖는다. 따라서, 일단 잉곳이 웨이퍼로 절단되면, 웨이퍼의 측면마다 불순물의 변형이 존재할 수 있다. 높은 레벨의 불순물의 균일함이 달성되고 잘 제어될 수 있는 이온 주입을 본 발명이 사용하는 결과로서, 광의 조사량은 더 균일한 배경 도핑을 제공할 수 있다. 게다가, 가능한 많은, 풀링된 실리콘을 절약하는 최근의 경향을 통해, 때때로, 고유 저항이 현저히 악화될 때, 잉곳의 외부의 단부는 버려지거나, 다시 용융된다. 이들 섹션은 웨이퍼링 이후에 검색될 수 있고, 잉곳의 중간 섹션으로부터 웨이퍼의 나머지에 대한 고유 저항을 매치시키도록 주입될 수 있다. 그 결과는, 라인으로 개시하는 웨이퍼가 매우 높은 일관성을 갖고, 따라서, 웨이퍼가 더 반복 가능한 성능을 제공하며, 이를 통해 최종 제품의 더 조밀한 결합을 초래하며, 따라서 더 높은 이득을 초래한다.
도 3을 참조하면, 이후에 웨이퍼는 기판을 통하여 광 경로를 향상시키기 위해, 표면의 패시베이션(passivation)에 대해, 그리고 반사 방지 막으로 작용하는 반사-방지 코팅(ARC) 막(30)의 증착에 종속된다. 이에 더해, 또는 대안적으로, ARC 막은 막의 품질이 낮은 도핑 레벨에 의해 영향을 받지 않기에, 이전의 균질한 에미터 주입 이전에 증착될 수 있다.
도 4를 참조하면, 레지스트 층(40)은 간단한 롤러(roller) 시스템을 사용하여 웨이퍼에 적용될 수 있고, 이를 통해 Dupont MM500 또는 Shell SU8 및 다른 대안과 같은 이중 층의 유기막을 표면상에 적층시킬 수 있다. 이러한 막의 부착 및 연속성은 이 단계에서 중요하다. 바람직하게, 적층 처리는 대략 50 내지 100 ℃의 낮은 온도로, 그리고 1 내지 2 mm/분의 속도의 사전 가열된 물리적 롤러를 통해 동작된다. 이러한 속도 및 온도에서, 기판은 50 ℃보다 높아지지 않는다.
도 5를 참조하면, 네거티브 접촉 마스크(55)는 레지스트 막(40) 상에 위치한다. 마스크(55)는 전형적인 솔라 셀의 그리드라인 패턴을 시뮬레이션할 수 있다. 또한, 마스크(55)는 버스 바를 통합할 수 있다. 현재, 이들 그리드라인의 요건은 100 내지 150㎛의 폭, 2 내지 2.5 mm의 간격이다. 가까운 미래에 이들 요건이 쉐도윙을 최소화하기 위해, 대략 50㎛의 폭, 그리고 1mm 미만의 간격으로 감소될 수 있음이 예상된다. 게다가, 810℃에서 금속 그리드라인 작동의 요건은 20 내지 30 ㎛만큼 프린팅된 라인이 넓어지게 하여, 쉐도잉을 더 악화시킨다.
접촉 마스킹(55)은 웨이퍼 표면에 근접하게 위치하고, 기본 및 처리전 정렬은 웨이퍼의 엣지(edge)에서 수행된다. 일단 제 자리에 위치하면, 웨이퍼 및 마스크(55)는 350 내지 380nm의 피크 레지스트 응답을 제공하는 램프의 세트로부터의 광(50)에 노출된다. 50 ㎛의 그리드라인의 개구부를 달성하기 위해, 대략 28 내지 60의 mJ/cm2을 갖고 10 내지 18개 중 높은 레지스트 스텝이 사용된다.
도 6을 참조하면, 개구부는 레지스트 층(45)에 형성되고, 이로 인해 노출된 레지스트 층(45)을 생성한다. 노출된 레지스트 층(45)은 전형적인 나트륨(1.0 wt% 미만의 Na2CO3) 또는 탄산 칼륨(1.0 wt% 미만의 K2CO3)에서 현상될 수 있다. 바람직하게, 버퍼된 화학물은 여기에서 사용되지 않는데, 그 이유는 이들이 측벽의 품질과 레지스트의 분해능에 영향을 미치기 때문이다. 용액은 50 내지 70초의 체류 시간에, 35℃ 미만으로 유지될 수 있다. 그러면, 웨이퍼는 직접적인 팬 노즐로 차후에 물에 세척되고 헹궈지며, 뜨거운 공기로 건조된다.
이 단계에서, 웨이퍼는 도 7에 도시된 선택적 주입 단계를 준비한다. 여기에서, 레지스트(45)의 패턴은 웨이퍼를 가로질러 불순물(70)의 선택적 위치 지정을 허용한다. 이전에 언급된 특허 출원뿐만 아니라, 발명의 명칭이 "PLASMA GRID IMPLANT SYSTEM FOR USE IN SOLAR CELL FABRICATIONS"이고, 2009년 6월 23일에 출원된 미국 가특허출원 제61/219,379호와, 발명이 명칭이 "APPLICATION SPECIFIC IMPLANT SYSTEM FOR USE IN SOLAR CELL FABRICATIONS"이고, 2009년 6월 10일에 출원된 미국 가특허출원 제61/185,596호(상기 출원은 본 명세서에서 설명되는 것처럼 본 명세서에 참조로 통합된다)에서, 폭이 넓은 빔의 사용 또는 빔 성형을 통해 빔의 활용을 최대화하는 일련의 애플리케이션 특정 주입이 서술된다. 레지스트(45)의 그리드라인 패턴에 관련된 이러한 성능은 잘 한정된 라인을 허용한다.
도 8을 참조하면, 선택적 주입은 아래로의 선택적 에미터 영역(80)의 형성을 초래하는데, 여기서 금속 접촉부 그리드라인이 결국 위치된다. 일부 실시예에서, 선택적 에미터 영역(80)은 대략 1*1020 cm-3의 표면 농도, 그리고 0.45㎛ 이상의 접합부 깊이에 대해 10 내지 30 Ω/□ 정도의 낮은 고유 저항(즉, 높은 전도성)을 갖는다. 일부 실시예에서, 선택적 에미터 영역(80)은 대략 10 Ω/□ 내지 대략 40 Ω/□의 범위의 시트 저항을 갖는다. 표면 농도는 더 나은 접촉부의 형성을 허용하기 위해 높아야 할 필요가 있다. 하지만, 표면 농도는 실리콘 기판(10)의 고용도(固溶度)로 제한되는데, 이는 붕소 및 인 도핑에 대해 대략 4*1020cm-3이다. 접합부 깊이의 독립접 형성, 특정 깊이에서 반대쪽 배경 타입(전형적으로 1*16cm-3 이하)과 한가지 타입의 도핑의 크로스-오버(cross-over)는 접촉부의 가열 이후 금속 션팅을 피하기 위해 중요하다.
이러한 단계에서, 웨이퍼는 정규 스크린 프린팅 방법에 전용될 수 있는데, 이를 통해 레지스트(45)가 제거되고, 그리드라인은 종래의 방식으로 스크린 프린팅된다. 하지만, 선택적 에미터 주입 대 금속 스크린 프린팅된 그리드라인의 정렬은 더 중요해진다. 이러한 정렬이 발생하는 것을 보장하는 수개의 방법이 존재한다. 가공전 방법은 예를 들어, 정렬을 위한 웨이퍼의 가상 중심을 사용하는 것과 같은, 선택적 에미터 주입 및 스크린 프린팅 동안 웨이퍼의 엣지를 정렬하는 것이다. 이러한 정렬은 웨이퍼 절단에서의 불일치에 의해 악영향을 미칠 수 있고, 이 정렬은 대강의 정렬 방법일 수 있다. 초기 선택적 에미터 주입 동안 기준 마킹의 도입은 이러한 문제를 완화시키고, 레이저 마킹 또는 주입된 표면의 얼룩의 영향에 대한 의존을 통해 달성될 수 있다. 이러한 마킹은 선택적 에미터 주입된 조사량과 동일한 상대적으로 높은 조사량으로 시각적으로 보일 수 있다. 이는 매우 뚜렷한 마킹이고, 비젼 시스템이 선택적 에미터로 주입된 그리드라인의 패턴을 찾기 위해 스크린 프린팅에서 설정된다면, 스크린 프린팅과의 정렬은 단순화된다.
대안적으로, 레지스트(45)은 웨이퍼 상에 남아있을 수 있고, 선택적 에미터 주입은 도 9로 참조되는 바와 같이, "시드" 또는 접촉부의 형성을 위한 메조택시 주입물(90)이 후속한다. 이러한 시드 주입은 위에 언급된 특허 출원에서 서술된 선택적 에미터의 주입 시스템과 유사한 시스템을 사용하여 수행될 수 있다. 메조택시는 호스트 결정의 매우 가까운 표면 아래에서 결정학적 매칭 상의 성장이다. 이러한 처리에서, 이온은 제 2 상의 매우 근접한 표면 층을 생성하기 위해 에너지 및 조사량에서 매질로 주입되고, 온도는 타겟의 결정 구조가 파괴되지 않도록 제어된다. 정확한 결정 구조 및 격자 상수가 매우 다를 수 있지만, 층의 결정 배향은 타겟의 결정 배향과 매칭하도록 설계될 수 있다. 예를 들어, 실리콘 웨이퍼로의 니켈 이온의 주입 이후에, 니켈 실리콘 화합물의 층은 실리콘 화합물의 결정 배향이 실리콘의 배향과 매칭하도록 형성될 수 있다. 이러한 성장 방법은 에피택시얼 성장 방법과 상이한데, 여기서, 결정은 표면상에서 성장된다. 이러한 실리콘 화합물의 형성은 2개의 유사하지 않은 재질의 전이, 예를 들어 금속에서 반도체로의 전이의 밴드 갭 설계를 허용할 것이다. 현재, 이러한 전이는 높은 온도의 가열을 통해 달성되는데, 여기서 표면상에 증착된 금속은 접촉부를 개선시키기 위해 기판으로 확산된다. 하지만, 선택적 에미터 영역(80)과 금속 실리콘 규화물의 존재에 기인하여, 이는 필요치 않다. 높은 조사량의 강한 이온(금속 등)으로부터 초래할 수 있는 표면의 거침은 메조택시 주입 이후에 차후의 금속 접촉부에 대해 더 나은 부착 특성을 제공할 수 있다고 예상된다. 이러한 밴드 갭 설계 및 부착에서의 향상은 금속/반도체 경계면의 고유 저항을 개선시킬 수 있고, 따라서, 솔라 셀의 향상된 성능을 초래한다.
도 10을 참조하면, 메조택시 주입은 이산화 실리콘 마스킹 층 또는 반사 방지 층{(ARC)(30)}을 통해 수행될 수 있어서, 금속 접촉부가 최후에 ARC(30)의 표면상에 위치할 곳으로부터 ARC(30)를 통해 반도체{예를 들어, 선택적 에미터 영역(80)}로 늘어나는 영역(100)을 형성하게 된다. 여기에서, 주입 프로파일 맞춤화는 금속 반도체의 경계면을 개선하는데 도움을 준다. 이러한 맞춤화는 위에 언급된 특허 출원에서 논의된다. 하지만, 이러한 주입은 ARC 층(30)의 반사 방지 특성에 변함 없이 영향을 미친다. 하지만, ARC 층(30)이 매우 작은 영역이고, ARC 층(30)의 대다수가 금속 그리드라인의 아래에 있기에, 이는 솔라 셀의 성능에 악영향을 미치지는 않는다. 매우 얇은 전도성 층의 형성은 비용 효율이 높은 도금과 같이, 다수의 상이한 금속 증착 방법을 허용한다.
대안적인 방법은 금속이 풍부한(rich) 잉크 젯 프린팅을 활용하여 ARC 층(30)의 상부에 매우 얇은 층을 형성하는 것이다. 가열 단계에 후속하여, 금속 전이 층은 표면으로부터 반도체로 형성된다. 자가-정렬 마스크의 사용은 증착된 층이 양호한 정렬 및 수직 측벽을 가질 것이라는 것을 보장한다. 레지스트(45)가 요구된 차후의 가열 온도에 견디도록 선택된다면, 어떠한 접촉 층의 유해한 확산 및 퍼짐도 없을 것이고, 이로 인해, 쉐도잉을 최소화시키고, 솔라 셀의 전력 변환 효율을 개선시킬 것이다.
도 11에서 볼 수 있는 이 단계에서, 매우 얇은 전도성 금속 접촉 층(110)은 그리드라인의 레지스터 패턴의 그리드라인 개구부에서 형성된다. 일부 실시예에서, 그리드라인의 레지스트 패턴은 전기-도금 또는 비 전기 도금과 같이 전기적으로 활성화된 증착을 위해 사용된다. 전기 도금은 솔라 셀 제작을 위해 매우 빠르고 비용 효율이 높게 대다수의 금속의 매우 두꺼운 층을 제공할 수 있다. 이러한 도금은 다른 업계에서도 매우 비용 효율이 높게 활용되어 왔다. 하지만, 솔라 셀 제작의 분야에서, 이러한 기법이 활용되게 하기 위해 다수의 그리고 비싼 단계가 요구된다. 자가-정렬된 마스크 및 메조택시얼 주입 또는 제트 프린팅에 대한 본 발명의 사용은 처음으로, 이러한 저렴한 금속 도금 기법의 사용을 가능케 한다.
금속 접촉 층의 증착 이후에, 레지스트 층(45)은 도 12에서 볼 수 있는 바와 같이, 태우거나(ashed) 화학적으로 벗겨내질 수 있다. 일부 실시예에서, NaOH 용액(3 wt% 미만) 또는 KOH 용액(3 wt% 미만)은 55 ℃에서 수초의 체류 시간에서, 2.4 bar의 압력의 분무로 사용될 수 있다. 이 단계 이후, 솔라 셀은 금속 그리드 라인(110) 아래의 높은 전도성 에미터 영역(80)을 통해 그리드 라인 사이에서 매우 효율적인 광 변환 효율을 갖고, 따라서, 1 내지 2의 절대 퍼센트 포인트 정도의 효율 이득을 제공한다.
현재, 솔라 셀의 후면은 관련된 수개의 문제점을 갖는 일련의 블랭킷 금속 증착이다. 제 1 단계는 차후의 높은 전도성의 은 접촉부 사이에서 버퍼로 작용하는, 그리고 또한 금속-실리콘 경계면의 고유 저항을 개선시키기 위해 부분적 도핑을 제공하는 기판상에 알루미늄을 증착시키는 것이다. 알루미늄은 효율적인 불순물은 아니지만, 본 목적에 도움을 준다. 또한, 알루미늄은 접촉부 선의 차후의 납땜에 좋은 금속은 아니고, 따라서 프린팅된 은의 더 얇은 층이 요구된다. 하지만, 알루미늄 및 실리콘의 열 팽창의 불일치는 셀의 뒤틀림 및 변형의 문제를 야기한다, 이러한 문제는 은의 증착 이전에 붕소로 도핑된 BSF 층의 도입에 의해 완화될 수 있다. 본 발명에서, 이러한 BSF 층은 이전에 언급된 특허 출원에서 서술된 애플리케이션 특정 균질한 주입기를 사용하여 형성될 수 있다.
더 중요하게, 금속 접촉부의 그리드라인과 결과적인 쉐도잉의 최소화는 셀의 전력 변환 효율을 개선시키는 다른 방법이다. 이를 위해, 사용될 수 있는 다수의 방법이 존재한다. 하나의 방법은 그리드라인의 폭을 최소화시키고 따라서, 쉐도잉을 최소화시키는 것이다. 하지만, 이러한 최소화는 현재의 스크린 프린팅 방법으로는 어려운데, 이는 스크린 방법이 100㎛ 이하에서 폭 프린팅의 제한에 도달하기 때문이다. 차후의 그리고 필요한 가열은 이들 그리드 라인을 +/- 10 내지 15 ㎛로 확장시키고, 따라서, 문제를 악화시킨다. 자가-정렬 방법의 사용은 위에 서술되었고, 50㎛ 이하의 개구부를 갖는 패턴을 제공하는 이 능력은 이러한 문제를 효율적으로 다룬다. 도금을 수반하는 메조택시 주입 또는 시드 층의 잉크 젯 프린팅은 알루미늄 증착의 필요성을 제거하고, 동시에 셀 제작 비용을 개선시킨다.
일부 실시예에서, 본 발명은 이온 주입의 선택적 성능을 활용하여, 웨이퍼의 후면상에 낮은 고유 저항의 BSF의 영역을 제공한다. 이러한 주입은 라인, 큰 섬(island), 또는 심지어 도넛 형태로 형성될 수 있다. 위에 언급된 특허 출원에서 논의된 주입기와 같은 선택적 주입기는 기판과 동일한 타입의 도핑(예를 들어, 붕소와 같은 p-타입 도핑)을 위해 쉽게 수정되고, 성형된 섬 영역을 제공할 수 있다.
게다가, 접촉부 모두를 솔라셀의 뒤로 이동시킴으로써, 전체적으로 쉐도잉을 제거하고, 따라서, 전면의 방해 없는 노출을 허용하는 새로운 다수의 방법이 존재한다. 위에 논의된 자가-정렬 패터닝과 조합하여 본 발명의 균질하고 선택적 성능의 주입의 사용은 리소그래피, 복잡한 에칭 및 확산 방법과 관련된 문제를 회피하면서, 솔라 셀의 후면 상에 맞물린 교호적 도핑의 형성을 허용한다.
도 13에서, 전면의 에미터 영역에 대해 서술된 기법은 BSF 또는 맞물린 교호적 불순물의 후면 도핑 셀(IBC)을 형성하기 위해 채택될 수 있다. 130A는 균질한 주입기를 사용하여 붕소로 도핑된 BSF를 형성하는 본 발명의 능력을 도시하고, 이는 기존의 문제가 있는 알루미늄으로 도핑된 후면을 대체할 수 있다. 바람직한 실시예에서, 1*1019cm-3 이하의 표면 농도를 제공하여, 주입은 0.5㎛ 이상의 독립적 접합부의 형성 능력과, 그리고 대략 50 Ω/□의 결과적인 시트 저항을 제공한다. 여기에서, 붕소 종이 인보다 더 가볍기에, 동일한 에너지 범위가 이들 접합부의 형성을 위해 채택될 수 있다. 예비 작업은 이전에 언급된 애플리케이션 특정 주입기 시스템이 임의의 p-타입의 도핑으로 도핑을 위해 매우 손쉽게 사용될 수 있는 것을 나타낸다. 이러한 전형적인 산출물은 도 14a에 나타나고, 여기서 균질한 BSF(140A)는 웨이퍼의 후면에 형성되고, 종래의 후면 금속 접촉부(145) 증착이 후속한다. 이온 주입에 의해 가능케 되는 이러한 조합은 약 1 이상의 절대 퍼센트 포인트의 변환 효율 이득을 산출한다.
130B는 위에 서술하고 언급한 선택적 에미터 시스템과 유사한 시스템에 대한 본 발명의 사용을 도시하는데, 이 시스템은 변하는 도핑 레벨의 주입된 섬을 제공할 수 있다. 이들 주입은 그리드라인 또는 스폿의 형태일 수 있다. 게다가, 전형적인 이온 빔의 특징은 가능한 접촉부 지점 주위에 속이 비어있는 타입의 주입을 형성하는데 사용될 수 있다. 도 14b는 균질한 BSF{(HBSF)(140A)}와 선택적 BSF{(SBSF)(140B)}의 조합을 도시한다. 이러한 제작은 새로운 PERL 셀(Martin Green 등)을 매우 손쉽게 가능케 한다. 섬의 크기는 엄격한 빔 성형 또는 자가-정렬된 패터닝 방법 및 차후의 정확한 정렬에 대한 요구를 최소화시키는데 충분히 크다고 예측된다. 그렇지만, 이전에 논의된 선택적 에미터 요건과 유사하게, 더 작은 크기의 주입도 이미 가능하다.
도 14b에 도시된 솔라 셀은 죽은 층의 영향 없이, 균질한 주입기 에미터뿐만 아니라, 전면의 선택적 에미터의 더 높은 전도도의 모든 장점을 갖는다. 게다가, 이 솔라 셀은 붕소 BSF 및 높게 도핑된 섬의 BSF로부터 이득을 취한다. 이 셀이 오늘날 널리 보급된 종래의 셀보다 뛰어난 전력 효율의 이득을 제공한다는 것이 예측된다. 이전에 언급된 특허 출원에서, 이들 방법의 비용 효율이 서술되고, 여기서, 현재의 제작 장비의 일부를 교체함으로써, 따라서 비용이 드는 동작을 제거함으로써, 이러한 셀이 솔라 셀 산업의 요건을 충족시키는 대량으로 비용이 효율적이게 제작될 수 있다는 것으로 나타난다.
도 15에서, 새로운 맞물린 교호적 불순물의 후면 도핑 셀(IBC)이 도시되는데, 이를 통해 이전에 논의된 애플리케이션 특정 주입기의 선택적 성능이, 현재의 자가-정렬 방법과 조합으로 사용되어, 전면의 쉐도잉의 제거를 초래한다. 전면의 쉐도잉의 제거는 모든 접촉부를 반도체성 웨이퍼(10)의 후면에 전달시킴으로써 달성된다, 일부 실시예에서, 에미터는 위에 서술된 방법과 유사하게 형성되는데, 여기서, 레지스트는 요구된 임의의 포맷으로 불순물(150A)의 하나의 어레이(array)를 받아들이도록 패터닝된다. 그런 후에, 제 2 레지스트는 다음의 상이한 불순물 영역(150B)이 형성되는 것을 허용하도록 패터닝된다. 셀의 후면 상에서 이러한 교호적 도핑은 전면의 쉐도잉을 최소화할뿐만 아니라, 불충분한 매질에 대해 더 효율적으로 작업하게 하는데, 여기서 에미터 영역 사이의 거리가 웨이퍼 자체의 치수보다 훨씬 작기에 소수의 캐리어의 수명은 제한될 수 있다.
일부 실시예에서, 마스킹 층(희생 산화물) 및/또는 레지스트 매질 및/또는 두께의 주의 깊은 선택을 통해, 및 다양한 종의 깊이의 침투와 이 침투의 가속 에너지를 활용함으로써, IBC는 한 번의 자가-정렬 및 패터닝 방법으로 제작될 수 있다. 다시, IBC는 이온 주입에 대한 본 발명의 사용을 통해 가능한데, IBC는 의무적인 시간- 및 온도로 구동되는 확산 방법에 대해 이용가능하지 않은 깊이에 대한 침투 특성을 제공할 수 있다. 이러한 일괄 방법은 하나의 블랭킷 주입을 허용하여, 주입된 불순물 또는 혼합된 종의 질량 및 에너지 및 각도뿐만 아니라, 마스킹 층의 두께 및 다른 특성의 주의 깊은 선택을 통해 선택적이고 균질한 도핑을 제공한다. 이러한 방법에서, 패터닝된 레지스트는 원치 않는 종을 멈추게 하는 차단제일 수 있다. 마찬가지로, SiO2 또는 심지어 SiNx(ARC는 전형적으로 Si3N4이다)와 같은 희생 마스크는 원치 않는 종의 침투에 대한 차단제가 되도록 활용되어 레지스트로 패터닝될 수 있다. 이러한 희생 마스크는 처리 이후에 제거될 수 있고, 또한, 반도체의 표면에 악영향을 미치는 임의의 다른 원치 않는 오염을 멈추는 부가 이득을 갖는다.
도 15에서, 메조택시얼 주입은 후면의 금속 접촉 층(155)에 대해 요구된 시드층을 형성할 수 있다. 실리콘 화합물의 이전에 논의된 형성과 유사하게, 이러한 메조택시얼 주입은 2개의 유사하지 않은 매질(금속 및 반도체) 사이에 밴드 갭 설계에 도움을 주고, 또한 상기 매질의 부착을 향상시킬 수 있다. 더 얇은 웨이퍼를 위한 표면의 패시베이션 층이 이러한 후면 상에서 문제를 야기시키지 않는다는 것이 주목된다. 게다가, 어떠한 텍스처링도 셀의 후면에 대해 사용되지 않는다면, 이 방법은 실제로 향상되는데 이 방법이 텍스처링이 제공하는 큰 표면에 직면하지 않기 때문이다.
도 16은 본 발명의 원리에 따라 솔라 셀을 제작하는 방법(200)의 일 실시예를 도시한다. 단계(210)에서, 전면, 후면 및 전면과 후면 사이의 배경에 도핑된 영역을 갖는 반도체성 웨이퍼가 제공된다. 일부 실시예에서, 반도체성 웨이퍼는 실리콘 기판이다. 하지만, 다른 반도성 매질이 웨이퍼를 위해 사용될 수 있다고 예상된다.
단계(220)에서, 반도체성 웨이퍼로의 불순물의 이온 주입의 제 1 세트는 반도체성 웨이퍼의 전면으로부터, 전면과 후면 사이의 위치로 확장하는 전면의 교호적으로 도핑된 영역을 형성하기 위해 형성된다. 전면의 도핑된 영역은 측면으로 교호적인 제 1 전면의 도핑된 영역 및 제 2 전면의 도핑된 영역을 포함한다. 제 2 전면의 도핑된 영역(예를 들어, 선택적 에미터 영역)은 제 1 전면의 도핑된 영역(예를 들어, 균질한 에미터 영역)보다 더 낮은 시트 저항을 갖는다. p-n 접합은 제 1 전면의 도핑된 영역과 배경의 도핑된 영역 사이에 형성된다.
일부 실시예에서, 이온의 주입의 제 1 세트를 수행하는 것은 레지스트의 개구부를 포함하는 레지스트 층을 사용하여 제 2 전면의 도핑된 영역에 주입하는 것을 포함하는데, 레지스트 개구부는 제 2 전면의 도핑된 영역이 주입될 반도체성 웨이퍼 상의 위치와 정렬된다. 일부 실시예에서, 레지스트 개구부는 레지스트 층과 접촉하게 위치한 접촉 마스크를 사용하여 형성된다. 접촉 마스크는 레지스트 개구부가 형성될 레지스트 층에서의 위치와 정렬되는 마스크 개구부를 포함한다.
단계(230)에서, 복수의 전면 금속 접촉부는 반도체성 웨이퍼 상에 배치된다. 전면의 금속 접촉부는 제 2 전면의 도핑된 영역 상에 정렬되고, 제 2 전면의 도핑된 영역으로부터 전하를 전도시키도록 구성된다.
단계(240)에서, 반도체성 웨이퍼로의 불순물의 이온 주입의 제 2 세트는 반도체성 웨이퍼의 후면으로부터, 후면과 전면 사이의 위치로 확장하는 후면의 교호적으로 도핑된 영역을 형성하기 위해 수행된다. 이러한 후면의 도핑된 영역은 측면으로 교호적인 제 1 후면의 도핑된 영역 및 제 2 후면의 도핑된 영역을 포함한다. 제 2 후면의 도핑된 영역은 제 1 후면의 도핑된 영역보다 낮은 시트 저항을 갖는다.
일부 실시예에서, 이온 주입의 제 2 세트를 수행하는 것은 마스크 개구부를 포함하는 쉐도우 마스크를 사용하여 제 2 후면의 도핑된 영역에 주입하는 것을 포함하는데, 마스크 개구부는 제 2 후면의 도핑된 영역이 주입될 반도체성 웨이퍼 상의 위치와 정렬된다. 쉐도우 마스크는 이온 주입의 제 2 세트의 부분 동안, 반도체성 웨이퍼의 후면으로부터 사전 결정된 거리만큼 떨어져서 배치된다.
일부 실시예에서, 제 1 전면의 도핑된 영역과 제 1 후면의 도핑된 영역은 대략 80 Ω/□ 내지 대략 160 Ω/□의 시트 저항을 갖는다. 일부 실시예에서, 제 2 전면의 도핑된 영역과 제 2 후면의 도핑된 영역은 대략 10 Ω/□ 내지 대략 40 Ω/□의 시트 저항을 갖는다. 일부 실시에에서, 배경의 도핑된 영역은 대략 0.5 Ω/□ 내지 대략 1.5 Ω/□의 시트 저항을 갖는다.
단계(250)에서, 후면의 금속 접촉 층은 반도체성 웨이퍼의 후면에 증착된다. 후면의 금속 접촉 층은 제 1 후면의 도핑된 영역과 제 2 후면의 도핑된 영역을 덮고, 제 2 후면의 도핑된 영역으로부터 전하를 전도시키도록 구성된다.
방법(200)이 다른 단계 또한 포함할 수 있다고 계획된다. 예를 들어, 단계(225a)에서, 반사 방치 코팅층은 제 1 전면의 도핑된 영역 상의 반도체성 웨이퍼의 제 1 표면상에 배치된다. 일부 실시예에서, 이러한 코팅 단계는 이온 주입의 제 1 세트의 이온 주입 사이에(예를 들어, 균질한 에미터 영역의 주입과 선택적 에미터 영역의 주입 사이에) 수행된다. 다른 예시로서, 단계(225b)에서, 금속 시드 층은 제 2 전면의 도핑된 영역 상에 배치된다. 그러면 단계(230)의 전면의 금속 접촉부는 금속 시드 층 상에 배치된다. 일부 실시예에서, 금속 시드 층은 메조택시 주입물을 포함한다. 일부 실시예에서, 금속 시드 층은 실리콘 규화물을 포함한다.
도 17 내지 도 23은 본 발명의 원리에 따라, 맞물린 후면의 접촉 솔라 셀을 제작하는 일 실시예의 상이한 단계를 도시한다. 일부 실시예에서, 반도체성 웨이퍼는 에칭되고 텍스처링된다. IBC 셀에 대해, n-타입 웨이퍼가 종종 사용된다. 하지만, p-타입 웨이퍼 또한 사용될 수 있다고 예상된다.
도 17에서, 반도체성 웨이퍼(310)의 전면은 약한 불순물의 주입물(325)을 형성하기 위해 이온 주입(320)을 사용하여 약하게 도핑된다. 이러한 약한 불순물의 주입물(325)은 앞의 측면의 패시베이션 및 일련의 저항 감소에 도움을 준다. 일부 실시예에서, 약한 불순물의 주입물(325)의 전하 타입은 반도체성 웨이퍼(310)의 전하 타입과 정반대이다. 예를 들어, 일부 실시예에서, 반도체성 웨이퍼(310)가 n-타입 웨이퍼라면, 약한 불순물의 주입물(325)은 p-타입 주입물이다.
그 다음, 웨이퍼는 에미터 도핑을 갖는 후면에 주입된다. 일부 실시예에서, n-타입 웨이퍼에 대해, 에미터는 붕소, 알루미늄 또는 갈륨과 같은 p-타입 주입물일 것이다. 이러한 주입물은 블랭킷 주입물일 수 있거나 또나 패터닝될 쉐도우 마스크를 통해 이루어질 수 있다. 도 18a는 에미터 영역(335A)을 형성하기 위한 웨이퍼의 후면의 블랭킷 이온 주입(330)을 도시한다. 도 18b는 에미터 영역(335B)을 형성하기 위해 쉐도우 마스크(337)를 통한 웨이퍼(310)의 후면의 이온 주입(330)을 도시한다.
도 19에서, 에미터 영역(335)은 에미터 영역(335A 및 335B) 중 하나를 나타내는데 사용된다. 따라서, 베이스 도핑(340)은 에미터 영역(345)을 형성하기 위해 쉐도우 마스크(337)를 통해 웨이퍼(310)의 후면 상에 수행된다. 도 18a의 블랭킷 도핑이 이전에 사용되었다면, 이러한 베이스 도핑(340)은 에미터 도핑(335A)에 카운터 도핑하는 충분히 높은 조사량일 수 있다. 일부 실시예에서, 에미터 영역(345)의 전하 타입은 웨이퍼(310)의 전하타입과 동일하다. 예를 들어, n-타입 웨이퍼가 사용된다면, 베이스 도핑(340)은 인, 비소 또는 안티몬과 같은 n-타입 불순물을 사용한다.
도 20에서, 웨이퍼는 이후에 급속한 열 어닐링 또는 노의 짧은 산화에 노출된다. 이러한 고온 단계는 불순물을 활성화시키고, 주입물의 손상부를 어닐링하며, 높게 패시베이팅을 하는 얇은 산화층을 생성하는데 사용된다.
도 21에서, 질화 실리콘 막(360), 또는 일부 다른 반사 방지 및 패시베이팅 막은 솔라 셀의 전면 및 후면에 증착된다. 일부 실시예에서, 이러한 막은 PECVD(플라즈마-향상 화학 증기 증착, Plasma-Enhanced Chemical Vapor Deposition) 처리를 통해 증착된다.
도 22에서, 레이저는 반사-방지 코팅 막(360)을 삭마하여 측면에 교호적으로 도핑된 영역(335 및 345) 상에 반사-방지 코팅층(360')에서 작게 분리된 개구부(370)를 형성하는데 사용된다. 일부 실시예에서, 이러한 삭마는 저렴한 섬유 레이저 및 빔 조향 메카니즘을 사용하여 수행된다.
도 23에서, 맞물린 후면의 접촉부의 금속 접촉부 핑거(380)는 도핑된 영역(335 및 345) 상에 형성되어, 분리된 개구부(370)만을 통해 웨이퍼에 접촉한다. 상이한 방법이 이러한 핑거(380)를 형성하기 위해 사용될 수 있다는 것이 예상된다. 핑거를 형성하는 하나의 방법은 알루미늄과 같은 시드 금속을 쉐도우 마스크를 통해 스퍼터링하고, 따라서, 전기 도금 처리를 사용하여 핑거를 두껍게 하는 것을 수반한다.
도 24는 본 발명의 원리에 따라, 맞물린 후면의 접촉 솔라 셀을 제작하는 방법(400)의 일 실시예를 도시한다. 단계(410)에서, 전면, 후면, 및 전면과 후면 사이의 배경의 도핑된 영역을 갖는 반도체성 웨이퍼가 제공된다. 일부 실시예에서, 반도체성 웨이퍼는 실리콘 기판이다. 하지만, 다른 반도성 재질이 웨이퍼로 사용될 수 있음이 예상된다.
단계(420)에서, 반도체성 웨이퍼로의 불순물의 이온 주입의 세트는 반도체성 웨이퍼의 후면으로부터 후면과 전면 사이의 위치로 확장하는 후면의 교호적으로 도핑된 영역을 형성하도록 수행된다. 후면의 도핑된 영역은 측면으로 교호적인 제 1 후면의 도핑된 영역 및 제 2 후면의 도핑된 영역을 포함한다. 제 1 후면의 도핑된 영역은 제 2 후면의 도핑된 영역과 배경의 도핑된 영역과 상이한 전하 타입을 포함한다.
일부 실시예에서, 이온 주입의 세트를 수행하는 단계는 반도체성 웨이퍼로 제 1 불순물의 블랭킷 이온 주입을 수행하는 단계로서, 제 1 불순물은 반도체성 웨이퍼의 전체 후면을 가로질러 주입되는 제 1 불순물의 블랭킷 이온 주입의 수행 단계, 및 반도체성 웨이퍼의 후면으로부터 사전 결정된 거리만큼 떨어져 배치된 쉐도우 마스크를 사용하여 반도체성 웨이퍼로의 제 2 불순물의 마스크된 이온 주입을 수행하는 단계로서, 쉐도우 마스크는 제 2 후면의 도핑된 영역이 주입될 반도체성 웨이퍼 상의 위치와 정렬되는 마스크 개구부를 포함하는, 제 2 불순물의 마스크된 이온 주입의 수행 단계를 포함한다.
일부 실시예에서, 이온 주입의 세트를 수행하는 단계는 반도체성 웨이퍼의 후면으로부터 사전결정된 거리만큼 떨어지게 배치된 쉐도우 마스크를 사용하여 반도체성 웨이퍼로의 제 1 불순물의 제 1 마스크된 이온 주입을 수행하는 단계로서, 쉐도우 마스크는 제 1 후면의 도핑된 영역이 주입될 반도체성 웨이퍼 상의 위치와 정렬된 마스크의 개구부를 포함하는, 제 1 불순물의 제 1 마스크된 이온 주입의 수행 단계와, 반도체성 웨이퍼의 후면으로부터 사전결정된 거리만큼 떨어지게 배치된 쉐도우 마스크를 사용하여 반도체성 웨이퍼로의 제 2 불순물의 제 2 마스크된 이온 주입을 수행하는 단계로서, 쉐도우 마스크는 제 2 후면의 도핑된 영역이 주입될 반도체성 웨이퍼 상의 위치와 정렬된 마스크의 개구부를 포함하는, 제 2 불순물의 제 2 마스크된 이온 주입의 수행 단계를 포함한다.
일부 실시예에서, 배경의 도핑된 영역은 n-타입으로 도핑되고, 제 1 후면의 도핑된 영역은 p-타입으로 도핑되며, 제 2 후면의 도핑된 영역은 n-타입으로 도핑된다. 일부 실시예에서, 이러한 제 1 후면의 도핑된 영역은 붕소, 알루미늄 및 갈륨으로 구성되는 그룹으로부터 선택된 불순물로 도핑된다. 일부 실시예에서, 제 2 후면의 도핑된 영역은 인, 비소 및 안티몬으로 구성되는 그룹으로부터 선택된 불순물로 도핑된다.
단계(430)에서, 후면의 금속 접촉 층은 반도체성 웨이퍼의 후면에 배치된다. 후면의 금속 접촉 층은 제 1 및 제 2 후면의 도핑된 영역 상에 정렬되고, 제 1 및 제 2 후면의 도핑된 영역으로부터 전하를 전도시키도록 구성된다.
일부 실시예에서, 또한 방법(400)은 반도체성 웨이퍼의 전면으로부터, 전면과 후면 사이의 위치로 확장하는 약하게 도핑된 전면 영역을 형성하기 위해 반도체성 웨이퍼로의 불순물의 주입을 수행하는 단계(415)를 포함한다. 일부 실시예에서, 약하게 도핑된 전면 영역은 후면의 교호적으로 도핑된 영역의 위치로 또는 이를 지나 확장하지 않는다. 일부 실시예에서, 이러한 전면의 도핑된 영역은 p-타입으로 도핑된다.
일부 실시예에서, 방법(400)은 불순물을 활성화시키고, 주입물의 손상부를 어닐링하며, 높은 패시베이팅을 하는 얇은 산화층을 생성하기 위해 고온 처리가 웨이퍼 상에서 수행되는 단계(422)를 포함하고, 웨이퍼는 이후에 급속한 열 어닐링 또는 노의 짧은 산화에 노출된다. 일부 실시예에서, 이러한 고온 처리는 급속한 열 어닐링 또는 노의 짧은 산화에 웨이퍼를 노출시키는 것을 수반한다.
일부 실시예에서, 방법(400)은 반사-방지 코팅층이 반도체성 웨이퍼의 전면 및 후면 상에 증착되는 단계(424)를 포함한다. 일부 실시예에서, 반사-방지 코팅 층은 PECVD(플라즈마-향상 화학 증기 증착) 처리를 사용하여 증착된다. 일부 실시예에서, 반사-방지 코팅층은 실리콘 질소화물을 포함한다.
일부 실시예에서, 방법은 반사-방지 코팅층은 제 1 및 제 2 후면 도핑된 영역 위의 방사-방지 코팅층에서 분리된 개구부를 형성하기 위해 삭마되는 단계(426)를 포함한다. 금속 접촉부의 결과적인 증착은 이들 별도의 개구부 내에서 이루어진다. 일부 실시예에서, 방법은 금속 접촉부가 별도의 개구부 내에 증착된 이후에 전기 도금 처리가 수행되는 단계(435)를 포함한다.
맞물린 후면의 접촉 셀은 높은 솔라 셀의 효율을 유지시키면서, 후면의 접촉 셀을 생성하는데 현재 사용되는 비용과 처리 단계를 상당히 감소시키는데 사용될 수 있는 본 발명의 주입으로 저렴하게 제작될 수 있다. 현재, 후면의 접촉 셀의 상업적 상품은 Sunpower 만이 존재하는데, Sunpower는 솔라 셀을 만드는데 비용이 많이 들고 다수의 단계의 처리를 갖는다. 후면의 접촉 솔라 셀을 처리하는데 사용되는 현재 상업적 처리는 적어도 20개의 단계와 대략 $0.80/Wp의 비용을 갖는다. 본 발명의 처리는 소수의 단계를 요구하고, 대략 $0.25/Wp로 비용을 상당히 감소시킨다.
본 발명은 본 발명의 구성과 동작의 원리의 이해를 돕기 위한 세부사항을 통합하는 특정 실시예를 통해 서술되었다. 본 명세서에서 특정 실시예에 대한 이러한 언급과, 실시예의 세부 사항은 첨부된 청구항의 범주로 제한되지 않는다. 당업자에게는, 청구항으로 한정된 본 발명의 사상 및 범주를 벗어나지 않고도, 다른 다양한 변형이 설명을 위해 선택된 실시예에서 이루어질 수 있다는 것은 명백할 것이다.
10 : 실리콘 기판 25 : 균질한 에미터
30 : ARC 45 : 레지스트 층
80 : 선택적 에미터 영역 310 : 반도체성 웨이퍼
325 : 약한 불순물의 주입물

Claims (62)

  1. 솔라 셀로서,
    전면, 후면 및 전면과 후면 사이의 도핑된 영역을 갖는 기판 백그라운드(background)를 갖는 반도체성 웨이퍼,
    반도체성 웨이퍼의 전면으로부터, 전면과 후면 사이의 기판 백그라운드(background) 위치로 확장하는 전면의 도핑된 영역으로서, 상기 전면의 도핑된 영역은 측면으로 교호적인 제 1 전면의 도핑된 영역 및 제 2 전면의 도핑된 영역을 포함하고, 제 2 전면의 도핑된 영역은 제 1 전면의 도핑된 영역보다 낮은 시트 저항을 가지며, p-n 접합이 제 1 전면의 도핑된 영역과 기판 백그라운드(background)의 도핑된 영역 사이에 형성되는, 전면의 교호적으로 도핑된 영역,
    제 2 전면의 도핑된 영역 상에 정렬된 복수의 전면 금속 접촉부로서, 제 2 전면의 도핑된 영역으로부터 전하를 전도시키도록 구성되는, 복수의 전면의 금속 접촉부,
    반도체성 웨이퍼의 후면으로부터, 후면과 전면 사이의 기판 백그라운드(background) 위치로 확장하는 후면의 도핑된 영역으로서, 상기 후면의 도핑된 영역은 측면으로 교호적인 제 1 후면의 도핑된 영역 및 제 2 후면의 도핑된 영역을 포함하고, 제 2 후면의 도핑된 영역은 제 1 후면의 도핑된 영역보다 낮은 시트 저항을 갖는, 후면의 교호적으로 도핑된 영역, 및
    반도체성 웨이퍼의 후면 상에 배치된 후면의 금속 접촉 층으로서, 제 1 후면의 도핑된 영역과 제 2 후면의 도핑된 영역을 덮고, 제 2 후면의 도핑된 영역으로부터 전하를 전도시키도록 구성되는, 후면의 금속 접촉 층을 포함하며,
    상기 제 1 전면의 도핑된 영역과 제 1 후면의 도핑된 영역은 80 Ω/□ 내지 160 Ω/□ 의 시트 저항을 가지고, 상기 제 2 전면의 도핑된 영역과 제 2 후면의 도핑된 영역은 10 Ω/□ 내지 40 Ω/□의 시트 저항을 가지며,
    상기 제 2 전면의 도핑된 영역 위, 그리고 전면의 금속 접촉부 아래에 배치되는 매조택시(mesotaxy) 주입물을 포함하는 금속 시드 층을 더 포함하는,
    솔라 셀.
  2. 제 1항에 있어서, 웨이퍼는 실리콘 기판인, 솔라 셀.
  3. 삭제
  4. 삭제
  5. 삭제
  6. 제 1항에 있어서, 기판 백그라운드(background)의 도핑된 영역은 0.5 Ω/□ 내지 1.5 Ω/□의 시트 저항을 갖는, 솔라 셀.
  7. 제 1항에 있어서, 제 1 전면의 도핑된 영역 위의 반도체성 웨이퍼의 전면 상에 배치된 반사-방지 코팅층을 더 포함하는, 솔라 셀.
  8. 삭제
  9. 삭제
  10. 제 1항에 있어서, 금속 시드 층은 실리콘 규화물을 포함하는, 솔라 셀.
  11. 제 1항에 있어서, 제 2 전면의 도핑된 영역은 1mm 내지 3mm의 범위의 거리만큼 서로 측면으로 이격되는, 솔라 셀.
  12. 제 1항에 있어서, 기판 백그라운드(background)의 도핑된 영역은 p-타입으로 도핑되고, 제 1 전면의 도핑된 영역과 제 2 전면의 도핑된 영역은 n-타입으로 도핑되는, 솔라 셀.
  13. 제 12항에 있어서, 제 2 후면의 도핑된 영역은 기판 백그라운드(background)의 도핑된 영역과 동일한 전하-타입의 불순물로 도핑되는, 솔라 셀.
  14. 제 13항에 있어서, 제 1 후면의 도핑된 영역은 제 2 후면의 도핑된 영역 및 기판 백그라운드(background)의 도핑된 영역과 동일한 전하-타입으로 도핑되는, 솔라 셀.
  15. 제 13항에 있어서, 제 2 후면의 도핑된 영역 및 기판 백그라운드(background)의 도핑된 영역은 p-타입으로 도핑되는, 솔라 셀.
  16. 제 15항에 있어서, 제 2 후면의 도핑된 영역은 붕소로 도핑되는, 솔라 셀.
  17. 솔라 셀을 제작하는 방법으로서,
    전면, 후면 및 전면과 후면 사이의 도핑된 영역을 갖는 기판 백그라운드(background)를 갖는 반도체성 웨이퍼를 제공하는 단계,
    반도체성 웨이퍼의 전면으로부터, 전면과 후면 사이의 백그라운드(background) 위치로 확장하는 전면의 도핑된 영역을 형성하기 위해, 반도체성 웨이퍼로의 불순물의 이온 주입의 제 1 세트를 수행하는 단계로, 전면의 도핑된 영역은 측면으로 교호적인 제 1 전면의 도핑된 영역 및 제 2 전면의 도핑된 영역을 포함하고, 제 2 전면의 도핑된 영역은 제 1 전면의 도핑된 영역보다 낮은 시트 저항을 가지며, p-n 접합이 제 1 전면의 도핑된 영역과 기판 백그라운드(background)의 도핑된 영역 사이에 형성되는, 불순물의 이온 주입의 제 1 세트의 수행 단계,
    복수의 전면의 금속 접촉부를 반도체성 웨이퍼 상에 배치하는 단계로서, 전면의 금속 접촉부는 제 2 전면의 도핑된 영역 상에 정렬되고, 제 2 전면의 도핑된 영역으로부터 전하를 전도시키도록 구성되는, 복수의 전면의 금속 접촉부의 배치 단계,
    반도체성 웨이퍼의 후면으로부터, 후면과 전면 사이의 기판 백그라운드(background) 위치로 확장하는 후면의 도핑된 영역을 형성하기 위해, 반도체성 웨이퍼로의 불순물의 이온 주입의 제 2 세트를 수행하는 단계로서, 후면의 도핑된 영역은 측면으로 교호적인 제 1 후면의 도핑된 영역 및 제 2 후면의 도핑된 영역을 포함하고, 제 2 후면의 도핑된 영역은 제 1 후면의 도핑된 영역보다 낮은 시트 저항을 갖는, 불순물의 이온 주입의 제 2 세트의 수행 단계, 및
    후면의 금속 접촉 층을 반도체성 웨이퍼의 후면에 배치하는 단계로서, 후면의 금속 접촉 층은 제 1 후면의 도핑된 영역과 제 2 후면의 도핑된 영역을 덮고, 제 2 후면의 도핑된 영역으로부터 전하를 전도시키도록 구성되는, 후면의 금속 접촉 층의 배치 단계를 포함하고,
    상기 제 1 전면의 도핑된 영역과 제 1 후면의 도핑된 영역은 80 Ω/□ 내지 160 Ω/□ 의 시트 저항을 가지고, 상기 제 2 전면의 도핑된 영역과 제 2 후면의 도핑된 영역은 10 Ω/□ 내지 40 Ω/□의 시트 저항을 가지며,
    상기 제 2 전면의 도핑된 영역 위에 매조택시(mesotaxy) 주입물을 포함하는 금속 시드 층을 배치하는 단계를 더 포함하고, 전면의 금속 접착부는 금속 시드 층 위에 배치되는 것인,
    솔라 셀을 제작하는 방법.
  18. 제 17항에 있어서, 이온 주입의 제 1 세트를 수행하는 단계는 제 2 전면의 도핑 영역이 주입될 반도체성 웨이퍼 상에서의 위치와 정렬되는 레지스트 개구부를 포함하는 레지스트 층을 사용하여 제 2 전면의 도핑된 영역에 주입하는 단계를 포함하는, 솔라 셀을 제작하는 방법.
  19. 제 18항에 있어서, 레지스트 개구부는 레지스트 층과 접촉하게 위치한 접촉 마스크를 사용하여 형성되고, 접촉 마스크는 레지스트 개구부가 형성될 레지스트 층에서의 위치와 정렬되는 마스크 개구부를 포함하는, 솔라 셀을 제작하는 방법.
  20. 제 17항에 있어서, 이온 주입의 제 2 세트를 수행하는 단계는 제 2 후면의 도핑된 영역이 주입될 반도체성 웨이퍼 상의 위치와 정렬되는 마스크 개구부를 포함하는 쉐도우 마스크(shadow mask)를 사용하여 제 2 후면의 도핑된 영역에 주입하는 단계를 포함하고, 쉐도우 마스크는 제 2 세트의 이온 주입의 부분 동안, 반도체성 웨이퍼의 후면으로부터 사전 결정된 거리만큼 떨어지게 배치되는, 솔라 셀을 제작하는 방법.
  21. 제 17항에 있어서, 반도체성 웨이퍼는 실리콘 기판인, 솔라 셀을 제작하는 방법.
  22. 삭제
  23. 삭제
  24. 삭제
  25. 제 17항에 있어서, 기판 백그라운드(background)의 도핑된 영역은 0.5 Ω/□ 내지 1.5 Ω/□의 시트 저항을 갖는, 솔라 셀을 제작하는 방법.
  26. 제 17항에 있어서, 제 1 전면의 도핑된 영역 위의 반도체성 웨이퍼의 전면 상에 반사-방지 코팅층을 배치하는 단계를 더 포함하는, 솔라 셀을 제작하는 방법.
  27. 삭제
  28. 삭제
  29. 제 17항에 있어서, 금속 시드 층은 실리콘 규화물을 포함하는, 솔라 셀을 제작하는 방법.
  30. 제 17항에 있어서, 제 2 전면의 도핑된 영역은 1mm 내지 3mm의 범위의 거리만큼 서로 측면으로 이격되는, 솔라 셀을 제작하는 방법.
  31. 제 17항에 있어서,
    기판 백그라운드(background)의 도핑된 영역은 p-타입으로 도핑되고,
    제 1 전면의 도핑된 영역과 제 2 전면의 도핑된 영역은 n-타입으로 도핑되는, 솔라 셀을 제작하는 방법.
  32. 제 17항에 있어서, 제 2 후면의 도핑된 영역은 기판 백그라운드(background)의 도핑된 영역과 동일한 전하 타입의 불순물로 도핑되는, 솔라 셀을 제작하는 방법.
  33. 제 32항에 있어서, 제 1 후면의 도핑된 영역은 제 2 후면의 도핑된 영역 및 기판 백그라운드(background)의 도핑된 영역과 동일한 전하-타입으로 도핑되는, 솔라 셀을 제작하는 방법.
  34. 제 32항에 있어서, 제 2 후면의 도핑된 영역 및 기판 백그라운드(background)의 도핑된 영역은 p-타입으로 도핑되는, 솔라 셀을 제작하는 방법.
  35. 제 34항에 있어서, 제 2 후면의 도핑된 영역은 붕소로 도핑되는, 솔라 셀을 제작하는 방법.
  36. 솔라 셀로서,
    전면, 후면 및 전면과 후면 사이의 도핑된 영역을 갖는 기판 백그라운드(background)를 갖는 반도체성 웨이퍼,
    반도체성 웨이퍼의 후면으로부터 후면과 전면 사이의 기판 백그라운드(background) 위치로 확장하는 후면의 도핑된 영역으로서, 상기 후면의 도핑된 영역은 측면으로 교호적인 제 1 후면의 도핑된 영역 및 제 2 후면의 도핑된 영역을 포함하고, 제 1 후면의 도핑된 영역은 제 2 후면의 도핑된 영역 및 기판 백그라운드(background)의 도핑된 영역과 상이한 전하 타입을 포함하는, 후면의 교호적으로 도핑된 영역, 및
    반도체성 웨이퍼의 후면 상에 배치된 후면의 금속 접촉 층으로서, 후면의 금속 접촉 층은 제 1 및 제 2 후면의 도핑된 영역 위에 정렬되고, 제 1 및 제 2 후면의 도핑된 영역으로부터 전하를 전도시키도록 구성되는, 후면의 금속 접촉 층을 포함하며,
    상기 후면의 도핑된 영역은 제 1 불순물이 반도체성 웨이퍼의 전체 후면의 표면을 가로질러 주입된 후, 반도체성 웨이퍼의 후면으로부터 사전 결정된 거리만큼 떨어지게 배치된 쉐도우 마스크를 통해 제 2 불순물이 주입되어 형성되며, 상기 쉐도우 마스크는 제 2 후면의 도핑된 영역이 주입될 반도체성 웨이퍼 상의 위치와 정렬되는 마스크 개구부를 포함하는,
    솔라 셀.
  37. 제 36항에 있어서, 반도체성 웨이퍼의 전면은 임의의 금속 접촉부가 부재(absence)함으로써, 금속 접촉부를 통한 임의의 전면의 쉐도잉을 제거하는, 솔라 셀.
  38. 제 36항에 있어서,
    기판 백그라운드(background)의 도핑된 영역은 n-타입으로 도핑되고,
    제 1 후면의 도핑된 영역은 p-타입으로 도핑되며,
    제 2 후면의 도핑된 영역은 n-타입으로 도핑되는, 솔라 셀.
  39. 제 38항에 있어서, 제 1 후면의 도핑된 영역은 붕소, 알루미늄 및 갈륨으로 구성되는 그룹으로부터 선택된 불순물로 도핑되는, 솔라 셀.
  40. 제 38항에 있어서, 제 2 후면의 도핑된 영역은 인, 비소 및 안티몬으로 구성되는 그룹으로부터 선택된 불순물로 도핑되는, 솔라 셀.
  41. 제 36항에 있어서, 반도체성 웨이퍼는 실리콘 기판인, 솔라 셀.
  42. 제 36항에 있어서, 반도체성 웨이퍼의 전면으로부터 전면과 후면 사이의 기판 백그라운드(background) 위치로 확장하는 전면의 도핑된 영역을 더 포함하고, 전면의 도핑된 영역은 기판 백그라운드(background) 위치를 초과하여 후면의 도핑된 영역의 위치로 또는 이를 지나 확장하지 않는, 솔라 셀.
  43. 제 42항에 있어서, 전면의 도핑된 영역은 p-타입으로 도핑되는, 솔라 셀.
  44. 제 36항에 있어서, 후면의 금속 접촉 층은 제 1 및 제 2 후면의 도핑된 영역 상에 정렬된 금속 접촉부 그리드라인을 포함하는, 솔라 셀.
  45. 제 44항에 있어서, 반도체성 웨이퍼의 후면 위에, 그리고 금속 접촉부 그리드라인 간에 배치된 반사-방지 코팅층을 더 포함하는, 솔라 셀.
  46. 제 45항에 있어서, 반사-방지 코팅층은 질화 실리콘을 포함하는, 솔라 셀.
  47. 제 36항에 있어서, 반도체성 웨이퍼의 전면 위에 배치된 반사-방지 코팅층을 더 포함하는, 솔라 셀.
  48. 제 47항에 있어서, 반사-방지 코팅층은 질화 실리콘을 포함하는, 솔라 셀.
  49. 솔라 셀을 제작하는 방법으로서,
    전면, 후면 및 전면과 후면 사이의 도핑된 영역을 갖는 기판 백그라운드(background)를 갖는 반도체성 웨이퍼를 제공하는 단계,
    반도체성 웨이퍼의 후면으로부터, 후면과 전면 사이의 기판 백그라운드(background) 위치로 확장하는 후면의 도핑된 영역을 형성하기 위해 반도체성 웨이퍼로의 불순물의 이온 주입의 세트를 수행하는 단계로서, 후면의 도핑된 영역은 측면으로 교호적인 제 1 후면의 도핑된 영역 및 제 2 후면의 도핑된 영역을 포함하고, 제 1 후면의 도핑된 영역은 제 2 후면의 도핑된 영역 및 기판 백그라운드(background)의 도핑된 영역과 상이한 전하 타입을 포함하는, 불순물의 이온 주입의 세트의 수행 단계,
    후면의 금속 접촉 층을 반도체성 웨이퍼의 후면에 배치하는 단계로서, 후면의 금속 접촉 층은 제 1 및 제 2 후면의 도핑된 영역 상에 정렬되고, 제 1 및 제 2 후면의 도핑된 영역으로부터 전하를 전도시키도록 구성되는, 후면의 금속 접촉 층의 배치 단계를 포함하며,
    상기 후면의 도핑된 영역을 형성하기 위해 반도체성 웨이퍼로의 불순물의 이온 주입의 세트를 수행하는 단계는
    반도체성 웨이퍼로의 제 1 불순물의 블랭킷(blanket) 이온 주입을 수행하는 단계로서, 제 1 불순물은 반도체성 웨이퍼의 전체 후면의 표면을 가로질러 주입되는, 제 1 불순물의 블랭킷 이온 주입의 수행 단계, 및
    반도체성 웨이퍼의 후면으로부터 사전 결정된 거리만큼 떨어지게 배치된 쉐도우 마스크를 사용하여 반도체성 웨이퍼로의 제 2 불순물의 마스크된 이온 주입을 수행하는 단계로서, 쉐도우 마스크는 제 2 후면의 도핑된 영역이 주입될 반도체성 웨이퍼 상의 위치와 정렬되는 마스크 개구부를 포함하는, 제 2 불순물의 마스크된 이온 주입의 수행 단계를
    포함하는, 솔라 셀을 제작하는 방법.
  50. 삭제
  51. 제 49항에 있어서, 후면의 교호적으로-도핑된 영역을 형성하기 위해 반도체성 웨이퍼로의 불순물의 이온 주입의 세트를 수행하는 단계는
    반도체성 웨이퍼의 후면으로부터 사전 결정된 거리만큼 떨어지게 배치된 쉐도우 마스크를 사용하여 반도체성 웨이퍼로의 제 1 불순물의 제 1 마스크된 이온 주입을 수행하는 단계로서, 쉐도우 마스크는 제 1 후면의 도핑된 영역이 주입될 반도체성 웨이퍼 상의 위치와 정렬되는 마스크의 개구부를 포함하는, 제 1 불순물의 제 1 마스크된 이온 주입의 수행 단계, 및
    반도체성 웨이퍼의 후면으로부터 사전 결정된 거리만큼 떨어지게 배치된 쉐도우 마스크를 사용하여 반도체성 웨이퍼로의 제 2 불순물의 제 2 마스크된 이온 주입을 수행하는 단계로서, 쉐도우 마스크는 제 2 후면의 도핑된 영역이 주입될 반도체성 웨이퍼 상의 위치와 정렬되는 마스크의 개구부를 포함하는, 제 2 불순물의 제 2 마스크된 이온 주입의 수행 단계를
    포함하는, 솔라 셀을 제작하는 방법.
  52. 제 49항에 있어서,
    기판 백그라운드(background)의 도핑된 영역은 n-타입으로 도핑되고,
    제 1 후면의 도핑된 영역은 p-타입으로 도핑되며,
    제 2 후면의 도핑된 영역은 n-타입으로 도핑되는, 솔라 셀을 제작하는 방법.
  53. 제 52항에 있어서, 제 1 후면의 도핑된 영역은 붕소, 알루미늄 및 갈륨으로 구성되는 그룹으로부터 선택된 불순물로 도핑되는, 솔라 셀을 제작하는 방법.
  54. 제 52항에 있어서, 제 2 후면의 도핑된 영역은 인, 비소 및 안티몬으로 구성되는 그룹으로부터 선택된 불순물로 도핑되는, 솔라 셀을 제작하는 방법.
  55. 제 49항에 있어서, 반도체성 웨이퍼는 실리콘 기판인, 솔라 셀을 제작하는 방법.
  56. 제 49항에 있어서, 반도체성 웨이퍼의 전면으로부터 전면과 후면 사이의 기판 백그라운드(background) 위치로 확장하는 전면의 도핑된 영역을 형성하기 위해 반도체성 웨이퍼로의 불순물의 이온 주입을 수행하는 단계를 더 포함하고, 전면의 도핑된 영역은 후면의 교호적으로 도핑된 영역의 위치로 또는 이를 지나 확장하지 않는, 솔라 셀을 제작하는 방법.
  57. 제 56항에 있어서, 전면의 도핑된 영역은 p-타입으로 도핑되는, 솔라 셀을 제작하는 방법.
  58. 제 49항에 있어서, 반도체성 웨이퍼의 전면 및 후면 위에 반사-방지 코팅층을 증착시키는 단계를 더 포함하는, 솔라 셀을 제작하는 방법.
  59. 제 58항에 있어서, 반사-방지 코팅층은 PECVD(플라즈마-향상 화학 증기 증착, Plasma-Enhanced Chemical Vapor Deposition) 처리를 사용하여 증착되는, 솔라 셀을 제작하는 방법.
  60. 제 58항에 있어서, 반사-방지 코팅층은 질화 실리콘을 포함하는, 솔라 셀을 제작하는 방법.
  61. 제 58항에 있어서, 반도체성 웨이퍼의 후면에 후면의 금속 접촉 층을 배치하는 단계는
    제 1 및 제 2 후면의 도핑된 영역 위에서 반사 방지 코팅층 내에 분리된 개구부를 형성하기 위해 반사 방지 코팅층을 삭마하는 단계, 및
    분리된 개구부 내에서 금속 접촉부를 증착시키는 단계를
    포함하는, 솔라 셀을 제작하는 방법.
  62. 제 61항에 있어서, 반도체성 웨이퍼의 후면에 후면의 금속 접촉 층을 배치하는 단계는 금속 접촉부가 분리된 개구부 내에 증착된 이후 전기 도금 처리를 수행하는 단계를 더 포함하는, 솔라 셀을 제작하는 방법.
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