KR20050113177A - 개선된 광전지 및 그 제조 - Google Patents

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KR20050113177A
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스리니바사모한 나라야난
비카시 쿠마르
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비피 코포레이션 노쓰 아메리카 인코포레이티드
타타 비피 솔라 인디아 프라이빗 리미티드
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Abstract

효율적인 광전지, 및 그 제조방법이 개시되며, 후방 표면 p-n 접합부가 반대로 도핑된 에미터 층을 갖는 도핑된 기판으로부터 제거된다. 전방 표면과 에지 및 옵션적으로 후방 표면 주변부가 마스킹되고, 후방 표면 에칭이 수행된다. 마스크는 제거되지 않고 반사방지 코팅, 패시베이팅제 또는 양자 모두의 역할을 한다. 광전지는 전방 표면이 텍스쳐링되던지 안되던지간에 텍스쳐링되지 않은 후방 표면을 유지하며, 후방 표면의 도펀트층은 셀 효율을 향상시키기 위해 제거된다. 옵션적으로, 후방 표면 필드가 형성된다.

Description

개선된 광전지 및 그 제조{IMPROVED PHOTOVOLTAIC CELL AND PRODUCTION THEREOF}
발명의 배경
본 발명은 광전지 디바이스 (photovoltaic device) 에 관한 것으로, 특히 단결정 또는 다결정 실리콘의 박층과 같은 반도체 재료의 박층을 포함하는 광전지 디바이스에 관한 것이다. 보다 상세하게는, 이 발명은 단결정 또는 다결정 실리콘 반도체 재료를 포함하는 광전지 디바이스에 관한 것이다. 단결정 또는 다결정 실리콘의 도핑된 웨이퍼 (doped wafer) 를 포함하는 이 디바이스는 광에너지를 전기에너지로 변환한다.
광전지 (photovoltaic cell) 로도 알려져 있는 이 광전지 디바이스는, 광에너지를 전기에너지로 변환시키는데 사용된다. 광전지는 에너지를 발생시키기 위해 사용될 수도 있으며 (태양전지), 또는 다른 디바이스에서 광검출 소자로서 사용될 수도 있다. 광전지는 재생가능한 에너지의 원천이다. 그러나 그 사용은 그 전기적 출력에 의해 제한된다. 통상적으로, 많은 광전지들은 소망하는 상업적 또는 소비자 애플리케이션에 요구되는 충분한 전력을 발생시키기 위해서 하나 이상의 패널 또는 모듈로 구성된다. 큰 효율을 갖는 광전지는 큰 전력 출력을 갖는 모듈을 유발한다. 그러므로, 매우 많은 수의 고효율 광전지를 제조할 수 있게 하는 것이 필수적이다. 그러한 광전지 디바이스의 제조 비용을 감소시키는 것, 광 변환의 효율을 증가시키는 것 또는 양자 모두를 가능케 하는 것이 매우 바람직할 것이다. 본 발명의 광전지는 종래 제조된 전지와 비교해서 상당히 효율적이며, 본 발명의 프로세스는 이 상당히 효율적인 광전지가 종래 제조된 광전지보다 더욱 용이하게 제조될 수 있도록 한다.
대부분의 광전지는 단결정 실리콘 또는 다결정 실리콘으로부터 제조된다. 실리콘은 일반적으로 마이크로 전자공학 산업에서의 사용에 기인하여 합리적인 가격에서 용이하게 사용가능하기 때문에 사용되며, 광전지를 제조하기 위한 용도로서 전기적, 물리적 및 화학적 성질의 적절한 조화를 갖기 때문에 사용된다. 광전지의 제조 동안, 실리콘은 당업계에 공지된 다양한 방법에 의해 포지티브 또는 네거티브 전도성 타입을 갖는 도펀트로 도핑되고, 통상적으로 얇은 기판으로 절단되며, 통상적으로 웨이퍼 또는 리본의 형태로 절단된다. 이 애플리케이션 동안, 입사광을 대면하도록 의도된, 웨이퍼와 같은 기판의 표면은 전방 표면으로 지정되고, 전방 표면의 반대쪽 표면은 후방 표면으로 칭해진다. 통상적으로, 포지티브 전도성 타입은 일반적으로 "p"로 지정되고 네거티브 전도성 타입은 "n"으로 지정된다. 이 애플리케이션에서, "p" 및 "n"은 단지 반대의 전도성 타입을 나타내기 위해 사용된다. 이 애플리케이션에서, "p" 및 "n"은 각각 포지티브 및 네거티브를 의미하지만 또한 각각 네거티브 및 포지티브를 의미할 수도 있다. 광전지의 동작의 열쇠는 p-n 접합부의 생성인데, 이는 도핑된 실리콘 기판으로부터 반대의 전도성 타입의 층을 형성하기 위해서 실리콘 기판의 전방 표면을 더 도핑함으로써 형성된다. 그러한 층은 일반적으로 에미터 층으로 칭해진다. p-도핑된 기판의 경우, 에미터 층은 전방 표면을 n-타입 도펀트로 도핑함으로써 형성될 것이다. p-n 접합부는 p-도핑된 영역과 n-도핑된 영역 사이의 계면이다. p-n 접합부는 입사 광자에 응답하여 전자-정공 쌍의 이동을 가능케 하며, 이로써 기판 웨이퍼의 전방 표면 및 후방 표면 간에 상이한 전위차가 생성된다.
광전지의 제조는 일반적으로 p-도핑된 기판으로 시작한다. 그 다음, 통상적인 웨이퍼의 형태의 기판은 에미터 층과 p-n 접합부를 형성하기 위해 n-도펀트에 노출된다. 통상적으로, n-도핑된 층은 먼저 스프레이 온, 스핀 온, 화학 기상 증착, 또는 다른 증착 방법과 같은 당업계에서 일반적으로 사용되는 기술을 이용해서 n-도펀트를 기판의 표면상에 증착함으로써 형성된다. 기판 표면상에 n-도펀트를 증착한 후, n-도펀트가 기판 표면 내로 더 확산되도록 n-도펀트가 실리콘 기판의 표면으로 주입된다. 이 "주입" 단계는 종종 산소, 질소, 증기 또는 그들의 조합을 포함하는 가스 스트림과 함께 웨이퍼를 열에 노출시킴으로써 일반적으로 이루어진다. n-도핑된 층은 일반적으로 에미터 층으로 칭해진다.
p-n 접합부는 n-도핑된 층과 p-도핑된 실리콘 기판 사이의 경계 영역에서 형성된다. p-n 접합부는 입사광에 응답하여 전하 캐리어 (charge carrier) 를 이동시키도록 하는데 필요하다. 이상적으로, 에미터층은 전방 표면으로 칭해지는, 입사광 쪽으로 배향되게 설계된 웨이퍼의 표면으로 제한되고, 따라서, p-n 접합부는 전방 표면에만 인접할 것이다. 그러나, 실제로 도핑은 에지 또는 웨이퍼의 반대 표면 (후방 표면) 에서도 또한 발생할 것이다. 이는 에미터 층이 웨이퍼의 전체 표면을 피복하도록 하고, 이로써 웨이퍼의 전체 표면에 인접한 p-n 접합부로부터는 전류가 유입되지 않게 된다. 그러므로, 전방 접합부와 후방 접합부를 전기적으로 분리시키는 것이 필수적이다. 에미터 층이 웨이퍼의 선택된 표면 상에만 형성되도록 웨이퍼가 마스킹될 수 있다. 그러나, 그러한 마스킹은 특히 그것이 나중에 제거되어야 할 경우 추가적인 시간, 재료, 및 관리를 필요로 한다. 만약 그러한 마스킹 단계가 제거되거나 다른 프로세스 단계에 포함될 수 있다면 유리할 것이다.
Micheels 등에게 허여된 미국 특허 제 5,082,791 호는 전방 p-n 접합부를 분리시키기 위한 엑시머 레이저의 사용을 개시한다. Micheels 등은 기판의 후방 표면상에 트렌치를 형성하기 위해 엑시머 레이저를 사용한다. 트렌치는 n-도핑된 층보다 깊고, 후방 표면의 에지로부터 고정된 거리에서 후방 표면의 전체 주변부를 따라 연장된다.
Avery 등에게 허여되고 본 명세서에서 참조로서 인용되는 미국 특허 제 4,158,591 호는 전방 및 후방 p-n 접합부를 제거하지 않고 기판의 에지로부터 p-n 접합부를 제거함으로써 전방 p-n 접합부를 전기적으로 분리시키는 방법을 개시한다. 에지 p-n 접합부를 제거함으로써 전방 p-n 접합부를 분리시키는 것은 일반적으로 "에지 접합부 분리"로 칭해진다. Avery 등에 의해 개시된 에지 접합부 분리 방법은 "코인형 적층 (coin stacking)" 으로 알려지게 되었다. 코인형 적층 프로세스에서, 광전지는 정면으로 마주보게 적층되고 에지는 제거된다. 에지는 플라즈마 에칭, 습식 화학 에칭, 물리적 그라인딩 (grinding) 또는 다른 공지된 방법에 의해 제거될 수 있다. Ruby 등에게 허여되고 본 명세서에서 참조로서 인용되는 미국 특허 제 5,871,591 호는 일반적으로 광전지를 제조하기 위해 사용되는 프로세스를 설명한다. Ruby 등에 의해 설명된 그 프로세스는 코인형 적층 프로세스에 의해 이루어지는 에지 접합부 분리 단계를 포함한다.
코인형 적층 방법의 사용은 전방 p-n 접합부를 분리하기 위한 종래의 방법에 비해 저비용과 고생산량의 결과를 초래하지만 또한 몇 가지 단점도 갖는다. 웨이퍼의 물리적 적층은 몇몇 웨이퍼가 손상되는 것을 유발할 수도 있다. 실리콘 기판의 두께를 최소화하는 것이 유리한데, 이는 실리콘 기판이 광전지의 비용과 사이즈의 상당한 부분을 차지하기 때문이다. 불행하게도, 코인형 적층 방법은 웨이퍼의 얇기를 상당히 제한한다. 웨이퍼 두께가 감소함에 따라, 코인형 적층 동안 손상되는 웨이퍼의 분율은 증가한다. 그 결과, 코인형 적층은 더 얇은 웨이퍼의 사용으로 달성할 수 있는 비용 절감을 제한한다. 코인형 적층 방법의 다른 단점은 코인형 적층 방법이 광전지의 전방 표면의 면적을 감소시킨다는 것이다. 이상적으로, 에지 접합부의 제거는 n-도핑된 영역의 감소만을 초래한다. 그러나, 실제적으로 어느 정도의 추가적인 깊이가 역시 에지로부터 제거된다. 통상적으로, 전방 표면의 유용한 표면 면적은 약 2 ％ 만큼 감소하고, 광전지의 에너지 출력에서 2 ％ 감소에 상응하는 결과를 초래한다.
광전지의 효율은 입사광 에너지를 전기적 에너지로 변환하는 광전지의 용량에 의해서 결정된다. 광전지의 디자인과 생산에 대한 몇몇 변경이 변환 효율성을 증가시키기 위해 개발되어 왔다. 본 명세서에서 참조로 인용되는 New South Wales 대학의 광전지 특별 연구 센터 (Photovoltaic Special Research centre) 의 Martin A. Green 저서의, 결정질 실리콘 태양 전지 (Crystalline Silicon Solar Cells) 의 4장에서는, 텍스쳐링 (texturing), 반사방지 코팅, 표면 패시베이션 (surface passivation), 및 후방 표면 필드 (back surface fields) 의 사용을 포함하여 광전지 효율을 증가시키는 광전지 개발을 논의한다.
광전지의 텍스쳐링은 광전지 표면에 의한 입사광의 반사를 감소시킨다. 반사를 감소시킴으로써, 광전지에 의한 변환에 대해 더 많은 입사광을 이용할 수 있다. 텍스쳐링은 통상적으로 화학 에칭에 의해 이루어지며, 특히 실리콘 기판의 이방성 에칭에 의해 이루어진다. 반사방지 코팅은 광전지 표면에서 입사광의 반사를 더욱 감소시킨다. 반사방지 코팅은 웨이퍼 상에 산화물 또는 실리콘 질화물 층을 형성함으로써 도포된다.
표면 패시베이션은 광전지의 표면에서 전자 활동도를 감소시킴으로써 광전지의 효율을 증가시킨다. 산화물 또는 실리콘 질화물 코팅의 사용을 포함하는 표면 패시베이션의 몇 가지 방법은 당업계에 공지되어 있다.
후방 표면 필드는 광전지의 효율을 증가시킨다. 후방 표면 필드는 얇은 기판을 갖는 광전지에 특히 바람직하다. 얇은 기판을 갖는 광전지는 감소된 재료 요건, 저비용 및 경량을 포함하여 많은 이점을 갖지만, 또한 일반적으로 소수 전하 캐리어 (minority charge carrier) 의 광전지의 후방 표면으로의 확산 증가에 기인한 효율의 감소를 보인다. 후방 표면 필드는 그러한 소수 캐리어의 확산을 감소시키고 다수 캐리어 (majority carrier) 에 의해 발생된 전류를 증가시킨다. 본 명세서에서 참조로서 인용되고, Schlosser 등에게 허여된 미국 특허 제 5,899,704 호는 후방 표면 필드를 생성하는 방법을 개시한다. 일반적으로, 후방 표면 필드는 에미터 층으로부터의 반대 전도성 타입을 갖는 도펀트로 강하게 도핑된 얇은 층을 후방 표면에 통합시킴으로써 생성된다.
고 효율을 갖는 광전지와 바람직하게 저비용으로 제조될 수 있는 광전지에 대한 요구가 존재한다. 보다 자세하게는, 코인형 적층 방법의 광전지 손상을 증가시키지 않으면서 실리콘 또는 다른 반도체 기판의 전방 p-n 접합부를 분리시키는 광전지 제조 프로세스에 대한 요구가 존재한다. 또한, 더 얇은 웨이퍼를 통해 더 적은 실리콘의 사용을 가능케 하는 광전지 제조 프로세스에 대한 요구가 존재한다. 본 발명의 프로세스는 그러한 광전지와 프로세스를 제공한다.
발명의 요약
본 발명은 제 1 도펀트로 도핑된 실리콘을 포함하는 적절한 웨이퍼 형태의 기판으로서, 전방 표면과 텍스쳐링 되지 않은 또는 실질적으로 평탄한 후방 표면 및 하나 이상의 에지 표면을 갖는 기판을 포함하고, 전방 표면 및 하나 이상의 에지 표면상의 제 1 도펀트에 반대되는 전도성 타입을 갖는 제 2 도펀트를 포함하는 제 1 층을 가지며, 전방 표면상에 위치된 표면 코팅부를 갖는 광전지 디바이스 또는 광전지이다. 바람직하게는, 표면 코팅부는 또한 하나 이상의 에지 표면상에, 바람직하게는, 후방 표면의 주변부 상에 위치된다. 본 발명은 또한 도핑된 실리콘을 포함하는 적절한 웨이퍼 형태의 기판을 포함하고, p-n 접합부가 실질적으로 없는 후방 표면을 갖고 전방 표면과 하나 이상의 에지 표면에 인접한 p-n 접합부를 가지며, 전방 표면상에 위치된 표면 코팅부를 갖는 광전지 디바이스이다. 바람직하게는, 표면 코팅부는 또한 하나 이상의 에지 표면상에, 바람직하게는, 후방 표면의 주변부 상에 위치된다. 표면 코팅부는 바람직하게는 실리콘 질화물을 포함한다. 광전지 디바이스의 전방 표면은 옵션적으로 텍스쳐링될 수 있다. 바람직하게는, 후방 표면에는 제 2 도펀트가 없거나 실질적으로 없다. 옵션적으로, 광전지 디바이스는 후방 표면 필드를 더 포함한다. 본 발명의 광전지는 광에너지, 예를 들어, 태양 에너지를 전기에너지로 변환하는데 유용하다. 본 발명의 광전지는 광 감지 디바이스 내의 센서 또는 검출 소자로서 유용하다. 본 발명의 광전지는 매우 효율적이며 상업적으로 제조된 다른 광전지보다 더욱 용이하게 제조된다.
본 발명은 또한 본 발명의 광전지 디바이스 또는 광전지를 포함하는 광전지 모듈이다.
본 발명은 실리콘을 포함하고 제 1 도펀트로 도핑된 적절한 웨이퍼 형태의 기판을 이용하는 광전지 디바이스 또는 광전지의 제조 방법으로서, 상기 방법은 기판 상에 제 1 도펀트와 반대되는 타입의 제 2 도펀트를 포함하는 제 1 층을 형성하는 단계; 바람직하게는 기판의 후방 표면에 표면 코팅부가 없거나 실질적으로 없도록 기판 상부에 위치된 표면 코팅부를 형성하는 단계, 및 후방 표면에 제 2 도펀트가 없거나 실질적으로 없도록 후방 표면으로부터 제 2 도펀트를 제거하는 단계를 포함한다. 바람직하게는, 표면 코팅부는 실리콘 질화물을 포함한다. 바람직하게는, 상기 방법은 후방 표면 필드를 형성하는 단계를 더 포함한다. 후방표면에 제 1 도펀트가 없거나 실질적으로 없도록 후방 표면으로부터 제 2 도펀트를 제거하는 단계는 바람직하게는 기판을 화학적으로 에칭하는 단계를 포함한다. 옵션적으로, 기판은 텍스쳐링될 수 있으며, 텍스쳐는 후방 표면이 텍스쳐링되지 않거나 실질적으로 평탄하도록 바람직하게는 화학적 에칭에 의해서 후방표면으로부터 유리하게 제거될 수 있다.
본 발명은 실리콘을 포함하고 제 1 도펀트로 도핑된 적절한 웨이퍼 형태의 기판을 이용하는 광전지 디바이스 또는 광전지의 제조 방법으로서, 상기 방법은 기판의 전체 표면에 인접한 p-n 접합부를 형성하는 단계, 후방 표면에 표면 코팅부가 없거나 실질적으로 없는 상태로 유지되도록 기판 상부에 위치된 표면 코팅부를 형성하는 단계, 및 후방 표면에 p-n 접합부가 없거나 실질적으로 없도록 후방 표면으로부터 p-n 접합부를 제거하는 단계를 포함한다. 바람직하게는, 표면 코팅부는 실리콘 질화물을 포함한다. 바람직하게는, 상기 방법은 후방 표면 필드를 형성하는 단계를 더 포함한다. 후방표면에 p-n 접합부가 없거나 실질적으로 없도록 후방 표면으로부터 p-n 접합부를 제거하는 단계는 바람직하게는 기판을 화학적으로 에칭하는 단계를 포함한다. 옵션적으로, 기판은 텍스쳐링될 수 있으며, 텍스쳐는 후방 표면이 텍스쳐링되지 않거나 실질적으로 평탄하도록 바람직하게는 화학적 에칭에 의해서 후방표면으로부터 유리하게 제거될 수 있다.
본 발명의 방법은 선행 기술의 광전지 제조 방법의 한계를 극복하고 매우 효율적인 광전지의 제조를 단순화한다.
도면의 간단한 설명
도 1은 본 발명의 프로세스에 따라 제조된 본 발명의 광전지의 일 실시형태의 개략 단면도를 나타낸다.
바람직한 실시형태의 설명
본 발명의 일 실시형태에서, 광전지는 실리콘을 포함하고 통상적으로 웨이퍼 또는 리본 형태인 붕소 도핑된 기판을 사용하여 제조된다. 기판은 단결정실리콘을 포함할 수 있으며 기판은 다결정 실리콘을 포함할 수 있다. 본 명세서에서 사용된 "실리콘"은 특별히 언급하지 않는 한 단결정 실리콘과 다결정 실리콘을 포함한다. 필요하다면, 예를 들어, 게르마늄과 같은 추가적인 재료로된 하나 이상의 층이 기판 표면상에 위치되거나 기판에 병합될 수 있다. 본 명세서에서 사용된 "~상에 위치된"은 직접적으로 상부에 위치한 층 및 물체 또는 영역과 접촉하여 그 상부에 위치된 층으로 한정되지 않는다. 다른 개재된 재료 또는 층이 존재할 수도 있다. 비록 붕소가 p-타입 도펀트로 광범위하게 사용되지만, 다른 p-타입의 도펀트, 예를 들어, 갈륨 또는 인듐 또한 사용될 수 있다.
웨이퍼는 통상적으로 실리콘 잉곳 슬라이싱, 기상 증착, 액상 에피택시 또는 다른 공지된 방법에 의해 획득된다. 슬라이싱은 내경 블레이드 (inner-diameter blade), 연속 와이어 (continuous wire) 또는 다른 공지된 절단 방법 (sawing method) 를 통해 행해질 수 있다. 비록 기판은 임의의 일반적인 평평한 형태로 절단될 수 있지만, 웨이퍼는 통상적으로 원형 또는 의사 정방형 (pseudo-square) 형태이다. "의사 정방형"은 특이한 정방형 형태로, 통상적으로 둥근 코너 (corner) 를 갖는다. 본 발명의 통상적인 웨이퍼 형태의 기판은 통상적으로 약 400 ㎛ 두께보다 얇다. 본 발명의 기판은 약 200 ㎛ 두께보다 얇으며, 바람직하게는 150 ㎛ 두께보다 얇으며, 더욱 바람직하게는 100 ㎛ 두께보다 얇고, 가장 바람직하게는 50 ㎛ 두께보다 얇다. 통상적으로, 기판은 적어도 약 10 ㎛, 더 바람직하게는 20 ㎛ 두께이다. 원형 및 의사 정방형 기판은 통상적으로 100 ㎜ 내지 200 ㎜ 범위의 직경을 갖는 실린더 형의 실리콘 블록으로부터 절단된다. 비교적, 코인형 적층 프로세스에서 사용되는 기판은 약 200 ㎛ 두께보다 얇을 경우 상당한 손상을 입으며, 200 ㎛ 두께보다 더 두꺼우면 효과적으로 제한된다.
기판은 통상적으로 표면 찌꺼기를 제거하고 손상을 줄이기 위해 세정된다. 통상적으로, 이것은 기판을, 예를 들어, 염기 및 과산화물의 혼합물 중 임의의 하나를 포함하는 용액, 산 및 과산화물 혼합물, NaOH 용액, 또는 당업계에서 공지되고 사용되는 몇몇의 다른 용액의, 습식 화학 용액 배스 내에 위치시키는 단계를 포함한다. 요구되는 온도 및 시간은 사용되는 특정한 용액에 의존하며, 예를 들어, 25 중량％ 내지 35 중량％ NaOH 수용액은 약 75 내지 95 ℃ 범위의 온도에서 약 20 내지 약 70초 동안 사용될 수 있다.
또한, 옵션적으로 (특히 단결정 기판에 대해) 기판은, 예를 들어, 결정학적 평면의 이방성 에칭에 의하여 텍스쳐링화 (texturized) 될 수도 있다. 텍스쳐링은 일반적으로 기판 표면으로부터 패이거나 돌출된 피라미드 형상의 형태이다. 피라미드 형상의 높이 또는 깊이는 통상적으로 약 4 내지 약 7 ㎛이다. 통상적인 <100> 방향 기판에 대해, 상승된 온도에서의 저농도 NaOH 수용액은 피라미드 형상 돌출부에서 <111> 면을 나타내는 <100> 면을 이방성 에칭하기 위해 사용될 수 있다. 이 애플리케이션에서 사용되는 바와 같이, 바람직하게는 "저농도" 용액은 약 7 중량％보다 작은 용질의 농도를 의미한다. 본 명세서에서 사용된 "상승된 온도"는 바람직하게는 약 80 ℃보다 높은 온도를 의미한다. 예를 들어, 그러한 조건 하에서, 기판은 약 10 내지 약 30분 동안 용액 내에 위치된다.
에미터 층은 통상적으로 기판을 n-타입 도펀트로 도핑함으로써 형성된다. N-도핑은 n-도펀트를 기판상에 증착한 다음 기판을 가열하여 n-도펀트를 기판 내로 주입시킴으로써 달성된다. 기체 확산은 n-도펀트를 기판 표면상에 증착하기 위해서 사용될 수 있다. 그러나, 이온 주입, 고상 확산 또는 n-도핑된 층 및 기판 표면에 인접한 얕은 p-n 접합부를 형성하기 위해 당업계에서 사용되는 다른 방법과 같은 다른 방법 또한 사용될 수 있다. 인 (P) 은 바람직한 n-도펀트이지만, 임의의 적절한 n-도펀트, 예를 들어, 비소 (Arsenic), 안티모늄 (antimony) 또는 리튬이 단독으로 또는 조합하여 사용될 수 있다. 통상적으로, 복수의 기판이 한개의 트레이에 위치되어 기판의 전방 표면과 후방 표면 및 에지가 n-도펀트에 노출된다. 이 방법을 사용하여, 에미터 층과 n-도핑 프로세스에서 형성된 p-n 접합부가 기판의 모든 표면을 따라 형성된다.
전방 표면에서의 n-도핑된 층의 깊이는 통상적으로 약 0.1 ㎛보다 크고, 바람직하게는 약 0.2 ㎛보다 크며, 통상적으로 약 0.5 ㎛보다 작으며, 바람직하게는 약 0.3 ㎛보다 작다. 전방 표면의 에미터 층의 표면 도펀트 농도는 바람직하게는 약 1018 원자/㎤보다 크고, 더욱 바람직하게는 약 1019 원자/㎤보다 크다. 전방 표면의 에미터층의 표면 도펀트 농도는 포화만큼 높을 수 있지만, 통상적으로 약 1022 원자/㎤보다 작으며, 보다 바람직하게는 약 1021 원자/㎤보다 작으며, 가장 바람직하게는 에미터 층의 표면 도펀트 농도는 약 1020 원자/㎤이다. n-도핑 프로세스는 통상적으로 웨이퍼의 표면상에 하나의 실리콘 산화물 층을 형성한다. 그 실리콘 산화물은 반사방지 코팅 및 표면 패시베이터 (passivator) 의 역할을 할 수 있다. 그러나, 실리콘 산화물층은 실리콘 질화물과 같은 코팅과 후방 표면 에칭을 위해 유리하게 제거될 수 있다. 예를 들어, 실리콘 산화물은 통상적으로 약 10 내지 약 40초 동안 상온에서, 통상적으로 저농도 HF 용액의 습식 화학용액 배스에서, 화학적 에칭을 통해 제거될 수 있다.
표면 코팅부 또는 막은 기판에 도포된다. 표면 코팅부는 에미터 층의 형성 후 도포되고 전방 표면의 에미터층과 바람직하게는 에지 표면 상에 위치되고, 더욱 바람직하게는 에지 표면과 후방 표면의 주변부 상에 위치된다. 표면 코팅부는 후방 표면 에칭 동안 전방표면, 바람직하게는 에지, 더욱 바람직하게는 에지와 후방 표면의 주변부를 마스킹하며, 바람직하게는 반사방지 코팅, 표면 패시베이션, 및 벌크 (bulk) 패시베이션 중 하나 이상의 역할을 한다. 실리콘 질화막은 표면 코팅부로 바람직한데, 그 이유는 실리콘 질화막이 반사방지 코팅인 마스크로서 기능할 수 있고, 표면 패시베이션을 제공하며 벌크 패시베이션을 제공하기 때문이다. 바람직하게는, 수소는 그러한 실리콘 질화막 표면 코팅부에 트랩된다. 그러나, 표면 코팅부는 임의의 코팅, 막 또는 마스크의 역할을 할 수 있는 코팅 또는 막의 조합일 수 있으며, 바람직하게는 상술한 기능 중 하나 이상의 역할을 한다. 표면 코팅부으로 사용될 수 있는 다른 가능한 물질들은 탄탈륨 산화물, 실리콘 이산화물, 및 티타늄 산화물을 포함한다. 임의의 그러한 코팅, 필름 및 유전체의 조합이 표면 코팅부으로 사용될 수 있다.
표면 코팅부는 통상적으로, 플라즈마 여기 화학 기상 증착 (PECVD) 또는 APCVD (atmospheric chemical vapor deposition), 열산화, 페이스트의 스크린 프린팅 (screen printing of pastes), 잉크 또는 졸겔 (solgel) 등과 같은 당업계에 공지된 다른 기술을 이용하여 도포된다. 표면 코팅부는 전방 표면 및 바람직하게는 기판의 에지 상에 위치되도록 도포되며, 바람직하게는 기판의 후방 표면을 플레이트에 기대어 위치시킴으로써 도포된다. 이는 복수의 기판을 트레이 또는 플레이트 상에 수평하게 위치시킴으로써 달성된다. 기판은 수직으로 또는 후방 표면이 평탄한 표면, 예를 들어, 흑연 플레이트에 기대도록 하는 각도로 위치될 수 있다. 기판의 후방 표면은 표면 코팅부가 없거나 실질적으로 없는 상태로 잔류한다. "표면 코팅부가 실질적으로 없는" 은 후방 표면상에 위치한 표면 코팅부가 후방 표면의 주변부, 예를 들어, 기판의 에지로부터 약 5㎜ 이내로 제한된다는 의미이다. 기판의 전방 표면상에 위치된 표면 코팅부는 바람직하게는 실리콘 질화물이고 바람직하게는 약 65 ㎚보다 크며, 보다 바람직하게는 약 70 ㎚보다 크고, 가장 바람직하게는 72 ㎚보다 크고, 바람직하게는 약 120 ㎚보다 작고, 보다 바람직하게는 100 ㎚보다 작고, 가장 바람직하게는 약 77 ㎚ 두께보다 작다.
표면 코팅부가 도포된 후, 기판은 p-n 접합부와, 만약 존재한다면, 후방표면의 코팅되지 않은 부분으로부터의 텍스쳐링을 제거하기 위해 후방 표면 에칭을 받는다. 표면 코팅부는 전방 표면, 바람직하게는 에지, 더욱 바람직하게는 에지와 후방표면 주변부를 위한 마스크의 역할을 하고, 따라서, 에칭을 기판의 코팅되지 않은 부분으로 제한한다. 후방 표면 에칭은 후방표면으로부터의 n-도핑된 영역을 제거하기 위하여 기판을 화학용액 배스 내에 위치시킴으로써 일반적으로 달성된다. 사용되는 화학용액의 종류, 배스의 온도 및 기판이 배스 내에서 유지되는 시간은 기판에 사용되는 재료에 의존한다. 예를 들어, 약 80 ℃ 부터 92 ℃ 까지 범위의 온도에서 30중량％ NaOH 수용액 배스는 단결정 또는 다결정 실리콘 용으로 사용될 수 있다. 예를 들어, 단결정 실리콘 기판이 약 80 내지 약 100 초 동안 배스에 노출된다. 예를 들어, 다결정 실리콘 기판은 일반적으로 더 긴 기간의 시간 동안, 예를 들어, 적어도 약 3분에서 약 6분까지의 시간 동안 배스에 노출된다. 후방 표면의 n-도핑된 영역을 제거할 수 있는 임의의 에칭, 그리고 바람직하게는 화학적 에칭은 표면 코팅부의 실질적인 열화 없이 후방표면의 n-도핑된 영역의 제거를 달성하는 온도에서 그리고 그러한 시간 동안 사용될 수 있다. "실질적인 열화 없이"는 표면 코팅부가 전방면, 또한 바람직하게는 에지, 그리고 바람직하게는 기판의 후방 주변부 상에 위치되어 잔류하는 것을 의미한다.
후방표면으로부터 p-n 접합부를 제거하기 위한 에칭 후, 기판은 웨이퍼의 세정 (rinsing) 및 건조 전에 다른 화학용액 에칭, 예를 들어, 4 중량％ HF 용액으로 세정될 수 있다. 후방 표면 에칭은 텍스쳐링 되지 않은 또는 실질적으로 평탄한 후방 표면을 초래한다. 본 명세서에서 사용된 "실질적으로 평탄한" 후방 표면은 바람직하게는, 만약 존재한다면, 상부에 표면 코팅부가 위치된 후방 표면의 부분을 제외하고 후방 표면이 텍스쳐링되지 않는 것을 의미한다. 본 명세서에서 사용된 "텍스쳐링되지 않는"은 바람직하게는 기판 표면상의 피크 또는 밸리의 부재를 의미하며, 예를 들어, 이방성 에칭 표면 토포그래피 (topography) 의 부재, 또는 다른 예로서 이방성 에칭과 일치하는 표면 토포그래피를 갖는 것을 의미한다. 후방 표면 에칭은 또한 n-도펀트가 없거나 실질적으로 없으며 p-n 접합부가 없거나 실질적으로 없는 후방 표면을 초래한다. 본 명세서에서 사용된 "n-도펀트가 실질적으로 없는"은 바람직하게는 상부에 표면 코팅부가 위치된 후방 표면의 부분에 n-도펀트가 여전히 존재할 수도 있다는 것을 제외하고 n-도펀트가 후방 표면으로부터 에칭되었다는 것을 의미한다. 에칭 후, 일부의 n-도펀트는 후방 표면의 마스킹되지 않은 영역내에 실질적으로 감소된 표면 농도, 예를 들어, 약 1015 원자/㎤보다 작은 표면 농도, 바람직하게는 약 1013 원자/㎤보다 작은 표면 농도, 보다 바람직하게는 약 1011 원자/㎤보다 작은 표면농도로 존재할 수 있다. 본 명세서에서 사용된, "후방표면에 인접한 p-n 접합부가 실질적으로 없는"은 그 상부에 표면 코팅부가 위치되지 않는 후방 표면의 부분에 인접한 p-n 접합부가 n-도펀트의 감소된 농도, 예를 들어, 약 1015 원자/㎤보다 작은 n-도펀트의 후방 표면 농도, 바람직하게는 약 1013 원자/㎤보다 작은 n-도펀트의 후방 표면 농도, 보다 바람직하게는 약 1011 원자/㎤보다 작은 n-도펀트의 후방 표면농도 때문에 제거되거나 쓸모없어 지는 것을 의미한다.
다음으로, 전방 및 후방 컨택트가 기판에 도포된다. 통상적으로, 컨택트는 전방 표면 및 후방 표면 상에 또는 내에 위치된 전도성 금속의 형태로 존재한다. 컨택트는 포토리소그래피 방법, 레이저 그루빙 (laser grooving) 및 비전기도금 방법, 스크린 프린팅, 또는 전방 표면 및 후방 표면 각각에 좋은 오믹 컨택트를 제공하는 다른 방법을 사용하여 형성될 수 있으며, 그리하여 전류가 광전지로부터 공급되도록 한다. 통상적으로, 컨택트는 디자인 또는 패턴, 예를 들어 그리드 (grid), 핑거 (finger), 라인 등에 존재하고, 전체 전방 표면 또는 후방 표면을 덮지 않는다. 컨택트는 바람직하게는 도전성 금속 페이스트, 예를 들어, 은 페이스트를 이용하여 기판 상에 스크린 프린팅 된다. 컨택트는 통상적으로 한 표면 상에 스크린 프린팅 되고, 건조된 후 반대쪽 표면 상에 프린팅된다. 컨택트를 도포한 후, 기판은 통상적으로 약 800 ℃ 내지 약 950 ℃의 온도에서 기판으로의 컨택트를 어닐링하기 위해서 가열된다. 컨택트를 광전지용 웨이퍼 기판에 추가하는 방법은 당업계에 공지되어 있다. 예를 들어, 본 명세서에 참조로서 인용되는 미국 특허 제 4,726,850 호 및 제 4,748,130 호는 매립형 컨택트 (buried contact) 를 형성하는 방법을 개시한다.
바람직하게는, 본 발명의 프로세스는 광전지의 효율을 증가시키기 위해 후방 표면 필드를 형성하는 방법을 포함한다. 후방 표면 필드는 바람직하게는 후방 컨택트의 형성과 동시에 형성된다. 그러나, 후방 표면 필드는 후방 컨택트의 형성 전 또는 후에 형성될 수 있다. 후방 표면 필드는 기판의 후방 표면의 적어도 일부분 상에 p+층을 형성함으로써 형성될 수 있다. p+ 층은 p-타입 물질로 강하게 도핑된 층이다. "강하게 도핑된"은, 바람직하게는 도핑이 실질적으로 기판의 p-도핑보다 더 큰 도핑임을 의미한다. 그 층의 깊이는 통상적으로 에미터층의 깊이와 같거나 작으며 바람직하게는 약 0.5 ㎛보다 작고, 더 바람직하게는 약 0.3 ㎛보다 작으며, 바람직하게는 0.1 ㎛보다 크고, 더 바람직하게는 0.2 ㎛보다 크다. p+ 층의 피크 (peak) 도핑 농도는 유리하게는 약 1017 원자/㎤보다 크고, 바람직하게는 약 1018 원자/㎤보다 크다. p+ 도핑 농도는 포화점 만큼 클 수 있지만, 바람직하게는 약 1020 원자/㎤보다 작으며, 더 바람직하게는 약 1019 원자/㎤보다 작고, 여기서 "원자"란 도펀트의 원자이다.
p+ 층은 유리하게는 기판을 기판의 후방 표면에 합금함으로써 형성된다. 알루미늄이 통상적으로 사용되지만 기판과 합금하여 p+층을 형성할 수 있는 다른 어떤 물질도 사용될 수 있다. 알루미늄, 또는 다른 합금 물질, 예를 들어, 붕소, 갈륨 또는 인듐은 기판의 후방 표면상에 증착된다. 알루미늄 또는 다른 합금 물질은 바람직하게는 스크린 프린팅 기술을 이용하여 도포된다. 상술한 페이스트와 같은 스크린 프린팅 재료를 위한 방법은 당업계에 공지되어 있다. 다음으로 알루미늄 또는 p+층을 형성하는데 사용되는 상술한 다른 물질을 실리콘 웨이퍼 기판과 합금하는데 충분한 온도, 바람직하게는 약 800 ℃ 내지 약 950 ℃의 온도에서 기판이 가열되어 후방 표면 필드가 생성된다. 본 발명의 일 실시형태에서, 전방 컨택트 및 후방 컨택트는 기판상에 스크린 프린팅되고 건조된 후 기판의 후방 표면상부가 알루미늄으로 스크린 프린팅 된다. 바람직하게는, 알루미늄은 후방 컨택트에 의해 피복되지 않는 후방 표면의 부분으로 제한된다. 다음으로, 컨택트와 알루미늄은 한 소성 단계에서 소성된다.
옵션적으로, 도핑 후 및 표면 코팅부의 도포 전에 후방 표면의 주변부에서 n-도핑된 층의 부분이 제거될 수도 있다. 그러한 제거는 에천트 (etchant), 레이저 스크라이빙 (laser scribing), 기계적 스크라이빙 (mechanical scribing), 또는 다른 공지된 제거 방법에 의해 달성될 수 있다. 예를 들어, 상업적인 이방성 실리콘 에천트 페이스트는 실리콘 기판의 후방 표면의 주변부에서의 n-도핑된 층을 제거하기 위해, 에천트를 후방표면의 주변부 상에 도포하고, 기판을 상승된 온도로 가열하고, 그 후 기판을, 예를 들어, 탈이온수로 세척함으로써 사용될 수 있다. 기판이 가열되는 특정한 온도 및 특정한 기간의 시간은 사용되는 특정한 에천트에 의존한다. 만약 후방 표면 주변부 상에 위치된 표면 코팅부의 형성이 허용불가능한 수의 광전지 셀이 적절히 기능하는데 실패할 만큼 예상할 수 없거나, 불균일하거나 또한 예상할 수 없으면서 불균일하다면, 이 옵션적인 단계가 포함될 수 있다. 예를 들어, 이 옵션적인 단계는 만약 자동화된 제조 프로세스에서 후방 표면 주변부 상에 위치된 표면 코팅부의 변화가 후속 프로세스의 장비의 허용치보다 크다면 추가될 수 있다.
이 프로세스와 이 프로세스에 의해 제조된 광전지의 한가지 이점은 에지 접합부 분리 단계를 생략하는 것이다. 이 프로세스는 에지 접합부 분리 단계에서 손상을 받는 전지의 수를 감소시키고 "코인형 적층" 단계를 이용하는 프로세스에서 효과적으로 사용될 수 있는 실리콘 웨이퍼보다 더 얇은 실리콘 웨이퍼를 사용할 수 있게 한다. 본 발명의 방법은 에지 접합부 분리 단계로부터 유발되는 전방 표면의 표면적의 감소를 방지한다. 따라서, 본 발명의 바람직한 광전지는 p-n 접합부를 제거하기 위해 처리되었던 에지를 갖지 않는다. 본 발명의 광전지는 동일한 초기 기판 사이즈를 사용하고 에지 접합부 분리 단계를 사용하여 제조된 광전지보다 적어도 약 2 ％ 큰 전방 표면적을 가질 수 있다. 따라서, 본 발명의 광전지는 (전방 컨택트의 추가 전에) 광전지를 제조하는데 사용되는 기판의 전방표면의 총 면적의 적어도 약 95 ％, 바람직하게는 적어도 약 98 ％, 더 바람직하게는 적어도 약 99 ％ 그리고 가장 바람직하게는 광전지를 제조하는데 사용되는 기판의 전방표면의 총 면적의 약 100％인 p-n 전방 표면을 가질 수 있다. 본 명세서에 사용된 "p-n 전방 표면적"은 인접한 p-n 접합부를 갖는 전방 컨택트를 추가하기 전에 광전지의 전방 표면의 면적을 의미한다. 본 발명의 프로세스는 또한 코인형 적층 방법에 따른 에지 접합부 분리에 통상적으로 사용되는 플라즈마 에칭 장치에 대한 필요를 제거한다.
본 발명의 방법은 또한 전방 p-n 접합부를 분리시키기 위해 레이저를 사용하는 것에 관련되는 추가적인 프로세싱 단계를 생략한다. 추가적인 프로세스 개선은 실리콘 질화물을 반사방지 코팅 및 후방 표면의 에칭을 위한 마스크 양자 모두의 역할을 하기 위한 표면 코팅부으로 사용함으로써 달성될 수 있다.
본 발명의 광전지의 다른 이점은 광전지의 후방 표면에 n-도펀트가 존재하지 않거나 실질적으로 존재하지 않는다는 것이다. 후방 표면 필드를 이용하는 선행 기술의 광전지는 화합물, 통상적으로 알루미늄을 후방 표면상에 그리고 실리콘기판 내에 n-도핑된 층을 통해 합금한다. n-도펀트 화합물은 제거되지 않으며, 따라서 그 결과의 후방 표면 필드의 효과가 동일한 합금 프로세스를 이용하는 광전지에 비해 감소되지만, n-도펀트가 존재하지 않거나 실질적으로 존재하지 않는 후방 표면을 갖는다. 후방의 n-도핑된 층의 제거는 후방 표면 필드의 효과를 증가시키고 그 결과의 광전지의 효율을 증가시킨다.
본 발명의 광전지의 추가적인 이점은 후방 표면이 바람직하게는 텍스쳐링된 표면에 대립하는 것으로서 실질적으로 평탄하다는 것이다. 광전지의 효율은 전방 표면 텍스쳐링에 의해 개선된다. 하지만, 텍스쳐링은 통상적으로 기판의 전방 및 후방 표면 양자 모두의 상에서 발생한다. 실질적으로 평탄한, 텍스쳐링 되지 않은 후방 표면은 더 좋은 후방 표면 패시베이션을 유발한다는 것이 잘 알려져 있다. 본 발명의 프로세스는 후방 표면상의 텍스쳐링을 제거하고 실질적으로 평탄하거나 텍스쳐링되지 않은 후방 표면의 유리한 품질을 제공한다.
도 1은 본 발명의 일 실시형태에 따른 광전지 (10) 의 단면을 도시한다. 광전지 (10) 는 텍스쳐링되고 붕소 도핑된 기판 (20) 을 포함한다. 텍스쳐 (texture) 는 도면 부호 26으로 나타내어 진다. 인 확산에 의해 형성된 텍스쳐링되고 n-도핑된 층 (30) 은 전방 표면 (22), 에지 (23), 및 실질적으로 평탄한 후방 표면 (24) 의 주변부 (28) 상에 존재한다. p-n 접합부 (32) 는 붕소 도핑된 기판 (20) 과 n-도핑된 층 (30) 이 만나는 곳에 존재한다. 표면 코팅부 (40) 은 에지 (23) 상의 광전지의 n-도핑된 층 (30), 전방 표면 (22), 및 후방 표면 (24) 의 주변부 (28) 상부에 위치된다. 표면 코팅부 (40) 은 후방 표면 에칭 동안 에지, 후방 표면 (24) 의 주변부 (28), 및 광전지 (10) 의 전방 표면 (22) 을 마스킹하였다. 후방 표면 에칭은 후방 표면 (24) 으로부터 텍스쳐와 인을 제거하였다. p+층 (34) 은 알루미늄을 후방 표면 (24) 에 합금함으로써 후방 표면 (24) 상에 형성되었다. p+층 (34) 은 후방 표면 필드를 발생시킨다. 컨택트 (미도시) 는 광전지가 태양이나 다른 광원에 노출될 때 광전지로부터 전류를 발생시키도록 전방 표면 (22) 및 후방 표면 (24) 에 위치될 것이다.
본 발명의 범위를 제한하지 않고, 본 발명의 광전지의 일 실시형태의 유리한 효율을 다음의 실시예를 이용하여 설명한다.
실시예
광전지는 직경 150 ㎜ 및 직선측 폭 125 ㎜를 갖는 단결정 붕소 도핑된 의사 정방형 실리콘 기판을 사용하여 본 발명의 프로세스에 따라 제조되었다. 기판 두께는 300 ㎛였다. p-n 접합부는 기판의 텍스쳐링 후 인 확산에 의해 형성되었다. 기판은 전방 표면 상의 실리콘 질화막 코팅의 두께가 약 74 내지 75 ㎚가 되도록 본 발명의 프로세스에 따라 실리콘 질화막으로 코팅되었다. 텍스쳐 및 인 도핑은 81 내지 91 ℃의 범위의 온도에서 약 90초 동안 30중량％ NaOH 수용액 배스 내에서 후방 표면 에칭에 의해 실질적으로 후방 표면 전부로부터 제거되었다. 전방 컨택트 및 후방 컨택트는 은 페이스트를 사용하는 스크린 프린팅 방법에 의해 도포되었다. 다음으로, 알루미늄은 은이 존재하지 않고 실리콘 질화막이 존재하지 않는 후방 표면의 일부분 상에 스크린 프린팅되었다. 다음으로, 광전지는 약 895 ℃의 온도에서 소성되었다. 이러한 광전지는 무-인 (non-phosphorous) 평면 후방 표면 필드 전지 (NPPBSF) 로 칭해진다. 128 NPPBSF 전지가 제조되었다.
또한 비교를 위한 광전지 ("기준 (base line)" 전지) 가 직경 150 ㎜ 및 직선측 폭 125 ㎜를 갖는 단결정 붕소 도핑된 의사 정방형 실리콘 기판을 사용하여 제조되었다. 기판 두께는 300 ㎛였다. 기준 전지는 NPPBSF 전지와 동일한 방법 및 조건으로 텍스쳐링되고 인도핑되었다. 다음으로, 코인형 적층 방법을 사용하는 기준 전지의 에지 접합부는 플라즈마 에칭에 의해 제거되었다. 다음으로, 기준 전지는 전방 표면상의 실리콘 질화물 코팅의 두께가 74 내지 75 ㎚두께가 되도록 실리콘 질화물로 코팅되었다. 전방 컨택트 및 후방 컨택트는 은 페이스트를 사용하는 스크린 프린팅 방법에 의해서 NPPBSF 전지와 동일한 패턴을 사용하여 추가되었다. 다음으로, 알루미늄은 은이 없고 실리콘 질화물이 없는 후방 표면의 부분 상에 스크린 프린팅 되었다. 다음으로, 셀은 약 895 ℃의 온도에서 소성되었다. 279 기준 전지가 제조되었다.
NPPBSF 셀과 기준 셀의 효율은 25℃에서 AM 1.5 스펙트럼 및 100 ㎽/㎠ 으로 측정된 표준 셀 데이터로 조정된 (calibrated) 100 ㎽/㎠ 텅스텐 광원을 이용하여 측정되었다. 다음으로 그 전지들은 측정된 효율에 따라 분류되었다. 그 결과는 표 1에 나타낸다.
이 결과는 본 발명의 광전지와 본 발명의 프로세스에 따라 제조된 광전지가 광에너지를 전기에너지로 바꾸는 효율에 있어서 우수하다는 것을 보여준다.

Claims (27)

  1. 광전지 디바이스 (photovoltaic device) 로서,
    (a) 제 1 도펀트로 도핑된 실리콘을 포함하는 기판으로서, 전방 표면, 실질적으로 평탄한 후방 표면 및 하나 이상의 에지 표면을 갖는 기판;
    (b) 상기 제 1 도펀트와 반대되는 전도성 타입을 갖는 제 2 도펀트를 상기 전방 표면과 상기 하나 이상의 에지 표면에서 포함하는 제 1 층; 및
    (c) 상기 전방 표면 상에 위치된 표면 코팅부를 포함하는, 광전지 디바이스.
  2. 제 1 항에 있어서,
    상기 표면 코팅부는 상기 하나 이상의 에지 표면상에 위치되는, 광전지 디바이스.
  3. 제 2 항에 있어서,
    상기 표면 코팅부는 상기 후방 표면의 주변부 상에 위치되는, 광전지 디바이스.
  4. 제 1 항에 있어서,
    상기 전방 표면은 텍스쳐링 (texturing) 되는, 광전지 디바이스.
  5. 제 1 항에 있어서,
    상기 후방 표면에는 상기 제 2 도펀트가 없거나 실질적으로 없는, 광전지 디바이스.
  6. 제 5 항에 있어서,
    후방 표면 필드를 더 포함하는, 광전지 디바이스.
  7. 제 6 항에 있어서,
    상기 후방 표면 필드는 적어도 상기 후방 표면의 일부분에서의 제 2 층에 의해 형성되며, 상기 제 2 층은 상기 기판과 함께 합금된 알루미늄을 포함하는, 광전지 디바이스.
  8. 제 1 항에 있어서,
    상기 표면 코팅부는 실리콘 질화물을 포함하는, 광전지 디바이스.
  9. 제 1 항의 광전지 디바이스를 포함하는 광전지 모듈.
  10. (a) 도핑된 실리콘을 포함하는 기판으로서 p-n 접합부가 실질적으로 없는 후방 표면을 갖고, 전방 표면에 인접한 p-n 접합부를 갖고, 하나 이상의 에지 표면에 인접한 p-n 접합부를 갖는 기판; 및
    (b) 상기 전방 표면 상에 위치된 표면 코팅부를 포함하는, 광전지 디바이스.
  11. 제 10 항에 있어서,
    상기 표면 코팅부는 하나 이상의 에지 표면의 상부에 위치되는, 광전지 디바이스.
  12. 제 11 항에 있어서,
    상기 표면 코팅부는 상기 후방 표면의 주변부 상에 위치되는, 광전지 디바이스.
  13. 제 10 항에 있어서,
    상기 전방 표면은 텍스쳐링되는, 광전지 디바이스.
  14. 제 13 항에 있어서,
    상기 후방 표면은 실질적으로 평탄한, 광전지 디바이스.
  15. 제 14 항에 있어서,
    상기 광전지 디바이스는 후방 표면 필드를 더 포함하는, 광전지 디바이스.
  16. 제 10 항에 있어서,
    상기 표면 코팅부는 실리콘 질화물을 포함하는, 광전지 디바이스.
  17. 제 1 도펀트로 도핑된 실리콘을 포함하는 기판을 사용하여 광전지 디바이스를 제조하는 방법으로서,
    (a) 상기 제 1 도펀트와 반대되는 전도성 타입을 갖는 제 2 도펀트를 포함하는 제 1 층을 상기 기판 상에 형성하는 단계;
    (b) 상기 기판의 후방 표면에 표면 코팅부가 없거나 실질적으로 없도록 상기 기판상에 표면 코팅부를 형성하는 단계; 및
    (c) 상기 후방 표면에 제 2 도펀트가 없거나 실질적으로 없도록 상기 후방 표면으로부터 상기 제 2 도펀트를 제거하는 단계를 포함하는, 광전지 디바이스 제조 방법.
  18. 제 17 항에 있어서,
    상기 기판을 텍스쳐링하는 단계를 더 포함하는, 광전지 디바이스 제조 방법.
  19. 제 18 항에 있어서,
    상기 후방 표면이 실질적으로 평탄하도록 상기 후방 표면으로부터 텍스쳐 (texture) 를 제거하는 단계를 더 포함하는, 광전지 디바이스 제조 방법.
  20. 제 19 항에 있어서,
    후방 표면 필드를 형성하는 단계를 더 포함하는, 광전지 디바이스 제조 방법.
  21. 제 17 항에 있어서,
    상기 표면 코팅부는 실리콘 질화물을 포함하는, 광전지 디바이스 제조 방법.
  22. 도핑된 실리콘을 포함하는 기판을 사용하여 광전지 디바이스를 제조하는 방법으로서,
    (a) 상기 기판의 전체 표면에 인접한 p-n 접합부를 형성하는 단계;
    (b) 후방 표면에 표면 코팅부가 없거나 실질적으로 없도록 상기 기판 상에 표면 코팅부를 형성하는 단계; 및
    (c) 상기 후방 표면에 p-n 접합부가 없거나 실질적으로 없도록 상기 후방 표면으로부터 상기 p-n 접합부를 제거하는 단계를 포함하는, 광전지 디바이스 제조 방법.
  23. 제 22 항에 있어서,
    상기 표면 코팅부는 실리콘 질화물을 포함하는, 광전지 디바이스 제조 방법.
  24. 제 22 항에 있어서,
    상기 기판을 텍스쳐링하는 단계를 더 포함하는, 광전지 디바이스 제조 방법.
  25. 제 24 항에 있어서,
    상기 후방 표면이 실질적으로 평탄하도록 상기 후방 표면으로부터 텍스쳐를 제거하는 단계를 더 포함하는, 광전지 디바이스 제조 방법.
  26. 제 25 항에 있어서,
    후방 표면 필드를 형성하는 단계를 더 포함하는, 광전지 디바이스 제조 방법.
  27. 제 1 도펀트로 도핑된 실리콘을 포함하는 기판을 사용하여 광전지 디바이스를 제조 방법으로서,
    (a) 상기 기판의 상기 제 1 도펀트와 반대되는 전도성 타입을 갖는 제 2 도펀트를 포함하는 제 1 층을 적어도 상기 기판의 전방 표면 상에 형성하는 단계;
    (b) 상기 기판의 후방 표면에 표면 코팅부가 없거나 실질적으로 없도록 상기 기판 상에 표면 코팅부를 형성하는 단계; 및
    (c) 상기 기판의 상기 후방 표면을 에칭하는 단계를 포함하는, 광전지 디바이스 제조 방법.
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