KR101630915B1 - Iii족 질화물 반도체 발광 소자 및 그 제조 방법 - Google Patents

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Abstract

본 발명은 비평탄 형상을 구비한 사파이어 기판 상에 편평한 반도체 층을 성장시킨, III족 질화물 반도체 발광 소자, 및 그의 제조 방법을 제공한다. 사파이어 기판의 주면 상의 편평한 표면 면적(S) 대 총 면적(K)의 면적 비(R)가 0.1 이상 내지 0.5 미만일 경우, 주면 상에 비평탄 형상을 갖는 사파이어 기판 상에 반도체 층을 형성할 시에, 식 1,000 ≤ Y /(2×R) ≤ 1,200을 만족하도록, III족 원소를 포함하는 원료 기체 및 V족 원소를 포함하는 원료 기체 중 적어도 2종류의 기체가 공급된다. 식에서, Y는 V족 원소를 포함하는 원료 기체 대 III족 원소를 포함하는 원료 기체의 분압비이다.

Description

III족 질화물 반도체 발광 소자 및 그 제조 방법{GROUP III NITRIDE SEMICONDUCTOR LIGHT-EMITTING DEVICE AND METHOD FOR PRODUCING THE SAME}
본 발명은 III족 질화물 반도체 발광 소자 및 그의 제조 방법에 관한 것이다. 더 구체적으로, 본 발명은 비평탄 형상(uneven shape)을 갖는 사파이어 기판 상에 평편한 반도체 층이 형성된 III족 질화물 반도체 발광 소자, 및 그의 제조 방법에 관한 것이다.
III족 질화물 반도체 발광 소자에서, 반도체 층과 대기층 간의 경계에서 광은 반도체 층 측으로 반사될 수 있다. GaN의 굴절율은 2.3(청색 LED)이지만, 공기의 굴절율은 1로, 차이가 크다. 광 추출 효율을 개선하기 위해, III 족 질화물 반도체 발광 소자에, 주면 상에 비평탄 형상을 갖는 사파이어 기판을 사용할 수 있다. 그러한 반도체 발광 소자에서, 비평탄 형상에 의해 광이 산란되며, 광 추출 효율이 높다.
일본 특허공개 제2011-129718호는 돌출부를 구비한 기판을 갖는 III 족 질화물 반도체 발광 소자를 개시한다. 기판과 n-형 반도체 층 간의 계면, 또는 p-전극과 대기층 간의 계면에서 전반사되고 횡 방향으로 전달되는 광은 돌출부에 의해 산란되어, 광 추출 효율이 개선된다.
본 발명자들은 MOCVD(Metal Organic Chemical Vapor Deposition)와 같은 기상 에피택시에 의해 반도체 층이 형성될 경우 하기의 문제점이 발생할 수 있음을 발견하였다.
도 1에 도시된 바와 같이, 사파이어 기판이 비평탄 형상을 갖지 않을 경우, 원료 기체는 사파이어 기판의 전체 표면에 거의 균일하게 분사된다. 반대로, 도 2에 도시된 바와 같이, 사파이어 기판이 비평탄 형상을 가질 경우, 원료 기체는 비평탄 형상의 덴트(dents)로 들어간다. 따라서, 각 덴트의 영역(R1)에서, 원료 기체의 농도는 사파이어 기판이 비평탄 형상을 갖지 않는 경우보다 더 높다.
원료 기체의 농도가 높을 경우, 반도체 층은, 비평탄 형상의 경사면 상의 버퍼 층 상에 비스듬히 성장하기 쉽다. 특히, 사파이어의 a-면에 대해 경사진 {1,1,-2,x}면이 경사면 상에 존재할 경우, 반도체 층이 상기 경사면 상에 성장하기 쉽다. 이는, GaN이 {1,1,-2,0}면 상에서 성장하기 쉽기 때문이다. 기판의 경사면 상의 반도체의 성장 정도는 때로는 기판의 주면 상의 성장 정도보다 더 높다. 특히 사파이어 기판 상에서 하부 면적이 작을 경우, 경사면 상의 반도체의 성장 정도는 현저하게 높다. 경사면 상에 성장시킨 반도체 층의 결정 배향은 하부 면 상에 성장시킨 반도체 층의 결정 배향과 상이하다. 상이한 성장 모드를 갖는 상기 반도체 층들이 병합될 경우, 병합 후의 성장층 표면은 편평하기가 어렵다. 또한, 병합 후 성장층의 결정도가 열화된다.
비평탄 형상이 고밀도로 형성될 경우, 즉, 인접한 메사들(mesas)의 상부의 피치 폭이 작을 경우, 광 추출 효율이 개선된다. 하지만, 피치 폭이 더 작을수록, 베이스 층의 표면이 편평하기가 더 어렵다.
본 발명은 본 발명자들 자체적으로 확인한 상술한 문제점들을 해결하기 위해 달성되었다. 따라서, 본 발명의 목적은 비평탄 형상을 구비한 기판 상에 편평한 반도체 층을 성장시킨 III족 질화물 반도체 발광 소자, 및 그의 제조 방법을 제공하는 것이다.
본 발명의 제1 양태에서:
주면 상에 비평탄 형상을 갖는 사파이어 기판을 준비하는 사파이어 기판 준비 단계,
사파이어 기판의 비평탄 형상 상에 저온 버퍼 층을 형성하는 버퍼 층 형성 단계, 및
저온 버퍼 층 상에 III족 질화물 반도체로 형성된 반도체 층을 성장시키는 반도체 층 형성 단계
를 포함하는, III족 질화물 반도체 발광 소자의 제조 방법이 제공된다. 반도체 층 형성 단계는 적어도 2종류의 기체: III족 원소를 포함하는 원료 기체 및 V족 원소를 포함하는 원료 기체를 하기식을 만족하도록 공급함으로써 저온 버퍼 층 상에 제1 반도체 층을 형성하는 단계를 포함한다.
1000 ≤ Y / (2×R) ≤ 1200
R= S / K
0.1 ≤ R < 0.5
Y: V족 원소를 포함하는 원료 기체 대 III족 원소를 포함하는 원료 기체의 분압비
R: 사파이어 기판의 편평한 표면 대 총 면적의 면적 비
S: 사파이어 기판의 주면 측 상의 편평한 표면의 면적
K: 사파이어 기판의 총 면적
III족 질화물 반도체 발광 소자의 제조 방법에서, 사파이어 기판의 비평탄 형상에 공급된 V족 원소를 포함하는 원료 기체의 공급량이 억제된다. 따라서, 사파이어 기판의 경사면 상에 형성된 저온 버퍼 층 상에서의 반도체 층의 성장이 억제될 수 있다. 따라서, 비평탄 형상을 갖는 사파이어 기판 상에 편평한 반도체 층이 형성될 수 있다.
본 발명의 제2 양태는, 제1 반도체 층의 형성에 있어서, 제1 반도체 층으로서, 사파이어 기판의 비평탄 형상의 높이를 적어도 부분적으로 충진하는 층이 형성되는, III족 질화물 반도체 발광 소자의 제조 방법의 특정 실시형태에 관한 것이다.
본 발명의 제3 양태는, 제1 반도체 층이 사파이어 기판의 비평탄 형상의 높이를 부분적으로 피복하고 비평탄 형상의 높이의 나머지 부분은 피복하지 않는, III족 질화물 반도체 발광 소자의 제조 방법의 특정 실시형태에 관한 것이다.
본 발명의 제4 양태는 제1 반도체 층이 사파이어 기판의 비평탄 형상의 전체 높이를 피복하는, III족 질화물 반도체 발광 소자의 제조 방법의 특정 실시형태에 관한 것이다.
본 발명의 제5 양태는, 반도체 층 형성 단계가, 제1 반도체 층 상에 n-형 반도체 층을 형성하는 단계, n-형 반도체 층 상에 발광 층을 형성하는 단계, 및 발광 층 상에 p-형 반도체 층을 형성하는 단계를 포함하는, III족 질화물 반도체 발광 소자의 제조 방법의 특정 실시형태에 관한 것이다.
본 발명의 제6 양태는, 제1 반도체 층의 형성에 있어서, 제1 반도체 층의 성장 온도가 n-형 반도체 층의 성장 온도보다 20 ℃ 내지 80 ℃의 범위 이내만큼 더 낮은, III족 질화물 반도체 발광 소자의 제조 방법의 특정 실시형태에 관한 것이다.
본 발명의 제7 양태는, n-형 반도체 층의 형성에 있어서, n-형 반도체 층의 성장 온도가 1,000 ℃ 내지 1,200 ℃인 III족 질화물 반도체 발광 소자의 제조 방법의 특정 실시형태에 관한 것이다.
본 발명의 제8 양태는, 사파이어 기판의 비평탄 형상의 높이가 0.5 ㎛ 내지 3.0 ㎛인, III족 질화물 반도체 발광 소자의 제조 방법의 특정 실시형태에 관한 것이다.
본 발명의 제9 양태는, 사파이어 기판의 비평탄 형상의 하부 면과 비평탄 형상의 최대 경사면 간의 각도가 40˚ 내지 60˚인, III족 질화물 반도체 발광 소자의 제조 방법의 특정 실시형태에 관한 것이다.
본 발명의 제10 양태는, 제1 반도체 층의 형성에 있어서, 제1 반도체 층의 성장 속도가 200 Å/분 내지 2,000 Å/분인, III족 질화물 반도체 발광 소자의 제조 방법의 특정 실시형태에 관한 것이다.
본 발명의 제11 양태는, 사파이어 기판의 비평탄 형상이 복수의 메사를 갖고, 메사가 비평탄 형상의 전체 표면 위에 벌집 구조로 배치된, III족 질화물 반도체 발광 소자의 제조 방법의 특정 실시형태에 관한 것이다.
본 발명의 제12 양태는, 메사가 원뿔대(truncated cone) 형상, 육각형 각뿔대(truncated pyramid) 형상, 원뿔 형상 및 육각형 각뿔 형상을 포함하는 그룹으로부터 선택된 적어도 하나를 갖는, III족 질화물 반도체 발광 소자의 제조 방법의 특정 실시형태에 관한 것이다.
본 발명의 제13 양태는, 인접한 메사들을 연결하는 선이 a-축 방향인, III족 질화물 반도체 발광 소자의 제조 방법의 특정 실시형태에 관한 것이다.
본 발명의 제14 양태는, 사파이어 기판이 c-면 주면을 갖는, III족 질화물 반도체 발광 소자의 제조 방법의 특정 실시형태에 관한 것이다.
본 발명의 제15 양태는, III족 원소를 포함하는 원료 기체로서 암모니아가 사용되고 V족 원소를 포함하는 원료 기체로서 적어도 트리메틸갈륨이 사용된, III족 질화물 반도체 발광 소자의 제조 방법의 특정 실시형태에 관한 것이다.
본 발명의 제16 양태에서, 적어도 경사면을 갖는 비평탄 형상이 구비된 사파이어 기판; 사파이어 기판 상의 비평탄 형상을 따라 형성된 저온 버퍼 층; 저온 버퍼 층 상에 형성되며 비평탄 형상의 높이를 적어도 부분적으로 충진하는 제1 반도체 층; 제1 반도체 층 상에 형성된 n-형 반도체 층; n-형 반도체 층 상에 형성된 발광층; 및 발광층 상에 형성된 p-형 반도체 층을 포함하는 III족 질화물 반도체 발광 소자가 제공되며; 상기에서 사파이어 기판의 주면 측 상의 편평한 표면 면적(S) 대 총 면적(K)의 면적 비(R)는 10% 이상 내지 50% 미만이다. 제1 반도체 층은 비평탄 형상의 경사면 상에 성장시킨 경사면 성장층을 갖는다. 경사면 성장층은 두께가 0.05 ㎛ 내지 0.5 ㎛이다.
III족 질화물 반도체 발광 소자는 더 미세한 비평탄 형상 및 제1 반도체 층을 갖는 사파이어 기판을 포함한다. 비평탄 형상의 메사 및 덴트에 의해 광이 잘 산란되며, 광 추출 효율이 높다. 반도체 층의 성장 속도는 사파이어 기판의 비평탄 형상의 경사면 상에서 느리다. 따라서, 사파이어 기판의 주면 상에서의 반도체 층의 성장은 사파이어 기판의 비평탄 형상의 경사면 상에서의 반도체 층의 성장에 의해 억제되지 않는다. 제1 반도체 층 위에서의 반도체 층의 성장 모드는 안정하다. 따라서, 제1 반도체 층 위의 반도체 층들은 양호한 결정 품질을 갖는다.
본 발명의 제17 양태는, n-전극이 n-형 반도체 층과 접촉하여 형성되고, n-형 반도체 층은, n-전극과 접촉하는 n-형 콘택 층을 포함하는, III족 질화물 반도체 발광 소자의 특정 실시형태에 관한 것이다.
본 발명의 제18 양태는, n-전극이 n-형 반도체 층과 접촉하여 형성되고, 제1 반도체 층은, n-전극과 접촉하는 n-형 콘택 층을 포함하는, III족 질화물 반도체 발광 소자의 특정 실시형태에 관한 것이다.
본 발명에 의해, 비평탄 형상을 갖는 사파이어 기판 상에 편평한 반도체 층을 성장시킨 III족 질화물 반도체 발광 소자, 및 그의 제조 방법을 제공하는 것이 가능하다.
본 발명의 다양한 다른 목적, 특징, 및 다수의 수반되는 장점들은, 이들이 하기와 같은 첨부 도면과 관련되어 고려될 경우, 바람직한 실시형태의 후속하는 상세한 설명을 참조로 더 잘 이해되게 되므로, 용이하게 인식될 것이다:
도 1은 비평탄 형상을 갖지 않는 편평한 사파이어 기판 상에 원료 기체를 분사하는 경우를 도시하는 개략도이고;
도 2는 비평탄 형상을 갖는 사파이어 기판 상에 원료 기체를 분사하는 경우를 도시하는 개략도이고;
도 3은 실시형태에 따른 반도체 발광 소자의 개략적인 구조를 도시하고;
도 4는 실시형태에 따른 반도체 발광 소자의 사파이어 기판을 도시하고;
도 5는 실시형태에 따른 반도체 발광 소자의 베이스 층 주변의 개략적 단면도이고;
도 6은 실시형태에 따른 발광 소자의 제조 공정을 도시하는 개략도(부분 1)이고;
도 7은 실시형태에 따른 발광 소자의 제조 공정을 도시하는 개략도(부분 2)이고;
도 8은 실시형태에 따른 발광 소자의 제조 공정을 도시하는 개략도(부분 3)이고;
도 9는 실시형태에 따른 발광 소자의 제조 공정을 도시하는 개략도(부분 4)이고;
도 10은 실시형태에 따른 발광 소자의 제조 공정을 도시하는 개략도(부분 5)이고;
도 11은 실시예에 따라 사파이어 기판 상에 반도체 층을 성장시킨 것을 도시하는 현미경 사진이고;
도 12는 비교예에 따라 사파이어 기판 상에 반도체 층을 성장시킨 것을 도시하는 현미경사진이고;
도 13은 변형예에 따른 반도체 발광 소자의 개략적 구조(부분 1)를 도시하고;
도 14는 변형예에 따른 반도체 발광 소자의 개략적 구조(부분 2)를 도시한다.
이어서 예로서, 반도체 발광 소자가 제조되는 경우를 택함으로써, 본 발명의 특정 실시형태를 도면을 참조로 설명하고자 한다. 하지만, 본 발명은 이 실시형태에 제한되지 않는다.
말할 필요도 없이, 하기 서술된 발광 소자를 형성하는 층 및 전극의 구조는 단지 예이며, 후술하는 실시형태에 예시된 것들과는 상이할 수 있다. 도면에 개략적으로 도시된 각 층의 두께는 실제 값에 상응하지 않는다.
1. 반도체 발광 소자
도 3은 본 실시형태에 따른 발광 소자(100)의 개략적 구조를 도시한다. 발광 소자(100)는 전면형(face-up type) 반도체 발광 소자이다. 발광 소자(100)는 III족 질화물 반도체로 형성된 복수의 반도체 층을 포함한다. 도 3에 도시된 바와 같이, 발광 소자(100)는 사파이어 기판(110), 저온 버퍼 층(120), 베이스 층(130), n-형 반도체 층(140), 발광 층(150), p-형 반도체 층(160), 투명 전극(170), n-패드 전극(N1) 및 p-패드 전극(P1)을 포함한다.
사파이어 기판(110)은 MOCVD를 통해 그의 주면 상에 반도체 층을 형성하기 위한 성장 기판이다. 사파이어 기판(110)의 주면 상에 비평탄 형상(111)이 형성된다. 비평탄 형상(111)은 이후에 설명할 것이다.
사파이어 기판(110)의 비평탄 형상(111)상에 저온 버퍼 층(120)이 형성된다. 저온 버퍼 층(120)은 비평탄 형상(111)을 따라 비평탄 형상으로 형성된다. 저온 버퍼 층(120)은 사파이어 기판(110)에 결정화 핵을 고밀도로 형성하기 위해 사용된다. 저온 버퍼 층(120)은 AlN 또는 GaN과 같은 재료로 형성된다. 저온 버퍼 층(120)은 두께가 10 Å 내지 1,000 Å이다.
베이스 층(130)은 저온 버퍼 층(120) 상에 형성된다. 베이스 층(130)은 사파이어 기판(110)의 비평탄 형상(111)의 높이를 부분적으로 충진하는 제1 반도체 층이다. 따라서, 베이스 층(130)은 비평탄 형상(111)의 하부 면 및 경사면 일부를 피복한다. 베이스 층(130)은 비평탄 형상(111)의 경사면 나머지 부분 및 상부를 피복하지 않는다. 사실상, 베이스 층(130)과 사파이어 기판(110) 사이에 저온 버퍼 층(120)이 존재한다. 베이스 층(130)의 n-형 반도체 층(140) 측 상의, 사파이어 기판(110)에 대향하는 표면(131a)의 적어도 일부는 편평하다. 베이스 층(130)은 GaN 층이다.
n-형 반도체 층(140)은 베이스 층(130) 상에 형성된다. n-형 반도체 층(140)은 n-형 콘택 층, n-형 ESD 층, 및 n-형 초격자 층을 포함하며, 이들은 베이스 층(130) 상에 순차적으로 형성된다. n-형 반도체 층(140)의 사파이어 기판(110) 측 상의 표면은 어느 정도의 비평탄 형상을 갖는다. 즉, n-형 반도체 층(140)은 베이스 층(130) 표면 상에서 어느 정도로 비평탄 형상을 충진한다. 반대로, n-형 반도체 층(140)의 사파이어 기판(110) 측에 대향하는 표면, 즉 발광 층(150) 측 상의 표면은 편평하다. n-형 콘택 층은 n-전극(N1)과 접촉한다. 이들은 단지 예이며, 다른 퇴적 구조를 사용할 수 있다.
발광 층(150)은 n-형 반도체 층 상에 형성된다. 발광 층(150)은 전자 및 정공의 재결합을 통해 광을 방출한다. 발광 층(150)은 n-형 반도체 층(140) 상에 형성된다. 발광 층은 벽 층 및 배리어 층을 포함한다.
p-형 반도체 층(160)은 발광 층(150) 상에 형성된다. p-형 반도체 층(160)은 발광 층(150) 상에 순차적으로 퇴적된 p-형 클래드 층 및 p-형 콘택 층을 포함한다. 이들은 단지 예이며, 다른 퇴적 구조를 사용할 수 있다.
투명 전극(170)이 p-형 반도체 층(160) 상에 형성된다. 투명 전극(170)은 p-형 반도체 층(160)의 p-형 콘택 층과 오믹 콘택한다. 투명 전극(170)은 ITO로 형성된다. ITO 이외에, ICO, IZO, ZnO, TiO2, NbTiO2 및 TaTiO2와 같은 투명 도전성 산화물을 사용할 수 있다.
p-전극(P1)은 투명 전극(170) 상에 형성된 p-패드 전극이다. p-전극(P1)은 투명 전극(170) 상에 V 필름 및 Al 필름을 순차적으로 형성함으로써 형성된다. 이와 달리, p-전극(P1)은 Ti 필름 및 Al 필름, 또는 Ti 필름 및 Au 필름을 순차적으로 형성함으로써 형성될 수 있다.
n-전극(N1)은 n-형 반도체 층(140)의 n-형 콘택 층 상에 형성된 n-패드 전극이다. n-전극(N1)은 n-형 콘택 층과 오믹 콘택한다. n-전극(N1)은 n-형 콘택 층 상에 V 필름 및 Al 필름을 순차적으로 형성함으로써 형성된다. 이와 달리, n-전극(N1)은 Ti 필름 및 Al 필름, 또는 Ti 필름 및 Au 필름을 순차적으로 형성함으로써 형성될 수 있다.
2. 사파이어 기판 상의 비평탄 형상
도 4는 사파이어 기판(110)의 확대된 단면도를 도시한다. 도 4에 도시된 바와 같이, 사파이어 기판(110)의 주면은 비평탄 형상(111)을 갖는다. 사파이어 기판(110)은 하부면(111a) 및 메사(112)를 갖는다. 각 메사(112)는 상부면(112a) 및 경사면(112b)을 포함하는 원뿔대 형상을 갖는다. 메사(112)는 사파이어 기판(110)의 비평탄 형상(111)의 전체 표면 위에 벌집 구조로 배치된다.
메사(112)의 높이(h), 즉, 하부면(111a)과 상부면(112a) 간의 거리는 0.5 ㎛ 내지 3.0 ㎛이다. 경사면(112b)과 하부면(111a) 간의 각도(θ)는 40˚ 내지 60˚이다. 인접한 메사(112)의 중심들 간의 거리, 즉 피치 폭(W1)은 1.0 ㎛ 내지 3.0 ㎛이다. 하부면(111a) 수준에서, 메사(112) 폭(W2)은 2 ㎛ 내지 4 ㎛이다. 하부면(111a) 수준에서, 인접한 메사들(112) 간의 간격(W3)은 0.1 ㎛ 내지 1 ㎛이다.
사파이어 기판(110) 상에 형성된 저온 버퍼 층(120)은 하부면(111a), 상부면(112a) 및 경사면(112b)을 피복한다. 베이스 층(130)은 하부면(111a), 상부면(112a) 및 경사면(112b) 상에 형성된 저온 버퍼 층(120) 상에서 성장한다. 따라서, 하부면(111a) 및 상부면(112a) 상에 형성된 저온 버퍼 층(120) 상에 편평한 반도체 층이 형성된다. 반대로, 경사면(112b) 상에 형성된 저온 버퍼 층(120) 상에서 반도체 층은 비스듬히 성장한다. 따라서, 경사면(112b) 상에서 성장한 반도체 층은 편평하지 않다.
따라서, 경사면(112b) 상의 반도체 층 성장을 억제하고 하부면(111a) 및 상부면(112a) 상의 반도체 층 성장을 촉진하는 것이 바람직할 수 있다.
3. 원료 기체들의 분압
본 실시형태는 공급된 원료 기체의 분압이 사파이어 기판(110)의 편평한 부분의 면적 비에 따라 조정되는 점이 특징적이다. 원료 기체의 공급량은, 예를 들어, 질량 유량계(mass flow controller)를 이용하여 조정될 수 있다. 기체 분압은 기체의 공급량에 의해 용이하게 산출될 수 있다. 본 실시형태에서의 원료 기체의 분압을 설명하기 전에, 비평탄 형상을 갖지 않는 종래의 기판에 대한 원료 기체의 분압을 설명한다.
3-1. 비평탄 형상을 갖지 않는 기판(종래 기술)
먼저, 비평탄 형상을 갖지 않는 기판을 이용한 경우를 설명한다. 이 경우, 원료 기체는, 하기식을 만족하는 분압비(Y)로 MOCVD 퍼니스에 공급된다.
1000 ≤ Y ≤ 1200 .........(1)
Y = PR1 / PR2
Y: V족 원소를 포함하는 원료 기체 대 III족 원소를 포함하는 원료 기체의 분압비
PR1: 암모니아 기체의 분압(V족 원소를 포함하는 원료 기체)
PR2: 트리메틸갈륨의 분압(III족 원소를 포함하는 원료 기체)
분압비는 MOCVD 퍼니스에 기체를 공급하는 공급 밸브에서의 기체 공급량의 측정값에 의해 산출된다.
식 (1)의 조건은 비평탄 형상을 갖지 않는 기판 상에 반도체 층이 형성될 경우 사용될 수 있다. 이는 또한, 비평탄 형상을 갖고, 사파이어 기판의 하부면 및 상부면의 합 대 총 면적의 면적 비가 큰(R > 0.5) 기판에 대해서도 사용될 수 있다.
3-2. 비평탄 형상을 갖는 기판(본 실시형태)
본 실시형태에서, 하기식을 만족하는 분압비(Y)로 MOCVD 퍼니스에 원료 기체를 공급한다.
1000 ≤ Y / (2×R) ≤ 1200 ........(2)
Y= PR1 / PR2
0.1 ≤ R < 0.5
R = S / K
Y: V족 원소를 포함하는 원료 기체 대 III족 원소를 포함하는 원료 기체의 분압비
R: 사파이어 기판의 편평한 표면 대 총 면적의 면적 비
S: 사파이어 기판의 주면 측 상의 편평한 표면의 면적
K: 사파이어 기판의 총 면적
PR1: 암모니아 기체의 분압(V족 원소를 포함하는 원료 기체)
PR2: 트리메틸갈륨의 분압(III족 원소를 포함하는 원료 기체)
여기서, 면적(K)은 사파이어 기판(110)의 총 표면적이고, 즉, 면적(K)은 비평탄 형상을 갖지 않는 사파이어 기판(110)의 주면 면적과 동일하다. 면적(S)은 사파이어 기판(110)의 편평한 표면의 면적이다. 여기서, 편평한 표면은 사파이어 기판(110)의 주면 및 주면에 대해 10˚이하의 각을 갖는 표면을 포함한다. 즉, 면적(S)은 주면, 주면에 평행한 표면, 및 주면으로부터 약간 경사진 표면의 총 면적이다. 따라서, 도 4에 도시된 바와 같이, 사파이어 기판(110)의 편평한 표면 면적(S)은 하부 면(111a) 면적 및 상부 면(112a) 면적의 합이다. 면적 비(R)는 하부 면(111a) 및 상부 면(112a)의 총 면적 대 사파이어 기판(110)의 총 면적(K)의 면적 비이다.
식 (2)에서 R이 0.5인 경우, 식 (2)는 식 (1)과 일치한다. 예를 들어, R이 0.25인 경우, 식 (2)는 하기와 같다:
500 ≤ Y ≤ 600
암모니아 기체 대 트리메틸갈륨의 분압비(Y)는 통상적인 조건에서 식 (1)의 약 절반이고, 즉, 암모니아 기체의 공급량이 상대적으로 작다.
4. 베이스 층
4-1. 베이스 층의 편평도
본 실시형태에서, 저온 버퍼 층(120) 상에 베이스 층(130)을 형성할 경우, V족 원소를 포함하는 원료 기체 대 III족 원소를 포함하는 원료 기체의 분압비(Y)는 편평한 표면(하부면(111a) 및 상부면(112a)) 대 사파이어 기판(110)의 총 면적의 면적 비에 따라 감소한다. 따라서, 이후에 설명하는 바와 같이, 베이스 층(130)은 주로 사파이어 기판(110)의 하부면(111a) 상에 형성될 수 있다.
4-2. 단면 형상
도 5는 실시형태에 따른 반도체 발광 소자(100)의 사파이어 기판(110) 및 베이스 층(130) 주변의 개략적인 단면도이다. 상기 단면을, 예를 들어 TEM(Transmission Electron Microscope) 및 일부 경우에 SEM(Scanning Electron Microscope)으로 관찰할 수 있다.
도 5에 도시된 바와 같이, 베이스 층(130)은 편평 면 성장 층(131 및 132), 및 경사면 성장 층(133)을 포함한다. 편평 면 성장 층(131)은 저온 버퍼 층(120)의 편평한 표면(121) 상에 성장시킨 반도체 층이다. 편평 면 성장 층(132)은 저온 버퍼 층(120)의 상부 면(122) 상에 성장시킨 반도체 층이다. 경사면 성장 층(133)은 저온 버퍼 층(120)의 경사면(123) 상에 성장시킨 반도체 층이다. 편평한 표면(121) 상에 성장시킨 편평 면 성장 층(131), 및 상부 면(122) 상에 성장시킨 편평 면 성장 층(132)은 동일한 결정 배향을 갖는다. 따라서, n-형 반도체 층이 상기 반도체 층들 상에 형성될 경우, 반도체 층은 편평한 층으로 쉽게 병합된다. 상부 면(122)이 존재하지 않을 경우, 말할 것도 없이, 반도체 층은 상부 면 상에서 성장하지 않는다.
도 5에 도시된 바와 같이, 편평 면 성장 층(131)의 성장이 우세하며, 경사면 성장 층(133)의 두께는 억제된다. 본 실시형태에서, 경사면 성장 층(133)의 두께(t1)는 충분히 얇다. 여기서, 경사면 성장 층(133)의 두께(t1)는 경사면 성장 층(133)의 가장 두꺼운 부분의 두께이다. 두께(t1)는 도 5에 도시된 바와 같이 경사면(112b)에 수직인 방향에서 측정된다. 경사면 성장 층(133)의 두께(t1)는 0.05 ㎛ 내지 0.5 ㎛이다.
4-3. 경사면 상의 반도체 층 성장
본 실시형태에서, 편평 면 성장 층(131)의 성장이 우세하며, 경사면 성장 층(133)의 두께가 억제된다. 이는, 상술한 식 (2)의 조건을 만족하도록 원료 기체가 공급되기 때문이다.
식 (2) 대신에 식 (1)이 사용될 경우, 도 2에 도시된 바와 같이, N 원자(V족 원소)를 포함하는 암모니아가 다량으로 공급되는 과포화 상태가 달성된다. 그러한 암모니아의 과잉 공급은 저온 버퍼 층(120)의 경사면(123) 상의 AlN 및 사파이어의 질화를 촉진한다. 따라서, 반도체 층을 용이하게 성장시키기 위한 성장 핵이 경사면(123) 상에 형성된다. 암모니아의 분압이 높을 경우, 즉, V족 원소를 포함하는 원료 기체 대 III족 원소를 포함하는 원료 기체의 분압비(Y)가 높을 경우, 원료의 이동이 촉진된다. 그 결과, 반도체가 경사면(123) 상에서 쉽게 성장한다. 따라서, 암모니아의 공급량을 억제함으로써 경사면(123) 상에서 반도체 층의 성장을 억제할 수 있는 것으로 간주된다.
5. 반도체 발광 소자의 제조 방법
본 실시형태에 따른 발광 소자(100)의 제조 방법을 설명할 것이다. MOCVD에 의한 에피택셜 결정 성장을 통해 상술한 각 반도체 층이 형성된다. 발광 소자(100)의 제조 방법은 n-형 반도체 층을 형성하는 단계; n-형 반도체 층 상에 발광 층을 형성하는 단계; 및 발광 층 상에 p-형 반도체 층을 형성하는 단계를 포함한다.
5-1. 사파이어 기판 준비 단계
먼저, 사파이어 기판의 c-면을 가공하여 비평탄 형상(111)을 형성한다. 구체적으로, 마스크로서 포토레지스트가 형성된다. 이어서, 건식 식각을 수행하여, 주면 상에 비평탄 형상(111)을 갖는 사파이어 기판(110)을 준비한다. 비평탄 형상(111)이 그 위에 형성된 사파이어 기판(110)을 구매할 수 있다.
5-2. 저온 버퍼 층 형성 단계
이어서, 사파이어 기판(110)을 MOCVD 퍼니스 내부에 놓는다. 이후에, MOCVD에 의해 반도체 층을 형성한다. H2로 세정한 후, 사파이어 기판(110)의 비평탄 형상(111) 상에 저온 버퍼 층(120)을 형성한다. 따라서, 도 6에 도시된 바와 같이, 사파이어 기판(110)의 하부면(111a), 상부면(112a) 및 경사면(112b) 상에 저온 버퍼 층(120)이 형성된다. 저온 버퍼 층(120)은 사파이어 기판(110)의 비평탄 형상(111)을 충진하지 않을 정도로 충분히 얇다.
MOCVD에 사용된 캐리어 기체는 수소(H2), 질소(N2), 또는 수소 및 질소의 기체 혼합물(H2+N2)이다. 질소원으로서 암모니아 기체(NH3)가 사용된다. Ga원으로서 트리메틸갈륨(Ga(CH3)3:이하에서 "TMG"로 지칭됨)이 사용된다. In원으로서 트리메틸인듐(In(CH3)3:이하에서 "TMI"로 지칭됨)이 사용된다. Al원으로서 트리메틸알루미늄(Al(CH3)3:이하에서 "TMA"로 지칭됨)이 사용된다. n-형 도펀트 기체로서 실란(SiH4)이 사용된다. p-형 도펀트 기체로서 시클로펜타디에닐마그네슘(Mg(C5H5)2)이 사용된다.
5-3. 베이스 층 형성 단계(제1 반도체 층 형성 단계)
이어서, 도 7에 도시된 바와 같이, 저온 버퍼 층(120) 상에 베이스 층(130)이 형성된다. V족 원소를 포함하는 원료 기체 대 III족 원소를 포함하는 원료 기체의 분압비(Y)가 상술한 식 (2)를 만족하도록 기체를 공급한다. 베이스 층 형성 단계에서의 성장 온도는 n-형 반도체 층 형성 단계에서의 성장 온도보다 20 ℃ 내지 80 ℃ 범위 이내의 임의의 온도만큼 더 낮다. 베이스 층의 성장 속도는 200 Å/분 내지 2,000 Å/분이다. 따라서, 사파이어 기판(110)의 비평탄 형상(111)은 부분적으로 충진되어, 표면(131a)을 갖는 베이스 층(130)이 형성된다.
5-4. n-형 반도체 층 형성 단계
이어서, 편평한 베이스 층(130) 상에 n-형 반도체 층(140)이 형성되고, 이어서 n-형 콘택 층이 형성된다. 이 단계에서 기판 온도는 1,000 ℃ 내지 1,200 ℃이다. Si 농도는 1 × 1018/cm3 이상이다. 상술한 바와 같이, n-형 반도체 층(140)의 성장 온도는 베이스 층(130)의 성장 온도보다 더 높다. 이 단계에서 횡 방향의 성장 레이트가 높다. 따라서, 베이스 층(130)에 의해 부분적으로 충진된 비평탄 형상의 나머지 부분은 n-형 반도체 층(140)에 의해 용이하게 충진된다. 이렇게 하여, 베이스 층(130)에 부분적으로 잔류하는 비평탄 형상이 충진된다. 이로써, n-형 반도체 층(140)의 상부 면은 편평하다. n-형 콘택 층 상에 n-형 ESD 층 또는 n-측 초격자 층이 형성될 수 있다. 이 단계 후의 반도체 층 형성 단계에서도, 식 (2)가 사용된다.
5-5. 발광 층 형성 단계
이어서, n-형 반도체 층(140) 상에 발광 층(150)이 형성된다. 기판 온도는 700 ℃ 내지 950 ℃로 조정된다.
5-6. p-형 반도체 층 형성 단계
이어서, 발광 층(150) 상에 p-형 반도체 층(160)을 형성한다. 예를 들어, 발광 층(150) 상에 p-측 초격자 층을 형성하고, 그 위에 p-형 콘택 층을 형성한다. p-형 콘택 층의 형성시 기판 온도는 900 ℃ 내지 1,050 ℃로 조정된다. 따라서, 도 8에 도시된 바와 같이 사파이어 기판(110) 상에 상술한 반도체 층들이 퇴적된다. 도 9에 도시된 바와 같이, n-전극(N1)을 형성하기 위해 리세스(141)를 형성한다.
5-7. 투명 전극 형성 단계
도 10에 도시된 바와 같이, p-형 반도체 층(160)의 p-형 콘택 층 상에 투명 전극(170)을 형성한다.
5-8. 전극 형성 단계
이어서, 투명 전극(170) 상에 p-전극(P1)을 형성한다. 레이저 조사 또는 식각을 통해 p-형 콘택 층에서 반도체 층 퇴적 구조를 부분적으로 제거하여, n-형 콘택 층을 노출시킨다. n-형 콘택 층의 노출된 영역 상에 n-전극(N1)을 형성한다. p-전극(P1)의 형성 및 n-전극(N1)의 형성은 임의의 순서로 수행될 수 있다. 전극 재료가 동일할 경우, 동시에 수행될 수 있다.
5-9. 다른 단계들
상술한 단계들에 추가하여, 소자를 피복하기 위한 절연막 형성, 열 처리, 및 다른 단계들을 수행할 수 있다. 단계들을 수행함으로써, 도 3에 도시된 발광 소자(100)의 제조가 완성된다.
베이스 층 형성 단계에서 p-형 반도체 층 형성 단계까지의 공정은 III족 질화물 반도체로 형성된 반도체 층이 저온 버퍼 층(120) 상에 형성되는 반도체 층 형성 단계이다.
6. 실험
6-1. 실험 조건
실험에서, 하기 사파이어 기판을 사용하였다.
피치 폭(W1) 4.0 ㎛
상부 면(112a) 폭 0.0 ㎛
깊이(h) 2.1 ㎛
각도(θ) 48˚
메사 폭(W2) 3.9 ㎛
간격(W3) 0.1 ㎛
메사 배치 벌집 구조
메사 형상 원뿔대
사파이어 기판의 편평한 표면 대 총 면적의 면적 비(R)는 14%이다.
저온 버퍼 층의 재료는 AlN이었다. 두께는 100 Å이었다. 분압(Y)은 실시예에서 400이었고 비교예에서 1,200이었다.
6-2. 실시예
도 11은 본 실시형태에 따른 실시예를 도시하는 현미경사진이다.
도 11에서, 반도체 층의 성장은, 메사 또는 덴트의 측면 상에서, 즉, 경사면(112b) 상에 형성된 저온 버퍼 층(120) 상에서 억제된다. 반도체 층의 성장은, 하부면(111a) 상에 형성된 저온 버퍼 층(120) 상에서 촉진된다. 다시 말해, 편평한 표면 상에서 반도체 층의 성장이 우세하며, 메사 또는 덴트의 측면 상에서 반도체 층의 성장이 억제된다.
상술한 바와 같이, 예를 들어, TEM으로 찍은 단면 사진에서, 하부면(111a) 상에 성장시킨 반도체 층과 경사면(112b) 상에 성장시킨 반도체 층 간의 경계면을 관찰할 수 있다.
따라서, 경사면(112b) 상에 형성된 저온 버퍼 층(120) 상에서 반도체 층은 그다지 많이 성장하지 않는다. 이는, V족 원소를 포함하는 원료 기체의 공급량을 감소시킴으로써 경사면(112b) 상에서 반도체 층의 성장을 억제할 수 있음을 의미한다.
6-3. 비교예
도 12는 비교예를 도시하는 현미경 사진이다. 도 12에서, 반도체 층은, 메사(112)의 경사면(112b) 측 상에서, 즉 경사면(112b) 상에 형성된 저온 버퍼 층(120) 상에서 잘 성장한다. 메사(112)의 측면 상에서의 반도체 층의 성장이 우세하므로, 그 위에 성장한 반도체 층, 즉, 베이스 층(130) 위의 층, 즉, 사파이어 기판(110)에 대향하는 측 상의 반도체 층은 편평한 표면을 갖기가 어렵다. 편평한 베이스 층(130)이 달성되지 않으며, 베이스 층 상에서 결정도가 우수한 반도체 층을 형성하는 것이 어렵다.
7. 변형예
7-1. 베이스 층
7-1-1. 베이스 층의 재료
베이스 층(130)은 GaN 대신에 n-형 GaN으로 형성될 수 있다. 이와 달리, GaN 대신에 AlGaN 또는 InGaN으로 형성될 수 있다. 이는 AlxInyGa(1-x-y)N(0≤X, 0≤Y, X+Y<1)으로 형성될 수 있다. 하지만, 이 경우에, Al 조성비는 0.2 이하이고, In 조성비는 0.2 이하이다.
7-1-2. 베이스 층용 원료 기체
원료 기체로서 트리메틸인듐 또는 트리메틸알루미늄이 공급된다. 식 (1) 또는 (2)에서 III족 원소를 포함하는 원료 기체의 분압은 상기 TMI, TMA 및 TMG 기체의 총 분압이다.
7-2. 반도체 형성 단계에서 원료 기체의 분압
n-형 반도체 층(140), 발광 층(150) 및 p-형 반도체 층(160)의 형성 단계에서 원료 기체의 분압으로서 식 (1)의 조건을 사용할 수 있다. 베이스 층(130)을 형성한 후, 경사면 상에 반도체 층이 거의 성장하지 않는다.
7-3. 플립-칩 형
본 실시형태는 전면형 반도체 발광 소자에 적용되었다. 말할 필요도 없이, 이는, 예를 들어, 도 13에 도시된 바와 같이 기판 상에 광 추출 면을 갖는 플립-칩형 반도체 발광 소자(200)와 같은 다른 종류의 반도체 발광 소자에 적용될 수 있다. 따라서, 광 추출 면(201)이 사파이어 기판(210) 상에 존재한다. 다른 구조들은 도 3과 동일하다.
7-4. 메사 형상
본 실시형태에서, 메사(112)는 원뿔대 형상을 갖는다. 이는 원뿔 형상, 육각형 각뿔 형상 또는 육각형 각뿔대 형상을 가질 수 있다. 말할 필요도 없이, 이는 다른 각뿔 형상 또는 다른 각뿔대 형상을 가질 수 있다. 이 경우에도, 최대 경사면과 하부면 사이의 각도는 40˚내지 60˚이다.
7-5. 메사의 배치
메사(112)의 상부들을 연결하는 선은 바람직하게는 베이스 층(130)의 a-축 방향이다. 메사는 하부면(111a) 상에서 적절히 성장한다.
7-6. 충진 층(filling-in layer)
도 14에 도시된 바와 같이, 반도체 발광 소자(300)에서, 저온 버퍼 층(120) 상에 형성된 베이스 층은 비평탄 형상(111)의 전체 높이를 충진할 수 있다. 이 경우, 충진 층(330)은 저온 버퍼 층(120) 상에 형성된다. 충진 층(330)은 n-형 GaN 층일 수 있다. 이 경우, 충진 층(330)은 제1 n-형 반도체 층이며, n-형 반도체 층(340)은 제2 n-형 반도체 층이다. 이렇게 하여, 베이스 층(130) 및 충진 층(330)은, 사파이어 기판(110)의 비평탄 형상(111)의 높이를 적어도 부분적으로 충진하는 제1 반도체 층이다. 충진 층(330)은 경사면(123) 상에서 반도체 층의 성장을 억제하는 역할을 하는 층이다. 다른 구조들은 도 3과 동일하다.
7-7. 기판의 편평한 표면의 면적 비
식 (2)에서, 면적 비(R)는 10% 이상 내지 50% 미만이었다. 도 2에서 제안된 바와 같이, 면적 비(R)가 작을수록, 더 많은 공급 기체가 영역(R1)에 쉽게 축적된다. 따라서, 면적 비(R)가 작을수록, 본 실시형태의 효과가 더 높다. 공급된 기체의 분압비를 변경함으로써 수득된 효과가 크며, 즉, 면적 비(R)가 하기식을 만족하는 경우, 더 높은 효과가 수득된다.
0.1 ≤ R ≤ 0.3
R: 사파이어 기판의 편평한 표면 대 총 면적의 면적 비
이는 면적 비가 10% 내지 30%인 경우이다.
7-8. 덴트의 형성
본 실시형태에서, 비평탄 형상(111)에 메사(112)가 벌집 구조로 배치된 사파이어 기판(110)을 사용하였다. 하지만, 비평탄 형상에 벌집 구조로 배치된 덴트를 갖는 사파이어 기판을 사용할 수 있다.
7-9. 사파이어 기판
본 실시형태에서, c-면 주면을 갖는 사파이어 기판 상에 비평탄 형상이 형성된다. 하지만, c-면 주면을 갖는 사파이어 기판 이외의 사파이어 기판, 예를 들어 a-면 주면을 갖는 사파이어 기판을 사용할 수 있다.
8. 본 실시형태의 요약
상술한 바와 같이, 본 실시형태의 발광 소자(100)에서, 사파이어 기판(110)의 비평탄 형상(111)에 공급된 암모니아 및 트리메틸갈륨의 분압을 조정하였다. 즉, 사파이어 기판(110)의 하부면 또는 그에 평행하는 표면의 면적이 충분히 작을 경우 비평탄 형상(111)에 대한 암모니아의 공급량이 감소하였다. 이는, 사파이어 기판(110)의 경사면 상에서의 반도체 층 성장을 억제하고, 사파이어 기판(110)의 비평탄 형상(111)을 충진하여, 편평한 베이스 층을 형성한다. 따라서, 우수한 결정 품질 및 높은 광 추출 효율을 갖는 발광 소자(100)가 달성된다.
상술한 실시형태는 단지 예이므로, 본 발명의 범위를 벗어남이 없이 당업자가 다양한 변형 및 변경을 수행할 수 있음이 이해되어야 한다. 퇴적된 몸체의 퇴적 구조는 반드시 예시된 구조로 제한될 필요는 없다. 퇴적 구조 등은 결정될 수 있다. 층 형성 방법은 MOCVD로 제한되지 않는다. 캐리어 기체의 사용에 의해 반도체 결정 성장이 수행되기만 하면, 예를 들어 수소화물 기상 에피택시와 같은 임의의 다른 방법을 사용할 수 있다.

Claims (18)

  1. III족 질화물 반도체 발광 소자의 제조 방법으로서,
    편평한 면인 주면 상에 메사(mesa)들의 주기적인 구조를 갖는 사파이어 기판을 준비하는 단계;
    상기 사파이어 기판 상에 저온 버퍼 층을 형성하는 단계; 및
    상기 저온 버퍼 층 상에 III족 질화물 반도체를 포함하는 반도체 층을 성장시키는 단계
    를 포함하며,
    각각의 상기 메사들은 상기 주면의 일부인 하부면을 갖는, 원뿔, 원뿔대(truncated cone), 육각형 각뿔(hexagonal pyramid), 육각형 각뿔과는 다른 다각형 각뿔, 육각형 각뿔대(hexagonal truncated pyramid), 육각형 각뿔대와는 다른 다각형 각뿔대로 이루어지는 그룹으로부터 선택된 적어도 하나의 형상을 가지며, 상기 주기적인 구조는 1.0 ㎛ 내지 3.0 ㎛의 피치 폭을 갖고, 각각의 메사는 0.5 ㎛ 내지 3.0 ㎛의 높이를 갖고, 상기 메사의 경사면과 상기 메사의 상기 하부면 사이의 각도 θ는 40˚ 내지 60˚이고, 상기 메사의 상기 하부면은 2 ㎛ 내지 4 ㎛의 폭을 갖고, 두 인접한 메사들의 상기 하부면들 사이의 최단 거리는 0.1 ㎛ 내지 1.0 ㎛이며,
    상기 반도체 층을 성장시키는 단계는, 적어도 2종류의 기체, 즉, III족 원소를 포함하는 원료 기체(raw material gas) 및 V족 원소를 포함하는 원료 기체를, 하기식:
    1000 ≤ Y / (2×R) ≤ 1200
    R= S / K
    0.1 ≤ R ≤ 0.3
    Y: 상기 III족 원소를 포함하는 원료 기체에 대한 상기 V족 원소를 포함하는 원료 기체의 분압비(partial pressure ratio)
    K: 상기 메사의 상기 하부면을 포함하는 상기 주면의 총 면적
    S: 상기 총 면적 K로부터 상기 메사의 상기 경사면 바로 아래의 하부면의 면적을 감산함으로써 얻어진 면적인 편평한 표면의 면적
    R: 상기 총 면적 K에 대한 상기 면적 S의 면적 비
    를 만족하도록 공급하여 상기 저온 버퍼 층 상에 제1 반도체 층을 형성함으로써, 상기 메사의 상기 경사면 상에 상기 제1 반도체 층의 성장을 억제하고 상기 편평한 표면 상의 상기 제1 반도체 층의 성장을 촉진하는 단계를 포함하는, III족 질화물 반도체 발광 소자의 제조 방법.
  2. 제1항에 있어서, 상기 제1 반도체 층을 형성하는 단계에서, 상기 사파이어 기판의 상기 메사들의 높이를 적어도 부분적으로 충진하는 충진 층(filling-in layer)이 상기 제1 반도체 층으로서 형성되는, III족 질화물 반도체 발광 소자의 제조 방법.
  3. 제2항에 있어서, 상기 제1 반도체 층은 상기 사파이어 기판의 상기 메사들의 높이를 부분적으로 피복하고, 상기 메사들의 높이의 나머지 부분을 피복하지 않는, III족 질화물 반도체 발광 소자의 제조 방법.
  4. 제2항에 있어서, 상기 제1 반도체 층은 상기 사파이어 기판의 상기 메사들의 전체 높이를 피복하는, III족 질화물 반도체 발광 소자의 제조 방법.
  5. 제1항에 있어서, 상기 반도체 층을 성장시키는 단계는,
    상기 제1 반도체 층 상에 n-형 반도체 층을 형성하는 단계;
    상기 n-형 반도체 층 상에 발광 층을 형성하는 단계; 및
    상기 발광 층 상에 p-형 반도체 층을 형성하는 단계
    를 포함하고,
    상기 제1 반도체 층의 성장 온도는 상기 제1 반도체 층과는 다른 상기 n-형 반도체 층의 성장 온도보다 20 ℃ 내지 80 ℃의 범위 내의 임의의 온도 만큼 낮아지는, III족 질화물 반도체 발광 소자의 제조 방법.
  6. 삭제
  7. 제5항에 있어서, 상기 제1 반도체 층과 다른 상기 n-형 반도체 층의 상기 성장 온도는 1,000 ℃ 내지 1,200 ℃인, III족 질화물 반도체 발광 소자의 제조 방법.
  8. 삭제
  9. 삭제
  10. 제1항 내지 제5항 및 제7항 중 어느 한 항에 있어서, 상기 제1 반도체 층을 형성하는 단계에서, 상기 제1 반도체 층의 성장 속도는 200 Å/분 내지 2,000 Å/분인, III족 질화물 반도체 발광 소자의 제조 방법.
  11. 제1항 내지 제5항 및 제7항 중 어느 한 항에 있어서, 상기 메사들은 상기 주면 상에 벌집 구조로 배치되는, III족 질화물 반도체 발광 소자의 제조 방법.
  12. 삭제
  13. 제11항에 있어서, 상기 주면은 c-면(c-plane)이고 인접한 메사들을 연결하는 선은 a-축 방향인, III족 질화물 반도체 발광 소자의 제조 방법.
  14. 삭제
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  16. 삭제
  17. 삭제
  18. 삭제
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6436694B2 (ja) * 2014-09-17 2018-12-12 住友化学株式会社 窒化物半導体テンプレートの製造方法
TWI569464B (zh) * 2015-10-22 2017-02-01 隆達電子股份有限公司 化合物半導體薄膜結構
JP6822417B2 (ja) * 2016-01-22 2021-01-27 王子ホールディングス株式会社 半導体発光素子用基板、および、半導体発光素子用基板の製造方法
US10074721B2 (en) * 2016-09-22 2018-09-11 Infineon Technologies Ag Method of fabricating a semiconductor wafer that includes producing a planarised surface having both a mesa surface and an insulating layer surface
TWI774759B (zh) * 2018-04-30 2022-08-21 晶元光電股份有限公司 發光元件及其製造方法

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2012090818A1 (ja) 2010-12-29 2012-07-05 シャープ株式会社 窒化物半導体構造、窒化物半導体発光素子、窒化物半導体トランジスタ素子、窒化物半導体構造の製造方法および窒化物半導体素子の製造方法

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3592553B2 (ja) * 1998-10-15 2004-11-24 株式会社東芝 窒化ガリウム系半導体装置
JP5800452B2 (ja) * 2001-07-24 2015-10-28 日亜化学工業株式会社 半導体発光素子
KR101183776B1 (ko) * 2003-08-19 2012-09-17 니치아 카가쿠 고교 가부시키가이샤 반도체 소자
JP4396816B2 (ja) * 2003-10-17 2010-01-13 日立電線株式会社 Ｉｉｉ族窒化物半導体基板およびその製造方法
US20080048194A1 (en) * 2004-06-14 2008-02-28 Hiromitsu Kudo Nitride Semiconductor Light-Emitting Device
JP4908381B2 (ja) * 2006-12-22 2012-04-04 昭和電工株式会社 Ｉｉｉ族窒化物半導体層の製造方法、及びｉｉｉ族窒化物半導体発光素子、並びにランプ
US8946772B2 (en) 2008-02-15 2015-02-03 Mitsubishi Chemical Corporation Substrate for epitaxial growth, process for manufacturing GaN-based semiconductor film, GaN-based semiconductor film, process for manufacturing GaN-based semiconductor light emitting element and GaN-based semiconductor light emitting element
TWI413279B (zh) * 2008-06-20 2013-10-21 Toyoda Gosei Kk Iii族氮化物半導體發光元件及其製造方法、以及燈
KR20140082852A (ko) * 2009-09-07 2014-07-02 엘시드 가부시끼가이샤 반도체 발광 소자
JP2011129718A (ja) * 2009-12-17 2011-06-30 Showa Denko Kk 基板、テンプレート基板、半導体発光素子、半導体発光素子の製造方法、半導体発光素子を用いた照明装置および電子機器
JP4865047B2 (ja) * 2010-02-24 2012-02-01 株式会社東芝 結晶成長方法
US8765509B2 (en) * 2010-09-30 2014-07-01 Toyoda Gosei Co., Ltd. Method for producing group III nitride semiconductor light-emitting device
JP5246236B2 (ja) * 2010-09-30 2013-07-24 豊田合成株式会社 Ｉｉｉ族窒化物半導体発光素子の製造方法
TWI470829B (zh) * 2011-04-27 2015-01-21 Sino American Silicon Prod Inc 磊晶基板的製作方法、發光二極體，及其製作方法
JP5649514B2 (ja) * 2011-05-24 2015-01-07 株式会社東芝 半導体発光素子、窒化物半導体層、及び、窒化物半導体層の形成方法
JP5095842B2 (ja) * 2011-05-24 2012-12-12 株式会社東芝 半導体発光素子、窒化物半導体層成長用基板及び窒化物半導体ウェーハ
JP5726640B2 (ja) 2011-05-27 2015-06-03 株式会社東芝 窒化物半導体素子及び窒化物半導体層成長用基板

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2012090818A1 (ja) 2010-12-29 2012-07-05 シャープ株式会社 窒化物半導体構造、窒化物半導体発光素子、窒化物半導体トランジスタ素子、窒化物半導体構造の製造方法および窒化物半導体素子の製造方法

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