KR101596613B1 - 시프트 레지스터 유닛 및 디스플레이 장치 - Google Patents

시프트 레지스터 유닛 및 디스플레이 장치 Download PDF

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Abstract

본 발명의 실시예에서는, 종래의 시프트 레지스터 유닛에 연결된 게이트 라인을 각각 풀 업하고 풀 다운하기 위해 2개의 상이한 트랜지스터가 사용되므로, 종래의 시프트 레지스터 유닛은 대면적을 점유하고, 이는 시프트 레지스터 유닛을 제조할 때 재료들의 대소비, 종래의 시프트 레지스터 유닛의 고비용, 및 종래의 시프트 레지스터 유닛을 포함하는 디스플레이 장치의 고비용을 야기한다는 문제를 해결하기 위한 시프트 레지스터 유닛 및 디스플레이 장치가 제공된다. 시프트 레지스터 유닛은 제1 커패시터, 제1 트랜지스터, 풀 업 모듈 및 제1 풀 다운 모듈을 포함하며, 제1 커패시터는 클록 신호를 수신하도록 구성된 제1 전극, 제1 커패시터의 하나의 단자, 풀 업 모듈 및 제1 풀 다운 모듈과 연결된 게이트, 및 제1 커패시터의 다른 단자와 연결된 제2 전극을 갖는다. 시프트 레지스터 유닛 내의 제1 트랜지스터는 시프트 레지스터 유닛에 연결된 게이트 라인에서의 레벨을 풀 업하거나 풀 다운한다.

Description

시프트 레지스터 유닛 및 디스플레이 장치{SHIFT REGISTER UNIT AND DISPLAY DEVICE}
본 발명은 디스플레이 기술의 분야에 관한 것으로, 특히 시프트 레지스터 유닛 및 디스플레이 장치에 관한 것이다.
LCD(Liquid crystal display) 또는 OLED(organic light-emitting diode)는 저방사, 소체적, 저전력 소비 등의 장점들을 갖고, 노트북 컴퓨터들, PDA(personal digital assistants), 평면 텔레비젼 세트들, 및 이동 전화들 등과 같은 정보 상품들에 광범위하게 사용되도록 종래의 CRT(cathode ray tube) 디스플레이를 점차 대체했다. 종래의 액정 디스플레이는 이미지를 디스플레이하기 위해 패널 상의 칩들을 구동하도록 외부 구동 칩들을 채택한다. 소자들의 수를 감소시키고 제조 비용을 감소시키기 위해, 구동 회로의 구조가 최근에 디스플레이 패널 상에 직접 제조되며, 예를 들어 액정 패널 상에 게이트 드라이버를 통합하는 기술, 즉 GOA(Gate on Array)가 채택되는 추세가 증가하고 있다.
현재, 공통 시프트 레지스터 유닛은 도 1에 도시된 바와 같고, 트랜지스터들(T1, T2, T3 및 T4), 커패시터(C1) 및 풀 다운 회로(11)를 포함한다. 도 1에 도시된 바와 같은 시프트 레지스터 유닛이 제N 단의 시프트 레지스터 유닛인 것으로 가정하면, 트랜지스터(T1)는 제(N-1) 단의 시프트 레지스터 유닛으로부터 출력되는 신호를 수신하도록 구성된 게이트, VDD 신호를 수신하도록 구성된 소스, 및 트랜지스터(T2)의 게이트에 연결된 드레인을 가지며; 트랜지스터(T2)는 클록 신호(CLK)를 수신하도록 구성된 소스 및 제N 단의 시프트 레지스터 유닛의 출력 단자로 구성된 드레인을 갖고; 커패시터(C1)는 트랜지스터(T2)의 게이트에 연결된 하나의 단자 및 트랜지스터(T2)의 드레인에 연결된 다른 단자를 갖고; 트랜지스터(T3)는 트랜지스터(T2)의 게이트에 연결된 소스, 제(N+1) 단의 시프트 레지스터 유닛으로부터 출력되는 신호를 수신하도록 구성된 게이트, 및 VSS 신호를 수신하도록 구성된 드레인을 갖고; 트랜지스터(T4)는 트랜지스터(T2)의 드레인에 연결된 소스, 제(N+1) 단의 시프트 레지스터 유닛으로부터 출력되는 신호를 수신하도록 구성된 게이트, 및 VSS 신호를 수신하도록 구성된 드레인을 갖고; 풀 다운 회로(11)는 트랜지스터(T2)의 게이트 및 드레인에 연결된다.
트랜지스터(T1)가 제(N-1) 단의 시프트 레지스터 유닛으로부터 출력되는 하이 레벨 신호에 의해 턴 온될 때, 제N 단의 시프트 레지스터 유닛에 연결된 스캔 게이트 라인이 활성화되며, 트랜지스터(T2)는 트랜지스터(T2)의 게이트가 VDD 신호를 수신한 이후로 턴 온되고, 따라서 제N 단의 시프트 레지스터 유닛은 CLK 신호를 출력하고, 이 때 제N 단의 시프트 레지스터 유닛은 CLK 신호가 로우 레벨 신호이므로 로우 레벨 신호를 출력한다. CLK 신호가 하이 레벨 신호로 변경될 때, 제(N-1) 단의 시프트 레지스터 유닛은 로우 레벨 신호를 출력하고 따라서 트랜지스터(T1)는 턴 오프되지만, 트랜지스터(T2)는 커패시터(C1)의 전하 저장 기능으로 인해 턴 온되도록 유지되어, 제N 단의 시프트 레지스터 유닛은 하이 레벨 신호를 출력하고 따라서 제(N+1) 단의 시프트 레지스터 유닛에 연결된 스캔 게이트 라인은 활성화되며, 제N 단의 시프트 레지스터 유닛에 연결된 스캔 게이트 라인은 제N 단의 시프트 레지스터 유닛에 연결된 스캔 게이트 라인 상의 전압을 증가시키기 위해 트랜지스터(T2)를 통해 충전되고; 제N 단의 시프트 레지스터 유닛이 제(N+1) 단의 시프트 레지스터 유닛으로부터 출력되는 하이 레벨 신호를 수신할 때, 트랜지스터(T3)는 트랜지스터(T2)의 게이트가 VSS 신호를 수신하도록 턴 온되고 따라서 트랜지스터(T2)는 턴 오프되며, 제N 단의 시프트 레지스터 유닛에 연결된 게이트 라인은 제N 단의 시프트 레지스터 유닛에 연결된 게이트 라인 상의 전압을 감소시키기 위해 트랜지스터(T4)를 통해 방전된다. 이 때, 제N 단의 시프트 레지스터 유닛에 연결된 게이트 라인은 더 이상 활성화되지 않고, 따라서 시프트 레지스터 유닛들의 각각의 단들에 연결된 게이트 라인들이 각각 순차적으로 활성화되는 기능이 달성된다. 그 후, 풀 다운 회로(11)는 제N 단의 시프트 레지스터 유닛이 안정 전압을 출력하게 하기 위해 사용된다.
도 1에 도시된 바와 같은 회로에서, 시프트 레지스터 유닛에 상응하는 게이트 라인을 풀 업(pull-up)하도록 구성된 트랜지스터(T2) 및 시프트 레지스터 유닛에 상응하는 게이트 라인을 풀 다운(pull-down)하도록 구성된 트랜지스터(T4)는 개별적으로 설계되며, 이러한 2개의 트랜지스터(T2 및 T4)는 전체 게이트 라인을 충전하거나 방전하기 위해 사용되므로, 이러한 2개의 트랜지스터(T2 및 T4)의 크기들은 시프트 레지스터 유닛 내의 다른 트랜지스터들의 것들보다 훨씬 더 크며, 즉 그러한 시프트 레지스터 유닛은 대면적을 점유하여, 요구된 바와 같은 글래스 기판의 면적은 동일한 수의 시프트 레지스터 유닛들을 그 위에 제조할 때 커지며, 이는 글래스 기판 등과 같은 재료의 대소비, 그러한 시프트 레지스터 유닛을 제조하는 고비용, 및 그러한 시프트 레지스터 유닛을 포함하는 디스플레이 장치를 제조하는 고비용을 야기한다.
요컨대, 종래의 시프트 레지스터 유닛에 연결된 게이트 라인을 풀 업하거나 풀 다운하도록 구성된 트랜지스터들은 종래의 시프트 레지스터 유닛이 이에 연결된 게이트 라인을 충전하거나 방전할 때 개별적으로 설계되므로, 그리고 이러한 2개의 트랜지스터의 크기들은 시프트 레지스터 유닛 내의 다른 트랜지스터들의 것들보다 훨씬 더 크므로, 그러한 시프트 레지스터 유닛은 대면적을 점유하여, 그러한 시프트 레지스터 유닛을 적재하는(carrying) 글래스 기판의 면적은 커지고, 이는 재료들의 대소비, 그러한 시프트 레지스터 유닛을 제조하는 고비용, 및 그러한 시프트 레지스터 유닛을 포함하는 디스플레이 장치를 제조하는 고비용을 야기한다.
본 발명의 실시예들에서는, 종래의 시프트 레지스터 유닛에 연결된 게이트 라인을 각각 풀 업하고 풀 다운하기 위해 2개의 상이한 트랜지스터가 사용되므로, 종래의 시프트 레지스터 유닛은 대면적을 점유하고, 이는 시프트 레지스터 유닛을 제조할 때 재료들의 대소비, 시프트 레지스터 유닛을 제조하는 고비용, 및 시프트 레지스터 유닛을 포함하는 디스플레이 장치를 제조하는 고비용을 야기한다는 문제를 해결하기 위한 시프트 레지스터 유닛 및 디스플레이 장치가 제공된다.
본 발명의 실시예들에 제공된 시프트 레지스터 유닛은 제1 커패시터, 제1 트랜지스터, 풀 업 모듈 및 제1 풀 다운 모듈을 포함한다.
제1 커패시터는 클록 신호를 수신하도록 구성된 제1 전극, 제1 커패시터의 하나의 단자, 풀 업 모듈 및 제1 풀 다운 모듈과 연결된 게이트, 및 제1 커패시터의 다른 단자와 연결된 제2 전극을 갖는다.
풀 업 모듈은 클록 신호가 제2 레벨 신호이고 풀 업 선택 신호가 제1 레벨 신호일 때 제1 레벨 신호를 제1 트랜지스터의 게이트에 출력하도록 구성되고; 클록 신호가 제1 레벨 신호이고 풀 업 선택 신호가 제2 레벨 신호일 때 제1 레벨 신호를 제1 트랜지스터의 게이트에 출력하지 않도록 구성된다. 풀 업 선택 신호는 이전 단의 시프트 레지스터 유닛으로부터 출력되는 신호이다.
제1 풀 다운 모듈은 클록 신호가 제1 레벨 신호이고 제1 풀 다운 선택 신호가 제1 레벨 신호일 때 제1 트랜지스터의 게이트 및 제2 레벨 신호 입력 단자를 연결하도록 구성된다. 제1 풀 다운 선택 신호는 현재 단의 시프트 레지스터 유닛 2단 후의 시프트 레지스터 유닛으로부터 출력되는 신호이다.
제1 트랜지스터는 제1 트랜지스터의 게이트에서의 신호가 제1 레벨 신호일 때 수신된 클록 신호를 제1 트랜지스터의 제2 전극으로부터 출력하도록 구성되고; 제1 트랜지스터의 게이트에서의 신호가 제2 레벨 신호일 때 수신된 클록 신호를 제1 트랜지스터의 제2 전극으로부터 출력하지 않도록 구성된다.
본 발명의 실시예들에 제공된 디스플레이 장치는 본 발명의 실시예들에 제공된 시프트 레지스터 유닛을 포함한다.
본 발명의 실시예들에 제공된 시프트 레지스터 유닛 및 디스플레이 장치에 따르면, 시프트 레지스터 유닛은 시프트 레지스터 유닛 1단 전의 시프트 레지스터 유닛으로부터 출력되는 제1 레벨 신호를 수신할 때, 시프트 레지스터 유닛 내의 제1 트랜지스터는 턴 온되며, 시프트 레지스터 유닛에 연결된 게이트 라인은 제1 트랜지스터의 제2 전극이 시프트 레지스터 유닛의 출력 단자이므로 제1 트랜지스터가 턴 온될 때 활성화되고; 시프트 레지스터 유닛이 시프트 레지스터 유닛 1단 전의 시프트 레지스터 유닛으로부터 출력되는 제2 레벨 신호를 수신할 때, 풀 업 모듈은 제1 레벨 신호를 제1 트랜지스터의 게이트에 더 이상 출력하지 않지만, 시프트 레지스터 유닛 내의 제1 트랜지스터의 게이트에서의 신호는 여전히 제1 레벨 신호이고 제1 트랜지스터는 여전히 턴 온되고 제1 커패시터의 전하 저장 기능으로 인해 제1 레벨인 수신된 클록 신호를 출력하여, 시프트 레지스터 유닛 1단 후의 시프트 레지스터 유닛에 연결된 게이트 라인은 활성화되고; 시프트 레지스터 유닛이 시프트 레지스터 유닛 2단 후의 시프트 레지스터 유닛으로부터 출력되는 제1 레벨 신호를 수신할 때, 시프트 레지스터 유닛 내의 제1 트랜지스터는 제1 트랜지스터의 게이트에서의 신호가 제2 레벨 신호이므로 턴 오프되고, 따라서 시프트 레지스터 유닛에 연결된 게이트 라인은 더 이상 활성화되지 않으므로, 시프트 레지스터 유닛들의 각각의 단들에 연결된 게이트 라인들이 순차적으로 활성화되는 기능이 달성된다.
시프트 레지스터 유닛에 연결된 게이트 라인이 활성화되는 기간은 시프트 레지스터 유닛이 시프트 레지스터 유닛 1단 전의 시프트 레지스터 유닛으로부터 출력되는 제1 레벨 신호를 수신하기 시작하는 타이밍으로부터 시프트 레지스터 유닛이 시프트 레지스터 유닛 2단 후의 시프트 레지스터 유닛으로부터 출력되는 제1 레벨 신호를 수신하기 시작하는 타이밍으로의 기간이므로, 그러한 기간은 클록 신호의 1과 1/2 사이클이다. 시프트 레지스터 유닛에 연결된 게이트 라인이 활성화되는 기간 동안, 시프트 레지스터 유닛 내의 제1 트랜지스터는 수신된 클록 신호가 시프트 레지스터 유닛에 연결된 게이트 라인에 송신되도록 턴 온된다. 따라서, 제2 레벨로부터 제1 레벨로 그리고 제1 레벨로부터 제2 레벨로 게이트 라인 상의 레벨의 변경은 시프트 레지스터 유닛 내의 제1 트랜지스터를 통해 구현되며, 즉 시프트 레지스터 유닛 내의 제1 트랜지스터는 시프트 레지스터 유닛에 연결된 게이트 라인 상의 레벨을 풀 업 및 풀 다운하기 위해 사용될 수 있어, 게이트 라인을 충전하고 방전하도록 구성된 트래지스터들의 수가 감소되며, 시프트 레지스터 유닛의 크기가 감소되고, 시프트 레지스터 유닛을 제조하는데 사용되는 재료들이 절약되고, 시프트 레지스터 유닛을 제조하는 비용이 감소되고 시프트 레지스터 유닛을 포함하는 디스플레이 장치를 제조하는 비용이 또한 감소된다.
도 1은 공지된 시프트 레지스터 유닛의 개략 구조도이다.
도 2는 본 발명의 실시예들에 제공된 시프트 레지스터 유닛의 제1 개략 구조도이다.
도 3은 본 발명의 실시예들에 제공된 시프트 레지스터 유닛의 제2 개략 구조도이다.
도 4는 본 발명의 실시예들에 제공된 시프트 레지스터 유닛의 제3 개략 구조도이다.
도 5는 본 발명의 실시예들에 제공된 시프트 레지스터 유닛의 제4 개략 구조도이다.
도 6은 본 발명의 실시예들에 제공된 시프트 레지스터 유닛의 제5 개략 구조도이다.
도 7은 본 발명의 실시예들에 제공된 시프트 레지스터 유닛의 제6 개략 구조도이다.
도 8은 본 발명의 실시예들에 제공된 시프트 레지스터 유닛의 제7 개략 구조도이다.
도 9는 본 발명의 실시예들에 제공된 시프트 레지스터 유닛의 제8 개략 구조도이다.
도 10은 본 발명의 실시예들에 제공된 시프트 레지스터 유닛의 제9 개략 구조도이다.
도 11은 본 발명의 실시예들에 제공된 시프트 레지스터 유닛의 동작 타이밍도이다.
본 발명의 실시예들에서, 시프트 레지스터 유닛 및 디스플레이 장치가 제공된다. 시프트 레지스터 유닛 내의 제1 트랜지스터는 시프트 레지스터 유닛과 연결된 게이트 라인에서 레벨을 풀 업하거나 풀 다운하고, 따라서 게이트 라인을 충전하고 방전하도록 구성된 트랜지스터들의 수가 감소될 수 있어, 시프트 레지스터 유닛의 크기가 감소되며, 시프트 레지스터 유닛을 제조하는데 사용되는 재료가 절약되고, 시프트 레지스터 유닛의 비용 및 시프트 레지스터 유닛을 포함하는 디스플레이 장치의 비용이 감소된다.
이하, 본 발명의 실시예들에 제공된 시프트 레지스터 유닛 및 디스플레이 장치의 특정 구현들은 본 발명의 실시예들의 첨부 도면을 참조하여 설명될 것이다.
본 발명의 실시예들에 제공된 시프트 레지스터 유닛은 도 2에 도시된 바와 같고, 제1 커패시터(C1), 제1 트랜지스터(M1), 풀 업 모듈(21) 및 제1 풀 다운 모듈(22)을 포함한다. 제1 트랜지스터(M1)는 클록 신호(CLK)를 수신하도록 구성된 제1 전극, 제1 커패시터(C1)의 하나의 단자, 풀 업 모듈(21) 및 제1 풀 다운 모듈(22)과 연결된 게이트, 및 제1 커패시터(C1)의 다른 단자와 연결된 제2 전극을 갖는다. 제1 트랜지스터(M1)의 게이트는 풀 업 노드(PU)로서의 기능을 한다. 제1 트랜지스터(M1)의 제2 전극은 시프트 레지스터 유닛의 출력 단자로서의 기능을 한다. 시프트 레지스터 유닛이 제n 단의 시프트 레지스터 유닛으로서의 기능을 할 때, 시프트 레지스터 유닛의 출력 단자는 신호(OUT(n))를 출력한다.
풀 업 모듈(21)은 클록 신호(CLK)가 제2 레벨 신호이고 풀 업 선택 신호가 제1 레벨 신호일 때 제1 레벨 신호를 제1 트랜지스터(M1)의 게이트에 출력하고; 클록 신호(CLK)가 제1 레벨 신호이고 풀 업 선택 신호가 제2 레벨 신호일 때 제1 레벨 신호를 제1 트랜지스터(M1)의 게이트에 출력하지 않는다. 풀 업 선택 신호는 이전 단의 시프트 레지스터 유닛의 출력 단자로부터 출력되는 신호이다. 시프트 레지스터 유닛이 제n 단의 시프트 레지스터 유닛일 때, 시프트 레지스터 유닛에 의해 수신되는 풀 업 선택 신호는 제(n-1) 단의 시프트 레지스터 유닛으로부터 출력되는 신호(OUT(n-1))이다.
제1 풀 다운 모듈(22)은 클록 신호(CLK)가 제1 레벨 신호이고 제1 풀 다운 선택 신호가 제1 레벨 신호일 때 제1 트랜지스터(M1)의 게이트 및 제2 레벨 신호 입력 단자(23)를 연결하도록 구성된다. 제1 풀 다운 선택 신호는 그것에 대해 2단 후의 시프트 레지스터 유닛의 출력 단자로부터 출력되는 신호이다. 시프트 레지스터 유닛이 제n 단의 시프트 레지스터 유닛일 때, 시프트 레지스터 유닛에 의해 수신되는 제1 풀 다운 선택 신호는 제(n+2) 단의 시프트 레지스터 유닛으로부터 출력되는 신호(OUT(n+2))이다.
제1 트랜지스터(M1)는 제1 트랜지스터(M1)의 게이트에서의 신호가 제1 레벨 신호일 때 수신된 클록 신호(CLK)를 제1 트랜지스터(M1)의 제2 전극(즉, 시프트 레지스터 유닛의 출력 단자)으로부터 출력하고; 제1 트랜지스터(M1)의 게이트에서의 신호가 제2 레벨 신호일 때 수신된 클록 신호(CLK)를 제1 트랜지스터(M1)의 제2 전극(즉, 시프트 레지스터 유닛의 출력 단자)으로부터 출력하지 않는다.
현재 단의 시프트 레지스터 유닛이 제n 단의 시프트 레지스터 유닛일 때, 이전 단의 시프트 레지스터 유닛으로부터 출력되는 신호(OUT(n-1))는 제1 레벨 신호이며, 즉 제n 단의 시프트 레지스터 유닛 내의 제1 트랜지스터(M1)의 게이트는 제1 레벨 신호인 풀 업 선택 신호를 수신할 시에 턴 온되고, 그 다음에 제n 단의 시프트 레지스터 유닛과 연결된 게이트 라인이 활성화되어, 제n 단의 시프트 레지스터 유닛 내의 제1 트랜지스터(M1)는 제2 레벨 신호인 수신된 클록 신호(CLK)를 제n 단의 시프트 레지스터 유닛과 연결된 게이트 라인에 출력하고, 따라서 게이트 라인에서의 레벨은 제2 레벨이다. 제(n-1) 단의 시프트 레지스터 유닛으로부터 출력되는 신호(OUT(n-1))가 제2 레벨 신호일 때, 제n 단의 시프트 레지스터 유닛 내의 제1 트랜지스터(M1)의 게이트는 제1 레벨 신호를 더 이상 수신하지 않으며, 시프트 트랜지스터(M1)의 게이트에서의 신호는 제1 커패시터(C1)의 전하 저장 기능으로 인해 제1 레벨 신호이도록 유지되어, 제n 단의 시프트 레지스터 유닛 내의 제1 트랜지스터(M1)는 제1 레벨 신호인 수신된 클록 신호(CLK)를 제n 단의 시프트 레지스터 유닛과 연결된 게이트 라인에 출력하고, 따라서 게이트 라인에서의 레벨이 제1 레벨이며, 그것에 의해 제n 단의 시프트 레지스터 유닛 내의 제1 트랜지스터(M1)가 게이트 라인에서의 레벨을 제2 레벨로부터 제1 레벨로 변경하는 기능을 달성한다.
한편, 제n 단의 시프트 레지스터 유닛으로부터 출력되는 신호(OUT(n))가 또한 제(n+1) 단의 시프트 레지스터 유닛에 의해 수신되는 풀 업 선택 신호로 사용되므로, 제n 단의 시프트 레지스터 유닛으로부터 출력되는 신호(OUT(n))가 제1 레벨 신호일 때, 제(n+1) 단의 시프트 레지스터 유닛에 의해 수신되는 풀 업 선택 신호는 제1 레벨 신호이다. 제(n+1) 단의 시프트 레지스터 유닛은 제n 단의 시프트 레지스터 유닛 전의 것과 동일한 동작 원리에 따라 동작하며, 즉 제(n+1) 단의 시프트 레지스터 유닛은 그 자체에 의해 수신되는 클록 신호(CLK)를 출력하며, 특히 처음에 제2 레벨 신호를 출력하고 그 다음에 제1 레벨 신호를 출력한다. 2개의 인접 단의 시프트 레지스터 유닛들 중 하나에 의해 수신되는 클록 신호의 레벨은 2개의 인접 단의 시프트 레지스터 유닛들 중 다른 것에 의해 수신되는 클록 신호의 레벨과 반대이므로, 제n 단의 시프트 레지스터 유닛 내의 제1 트랜지스터(M1)의 제1 전극에서 수신되는 클록 신호(CLK)는 제(n+1) 단의 시프트 레지스터가 제1 레벨 신호를 출력할 때 제2 레벨 신호이다. 이 때, 제n 단의 시프트 레지스터 유닛 내의 제1 트랜지스터(M1)의 게이트에서의 신호는 여전히 제1 커패시터(C1)의 전하 저장 기능으로 인해 제1 레벨 신호이며, 즉 제n 단의 시프트 레지스터 유닛 내의 제1 트랜지스터(M1)는 턴 온되고, 전도성 경로는 제n 단의 시프트 레지스터 유닛의 제1 전극과 제2 전극 사이에 구축된다. 제n 단의 시프트 레지스터 유닛 내의 제1 트랜지스터(M1)의 제2 전극(즉, 제n 단의 시프트 레지스터 유닛의 출력 단자)과 연결된 게이트 라인에서의 레벨이 이전에 제1 레벨이므로, 턴 온되도록 유지되는 제1 트랜지스터(M1)는 제n 단의 시프트 레지스터 유닛과 연결된 게이트 라인에서의 레벨을 제1 레벨로부터 제2 레벨로 변경하며, 그것에 의해 제n 단의 시프트 레지스터 유닛 내의 제1 트랜지스터(M1)가 제n 단의 시프트 레지스터 유닛과 연결된 게이트 라인에서의 레벨을 풀 업하거나 풀 다운하는 기능을 달성한다.
제n 단의 시프트 레지스터 유닛 2단 후의 시프트 레지스터 유닛(즉, 제(n+2) 단의 시프트 레지스터 유닛)에 의해 수신되는 풀 업 선택 신호, 즉 제(n+1) 단의 시프트 레지스터로부터 출력되는 신호가 제1 레벨 신호일 때, 제(n+2) 단의 시프트 레지스터 유닛은 제n 단의 시프트 레지스터 유닛 전의 것과 동일한 동작 원리에 따라 동작하며, 즉 제(n+2) 단의 시프트 레지스터 유닛은 그 자체에 의해 수신되는 클록 신호(CLK)를 출력하며, 특히 처음에 제2 레벨 신호를 출력하고 그 다음에 제1 레벨 신호를 출력한다. 2개의 인접 단의 시프트 레지스터 유닛들 중 하나에 의해 수신되는 클록 신호의 레벨은 2개의 인접 단의 시프트 레지스터 유닛들 중 다른 것에 의해 수신되는 클록 신호의 레벨과 반대이므로, 제n 단의 시프트 레지스터 유닛에서 수신되는 클록 신호는 제(n+2) 단의 시프트 레지스터에서 수신되는 것과 동일하다. 제n 단의 시프트 레지스터 유닛에서 수신되는 클록 신호는 제(n+2) 단의 시프트 레지스터가 제1 레벨 신호를 출력할 때 제1 레벨 신호이다. 이 때, 제n 단의 시프트 레지스터 유닛 내의 제1 트랜지스터(M1)는 수신된 클록 신호를 제n 단의 시프트 레지스터 유닛의 출력 단자를 통해 더 이상 출력하지 않아서, 제n 단의 시프트 레지스터 유닛과 연결된 게이트 라인은 더 이상 활성화되지 않으며, 그것에 의해 시프트 레지스터 유닛들과 연결된 게이트 라인들이 각각 순차적으로 활성화되는 기능을 달성한다. 제n 단의 시프트 레지스터 유닛은 그 안의 제1 트랜지스터(M1)가 공지된 시프트 레지스터 유닛과 비교하여, 제n 단의 시프트 레지스터 유닛과 연결된 게이트 라인에서의 레벨을 증가시키거나 감소시키는 기능을 달성할 수 있으므로, 게이트 라인을 충전하고 방전하기 위해 사용되는 트랜지스터들의 수가 감소되며, 시프트 레지스터 유닛의 크기가 감소되고, 시프트 레지스터 유닛을 제조하는데 사용되는 재료가 절약되고, 시프트 레지스터 유닛을 제조하는 비용 및 시프트 레지스터 유닛을 포함하는 디스플레이 장치를 제조하는 비용이 감소된다.
더욱이, 도 3에 도시된 바와 같이, 본 발명의 실시예들에 제공된 시프트 레지스터 유닛은 제1 트랜지스터(M1)의 게이트 및 제2 전극과 연결된 제2 풀 다운 모듈(24)을 더 포함한다. 제2 풀 다운 모듈(24)은 제1 트랜지스터(M1)의 게이트에서의 신호가 제2 레벨 신호이며, 클록 신호(CLK)가 제1 레벨 신호이고 클록 차단 신호(CLKB)가 제2 레벨 신호일 때 제1 트랜지스터(M1)의 게이트 및 제2 전극이 제2 레벨 신호 입력 단자(23)와 연결되게 제어하도록 구성되며; 제1 트랜지스터(M1)의 게이트에서의 신호가 제2 레벨 신호이며, 클록 신호(CLK)가 제2 레벨 신호이고 클록 차단 신호(CLKB)가 제1 레벨 신호일 때 제1 트랜지스터(M1)의 게이트 및 제2 전극이 제2 레벨 신호 입력 단자(23)로부터 연결해제되게 제어하도록 구성되고; 제1 트랜지스터(M1)의 게이트에서의 신호가 제1 레벨 신호일 때 제1 트랜지스터(M1)의 게이트 및 제2 전극이 제2 레벨 신호 입력 단자(23)로부터 연결해제되게 제어하도록 구성된다.
더욱이, 도 3에 도시된 바와 같이, 본 발명의 실시예들에 제공된 시프트 레지스터 유닛은 제1 트랜지스터(M1)의 게이트 및 제2 전극과 연결된 제3 풀 다운 모듈(25)을 더 포함한다. 제3 풀 다운 모듈(25)은 풀 업 선택 신호가 제1 레벨 신호이거나, 제2 풀 다운 선택 신호가 제1 레벨 신호이거나 클록 차단 신호(CLKB)가 제2 레벨 신호일 때 제1 트랜지스터(M1)의 게이트 및 제2 전극이 제2 레벨 신호 입력 단자(23)로부터 연결해제되게 제어하도록 구성되며; 풀 업 선택 신호, 제1 풀 다운 선택 신호 및 제2 풀 다운 선택 신호가 모두 제2 레벨 신호이고 클록 신호(CLK)가 제2 레벨 신호이고 클록 차단 신호(CLKB)가 제1 레벨 신호일 때 제1 트랜지스터(M1)의 게이트 및 제2 전극이 제2 레벨 신호 입력 단자(23)와 연결되게 제어하도록 구성된다. 제2 풀 다운 선택 신호는 현재 단의 시프트 레지스터 유닛에 후속하는 단의 시프트 레지스터 유닛의 출력 단자로부터 출력되는 신호이다.
본 발명의 실시예들에 제공된 시프트 레지스터 유닛이 제n 단의 시프트 레지스터 유닛일 때, 본 발명의 실시예들에 제공된 시프트 레지스터 유닛에 의해 수신되는 풀 업 선택 신호는 제(n-1) 단의 시프트 레지스터 유닛으로부터 출력되는 신호이며, 본 발명의 실시예들에 제공된 시프트 레지스터 유닛에 의해 수신되는 제1 풀 다운 선택 신호는 제(n+2) 단의 시프트 레지스터 유닛으로부터 출력되는 신호이고, 본 발명의 실시예들에 제공된 시프트 레지스터 유닛에 의해 수신되는 제2 풀 다운 선택 신호는 제(n+1) 단의 시프트 레지스터 유닛으로부터 출력되는 신호이다.
본 발명의 실시예들에 제공된 시프트 레지스터 유닛은 제2 풀 다운 모듈만을 포함할 수 있고, 제3 풀 다운 모듈만을 포함할 수도 있다. 선택적으로, 본 발명의 실시예들에 제공된 시프트 레지스터 유닛은 제2 풀 다운 모듈 및 제3 풀 다운 모듈 둘 다를 포함하여, 본 발명의 실시예들에 제공된 시프트 레지스터 유닛과 연결되는 게이트 라인이 활성화되지 않는 기간 동안, 제2 풀 다운 모듈은 본 발명의 실시예들에 제공된 시프트 레지스터 유닛에 의해 수신되는 클록 신호 및 클록 차단 신호가 각각 제1 레벨 신호 및 제2 레벨 신호일 때 본 발명의 실시예들에 제공된 시프트 레지스터 유닛 내의 제1 트랜지스터(M1)의 게이트 및 시프트 레지스터 유닛의 출력 단자가 제2 레벨 신호 입력 단자와 연결되게 할 수 있고; 제3 풀 다운 모듈은 본 발명의 실시예들에 제공된 시프트 레지스터 유닛에 의해 수신되는 클록 신호 및 클록 차단 신호가 각각 제2 레벨 신호 및 제1 레벨 신호일 때 본 발명의 실시예들에 제공된 시프트 레지스터 유닛 내의 제1 트랜지스터(M1)의 게이트 및 시프트 레지스터 유닛의 출력 단자가 제2 레벨 신호 입력 단자와 연결되게 할 수 있다. 그러한 방식으로, 본 발명의 실시예들에 제공된 시프트 레지스터 유닛과 연결되는 게이트 라인이 활성화되지 않는 기간 동안, 클록 신호에 의해 생성되는 결합 잡음은 제2 레벨 신호 입력 단자를 통해 방출될 수 있고 시프트 레지스터 유닛과 연결된 게이트 라인에 출력될 수 없으며, 따라서 시프트 레지스터 유닛의 출력 단자가 안정 전압 신호를 출력하는 것을 보장한다.
한편, 제2 풀 다운 모듈 및 제3 풀 다운 모듈은 본 발명의 실시예들에 제공된 시프트 레지스터 유닛 내의 제1 트랜지스터(M1)의 게이트 및 시프트 레지스터 유닛의 출력 단자가 제2 레벨 신호 입력 단자와 교대로 연결되게 하므로, 제2 풀 다운 모듈 및 제3 풀 다운 모듈 내의 트랜지스터들이 장기간 턴 온되도록 유지될 때 야기되는 제2 풀 다운 모듈 및 제3 풀 다운 모듈 내의 트랜지스터들의 임계 전압들의 드리프트들의 문제가 제거될 수 있으며, 따라서 시프트 레지스터 유닛의 수명을 연장시킨다.
게다가, 제2 풀 다운 모듈 및 제3 풀 다운 모듈은 시프트 레지스터 유닛과 연결된 게이트 라인을 충전 및 방전할 수 없으므로, 제2 풀 다운 모듈 및 제3 풀 다운 모듈은 작은 크기로 제조될 수 있어, 본 발명의 실시예들에 제공된 제2 풀 다운 모듈 및 제3 풀 다운 모듈을 포함하는 시프트 레지스터 유닛은 그것에 각각 연결된 게이트 라인에서의 전압을 증가시키고 감소시키기 위해 2개의 트랜지스터를 채택하는 시프트 레지스터 유닛, 예를 들어 도 1에 도시된 바와 같은 시프트 레지스터 유닛보다 더 작은 크기를 갖는다.
더욱이, 도 4에 도시된 바와 같이, 본 발명의 실시예들에 제공된 시프트 레지스터 유닛 내의 제2 풀 다운 모듈은 제1 풀 다운 구동 유닛(241) 및 제1 풀 다운 유닛(242)을 포함한다. 제1 풀 다운 구동 유닛(241) 및 제1 풀 다운 유닛(242)이 서로 연결되는 연결점은 제1 풀 다운 노드(PD1)로서의 기능을 한다.
제1 풀 다운 구동 유닛(241)은 제1 트랜지스터(M1)의 게이트에서의 신호가 제1 레벨 신호일 때 제1 풀 다운 노드(PD1)에서의 신호를 제2 레벨 신호가 되게 제어하도록 구성되며; 제1 트랜지스터(M1)의 게이트에서의 신호가 제2 레벨 신호이며, 클록 신호(CLK)가 제1 레벨 신호이고 클록 차단 신호(CLKB)가 제2 레벨 신호일 때 제1 풀 다운 노드(PD1)에서의 신호를 제1 레벨 신호가 되게 제어하도록 구성되고; 제1 트랜지스터(M1)의 게이트에서의 신호가 제2 레벨 신호이며, 클록 신호(CLK)가 제2 레벨 신호이고 클록 차단 신호(CLKB)가 제1 레벨 신호일 때 제1 풀 다운 노드(PD1)에서의 신호를 제2 레벨 신호가 되게 제어하도록 구성된다.
제1 풀 다운 유닛(242)은 제1 풀 다운 노드(PD1)에서의 신호가 제1 레벨 신호일 때 제1 트랜지스터(M1)의 게이트 및 제2 전극이 제2 레벨 신호 입력 단자(23)와 연결되게 제어하도록 구성되고; 제1 풀 다운 노드(PD1)에서의 신호가 제2 레벨 신호일 때 제1 트랜지스터(M1)의 게이트 및 제2 전극이 제2 레벨 신호 입력 단자(23)로부터 연결해제되게 제어하도록 구성된다.
더욱이, 도 4에 도시된 바와 같이, 본 발명의 실시예들에 제공된 시프트 레지스터 유닛 내의 제3 풀 다운 모듈은 제2 풀 다운 구동 유닛(251) 및 제2 풀 다운 유닛(252)을 포함한다. 제2 풀 다운 구동 유닛(251) 및 제2 풀 다운 유닛(252)이 서로 연결되는 연결점은 제2 풀 다운 노드(PD2)로서의 기능을 한다.
제2 풀 다운 구동 유닛(251)은 풀 업 선택 신호가 제1 레벨 신호이거나, 제2 풀 다운 선택 신호가 제1 레벨 신호이거나 클록 차단 신호(CLKB)가 제2 레벨 신호일 때 제2 풀 다운 노드(PD2)에서의 신호를 제2 레벨 신호가 되게 제어하도록 구성되고; 풀 업 선택 신호, 제1 풀 다운 선택 신호 및 제2 풀 다운 선택 신호가 모두 제2 레벨 신호이고 클록 신호(CLK)가 제2 레벨 신호이고 클록 차단 신호(CLKB)가 제1 레벨 신호일 때 제2 풀 다운 노드(PD2)에서의 신호를 제1 레벨 신호가 되게 제어하도록 구성된다.
제2 풀 다운 유닛(252)은 제2 풀 다운 노드(PD2)에서의 신호가 제1 레벨 신호일 때 제1 트랜지스터(M1)의 게이트 및 제2 전극이 제2 레벨 신호 입력 단자(23)와 연결되게 제어하도록 구성되고; 제2 풀 다운 노드(PD2)에서의 신호가 제2 레벨 신호일 때 제1 트랜지스터(M1)의 게이트 및 제2 전극이 제2 레벨 신호 입력 단자(23)로부터 연결해제되게 제어하도록 구성된다.
더욱이, 도 5에 도시된 바와 같이, 본 발명의 실시예들에 제공된 시프트 레지스터 유닛 내의 제1 풀 다운 구동 유닛은 제2 트랜지스터(M2), 제3 트랜지스터(M3) 및 제4 트랜지스터(M4)를 포함한다. 제2 트랜지스터(M2)는 클록 신호(CLK)를 수신하도록 구성된 제1 전극, 클록 신호(CLK)를 수신하도록 구성된 게이트, 및 제1 풀 다운 노드(PD1)와 연결된 제2 전극을 갖는다. 제3 트랜지스터(M3)는 클록 신호(CLK)를 수신하도록 구성된 제1 전극, 클록 차단 신호(CLKB)를 수신하도록 구성된 게이트, 및 제1 풀 다운 노드(PD1)와 연결된 제2 전극을 갖는다. 제4 트랜지스터(M4)는 제1 풀 다운 노드(PD1)와 연결된 제1 전극, 제1 트랜지스터(M1)의 게이트(즉, 풀 업 노드(PU))와 연결된 게이트, 및 제2 레벨 신호 입력 단자(23)와 연결된 제2 전극을 갖는다.
제2 트랜지스터(M2)는 클록 신호(CLK)가 제1 레벨 신호일 때 턴 온되도록 구성되고 클록 신호(CLK)가 제2 레벨 신호일 때 턴 오프되도록 구성된다. 제3 트랜지스터(M3)는 클록 차단 신호(CLKB)가 제1 레벨 신호일 때 턴 온되도록 구성되고 클록 차단 신호(CLKB)가 제2 레벨 신호일 때 턴 오프되도록 구성된다. 제4 트랜지스터(M4)는 제1 트랜지스터(M1)의 게이트에서의 신호가 제1 레벨 신호일 때 제1 풀 다운 노드(PD1) 및 제2 레벨 신호 입력 단자(23)가 서로 연결되게 제어하도록 구성되고; 제1 트랜지스터(M1)의 게이트에서의 신호가 제2 레벨 신호일 때 제1 풀 다운 노드(PD1) 및 제2 레벨 신호 입력 단자(23)가 서로 연결해제되게 제어하도록 구성된다.
더욱이, 도 6에 도시된 바와 같이, 본 발명의 실시예들에 제공된 시프트 레지스터 유닛 내의 제1 풀 다운 유닛은 제5 트랜지스터(M5) 및 제6 트랜지스터(M6)를 포함한다. 제5 트랜지스터(M5)는 제1 트랜지스터(M1)의 게이트와 연결된 제1 전극, 제1 풀 다운 노드(PD1)와 연결된 게이트, 및 제2 레벨 신호 입력 단자(23)와 연결된 제2 전극을 갖는다. 제6 트랜지스터(M6)는 제1 트랜지스터(M1)의 제2 전극(즉, 시프트 레지스터 유닛의 출력 단자)과 연결된 제1 전극, 제1 풀 다운 노드(PD1)와 연결된 게이트, 및 제2 레벨 신호 입력 단자(23)와 연결된 제2 전극을 갖는다.
제5 트랜지스터(M5)는 제1 트랜지스터(M1)의 게이트 및 제2 레벨 신호 입력 단자(23)가 서로 연결되게 하기 위해 제1 풀 다운 노드(PD1)에서의 신호가 제1 레벨 신호일 때 턴 온되도록 구성되고; 제1 트랜지스터(M1)의 게이트 및 제2 레벨 신호 입력 단자(23)가 서로 연결해제되게 하기 위해 제1 풀 다운 노드(PD1)에서의 신호가 제2 레벨 신호일 때 턴 오프되도록 구성된다. 제5 트랜지스터(M6)는 제1 트랜지스터(M1)의 제2 전극 및 제2 레벨 신호 입력 단자(23)가 서로 연결되게 하기 위해 제1 풀 다운 노드(PD1)에서의 신호가 제1 레벨 신호일 때 턴 온되도록 구성되고; 제1 트랜지스터(M1)의 제2 전극 및 제2 레벨 신호 입력 단자(23)가 서로 연결해제되게 하기 위해 제1 풀 다운 노드(PD1)에서의 신호가 제2 레벨 신호일 때 턴 오프되도록 구성된다.
더욱이, 도 7에 도시된 바와 같이, 본 발명의 실시예들에 제공된 시프트 레지스터 유닛 내의 제2 풀 다운 구동 유닛은 제7 트랜지스터(M7), 제8 트랜지스터(M8), 제9 트랜지스터(M9), 제10 트랜지스터(M10), 제11 트랜지스터(M11) 및 제12 트랜지스터(M12)를 포함한다.
제7 트랜지스터(M7)는 클록 차단 신호(CLKB)를 수신하도록 구성된 제1 전극, 클록 신호(CLK)를 수신하도록 구성된 게이트, 및 제2 풀 다운 노드(PD2)와 연결된 제2 전극을 갖는다. 제8 트랜지스터(M8)는 클록 차단 신호(CLKB)를 수신하도록 구성된 제1 전극, 클록 차단 신호(CLKB)를 수신하도록 구성된 게이트, 및 제2 풀 다운 노드(PD2)와 연결된 제2 전극을 갖는다. 제9 트랜지스터(M9)는 풀 업 선택 신호를 수신하도록 구성된 제1 전극, 풀 업 선택 신호를 수신하도록 구성된 게이트, 및 제12 트랜지스터(M12)의 게이트와 연결된 제2 전극을 갖는다. 제10 트랜지스터(M10)는 제2 풀 다운 선택 신호를 수신하도록 구성된 제1 전극, 제2 풀 다운 선택 신호를 수신하도록 구성된 게이트, 및 제12 트랜지스터(M12)의 게이트와 연결된 제2 전극을 갖는다. 제11 트랜지스터(M11)는 제12 트랜지스터(M12)의 게이트와 연결된 제1 전극, 제1 풀 다운 선택 신호를 수신하도록 구성된 게이트, 및 제2 레벨 신호 입력 단자(23)와 연결된 제2 전극을 갖는다. 제12 트랜지스터(M12)는 제2 풀 다운 노드(PD2)와 연결된 제1 전극, 및 제2 레벨 신호 입력 단자(23)와 연결된 제2 전극을 갖는다.
제7 트랜지스터(M7)는 클록 신호(CLK)가 제1 레벨 신호일 때 턴 온되도록 구성되고 클록 신호(CLK)가 제2 레벨 신호일 때 턴 오프되도록 구성된다. 제8 트랜지스터(M8)는 클록 차단 신호(CLKB)가 제1 레벨 신호일 때 턴 온되도록 구성되고 클록 차단 신호(CLKB)가 제2 레벨 신호일 때 턴 오프되도록 구성된다. 제9 트랜지스터(M9)는 제12 트랜지스터(M12)의 게이트에서의 신호가 제1 레벨 신호가 되게 하기 위해 풀 업 선택 신호가 제1 레벨 신호일 때 턴 온되도록 구성되고, 풀 업 선택 신호가 제2 레벨 신호일 때 턴 오프되도록 구성된다. 제10 트랜지스터(M10)는 제12 트랜지스터(M12)의 게이트에서의 신호가 제1 레벨 신호가 되게 하기 위해 제2 풀 다운 선택 신호가 제1 레벨 신호일 때 턴 온되도록 구성되고; 제2 풀 다운 선택 신호가 제2 레벨 신호일 때 턴 오프되도록 구성된다. 제11 트랜지스터(M11)는 제12 트랜지스터(M12)의 게이트 및 제2 레벨 신호 입력 단자가 서로 연결되게 하기 위해 제1 풀 다운 선택 신호가 제1 레벨 신호일 때 턴 온되도록 구성되고; 제12 트랜지스터(M12)의 게이트 및 제2 레벨 신호 입력 단자가 서로 연결해제되게 하기 위해 제1 풀 다운 선택 신호가 제2 레벨 신호일 때 턴 오프되도록 구성된다. 제12 트랜지스터(M12)는 제12 트랜지스터(M12)의 게이트에서의 신호가 제1 레벨 신호일 때 제2 풀 다운 노드(PD2) 및 제2 레벨 신호 입력 단자(23)가 서로 연결되게 하도록 구성되고; 제12 트랜지스터(M12)의 게이트에서의 신호가 제2 레벨 신호일 때 제2 풀 다운 노드(PD2) 및 제2 레벨 신호 입력 단자(23)가 서로 연결해제되게 하도록 구성된다.
더욱이, 도 8에 도시된 바와 같이, 본 발명의 실시예들에 제공된 시프트 레지스터 유닛 내의 제2 풀 다운 유닛은 제13 트랜지스터(M13) 및 제14 트랜지스터(M14)를 포함한다. 제13 트랜지스터(M13)는 제1 트랜지스터(M1)의 게이트(즉, 풀 업 노드(PU))와 연결된 제1 전극, 제2 풀 다운 노드(PD2)와 연결된 게이트, 및 제2 레벨 신호 입력 단자(23)와 연결된 제2 전극을 갖는다. 제14 트랜지스터(M14)는 제1 트랜지스터(M1)의 제2 전극(즉, 시프트 레지스터 유닛의 출력 단자)과 연결된 제1 전극, 제2 풀 다운 노드(PD2)와 연결된 게이트, 및 제2 레벨 신호 입력 단자(23)와 연결된 제2 전극을 갖는다.
제13 트랜지스터(M13)는 제1 트랜지스터(M1)의 게이트 및 제2 레벨 신호 입력 단자(23)가 서로 연결되게 하기 위해 제2 풀 다운 노드(PD2)에서의 신호가 제1 레벨 신호일 때 턴 온되도록 구성되고; 제1 트랜지스터(M1)의 게이트 및 제2 레벨 신호 입력 단자(23)가 서로 연결해제되게 하기 위해 제2 풀 다운 노드(PD2)에서의 신호가 제2 레벨 신호일 때 턴 오프되도록 구성된다. 제14 트랜지스터(M14)는 제1 트랜지스터(M1)의 제2 전극 및 제2 레벨 신호 입력 단자(23)가 서로 연결되게 하기 위해 제2 풀 다운 노드(PD2)에서의 신호가 제1 레벨 신호일 때 턴 온되도록 구성되고; 제1 트랜지스터(M1)의 제2 전극 및 제2 레벨 신호 입력 단자(23)가 서로 연결해제되게 하기 위해 제2 풀 다운 노드(PD2)에서의 신호가 제2 레벨 신호일 때 턴 오프되도록 구성된다.
더욱이, 도 9에 도시된 바와 같이, 본 발명의 실시예들에 제공된 시프트 레지스터 유닛 내의 풀 업 모듈은 제15 트랜지스터(M15)를 포함한다. 제15 트랜지스터(M15)는 풀 업 선택 신호를 수신하도록 구성된 제1 전극, 풀 업 선택 신호를 수신하도록 구성된 게이트, 및 제1 트랜지스터(M1)의 게이트에 연결된 제2 전극을 갖는다. 제15 트랜지스터(M15)는 제1 트랜지스터(M1)의 게이트에서의 신호가 제1 레벨 신호가 되게 하기 위해 풀 업 선택 신호가 제1 레벨 신호일 때 턴 온되도록 구성되고; 풀 업 선택 신호가 제2 레벨 신호일 때 턴 오프되도록 구성된다.
더욱이, 도 9에 도시된 바와 같이, 본 발명의 실시예들에 제공된 시프트 레지스터 유닛 내의 제1 풀 다운 모듈은 제16 트랜지스터(M16)를 포함한다. 제16 트랜지스터(M16)는 제1 트랜지스터(M1)의 게이트에 연결된 제1 전극, 제1 풀 다운 선택 신호를 수신하도록 구성된 게이트, 및 제2 레벨 신호 입력 단자(23)(즉, 풀 업 노드(PU))에 연결된 제2 전극을 갖는다. 제16 트랜지스터(M16)는 제1 트랜지스터(M1)의 게이트 및 제2 레벨 신호 입력 단자가 서로 연결되게 하기 위해 제1 풀 다운 선택 신호가 제1 레벨 신호일 때 턴 온되도록 구성되고; 제1 풀 다운 선택 신호가 제2 레벨 신호일 때 턴 오프되도록 구성된다.
더욱이, 도 10에 도시된 바와 같이, 본 발명의 실시예들에 제공된 시프트 레지스터 유닛은 제17 트랜지스터(M17)를 더 포함한다. 제17 트랜지스터(M17)는 제1 트랜지스터(M1)의 제2 전극(즉, 시프트 레지스터 유닛의 출력 단자)에 연결된 제1 전극, 제2 풀 다운 선택 신호를 수신하도록 구성된 게이트, 및 제2 레벨 신호 입력 단자(23)에 연결된 제2 전극을 갖는다. 제17 트랜지스터(M17)는 제1 트랜지스터(M1)의 제2 전극(즉, 시프트 레지스터 유닛의 출력 단자) 및 제2 레벨 신호 입력 단자가 서로 연결되게 하기 위해 제2 풀 다운 선택 신호가 제1 레벨 신호일 때 턴 온되도록 구성되며, 따라서 제1 트랜지스터(M1)와 협력하여 시프트 레지스터 유닛에 연결된 게이트 라인에서의 레벨을 제1 레벨로부터 제2 레벨로 변경하고; 제2 풀 다운 선택 신호가 제2 레벨 신호일 때 턴 오프되도록 구성된다.
액정 디스플레이 분야 또는 유기 발광 다이오드 분야에서의 트랜지스터에 대해, 드레인 및 소스는 분명히 구별되지 않으며, 따라서 본 발명의 실시예들에 언급된 바와 같은 트랜지스터의 제1 전극은 트랜지스터의 소스(또는 드레인)일 수 있고, 본 발명의 실시예들에 언급된 바와 같은 트랜지스터의 제2 전극은 트랜지스터의 드레인(또는 소스)일 수 있다. 트랜지스터의 드레인은 트랜지스터의 소스가 제1 전극으로 지칭되는 경우에 제2 전극으로 지칭되며; 트랜지스터의 소스는 트랜지스터의 드레인이 제1 전극으로 지칭되는 경우에 제2 전극으로 지칭된다.
본 발명의 실시예들에 언급된 바와 같은 트랜지스터들이 N 형 트랜지스터들인 경우에, 제1 레벨 신호는 하이 레벨 신호이며, 제2 레벨 신호는 로우 레벨 신호이고, 제2 레벨 신호 입력 단자는 로우 레벨 신호 입력 단자이다. 본 발명의 실시예들에 언급된 바와 같은 트랜지스터들이 P 형 트랜지스터들인 경우에, 제1 레벨 신호는 로우 레벨 신호이며, 제2 레벨 신호는 하이 레벨 신호이고, 제2 레벨 신호 입력 단자는 하이 레벨 신호 입력 단자이다.
본 발명의 실시예들에 제공된 시프트 레지스터 유닛을 더 설명하기 위해, 본 발명의 실시예들에 제공된 시프트 레지스터 유닛의 동작 원리는 본 발명의 실시예들에 언급된 바와 같은 트랜지스터들이 일 예로서 N 형 트랜지스터들인 경우를 예로 들고 도 11에 도시된 타이밍도를 참조함으로써 설명될 것이다. 이러한 상황에서, 제1 레벨 신호는 하이 레벨 신호이며, 제2 레벨 신호는 로우 레벨 신호이고, 제2 레벨 신호 입력 단자는 로우 레벨 신호 입력 단자이다.
도 11에 도시된 바와 같이, 본 발명의 실시예들에 제공된 시프트 레지스터 유닛(도 9 및 도 10)이 6개의 위상을 포함하는 동작 타이밍을 가질 때, 제n 단의 시프트 레지스터 유닛을 예로 든다. 그러한 상황에서, 풀 업 선택 신호는 제(n-1) 단의 시프트 레지스터 유닛으로부터 출력되는 신호(OUT(n-1))이며, 제1 풀 다운 선택 신호는 제(n+2) 단의 시프트 레지스터 유닛으로부터 출력되는 신호(OUT(n+2))이고, 제2 풀 다운 선택 신호는 제(n+1) 단의 시프트 레지스터 유닛으로부터 출력되는 신호 OUT(n+1)이다.
제1 위상 동안, 클록 신호(CLK)는 로우 레벨 신호이며, 클록 차단 신호(CLKB)는 하이 레벨 신호이고, 풀 업 선택 신호는 하이 레벨 신호이어서 제15 트랜지스터(M15)는 턴 온되고, 제1 풀 다운 선택 신호는 로우 레벨 신호이어서 제16 트랜지스터(M16)는 턴 오프된다. 한편, 제4 트랜지스터(M4)는 풀 업 노드(PU)에서의 신호가 하이 레벨 신호이므로 턴 온되어, 제1 풀 다운 노드(PD1) 및 제2 레벨 신호 입력 단자(23)(즉, 로우 레벨 신호 입력 단자)는 서로 연결된다. 제5 트랜지스터(M5) 및 제6 트랜지스터(M6)는 제1 풀 다운 노드(PD1)에서의 신호가 로우 레벨 신호이므로 둘 다 턴 오프된다. 제9 트랜지스터(M9)는 풀 업 선택 신호가 하이 레벨 신호이므로 턴 온되어, 제12 트랜지스터(M12)의 게이트에서의 신호는 하이 레벨 신호이며, 제12 트랜지스터(M12)는 턴 온되고, 따라서 제2 풀 다운 노드(PD2) 및 제2 레벨 신호 입력 단자(23)(즉, 로우 레벨 신호 입력 단자)는 서로 연결된다. 제13 트랜지스터(M13) 및 제14 트랜지스터(M14)는 제2 풀 다운 노드(PD2)에서의 신호가 로우 레벨 신호이므로 둘 다 턴 오프된다. 따라서, 제1 트랜지스터(M1)의 게이트 및 시프트 레지스터 유닛의 출력 단자는 로우 레벨 신호 입력 단자로부터 둘 다 연결해제되며, 제1 트랜지스터(M1)의 게이트(즉, 풀 업 노드(PU))에서의 신호는 하이 레벨 신호이고 따라서 제1 트랜지스터(M1)는 턴 온되고, 제n 단의 시프트 레지스터 유닛으로부터 출력되는 신호(OUT(n))는 로우 레벨 신호이어서, 시프트 레지스터 유닛에 연결된 게이트 라인에서의 레벨은 로우 레벨이다.
제2 위상 동안, 클록 신호(CLK)는 하이 레벨 신호이며, 클록 차단 신호(CLKB)는 로우 레벨 신호이고, 풀 업 선택 신호는 로우 레벨 신호이어서 제15 트랜지스터(M15)는 턴 오프되고, 제1 풀 다운 선택 신호는 하이 레벨 신호이어서 제16 트랜지스터(M16)는 턴 온된다. 제1 커패시터(C1)의 전하 저장 기능으로 인해, 풀 업 노드(PU)에서의 신호는 여전히 하이 레벨 신호이고 따라서 제4 트랜지스터(M4)는 턴 온되어, 제1 풀 다운 노드(PD1) 및 로우 레벨 신호 입력 단자는 서로 연결된다. 제5 트랜지스터(M5) 및 제6 트랜지스터(M6)는 제1 풀 다운 노드(PD1)에서의 신호가 로우 레벨 신호이므로 둘 다 턴 오프된다. 제7 트랜지스터(M7)는 클록 신호(CLK)가 하이 레벨 신호이므로 턴 온되어, 제2 풀 다운 노드(PD2)에서의 신호는 로우 레벨 신호이고 따라서 제13 트랜지스터(M13) 및 제14 트랜지스터(M14)는 둘 다 턴 오프된다. 따라서, 제1 트랜지스터(M1)의 게이트 및 시프트 레지스터 유닛의 출력 단자는 로우 레벨 신호 입력 단자로부터 둘 다 연결해제되며, 제1 트랜지스터(M1)의 게이트(즉, 풀 업 노드(PU))에서의 신호는 하이 레벨 신호이고 따라서 제1 트랜지스터(M1)는 턴 온되고, 제n 단의 시프트 레지스터 유닛으로부터 출력되는 신호(OUT(n))는 하이 레벨 신호이다. 즉, 시프트 레지스터 유닛에 연결된 게이트 라인은 제1 트랜지스터(M1)를 통해 충전되어, 시프트 레지스터 유닛에 연결된 게이트 라인에서의 레벨은 하이 레벨이 된다. 한편, 제1 트랜지스터(M1)의 제2 전극은 제1 위상 내의 로우 레벨 신호로부터 제2 위상 내의 하이 레벨 신호로 변경되어, 풀 업 노드(PU)에서의 전위는 더 증가된다.
제3 위상 동안, 풀 업 노드(PU)에서의 신호는 여전히 제1 커패시터(C1)의 전하 저장 기능으로 인해 하이 레벨 신호이어서, 제4 트랜지스터(M4)는 턴 온되고 따라서 제1 풀 다운 노드(PD1) 및 로우 레벨 신호 입력 단자는 서로 연결된다. 제5 트랜지스터(M5) 및 제6 트랜지스터(M6)는 제1 풀 다운 노드(PD1)에서의 신호가 로우 레벨 신호이므로 둘 다 턴 오프된다. 한편, 제10 트랜지스터(M10)는 제2 풀 다운 선택 신호가 하이 레벨 신호이므로 턴 온되어, 제12 트랜지스터(M12)의 게이트에서의 신호는 하이 레벨 신호이고, 따라서 제12 트랜지스터(M12)는 턴 온되고, 제2 풀 다운 노드(PD2) 및 제2 레벨 신호 입력 단자(23)(즉, 로우 레벨 신호 입력 단자)는 서로 연결된다. 제13 트랜지스터(M13) 및 제14 트랜지스터(M14)는 제2 풀 다운 신호에서의 신호가 로우 레벨 신호이므로 둘 다 턴 오프된다. 따라서, 제1 트랜지스터(M1)의 게이트 및 시프트 레지스터 유닛의 출력 단자는 로우 레벨 신호 입력 단자로부터 둘 다 연결해제된다. 제16 트랜지스터(M16)는 제1 풀 다운 선택 신호가 로우 레벨 신호이므로 턴 오프되어, 풀 업 노드(PU)에서의 신호는 하이 레벨 신호이도록 유지되고 따라서 제1 트랜지스터(M1)는 턴 온되도록 유지된다. 이 때, 클록 신호(CLK)가 로우 레벨 신호이고 시프트 레지스터 유닛에 연결된 게이트 라인에서의 레벨이 제2 위상 동안 하이 레벨이므로, 시프트 레지스터 유닛에 연결된 게이트 라인에서의 하이 레벨 신호는 제1 트랜지스터(M1)가 턴 온되는 효과 하에서 로우 레벨 신호로 변경된다. 따라서, 시프트 레지스터 유닛 내의 제1 트랜지스터(M1)는 시프트 레지스터 유닛에 연결된 게이트 라인에서 레벨의 증가 및 감소의 기능을 달성할 수 있다. 게다가, 도 10에서, 제2 풀 다운 선택 신호의 하이 레벨 신호는 제17 트랜지스터(M17)가 턴 온되게 할 수 있어, 시프트 레지스터 유닛의 출력 단자 및 로우 레벨 신호 입력 단자는 서로 연결된다. 따라서, 도 10에 도시된 바와 같은 시프트 레지스터 유닛에서, 시프트 레지스터 유닛에 연결된 게이트 라인에서의 하이 레벨 신호는 턴 온되는 제1 트랜지스터(M1)를 통해 로우 레벨 신호로 변경될 뿐만 아니라, 제17 트랜지스터(M17)를 통해 로우 레벨 신호 입력 단자로 방출될 수 있다.
제4 위상 동안, 제16 트랜지스터(M16)는 제1 풀 다운 선택 신호가 하이 레벨 신호이므로 턴 온되어, 풀 업 노드(PU) 및 로우 레벨 신호 입력 단자는 서로 연결된다. 제1 트랜지스터(M1)는 풀 업 노드(PU)에서의 신호가 로우 레벨 신호이므로 턴 오프되고, 따라서 시프트 레지스터 유닛은 수신된 클록 신호를 더 이상 출력하지 않는다. 제2 트랜지스터(M2)는 클록 신호(CLK)가 하이 레벨 신호이므로 턴 온되는 한편, 제4 트랜지스터(M4)는 풀 업 노드(PU)에서의 신호가 로우 레벨 신호이므로 턴 오프되어, 제1 풀 다운 노드(PD1)에서의 신호는 하이 레벨 신호이고, 따라서 제5 트랜지스터(M5) 및 제6 트랜지스터(M6)는 풀 업 노드(PU) 및 시프트 레지스터 유닛의 출력 단자가 로우 레벨 신호 입력 단자와 둘 다 연결되도록 턴 온된다. 게다가, 제11 트랜지스터(M11)는 제1 풀 다운 선택 신호가 하이 레벨 신호이므로 턴 온되어, 제12 트랜지스터(M12)의 게이트는 로우 레벨 신호 입력 단자와 연결되고, 따라서 기생 커패시턴스에 의해 제12 트랜지스터(M12)에 저장되는 하이 레벨 신호(제1 위상 동안 풀 업 선택 신호에서 유래(origin)하고 제3 위상 동안 제2 풀 다운 선택 신호에서 유래함)는 로우 레벨 신호 입력 단자로 방출될 수 있다. 따라서, 제12 트랜지스터(M12)는 턴 온되고 제2 풀 다운 노드(PD2)에서의 신호는 제12 트랜지스터(M12)의 게이트에서의 전위가 하이 레벨일 때 후속 위상들 동안 비정상인 것이 회피될 수 있다.
제5 위상 동안, 제8 트랜지스터(M8)는 클록 신호(CLK)가 로우 레벨 신호이고 클록 차단 신호(CLKB)가 하이 레벨 신호이므로 턴 온되는 한편, 제9 트랜지스터(M9), 제10 트랜지스터(M10) 및 제11 트랜지스터(M11)는 풀 업 선택 신호, 제1 풀 다운 선택 신호 및 제2 풀 다운 선택 신호가 로우 레벨 신호들이므로 모두 턴 오프되어, 제12 트랜지스터(M12)는 턴 오프되고, 따라서 제2 풀 다운 노드(PD2)에서의 신호는 하이 레벨 신호이다. 그 다음, 제13 트랜지스터(M13) 및 제14 트랜지스터(M14)는 턴 온되어, 제1 트랜지스터(M1)의 게이트 및 시프트 레지스터 유닛의 출력 단자는 로우 레벨 신호 입력 단자와 둘 다 연결된다.
제6 기간 동안, 제2 트랜지스터(M2)는 클록 신호(CLK)가 로우 레벨 신호이고 클록 차단 신호(CLKB)가 하이 레벨 신호이므로 턴 온되는 한편, 제4 트랜지스터(M4)는 풀 업 선택 신호가 로우 레벨 신호일 때 풀 업 노드(PU)에서의 신호가 로우 레벨 신호에서 유지되므로 턴 오프되어, 제1 풀 다운 노드(PD1)에서의 신호는 하이 레벨 신호이다. 그 다음, 제5 트랜지스터(M5) 및 제6 트랜지스터(M6)는 둘 다 턴 온되어, 제1 트랜지스터(M1)의 게이트 및 시프트 레지스터 유닛의 출력 단자는 로우 레벨 신호 입력 단자와 둘 다 연결된다.
그 후, 제5 위상 및 제6 위상은 제1 위상이 다시 수행되도록 본 발명의 실시예들에 제공된 시프트 레지스터 유닛에 의해 수신되는 풀 업 선택 신호가 하이 레벨 신호일 때까지 순차적으로 반복된다. 제1, 제2 및 제3 위상들 동안, 시프트 레지스터 유닛에 연결된 게이트 라인이 활성화되고, 제4, 제5 및 제6 위상들 동안, 시프트 레지스터 유닛에 연결된 게이트 라인이 비활성화된다.
제5 및 제6 위상들 동안, 제1 풀 다운 노드(PD1)에서의 신호는 클록 신호(CLK)와 동일하고, 제2 풀 다운 노드(PD2)에서의 신호는 클록 차단 신호(CLKB)와 동일하며; 제2 풀 다운 노드(PD2)에서의 신호는 제1 풀 다운 노드(PD1)가 제5 트랜지스터(M5) 및 제6 트랜지스터(M6)를 턴 온되게 제어할 때 제13 트랜지스터(M13) 및 제14 트랜지스터(M14)를 턴 오프되게 제어하고; 제2 풀 다운 노드(PD2)에서의 신호는 제1 풀 다운 노드(PD1)가 제5 트랜지스터(M5) 및 제6 트랜지스터(M6)를 턴 오프되게 제어할 때 제13 트랜지스터(M13) 및 제14 트랜지스터(M14)를 턴 온되게 제어한다. 그러한 방식으로, 이러한 트랜지스터들의 임계 전압들에 드리프트들을 제공(render)하기 위해 시프트 레지스터 유닛에 연결된 게이트 라인이 비활성화되는 기간들 동안 시프트 레지스터 유닛 내의 일부 트랜지스터들이 장기간 턴 온되는 그러한 현상이 회피될 수 있으며, 따라서 시프트 레지스터 유닛을 포함하는 구동 회로의 수명을 연장시킨다.
P 형 트랜지스터와 N 형 트랜지스터 사이의 차이는 이하에만 있다: P 형 트랜지스터는 그것의 게이트에서 수신된 신호가 로우 레벨 신호일 때 턴 온되고 그것의 게이트에서 수신된 신호가 하이 레벨 신호일 때 턴 오프되는 한편; N 형 트랜지스터는 그것의 게이트에서 수신된 신호가 하이 레벨 신호일 때 턴 온되고 그것의 게이트에서 수신된 신호가 로우 레벨 신호일 때 턴 오프된다. 따라서, 트랜지스터들이 모두 P 형 트랜지스터들인 시프트 레지스터 유닛의 동작 원리는 트랜지스터들이 모두 N 형 트랜지스터들인 시프트 레지스터 유닛의 동작 원리와 유사하며, 상세는 생략된다.
본 발명의 실시예들에서, 본 발명의 실시예들에 제공된 시프트 레지스터 유닛을 포함하는 디스플레이 장치가 더 제공된다.
본 발명의 실시예들의 시퀀스 번호들은 단지 예시를 위한 것이며, 실시예들의 성능을 나타내지 않는다.
이 기술분야의 통상의 기술자들은 이하의 청구항들에 의해 정의된 바와 같은 본 발명의 사상 및 범위로부터 벗어나지 않고 위의 실시예들에 대한 수정들, 변형들 및 균등들을 구성할 수 있다는 것이 분명할 것이다. 그러한 변형들 및 수정들은 본 발명의 사상 및 범위 내에 커버되도록 의도된다.

Claims (12)

  1. 시프트 레지스터 유닛으로서,
    제1 커패시터, 제1 트랜지스터, 풀 업(pull-up) 모듈 및 제1 풀 다운(pull-down) 모듈을 포함하고,
    상기 제1 트랜지스터는 클록 신호를 수신하도록 구성된 제1 전극, 상기 제1 커패시터의 하나의 단자, 상기 풀 업 모듈 및 상기 제1 풀 다운 모듈과 연결된 게이트, 및 상기 제1 커패시터의 다른 단자와 연결된 제2 전극을 갖고;
    상기 풀 업 모듈은 상기 클록 신호가 제2 레벨에 있고 풀 업 선택 신호가 제1 레벨에 있을 때 제1 레벨 신호를 상기 제1 트랜지스터의 게이트에 출력하도록 구성되고; 상기 클록 신호가 상기 제1 레벨에 있고 상기 풀 업 선택 신호가 상기 제2 레벨에 있을 때 상기 제1 레벨 신호를 상기 제1 트랜지스터의 게이트에 출력하지 않도록 구성되며, 상기 풀 업 선택 신호는 상기 시프트 레지스터 유닛의 1단 앞의 시프트 레지스터 유닛(a shift register unit one-stage previous to the shift register unit)으로부터 출력되는 신호이고;
    상기 제1 풀 다운 모듈은 상기 클록 신호가 상기 제1 레벨에 있고 제1 풀 다운 선택 신호가 상기 제1 레벨에 있을 때 상기 제1 트랜지스터의 게이트를 제2 레벨 신호 입력 단자에 연결되게 제어하도록 구성되며, 상기 제1 풀 다운 선택 신호는 상기 시프트 레지스터 유닛의 2단 후의 시프트 레지스터 유닛(a shift register unit two-stage subsequent to the shift register unit)으로부터 출력되는 신호이고;
    상기 제1 트랜지스터는 상기 제1 트랜지스터의 게이트에서의 신호가 상기 제1 레벨에 있을 때 상기 수신된 클록 신호를 상기 제1 트랜지스터의 제2 전극으로부터 출력하도록 구성되고; 상기 제1 트랜지스터의 게이트에서의 신호가 상기 제2 레벨에 있을 때 상기 수신된 클록 신호를 상기 제1 트랜지스터의 제2 전극으로부터 출력하지 않도록 구성되는, 시프트 레지스터 유닛.
  2. 제1항에 있어서,
    상기 제1 트랜지스터의 게이트 및 제2 전극과 연결된 제2 풀 다운 모듈을 더 포함하며;
    상기 제2 풀 다운 모듈은 상기 제1 트랜지스터의 게이트에서의 신호가 상기 제2 레벨에 있으며, 상기 클록 신호가 상기 제1 레벨에 있고 클록 차단 신호(clock blocking signal)가 상기 제2 레벨에 있을 때 상기 제1 트랜지스터의 게이트 및 제2 전극을 상기 제2 레벨 신호 입력 단자에 연결되게 제어하도록 구성되며; 상기 제1 트랜지스터의 게이트에서의 신호가 상기 제2 레벨에 있으며, 상기 클록 신호가 상기 제2 레벨에 있고 클록 차단 신호가 상기 제1 레벨에 있을 때 상기 제1 트랜지스터의 게이트 및 제2 전극을 상기 제2 레벨 신호 입력 단자로부터 연결해제되게 제어하도록 구성되고; 상기 제1 트랜지스터의 게이트에서의 신호가 상기 제1 레벨에 있을 때 상기 제1 트랜지스터의 게이트 및 제2 전극을 상기 제2 레벨 신호 입력 단자로부터 연결해제되게 제어하도록 구성되는, 시프트 레지스터 유닛.
  3. 제2항에 있어서,
    상기 제2 풀 다운 모듈은 제1 풀 다운 구동 유닛 및 제1 풀 다운 유닛을 포함하며, 상기 제1 풀 다운 구동 유닛 및 상기 제1 풀 다운 유닛이 서로 연결되는 연결점은 제1 풀 다운 노드이고;
    상기 제1 풀 다운 구동 유닛은 상기 제1 트랜지스터의 게이트에서의 신호가 상기 제1 레벨에 있을 때 상기 제1 풀 다운 노드에서의 신호를 상기 제2 레벨에 있게 제어하도록 구성되며; 상기 제1 트랜지스터의 게이트에서의 신호가 상기 제2 레벨에 있으며, 상기 클록 신호가 상기 제1 레벨에 있고 상기 클록 차단 신호가 상기 제2 레벨에 있을 때 상기 제1 풀 다운 노드에서의 신호를 상기 제1 레벨에 있게 제어하도록 구성되고; 상기 제1 트랜지스터의 게이트에서의 신호가 상기 제2 레벨에 있으며, 상기 클록 신호가 상기 제2 레벨에 있고 상기 클록 차단 신호가 상기 제1 레벨에 있을 때 상기 제1 풀 다운 노드에서의 신호를 상기 제2 레벨에 있게 제어하도록 구성되고;
    상기 제1 풀 다운 유닛은 상기 제1 풀 다운 노드에서의 신호가 상기 제1 레벨에 있을 때 상기 제1 트랜지스터의 게이트 및 제2 전극을 상기 제2 레벨 신호 입력 단자와 연결되게 제어하도록 구성되고; 상기 제1 풀 다운 노드에서의 신호가 상기 제2 레벨에 있을 때 상기 제1 트랜지스터의 게이트 및 제2 전극을 상기 제2 레벨 신호 입력 단자로부터 연결해제되게 제어하도록 구성되는, 시프트 레지스터 유닛.
  4. 제3항에 있어서,
    상기 제1 풀 다운 구동 유닛은 제2 트랜지스터, 제3 트랜지스터 및 제4 트랜지스터를 포함하며,
    상기 제2 트랜지스터는 상기 클록 신호를 수신하도록 구성된 제1 전극, 상기 클록 신호를 수신하도록 구성된 게이트, 및 상기 제1 풀 다운 노드와 연결된 제2 전극을 가지며; 상기 제3 트랜지스터는 상기 클록 신호를 수신하도록 구성된 제1 전극, 상기 클록 차단 신호를 수신하도록 구성된 게이트, 및 상기 제1 풀 다운 노드와 연결된 제2 전극을 갖고; 상기 제4 트랜지스터는 상기 제1 풀 다운 노드와 연결된 제1 전극, 상기 제1 트랜지스터의 게이트와 연결된 게이트, 및 상기 제2 레벨 신호 입력 단자와 연결된 제2 전극을 갖고;
    상기 제2 트랜지스터는 상기 클록 신호가 상기 제1 레벨에 있을 때 턴 온되도록 구성되고 상기 클록 신호가 상기 제2 레벨에 있을 때 턴 오프되도록 구성되고;
    상기 제3 트랜지스터는 상기 클록 차단 신호가 상기 제1 레벨에 있을 때 턴 온되도록 구성되고 상기 클록 차단 신호가 상기 제2 레벨에 있을 때 턴 오프되도록 구성되고;
    상기 제4 트랜지스터는 상기 제1 트랜지스터의 게이트에서의 신호가 상기 제1 레벨에 있을 때 상기 제1 풀 다운 노드를 상기 제2 레벨 신호 입력 단자와 연결하도록 구성되고; 상기 제1 트랜지스터의 게이트에서의 신호가 상기 제2 레벨에 있을 때 상기 제1 풀 다운 노드를 상기 제2 레벨 신호 입력 단자로부터 연결해제하도록 구성되는, 시프트 레지스터 유닛.
  5. 제3항에 있어서,
    상기 제1 풀 다운 유닛은 제5 트랜지스터 및 제6 트랜지스터를 포함하며,
    상기 제5 트랜지스터는 상기 제1 트랜지스터의 게이트와 연결된 제1 전극, 상기 제1 풀 다운 노드와 연결된 게이트, 및 상기 제2 레벨 신호 입력 단자와 연결된 제2 전극을 가지며; 상기 제6 트랜지스터는 상기 제1 트랜지스터의 제2 전극과 연결된 제1 전극, 상기 제1 풀 다운 노드와 연결된 게이트, 및 상기 제2 레벨 신호 입력 단자와 연결된 제2 전극을 갖고;
    상기 제5 트랜지스터는 상기 제1 풀 다운 노드에서의 신호가 상기 제1 레벨에 있을 때 상기 제1 트랜지스터의 게이트를 상기 제2 레벨 신호 입력 단자와 연결하도록 구성되고; 상기 제1 풀 다운 노드에서의 신호가 상기 제2 레벨에 있을 때 상기 제1 트랜지스터의 게이트를 상기 제2 레벨 신호 입력 단자로부터 연결해제하도록 구성되고;
    상기 제6 트랜지스터는 상기 제1 풀 다운 노드에서의 신호가 상기 제1 레벨에 있을 때 상기 제1 트랜지스터의 제2 전극을 상기 제2 레벨 신호 입력 단자와 연결하도록 구성되고; 상기 제1 풀 다운 노드에서의 신호가 상기 제2 레벨에 있을 때 상기 제1 트랜지스터의 제2 전극을 상기 제2 레벨 신호 입력 단자로부터 연결해제하도록 구성되는, 시프트 레지스터 유닛.
  6. 제1항에 있어서,
    상기 제1 트랜지스터의 게이트 및 제2 전극과 연결된 제3 풀 다운 모듈을 더 포함하며,
    상기 제3 풀 다운 모듈은 상기 풀 업 선택 신호가 상기 제1 레벨에 있거나, 제2 풀 다운 선택 신호가 상기 제1 레벨에 있거나 클록 차단 신호가 상기 제2 레벨에 있을 때 상기 제1 트랜지스터의 게이트 및 제2 전극을 상기 제2 레벨 신호 입력 단자로부터 연결해제되게 제어하도록 구성되고; 상기 풀 업 선택 신호, 상기 제1 풀 다운 선택 신호 및 상기 제2 풀 다운 선택 신호가 모두 상기 제2 레벨에 있으며, 상기 클록 신호가 상기 제2 레벨에 있고 상기 클록 차단 신호가 상기 제1 레벨에 있을 때, 상기 제1 트랜지스터의 게이트 및 제2 전극을 상기 제2 레벨 신호 입력 단자와 연결되게 제어하도록 구성되며, 상기 제2 풀 다운 선택 신호는 상기 시프트 레지스터 유닛의 1단 후의 시프트 레지스터 유닛으로부터 출력되는 신호인, 시프트 레지스터 유닛.
  7. 제6항에 있어서,
    상기 제3 풀 다운 모듈은 제2 풀 다운 구동 유닛 및 제2 풀 다운 유닛을 포함하며, 상기 제2 풀 다운 구동 유닛 및 상기 제2 풀 다운 유닛이 서로 연결되는 연결점은 제2 풀 다운 노드이고,
    상기 제2 풀 다운 구동 유닛은 상기 풀 업 선택 신호가 상기 제1 레벨에 있거나, 제2 풀 다운 선택 신호가 상기 제1 레벨에 있거나 상기 클록 차단 신호가 상기 제2 레벨에 있을 때 상기 제2 풀 다운 노드에서의 신호를 상기 제2 레벨에 있게 제어하도록 구성되고; 상기 풀 업 선택 신호, 상기 제1 풀 다운 선택 신호 및 상기 제2 풀 다운 선택 신호가 모두 상기 제2 레벨에 있으며, 상기 클록 신호가 상기 제2 레벨에 있고 상기 클록 차단 신호가 상기 제1 레벨에 있을 때 상기 제2 풀 다운 노드에서의 신호를 상기 제1 레벨에 있게 제어하도록 구성되고;
    상기 제2 풀 다운 유닛은 상기 제2 풀 다운 노드에서의 신호가 상기 제1 레벨에 있을 때 상기 제1 트랜지스터의 게이트 및 제2 전극을 상기 제2 레벨 신호 입력 단자와 연결되게 제어하도록 구성되고; 상기 제2 풀 다운 노드에서의 신호가 상기 제2 레벨에 있을 때, 상기 제1 트랜지스터의 게이트 및 제2 전극을 상기 제2 레벨 신호 입력 단자로부터 연결해제되게 제어하도록 구성되는, 시프트 레지스터 유닛.
  8. 제7항에 있어서,
    상기 제2 풀 다운 구동 유닛은 제7 트랜지스터, 제8 트랜지스터, 제9 트랜지스터, 제10 트랜지스터, 제11 트랜지스터 및 제12 트랜지스터를 포함하며,
    상기 제7 트랜지스터는 상기 클록 차단 신호를 수신하도록 구성된 제1 전극, 상기 클록 신호를 수신하도록 구성된 게이트, 및 상기 제2 풀 다운 노드와 연결된 제2 전극을 가지며; 상기 제8 트랜지스터는 상기 클록 차단 신호를 수신하도록 구성된 제1 전극, 상기 클록 차단 신호를 수신하도록 구성된 게이트, 및 상기 제2 풀 다운 노드와 연결된 제2 전극을 갖고; 상기 제9 트랜지스터는 상기 풀 업 선택 신호를 수신하도록 구성된 제1 전극, 상기 풀 업 선택 신호를 수신하도록 구성된 게이트, 및 상기 제12 트랜지스터의 게이트와 연결된 제2 전극을 갖고; 상기 제10 트랜지스터는 상기 제2 풀 다운 선택 신호를 수신하도록 구성된 제1 전극, 상기 제2 풀 다운 선택 신호를 수신하도록 구성된 게이트, 및 상기 제12 트랜지스터의 게이트와 연결된 제2 전극을 갖고; 상기 제11 트랜지스터는 상기 제12 트랜지스터의 게이트와 연결된 제1 전극, 상기 제1 풀 다운 선택 신호를 수신하도록 구성된 게이트, 및 상기 제2 레벨 신호 입력 단자와 연결된 제2 전극을 갖고; 상기 제12 트랜지스터는 상기 제2 풀 다운 노드와 연결된 제1 전극, 및 상기 제2 레벨 신호 입력 단자와 연결된 제2 전극을 갖고;
    상기 제7 트랜지스터는 상기 클록 신호가 상기 제1 레벨에 있을 때 턴 온되도록 구성되고 상기 클록 신호가 상기 제2 레벨에 있을 때 턴 오프되도록 구성되고;
    상기 제8 트랜지스터는 상기 클록 차단 신호가 상기 제1 레벨에 있을 때 턴 온되도록 구성되고 상기 클록 차단 신호가 상기 제2 레벨에 있을 때 턴 오프되도록 구성되고;
    상기 제9 트랜지스터는 상기 풀 업 선택 신호가 상기 제1 레벨에 있을 때 상기 제12 트랜지스터의 게이트에서의 신호를 상기 제1 레벨에 있게 제어하도록 구성되고; 상기 풀 업 선택 신호가 상기 제2 레벨에 있을 때 턴 오프되도록 구성되고;
    상기 제10 트랜지스터는 상기 제2 풀 다운 선택 신호가 상기 제1 레벨에 있을 때 상기 제12 트랜지스터의 게이트에서의 신호를 상기 제1 레벨에 있게 제어하도록 구성되고; 상기 제2 풀 다운 선택 신호가 상기 제2 레벨에 있을 때 턴 오프되도록 구성되고;
    상기 제11 트랜지스터는 상기 제1 풀 다운 선택 신호가 상기 제1 레벨에 있을 때 상기 제12 트랜지스터의 게이트를 상기 제2 레벨 신호 입력 단자와 연결하도록 구성되고; 상기 제1 풀 다운 선택 신호가 상기 제2 레벨에 있을 때 상기 제12 트랜지스터의 게이트를 상기 제2 레벨 신호 입력 단자로부터 연결해제하도록 구성되고;
    상기 제12 트랜지스터는 상기 제12 트랜지스터의 게이트에서의 신호가 상기 제1 레벨에 있을 때 상기 제2 풀 다운 노드를 상기 제2 레벨 신호 입력 단자와 연결하도록 구성되고; 상기 제12 트랜지스터의 게이트에서의 신호가 상기 제2 레벨에 있을 때 상기 제2 풀 다운 노드를 상기 제2 레벨 신호 입력 단자로부터 연결해제하도록 구성되는, 시프트 레지스터 유닛.
  9. 제7항에 있어서,
    상기 제2 풀 다운 유닛은 제13 트랜지스터 및 제14 트랜지스터를 포함하며,
    상기 제13 트랜지스터는 상기 제1 트랜지스터의 게이트와 연결된 제1 전극, 상기 제2 풀 다운 노드와 연결된 게이트, 및 상기 제2 레벨 신호 입력 단자와 연결된 제2 전극을 가지며; 상기 제14 트랜지스터는 상기 제1 트랜지스터의 제2 전극과 연결된 제1 전극, 상기 제2 풀 다운 노드와 연결된 게이트, 및 상기 제2 레벨 신호 입력 단자와 연결된 제2 전극을 갖고;
    상기 제13 트랜지스터는 상기 제2 풀 다운 노드에서의 신호가 상기 제1 레벨에 있을 때 상기 제1 트랜지스터의 게이트를 상기 제2 레벨 신호 입력 단자와 연결하도록 구성되고; 상기 제2 풀 다운 노드에서의 신호가 상기 제2 레벨에 있을 때 상기 제1 트랜지스터의 게이트를 상기 제2 레벨 신호 입력 단자로부터 연결해제하도록 구성되고;
    상기 제14 트랜지스터는 상기 제2 풀 다운 노드에서의 신호가 상기 제1 레벨에 있을 때 상기 제1 트랜지스터의 제2 전극을 상기 제2 레벨 신호 입력 단자와 연결하도록 구성되고; 상기 제2 풀 다운 노드에서의 신호가 상기 제2 레벨에 있을 때 상기 제1 트랜지스터의 제2 전극을 상기 제2 레벨 신호 입력 단자로부터 연결해제하도록 구성되는, 시프트 레지스터 유닛.
  10. 제1항 내지 제9항 중 어느 한 항에 있어서,
    상기 풀 업 모듈은 제15 트랜지스터를 포함하며,
    상기 제15 트랜지스터는 상기 풀 업 선택 신호를 수신하도록 구성된 제1 전극, 상기 풀 업 선택 신호를 수신하도록 구성된 게이트, 및 상기 제1 트랜지스터의 게이트에 연결된 제2 전극을 갖고;
    상기 제15 트랜지스터는 상기 풀 업 선택 신호가 상기 제1 레벨에 있을 때 상기 제1 트랜지스터의 게이트에서의 신호를 상기 제1 레벨에 있게 제어하도록 구성되고; 상기 풀 업 선택 신호가 상기 제2 레벨에 있을 때 턴 오프되도록 구성되는, 시프트 레지스터 유닛.
  11. 제1항 내지 제9항 중 어느 한 항에 있어서,
    상기 제1 풀 다운 모듈은 제16 트랜지스터를 포함하며,
    상기 제16 트랜지스터는 상기 제1 트랜지스터의 게이트에 연결된 제1 전극, 상기 제1 풀 다운 선택 신호를 수신하도록 구성된 게이트, 및 상기 제2 레벨 신호 입력 단자에 연결된 제2 전극을 갖고;
    상기 제16 트랜지스터는 상기 제1 풀 다운 선택 신호가 상기 제1 레벨에 있을 때 상기 제1 트랜지스터의 게이트를 상기 제2 레벨 신호 입력 단자와 연결하도록 구성되고, 상기 제1 풀 다운 선택 신호가 상기 제2 레벨에 있을 때 턴 오프되도록 구성되는, 시프트 레지스터 유닛.
  12. 제1항 내지 제9항 중 어느 한 항에 따른 복수 단의 시프트 레지스터 유닛들을 포함하는 디스플레이 장치.
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