KR101586632B1 - 반도체 장치 및 반도체 장치의 제작 방법, 및 전자 기기 - Google Patents

반도체 장치 및 반도체 장치의 제작 방법, 및 전자 기기 Download PDF

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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

박막 트랜지스터의 소스 영역 및 드레인 영역의 저저항화, 및 단채널 효과를 억제하여 S값을 저감한 반도체 장치 및 그 제작 방법을 제공하는 것을 목적으로 한다.
제 1 반도체층(102) 위에 게이트 절연막(103)을 통하여 형성된 게이트 전극(104)과, 상기 게이트 전극의 측면에 형성된 사이드 월(201)과, 상기 사이드 월의 단부(202)와, 상기 제 1 반도체층(102) 위에 접하여 적층된 제 2 반도체층(106)을 갖고, 상기 제 2 반도체층(106)은 상기 사이드 월의 단부(202)의 적어도 일부를 덮어 형성된다.
Figure R1020090035470
TFT, 사이드 월, 불순물 영역, 소스, 드레인, 이면 노광

Description

반도체 장치 및 반도체 장치의 제작 방법, 및 전자 기기{SEMICONDUCTOR DEVICE, ELECTRONIC DEVICE, AND　MANUFACTURING METHOD THEREOF}
기술 분야는, 반도체 장치 및 그 제작 방법, 및 상기 반도체 장치를 구비한 전자 기기에 관한 것이다.
박막 트랜지스터(TFT)는, 반도체를 사용하여 형성된 트랜지스터이다. 최근, 박막 트랜지스터의 집적도의 증대, 박막 트랜지스터를 사용한 반도체 장치의 소형화의 진행에 따라, 장치의 성능을 높이기 위하여 다양한 기술이 검토되고 있다.
반도체 장치의 소형화에 의하여, 박막 트랜지스터의 소스 영역 및 드레인 영역에 있어서의 기생 저항을 무시할 수 없게 되어, 시트 저항이 증대한다.
소스 영역 및 드레인 영역의 시트 저항이 증대하면, 제작된 반도체 장치에 있어서 전류 구동 능력이 열화한다는 문제점이 생긴다.
상기 문제점을 해결하기 위하여, 박막 트랜지스터에서는, 반도체층 위에 고농도 불순물층을 적층하고, 드라이 에칭에 있어서의 양자의 에칭 레이트의 차이를 이용하여, 고농도 불순물층만을 에칭, 하층의 반도체층의 에칭은 진행시키지 않으며 행하는 기술이 개발되고 있다(비특허 문헌 1 참조).
이러한 기술에 의하여, 반도체층과 고농도 불순물층과의 적층부를 소스 영역 및 드레인 영역으로서 사용하면, 상기 소스 영역 및 드레인 영역이 저저항화된 박막 트랜지스터를 제작할 수 있다.
[비특허 문헌 1] "Raised source and drain structure of poly-Si TFTs" Electrochemical Society Proceedings
비특허 문헌 1에서는, 다결정 반도체층이 100nm로 후막(厚膜)이기 때문에, 다결정 반도체층과 고농도 불순물층과의 에칭 레이트의 차이에 의하여, 다결정 반도체층을 남기며 에칭하는 것이 가능하다.
그렇지만, 반도체 장치의 소형화에 따라, 박막 트랜지스터의 채널 길이(채널 형성 영역에 있어서, 캐리어가 흐르는 방향의 길이)가 짧아지면, 누설 전류가 증대하여, 박막 트랜지스터의 서브 임계값 계수(S값)가 증대하여 버린다(단채널 효과). 즉, 박막 트랜지스터의 스위칭 특성이 열화하게 된다.
단채널 효과를 억제하기 위해서는, 박막 트랜지스터의 채널 형성 영역을 갖는 다결정 반도체층을 얇게, 100nm 이하, 특히 40nm 이하로 형성할 필요가 있다.
다결정 반도체층이 40nm 이하로 되면, 비특허 문헌 1에서 나타내는 바와 같이, 다결정 반도체층을 남기면서 에칭하는 것이 어렵고, 에칭 레이트의 차이의 정도에 상관 없이, 다결정 반도체층의 소실을 방지하는 것은 극히 어려운 것이다.
상술한 내용에 감안하여, 개시하는 과제의 하나는, 소스 영역 및 드레인 영역의 시트 저항의 저감, 단채널 효과의 억제, 또한, 반도체층의 소실을 방지한 반도체 장치를 제공하는 것이다.
개시하는 반도체 장치의 일 형태는, 절연물 위에 형성된 제 1 반도체층과, 상기 제 1 반도체층 위에 형성된 게이트 절연막과, 상기 게이트 절연막 위에 형성 된 게이트 전극과, 상기 게이트 전극의 측면에 접하여 형성된 사이드 월과, 상기 제 1 반도체층에 접하여 적층되고, 또 상기 사이드 월의 일부에 접함으로써, 또는 일부를 덮음으로써 형성된 제 2 반도체층을 갖는 것을 특징으로 한다.
또한, 반도체 장치의 일 형태는, 절연물 위에 형성된 제 1 반도체층과, 상기 제 1 반도체층 위에 형성된 게이트 절연막과, 상기 게이트 절연막 위에 형성된 게이트 전극과, 상기 게이트 전극의 측면에 접하여 형성된 사이드 월과, 상기 제 1 반도체층 위에 연장된 상기 사이드 월의 단부와, 상기 제 1 반도체층에 접하여 적층되고, 또 사이드 월의 단부의 적어도 일부에 접함으로써, 또는 일부를 덮음으로써 형성된 제 2 반도체층을 갖는 것을 특징으로 한다.
여기서, 사이드 월이 연장된 단부는, 사이드 월의 일부이며, 상기 단부를 덮음으로써 제 2 반도체층이 형성되어 있을 때도, 제 2 반도체층은 사이드 월의 일부를 덮고 있는 상태로 한다.
여기서, 제 2 반도체층은 사이드 월의 적어도 일부와 접하도록 형성되어 있고, 사이드 월과 제 2 반도체층 사이에 있어서 제 1 반도체층의 상면이 노출되는 것을 방지할 수 있는 구조로 한다.
또한, 반도체 장치의 일 형태는, 제 1 반도체층에 채널 형성 영역과, 소스 영역 및 드레인 영역과, 상기 채널 형성 영역과 소스 영역 또는 드레인 영역 사이에 저농도 불순물 영역(LDD; Lightly Doped Drain이라고도 함)이 형성되고, 제 2 반도체층과 제 1 반도체층이 적층되는 부분에는, 고농도 불순물 영역이 형성되어 있는 것을 특징으로 한다.
또한, 반도체 장치의 일 형태는, 게이트 전극의 상면을 덮어, 절연층이 형성되어 있는 것을 특징으로 한다.
또한, 개시하는 반도체 장치의 제작 방법의 일 형태는, 절연물 위에 제 1 반도체층을 형성하고, 상기 제 1 반도체층 위에 순차로 적층되는 게이트 절연막 및 게이트 전극을 형성하고, 상기 게이트 전극을 마스크로 하고, 상기 제 1 반도체층에 도전성을 부여하는 불순물 원소를 첨가하여 저농도 불순물 영역을 형성하고, 상기 게이트 전극의 측면에 사이드 월을 형성하고, 상기 게이트 전극과, 상기 사이드 월과, 상기 제 1 반도체층을 덮어 반도체막을 형성하고, 레지스트 마스크를 사용하여 상기 반도체막을 에칭하고, 상기 제 1 반도체층에 접하여 적층하고, 또 상기 사이드 월의 일부에 접함으로써, 또는 상기 일부를 덮음으로써 2개의 제 2 반도체층을 형성하고, 상기 2개의 제 2 반도체층에 도전성을 부여하는 불순물 원소를 첨가하여 고농도 불순물 영역을 형성하는 것을 특징으로 한다.
또한, 반도체 장치의 제작 방법의 일 형태는, 절연물 위에 제 1 반도체층을 형성하고, 상기 제 1 반도체층 위에 순차로 적층되는 게이트 절연막 및 게이트 전극을 형성하고, 상기 게이트 전극을 마스크로 하고, 상기 제 1 반도체층에 도전성을 부여하는 불순물 원소를 첨가하여 저농도 불순물 영역을 형성하고, 상기 게이트 전극의 측면에 접하고, 단부가 상기 제 1 반도체층 위에 연장하는 사이드 월을 형성하고, 상기 게이트 전극과, 상기 사이드 월과, 상기 사이드 월의 단부와, 상기 제 1 반도체층을 덮어 반도체막을 형성하고, 레지스트 마스크를 사용하여 상기 반도체막을 에칭하고, 상기 제 1 반도체층에 접하여 적층하고, 또 상기 단부의 적어 도 일부에 접함으로써, 또는 상기 일부를 덮음으로써 2개의 제 2 반도체층을 형성하고, 상기 2개의 제 2 반도체층에 도전성을 부여하는 불순물 원소를 첨가하여 고농도 불순물 영역을 형성하는 것을 특징으로 한다.
또한, 반도체 장치의 제작 방법의 일 형태는, 절연물 위에 제 1 반도체층을 형성하고, 상기 제 1 반도체층 위에 순차로 적층되는 게이트 절연막, 게이트 전극 및 절연층을 형성하고, 상기 게이트 전극을 마스크로 하고, 상기 제 1 반도체층에 도전성을 부여하는 불순물 원소를 첨가하여 저농도 불순물 영역을 형성하고, 상기 게이트 전극의 측면에 사이드 월을 형성하고, 상기 절연층과, 상기 사이드 월과, 상기 제 1 반도체층을 덮어 반도체막을 형성하고, 레지스트 마스크를 사용하여 상기 반도체막을 에칭하여, 상기 제 1 반도체층에 접하여 적층하고, 또 상기 사이드 월의 적어도 일부에 접함으로써 또는 상기 일부를 덮음으로써, 2개의 제 2 반도체층을 형성하고, 상기 2개의 제 2 반도체층에 도전성을 부여하는 불순물 원소를 첨가하여 고농도 불순물 영역을 형성하는 것을 특징으로 한다.
또한, 반도체 장치의 제작 방법의 일 형태는, 절연물 위에 제 1 반도체층을 형성하고, 상기 제 1 반도체층 위에 순차로 적층되는 게이트 절연막, 게이트 전극 및 절연층을 형성하고, 상기 게이트 전극을 마스크로 하고, 상기 제 1 반도체층에 도전성을 부여하는 불순물 원소를 첨가하여 저농도 불순물 영역을 형성하고, 상기 게이트 전극의 측면에 사이드 월을 형성하고, 상기 절연층과, 상기 사이드 월과, 상기 제 1 반도체층을 덮어 반도체막을 형성하고, 상기 반도체막을 덮어 네거티브형 레지스트를 형성하고, 상기 네거티브형 레지스트에 상기 게이트 전극을 마스크 로서 상기 절연물의 이면 측으로부터 노광을 행하여 레지스트 마스크를 형성하고, 상기 레지스트 마스크를 사용하여 상기 반도체막을 에칭하고, 상기 에칭된 반도체막을 패터닝하여 상기 제 1 반도체층에 접하여 적층하고, 또 상기 사이드 월의 적어도 일부에 접함으로써 또는 상기 일부를 덮음으로써, 2개의 제 2 반도체층을 형성하고, 상기 2개의 제 2 반도체층에 도전성을 부여하는 불순물 원소를 첨가하여 고농도 불순물 영역을 형성하는 것을 특징으로 한다.
즉, 개시하는 제작 방법에 의하여 얻어진 반도체 장치는, 제 1 반도체층과 제 2 반도체층이 적층되고, 상기 적층 부분의 막 두께가 제 1 반도체층의 게이트 전극에 중첩하는 부분의 막 두께보다 두껍게 형성되어 있는 것을 특징으로 한다.
또한, 사이드 월의 일부를 덮어 제 2 반도체층이 형성되어 있는 것을 특징으로 한다.
박막화한 반도체층에 채널 형성 영역을 형성함으로써 단채널 효과를 억제하고, S값을 저감할 수 있다. 또한, 상기 반도체층과 고농도 불순물층의 적층부에 소스 영역 및 드레인 영역을 형성하여 후막화함으로써, 소스 영역 및 드레인 영역의 시트 저항을 저감시킬 수 있다.
또한, 게이트 전극 측면에 형성된 사이드 월의 일부와 고농도 불순물층이 중첩하는 구조를 취함으로써, 반도체층의 소실을 방지한 반도체 장치를 제공할 수 있게 된다.
이하에, 실시형태를 도면에 의거하여 설명한다. 그러나, 본 발명은 많은 다른 모양으로 실시하는 것이 가능하고, 취지 및 범위에서 벗어남이 없이 그 형태 및 상세한 사항을 다양하게 변경할 수 있다는 것은 당업자라면 용이하게 이해할 수 있다. 따라서, 이하의 실시형태의 기재 내용에 한정하여 해석되는 것은 아니다.
또한, 이하의 실시형태 1 내지 실시형태 7은 적절히 조합할 수 있다. 또한, 특별히 언급하지 않는 한, 도면에 있어서, 동일한 부호로 기재되어 있는 것에 관해서는 동일한 재료, 방법 등을 사용하여 형성할 수 있다.
(실시형태 1)
본 실시형태 1에서는, 반도체 장치의 소자 구조의 일 형태에 대하여 설명한다.
도 1은 실시형태 1의 반도체 장치의 단면도이다.
도 1의 반도체 장치는, 절연물(101), 제 1 반도체층(102), 게이트 절연막(103), 게이트 전극(104), 사이드 월(105), 제 2 반도체층(106), 층간 절연막(110), 전극(113) 및 전극(114)을 갖는다.
게이트 전극(104)의 측면에 사이드 월(105)이 형성되고, 사이드 월(105)의 일부를 덮어 제 2 반도체층(106)이 형성된다.
제 1 반도체층(102)은, 채널 형성 영역(107)과, 저농도 불순물 영역(108)과, 고농도 불순물 영역(109)을 갖는다. 제 1 반도체층의 막 두께는 10nm 내지 40nm로 하는 것이 바람직하다. 또한, 저농도 불순물 영역(108)을 형성하지 않는 구조로 하여도 좋다.
채널 형성 영역(107) 위에는, 게이트 절연막(103)을 통하여 게이트 전극(104)이 형성되어 있고, 저농도 불순물 영역(108) 위에는, 게이트 절연막(103)을 통하여 사이드 월(105)이 형성되어 있고, 고농도 불순물 영역(109) 위에는, 제 2 반도체층(106)이 직접 접하도록 형성되어 있다. 제 2 반도체층(106)의 막 두께는, 50nm 이상(바람직하게는, 100nm 이상)으로 하는 것이 바람직하다.
제 2 반도체층(106)에는, 도전성을 부여하는 고농도의 불순물 원소가 첨가되어 있고, 고농도 불순물 영역(109)과 제 2 반도체층(106)에 의하여 소스 영역 및 드레인 영역이 형성되어 있다.
즉, 소스 영역 및 드레인 영역이 채널 형성 영역(107) 및 저농도 불순물 영역(108)보다 두껍게 형성된 박막 트랜지스터가 제작된다.
또한, 박막 트랜지스터를 덮어 층간 절연막(110)이 형성되어 있고, 층간 절연막(110)에 형성된 콘택트 홀(111) 및 콘택트 홀(112)을 통하여 전극(113) 및 전극(114)이 제 2 반도체층(106)과 전기적으로 접속되어 있다.
따라서, 본 실시형태의 반도체 장치는 제 1 반도체층(102)의 막 두께가 얇게 형성되어 있으므로, 단채널 효과를 억제할 수 있고, 소스 영역 및 드레인 영역의 막 두께가 두껍게 형성되어 있으므로 시트 저항을 저감할 수 있다.
또한, 제 2 반도체층(106)이 고농도 불순물 영역(109)과 사이드 월(105)의 일부를 덮고 있으므로, 제 2 반도체층을 패터닝할 때, 사이드 월(105)이 에칭 스토퍼가 되어 제 1 반도체층(102)의 소실을 방지할 수 있다.
또한, 도 1에서는 사이드 월(105)의 하면은 게이트 절연막(103)에 접하여 형 성되어 있지만, 도 4에서 도시하는 바와 같이, 사이드 월(401)의 하면이 게이트 절연막(402)에는 접하지 않고 제 1 반도체층(102)의 저농도 불순물 영역(108)에 접하도록 형성되어 있어도 좋다.
또한, 도 3에서 도시하는 바와 같이, 게이트 전극(104)의 상면을 덮어 절연층(302)이 형성된 구조로 하여도 좋다.
도 3에서 도시하는 바와 같이, 절연층(302)이 게이트 전극(104)의 상면을 덮고 있음으로써, 게이트 전극(104)과 제 2 반도체층(106)이 단락하는 것을 방지할 수 있다.
또한, 저농도 불순물 영역(108)은, 반드시 형성할 필요는 없지만, 저농도 불순물 영역(108)을 가짐으로써, 단채널 효과의 억제, 오프 전류의 저하에 따른 스위칭 특성의 상승, 및 핫 캐리어(hot carrier)의 발생의 억제 등의 효과를 가지므로, 저농도 불순물 영역(108)을 갖는 구조로 하는 것이 더 바람직하다. 또한, 저농도 불순물 영역(108)을 형성하지 않는 경우는, 저농도 불순물 영역에 상당하는 영역에는 고농도로 불순물을 첨가하여도 좋다.
(실시형태 2)
실시형태 2에서는, 실시형태 1과는 상이한 반도체 장치의 소자 구조에 대하여 설명한다.
도 2는, 실시형태 2의 반도체 장치의 단면도이다.
도 1과 동일한 부호로 도시되어 있는 것은, 동일한 재료, 방법을 사용하여 형성할 수 있다.
실시형태 2에서는, 도 2에 도시하는 바와 같이, 사이드 월(201)의 단부(202)가 연장되어, 제 1 반도체층(102)의 일부와 중첩되어 있는 점에서 실시형태 1과는 구조가 다르다.
실시형태 1(도 1 참조)에서는, 제 2 반도체층(106)을 형성할 때, 마스크의 어긋남이 생겨 레지스트를 사이드 월(105) 위에 패터닝할 수 없게 된 경우, 제 1 반도체층(102)의 일부가 노정되어 버린다. 이 때, 제 1 반도체층(102)의 막 두께가 극히 박막이기 때문에, 제 2 반도체층(106)의 패터닝과 함께 제 1 반도체층이 소실된다는 문제가 생긴다.
그래서, 도 2의 소자 구조를 가짐으로써, 제 2 반도체층(106)을 형성할 때, 마스크의 어긋남이 생기고, 사이드 월(201) 위에 제 2 반도체층(106)을 형성할 수 없게 된 경우에도 사이드 월(201)의 단부(202)의 폭(203)만큼만 마스크의 어긋남의 마진(margin)을 형성함으로써, 제 1 반도체층(102)의 소실을 방지할 수 있다.
또한, 본 실시형태의 반도체 장치는, 단부(202)를 가짐으로써, 제 2 반도체층(106)과 게이트 전극(104) 사이에 거리를 형성할 수 있으므로, 게이트 전극(104)과 제 2 반도체층(106) 사이에서 생기는 기생 용량을 저감할 수 있다.
(실시형태 3)
실시형태 3에서는, 반도체 장치를 제작하는 제 1 방법에 대하여 도 5a 내지 도 7b를 사용하여 설명한다.
절연물(101) 위에 제 1 반도체층(102)을 형성한다. 절연물은 절연성 기판이어도 좋고, 기판 위에 형성된 단층 또는 적층의 하지 절연막이어도 좋다(도 5a 참 조).
절연성 기판으로서는, 유리 기판, 석영 기판, 수지 기판 등을 사용할 수 있다.
하지 절연막으로서는, 산화 실리콘막, 질화 실리콘막, 산소 농도보다 질소 농도가 높은 질화산화 실리콘막, 질소 농도보다 산소 농도가 높은 산화질화 실리콘막, 수지막 등의 단층 또는 적층한 막을 사용할 수 있다. 반도체 기판, 유리 기판, 석영 기판, 수지 기판 등 위에 상기 하지 절연막을 형성한 것이 절연물(101)이 된다.
또한, 제 1 반도체층(102)은, 실리콘, 실리콘 게르마늄 등을 사용하여, CVD법, 스퍼터링법 등의 공지의 방법을 사용하여 형성된 비정질 반도체막, 다결정(미결정을 포함함) 반도체막, 단결정 반도체막을 패터닝함으로써 형성한다. 또한, 제 1 반도체층(102)은, N형 혹은 P형의 도전성을 부여하는 불순물 원소를 포함하여도 좋다.
또한, 열 또는 광 조사(레이저, 적외선 등)에 의하여, 결정화를 행함으로써, 결정성이 뛰어난 결정성 반도체를 형성하여도 좋다.
또한, SIMOX법, 접합법 등을 사용하여 형성한 SOI층을 사용하여도 좋다.
제 1 반도체층(102)의 막 두께는, 완성한 후의 박막 트랜지스터의 전기 특성에 주는, 단채널 효과의 영향을 억제하기 위하여, 10nm 내지 40nm로 형성하는 것이 바람직하다.
다음, 제 1 반도체층(102) 위에 게이트 절연막이 되는 단층 또는 적층의 절 연막(501)을 형성하고, 이어서 게이트 전극이 되는 도전막(도시하지 않음)을 적층한다. 또한, 상기 도전막을 패터닝하여 제 1 반도체층(102) 위에 절연막(501)을 통하여 게이트 전극(104)을 형성한다(도 5b 참조).
또한, 게이트 전극(104)을 마스크로 하여, 제 1 반도체층(102)에 도전성을 부여하는 불순물 원소를 첨가하고, 게이트 전극(104)에 중첩하는 부분에 채널 형성영역(107)을 형성한다. 첨가하는 불순물 원소는 P형의 도전성을 부여하는 원소이어도 좋고, N형의 도전성을 부여하는 원소이어도 좋다. 완성한 후의 박막 트랜지스터에 LDD 영역을 형성하지 않는 구성으로 하는 경우, 여기서의 불순물 첨가는 행하지 않아도 좋고, 또는 고농도로 불순물을 첨가하여도 좋다(도 5b 참조).
도전성을 부여하는 불순물은, Ｎ형이면 인, 비소 등을 사용할 수 있고, P형이면, 붕소 등을 사용할 수 있다. 불순물의 첨가는, 이온 도핑, 이온 주입, 레이저 도핑, 열 확산법 등의 방법을 사용할 수 있다.
또한, 본 실시형태에 있어서는, 편의상, 소자를 하나만 나타낸 예로 설명하고 있지만, 면 내에 복수의 소자를 형성하고, Ｎ형의 박막 트랜지스터와 P형의 박막 트랜지스터가 양쪽 모두 형성된 CMOS구조로 하는 것이 바람직하다.
또한, 본 실시형태에 있어서는, 게이트 절연막이 되는 절연막(501)이 형성된 상태로 절연막(501)을 통하여 불순물 원소를 첨가하지만, 게이트 전극(104)을 마스크로 하여 절연막(501)을 에칭하여 게이트 절연막을 형성한 후, 제 1 반도체층(102)이 노출된 상태로 불순물 원소를 첨가하여도 좋다. 절연막(501)을 통한 도핑의 경우, 절연막(501)이 제 1 반도체층(102)을 덮고 있으므로, 도핑에 의한 제 1 반도체층(102)의 손상을 저감할 수 있다.
이어서, 게이트 전극(104)을 덮어 사이드 월이 되는 단층 또는 적층의 절연막(502)을 형성한다(도 5c 참조).
사이드 월이 되는 절연막(502)은, 질화 실리콘막, 산화 실리콘막, 산소 농도보다 질소 농도가 높은 질화산화 실리콘막, 질소 농도보다 산소 농도가 높은 산화질화 실리콘막 등을 사용할 수 있다. 절연막(502)의 막 두께는, 100nm 내지 1μm가 바람직하다.
절연막(502)을 형성하면, 게이트 전극(104)의 단차(段差)의 영향을 받아, 단차가 형성된다.
또한, 절연막(502) 및 절연막(501)을 에칭하여 게이트 전극(104)의 측면을 덮는 사이드 월(105)을 형성한다. 사이드 월(105)의 형성 방법은 에치 백법을 사용하여 행함으로써, 마스크를 사용하는 경우에 비하여 공정수를 삭감할 수 있다(도 5d 참조).
사이드 월(105)을 형성할 때, 사이드 월이 되는 절연막(502)에 적층된 게이트 절연막이 되는 절연막(501)도 함께 에칭하는 것이 바람직하다. 이 단계에서, 제 1 반도체층(102)의 표면이 노출되고, 게이트 절연막(103)이 형성된다. 상술한 바와 같이, 전의 공정에서 게이트 전극을 마스크로서 절연막(501)을 에칭하여 게이트 절연막을 형성하여도 좋다.
그 후, 사이드 월(105), 제 1 반도체층(102), 및 절연물(101)을 덮어 제 2 반도체층이 되는 반도체막(601)을 형성한다(도 6a 참조).
반도체막(601)의 막 두께는, 소스 영역 및 드레인 영역이 되는 부분의 시트 저항을 저감할 수 있는 정도로 두껍게 할 필요가 있고, 50nm 이상(바람직하게는, 100nm 이상)으로 하는 것이 바람직하다.
반도체막(601)으로서는, 실리콘, 실리콘 게르마늄 등을 사용하여, CVD법, 스퍼터링법 등의 공지의 방법을 사용하여 형성된 비정질 반도체막, 다결정(미결정을 포함함) 반도체막, 단결정 반도체막을 사용한다. 또한, 반도체막(601)은, 임계값 제어를 위한 N형 혹은 P형의 도전성을 부여하는 불순물 원소를 포함하여도 좋다.
또한, 열 또는 광 조사(레이저, 적외선 등)에 의하여 결정화를 행함으로써, 결정성이 뛰어난 결정성 반도체를 형성하여도 좋다.
또한, 레지스트 마스크(602)를 사용하여 반도체층(601)을, 사이드 월(105) 위에서 분단하도록 에칭함과 함께, 제 1 반도체층(102) 위에 적층하도록 단부를 에칭하여, 제 1 반도체층(102)에 접하는 2개의 제 2 반도체층(603)을 형성한다. 게이트 전극(104)과 제 2 반도체층(603)이 접촉되지 않도록 분단할 필요가 있다(도 6b 및 도 6c 참조).
여기서, 2개의 제 2 반도체층(603)은, 도 6c에 도시하는 바와 같이, 사이드 월(105)의 일부를 덮어 형성할 필요가 있다. 사이드 월(105)의 일부를 덮음으로써, 제 2 반도체층(603)을 패터닝할 때, 사이드 월(105)이 에칭 스토퍼로서 기능하므로, 사이드 월(105)과 제 2 반도체층(603) 사이에 있어서 제 1 반도체층(102)의 상면이 노출될 일은 없다. 따라서, 상기 패터닝에 있어서의 제 1 반도체층(102)의 소실을 방지할 수 있다.
또한, 제 2 반도체층(603), 및 제 1 반도체층(102)과 제 2 반도체층(603)이 적층된 부분에 도전성을 부여하는 불순물 원소를 첨가하여, 고농도 불순물 영역(701, 704)을 형성함과 함께, 고농도 불순물 영역과 채널 형성 영역 사이에 저농도 불순물 영역(702)을 형성한다(도 7a 참조).
이 공정에서는, 제 1 반도체층(102) 중, 제 2 반도체층(603)이 중첩하는 부분(704에 상당함)의 아래 쪽에 저농도 불순물 영역을 남기도록 불순물을 첨가하고, 제 1 반도체층(102) 중에 저농도 불순물 영역과 고농도 불순물 영역을 적층하여 형성하여도 좋다. 이 경우, 제 1 반도체층(102) 중, 제 2 반도체층(603)에 중첩하는 부분에 저농도 불순물 영역이 형성된다. 이 저농도 불순물 영역의 기능에 의하여 트랜지스터의 누설 전류를 저감할 수 있다.
여기서 첨가되는 불순물 원소는, P형의 도전성을 부여하는 불순물 원소라도 좋고, N형의 도전성을 부여하는 불순물 원소라도 좋지만, 저농도 불순물 영역(702)과 동일형의 도전성을 부여하는 원소를 첨가할 필요가 있다. 또한, 고농도 불순물 영역(701, 704)의 불순물 농도가 저농도 불순물 영역(702)보다 높게 되도록 첨가를 행한다.
본 실시형태에서는, 제 2 반도체층(603)을 형성한 후에 불순물을 첨가하지만, 반도체막(601)을 형성한 단계(도 6a 참조)에서 첨가를 행하여 고농도 불순물 영역을 형성하고, 그 후에 패터닝을 행하여 제 2 반도체층(603)을 형성하는 공정으로 하여도 좋다.
도전성을 부여하는 불순물은, Ｎ형이면 인, 비소 등을 사용할 수 있고, Ｐ형 이면, 붕소를 사용할 수 있다. 불순물의 첨가는, 이온 도핑, 이온 주입, 레이저 도핑, 열 확산법 등의 방법을 사용할 수 있다.
그 후, 첨가된 불순물을, 열 또는 광 조사(레이저, 적외선 등)를 사용하여 활성화한다.
형성된 고농도 불순물 영역(701, 704)이 박막 트랜지스터의 소스 영역 또는 드레인 영역으로서 기능한다.
이어서, 단층 또는 적층의 층간 절연막(110)을 형성한다. 또한, 층간 절연막(110)에 형성된 콘택트 홀(111), 콘택트 홀(112)을 통하여 전극(113) 및 전극(114)을 고농도 불순물 영역(701, 704)과 전기적으로 접속시킨다(도 7b 참조).
소스 영역 및 드레인 영역의 시트 저항을 저하시키기 위하여, 고농도 불순물 영역(701) 위에 금속 실리사이드를 형성하고, 전극(113) 및 전극(114)과 전기적인 접속을 취하는 구조로 하여도 좋다.
상술한 바와 같이, 제 1 방법을 사용하여 반도체 장치가 제작된다.
(실시형태 4)
실시형태 4에서는, 반도체 장치를 제작하는 제 2 방법에 대하여 도 8a 내지 도 9b를 사용하여 설명한다.
실시형태 3과 마찬가지로, 절연물(101), 제 1 반도체층(102), 게이트 절연막이 되는 절연막(501), 및 게이트 전극이 되는 도전막(801)을 순차로 형성한다.
다음에 게이트 전극이 되는 도전막(801) 위에 절연막(802)을 형성한다(도 8a 참조).
또한, 절연막(501), 도전막(801), 및 절연막(802)을 마스크(도시하지 않음)를 사용하여 에칭하여, 게이트 절연막(803), 게이트 전극(804) 및 게이트 전극(804)의 상면을 덮는 절연층(805)을 형성한다(도 8b 참조).
LDD영역을 형성하는 경우에는, 실시형태 3과 마찬가지로 저농도의 불순물 원소의 첨가를 행한다. 이 단계에서, 첨가를 행하여도 좋고, 절연막(501)은 에칭하지 않고 게이트 전극(804) 및 그 상면의 절연층(805)만 에칭한 후, 절연막(501)을 통하여 첨가하여도 좋다. 절연막을 통하여 첨가하는 경우는, 후의 공정에서 사이드 월을 형성할 때, 절연막(501)을 에칭하여 게이트 절연막을 형성하는 것이 바람직하다. 또한, LDD영역을 형성하지 않는 경우는, 고농도로 불순물을 첨가하여도 좋다.
다음에, 사이드 월이 되는 절연막(806)을 형성한다(도 8c 참조).
또한, 절연막(806)에 에치 백을 행하여, 게이트 전극(804)의 측면을 덮는 사이드 월(901)을 형성한다. 이 때, 절연층(805)이 에치 백을 행할 때의 에칭 스토퍼가 되고, 게이트 전극(804)의 상면이 노출함으로써 손상되는 것을 방지할 수 있다. 그래서, 절연층(805)은, 사이드 월에 대하여 에칭 레이트가 낮은 재료를 사용하는 것이 바람직하다. 이 단계에서, 게이트 절연막을 형성하는 경우는, 절연층(805)은 게이트 절연막에 대해서도 에칭 레이트가 낮은 재료를 사용하는 것이 바람직하다(도 9a 참조).
그 후, 실시형태 3과 마찬가지로, 사이드 월(901), 제 1 반도체층(102), 및 절연물(101)을 덮어, 제 2 반도체층이 되는 반도체막(도시하지 않음)을 형성한다. 또한, 상기 반도체막을 패터닝하여 제 1 반도체층(102)과 접하는 2개의 제 2 반도체층(902)을 형성한다. 제 2 반도체층(902)은, 사이드 월(901)의 일부를 덮어 형성할 필요가 있고, 일부를 덮음으로써 제 2 반도체층(902)을 패터닝할 때, 사이드 월(901)과 제 2 반도체층(902) 사이에 있어서, 제 1 반도체층(102)의 상면이 노출되어 소실되는 것을 방지할 수 있다(도 9b 참조).
본 실시형태에서는, 게이트 전극(804)의 상면에 절연층(805)이 형성되어 있으므로, 게이트 전극(804)과 중첩하는 위치에 제 2 반도체층(902)이 형성되어도, 제 2 반도체층(902)과 게이트 전극(804)이 단락되는 것을 방지할 수 있다.
고농도 불순물 영역의 형성 및 그 후의 공정은, 실시형태 3(도 7a 이후)과 마찬가지이므로 생략한다.
(실시형태 5)
실시형태 5에서는, 반도체 장치를 제작하는 제 3 방법에 대하여 도 10a 내지 도 11c를 사용하여 설명한다.
사이드 월을 형성하기 위한 절연막(502)을 형성하는 공정까지는, 실시형태 3(도 5c 참조)과 동일하므로, 본 실시형태에서는 사이드 월을 형성하는 공정부터 설명한다.
절연막(502)을 형성한 후에, 레지스트 마스크(1001)를, 게이트 전극(104)을 덮도록 형성한다(도 10a 참조).
레지스트 마스크(1001)를 사용하여 절연막(502)을 에칭하여 사이드 월(1002)과, 제 1 반도체층(102) 위에 연장된 사이드 월(1002)의 단부(1003)를 형성한다. 단부(1003)는 폭(1004)을 갖는다(도 10b 참조).
실시형태 3과 마찬가지로, 게이트 절연막(103)은 이 단계에서 형상을 형성하여도 좋고, 게이트 전극(104)을 형성할 때 형성하여도 좋다.
그 후, 레지스트 마스크(1001)를 제거하여, 사이드 월(1002), 단부(1003), 제 1 반도체층(102), 및 절연물(101)을 덮어 제 2 반도체층이 되는 반도체층(1005)을 성막한다(도 10c 참조).
반도체막(1005)의 막 두께는, 소스 영역 및 드레인 영역이 되는 부분의 시트 저항을 저감할 수 있을 정도로 두껍게 할 필요가 있고, 50nm 이상(바람직하게는 100nm 이상)으로 하는 것이 바람직하다.
또한, 레지스트 마스크(1101)를 사용하여 반도체막(1005)을 에칭하고, 사이드 월(1002)을 노출시키고, 또 단부(1003)의 적어도 일부를 덮으며, 제 1 반도체층(102)에 접하여 적층하는 2개의 제 2 반도체층(1102)을 형성한다(도 11a 및 도 11b 참조).
여기서, 제 2 반도체층(1102)은, 도 11b에 도시하는 바와 같이, 단부(1003)의 적어도 일부를 덮어 형성할 필요가 있다. 단부(1003)의 일부를 덮어 형성함으로써, 단부(1003)가 에칭 스토퍼가 되고, 제 2 반도체층(1102)을 패터닝할 때 사이드 월의 단부(1003)와 제 2 반도체층(1102) 사이에 있어서, 제 1 반도체층(102)의 상면이 노출될 일은 없다. 따라서, 상기 패터닝에 있어서의 제 1 반도체층(102)의 소실을 방지할 수 있다.
또한, 제 2 반도체층(1102)의 단부와 제 1 반도체층(102)의 단부가, 일치하 지 않아도 좋다.
단부(1003)를 가짐으로써, 레지스트 마스크(1101)에 있어서의 마스크의 어긋남에 의하여, 제 2 반도체층(1102)이 사이드 월(1002)을 덮어 형성할 수 없는 경우에도, 폭(1004)만큼 마진이 얻어져 얼라인먼트의 용장성(冗長性)을 향상시키는 것이 가능하게 된다.
또한, 단부(1003)를 가지므로, 제 2 반도체층(1102)을 게이트 전극(104)과 거리를 두고 형성할 수도 있기 때문에, 제 2 반도체층(1102)과 게이트 전극(104) 사이에서 생기는 기생 용량을 저감할 수 있다.
그 후, 도전성을 부여하는 불순물 원소를 첨가하여, 제 1 반도체층(102)과 제 2 반도체층(1102)이 적층되는 부분에 고농도 불순물 영역(1103)을 형성함과 함께, 저농도 불순물 영역(1104)을 형성한다. 여기서는, 저농도 불순물 영역(1104)과 동일형의 도전성을 부여하여, 저농도 불순물 영역(1104)보다 높은 농도가 되도록 불순물을 첨가한다. 이 경우, 불순물 원소가 단부(1003)를 통과하여 제 1 반도체층(102)에 첨가되고, 제 1 반도체층(102) 중, 단부(1003)에 중첩하는 부분도 고농도 불순물 영역(1103)이 된다(도 11c 참조).
또한, 단부(1003)의 막 두께를 두껍게 형성함으로써, 이 불순물 원소를 첨가할 때, 단부(1003)가 마스크가 되므로, 제 1 반도체층(102)의 단부(1003)가 중첩하는 부분까지 저농도 불순물 영역(1104)을 형성할 수 있다.
또한, 단부(1003)의 막 두께, 또는 불순물 원소 첨가의 조건을 조정하고, 불순물 원소의 일부를 단부(1003)를 통과시킴으로써 제 1 반도체층(102)의 저농도 불 순물 영역(1104)과 고농도 불순물 영역(1103) 사이이며, 단부(1003)와 중첩하는 부분에, 불순물 농도가 저농도 불순물 영역보다 높고, 고농도 불순물 영역보다 낮은 불순물 영역을 형성할 수 있게 된다.
또한, 제 1 반도체층(102) 중, 제 2 반도체층(1102)과 적층하는 부분에 저농도 불순물 영역을 남기도록 불순물을 첨가하여, 제 1 반도체층(102) 중에 저농도 불순물 영역과 고농도 불순물 영역과의 적층 구조를 형성하여도 좋다.
또한, 본 실시형태에서는, 제 2 반도체층(1102)을 형성한 후에 불순물을 첨가하였지만, 반도체막(1005)을 형성한 단계(도 10c 참조)에서 첨가를 행하여 고농도 불순물 영역을 형성하고, 그 후에 제 2 반도체층(1102)을 형성하는 공정으로 하여도 좋다.
그 후, 첨가된 불순물을 열 또는 광 조사(레이저, 적외선 등)를 사용하여 활성화한다.
또한, 형성된 고농도 불순물 영역(1103)이 박막 트랜지스터의 소스 영역 또는 드레인 영역으로서 기능한다.
이어서, 단층 또는 적층의 층간 절연막(110)을 형성한다. 또한, 층간 절연막(110)에 형성된 콘택트 홀(111), 콘택트 홀(112)을 통하여 전극(113) 및 전극(114)을 고농도 불순물 영역(1103)과 전기적으로 접속한다(도 11c 참조).
소스 영역 및 드레인 영역의 저항을 저하시키기 위하여, 고농도 불순물 영역(1103) 위에 금속 실리사이드를 형성하고, 전극(113) 및 전극(114)과 전기적인 접속을 취하는 구조로 하여도 좋다.
(실시형태 6)
실시형태 6에서는, 반도체 장치를 제작하는 제 4 방법에 대하여 도 12a 내지 도 12c를 사용하여 설명한다.
사이드 월(901)을 형성하는 공정까지는, 실시형태 4(도 9a 참조)와 마찬가지이므로 생략한다.
사이드 월(901), 절연층(805), 제 1 반도체층(102) 및 절연물(101)을 덮어 제 2 반도체층이 되는 반도체막(1201)을 형성한 후, 반도체막(1201) 위에 네거티브형 레지스트를 형성하고, 절연물(101) 측으로부터 네거티브형 레지스트에 노광(이면 노광)을 행한다. 그 후, 현상하여 원하는 형상으로 가공한다(도 12a 참조).
이면 노광을 행함으로써, 게이트 전극(104)을 마스크로서 이용할 수 있으므로, 새로 마스크를 사용할 필요가 없게 되어, 공정의 삭감 및 비용 절감을 도모할 수 있게 된다.
또한, 이면 노광을 행하기 위해서는, 투광성을 갖는 기판을 사용하여, 노광에 필요한 에너지가 네거티브형 레지스트에 조사되는 것이 중요하다.
그 후, 가공한 레지스트 마스크(1202)를 사용하여 반도체막(1201)을 사이드 월(901) 위에서 분단하도록 에칭한다(도 12b 참조).
또한, 반도체막(1201)의 단부를 에칭하여 제 1 반도체층(102)에 적층하는 2개의 제 2 반도체층(1203)을 형성한다(도 12c 참조).
제 2 반도체층(1203)은 게이트 전극(104)을 마스크로 한 이면 노광에 의하여 형성된 레지스트를 마스크로서 형성된다. 그래서, 제 2 반도체층(1203)을 사이드 월(901)의 일부에 중첩하도록 형성할 수 있다. 결과적으로, 실시형태 3과 마찬가지로 제 1 반도체층(102)의 소실을 방지할 수 있게 된다.
그 후의 공정은, 실시형태 3(도 7a 이후)과 마찬가지이므로 설명을 생략한다.
(실시형태 7)
본 실시형태에 있어서는, 개시한 반도체 장치를 사용하여 제작한 전자 기기 등의 예에 대하여 설명한다.
개시한 반도체 장치는, 유기 발광 소자, 무기 발광 소자, 또는 액정 소자 등을 구비한 표시 장치의 화소부 및 구동 회로부 등에 적용할 수 있다.
또한, 개시한 반도체 장치는, 디지털 카메라, 카 네비게이션, 노트형 퍼스널 컴퓨터, 게임 기기, 휴대 정보 단말(휴대전화기, 휴대형 게임기 등), 가정용 게임기 등의 기록 매체를 구비한 전자 기기 등을 제작하는 것도 가능하다.
또한, 개시한 반도체 장치는 CPU(중앙 연산 회로:Central Processing Unit) 등의 집적 회로에 적용할 수 있다.
예를 들어, 도 13a는 휴대 정보 단말이다. 도 13b는 디지털 카메라이다. 도 13c는 휴대전화이다. 도 13d는 카 네비게이션이다. 도 13e는 노트형 퍼스널 컴퓨터이다. 모두, 본체(1301 내지 1305)에 장착된 집적 회로, 혹은 표시부(1311 내지 1315)에 개시한 반도체 장치를 적용할 수 있다.
표시 장치를 제작하는 경우, 제 1 방법, 제 2 방법, 제 3 방법, 및 제 4 방법을 사용하여, 기판의 크기에 제약이 없이 저렴한 유리 기판을 사용하는 것이 적 합하다.
또한, 개시한 반도체 장치는, 비접촉으로 데이터의 입출력이 가능한 장치에 적용할 수 있다. 비접촉으로 데이터의 입출력이 가능한 장치는 이용의 형태에 따라, RFID 태그, ID 태그, IC 태그, IC 칩, RF 태그, 무선 태그, 전자 태그 또는 무선 칩이라고도 불린다. 이들을 총칭하여 비접촉 태그(비접촉 칩)라고 부른다.
예를 들어, 도 14a 내지 도 14h의 비접촉 태그(1400 내지 1407)에 개시한 반도체 장치를 적용할 수 있다.
도 1은 실시형태 1의 반도체 장치의 단면도.
도 2는 실시형태 2의 반도체 장치의 단면도.
도 3은 실시형태 1의 반도체 장치의 단면도.
도 4는 실시형태 1의 반도체 장치의 단면도.
도 5a 내지 도 5d는 실시형태 3의 반도체 장치의 제작 방법의 단면도.
도 6a 내지 도 6c는 실시형태 3의 반도체 장치의 제작 방법의 단면도.
도 7a 및 도 7b는 실시형태 3의 반도체 장치의 제작 방법의 단면도.
도 8a 내지 도 8c는 실시형태 4의 반도체 장치의 제작 방법의 단면도.
도 9a 및 도 9b는 실시형태 4의 반도체 장치의 제작 방법의 단면도.
도 10a 내지 도 10c는 실시형태 5의 반도체 장치의 제작 방법의 단면도.
도 11a 내지 도 11c는 실시형태 5의 반도체 장치의 제작 방법의 단면도.
도 12a 내지 도 12c는 실시형태 6의 반도체 장치의 제작 방법의 단면도.
도 13a 내지 도 13e는 전자 기기의 예.
도 14a 내지 도 14h는 비접촉 태그의 예.
<도면의 주요 부분에 대한 부호의 설명>
101: 절연물 102: 제 1 반도체층
103: 게이트 절연막 104: 게이트 전극
106: 제 2 반도체층 107: 채널 형성 영역
108: 저농도 불순물 영역 109: 고농도 불순물 영역
110: 층간 절연막 111: 콘택트 홀
112: 콘택트 홀 113: 전극
114: 전극 201: 사이드 월
202: 단부 203: 폭

Claims (20)

  1. 절연물 위에 형성된 고농도 불순물 영역들을 포함하는 제 1 반도체층과;
    상기 제 1 반도체층 위에 형성된 게이트 절연막과;
    상기 게이트 절연막 위에 형성된 게이트 전극과;
    상기 게이트 전극의 측면들에 접하고, 제 1 부분 및 제 2 부분을 포함하는 사이드 월;
    상기 고농도 불순물 영역들 상에 적층되고, 상기 사이드 월의 일부를 덮는 제 2 반도체층들로서, 상기 고농도 불순물 영역들 및 상기 제 2 반도체층들의 적층들은 소스 및 드레인 영역들로 기능하는, 상기 제 2 반도체층들과;
    상기 제 2 반도체층들 상의 층간 절연막과;
    상기 제 2 반도체층들에 전기적으로 접속되고, 상기 층간 절연막 위에 접하는 소스 및 드레인 전극들을 포함하고,
    상기 사이드 월의 상기 제 1 부분은 상기 제 1 반도체층 위에 있고, 및
    상기 사이드 월의 상기 제 2 부분은 상기 고농도 불순물 영역들 중 하나와 중첩하는, 반도체 장치.
  2. 삭제
  3. 삭제
  4. 제 1 항에 있어서,
    상기 고농도 불순물 영역들은 상기 제 2 반도체층들 아래에 있는, 반도체 장치.
  5. 삭제
  6. 절연물 위의, 채널 형성 영역, 저농도 불순물 영역들 및 제 1 고농도 불순물 영역들을 포함하는 제 1 반도체층과;
    상기 제 1 반도체층 위의 게이트 절연막과;
    상기 게이트 절연막 위의 게이트 전극과;
    상기 게이트 전극의 측면들에 접하고, 제 1 부분 및 제 2 부분을 포함하는 사이드 월;
    상기 제 1 고농도 불순물 영역들 상에 적층되고, 상기 사이드 월의 상기 제 2 부분의 일부를 덮고, 제 2 고농도 불순물 영역들을 갖는 제 2 반도체층들로서, 상기 제 1 고농도 불순물 영역들과 상기 제 2 고농도 불순물 영역들의 적층들은 소스 및 드레인 영역들로 기능하는, 상기 제 2 반도체층들과;
    상기 제 2 반도체층들 상의 층간 절연막과;
    상기 제 2 반도체층들에 전기적으로 접속되고, 상기 층간 절연막 위에 접하는 소스 및 드레인 전극들을 포함하고,
    상기 채널 형성 영역은 상기 게이트 전극과 중첩하고, 상기 저농도 불순물 영역들은 상기 사이드 월과 중첩하고,
    상기 사이드 월의 상기 제 1 부분은 상기 제 1 반도체층 위에 있고, 및
    상기 사이드 월의 상기 제 2 부분은 상기 제 1 고농도 불순물 영역들 중 하나와 중첩하는, 반도체 장치.
  7. 제 1 항 또는 제 6 항에 있어서,
    상기 게이트 절연막의 상면은 상기 사이드 월과 접하는, 반도체 장치.
  8. 제 1 항 또는 제 6 항에 있어서,
    상기 제 1 반도체층의 상면은 상기 사이드 월과 접하는, 반도체 장치.
  9. 제 6 항에 있어서,
    상기 제 1 고농도 불순물 영역들은 상기 제 2 반도체층들 아래에 있는, 반도체 장치.
  10. 제 1 항 또는 제 6 항에 따른 반도체 장치를 포함하는, 전자 기기.
  11. 절연물 위에 제 1 반도체층을 형성하는 단계와;
    상기 제 1 반도체층 위에 게이트 절연막과 게이트 전극을 순서대로 적층하여 형성하는 단계와;
    상기 게이트 전극을 마스크로서 사용하여, 상기 제 1 반도체층에 일 도전성을 부여하는 불순물 원소를 첨가하여 상기 제 1 반도체층에 저농도 불순물 영역들을 형성하는 단계와;
    상기 게이트 전극의 측면들에 접하고, 단부들이 상기 제 1 반도체층 위로 연장된 사이드 월을 형성하는 단계와;
    상기 게이트 전극과, 상기 사이드 월과, 상기 사이드 월의 상기 단부들과, 상기 제 1 반도체층을 덮는 반도체막을 형성하는 단계와;
    상기 반도체막을 에칭하여 제 2 반도체층들을 형성하는 단계로서, 각각의 상기 제 2 반도체층들이 상기 제 1 반도체층 상에 적층되고 상기 사이드 월의 상기 단부들의 일부에 접하는, 상기 제 2 반도체층들을 형성하는 단계와;
    상기 일 도전성을 부여하는 불순물 원소를 첨가하여 상기 제 1 반도체층과 상기 제 2 반도체층들에 고농도 불순물 영역들을 형성하는 단계로서, 상기 제 1 반도체층 및 상기 제 2 반도체층들의 상기 고농도 불순물 영역들은 소스 및 드레인영역들로 기능하는, 상기 고농도 불순물 영역들을 형성하는 단계와;
    상기 제 2 반도체층들 및 상기 사이드 월 상에 층간 절연막을 형성하는 단계와;
    상기 층간 절연막 상에 소스 및 드레인 전극들을 형성하는 단계로서, 상기 소스 및 드레인 전극들은 상기 층간 절연막에 제공되는 콘택트 홀들을 통해 상기 제 2 반도체층들에 전기적으로 접속되는, 상기 소스 및 드레인 전극들을 형성하는 단계를 포함하는, 반도체 장치의 제작 방법.
  12. 제 11 항에 있어서,
    상기 사이드 월의 하면은 상기 게이트 절연막과 접하는, 반도체 장치의 제작 방법.
  13. 제 11 항에 있어서,
    상기 사이드 월의 하면은 상기 제 1 반도체층에 접하는, 반도체 장치의 제작 방법.
  14. 제 11 항에 있어서,
    상기 제 1 반도체층의 상기 고농도 불순물 영역들은 상기 제 2 반도체층들 아래에 형성되는, 반도체 장치의 제작 방법.
  15. 절연물 위에 제 1 반도체층을 형성하는 단계와;
    상기 제 1 반도체층 위에 게이트 절연막, 게이트 전극, 절연층을 순서대로 적층하여 형성하는 단계와;
    상기 게이트 전극을 마스크로서 사용하여, 상기 제 1 반도체층에 일 도전성을 부여하는 불순물 원소를 첨가하여 상기 제 1 반도체층에 저농도 불순물 영역들을 형성하는 단계와;
    상기 게이트 전극의 측면들에 사이드 월들을 형성하는 단계와;
    상기 절연층과, 상기 사이드 월들과, 상기 제 1 반도체층을 덮는 반도체막을 형성하는 단계와;
    상기 반도체막을 덮는 네거티브형 레지스트를 형성하는 단계와;
    상기 네거티브형 레지스트에 상기 절연물의 이면 측으로부터 노광을 행하여 레지스트 마스크를 형성하는 단계와;
    상기 반도체막을 에칭하여, 제 2 반도체층들을 형성하는 단계로서, 각각의 상기 제 2 반도체층들이 상기 제 1 반도체층 상에 적층되고 상기 사이드 월들의 일부를 덮는, 상기 제 2 반도체층들을 형성하는 단계와;
    상기 일 도전성을 부여하는 불순물 원소를 첨가하여 상기 제 1 반도체층 및 상기 제 2 반도체층들에 고농도 불순물 영역들을 형성하는 단계로서, 상기 제 1 반도체층 및 상기 제 2 반도체층들의 상기 고농도 불순물 영역들은 소스 및 드레인영역들로 기능하는, 상기 고농도 불순물 영역들을 형성하는 단계와;
    상기 제 2 반도체층들 상에 층간 절연막을 형성하는 단계와;
    상기 층간 절연막 상에 소스 및 드레인 전극들을 형성하는 단계로서, 상기 소스 및 드레인 전극들은 상기 층간 절연막에 제공되는 콘택트 홀들을 통해 상기 제 2 반도체층들에 전기적으로 접속되는, 상기 소스 및 드레인 전극들을 형성하는 단계를 포함하는, 반도체 장치의 제작 방법.
  16. 제 15 항에 있어서,
    상기 사이드 월들의 하면들은 상기 게이트 절연막과 접하는, 반도체 장치의 제작 방법.
  17. 제 15 항에 있어서,
    상기 사이드 월들의 하면들은 상기 제 1 반도체층에 접하는, 반도체 장치의 제작 방법.
  18. 삭제
  19. 삭제
  20. 삭제
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