JP5322345B2 - 半導体装置及びその作製方法 - Google Patents

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Description

本出願は、半導体装置及びその作製方法に関する。
薄膜トランジスタ（ＴＦＴ）は、半導体膜を用いて形成されたトランジスタである。
そして、薄膜トランジスタを用いた半導体装置の高性能化を図るため、さまざまな技術が検討されている。
例えば、半導体層のチャネル形成領域を薄膜化することによって、電界効果移動度の上昇、電界効果サブスレッショルド特性の向上、リーク電流の低減を達成するという技術がある。
ここで、薄膜トランジスタのチャネル形成領域とソース領域及びドレイン領域とは、同一の半導体膜を用いて形成する場合が多い。
このような場合、薄膜トランジスタのチャネル形成領域を薄膜化させると、ソース領域及びドレイン領域も薄膜化されてしまう。
ソース領域及びドレイン領域が薄膜化した場合、ソース領域及びドレイン領域を下地とするエッチングを行うとき、オーバーエッチングに対するマージン（エッチングマージン）が激減する。その為、層間絶縁膜を貫通するコンタクトホールを形成する際、コンタクトホールがソース領域及びドレイン領域の底部まで貫通してしまうという問題が生ずる。
なお、本明細書のマージンとは、製造プロセス上許容できる処理条件の範囲のことである。製造プロセス上許容できる処理条件の範囲を超える処理条件で処理を行った場合、半導体装置に不良が発生してしまうことになる。したがって、マージンが増えることによって、不良発生率が低くなるので、処理条件の制約が減ることになる。一方、マージンが減ることによって、不良発生率は高くなるので、処理条件の制約が増すことになる。
コンタクトホールがソース領域の底部（又はドレイン領域の底部）まで貫通した場合、貫通したホールの側面とコンタクト電極とをコンタクトすることも可能である。しかしながら、ソース領域及びドレイン領域が薄膜化している側面積はほぼ無いに等しくなる。そのため、ソース領域（又はドレイン領域）とコンタクト電極とのコンタクト抵抗を十分に下げることができなくなるので、ソース領域（又はドレイン領域）に十分な電圧を印加することができなくなる。その結果、薄膜トランジスタは動作しなくなる。
上記問題を解決するために、エッチング条件が異なる複数回のエッチングを行うことによって、コンタクトホールを形成する方法が開示されている（特許文献１）。
特開平５−１３７６２号公報
特許文献１に記載のエッチング方法は、オーバーエッチングが少ない点で優れている。
しかし、現実の製造現場においては、どれ程優れたエッチング方法を用いたとしても避けることができない問題がある。この点について以下説明する。
半導体装置のエッチングは、微細な加工を行うものであるので、半導体装置のエッチング装置に求められる制御性は非常に高い。
そのため、エッチング装置のコンディションが少し変化するだけで（チャンバー内雰囲気の変化、エッチング溶液の組成の変化、電源の不具合、制御ソフトのエラー等）、製品の不良発生率が上昇してしまう。
例えば、ドライエッチング装置の場合、複数の基板を連続でエッチングする際、１枚の基板をエッチングするたびに、反応生成物がチャンバー内に残存すること若しくは反応生成物がチャンバー壁に付着すること等によって、チャンバー内の雰囲気は変化していく。
チャンバー内の雰囲気が変化した場合、エッチング装置の設定条件が同一であっても、チャンバー内でのエッチング反応は異なったものとなる。
一方、ウェットエッチング装置の場合、エッチング溶液とエッチング対象物質が反応してエッチングされるため、エッチングをするたびにエッチング溶液の濃度組成比が変化していく。
エッチング溶液の濃度組成比が変化した場合、エッチング装置の設定条件が同一であっても、装置内でのエッチング反応は異なったものとなる。
エッチング反応が異なったものになると、エッチング不良（エッチング不足又はオーバーエッチング）が生じる。
エッチング不足になると、エッチング残渣が生じ、半導体装置が正常動作しなくなる。
また、オーバーエッチング量が多くなると、下地となる膜（エッチングストッパー膜）が消失してしまい、半導体装置が正常動作しなくなる。
しかし、オーバーエッチングを生じないような条件でエッチングするとエッチング不足になってしまう場合が多い。
その為、エッチング条件は、半導体装置が正常動作する範囲内でオーバーエッチングになるような条件にする必要がある。
したがって、製品の不良発生率を低下するためには、半導体装置を製造する際のオーバーエッチングに対するマージン（エッチングマージン）を増やす必要がある。
また、このような問題は、コンタクトホール形成時のエッチング工程だけではなく、他のエッチング工程においても生じる問題である。
本発明は、上記問題に鑑み、様々なエッチング工程におけるエッチングマージンを増やすための半導体装置の素子構造及び該素子構造を有する半導体装置の作製方法を提供することを目的とする。
本発明の半導体装置は、開口部を有する絶縁物の上に配置された島状半導体層を有し、前記島状半導体層は埋込半導体層と薄膜半導体層とを有し、前記埋込半導体層の膜厚は前記薄膜半導体層の膜厚よりも厚いことを特徴とする。
ここで、開口部を有する絶縁物は、開口形状を有する絶縁物であれば良い。よって、開口部を有する絶縁物は、開口部を意図的に形成した絶縁物のみに限定されない。
即ち、開口部を有する絶縁物は、絶縁性基板に開口部を意図的に形成した物、単層又は積層の下地絶縁膜に開口部を意図的に形成した物、絶縁表面の上に絶縁体を貼り付けた結果、開口形状を有する絶縁体となった物等を含む。当然、開口部を有する絶縁物は、これら例示したものに限定されない。
また、埋込半導体層は、前記開口部と重なる領域に配置され、前記開口部に埋め込まれた形状の部分（埋込形状）を有する半導体層である。よって、埋込半導体層は、開口部を有する絶縁物に埋め込んだ半導体層のみに限定されない。
一方、薄膜半導体層は、前記開口部と重ならない領域に配置された半導体層である。
また、前記島状半導体層の上には、層間絶縁膜が形成されている。そして、前記層間絶縁膜を貫通するコンタクトホールは、前記埋込半導体層と重なる位置に形成されていることを特徴とする。
また、前記コンタクトホールを介して前記層間絶縁膜上に形成された配線と前記埋込半導体層とが電気的に接続されている。
また、前記コンタクトホールは、前記埋込半導体層の内部まで達するように形成されていると好ましい。
若しくは、前記コンタクトホールは、前記埋込半導体層を貫通するように形成されていると好ましい。
また、前記島状半導体層は、ソース領域とドレイン領域との間に形成されたチャネル形成領域を有し、前記ソース領域及び前記ドレイン領域は前記埋込半導体層に形成されており、前記チャネル形成領域は前記薄膜半導体層に形成されていることを特徴とする。
また、前記チャネル形成領域の上にはゲート絶縁膜を介してゲート電極が形成されていることを特徴とする。
なお、前記ソース領域及び前記ドレイン領域は、導電型を付与する不純物が添加された高濃度不純物領域である。
また、前記ゲート電極の側面に接して、端部の一方が前記ゲート電極と接するサイドウォールが形成されていることを特徴とする。
また、前記島状半導体層には導電型を付与する不純物が添加された低濃度不純物領域が形成されており、前記サイドウォールと前記低濃度不純物領域とは重なる位置に形成されていることを特徴とする。
また、前記サイドウォールの端部の他方は、前記埋込半導体層と重なる位置に形成されていることを特徴とする。この場合、前記低濃度不純物領域は、前記埋込半導体層と前記薄膜半導体層との両方に形成されていることになる。
なお、前記ゲート絶縁膜と前記ゲート電極と前記サイドウォールとは、前記層間絶縁膜の下に形成されている。
そして、本発明に係る半導体装置は、開口部を有する絶縁物と、前記絶縁物上に形成された島状半導体層と、前記島状半導体層上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、前記ゲート電極上に形成された層間絶縁膜と、前記層間絶縁膜を貫通するコンタクトホールと、を有し、前記島状半導体層は、埋込半導体層と薄膜半導体層とを有し、前記埋込半導体層は、前記開口部に埋め込まれており、前記薄膜半導体層は、前記開口部と重ならない位置に配置されており、前記埋込半導体層の膜厚は前記薄膜半導体層の膜厚よりも厚く、前記コンタクトホールは、前記埋込半導体層と重なる位置に形成されていることによって、前記コンタクトホール形成時のエッチングマージンを増やすことができる。
また、前記ゲート電極の側面に、端部の一方が接するサイドウォールを有し、前記サイドウォールの端部の他方は、前記埋込半導体層と重なる位置に形成することによって、サイドウォール形成時のエッチングマージンを増やすことができる。
また、前記ゲート電極は、前記薄膜半導体層及び前記埋込半導体層と重なる位置に配置することによって、ゲート電極形成時のエッチングマージンを増やすことができる。
また、本発明に係る半導体装置は、開口部を有する絶縁物の上に配置された埋込半導体層及び薄膜半導体層を有する島状半導体層と、前記薄膜半導体層の上にゲート絶縁膜を介して形成されたゲート電極と、前記島状半導体層と前記ゲート絶縁膜と前記ゲート電極との上に形成された層間絶縁膜と、前記層間絶縁膜を貫通するコンタクトホールと、を有し、前記埋込半導体層の膜厚は前記薄膜半導体層の膜厚よりも厚く、前記コンタクトホールは、前記埋込半導体層と重なる位置に形成されていることを特徴とする。
また、本発明に係る半導体装置は、開口部を有する絶縁物の上に配置された埋込半導体層及び薄膜半導体層を有する島状半導体層と、前記薄膜半導体層及び前記埋込半導体層の上にゲート絶縁膜を介して形成されたゲート電極と、前記島状半導体層と前記ゲート絶縁膜と前記ゲート電極との上に形成された層間絶縁膜と、前記層間絶縁膜を貫通するコンタクトホールと、を有し、前記埋込半導体層の膜厚は前記薄膜半導体層の膜厚よりも厚く、前記コンタクトホールは、前記埋込半導体層と重なる位置に形成されていることを特徴とする。
また、本発明に係る半導体装置は、開口部を有する絶縁物の上に配置された埋込半導体層及び薄膜半導体層を有する島状半導体層と、前記薄膜半導体層の上にゲート絶縁膜を介して形成されたゲート電極と、前記島状半導体層の上に形成されたサイドウォールと、前記島状半導体層と前記ゲート絶縁膜と前記ゲート電極と前記サイドウォールとの上に形成された層間絶縁膜と、前記層間絶縁膜を貫通するコンタクトホールと、を有し、前記埋込半導体層の膜厚は前記薄膜半導体層の膜厚よりも厚く、前記コンタクトホールは、前記埋込半導体層と重なる位置に形成されており、前記サイドウォールの端部の一方は前記ゲート電極の側面と接して形成されており、前記サイドウォールの端部の他方は前記埋込半導体層と重なる位置に形成されていることを特徴とする。
また、前記サイドウォールと重なる位置に形成された前記島状半導体層は、低濃度不純物領域であり、前記低濃度不純物領域は、前記埋込半導体層と前記薄膜半導体層とを有することを特徴とする。
また、本発明に係る半導体装置は、前記島状半導体層には、ソース領域とドレイン領域との間に配置されたチャネル形成領域が形成されており、前記チャネル形成領域は、前記ゲート電極と重なる位置に形成された前記薄膜半導体層であり、前記ソース領域及び前記ドレイン領域は、前記埋込半導体層に形成されていることを特徴とする。
また、本発明に係る半導体装置において、前記島状半導体層は非階段形状であることを特徴とする。
また、本発明に係る半導体装置において、前記島状半導体層の表面は平坦であることを特徴とする。
また、本発明に係る半導体装置の作製方法として、開口部の形成された絶縁物上に第１の半導体膜を形成した後、ＣＭＰを用いて、前記開口部と重なる位置に埋込半導体層を形成するとともに、前記絶縁物の表面を平坦化した後、前記埋込半導体層上及び前記絶縁物上に第２の半導体膜を形成した後、前記埋込半導体層及び前記第２の半導体膜をレーザー結晶化した後、ＣＭＰを用いて前記第２の半導体膜を平坦化した後、前記第２の半導体膜を素子分離することにより、前記埋込半導体層と、前記開口部と重ならない位置に形成された薄膜半導体層と、を有する島状半導体層を形成する第１の方法がある。
また、本発明に係る半導体装置の作製方法として、開口部の形成された絶縁物上に半導体膜を形成した後、半導体膜をレーザー結晶化した後、ＣＭＰを用いて前記半導体膜を平坦化した後、前記半導体膜を素子分離することにより、前記開口部と重なる位置に形成された埋込半導体層と、前記開口部と重ならない位置に形成された薄膜半導体層とを有する島状半導体層を形成する第２の方法がある。
また、本発明に係る半導体装置の作製方法は、単結晶の半導体基板の一方の面に、開口形状を有する埋込絶縁物を形成し、支持基板の絶縁表面と前記単結晶の半導体基板の一方の面と貼り合わせ、前記単結晶の半導体基板の他方の面を研磨し、前記単結晶の半導体基板の一部を素子分離することにより、前記開口形状が形成された領域と重なる位置に形成された埋込半導体層と、前記開口形状が形成された領域と重ならない位置に形成された薄膜半導体層とを有する島状半導体層を形成する第３の方法がある。
また、前記第１乃至第３の方法により島状半導体層を形成した後、前記島状半導体層の上にゲート絶縁膜を介してゲート電極を形成する。
島状半導体層を薄膜半導体層と埋込半導体層とを有する構造とすることによって、様々なエッチング工程におけるエッチングマージンを増やすことができる。
また、サイドウォールを有する場合は、前記サイドウォールの端部の他方を埋込半導体層と重なる位置に形成する構造とすることによって、サイドウォール形成時のエッチングマージンを増やすことができる。
以下に、本発明の実施の形態を図面に基づいて説明する。但し、本発明は多くの異なる様態で実施することが可能であり、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本実施の形態の記載内容に限定して解釈されるものではない。
なお、以下の実施の形態１〜８は、適宜組み合わせることが可能である。また、特に断らない限り、図面において、同一の符号で記されているものに関しては、同一の材料、方法等を用いて形成することができる。
（実施の形態１）
本実施の形態では、半導体装置の素子構造について説明する。
図１、２は、本実施の形態の半導体装置の断面図である。
本実施の形態の半導体装置は、絶縁物１００、島状半導体層２００、ゲート絶縁膜３００、ゲート電極４００、サイドウォール５０１、サイドウォール５０２、層間絶縁膜６００、配線７０１、配線７０２を有する（図１）。
絶縁物１００は開口部が設けられた構造（開口形状）を有し、島状半導体層２００は一部が埋め込まれた構造（埋込形状）を有する。
開口部は、図１の２１１、２１２で示された領域に形成されている。開口部の断面形状は、必ずしも図示されたような矩形でなくてもよい。例えば、開口部の断面形状が半円、半楕円、台形等の形状でもよい。
そして、開口部を有する絶縁物１００の上には、島状半導体層２００が形成されている。
ここで、島状半導体層２００のうち、２１１及び２１２で示された領域に形成された半導体層が埋込半導体層である。
即ち、埋込半導体層は、島状半導体層２００の一部であって、前記開口部と重なる領域に形成された半導体層である。
なお、図１に示すように、埋込半導体層は、その下部が絶縁物１００に設けられた開口部（開口形状）に埋め込まれた形状（埋込形状）を有する。
一方、島状半導体層のうち、領域２１３で示された領域に形成された半導体層が薄膜半導体層である。
即ち、薄膜半導体層は、島状半導体層２００の一部であって、前記開口部と重ならない領域に形成された半導体層である。
よって、島状半導体層２００は、２つの埋込半導体層の間に薄膜半導体層が配置された構造となっている。
なお、埋込半導体層の膜厚は、薄膜半導体層の膜厚よりも厚くなっている。
薄膜半導体層の膜厚は、５ｎｍ〜３０ｎｍが好ましい（より好ましくは５ｎｍ〜１０ｎｍ）。
埋込半導体層の膜厚は、開口部の深さに薄膜半導体層の膜厚を足した範囲で選択できる。開口部の深さは２０ｎｍ〜３００ｎｍが好ましい。したがって、埋込半導体層の膜厚は２５ｎｍ〜３３０ｎｍが好ましい。
このように、チャネル形成領域となる薄膜半導体層の膜厚は３０ｎｍ以下と薄い。そして、チャネル形成領域となる薄膜半導体層の下に接して絶縁物があることによって、チャネル形成領域の底部を完全に空乏化させることができる。チャネル形成領域の底部まで完全に空乏化させることによって、良好なＳ値且つ良好な閾値電圧のトランジスタを形成することができる。なお、チャネル形成領域となる半導体層の下に接する絶縁物が存在しないトランジスタ（例えばバルクのシリコンウェハに形成したトランジスタ）は、底部まで完全に空乏化することはできない。
そして、島状半導体層２００の上にはゲート絶縁膜３００を介してゲート電極４００が形成されている。
また、ゲート電極４００の側面部に接してサイドウォール５０１及びサイドウォール５０２が形成されている。
ここで、図２を用いて、各構成の位置関係について説明する。
島状半導体層２００は、ソース領域２０１、ドレイン領域２０２、チャネル形成領域２０３、ＬＤＤ領域２０４、ＬＤＤ領域２０５を有する。
ソース領域、ドレイン領域は、導電型を有する不純物が添加された高濃度不純物領域である。ＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）領域は、ソース領域及びドレイン領域と同一の導電型を有する不純物が添加された低濃度不純物領域である。
ソース領域２０１とドレイン領域２０２との間には、チャネル形成領域２０３とＬＤＤ領域２０４とＬＤＤ領域２０５とが配置されている。そして、チャネル形成領域２０３は、ＬＤＤ領域２０４とＬＤＤ領域２０５との間に配置されている。
そして、チャネル形成領域２０３は薄膜半導体層に形成されており、ソース領域２０１及びドレイン領域２０２は埋込半導体層に形成されているので、島状半導体層２００は、２つの埋込半導体層の間に薄膜半導体層が配置された構造となっている。
ＬＤＤ領域２０４とＬＤＤ領域２０５とは必須の構成ではない。また、ＬＤＤ領域２０４とＬＤＤ領域２０５とのいずれか一方のみを設けてもよい。
ＬＤＤ領域２０４とＬＤＤ領域２０５とが両方ない場合は、ソース領域２０１とドレイン領域２０２との間にチャネル形成領域２０３が配置された構成とする。
ＬＤＤ領域２０４とＬＤＤ領域２０５とのいずれか一方がない場合は、ソース領域２０１とドレイン領域２０２との間にチャネル形成領域２０３とＬＤＤ領域とが配置された構成とする。
なお、チャネル長（チャネル形成領域においてキャリアが流れる方向の長さ）が短くなった場合、短チャネル効果という不具合が発生する。短チャネル効果の抑制の為にはＬＤＤ領域を設けた構成が好ましい。また、ＬＤＤ領域を有する場合、オフ電流の低下によるスイッチング特性の上昇、及びホットキャリアの発生の抑制等の効果を有する。以上のことから、ＬＤＤ領域を設けた構成が好ましい。
チャネル形成領域２０３の上には、ゲート絶縁膜３００を介してゲート電極４００が形成されている。
また、ＬＤＤ領域２０４の上にはゲート絶縁膜３００を介してサイドウォール５０１が形成されている。また、ＬＤＤ領域２０５の上にはゲート絶縁膜３００を介してサイドウォール５０２が形成されている。
本実施の形態において、ＬＤＤ領域とサイドウォールとの間にはゲート絶縁膜が挟まれた構成としたが、ＬＤＤ領域とサイドウォールとの間にはゲート絶縁膜が挟まれていない構成としても良い。
したがって、ＬＤＤ領域とサイドウォールとは重なった位置に配置されていれば良い。ＬＤＤ領域とサイドウォールとが重なった位置に配置することによって、自己整合的に（セルフアラインで）ＬＤＤ領域を形成することができるため、使用マスク数を減らすことができ、且つＬＤＤ長のＴＦＴ毎のばらつきを低減させることができる。
なお、マスクを用いてＬＤＤ領域を作製することもできるため、サイドウォールはなくてもよい。但し、前述のとおり、サイドウォールがある構成の方が好ましい。
サイドウォールは、島状半導体層２００をエッチングストッパーとするエッチバックを行うことによって形成する。
その為、サイドウォールを形成する場合のエッチングマージンを得るため、島状半導体層２００のうちエッチングストッパーとなる部分の膜厚は厚い方が好ましい。
したがって、サイドウォールの端部の他方が埋込半導体層と重なる位置になるようにサイドウォールを形成することが好ましい。
なお、図２において、サイドウォール５０１の端部の一方は、破線８００１で示される部分であり、ゲート電極４００の側面部と接している。また、サイドウォール５０１の端部の他方は、破線８０１１で示される部分であり、２１１で示される領域に形成されている埋込半導体層と重なる位置になるように形成されている。
また、図２において、サイドウォール５０２の端部の一方は、破線８００２で示される部分であり、ゲート電極４００の側面部と接している。また、サイドウォール５０２の端部の他方は、破線８０１２で示される部分であり、２１２で示される領域に形成されている埋込半導体層と重なる位置になるように形成されている。
サイドウォールの端部の他方が埋込半導体層と重なる位置に配置することによって、ＬＤＤ領域は、膜厚の厚い部分と膜厚の薄い部分とが隣り合って形成されることになる（埋込半導体層と薄膜半導体層の両方にＬＤＤ領域が形成される）。これにより、ＬＤＤ領域においてキャリアが段階的に減速されるため、ホットキャリアの発生をより効果的に抑制できることになる。
また、絶縁物１００、島状半導体層２００、ゲート絶縁膜３００、ゲート電極４００、サイドウォール５０１、サイドウォール５０２の上には、層間絶縁膜６００が形成されている。
本実施の形態においては、島状半導体層２００、ゲート絶縁膜３００、ゲート電極４００、サイドウォール５０１、サイドウォール５０２を覆うように層間絶縁膜６００が形成されている。
そして、コンタクトホールが層間絶縁膜６００を貫通している。該コンタクトホールは、埋込半導体層と重なる位置に形成されている（領域２１１、領域２１２）。該コンタクトホール内において配線７０１、配線７０２が埋込半導体層と接触している（電気的に接続されている）。
コンタクトホールを埋込半導体層と重なる位置に形成することによって、エッチングマージンが上昇する。よって、エッチング装置のコンディションがばらついても配線と半導体層とのコンタクトを確実にとることができる。
さらに、コンタクトホールの形成方法は、コンタクトホールは埋込半導体の内部まで達するように形成する方法と、埋込半導体層の底部まで貫通して形成する方法と、がある。どちらの場合も、埋込半導体層の膜厚は厚いため、埋込半導体層に形成されたコンタクトホールの側壁においても配線と半導体層とのコンタクトを確実にとることができる。
なお、コンタクトホールを埋込半導体層の内部まで達するように形成することによって、コンタクトホールの底部及び側壁の両方において配線と半導体層とのコンタクトをとることができるので、より確実にコンタクトをとることができる。より確実にコンタクトをとることができるので、エッチングマージンは増える。
この場合、埋込半導体層の底部まで貫通しないように、埋込半導体層の膜厚を十分厚くする。
一方、コンタクトホールを埋込半導体層の底部まで貫通して形成することもできる。この場合、埋込半導体層の下の絶縁物１００がエッチングストッパーとなるため、エッチング制御性に優れるので好ましい。また、コンタクトホールの側面においてコンタクトをとる構造となるので、接触面積は埋込半導体層の膜厚に依存するため、配線と接触する埋込半導体層の断面積がＴＦＴ毎にばらつかない。その結果、ＴＦＴ毎の電気的特性のばらつきを低減できる（図１５）。
以上のような素子構造とすることによって、エッチングマージンを増やし、且つ半導体装置の高性能化が達成できる。
（実施の形態２）
本実施の形態においては、埋込半導体層と薄膜半導体層とを有する島状半導体層について詳細に説明する。
埋込半導体層と薄膜半導体層とを有する島状半導体層とすることによって、埋込半導体層と薄膜半導体層との境界領域において、埋込半導体層の表面（上面）と薄膜半導体層の表面（上面）とにより形成される形状を非階段形状（連続的形状）とすることができる。
形状を非階段形状とするために、埋込半導体層の厚さの制御を絶縁物に形成された開口部の深さの制御によって行う。
これにより、境界の形状を非階段形状とし、且つ埋込半導体層の膜厚を自由自在に変えることができる。
そして、境界の形状を非階段形状とすることによって、エッチングマージンをさらに増やすことが可能となる。
ここで、形状が非階段形状であることの技術的意義を説明するために、埋込半導体層の表面（上面）と薄膜半導体層の表面（上面）とにより形成される断面形状が階段形状である場合の問題点について説明する。
なお、非階段形状とは、階段形状ではない形状である。
図３に埋込半導体層を有さない島状半導体層２５０を例として示す。図３に示した半導体素子の構造は、絶縁物１５０上に形成された島状半導体層２５０と、島状半導体層２５０の上に形成されたゲート絶縁膜３５０を有する。
図３において、２６１、２６２で示された領域の島状半導体層２５０の膜厚は、２６３で示された領域の島状半導体層２５０の膜厚よりも厚い。
図３に示した半導体素子の構造において、領域２６１と領域２６３の境界領域（破線８０５１）及び領域２６２と領域２６３の境界領域（破線８０５２）における形状は膜厚の差による段差がある階段形状をしている。
このような階段形状を有する島状半導体層２５０の上にゲート絶縁膜３５０を形成した場合、ゲート絶縁膜３５０は段切れを起こしてしまうという問題が生ずる（図３の破線８０５１、破線８０５２参照）。
段切れとは、段差を有する形状に膜を形成する際、その膜のステップカバレッジが十分でないために、その膜に切れた部分が生じてしまうことをいう。
そして、チャネル形成領域の膜厚を薄膜化した場合、それに伴いゲート絶縁膜の膜厚も薄膜化する必要がある。ゲート絶縁膜が薄膜化した場合、階段形状に起因するゲート絶縁膜の段切れの確率は格段に上昇する。階段形状の段差の厚さがゲート絶縁膜の膜厚よりも厚い場合は高い確率で段切れを生ずる。
ゲート絶縁膜３５０が段切れを起こすと、ゲート電極を形成するためのエッチングの際に島状半導体層２５０がエッチングされてしまい、島状半導体層２５０が膜切れしてしまうことになる。即ち、ゲートエッチング時のエッチングマージンが減ることになる。
また、このような階段形状を有する島状半導体層を形成する場合は、厚い半導体膜を形成した後、部分的にエッチングを行うことにより、薄い膜厚の半導体層（領域２６３のような部分）と厚い膜厚の半導体層（領域２６１、領域２６２のような部分）を形成する。
部分的にエッチングを行うと、エッチングされた表面は大きな凹凸が形成される。
この大きな凹凸のできた薄い半導体層（領域２６３のような部分）をチャネル形成領域とすると、この凹凸が物理的な障害となってキャリアの移動を阻害する。その為、電界効果移動度が減少する（ラフネスによる移動度の減少）。
さらに、部分的なエッチングを行った場合、基板上に形成された半導体層ごとのエッチング量のばらつきが避けられない。
よって、チャネル形成領域の膜厚にばらつきが生じ、ＴＦＴごとの電気的特性のばらつきを生ずる。
以上のように、階段形状を有する島状半導体層にはさまざまな問題があるため、非階段形状とすることは好ましいことである。
（実施の形態３）
図４に、実施の形態１（図１、２）の変形例を示す。実施の形態１と異なる点は、チャネル形成領域が薄膜半導体層と埋込半導体層からなることである。
つまり、埋込半導体層の端部の一方がゲート電極４００と重なる位置に配置されている。
このように配置するためには、絶縁物１００に形成する開口部をゲート電極と重なる位置になるように形成すれば良い。
これにより、ゲート電極４００を形成するためのエッチングを行うときに、ゲート電極４００が形成されない位置のゲート絶縁膜がエッチングされて消失した場合であっても、その位置の半導体層が消失してしまうことを防止することができる。
つまり、この構成によって、ゲートエッチング時のエッチングマージンを増やすことができる。
さらに、チャネル形成領域には、膜厚の薄い部分と厚い部分とが形成されることになるため、キャリアの散乱が抑制され、電界効果移動度が上昇する。
（実施の形態４）
本実施の形態においては、埋込半導体層と薄膜半導体層とを有する島状半導体層の形成する第１の方法について説明する。
絶縁物１００を用意する。絶縁物は絶縁性基板であっても良いし、基板上に設けられた下地絶縁膜であってもよい（図５（Ａ））。
次に、絶縁物１００に開口部を形成する（図５（Ｂ））。
開口部の深さは１ｎｍ〜１０μｍと非常に広い範囲を選択できるが、開口部には後に半導体層を埋め込むため、２０ｎｍ〜３００ｎｍの深さとすることが好ましい。
下地絶縁膜を積層して、積層された下地膜の一部をエッチングストッパーとすることによって、開口部の深さをばらつきなく形成できるため好ましい（開口部形成時のエッチングマージンが増える）。
絶縁性基板としては、ガラス基板、石英基板、樹脂基板等を用いることができる。
下地絶縁膜としては、酸化珪素膜、窒化珪素膜、酸素濃度より窒素濃度が高い窒化酸化珪素膜、窒素濃度より酸素濃度が高い酸化窒化珪素膜、樹脂膜等を単層若しくは積層した膜を用いることができる。
このうち、窒化珪素膜上に酸化珪素膜を積層し、窒化珪素膜をエッチングストッパーとして開口部を形成することが好ましい。
窒化珪素膜はエッチングレートが低く、エッチングストッパーに適しているからである。
また、窒化珪素膜はブロッキング特性にすぐれ、基板からの汚染を防止する。しかしながら、チャネル形成領域と窒化珪素膜を接するように形成するとトラップ準位が発生してしまいＴＦＴの動作に悪影響が出るので、緩衝体として酸化珪素膜を挟むことが好ましい。
次に、開口部の深さよりも厚い膜厚の半導体膜２００ａを形成する（図５（Ｃ））。
半導体膜２００ａとしては、シリコン、シリコンゲルマニウム等を用いる。形成方法は、ＣＶＤ法、スパッタ法等を用いることができる。膜厚は開口部の深さよりも厚ければ良い。
次に、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）を行うことによって、開口部に埋め込まれた半導体層２００ｂ、半導体層２００ｃを形成する。この時、チャネル形成領域となる部分と接する絶縁物１００の表面も平坦化される（図５（Ｄ））。
開口部の埋め込みをＣＭＰで行うことは以下の理由で好ましい。
絶縁物１００の表面には微細な凸部がある。この凸部の高さは３０ｎｍ以下程度であるので、チャネル形成領域の膜厚が厚い場合には問題は生じにくい。
しかし、チャネル形成領域の膜厚が薄膜化すると、この凸部によってチャネル形成領域に段切れ若しくはピンホールが発生してしまう。（顕著になるのは６０ｎｍ以下、３０ｎｍ以下になると高い確率でチャネル形成領域に段切れ若しくはピンホールが発生してしまう）
また、薄膜化された半導体層は光照射（レーザー、赤外線等）により結晶化を行うことにより、結晶性に優れた結晶性半導体を得ることが可能である。なお、結晶化は、熱結晶化を行っても良い。多結晶半導体膜を直接成膜する場合は結晶化を行わなくてもよい。
ここで、レーザー結晶化は、半導体にレーザー光を吸収させて加熱を行い、半導体を結晶化するものである。そして、レーザー照射は、光学系により半導体表面にピントをあわせてレーザーの吸収率を高めている。
この為、ばらつきの少ない結晶性を得るためには、レーザー照射面となる半導体層表面の高さが均一である必要がある。
よって、前記絶縁物に凸部があると、半導体層表面に高さの異なる箇所ができてしまい、均一なレーザー結晶化の妨げとなる。
特に、半導体層の膜厚が薄くなるほど、レーザーを吸収する領域が減少し、レーザーの吸収効率が下がる（レーザーの結晶化マージンが下がる）ため、この凸部の影響は顕著になる。
よって、レーザー結晶化マージンという観点からも、ＣＭＰによって、半導体層２００ｂ、半導体層２００ｃを形成すると同時に、絶縁物を平坦化しておくことは好ましいことである。
なお、開口部の埋め込みは、ＣＭＰ以外の方法によっても行うことができる。例えば、エッチバックをすることで埋め込む等の方法がある。
ここで、半導体膜のＣＭＰは、水酸化カリウム等の無機アルカリ溶液中にコロイダルシリカ粒子又はヒュームドシリカ粒子を分散させたスラリー、若しくは、アンモニア又はアミン等の有機アルカリ溶液中にコロイダルシリカ粒子又はヒュームドシリカ粒子を分散させたスラリーを用いる。
次に、半導体層２００ｂ、半導体層２００ｃ、及び絶縁物１００の上に半導体層２００ｄを形成する（図６（Ａ））。
次に、レーザー結晶化を行う。なお、レーザー結晶化前に半導体層２００ｄ内の水素を減少させるための熱処理を行うと好ましい。
なお、半導体層の膜厚が薄くなるほど、レーザーの吸収効率が下がるため、半導体層２００ｄの膜厚は厚く形成しておくことが好ましい（好ましくは４０ｎｍ〜３００ｎｍ）。膜厚を厚くする場合は、レーザー結晶化後にＣＭＰを用いて半導体層を薄膜化することが好ましい。
レーザー結晶化は溶融再結晶化であるので、レーザー結晶化後の表面は凸部（リッジ）が生じやすいため、このリッジがラフネスとなってＴＦＴの電界効果移動度を下げてしまう。そのため、半導体膜の膜厚を厚く形成し、レーザー結晶化後にＣＭＰを用いて半導体層を薄膜化する（図６（Ｂ））。
ＣＭＰを用いることによって、基板上に形成された複数の島状半導体層におけるチャネル形成領域の膜厚が、均一に平坦化されるのでＴＦＴごとの電気的特性のばらつきを最小限に抑えることができる。
なお、図３に示した階段形状の島状半導体層においては、部分的なエッチングを行う必要があるため、チャネル形成領域の薄膜化の為にＣＭＰは適用できない。
ＣＭＰを行うことによって、埋込半導体層と薄膜半導体層との境界領域のみならず、島状半導体層の表面（上面）全面が平坦になる。
ここで、ＣＭＰにおいてスラリーの粒子径を大きくすることによって研磨レートを上昇することができ、スラリーの粒子径を小さくすることによって研磨レートを減少することができる。
また、アルカリ溶液中のＯＨイオンが多いほど研磨レートを上昇することができ、アルカリ溶液中のＯＨイオンが少ないほど研磨レートを減少することができる。
そして、レーザー結晶化後のＣＭＰは、膜厚の制御性が求められるため、研磨レートの遅い条件で行うことが好ましい。
レーザー結晶化後のＣＭＰにより、薄膜半導体層の膜厚を３０ｎｍ以下、好ましくは１０ｎｍ以下にすることが好ましい。
レーザーは、どのようなレーザーを用いても良いが、連続発振レーザー、高周波数のパルス発振レーザーを用いると結晶性の高い半導体膜を得ることができる。
以上のように、開口部の形成された絶縁物の上に第１の半導体層を形成し、前記第１の半導体層を研磨することによって前記開口部に前記第１の半導体層を埋め込むとともに前記絶縁物における開口部の形成されていない部分の表面を研磨し、開口部に埋め込まれた前記第１の半導体層上及び前記絶縁物上に第２の半導体層を形成し、前記第２の半導体層を結晶化（好ましくはレーザー結晶化）した後、前記第２の半導体層を研磨する方法が第１の方法である。
第１の方法を用いた場合、埋込半導体層は積層構造となる（レーザー結晶化をした場合、積層構造が溶融再結晶化している構造となる）。
その後、素子分離を行うことによって島状半導体層２００ｆを形成する（図６（Ｃ））。
素子分離はどのような方法で行っても良い。例えば、エッチングによって島状半導体層を形成しても良い。また、半導体層の部分的な酸化又は窒化によって島状半導体層を形成しても良い。
（実施の形態５）
本実施の形態においては、埋込半導体層と薄膜半導体層とを有する島状半導体層の形成する第２の方法について説明する。
まず、第１の方法と同様に開口部の形成された絶縁物１００の上に半導体膜２００ａを形成する（図７（Ａ）、（Ｂ）、（Ｃ））。
そして、半導体膜２００ａを結晶化した後、ＣＭＰによって半導体膜２００ａを研磨することで、埋込半導体層と薄膜半導体層とを有する半導体層２００ｇを形成する（図７（Ｄ））。
その後、素子分離を行うことによって島状半導体層２００ｈを形成する（図７（Ｅ））。
素子分離はどのような方法で行ってもよい。例えば、エッチングによって島状半導体層を形成しても良い。また、半導体層の部分的な酸化又は窒化によって島状半導体層を形成しても良い。
第２の方法は、第１の方法よりも工程数が少ない点で優れている。
第２の方法を用いた場合は、埋込半導体層は単層構造となる。
（実施の形態６）
本実施の形態においては、埋込半導体層と薄膜半導体層とを有する島状半導体層の形成する第３の方法について説明する。
第１の方法及び第２の方法においては、単結晶の半導体層を得ることが難しいが、第３の方法は、単結晶の半導体層を得ることができる方法である。
まず、単結晶の半導体基板２００ｉを用意する（図８（Ａ））。
ここでは、単結晶のシリコンウェハーを用意する。
そして、単結晶の半導体基板の一方の面に開口部を形成し、前記開口部が形成された前記単結晶の半導体基板の一方の面の上に絶縁物を形成する。その後、開口部に該絶縁物を埋め込むことによって、開口形状を有する絶縁物１００ａを形成する。若しくは、単結晶の半導体基板の一方の面にマスクを形成した後、単結晶の半導体基板を部分的に酸化又は窒化することによって開口形状を有する絶縁物を形成しても良い（図８（Ｂ））。
この工程により、開口形状を有する絶縁物１００ａに埋め込まれた形状の半導体を有する半導体層２００ｊが形成される（図８（Ｂ））。
次に、絶縁表面１００ｃを有する支持基板１００ｂを用意する。そして、支持基板１００ｂの絶縁表面１００ｃと単結晶の半導体層２００ｊの一方の面を対向させて貼り合わせた後、熱処理を行うことによって支持基板と絶縁物の埋め込まれた単結晶の半導体基板とを結合させる（図８（Ｃ））。
このようにして、絶縁物１００ａと絶縁表面１００ｃとからなる「開口部を有する絶縁物」が形成される。
支持基板１００ｂは、シリコンウェハー、ガラス基板、石英基板、金属基板等を用いることができる。
ガラス基板、石英基板等は絶縁性基板なので、絶縁表面を有するが、表面にコーティング絶縁膜を形成しても良い。
また、シリコンウェハー、金属基板等にはコーティング絶縁膜を形成する。
コーティング絶縁膜としては、酸化珪素、窒化珪素、樹脂膜等を用いることができる。
汚染、トラップ準位等を考慮した場合、シリコンウェハーの表面を酸化して絶縁表面を形成することが好ましい。
その後、単結晶の半導体基板の他方の面を研磨する。研磨はＣＭＰで行うことが好ましい。その後、素子分離することで、埋込半導体層と薄膜半導体層とを有する島状半導体層を形成することができる（図８（Ｄ））。
素子分離はどのような方法で行ってもよい。例えば、エッチングによって島状半導体層を形成しても良い。また、半導体層の部分的な酸化又は窒化によって島状半導体層を形成しても良い。
第３の方法を用いることによって、埋込半導体層と薄膜半導体層とを両方とも単結晶半導体とすることができる。また、第３の方法は、埋込半導体層と薄膜半導体層の膜厚制御性も高い方法である。さらに、第３の方法は、研磨によって島状半導体層の表面（上面）が平坦化される点で好ましい。
このようにして、埋込半導体層と薄膜半導体層とを有する島状半導体層を形成することができる。埋込半導体層と薄膜半導体層とを有する島状半導体層を形成する方法は、第１乃至第３の方法が好適である。
ただし、本発明の半導体装置の作製方法は、これらの方法に限られるものではない。本発明は半導体装置の素子構造を提供することが主たる目的であるため、埋込半導体層と薄膜半導体層とを有する島状半導体層を有する素子構造が形成できる方法であればあらゆる方法が適用可能である。
（実施の形態７）
本実施の形態では、埋込半導体層と薄膜半導体層とを有する島状半導体層を形成した後の半導体装置の作製方法について説明する。
まず、島状半導体層２００の上にゲート絶縁膜３００を形成する（図９（Ａ））。
ゲート絶縁膜３００の材料は、窒化珪素膜、酸化珪素膜、酸素濃度より窒素濃度が高い窒化酸化珪素膜、窒素濃度より酸素濃度が高い酸化窒化珪素膜等を用いることができる。
ゲート絶縁膜３００の形成方法は、ＣＶＤ法、スパッタ法等を用いることができる。ゲート絶縁膜は積層構造であってもよい。膜厚は薄い方がより好ましく、２００ｎｍ以下が好ましい。チャネル形成領域の膜厚を薄膜化する場合は、５０ｎｍ以下、より好ましくは２０ｎｍ以下が好ましい。
なお、ゲート絶縁膜を異なる膜の積層構造とすることによって、エッチングストッパーとしての作用を向上することができ、ゲート電極形成時及びサイドウォール形成時のエッチングマージンを増やすことができる。
次に、ゲート絶縁膜３００上に導電膜４００ａを形成する（図９（Ｂ））。
導電膜４００ａは、Ｗ、Ｔａ、Ｍｏ、Ｃｒ、Ｃｕ、Ｎｄ、Ａｌ、Ａｌ−Ｎｄ、Ａｌ−Ｓｉ、Ａｌ−Ｔｉ等の単層または積層からなる導電膜をスパッタリング法等によって形成する。また、Ｎ型若しくはＰ型のシリコンを用いても良い。膜厚は、５０ｎｍ〜５００ｎｍが好ましい。
次に、導電膜４００ａをエッチングすることによって、薄膜半導体層（２１３で示される領域の半導体層）上にゲート電極４００を形成する（図９（Ｃ））。
次に、ゲート電極４００をマスクとして導電性を付与する不純物を添加することによって、自己整合的に低濃度不純物領域２０４ａ、低濃度不純物領域２０５ａを形成する（図９（Ｄ））。
導電性を付与する不純物は、Ｎ型であればリン、ヒ素等を用いることができ、Ｐ型であれば、ボロンを用いることができる。不純物の添加は、イオンドーピング、イオン注入、レーザードーピング、熱拡散法等の方法を用いることができる。
また、本実施の形態においては、便宜上、素子を一つだけ示した例で説明しているが、基板上に複数の素子を形成し、Ｎ型ＴＦＴとＰ型ＴＦＴとが両方とも形成されたＣＭＯＳ回路とすることが好ましい。
ＣＭＯＳを形成する場合は、レジストマスクを用いてＮ型の不純物とＰ型の不純物とを別の工程で添加すればよい。
次に、サイドウォール形成用被膜５００を形成し、エッチバックを行う（図１０（Ａ））。
サイドウォール形成用被膜は、絶縁膜の場合、窒化珪素膜、酸化珪素膜、酸素濃度より窒素濃度が高い窒化酸化珪素膜、窒素濃度より酸素濃度が高い酸化窒化珪素膜等を用いることができる。膜厚は、１００ｎｍ〜１μｍが好ましい。なお、サイドウォール形成用被膜は、半導体膜（シリコン、シリコンゲルマニウム等）、導電膜（アルミニウム等）を用いても良い。
サイドウォール形成用被膜５００を形成すると、ゲート電極４００の段差の影響をうけて、破線９００１で示される段差が形成される（図１０（Ａ））。
これをエッチバックすると、この形状が反映されてサイドウォール５０１、５０２が形成される（図１０（Ｂ））。
このとき、サイドウォール５０１、５０２の端部の他方が埋込半導体層の一部と重なるようにすることによって、サイドウォール形成時のエッチングマージンが増える。
ここで、ゲート絶縁膜とサイドウォール形成用被膜が同じ元素を主成分とする材料の場合は、エッチバック時にゲート絶縁膜がエッチングされ半導体層が露出してしまう。したがって、このような場合、サイドウォールの端部の他方が埋込半導体層の一部と重なるようにすることは特に好ましい。
なお、サイドウォールの長さは、ゲート電極４００の膜厚、サイドウォール形成用被膜５００の膜厚、及びエッチング時間によって決定される。
次に、ゲート電極４００及びサイドウォール５０１、５０２をマスクとして、導電性を付与する不純物を添加することによって、自己整合的にソース領域２０１、ドレイン領域２０２を形成する（図１０（Ｃ））。
このとき添加する元素は、低濃度不純物領域と同一導電型を付与する元素を用いる。
次に、絶縁物１００、島状半導体層２００、ゲート絶縁膜３００、ゲート電極４００、サイドウォール５０１、５０２の上に層間絶縁膜６００を形成する（図１１（Ａ））。
層間絶縁膜６００は、窒化珪素膜、酸化珪素膜、酸素濃度より窒素濃度が高い窒化酸化珪素膜、窒素濃度より酸素濃度が高い酸化窒化珪素膜等を用いることができる。また、アクリル、ポリイミド、シロキサンポリマー等の有機樹脂膜を用いることができる。層間絶縁膜は単層でも良いし、積層でも良い。膜厚はゲート電極４００の厚さよりも厚い方が好ましい。
また、層間絶縁膜６００を形成する前後に不純物元素を活性化するための熱処理を行っても良い。
次に、層間絶縁膜を貫通するコンタクトホールを形成する。コンタクトホールは埋込半導体層と重なる位置（領域２１１、領域２１２の領域）になるように形成する（図１１（Ｂ））。
埋込半導体層の膜厚は厚いため、コンタクトホール形成時のエッチングマージンを増やすことができる。
そして、コンタクトホールを埋込半導体層の内部まで達するように形成することによって、コンタクトホールの底部及び側壁の両方において配線と半導体層とのコンタクトをとることができるので、より確実にコンタクトをとることができる。より確実にコンタクトをとることができるので、当然エッチングマージンは増える。
なお、埋込半導体層を貫通するようにコンタクトホールを形成しても良い。
この場合、埋込半導体層の下の絶縁物１００がエッチングストッパーとなるので、エッチング制御性に優れる。
また、コンタクトホールの側面においてコンタクトをとる構造となるので、接触面積は埋込半導体層の膜厚に依存するため、配線と接触する埋込半導体層の断面積にばらつきが生じない。その結果、ＴＦＴごとの電気的特性のばらつきを低減できる。
そして、埋込半導体層の膜厚は厚いので、チャネル形成領域の膜厚を薄くしても確実にコンタクトをとることができる。確実にコンタクトをとることができるので、エッチングマージンは増える。
次に、層間絶縁膜６００上及びコンタクトホール内に導電膜７００を形成する（図１２（Ａ））。
導電膜７００は、Ｍｏ、Ｃｒ、Ｃｕ、Ｎｄ、Ａｌ、Ａｌ−Ｎｄ、Ａｌ−Ｓｉ、Ａｌ−Ｔｉ等の単層または積層からなる導電膜を用いる。膜厚は、１００ｎｍ〜３μｍが好ましい。
そして、導電膜７００をエッチングすることによって、配線７０１、７０２を形成する（図１２（Ｂ））。
その後、回路の設計に合わせて、適宜、層間絶縁膜と配線とを複数層積層する多層配線を形成しても良い。
（実施の形態８）
本実施の形態においては、本発明の半導体装置の例について説明する。
本発明は、有機発光素子、無機発光素子、又は液晶素子等を備えた表示装置の画素部及び駆動回路部等に適用することができる。
また、本発明は、デジタルカメラ、カーナビゲーション、ノート型パーソナルコンピュータ、ゲーム機器、携帯情報端末（携帯電話機、携帯型ゲーム機等）、家庭用ゲーム機などの記録媒体を備えた電子機器などに適用することも可能である。
また、本発明は、ＣＰＵ（中央処理装置：Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）等の集積回路に適用することができる。
例えば、図１３（Ａ）は、携帯情報端末である。図１３（Ｂ）は、デジタルカメラである。図１３（Ｃ）は、携帯電話である。図１３（Ｄ）は、カーナビゲーションである。図１３（Ｅ）は、ノート型パーソナルコンピュータである。いずれも、本体９２０１に組み込まれた集積回路、若しくは表示部９２０２に本発明を適用可能である。
表示装置を作製する場合、第１の方法及び第２の方法を用い、基板の大きさに制約がなく安価なガラス基板を用いると好適である。
また、本発明は、非接触でデータの入出力が可能である半導体装置に適用することができる。非接触でデータの入出力が可能である半導体装置は利用の形態によって、ＲＦＩＤタグ、ＩＤタグ、ＩＣタグ、ＩＣチップ、ＲＦタグ、無線タグ、電子タグまたは無線チップとも呼ばれる。これらを総称して非接触タグ（非接触チップ）と呼ぶ。
例えば、図１４（Ａ）〜（Ｈ）の非接触タグ２１８０に本発明を適用可能である。
集積回路、非接触タグ等は、高性能であることが求められるため、半導体層を単結晶とできる第３の方法を用いると好適である。
本発明の半導体装置の断面図。 本発明の半導体装置の断面図。 階段形状の島状半導体層の断面図。 本発明の半導体装置の断面図。 本発明の第１の方法の断面図。 本発明の第１の方法の断面図。 本発明の第２の方法の断面図。 本発明の第３の方法の断面図。 本発明の半導体装置の作製方法の断面図。 本発明の半導体装置の作製方法の断面図。 本発明の半導体装置の作製方法の断面図。 本発明の半導体装置の作製方法の断面図。 本発明を適用可能な電子機器の例。 本発明を適用可能な非接触タグの例。 本発明の半導体装置の断面図。
符号の説明
１００ 絶縁物
１００ａ 絶縁物
１００ｂ 支持基板
１００ｃ 絶縁表面
１５０ 絶縁物
２００ 島状半導体層
２００ａ 半導体膜
２００ｂ 半導体層
２００ｃ 半導体層
２００ｄ 半導体層
２００ｆ 島状半導体層
２００ｇ 半導体層
２００ｈ 島状半導体層
２００ｉ 半導体基板
２００ｊ 半導体層
２０１ ソース領域
２０２ ドレイン領域
２０３ チャネル形成領域
２０４ ＬＤＤ領域
２０４ａ 低濃度不純物領域
２０４ｂ 低濃度不純物領域
２０５ ＬＤＤ領域
２０５ａ 低濃度不純物領域
２１１ 領域
２１２ 領域
２１３ 領域
２５０ 島状半導体層
２６１ 領域
２６２ 領域
２６３ 領域
３００ ゲート絶縁膜
３５０ ゲート絶縁膜
４００ ゲート電極
４００ａ 導電膜
４５０ ゲート電極
５００ サイドウォール形成用被膜
５０１ サイドウォール
５０２ サイドウォール
６００ 層間絶縁膜
７００ 導電膜
７０１ 配線
７０２ 配線
２１８０ 非接触タグ
８００１ 破線
８００２ 破線
８０１１ 破線
８０１２ 破線
８０５１ 破線
８０５２ 破線
９００１ 破線
９２０１ 本体
９２０２ 表示部

Claims (3)

  1. 開口部を有する絶縁物と、
    前記絶縁物上に形成された島状半導体層と、
    前記島状半導体層上に形成されたゲート絶縁膜と、
    前記ゲート絶縁膜上に形成されたゲート電極と、
    前記ゲート電極上に形成された層間絶縁膜と、
    前記層間絶縁膜を貫通するコンタクトホールと、を有し、
    前記島状半導体層は、埋込半導体層と薄膜半導体層とを有し、
    前記埋込半導体層は、前記開口部に埋め込まれており、
    前記薄膜半導体層は、前記開口部と重ならない位置に配置されており、
    前記埋込半導体層の膜厚は前記薄膜半導体層の膜厚よりも厚く、
    前記コンタクトホールは、前記埋込半導体層と重なる位置に形成されており、
    前記島状半導体層は、前記薄膜半導体層内に、チャネル形成領域を有し、
    前記島状半導体層は、前記薄膜半導体層内及び前記埋込半導体層内に、低濃度不純物領域を有し、
    前記島状半導体層は、前記埋込半導体層内に、高濃度不純物領域を有し、
    前記低濃度不純物領域は、前記チャネル形成領域と前記高濃度不純物領域との間に位置することを特徴とする半導体装置。
  2. 請求項１において、
    前記ゲート電極の側面及び前記ゲート絶縁膜の上面に接するサイドウォールを有することを特徴とする半導体装置。
  3. 開口部を有する絶縁物と、
    前記絶縁物上に形成された島状半導体層と、
    前記島状半導体層上に形成されたゲート絶縁膜と、
    前記ゲート絶縁膜上に形成されたゲート電極と、
    前記ゲート電極上に形成された層間絶縁膜と、
    前記層間絶縁膜を貫通するコンタクトホールと、を有し、
    前記島状半導体層は、埋込半導体層と薄膜半導体層とを有し、
    前記埋込半導体層は、前記開口部に埋め込まれており、
    前記薄膜半導体層は、前記開口部と重ならない位置に配置されており、
    前記埋込半導体層の膜厚は前記薄膜半導体層の膜厚よりも厚く、
    前記コンタクトホールは、前記埋込半導体層と重なる位置に形成されており、
    前記島状半導体層は、前記薄膜半導体層内に、チャネル形成領域を有し、
    前記島状半導体層は、前記薄膜半導体層内及び前記埋込半導体層内に、低濃度不純物領域を有し、
    前記島状半導体層は、前記埋込半導体層内に、高濃度不純物領域を有し、
    前記低濃度不純物領域は、前記チャネル形成領域と前記高濃度不純物領域との間に位置する半導体装置の作製方法であって、
    前記絶縁物上及び前記開口部内に第１の半導体膜を形成する第１の工程と、
    前記絶縁物上に位置する前記第１の半導体膜を除去して、前記開口部内に埋め込まれた第１の層を形成する第２の工程と、
    前記絶縁物上及び前記第１の層上に第２の半導体膜を形成する第３の工程と、
    前記第２の半導体膜にレーザーを照射する第４の工程と、
    前記レーザーが照射された前記第２の半導体膜を薄くする第５の工程と、
    薄くした前記第２の半導体膜をエッチングして第２の層を形成する第６の工程と、を経て、前記島状半導体層を形成することを特徴とする半導体装置の作製方法。
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