CN101262013A - 半导体装置以及其制造方法 - Google Patents

半导体装置以及其制造方法 Download PDF

Info

Publication number
CN101262013A
CN101262013A CNA2008100852400A CN200810085240A CN101262013A CN 101262013 A CN101262013 A CN 101262013A CN A2008100852400 A CNA2008100852400 A CN A2008100852400A CN 200810085240 A CN200810085240 A CN 200810085240A CN 101262013 A CN101262013 A CN 101262013A
Authority
CN
China
Prior art keywords
semiconductor layer
layer
island
area
semiconductor device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CNA2008100852400A
Other languages
English (en)
Other versions
CN101262013B (zh
Inventor
松仓英树
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Energy Laboratory Co Ltd
Original Assignee
Semiconductor Energy Laboratory Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Energy Laboratory Co Ltd filed Critical Semiconductor Energy Laboratory Co Ltd
Publication of CN101262013A publication Critical patent/CN101262013A/zh
Application granted granted Critical
Publication of CN101262013B publication Critical patent/CN101262013B/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78603—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the insulating substrate or support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41733—Source or drain electrodes for field effect devices for thin film transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742—Thin film unipolar transistors
    • H01L29/6675—Amorphous silicon or polysilicon transistors
    • H01L29/66757—Lateral single gate single channel transistors with non-inverted structure, i.e. the channel layer is formed before the gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H01L29/78618—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure
    • H01L29/78621—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure with LDD structure or an extension or an offset region or characterised by the doping profile

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Thin Film Transistor (AREA)

Abstract

本发明的目的在于提供为了增加在各种蚀刻工序中的蚀刻余地的半导体装置的元件结构以及具有该元件结构的半导体装置的制造方法。本发明的半导体装置包括配置在具有开口部的绝缘物(100)上的岛状半导体层(200)，所述岛状半导体层(200)具有埋入半导体层(区域(211)、区域(212))和薄膜半导体层(区域(213))。再者，所述埋入半导体层的膜厚度厚于所述薄膜半导体层的膜厚度。

Description

半导体装置以及其制造方法
技术领域
本申请涉及半导体装置以及其制造方法。
背景技术
薄膜晶体管(TFT)是使用半导体膜而形成的晶体管。
并且，为了谋求实现使用薄膜晶体管的半导体装置的高性能化，正在研究各种各样的技术。
例如，有如下技术：通过使半导体层的沟道形成区薄膜化，实现场效应迁移率的上升、场效应亚阈值特性的提高、漏电流的降低。
在此，在很多情况下通过使用同一个半导体膜来形成薄膜晶体管的沟道形成区和源区及漏区。
在这种情况下，当使薄膜晶体管的沟道形成区薄膜化时，源区及漏区也被薄膜化。
在源区及漏区被薄膜化的情况下，当进行以源区及漏区为基底的蚀刻时，对于过蚀刻的余地(蚀刻余地(etching margin))锐减。因此，发生如下问题：当形成贯穿层间绝缘膜的接触孔时，接触孔贯穿至源区及漏区的底部。
注意，在本说明书中，余地是指在制造工序上可以容许的处理条件的范围。当利用超过在制造工序上可以容许的处理条件的范围的处理条件进行处理时，在半导体装置中发生故障。因为当余地增加时，故障发生率降低，所以对处理条件的限制减少。另一方面，因为当余地减少时，故障发生率提高，所以对处理条件的限制增加。
在接触孔贯穿至源区的底部(或者漏区的底部)的情况下，也可以使贯穿的孔的侧面和接触电极接触。然而，源区及漏区薄膜化的侧面积几乎等于零。因此，不能充分地降低源区(或者漏区)和接触电极的接触电阻，所以不能对源区(或者漏区)施加充分的电压。结果，薄膜晶体管不工作。
为了解决上述问题，已知如下方法：通过进行多次蚀刻条件分别不同的蚀刻，来形成接触孔(专利文件1)。
[专利文件1]日本专利申请公开Hei5-13762号公报
专利文件1所记载的蚀刻方法从过蚀刻很少的观点来看很优越。
然而，在实际的制造现场上不论使用多么优越的蚀刻方法也存在着不能避免的问题。以下说明这一点。
半导体装置的蚀刻是为了进行微小加工的，因此，半导体装置的蚀刻装置被要求非常高的控制性。
因此，蚀刻装置的状态只稍微变化(反应室内的气氛的变化、蚀刻溶液的组成的变化、电源的不良、控制软件的错误等)，制品的故障发生率就上升。
例如，对干蚀刻装置来说，当连续蚀刻多个衬底时，每蚀刻一个衬底，反应生成物就残留在反应室内或者附着到反应室的壁等，由此反应室内的气氛变化。
在反应室内的气氛变化的情况下，即使蚀刻装置的设定条件相同，在反应室内的蚀刻反应也不同。
另一方面，对湿蚀刻装置来说，蚀刻溶液和蚀刻对象物质彼此反应来进行蚀刻，由此每次进行蚀刻，蚀刻溶液的浓度组成比就变化。
在蚀刻溶液的浓度组成比变化的情况下，即使蚀刻装置的设定条件相同，在装置内的蚀刻反应也不同。
当蚀刻反应不同时，发生蚀刻缺陷(蚀刻不够或者过蚀刻)。
当蚀刻不够时，发生蚀刻残渣，而半导体装置不正常工作。
此外，当过蚀刻量增多时，成为基底的膜(蚀刻停止膜)消失，而半导体装置不正常工作。
然而，当在不发生过蚀刻的条件下进行蚀刻时，在很多情况下引起蚀刻不够。
因此，需要使蚀刻条件成为在半导体装置正常工作的范围内进行过蚀刻的条件。
从而，为了降低制品的故障发生率，需要增加当制造半导体装置时的对于过蚀刻的余地(蚀刻余地)。
此外，这种问题除了当形成接触孔时的蚀刻工序中发生以外，也在其他蚀刻工序中发生。
发明内容
鉴于上述问题，本发明的目的在于提供为了在各种蚀刻工序中增加蚀刻余地的半导体装置的元件结构以及具有该元件结构的半导体装置的制造方法。
本发明的半导体装置包括配置在具有开口部的绝缘物上的岛状半导体层，其中所述岛状半导体层包括埋入半导体层和薄膜半导体层，并且所述埋入半导体层的膜厚度厚于所述薄膜半导体层的膜厚度。
在此，具有开口部的绝缘物是具有开口形状的绝缘物即可。因此，具有开口部的绝缘物不局限于意图性地形成有开口部的绝缘物。
就是说，具有开口部的绝缘物包括：在绝缘衬底中意图性地形成有开口部的绝缘物；在单层或者层叠基底绝缘膜中意图性地形成有开口部的绝缘物；通过将绝缘体贴到绝缘表面上而成为具有开口形状的绝缘体的绝缘物；等等。当然，具有开口部的绝缘物不局限于这些所例示的绝缘物。
此外，埋入半导体层是配置在与所述开口部重叠的区域中且具有埋入在所述开口部的形状的部分(埋入形状)的半导体层。因此，埋入半导体层不局限于埋入在具有开口部的绝缘物中的半导体层。
另一方面，薄膜半导体层是配置在与所述开口部不重叠的区域中的半导体层。
此外，在所述岛状半导体层上形成有层间绝缘膜。并且，其特征在于，贯穿所述层间绝缘膜的接触孔形成在与所述埋入半导体层重叠的位置。
此外，通过所述接触孔，形成在所述层间绝缘膜上的布线和所述埋入半导体层电连接。
此外，优选的是，形成所述接触孔并使其到达所述埋入半导体层的内部。
或者，优选的是，形成所述接触孔并使其贯穿所述埋入半导体层。
此外，其特征在于，所述岛状半导体层包括形成在源区和漏区之间的沟道形成区，所述源区以及所述漏区形成在所述埋入半导体层中，所述沟道形成区形成在所述薄膜半导体层中。
此外，在所述沟道形成区上中间夹着栅极绝缘膜形成有栅电极。
注意，所述源区以及所述漏区是添加有赋予导电类型的杂质的高浓度杂质区。
此外，其特征在于，与所述栅电极的侧面接触地形成有其端部的一方与所述栅电极接触的侧壁。
此外，在所述岛状半导体层中形成有添加有赋予导电类型的杂质的低浓度杂质区，并且所述侧壁和所述低浓度杂质区形成在彼此重叠的位置。
此外，其特征在于，所述侧壁的端部的另一方形成在与所述埋入半导体层重叠的位置。在此情况下，所述低浓度杂质区形成在所述埋入半导体层和所述薄膜半导体层两方中。
注意，所述栅电极、所述栅极绝缘膜和所述侧壁形成在所述层间绝缘膜下。
并且，根据本发明的半导体装置包括：具有开口部的绝缘物；形成在所述绝缘物上的岛状半导体层；形成在所述岛状半导体层上的栅极绝缘膜；形成在所述栅极绝缘膜上的栅电极；形成在所述栅电极上的层间绝缘膜；以及贯穿所述层间绝缘膜的接触孔，其中所述岛状半导体层包括埋入半导体层和薄膜半导体层，所述埋入半导体层埋入在所述开口部中，所述薄膜半导体层配置在与所述开口部不重叠的位置，所述埋入半导体层的膜厚度厚于所述薄膜半导体层的膜厚度，所述接触孔形成在与所述埋入半导体层重叠的位置，由此可以增加当形成所述接触孔时的蚀刻余地。
此外，通过在所述栅电极的侧面具有其端部的一方与此接触的侧壁，将所述侧壁的端部的另一方形成在与所述埋入半导体层重叠的位置，从而可以增加当形成侧壁时的蚀刻余地。
此外，通过将所述栅电极配置在与所述薄膜半导体层及所述埋入半导体层重叠的位置，可以增加当形成栅电极时的蚀刻余地。
此外，根据本发明的半导体装置，其特征在于，包括：配置在具有开口部的绝缘物上的具有埋入半导体层及薄膜半导体层的岛状半导体层；中间夹着栅极绝缘膜形成在所述薄膜半导体层上的栅电极；形成在所述岛状半导体层、所述栅极绝缘膜和所述栅电极上的层间绝缘膜；以及贯穿所述层间绝缘膜的接触孔，其中所述埋入半导体层的膜厚度厚于所述薄膜半导体层的膜厚度，所述接触孔形成在与所述埋入半导体层重叠的位置。
此外，根据本发明的半导体装置，其特征在于，包括：配置在具有开口部的绝缘物上的具有埋入半导体层及薄膜半导体层的岛状半导体层；中间夹着栅极绝缘膜形成在所述薄膜半导体层以及所述埋入半导体层上的栅电极；形成在所述岛状半导体层、所述栅极绝缘膜和所述栅电极上的层间绝缘膜；以及贯穿所述层间绝缘膜的接触孔，其中所述埋入半导体层的膜厚度厚于所述薄膜半导体层的膜厚度，所述接触孔形成在与所述埋入半导体层重叠的位置。
此外，根据本发明的半导体装置，其特征在于，包括：配置在具有开口部的绝缘物上的具有埋入半导体层及薄膜半导体层的岛状半导体层；中间夹着栅极绝缘膜形成在所述薄膜半导体层上的栅电极；形成在所述岛状半导体层上的侧壁；形成在所述岛状半导体层、所述栅极绝缘膜、所述栅电极和所述侧壁上的层间绝缘膜；以及贯穿所述层间绝缘膜的接触孔，其中所述埋入半导体层的膜厚度厚于所述薄膜半导体层的膜厚度，所述接触孔形成在与所述埋入半导体层重叠的位置，所述侧壁的端部的一方与所述栅电极的侧面接触地形成，所述侧壁的端部的另一方形成在与所述埋入半导体层重叠的位置。
此外，其特征在于，形成在与所述侧壁重叠的位置的所述岛状半导体层是低浓度杂质区，所述低浓度杂质区包括所述埋入半导体层和所述薄膜半导体层。
此外，根据本发明的半导体装置，其特征在于，在所述岛状半导体层中形成有配置在源区和漏区之间的沟道形成区，所述沟道形成区是形成在与所述栅电极重叠的位置的所述薄膜半导体层，所述源区以及所述漏区形成在所述埋入半导体层中。
此外，在根据本发明的半导体装置中，其特征在于，所述岛状半导体层具有非阶梯形状。
此外，在根据本发明的半导体装置中，其特征在于，所述岛状半导体层的表面平坦。
此外，作为根据本发明的半导体装置的制造方法，有如下第一方法：在形成有开口部的绝缘物上形成第一半导体膜之后，使用CMP而在与所述开口部重叠的位置形成埋入半导体层的同时使所述绝缘物的表面平坦化，然后在所述埋入半导体层以及所述绝缘物上形成第二半导体膜，然后对所述埋入半导体层以及所述第二半导体膜进行激光晶化，然后使用CMP使所述第二半导体膜平坦化，然后对所述第二半导体膜进行元件分离，从而形成具有所述埋入半导体层、以及形成在与所述开口部不重叠的位置的薄膜半导体层的岛状半导体层。
此外，作为根据本发明的半导体装置的制造方法，有如下第二方法：在形成有开口部的绝缘物上形成半导体膜之后，对所述半导体膜进行激光晶化，然后使用CMP使所述半导体膜平坦化，然后对所述半导体膜进行元件分离，从而形成具有形成在与所述开口部重叠的位置的埋入半导体层、以及形成在与所述开口部不重叠的位置的薄膜半导体层的岛状半导体层。
此外，作为根据本发明的半导体装置的制造方法，有如下第三方法：在单晶半导体衬底的一个表面上形成具有开口形状的埋入绝缘物，将支持衬底的绝缘表面和所述单晶半导体衬底的一个表面贴在一起，对所述单晶半导体衬底的另一个表面进行研磨，对所述单晶半导体衬底的一部分进行元件分离，从而形成具有形成在与形成有所述开口形状的区域重叠的位置的埋入半导体层、以及形成在与形成有所述开口形状的区域不重叠的位置的薄膜半导体层的岛状半导体层。
此外，在通过所述第一至第三方法形成岛状半导体层之后，在所述岛状半导体层上中间夹着栅极绝缘膜形成栅电极。
通过使岛状半导体层具有薄膜半导体层和埋入半导体层的结构，可以增加在各种蚀刻工序中的蚀刻余地。
此外，在具有侧壁的情况下，通过采用将所述侧壁的端部的另一方形成在与埋入半导体层重叠的位置的结构，可以增加当形成侧壁时的蚀刻余地。
附图说明
图1是本发明的半导体装置的截面图。
图2是本发明的半导体装置的截面图。
图3是具有阶梯形状的岛状半导体层的截面图。
图4是本发明的半导体装置的截面图。
图5A至5D是本发明的第一方法的截面图。
图6A至6C是本发明的第一方法的截面图。
图7A至7E是本发明的第二方法的截面图。
图8A至8D是本发明的第三方法的截面图。
图9A至9D是本发明的半导体装置的制造方法的截面图。
图10A至10C是本发明的半导体装置的制造方法的截面图。
图11A和11B是本发明的半导体装置的制造方法的截面图。
图12A和12B是本发明的半导体装置的制造方法的截面图。
图13A至13E是可以应用本发明的电子设备的实例。
图14A至14H是可以应用本发明的非接触标签的实例。
图15是本发明的半导体装置的截面图。
具体实施方式
以下参照附图说明本发明的实施方式。但是，本发明可以通过多种不同方式来实施，本领域技术人员可以很容易地理解一个事实，就是其方式及详细内容在不脱离本发明的宗旨及其范围下可以被变换为各种各样的形式。因此，本发明不应该被解释为仅限定在本实施方式所记载的内容中。
注意，可以将以下的实施方式1至8适当地组合。此外，当没有特别通知时，可以在不同附图中利用相同材料、方法等形成由相同附图标记表示的部分。
实施方式1
在本实施方式中，将说明半导体装置的元件结构。
图1和图2是本实施方式的半导体装置的截面图。
本实施方式的半导体装置包括绝缘物100、岛状半导体层200、栅极绝缘膜300、栅电极400、侧壁501、侧壁502、层间绝缘膜600、布线701、布线702(图1)。
绝缘物100具有设置有开口部的结构(开口形状)，岛状半导体层200具有其一部分被埋入的结构(埋入形状)。
开口部形成在图1中的附图标记211、212所表示的区域中。开口部的截面形状也可以不一定是图示那样的矩形。例如，开口部的截面形状也可以是半圆形、半椭圆形、梯形等形状。
并且，在具有开口部的绝缘物100上形成有岛状半导体层200。
在此，形成在岛状半导体层200中的由附图标记211及212表示的区域中的半导体层是埋入半导体层。
就是说，埋入半导体层是岛状半导体层200的一部分，并且它是形成在与所述开口部重叠的区域中的半导体层。
注意，如图1所示，埋入半导体层具有其下部被埋入在设置在绝缘物100中的开口部(开口形状)的形状(埋入形状)。
另一方面，形成在岛状半导体层中的由附图标记213表示的区域中的半导体层是薄膜半导体层。
就是说，薄膜半导体层是岛状半导体层200的一部分，并且它是形成在与所述开口部不重叠的区域中的半导体层。
因此，岛状半导体层200具有在两个埋入半导体层之间配置有薄膜半导体层的结构。
注意，埋入半导体层的膜厚度厚于薄膜半导体层的膜厚度。
薄膜半导体层的膜厚度优选为5nm至30nm(更优选为5nm至10nm)。
在开口部的深度加薄膜半导体层的膜厚度的范围内可以选择埋入半导体层的膜厚度。开口部的深度优选为20nm至300nm。因此，埋入半导体层的膜厚度优选为25nm至330nm。
如此，成为沟道形成区的薄膜半导体层的膜厚度薄即30nm以下。并且，通过与成为沟道形成区的薄膜半导体层下接触地具有绝缘物，可以使沟道形成区的底部完全耗尽化。通过使沟道形成区的底部完全耗尽化，可以形成具有良好S值以及良好阈值电压的晶体管。注意，对在成为沟道形成区的半导体层下不存在与此接触的绝缘物的晶体管(例如，形成在大块硅片上的晶体管)来说，不能使其底部完全耗尽化。
并且，在岛状半导体层200上中间夹着栅极绝缘膜300形成有栅电极400。
此外，与栅电极400的侧面部接触地形成有侧壁501以及侧壁502。
在此，参照图2说明各结构的位置关系。
岛状半导体层200包括源区201、漏区202、沟道形成区203、LDD区204、LDD区205。
源区和漏区是添加有具有导电类型的杂质的高浓度杂质区。LDD(轻掺杂漏)区是添加有具有与源区及漏区相同导电类型的杂质的低浓度杂质区。
在源区201和漏区202之间配置有沟道形成区203、LDD区204和LDD区205。并且，沟道形成区203配置在LDD区204和LDD区205之间。
并且，因为沟道形成区203形成在薄膜半导体层中，源区201以及漏区202形成在埋入半导体层中，所以岛状半导体层200具有在两个埋入半导体层之间配置有薄膜半导体层的结构。
LDD区204和LDD区205不是必要的结构。此外，也可以仅仅设置LDD区204和LDD区205中的任一个。
在都没有LDD区204和LDD区205的情况下，得到在源区201和漏区202之间配置有沟道形成区203的结构。
在没有LDD区204和LDD区205中的任一个的情况下，得到在源区201和漏区202之间配置有沟道形成区203和LDD区的结构。
注意，在沟道长度(沟道形成区中的载流子流过的方向的长度)变短的情况下，发生称为短沟道效应的故障。为了抑制短沟道效应，优选采用设置LDD区的结构。此外，当具有LDD区时，有如下效果：截止电流的降低导致的开关特性的提高、以及对于热载流子的发生的抑制等。如上所述，优选采用设置LDD区的结构。
在沟道形成区203上中间夹着栅极绝缘膜300形成有栅电极400。
此外，在LDD区204上中间夹着栅极绝缘膜300形成有侧壁501。此外，在LDD区205上中间夹着栅极绝缘膜300形成有侧壁502。
虽然在本实施方式中采用栅极绝缘膜夹在LDD区和侧壁之间的结构，但是也可以采用栅极绝缘膜不夹在LDD区和侧壁之间的结构。
从而，将LDD区和侧壁配置在彼此重叠的位置，即可。通过将LDD区和侧壁配置在彼此重叠的位置，可以以自对准地形成LDD区，所以可以减少要使用的掩模数量并且降低LDD长度的每个TFT中的不均匀性。
注意，也可以使用掩模制造LDD区，因此也可以不设置侧壁。但是，如上所述，更优选采用设置有侧壁的结构。
通过进行以岛状半导体层200为蚀刻停止层的回蚀(etchback)，来形成侧壁。
因此，为了获得当形成侧壁时的蚀刻余地，优选使岛状半导体层200中的成为蚀刻停止层的部分的膜厚度厚。
从而，优选的是，使其端部的另一方与埋入半导体层重叠地形成侧壁。
注意，在图2中，侧壁501的端部的一方是由虚线8001表示的部分，与栅电极400的侧面部接触。此外，侧壁501的端部的另一方是由虚线8011表示的部分，与由附图标记211表示的区域中的埋入半导体层重叠地形成。
注意，在图2中，侧壁502的端部的一方是由虚线8002表示的部分，与栅电极400的侧面部接触。此外，侧壁502的端部的另一方是由虚线8012表示的部分，与由附图标记212表示的区域中的埋入半导体层重叠地形成。
通过将侧壁的端部的另一方配置在与埋入半导体层重叠的位置，LDD区由邻接的膜厚度厚的部分和膜厚度薄的部分形成(在埋入半导体层和薄膜半导体层两方中都形成LDD区)。由此，因为在LDD区中载流子逐步减速，所以可以更有效地抑制热载流子的发生。
此外，在绝缘物100、岛状半导体层200、栅极绝缘膜300、栅电极400、侧壁501、侧壁502上形成有层间绝缘膜600。
在本实施方式中，覆盖岛状半导体层200、栅极绝缘膜300、栅电极400、侧壁501、侧壁502地形成有层间绝缘膜600。
并且，接触孔贯穿层间绝缘膜600。该接触孔形成在与埋入半导体层重叠的位置(区域211、区域212)。在该接触孔中布线701、布线702与埋入半导体层接触(电连接)。
通过将接触孔形成在与埋入半导体层重叠的位置，蚀刻余地就上升。因此，即使蚀刻装置的状态不均匀，也可以确保布线和半导体层之间的接触。
此外，作为接触孔的形成方法，有使接触孔到达埋入半导体层的内部地形成的方法、使接触孔贯穿至埋入半导体层的底部地形成的方法。不管采用哪个方法，因为埋入半导体层的膜厚度厚，所以也可以在形成在埋入半导体层中的接触孔的侧壁确保布线和半导体层之间的接触。
注意，通过使接触孔到达埋入半导体层的内部地形成，可以在接触孔的底部以及侧壁两方中都可以获得布线和半导体层之间的接触，因此可以进一步确保接触。因为可以进一步确保接触，所以蚀刻余地增加。
在此情况下，使埋入半导体层的膜厚度充分厚，以避免接触孔贯穿至埋入半导体层的底部。
另一方面，也可以使接触孔贯穿至埋入半导体层的底部地形成。在此情况下，因为埋入半导体层下的绝缘物100成为蚀刻停止层，所以蚀刻控制性优越，而很优选。此外，因为成为在接触孔的侧面获得接触的结构，所以接触面积依赖于埋入半导体层的膜厚度，而与布线接触的埋入半导体层的截面积不是在每个TFT中不均匀。结果，可以降低在每个TFT中的电气特性的不均匀性(图15)。
通过采用如上所述的元件结构，可以增加蚀刻余地且实现半导体装置的高性能化。
实施方式2
在本实施方式中，详细说明具有埋入半导体层和薄膜半导体层的岛状半导体层。
通过采用具有埋入半导体层和薄膜半导体层的岛状半导体层，可以在埋入半导体层和薄膜半导体层的边界区域中，使由埋入半导体层的表面(上表面)和薄膜半导体层的表面(上表面)形成的形状成为非阶梯形状(连续形状)。
为了得到非阶梯形状，通过控制形成在绝缘物中的开口部的深度从而控制埋入半导体层的厚度。
由此，可以使边界的形状成为非阶梯形状且自由自在地改变埋入半导体层的膜厚度。
并且，通过使边界的形状成为非阶梯形状，可以进一步增加蚀刻余地。
在此，为了说明形状是非阶梯形状的技术意义，将说明在由埋入半导体层的表面(上表面)和薄膜半导体层的表面(上表面)形成的截面形状是阶梯形状的情况下的问题点。
注意，非阶梯形状意味着不是阶梯形状的形状。
图3表示没有埋入半导体层的岛状半导体层250作为实例。图3所示的半导体元件的结构包括形成在绝缘物150上的岛状半导体层250、以及形成在岛状半导体层250上的栅极绝缘膜350。
在图3中，由附图标记261、262表示的区域中的岛状半导体层250的膜厚度厚于由附图标记263表示的区域中的岛状半导体层250的膜厚度。
在图3所示的半导体元件的结构中，区域261和区域263的边界区域(虚线8051)以及区域262和区域263的境界区域(虚线8052)的形状是根据膜厚度的差异有阶梯差的阶梯形状。
当在这种具有阶梯形状的岛状半导体层250上形成栅极绝缘膜350时，发生栅极绝缘膜350引起破裂的问题(参照图3中的虚线8051、虚线8052)。
破裂是指当将膜形成为具有阶梯差的形状时，由于其膜的阶梯覆盖率(step coverage)不足够，而在该膜中发生断开部分的现象。
并且，在使沟道形成区的膜厚度薄膜化的情况下，伴随此也需要使栅极绝缘膜的膜厚度薄膜化。在使栅极绝缘膜薄膜化的情况下，起因于阶梯形状的栅极绝缘膜的破裂的概率格外地上升。在阶梯形状的阶梯差的厚度厚于栅极绝缘膜的膜厚度的情况下，以高概率发生破裂。
在栅极绝缘膜350中发生破裂的情况下，当进行为了形成栅电极的蚀刻时，岛状半导体层250被蚀刻，而岛状半导体膜250破裂。换言之，当进行栅极蚀刻时的蚀刻余地减少。
此外，在形成这种具有阶梯形状的岛状半导体层的情况下，通过在形成膜厚度厚的半导体膜之后进行部分蚀刻，来形成膜厚度薄的半导体层(如区域263那样的部分)和膜厚度厚的半导体层(如区域261、区域262那样的部分)。
当进行部分蚀刻时，在被蚀刻的表面上形成大凹凸。
当将形成有该大凹凸的薄半导体层(如区域263那样的部分)设定为沟道形成区时，该凹凸成为物理障碍而阻碍载流子的移动。因此，场效应迁移率降低(粗糙度(roughness)所引起的迁移率的降低)。
并且，当进行部分蚀刻时，不能避免在形成在衬底上的每个半导体层中的蚀刻量的不均匀性。
因此，在沟道形成区的膜厚度上发生不均匀性，而发生在每个TFT中的电气特性的不均匀性。
如上所述，因为具有阶梯形状的岛状半导体层有各种各样的问题，因此优选采用非阶梯形状。
实施方式3
图4表示实施方式1(图1和图2)的变形实例。与实施方式1不同之点在于沟道形成区由薄膜半导体层和埋入半导体层构成。
换言之，埋入半导体层的端部的一方配置在与栅电极400重叠的位置。
为了进行如此配置，将形成在绝缘物100中的开口部配置在与栅电极重叠的位置，即可。
由此，当进行为了形成栅电极400的蚀刻时，即使处于不形成栅电极400的位置的栅极绝缘膜被蚀刻而消失，也可以防止处于该位置的岛状半导体层消失。
换言之，通过采用该结构，可以增加当进行栅极蚀刻时的蚀刻余地。
再者，在沟道形成区中形成膜厚度薄的部分和膜厚度厚的部分，因此抑制载流子的散乱，而场效应迁移率上升。
实施方式4
在本实施方式中，将说明形成具有埋入半导体层和薄膜半导体层的岛状半导体层的第一方法。
准备绝缘物100。绝缘物可以是绝缘衬底或者设置在衬底上的基底绝缘膜(图5A)。
接着，在绝缘物100中形成开口部(图5B)。
可以在非常广范围内即在1nm至10μm的范围内选择开口部的深度，但是因为以后将半导体层埋入在开口部中，所以优选将开口部的深度设定为20nm至300nm。
通过层叠基底绝缘膜且以层叠的基底膜的一部分为蚀刻停止层，可以没有不均匀性地形成开口部的深度，所以很优选(增加当形成开口部时的蚀刻余地)。
作为绝缘衬底，可以使用玻璃衬底、石英衬底、树脂衬底等。
作为基底绝缘膜，可以使用氧化硅膜、氮化硅膜、氮浓度高于氧浓度的氮氧化硅膜、氧浓度高于氮浓度的氧氮化硅膜、树脂膜等的单层或层叠膜。
其中，优选的是，在氮化硅膜上层叠氧化硅膜，以氮化硅膜为蚀刻停止层，来形成开口部。
这是因为如下缘故：氮化硅膜的蚀刻速度低，而它适合用作蚀刻停止层。
此外，氮化硅膜阻挡特性优越，而防止来自衬底的污染。然而，当使沟道形成区和氮化硅膜接触地形成时发生陷阱能级而对TFT的工作给以负面影响，所以优选将氧化硅膜夹住作为缓冲体。
接着，形成其膜厚度厚于开口部的深度的半导体膜200a(图5C)。
作为半导体膜200a，可以使用硅、硅锗等。作为形成方法，可以使用CVD法、溅射法等。膜厚度厚于开口部的深度，即可。
接着，通过进行CMP(化学机械抛光)，来形成埋入在开口部中的半导体层200b、半导体层200c。此时，与成为沟道形成区的部分接触的绝缘物100的表面也平坦化(图5D)。
因为如下理由，通过CMP进行开口部的埋入是很优选。
在绝缘物100的表面上有微小凸部。因为该凸部的高度是30nm以下左右，所以在沟道形成区的膜厚度厚的情况下不容易发生问题。
然而，当使沟道形成区的膜厚薄膜化时，由于该凸部而在沟道形成区中发生破裂或者针孔。(当膜厚度是60nm以下时变得很明显，并且当膜厚度是30nm以下时以高概率在沟道形成区中发生破裂或者针孔。)
此外，通过利用光照射(激光、红外线等)使薄膜化了的半导体层晶化，可以获得结晶性优越的晶体半导体。注意，也可以通过进行热晶化，来进行晶化。当直接形成多晶半导体膜时，也可以不进行晶化。
在此，激光晶化是指通过使半导体吸收激光束进行加热来使半导体晶化的方法。并且，当进行激光照射时，通过利用光学系统将焦点对准半导体表面来提高激光吸收率。
因此，为了获得不均匀性少的结晶性，需要使成为激光照射面的半导体层的表面的高度均匀。
由此，当上述绝缘物具有凸部时，在半导体层的表面上产生高度不同的部分，而妨碍均匀的激光晶化。
特别地，半导体层的膜厚度越薄，吸收激光的区域越少，而激光吸收效率降低(激光的晶化余地降低)，所以该凸部的影响变得很明显。
因此，从激光的晶化余地的观点来看，也优选在利用CMP来形成半导体层200b、半导体层200c的同时，使绝缘物平坦化。
注意，也可以通过利用CMP以外的方法进行开口部的埋入。例如，有通过回蚀实现埋入等的方法。
在此，对半导体膜进行CMP时，使用如下浆料(slurry)：在氢氧化钾等无机碱溶液中分散有胶体二氧化硅(colloidal silica)粒子或者气相二氧化硅(fumed silica)粒子的浆料；或是在氨或胺等有机碱溶液中分散有胶体二氧化硅粒子或者气相二氧化硅粒子的浆料。
接着，在半导体层200b、半导体层200c、以及绝缘物100上形成半导体层200d(图6A)。
接着，进行激光晶化。注意，优选在进行激光晶化之前进行为了减少半导体层200d中的氢的热处理。
注意，因为半导体层的膜厚度越薄，激光吸收效率越低，所以优选将半导体层200d形成为其膜厚度厚(优选为40nm至300nm)。当使膜厚度厚时，优选在进行激光晶化后利用CMP来使半导体层薄膜化。
因为激光晶化是熔融再晶化，所以在进行激光晶化后的表面上容易发生凸部(皱纹(ridge))。因此，该皱纹成为粗糙度而降低TFT的场效应迁移率。由此，将半导体膜的膜厚形成得厚，在进行激光晶化后，利用CMP使半导体层薄膜化(图6B)。
通过利用CMP，来使形成在衬底上的多个岛状半导体层中的沟道形成区的膜厚度均匀性地平坦化，因此可以将每个TFT中的电气特性的不均匀性抑制到最小限度。
注意，因为在图3所示的具有阶梯形状的岛状半导体层中需要进行部分蚀刻，所以不能应用用于使沟道形成区薄膜化的CMP。
通过进行CMP，不仅使埋入半导体层和薄膜半导体层的边界区域平坦化，而且使岛状半导体层的整个表面(上表面)平坦化。
在此，通过使CMP的浆料中的粒子径变大，可以提高研磨速度，而通过使浆料中的粒子径变小，可以降低研磨速度。
此外，碱溶液中的OH离子越多，研磨速度越快，而碱溶液中的OH离子越少，研磨速度越慢。
并且，因为要求对于膜厚度的控制性，所以优选在研磨速度慢的条件下进行激光晶化后的CMP。
优选的是，通过进行激光晶化后的CMP，将薄膜半导体层的膜厚度设定为30nm以下，优选设定为10nm以下。
作为激光，虽然可以使用任一种激光，但当使用连续振荡激光、高频率的脉冲振荡激光时，可以获得结晶性高的半导体膜。
如上所述，如下方法是第一方法：在形成有开口部的绝缘物上形成第一半导体层，对所述第一半导体层进行研磨将所述第一半导体层埋入在所述开口部中的同时，对所述绝缘物中的不形成有开口部的部分的表面进行研磨，在埋入在开口部中的所述第一半导体层以及所述绝缘物上形成第二半导体层，使所述第二半导体层晶化(优选的是，激光晶化)后，对所述第二半导体层进行研磨。
当使用第一方法时，埋入半导体层成为层叠结构(当进行激光晶化时，成为层叠结构熔融且再晶化的结构)。
然后，通过进行元件分离，形成岛状半导体层200f(图6C)。
可以通过利用任一种方法进行元件分离。例如，也可以通过蚀刻形成岛状半导体层。此外，也可以通过使半导体层部分氧化或氮化，来形成岛状半导体层。
实施方式5
在本实施方式中，将说明形成具有埋入半导体层和薄膜半导体层的岛状半导体层的第二方法。
首先，与第一方法同样地在形成有开口部的绝缘物100上形成半导体膜200a(图7A至7C)。
并且，通过使半导体膜200a晶化后，利用CMP对半导体膜200a进行研磨，来形成具有埋入半导体层和薄膜半导体层的半导体层200g(图7D)。
然后，通过进行元件分离，来形成岛状半导体层200h(图7E)。
可以通过利用任一种方法进行元件分离。例如，也可以通过蚀刻形成岛状半导体层。此外，也可以通过使半导体层部分氧化或氮化，来形成岛状半导体层。
第二方法优越于第一方法，因为其工序数量更少。
当使用第二方法时，埋入半导体层成为单层结构。
实施方式6
在本实施方式中，将说明形成具有埋入半导体层和薄膜半导体层的岛状半导体层的第三方法。
在第一方法以及第二方法中难以获得单晶半导体层，但是第三方法是可以获得单晶半导体层的方法。
首先，准备单晶半导体衬底200i(图8A)。
在此，准备单晶硅片。
并且，在单晶半导体衬底的一个表面上形成开口部，在形成有所述开口部的所述单晶半导体衬底的一个表面上形成绝缘物。然后，通过将该绝缘物埋入在开口部中，形成具有开口形状的绝缘物100a。或者，通过在单晶半导体衬底的一个表面上形成掩模之后，使单晶半导体衬底部分氧化或氮化，形成具有开口形状的绝缘物(图8B)。
通过这种工序，形成包括埋入在具有开口形状的绝缘物100a中的形状的半导体的半导体层200j(图8B)。
接着，准备具有绝缘表面100c的支持衬底100b。并且，通过在将支持衬底100b的绝缘表面100c和单晶半导体衬底200j的一个表面相对而贴在一起后进行热处理，将支持衬底和埋入有绝缘物的单晶半导体衬底结合起来(图8C)。
如此，形成由绝缘物100a和绝缘表面100c构成的“具有开口部的绝缘物”。
作为支持衬底100b，可以使用硅片、玻璃衬底、石英衬底、金属衬底等。
玻璃衬底、石英衬底等是绝缘衬底，所以它们具有绝缘表面，但是也可以在其表面上形成涂敷绝缘膜。
此外，在硅片、金属衬底等上形成涂敷绝缘膜。
作为涂敷绝缘膜，可以使用氧化硅、氮化硅、树脂膜等。
在考虑到污染、陷阱能级等的情况下，优选使硅片的表面氧化来形成绝缘表面。
然后，对单晶半导体衬底的另一个表面进行研磨。优选利用CMP进行研磨。然后，通过进行元件分离，可以形成具有埋入半导体层和薄膜半导体层的岛状半导体层(图8D)。
可以通过利用任一种方法进行元件分离。例如，也可以通过蚀刻形成岛状半导体层。此外，也可以通过使半导体层部分氧化或氮化，来形成岛状半导体层。
通过使用第三方法，可以使埋入半导体层和薄膜半导体层两方都成为单晶半导体。此外，第三方法是对于埋入半导体层和薄膜半导体层的膜厚度的控制性也高的方法。再者，第三方法很优选，因为通过研磨使岛状半导体层的表面(上表面)平坦化。
如此，可以形成具有埋入半导体层和薄膜半导体层的岛状半导体层。作为形成具有埋入半导体层和薄膜半导体层的岛状半导体层的方法，优选使用第一至第三方法。
但是，本发明的半导体装置的制造方法不局限于这些方法。因为本发明的主要目的在于提供半导体装置的元件结构，所以只要是可以形成包括具有埋入半导体层和薄膜半导体层的岛状半导体层的元件结构的方法，就可以应用所有的方法。
实施方式7
在本实施方式中，将说明在形成具有埋入半导体层和薄膜半导体层的岛状半导体层之后的半导体装置的制造方法。
首先，在岛状半导体层200上形成栅极绝缘膜300(图9A)。
作为栅极绝缘膜300的材料，可以使用氧化硅膜、氮化硅膜、氮浓度高于氧浓度的氮氧化硅膜、氧浓度高于氮浓度的氧氮化硅膜等。
作为栅极绝缘膜300的形成方法，可以使用CVD法、溅射法等。栅极绝缘膜也可以是层叠结构。其膜厚度优选为薄即200nm以下。在使沟道形成区的膜厚薄膜化的情况下，优选为50nm以下，更优选为20nm以下。
注意，通过利用由不同膜构成的层叠结构形成栅极绝缘膜，可以提高作为蚀刻停止层的作用，并且可以增加当形成栅电极以及侧壁时的蚀刻余地。
接着，在栅极绝缘膜300上形成导电膜400a(图9B)。
通过溅射法等形成由W、Ta、Mo、Cr、Cu、Nd、Al、Al-Nd、Al-Si、Al-Ti等的单层或者层叠构成的导电膜来获得导电膜400a。此外，也可以使用N型或P型硅。膜厚度优选为50nm至500nm。
接着，通过蚀刻导电膜400a，在薄膜半导体层(由附图标记213表示的区域中的半导体层)上形成栅电极400(图9C)。
接着，通过以栅电极400为掩模添加赋予导电性的杂质，从而自对准地形成低浓度杂质区204a、低浓度杂质区205a(图9D)。
作为赋予导电性的杂质，可以使用磷、砷等作为N型，而可以使用硼作为P型。当添加杂质时，可以使用离子掺杂、离子注入、激光掺杂、热扩散法等方法。
此外，虽然在本实施方式中，为方便起见，利用只示出一个元件的实例而说明，但是优选在衬底上形成多个元件，来获得形成有N型TFT和P型TFT的CMOS电路。
当形成CMOS时，使用抗蚀剂掩模且利用不同工序添加N型杂质和P型杂质，即可。
接着，形成侧壁形成用膜500，并且进行回蚀(图10A)。
作为侧壁形成用膜，当它是绝缘膜时，可以使用氮化硅膜、氧化硅膜、氮浓度高于氧浓度的氮氧化硅膜、氧浓度高于氮浓度的氧氮化硅膜等。膜厚度优选为100nm至1μm。注意，作为侧壁形成用膜，也可以使用半导体膜(硅、硅锗等)、导电膜(铝等)等。
当形成侧壁形成用膜500时，由于受栅电极400的阶梯差的影响，形成由虚线9001表示的阶梯差(图10A)。
当进行回蚀时，反映该形状而形成侧壁501、502(图10B)。
此时，通过使侧壁501、502的端部的另一方与埋入半导体层的一部分重叠，增加当形成侧壁时的蚀刻余地。
在此，在栅极绝缘膜和侧壁形成用膜由以相同元素为主要成分的材料构成的情况下，当进行回蚀时栅极绝缘膜被蚀刻而半导体层露出。从而，在这种情况下，特别优选的是，使侧壁的端部的另一方与埋入半导体层的一部分重叠。
注意，根据栅电极400的膜厚度、侧壁形成用膜500的膜厚度、以及蚀刻时间，来决定侧壁的长度。
接着，通过以栅电极400以及侧壁501、502为掩模添加赋予导电性的杂质，从而自对准地形成源区201、漏区202(图10C)。
作为此时添加的元素，使用赋予与低浓度杂质区相同导电类型的元素。
接着，在绝缘物100、岛状半导体层200、栅极绝缘膜300、栅电极400、侧壁501和502上形成层间绝缘膜600(图11A)。
作为层间绝缘膜600，可以使用氮化硅膜、氧化硅膜、氮浓度高于氧浓度的氮氧化硅膜、氧浓度高于氮浓度的氧氮化硅膜等。此外，也可以使用丙烯、聚酰亚胺、硅氧烷聚合物等有机树脂膜。层间绝缘膜可以是单层或层叠。膜厚度优选厚于栅电极400的厚度。
此外，也可以在形成层间绝缘膜600前后进行为了使杂质元素活化的热处理。
接着，形成贯穿层间绝缘膜的接触孔。在与埋入半导体层重叠的位置(由附图标记211、212表示的区域)形成接触孔(图11B)。
因为埋入半导体层的膜厚度厚，所以可以增加当形成接触孔时的蚀刻余地。
并且，通过形成接触孔并使其到达埋入半导体层的内部，在接触孔的底部以及侧壁两方中都可以获得布线和半导体层的接触，因此可以进一步确保接触。因为可以进一步确保接触，所以当然会增加蚀刻余地。
注意，也可以形成接触孔并使其贯穿埋入半导体层。
在此情况下，因为埋入半导体层下的绝缘物100成为蚀刻停止层，所以蚀刻控制性很优越。
此外，因为成为在接触孔的侧面获得接触的结构，所以接触面积依赖于埋入半导体层的膜厚度。因此，在与布线接触的埋入半导体层的截面积中不发生不均匀性。结果，可以降低在每个TFT中的电气特性的不均匀性。
因为埋入半导体层的膜厚度厚，所以即使使沟道形成区的膜厚度薄也可以确保接触。因为可以确保接触，所以增加蚀刻余地。
接着，在层间绝缘膜600上以及在接触孔中形成导电膜700(图12A)。
作为导电膜700，使用由Mo、Cr、Cu、Nd、Al、Al-Nd、Al-Si、Al-Ti等的单层或层叠构成的导电膜。膜厚度优选为100nm至3μm。
并且，通过蚀刻导电膜700，形成布线701和702(图12B)。
然后，也可以根据电路的设计，适当地形成层叠多个层间绝缘膜和布线而成的多层布线。
实施方式8
在本实施方式中，将说明本发明的半导体装置的实例。
本发明可以应用于具有有机发光元件、无机发光元件、或者液晶元件等的显示装置的像素部以及驱动电路部等。
此外，本发明也可以应用于具有记录介质的电子设备诸如数码相机、汽车导航系统、笔记本型个人计算机、游戏机、便携式信息终端(便携式电话机、便携式游戏机等)、家庭用游戏机等。
此外，本发明可以应用于CPU(中央处理装置：Central ProcessingUnit)等集成电路。
例如，图13A表示便携式信息终端。图13B表示数码相机。图13C表示便携式电话。图13D表示汽车导航系统。图13E表示笔记本型个人计算机。这些都可以将本发明应用于编入在主体9201中的集成电路、或者显示部9202。
当制造显示装置时，优选利用第一方法以及第二方法并且使用对衬底的尺寸没有限制且廉价的玻璃衬底。
此外，本发明可以应用于能够以非接触方式输入/输出数据的半导体装置。能够以非接触方式输入/输出数据的半导体装置，根据其利用形式，也称为RFID标签、ID标签、IC标签、IC芯片、RF标签、无线标签、电子标签或者无线芯片。这些总称为非接触标签(非接触芯片)。
例如，本发明可以应用于图14A至14H中的非接触标签2180。
因为集成电路、非接触标签等要求高性能，所以优选利用可以使半导体层成为单晶的第三方法。
本说明书根据2007年3月8日在日本专利局受理的日本专利申请编号2007-058203而制作，所述申请内容包括在本说明书中。

Claims (13)

1.一种半导体装置，包括：
具有至少两个开口部的绝缘物，该开口部分别在第一区域；
形成在所述绝缘物上的岛状半导体层；
形成在所述岛状半导体层上的栅极绝缘膜；
形成在所述栅极绝缘膜上的栅电极；
形成在所述栅电极上的层间绝缘膜；以及
贯穿所述层间绝缘膜的至少两个接触孔，
其中，所述岛状半导体层具有薄膜半导体层和至少两个埋入半导体层，
并且，所述埋入半导体层分别埋入在所述开口部中的一个，
并且，所述薄膜半导体层配置在第二区域，该第二区域在所述第一区域之间，
并且，所述埋入半导体层的膜厚度厚于所述薄膜半导体层的膜厚度，
并且，所述接触孔形成在所述第一区域。
2.根据权利要求1所述的半导体装置，还包括具有第一端部和第二端部的侧壁，其中所述第一端部与所述栅电极的侧面接触，并且所述第二端部与所述埋入半导体层中的一个重叠。
3.根据权利要求1所述的半导体装置，其中所述栅电极与所述薄膜半导体层和所述埋入半导体层重叠。
4.根据权利要求1所述的半导体装置，其中所述接触孔的每一个到达所述埋入半导体层中的一个的内部。
5.根据权利要求1所述的半导体装置，其中所述接触孔的每一个贯穿所述埋入半导体层中的一个。
6.根据权利要求1所述的半导体装置，其中在所述第一区域中的一个和所述第二区域的边界中，所述岛状半导体层的表面具有连续形状。
7.根据权利要求1所述的半导体装置，其中在所述第一区域中的一个和所述第二区域的边界中，所述岛状半导体层具有平坦的表面。
8.根据权利要求1所述的半导体装置，其中所述薄膜半导体层的膜厚度为5nm至30nm，并且所述埋入半导体层的膜厚度为25nm至330nm，而厚于所述薄膜半导体层的膜厚度。
9.根据权利要求1所述的半导体装置，其中所述第一区域的底部被所述绝缘物覆盖。
10.一种半导体装置的制造方法，包括如下步骤：
在绝缘物上形成至少两个开口部，该开口部分别在第一区域；
形成埋入在所述开口部中的第一半导体层；
在所述第一半导体层和第二区域的所述绝缘物上形成岛状第二半导体层，该第二区域在所述第一区域之间；
在所述岛状第二半导体层上形成栅极绝缘膜；
在所述栅极绝缘膜上形成栅电极；
通过利用所述栅电极作为掩模，在所述岛状第二半导体层中形成第一杂质区；
在所述栅电极上形成层间绝缘膜；以及
选择性地蚀刻所述层间绝缘膜以形成接触孔，该接触孔到达在所述第一区域中的所述岛状第二半导体层。
11.根据权利要求10所述的半导体装置的制造方法，在形成所述第一杂质区之后且在形成所述层间绝缘膜之前还包括如下步骤：
形成与所述栅电极的侧面接触的侧壁层；
通过利用所述栅电极和所述侧壁层作为掩模在所述岛状第二半导体层中形成第二杂质区。
12.根据权利要求11所述的半导体装置的制造方法，其中所述侧壁层具有与所述栅电极接触的第一端部和在与所述第一端部相反一侧的第二端部，并且所述第二端部形成在所述第一区域中的一个。
13.根据权利要求10所述的半导体装置的制造方法，其中在所述第二区域中形成所述栅电极的端部。
CN2008100852400A 2007-03-08 2008-03-10 半导体装置以及其制造方法 Expired - Fee Related CN101262013B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2007-058203 2007-03-08
JP2007058203 2007-03-08
JP2007058203 2007-03-08

Publications (2)

Publication Number Publication Date
CN101262013A true CN101262013A (zh) 2008-09-10
CN101262013B CN101262013B (zh) 2012-01-11

Family

ID=39740775

Family Applications (1)

Application Number Title Priority Date Filing Date
CN2008100852400A Expired - Fee Related CN101262013B (zh) 2007-03-08 2008-03-10 半导体装置以及其制造方法

Country Status (4)

Country Link
US (2) US7569886B2 (zh)
JP (1) JP5322345B2 (zh)
CN (1) CN101262013B (zh)
TW (1) TWI487117B (zh)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101930947B (zh) * 2009-06-19 2012-03-28 中芯国际集成电路制造(上海)有限公司 Cmos晶体管及其制作方法
CN105470311A (zh) * 2016-01-22 2016-04-06 昆山国显光电有限公司 一种驱动薄膜晶体管及其制备方法
CN106898653A (zh) * 2015-12-21 2017-06-27 昆山国显光电有限公司 驱动薄膜晶体管、像素电路及显示装置
CN109564741A (zh) * 2016-08-09 2019-04-02 株式会社半导体能源研究所 显示装置的制造方法、显示装置、显示模块及电子设备

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8138029B2 (en) * 2010-01-13 2012-03-20 International Business Machines Corporation Structure and method having asymmetrical junction or reverse halo profile for semiconductor on insulator (SOI) metal oxide semiconductor field effect transistor (MOSFET)
US9105749B2 (en) * 2011-05-13 2015-08-11 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
KR102222344B1 (ko) * 2013-05-02 2021-03-02 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
JP2017103260A (ja) * 2014-03-31 2017-06-08 株式会社東芝 トランジスタ、および、トランジスタの製造方法
JP6417125B2 (ja) 2014-06-25 2018-10-31 株式会社ジャパンディスプレイ 半導体装置
CN104779301B (zh) * 2015-04-24 2017-10-27 京东方科技集团股份有限公司 一种薄膜晶体管及其制作方法、阵列基板、显示装置

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5121186A (en) 1984-06-15 1992-06-09 Hewlett-Packard Company Integrated circuit device having improved junction connections
JPH0276264A (ja) 1988-09-12 1990-03-15 Sony Corp Ｓｏｉ型半導体装置
JP2940880B2 (ja) 1990-10-09 1999-08-25 三菱電機株式会社 半導体装置およびその製造方法
JP3277548B2 (ja) 1991-05-08 2002-04-22 セイコーエプソン株式会社 ディスプレイ基板
JPH0513762A (ja) 1991-07-05 1993-01-22 Sharp Corp 薄膜トランジスタにおけるコンタクトホールの形成方法
TW232751B (en) * 1992-10-09 1994-10-21 Semiconductor Energy Res Co Ltd Semiconductor device and method for forming the same
US5338702A (en) 1993-01-27 1994-08-16 International Business Machines Corporation Method for fabricating tungsten local interconnections in high density CMOS
JPH07335906A (ja) 1994-06-14 1995-12-22 Semiconductor Energy Lab Co Ltd 薄膜状半導体装置およびその作製方法
US6337232B1 (en) 1995-06-07 2002-01-08 Semiconductor Energy Laboratory Co., Ltd. Method of fabrication of a crystalline silicon thin film semiconductor with a thin channel region
JPH08316488A (ja) * 1995-05-19 1996-11-29 Sanyo Electric Co Ltd 半導体装置および半導体装置の製造方法
JPH08330593A (ja) * 1995-05-31 1996-12-13 Sharp Corp 薄膜トランジスタの製造方法
JP3511970B2 (ja) * 1995-06-15 2004-03-29 日亜化学工業株式会社 窒化物半導体発光素子
JPH10135475A (ja) 1996-10-31 1998-05-22 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
JPH1197696A (ja) * 1997-09-22 1999-04-09 Toshiba Corp 薄膜半導体装置
GB2358081B (en) * 2000-01-07 2004-02-18 Seiko Epson Corp A thin-film transistor and a method for maufacturing thereof
US7238557B2 (en) 2001-11-14 2007-07-03 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method of fabricating the same
JP4369109B2 (ja) 2001-11-14 2009-11-18 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP4084039B2 (ja) * 2001-11-19 2008-04-30 株式会社 液晶先端技術開発センター 薄膜半導体装置及びその製造方法
JP4268792B2 (ja) * 2002-10-22 2009-05-27 東芝松下ディスプレイテクノロジー株式会社 薄膜トランジスタの製造方法
JP4004378B2 (ja) * 2002-10-24 2007-11-07 ローム株式会社 半導体発光素子
JP3904512B2 (ja) * 2002-12-24 2007-04-11 シャープ株式会社 半導体装置およびその製造方法、並びに半導体装置を備えた電子機器
JP2004207452A (ja) * 2002-12-25 2004-07-22 Advanced Lcd Technologies Development Center Co Ltd 薄膜トランジスタおよびその製造方法並びに平面表示装置
JP4118209B2 (ja) * 2003-08-26 2008-07-16 三菱電機株式会社 半導体装置、その製造方法および回路の製造方法

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101930947B (zh) * 2009-06-19 2012-03-28 中芯国际集成电路制造(上海)有限公司 Cmos晶体管及其制作方法
CN106898653A (zh) * 2015-12-21 2017-06-27 昆山国显光电有限公司 驱动薄膜晶体管、像素电路及显示装置
CN105470311A (zh) * 2016-01-22 2016-04-06 昆山国显光电有限公司 一种驱动薄膜晶体管及其制备方法
CN105470311B (zh) * 2016-01-22 2018-09-28 昆山国显光电有限公司 一种驱动薄膜晶体管及其制备方法
CN109564741A (zh) * 2016-08-09 2019-04-02 株式会社半导体能源研究所 显示装置的制造方法、显示装置、显示模块及电子设备
US11054687B2 (en) 2016-08-09 2021-07-06 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing display device, display device, display module, and electronic device

Also Published As

Publication number Publication date
TW200845398A (en) 2008-11-16
US7745269B2 (en) 2010-06-29
US20090269900A1 (en) 2009-10-29
JP5322345B2 (ja) 2013-10-23
US7569886B2 (en) 2009-08-04
US20080217688A1 (en) 2008-09-11
JP2008252083A (ja) 2008-10-16
CN101262013B (zh) 2012-01-11
TWI487117B (zh) 2015-06-01

Similar Documents

Publication Publication Date Title
CN101262013B (zh) 半导体装置以及其制造方法
JP5291963B2 (ja) 半導体装置及びその作成方法
US9911618B2 (en) Low temperature poly-silicon thin film transistor, fabricating method thereof, array substrate and display device
US20140209895A1 (en) Array substrate, fabrication method thereof and display device
US11264507B2 (en) Thin film transistor and method for manufacturing the same, array substrate and electronic device
US20140203363A1 (en) Extremely Thin Semiconductor-On-Insulator Field-Effect Transistor With An Epitaxial Source And Drain Having A Low External Resistance
US20160133695A1 (en) A method of inhibiting leakage current of tunneling transistor, and the corresponding device and a preparation method thereof
USRE47505E1 (en) Thin film transistor structure and method for manufacturing the same
KR101586632B1 (ko) 반도체 장치 및 반도체 장치의 제작 방법, 및 전자 기기
CN108122759B (zh) 薄膜晶体管及其制作方法、阵列基板及显示装置
TW200849475A (en) Semiconductor device and method of manufacturing the same
US9685462B2 (en) Semiconductor device and method of manufacturing the same
CN111933648A (zh) 阵列基板及其制备方法和显示装置
JP6022816B2 (ja) 半導体装置の製造方法
WO2019090842A1 (zh) 薄膜晶体管及显示装置
US20230187485A1 (en) Semiconductor device and manufacturing method thereof
US20230187555A1 (en) Semiconductor device and manufacturing method thereof
KR20220000153A (ko) 박막 트랜지스터 및 그 제조 방법
JP2004071590A (ja) 薄膜トランジスタを備えた装置およびその製造方法
TW200810123A (en) Thin film transistors and displays including the same
TW202324758A (zh) 半導體裝置及其製造方法
CN113380626A (zh) 一种半导体器件及其制备方法、电子设备
CN116544246A (zh) 阵列基板及显示面板
CN117457754A (zh) 薄膜晶体管及其制造方法、显示面板
TWI255552B (en) SOI MOSFET with smart body tie and method for manufacturing the same

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20120111

CF01 Termination of patent right due to non-payment of annual fee