CN115050838A - 半导体装置及其制造方法 - Google Patents
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Abstract
一种半导体装置及其制造方法，半导体装置包括基板、半导体结构、第一栅介电层、第一栅极、源极以及漏极。半导体结构包括第一金属氧化物层以及第二金属氧化物层。第二金属氧化物层覆盖第一金属氧化物层的顶面以及侧壁。第二金属氧化物层于第一金属氧化物层的侧壁处具有阶梯结构。第一金属氧化物层的载子迁移率大于第二金属氧化物层的通道区的载子迁移率。第二金属氧化物层的厚度大于或等于第一金属氧化物层的厚度。第一栅极的宽度与第一金属氧化物层的宽度差值小于0.5微米。
Description
技术领域
本发明涉及一种半导体装置及其制造方法，且特别涉及一种包括金属氧化物层的半导体装置及其制造方法。
背景技术
目前，常见的薄膜晶体管通常以非晶硅半导体作为通道，其中非晶硅半导体由于工艺简单且成本低廉，因此以广泛的应用于各种薄膜晶体管中。
随着显示技术的进步，显示面板的分辨率逐年提升。为了使像素电路中的薄膜晶体管缩小，许多厂商致力于研发新的半导体材料，例如金属氧化物半导体材料。在金属氧化物半导体材料中，氧化铟镓锌(indium gallium zinc oxide，IGZO)同时具有面积小以及电子迁移率高的优点，因此被视为一种重要的新型半导体材料。
发明内容
本发明提供一种半导体装置，其半导体结构具有高载子迁移率的优点，且能减少栅极上的电场所导致的热载子效应。
本发明提供一种半导体装置的制造方法，具有工艺良率高以及成本低的优点。
本发明的至少一实施例提供一种半导体装置。半导体装置包括基板、半导体结构、第一栅介电层、第一栅极、源极以及漏极。半导体结构位于基板之上，且包括第一金属氧化物层以及第二金属氧化物层。第二金属氧化物层覆盖第一金属氧化物层的顶面以及侧壁。第二金属氧化物层于第一金属氧化物层的侧壁处具有阶梯结构。第一金属氧化物层的载子迁移率大于第二金属氧化物层的通道区的载子迁移率。第二金属氧化物层的厚度大于或等于第一金属氧化物层的厚度。第一栅介电层位于半导体结构上。第一栅极位于第一栅介电层上，且重叠于第一金属氧化物层。第一栅极的宽度与第一金属氧化物层的宽度差值小于0.5微米。源极以及漏极电性连接至第二金属氧化物层。
本发明的至少一实施例提供一种半导体装置的制造方法，包括：形成第一金属氧化物层于基板之上；形成第二金属氧化物层于第一金属氧化物层上，其中第二金属氧化物层覆盖第一金属氧化物层的顶面以及侧壁，且第二金属氧化物层于第一金属氧化物层的侧壁处具有阶梯结构，其中第二金属氧化物层的厚度大于或等于第一金属氧化物层的厚度；形成第一栅介电层于该第二金属氧化物层上；形成第一栅极于第一栅介电层上，且第一栅极重叠于第一金属氧化物层，其中第一栅极的宽度与第一金属氧化物层的宽度差值小于0.5微米；于该第二金属氧化物层中形成源极区、漏极区以及位于源极区与漏极区之间的通道区，其中第一金属氧化物层的载子迁移率大于第二金属氧化物层的通道区的载子迁移率；形成电性连接至第二金属氧化物层的源极以及漏极。
附图说明
图1A是依照本发明的一实施例的一种半导体装置的俯视图。
图1B是图1A的线A-A’的剖面示意图。
图2A至图2G是图1A与图1B的半导体装置的制造方法的剖面示意图。
图3A是依照本发明的一实施例的一种半导体装置的俯视图。
图3B是图3A的线A-A’的剖面示意图。
图4A至图4G是图3A与图3B的半导体装置的制造方法的剖面示意图。
图5A是依照本发明的一实施例的一种半导体装置的俯视图。
图5B是图5A的线A-A’以及线B-B’的剖面示意图。
图6A至图6H是图5A与图5B的半导体装置的制造方法的剖面示意图。
附图标记说明：
10A,10B,10C：半导体装置
100：基板
102：缓冲层
110：第二栅介电层
120：第一栅介电层
130：层间介电层
210：第二栅极
220：半导体结构
220A：第一金属氧化物层
220A’：第一金属氧化物材料层
220B：第二金属氧化物层
220B’：第二金属氧化物材料层
222：源极区
224：通道区
226：漏极区
232：源极
234：漏极
240：第一栅极
240s：边缘
310：信号线
320：转接电极
A-A’,B-B’：线
d：水平距离
ND：法线方向
P：掺杂工艺
s：侧壁
t：顶面
st：阶梯结构
T1,T2：厚度
TH1：第一接触孔
TH2：第二接触孔
TH3：第三接触孔
TH4：第四接触孔
TH5：第五接触孔
TH6：第六接触孔
W1,W2,W3：宽度
具体实施方式
图1A是依照本发明的一实施例的一种半导体装置的俯视图。图1B是图1A的线A-A’的剖面示意图。
请参考图1A与图1B，半导体装置10A包括基板100、半导体结构220、第一栅介电层120、第一栅极240、源极232以及漏极234。在一些实施例中，半导体装置10A还包括缓冲层102以及层间介电层130。
基板100的材质可为玻璃、石英、有机聚合物或不透光/反射材料(例如：导电材料、金属、晶圆、陶瓷或其他可适用的材料)或是其他可适用的材料。若使用导电材料或金属时，则在基板100上覆盖一层绝缘层(未示出)，以避免短路问题。
缓冲层102形成于基板100的表面。缓冲层102的材料例如包括氧化硅、氮化硅、氮氧化硅或其他绝缘材料。在一些实施例中，缓冲层102为单层结构或多层结构。
半导体结构220位于基板100之上。在本实施例中，半导体结构220形成于缓冲层102上。半导体结构220包括第一金属氧化物层220A以及第二金属氧化物层220B。
第一金属氧化物层220A形成于缓冲层102上。在一些实施例中，第一金属氧化物层220A包括铟元素、钨元素、镓元素、锌元素、锡元素中的至少一者。举例来说，第一金属氧化物层220A为铟钨锌氧化物(InWZnO，IWZO)或铟镓锌氧化物(InGaZnO，IGZO)。
第二金属氧化物层220B覆盖第一金属氧化物层220A的顶面t以及侧壁s。第二金属氧化物层220B共形地形成于第一金属氧化物层220A上，且第二金属氧化物层220B于第一金属氧化物层220A的侧壁s处具有阶梯结构st。在一些实施例中，第二金属氧化物层220B包括铟元素、镓元素、锌元素中的至少一者。举例来说，第二金属氧化物层220B为铟镓锌氧化物(InGaZnO，IGZO)。
在本实施例中，第二金属氧化物层220B包括源极区222、漏极区226以及位于源极区222与漏极区226之间的通道区224。通道区224在基板100的顶面的法线方向ND上重叠于第一金属氧化物层220A，且通道区224覆盖第一金属氧化物层220A的顶面t。源极区222与漏极区226覆盖第一金属氧化物层220A的侧壁s。在一些实施例中，阶梯结构st位于源极区222及/或漏极区226。
源极区222以及漏极区226例如为经氢掺杂的区域。源极区222与漏极区226的电阻率小于通道区224的电阻率。在一些实施例中，源极区222与漏极区226的氧浓度小于通道区224的氧浓度，源极区222与漏极区226的氢浓度大于通道区224的氢浓度。
第一金属氧化物层220A的载子迁移率大于第二金属氧化物层220B的通道区224的载子迁移率。举例来说，第一金属氧化物层220A的载子迁移率为25cm2/Vs至35cm2/Vs，而第二金属氧化物层220B的通道区224的载子迁移率为8cm2/Vs至10cm2/Vs。在一些实施例中，通过调整第一金属氧化物层220A与第二金属氧化物层220B中的氧浓度及/或铟浓度，使第一金属氧化物层220A的载子迁移率大于第二金属氧化物层220B的通道区224的载子迁移率。在一些实施例中，第二金属氧化物层220B的通道区224、源极区222与漏极区226的氧浓度大于第一金属氧化物层220A的氧浓度，第二金属氧化物层220B的通道区224的氧空缺浓度小于第一金属氧化物层220A的氧空缺浓度。在一些实施例中，第二金属氧化物层220B的通道区224、源极区222与漏极区226的铟浓度小于第一金属氧化物层220A的铟浓度。
第二金属氧化物层220B的厚度T2大于或等于第一金属氧化物层220A的厚度T1。在一些实施例中，第二金属氧化物层220B的厚度T2为15nm至25nm，且第一金属氧化物层220A的厚度T1为5nm至15nm。
第一栅介电层120位于半导体结构220上。第一栅介电层120包括无机材料(例如：氧化硅、氮化硅、氮氧化硅、氧化铪、氧化铝、其他合适的材料、或上述至少二种材料的堆叠层)、有机材料或其他合适的材料或上述的组合。
第一栅极240位于第一栅介电层120上，且在基板100的顶面的法线方向ND上重叠于第一金属氧化物层220A以及第二金属氧化物层220B的通道区224。第一栅极240的材料例如为铬、金、银、铜、锡、铅、铪、钨、钼、钕、钛、钽、铝、锌等金属、上述合金、上述金属氧化物、上述金属氮化物或上述的组合或其他导电材料。在本实施例中，第一栅极240为钛、铝以及钛的堆叠层。当第一栅极240包含铝元素时，第一栅极240可以充当氢阻挡层，借此减少氢原子扩散至的通道区224中的几率。
第一栅极240的宽度W1与第一金属氧化物层220A的宽度W2差值小于0.5微米。在优选的实施例中，第一栅极240的边缘240s与第一金属氧化物层220A的侧壁s在基板100的顶面的法线方向ND上重叠。基于前述，可以减少第一金属氧化物层220A在后续工艺中被蚀刻液或紫外光所损伤的几率。
第一栅极240的边缘240s与第二金属氧化物层220B的阶梯结构st的断差处之间的水平距离d小于0.5微米，半导体结构220的阶梯结构st实质上邻近于第一栅极240的边缘。在操作半导体装置10A时，第一栅极240的边缘240s处容易出现很强的电场，通过将半导体结构220具有厚度变化的阶梯结构st设置于邻近第一栅极240的边缘240s的位置，能减少第一栅极240上的电场所导致的热载子效应，进而提升半导体装置10A的可靠度。
层间介电层130位于第一栅介电层120以及第一栅极240上。两个接触孔贯穿层间介电层130以及第一栅介电层120，并延伸至第二金属氧化物层220B的源极区222与漏极区226。
层间介电层130包括无机材料(例如：氧化硅、氮化硅、氮氧化硅、氧化铪、氧化铝、其他合适的材料、或上述至少二种材料的堆叠层)、有机材料或其他合适的材料或上述的组合。在一些实施例中，层间介电层130中包括氢元素。在一些实施例中，在制造半导体装置10A的过程中，通过热处理工艺使层间介电层130中的氢元素扩散至第二金属氧化物层220B的源极区222与漏极区226，但本发明不以此为限。在其他实施例中，通过氢等离子体工艺或其他掺杂工艺使氢元素扩散至源极区222与漏极区226。
源极232以及漏极234位于层间介电层130上，并填入贯穿层间介电层130以及第一栅介电层120的第一接触孔TH1以及第二接触孔TH2，以分别电性连接第二金属氧化物层220B的源极区222与漏极区226。
信号线310位于层间介电层130上，并填入贯穿层间介电层130的第三接触孔TH3，以电性连接第一栅极240。
在一些实施例中，信号线310、源极232以及漏极234的材料例如为铬、金、银、铜、锡、铅、铪、钨、钼、钕、钛、钽、铝、锌等金属、上述合金、上述金属氧化物、上述金属氮化物或上述的组合或其他导电材料。在本实施例中，信号线310、源极232以及漏极234为钛、铝以及钛的堆叠层。
在本实施例中，半导体装置10A为顶栅极型薄膜晶体管，其具有反应快的优点，适用于作为开关元件。
图2A至图2G是图1A与图1B的半导体装置10A的制造方法的剖面示意图。
请参考图2A至图2B，形成第一金属氧化物层220A于基板100之上。首先，在基板100及缓冲层102上形成毯覆的第一金属氧化物材料层220A’，接着，利用光刻工艺，在第一金属氧化物材料层220A’上形成图案化光刻胶(未示出)；继之，利用图案化光刻胶作为掩模对第一金属氧化物材料层220A’进行湿式或干式蚀刻工艺，以形成第一金属氧化物层220A；最后，移除图案化光刻胶。
请参考图2C至图2D，形成第二金属氧化物层220B于第一金属氧化物层220A上。首先，在基板100、缓冲层102以及第一金属氧化物层220A上形成毯覆的第二金属氧化物材料层220B’，接着，利用光刻工艺，在第二金属氧化物材料层220B’上形成图案化光刻胶(未示出)；继之，利用图案化光刻胶作为掩模对第二金属氧化物材料层220B’进行湿式或干式蚀刻工艺，以形成第二金属氧化物层220B；最后，移除图案化光刻胶。
第二金属氧化物层220B覆盖第一金属氧化物层220A的顶面t以及侧壁s，且第二金属氧化物层220B于第一金属氧化物层220A的侧壁s处具有阶梯结构st。
请参考图2E，形成第一栅介电层120于第二金属氧化物层220B上。形成第一栅极240于第一栅介电层120上。第一栅极240重叠于第一金属氧化物层220A。
以第一栅极240为掩模，对第二金属氧化物层220B进行掺杂工艺P，以于第二金属氧化物层220B中形成源极区222、漏极区226以及通道区224。在一些实施例中，掺杂工艺P例如为氢等离子体工艺。
请参考图2F，形成层间介电层130于第一栅极240以及第一栅介电层120之上。层间介电层130覆盖第一栅极240。
请参考图2G，形成贯穿层间介电层130以及第一栅介电层120的第一接触孔TH1以及第二接触孔TH2。在一些实施例中，还同时形成贯穿层间介电层130的第三接触孔(图2G省略示出)。
最后请回到图1A与图1B，形成源极232、漏极234、信号线310。源极232、漏极234、信号线310属于相同图案化导电层。源极232以及漏极234分别填入第一接触孔TH1以及第二接触孔TH2以电性连接第二金属氧化物层220B的源极区222以及漏极区226。信号线310填入第三接触孔TH3以电性连接第一栅极240。
基于上述，半导体装置10A的半导体结构220包括第一金属氧化物层220A以及第二金属氧化物层220B，且第一金属氧化物层220A的载子迁移率大于第二金属氧化物层220B的通道区224的载子迁移率，借此提升半导体装置10A的漏极电流。此外，由于第一栅极240的宽度W1与第一金属氧化物层220A的宽度W2差值小于0.5微米，能减少第一栅极240上的电场所导致的热载子效应，进而提升半导体装置10A的可靠度。
图3A是依照本发明的一实施例的一种半导体装置的俯视图。图3B是图3A的线A-A’的剖面示意图。在此必须说明的是，图3A与图3B的实施例沿用图1A与图1B的实施例的元件标号与部分内容，其中采用相同或近似的标号来表示相同或近似的元件，并且省略了相同技术内容的说明。关于省略部分的说明可参考前述实施例，在此不赘述。
图3A与图3B的半导体装置10B与图1A的半导体装置10A的主要差异在于：半导体装置10B还包括第二栅介电层110以及第二栅极210。
第二栅极210位于基板100之上。在一些实施例中，第二栅极210与基板100之间还夹有缓冲层(图3A省略示出)。第二栅极210的材料例如为铬、金、银、铜、锡、铅、铪、钨、钼、钕、钛、钽、铝、锌等金属、上述合金、上述金属氧化物、上述金属氮化物或上述的组合或其他导电材料。
第二栅介电层110位于第二栅极210上。第二栅介电层110位于半导体结构220与基板100之间。第二栅极210位于第二栅介电层110与基板100之间。第二栅极210重叠于半导体结构220，第二栅极210的宽度W3大于第一金属氧化物层210的宽度W2。在一些实施例中，第一栅极240填入贯穿第一栅介电层120以及第二栅介电层110的第四接触孔TH4，并与第二栅极210电性连接。
在本实施例中，半导体结构220形成于第二栅介电层110上。半导体结构220包括第一金属氧化物层220A以及第二金属氧化物层220B。
第一金属氧化物层220A的载子迁移率大于第二金属氧化物层220B的通道区224的载子迁移率。举例来说，第一金属氧化物层220A的载子迁移率为65cm2/Vs至75cm2/Vs，而第二金属氧化物层220B的通道区224的载子迁移率为16cm2/Vs至23cm2/Vs。在一些实施例中，通过调整第一金属氧化物层220A与第二金属氧化物层220B中的氧浓度及/或铟浓度，使第一金属氧化物层220A的载子迁移率大于第二金属氧化物层220B的通道区224的载子迁移率。在一些实施例中，第二金属氧化物层220B的通道区224、源极区222与漏极区226的氧浓度大于第一金属氧化物层220A的氧浓度，第二金属氧化物层220B的通道区224的氧空缺浓度小于第一金属氧化物层220A的氧空缺浓度。在一些实施例中，第二金属氧化物层220B的通道区224、源极区222与漏极区226的铟浓度小于第一金属氧化物层220A的铟浓度。
第二金属氧化物层220B的厚度T2大于或等于第一金属氧化物层220A的厚度T1。在一些实施例中，第二金属氧化物层220B的厚度T2为15nm至25nm，且第一金属氧化物层220A的厚度T1为5nm至15nm。
第一栅极240位于第一栅介电层120上，且在基板100的顶面的法线方向ND上重叠于第一金属氧化物层220A、第二金属氧化物层220B的通道区224以及第二栅极210。半导体结构220位于第一栅极240与第二栅极210之间。
第一栅极240的宽度W1与第一金属氧化物层220A的宽度W2差值小于0.5微米。在优选的实施例中，第一栅极240的边缘240s与第一金属氧化物层220A的侧壁s在基板100的顶面的法线方向ND上重叠。基于前述，可以减少第一金属氧化物层220A在后续工艺中被蚀刻液或紫外光所损伤的几率。
第一栅极240的边缘240s与第二金属氧化物层220B的阶梯结构st的断差处之间的水平距离d小于0.5微米，半导体结构220的阶梯结构st实质上邻近于第一栅极240的边缘240s。在操作半导体装置10B时，第一栅极240的边缘240s处容易出现很强的电场，通过将半导体结构220具有厚度变化的阶梯结构st设置于邻近第一栅极240的边缘的位置，能减少第一栅极240上的电场所导致的热载子效应，进而提升半导体装置10B的可靠度。
在本实施例中，半导体装置10B包括双栅极型薄膜晶体管，其具有漏极电流大的优点，适用于作为驱动元件。
图4A至图4G是图3A与图3B的半导体装置10B的制造方法的剖面示意图。
请参考图4A，形成第二栅极210于基板100之上。形成第二栅介电层110于第二栅极210上。在基板100以及第二栅介电层110上形成毯覆的第一金属氧化物材料层220A’。
请参考图4B，图案化第一金属氧化物材料层220A’，以形成第一金属氧化物层220A于第二栅介电层110上。
请参考图4C至图4D，形成第二金属氧化物层220B于第一金属氧化物层220A上。首先，在基板100、第二栅介电层110以及第一金属氧化物层220A上形成毯覆的第二金属氧化物材料层220B’，接着，图案化第二金属氧化物材料层220B’以形成第二金属氧化物层220B。
参考图4E，形成第一栅介电层120于第二金属氧化物层220B上。形成第一栅极240于第一栅介电层120上。第一栅极240重叠于第一金属氧化物层220A。在一些实施例中，在形成第一栅极240之前，形成贯穿第一栅介电层120以及第二栅介电层110的第四接触孔(图4E省略示出)。第一栅极240通过第四接触孔而电性连接至第二栅极210。
以第一栅极240为掩模，对第二金属氧化物层220B进行掺杂工艺P，以于第二金属氧化物层220B中形成源极区222、漏极区226以及通道区224。在一些实施例中，掺杂工艺P例如为氢等离子体工艺。
请参考图4F，形成层间介电层130于第一栅极240以及第一栅介电层120之上。层间介电层130覆盖第一栅极240。
请参考图4G，形成贯穿层间介电层130以及第一栅介电层120的第一接触孔TH1以及第二接触孔TH2。在一些实施例中，还同时形成贯穿层间介电层130的第三接触孔(图4G省略示出)。
最后请回到图3A与图3B，形成源极232、漏极234、信号线310。源极232、漏极234、信号线310属于相同图案化导电层。源极232以及漏极234分别填入第一接触孔TH1以及第二接触孔TH2以电性连接第二金属氧化物层220B的源极区222以及漏极区226。信号线310填入第三接触孔TH3以电性连接第一栅极240。
基于上述，半导体装置10B的半导体结构220包括第一金属氧化物层220A以及第二金属氧化物层220B，且第一金属氧化物层220A的载子迁移率大于第二金属氧化物层220B的通道区224的载子迁移率，借此提升半导体装置10B的漏极电流。此外，由于第一栅极240的宽度W1与第一金属氧化物层220A的宽度W2差值小于0.5微米，能减少第一栅极240上的电场所导致的热载子效应，进而提升半导体装置10B的可靠度。
图5A是依照本发明的一实施例的一种半导体装置的俯视图。图5B是图5A的线A-A’以及线B-B’的剖面示意图。在此必须说明的是，图3A与图3B的实施例沿用图1A与图1B的实施例的元件标号与部分内容，其中采用相同或近似的标号来表示相同或近似的元件，并且省略了相同技术内容的说明。关于省略部分的说明可参考前述实施例，在此不赘述。
图5A与图5B的半导体装置10C与图3A的半导体装置10B的主要差异在于：半导体装置10C的源极232与第二栅极210电性连接。
请参考图5A与图5B，半导体装置10C还包括转接电极320。转接电极320填入贯穿第二栅介电层110与第一栅介电层120的第五接触孔TH5而电性连接第二栅极210，且源极232填入贯穿层间栅介电层130的第六接触孔TH6而电性连接转接电极320。在本实施例中，第一栅极240与第二栅极210未直接连接。
在本实施例中，半导体装置10C的源极232与第二栅极210电性连接，使其具有寄生电容小的优点，适用于作为驱动元件。
在一些实施例中，第一金属氧化物层220A的载子迁移率为30cm2/Vs至40cm2/Vs，而第二金属氧化物层220B的通道区224的载子迁移率为3cm2/Vs至6cm2/Vs。
图6A至图6H是图5A与图5B的半导体装置的制造方法的剖面示意图。
请参考图6A，形成第二栅极210于基板100之上。形成第二栅介电层110于第二栅极210上。在基板100以及第二栅介电层110上形成毯覆的第一金属氧化物材料层220A’。
请参考图6B，图案化第一金属氧化物材料层220A’，以形成第一金属氧化物层220A于第二栅介电层110上。
请参考图6C至图6D，形成第二金属氧化物层220B于第一金属氧化物层220A上。首先，在基板100、第二栅介电层110以及第一金属氧化物层220A上形成毯覆的第二金属氧化物材料层220B’，接着，图案化第二金属氧化物材料层220B’以形成第二金属氧化物层220B。
请参考图6E，形成第一栅介电层120于第二金属氧化物层220B上。形成贯穿第二栅介电层110与第一栅介电层120的第五接触孔TH5。第五接触孔TH5暴露出第二栅极210。
请参考图6F，形成第一栅极240以及转接电极320于第一栅介电层120上。第一栅极240以及转接电极320属于相同图案化导电层。第一栅极240重叠于第一金属氧化物层220A。转接电极320填入第五接触孔TH5以电性连接第二栅极210。转接电极320形成于第二栅极210上。
以第一栅极240为掩模，对第二金属氧化物层220B进行掺杂工艺P，以于第二金属氧化物层220B中形成源极区222、漏极区226以及通道区224。在一些实施例中，掺杂工艺P例如为氢等离子体工艺。
请参考图6G，形成层间介电层130于第一栅极240、第一栅介电层120以及转接电极320之上。层间介电层130覆盖第一栅极240以及转接电极320。
请参考图6H，形成贯穿层间介电层130以及第一栅介电层120的第一接触孔TH1以及第二接触孔TH2。在一些实施例中，还同时形成层间栅介电层130的第六接触孔TH6。在一些实施例中，还同时形成贯穿层间介电层130的第三接触孔(图6H省略示出)。
最后请回到图5A与图5B，形成源极232、漏极234、信号线310。源极232、漏极234、信号线310属于相同图案化导电层。源极232以及漏极234分别填入第一接触孔TH1以及第二接触孔TH2以电性连接第二金属氧化物层220B的源极区222以及漏极区226。源极232填入第六接触孔TH6以电性连接转接电极320，且源极232通过转接电极320而电性连接第二栅极210。信号线310填入第三接触孔TH3以电性连接第一栅极240。
基于上述，半导体装置10C的半导体结构220包括第一金属氧化物层220A以及第二金属氧化物层220B，且第一金属氧化物层220A的载子迁移率大于第二金属氧化物层220B的通道区224的载子迁移率，借此提升半导体装置10C的漏极电流。此外，由于第一栅极240的宽度W1与第一金属氧化物层220A的宽度W2差值小于0.5微米，能减少第一栅极240上的电场所导致的热载子效应，进而提升半导体装置10B的可靠度。
Claims (20)
1.一种半导体装置，包括：
一基板；
一半导体结构，位于该基板之上，且包括：
一第一金属氧化物层；以及
一第二金属氧化物层，其中该第二金属氧化物层覆盖该第一金属氧化物层的顶面以及侧壁，且该第二金属氧化物层于该第一金属氧化物层的该侧壁处具有一阶梯结构，该第一金属氧化物层的载子迁移率大于该第二金属氧化物层的一通道区的载子迁移率，且该第二金属氧化物层的厚度大于或等于该第一金属氧化物层的厚度；
一第一栅介电层，位于该半导体结构上；
一第一栅极，位于该第一栅介电层上，且重叠于该第一金属氧化物层，其中该第一栅极的宽度与该第一金属氧化物层的宽度差值小于0.5微米；以及
一源极以及一漏极，电性连接至该第二金属氧化物层。
2.如权利要求1所述的半导体装置，其中该第二金属氧化物层的该通道区的氧浓度大于该第一金属氧化物层的氧浓度。
3.如权利要求1所述的半导体装置，其中该第二金属氧化物层的该通道区的铟浓度小于该第一金属氧化物层的铟浓度。
4.如权利要求1所述的半导体装置，其中该第二金属氧化物层的厚度为15nm至25nm，且该第一金属氧化物层的厚度为5nm至15nm。
5.如权利要求1所述的半导体装置，还包括：
一第二栅介电层，位于该半导体结构与该基板之间；以及
一第二栅极，位于该第二栅介电层与该基板之间，且重叠于该半导体结构，其中该第二栅极的宽度大于该第一金属氧化物层的宽度。
6.如权利要求5所述的半导体装置，其中该源极与该第二栅极电性连接。
7.如权利要求1所述的半导体装置，其中该第一栅极的侧壁与该第一金属氧化物层的侧壁在该基板的顶面的法线方向上重叠。
8.如权利要求1所述的半导体装置，其中该第二金属氧化物层包括一源极区、一漏极区以及位于该源极区与该漏极区之间的该通道区，其中该源极区与该漏极区的电阻率小于该通道区的电阻率，且该通道区重叠于该第一金属氧化物层。
9.如权利要求8所述的半导体装置，其中该阶梯结构位于该源极区及/或该漏极区。
10.如权利要求1所述的半导体装置，其中该第二金属氧化物层的材料为铟镓锌氧化物，且该第一金属氧化物层的材料为铟镓锌氧化物或铟钨锌氧化物。
11.如权利要求1所述的半导体装置，其中该第一栅极的侧壁与该第二金属氧化物层的该阶梯结构的断差处之间的水平距离小于0.5微米。
12.一种半导体装置的制造方法，包括：
形成一第一金属氧化物层于一基板之上；
形成一第二金属氧化物层于该第一金属氧化物层上，其中该第二金属氧化物层覆盖该第一金属氧化物层的顶面以及侧壁，且该第二金属氧化物层于该第一金属氧化物层的该侧壁处具有阶梯结构，其中该第二金属氧化物层的厚度大于或等于该第一金属氧化物层的厚度；
形成一第一栅介电层于该第二金属氧化物层上；
形成一第一栅极于该第一栅介电层上，且该第一栅极重叠于该第一金属氧化物层，其中该第一栅极的宽度与该第一金属氧化物层的宽度差值小于0.5微米；
于该第二金属氧化物层中形成一源极区、一漏极区以及位于该源极区与该漏极区之间的一通道区，其中该第一金属氧化物层的载子迁移率大于该第二金属氧化物层的该通道区的载子迁移率；以及
形成一源极以及一漏极，该源极以及该漏极电性连接至该第二金属氧化物层。
13.如权利要求12所述的半导体装置的制造方法，还包括：
形成一第二栅极于该基板之上；
形成一第二栅介电层于该第二栅极上；以及
形成该第一金属氧化物层于该第二栅介电层上。
14.如权利要求13所述的半导体装置的制造方法，还包括：
形成一转接电极于该第二栅极上；
形成一层间介电层于该转接电极以及该第一栅极上；以及
形成该源极以及该漏极于该层间介电层上，其中该源极通过该转接电极而电性连接至该第二栅极。
15.如权利要求13所述的半导体装置的制造方法，其中该第二栅极的宽度大于该第一金属氧化物层的宽度。
16.如权利要求12所述的半导体装置的制造方法，其中以该第一栅极为掩模，对该第二金属氧化物层进行一掺杂工艺，以于该第二金属氧化物层中形成该源极区、该漏极区以及该通道区。
17.如权利要求12所述的半导体装置的制造方法，其中该第二金属氧化物层的材料包括铟镓锌氧化物，且该第一金属氧化物层的材料包括铟镓锌氧化物或铟钨锌氧化物。
18.如权利要求12所述的半导体装置的制造方法，其中该第一栅极的侧壁与该第二金属氧化物层的该阶梯结构的断差处之间的水平距离小于0.5微米。
19.如权利要求12所述的半导体装置的制造方法，其中该第二金属氧化物层的厚度为15nm至25nm，且该第一金属氧化物层的厚度为5nm至15nm。
20.如权利要求12所述的半导体装置的制造方法，其中该第一栅极的侧壁与该第一金属氧化物层的侧壁对齐。
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| PB01 | Publication | ||
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| SE01 | Entry into force of request for substantive examination | ||
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