KR101578574B1 - 고체 촬상 디바이스, 고체 촬상 디바이스의 제조 방법, 디지털 스틸 카메라, 디지털 비디오 카메라, 휴대 전화, 및 내시경 - Google Patents

고체 촬상 디바이스, 고체 촬상 디바이스의 제조 방법, 디지털 스틸 카메라, 디지털 비디오 카메라, 휴대 전화, 및 내시경 Download PDF

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Abstract

고체 촬상 디바이스는 기판, 이 기판 상의 절연층, 및 픽셀들의 어레이를 포함하며, 픽셀들 각각은: 본 명세서에 정의된 바와 같이 픽셀 전극, 유기층, 카운터 전극 (counter electrode), 봉지층 (sealing layer), 컬러 필터, 판독 회로, 및 집광 유닛 (light-collecting unit) 을 포함하고, 광전층은 유기 p형 반도체와 유기 n형 반도체를 포함하고, 유기층은, 본 명세서에 정의된 바와 같이 전하 블로킹층을 더 포함하고, 전하 블로킹층의 이온화 전위와 광전층에 존재하는 유기 n형 반도체의 전자 친화력은 적어도 1 eV 의 차이를 가지며, 광전층의 측에서의 픽셀 전극들의 표면과 광전층의 측에서의 절연층의 표면은 실질적으로 동일 평면에 있다.

Description

고체 촬상 디바이스, 고체 촬상 디바이스의 제조 방법, 디지털 스틸 카메라, 디지털 비디오 카메라, 휴대 전화, 및 내시경{SOLID-STATE IMAGING DEVICE, PROCESS OF MAKING SOLID STATE IMAGING DEVICE, DIGITAL STILL CAMERA, DIGITAL VIDEO CAMERA, MOBILE PHONE, AND ENDOSCOPE}
본 발명은 고체 촬상 디바이스, 고체 촬상 디바이스의 제조 방법, 디지털 스틸 카메라, 디지털 비디오 카메라, 휴대 전화, 및 내시경에 관한 것이다.
디지털 스틸 카메라, 디지털 비디오 카메라, 휴대 전화 카메라, 및 내시경 카메라에 장착된 이미지 센서로서, 기판 (예컨대, 실리콘 칩), 및 포토다이오드를 포함하는 픽셀의 어레이를 포함하고, 각 픽셀의 포토다이오드에서 발생된 광 전자에 대응하는 신호 전하를 CCD 또는 CMOS 판독 회로에 의해 판독하는, CCD 센서 또는 CMOS 센서라 불리는 고체 촬상 장치가 알려지고 있다.
공지된 고체 촬상 장치는, 각 픽셀에 대해 반도체 기판 상에 형성된 포토다이오드 뿐만 아니라 신호 판독 회로와 부수하는 다층 상호접속부 (multilevel interconnect) 를 포함한다. 따라서, 픽셀 피치가 감소됨에 따라, 단위 픽셀에서의 회로 영역의 면적비가 더 커져서, 이는 필연적으로 포토다이오드의 유효 면적의 저하, 즉, 픽셀 개구율 (aperture ratio) 의 저하 문제를 발생시킨다. 개구율의 저하는 감도의 저하로 이어진다.
회로와 배선이 형성된 반도체 기판 상에 광전층 (photoelectric layer) 이 배치되어 픽셀 개구율을 증가시키는, 적층형 또는 탠덤 (tandem) 고체 촬상 장치가 JP 1-34509B 에 제안되어 있다. 이러한 구성의 대표적인 구조는, 반도체 기판 및 이 기판에 평행하게 2차원적으로 배열된 다수의 광전 디바이스 (photoelectric device) 를 포함하고, 이 광전 디바이스는 각각 기판 상에 형성된 픽셀 전극, 픽셀 전극 상에 적층된 광전층, 및 광전층 상에 적층된 카운터 전극 (counter electrode) 을 포함한다. 픽셀 전극과 카운터 전극 사이에 바이어스 전압이 인가됨에 의해, 광전층에서 포토발생된 여기자가 전자와 정공으로 해리된다. 전자 또는 정공은 바이어스 전압에 의해 픽셀 전극을 향해 이동하고, 픽셀 전극에서 수집된 전자 또는 정공에 대응하는 신호는 반도체 기판에 형성된 CCD 또는 CMOS 판독 회로에 의해 판독된다.
유기 반도체로 이루어진 광전층을 갖는 광전 디바이스는, 예를 들어, 미국 특허 6,300,612, JP 2007-88033A 및 JP 2008-72090A 로부터 알려져 있다. 유기 반도체의 광전층은 큰 흡수 계수를 가지기 때문에, 감소된 막 두께에서 효과적이고, 인접 픽셀로의 전하 확산을 거의 수반하지 않고, 이에 따라 최소화된 광학적 및 전기적 크로스토크를 갖는 광전 디바이스를 제공한다.
JP 2007-88033A 에는 대향 전극들 사이에 유기 반도체의 광전층을 갖는 광전 디바이스가 개시되어 있다. 하나의 전극과 광전층 사이에 전극으로부터 광전층으로의 전하 주입을 억제하기 위한 전하 블로킹층이 제공된다. 전하 블로킹층의 이온화 전위 및 전자 친화력은, 인접 전극의 이온화 전위 및 유기 광전층의 전자 친화력에 대한 관계로 특정된다.
JP 2008-72090A 에는 대향 전극들 사이에 유기 반도체의 광전층을 갖는 광전 디바이스가 개시되어 있다. 적어도 하나의 전극과 광전층 사이에 다층 전하 블로킹층이 제공된다.
p형 유기 반도체와 n형 유기 반도체를 포함하는 광전층을 사용하는 미국 특허 6,300,612 의 광전 디바이스는, 상당히 큰 암전류를 발생시키고 SN비의 개선을 필요로 한다. 본 발명의 발명자들이 검토한 결과, JP 2007-88033A 및 JP 2008-72090A 의 기술만으로는 암전류가 방지되지 못한다는 것을 알아내었다.
본 발명자들은, 광전층에 포함된 유기 반도체의 전자 친화력 Ea 와 전하 블로킹층의 이온화 전위 Ip 간의 관계가 암전류 발생에 영향을 미친다고 추측하였다. 그들은 또한, 픽셀 전극의 에지를 따른 레벨 차이 (단차) 가 암전류 발생에 영향을 준다는 것을 발견하였다.
본 발명은, 광전층의 유기 반도체의 Ea 및 전하 블로킹층의 Ip 를 적절히 선택하고 픽셀 전극의 에지를 따른 레벨 차이를 저감시킴으로써, 암전류를 저감시켜 향상된 SN비를 발생시키는, 고체 촬상 디바이스, 고체 촬상 디바이스의 제조 방법, 디지털 스틸 카메라, 디지털 비디오 카메라, 휴대 전화, 및 내시경을 제공한다.
본 발명은 기판, 기판 상의 절연층 (dielectric layer), 및 기판 상에 배열된 복수의 픽셀들을 포함하는 고체 촬상 디바이스를 제공한다. 각각의 픽셀은, 픽셀 전극, 픽셀 전극의 위에 제공되고 수광된 광에 따라 전하를 발생시키는 광전층을 갖는 유기층, 유기층의 위에 제공되고 복수의 픽셀들에 대해 공통인 카운터 전극, 카운터 전극을 커버하는 봉지층 (sealing layer), 봉지층의 위에 제공된 컬러 필터, 픽셀 전극에 의해 수집된 전하에 대응하는 신호를 판독하는 판독 회로, 및 컬러 필터를 투과하는 광을, 컬러 필터가 위치된 픽셀의 광전층으로 유도하기 위한 집광 유닛 (light-collecting unit) 을 포함한다. 광전층은 유기 p형 반도체와 유기 n형 반도체를 포함한다. 유기층은, 광전층과 픽셀 전극 및 카운터 전극 중 적어도 하나의 전극 사이에 제공되고 픽셀 전극 및/또는 카운터 전극으로부터 광전층으로의 전하 주입을 억제하는 전하 블로킹층을 더 포함한다. 전하 블로킹층의 이온화 전위와 광전층에 존재하는 유기 n형 반도체의 전자 친화력은 적어도 1 eV 의 차이를 가진다. 광전층의 측에서의 픽셀 전극의 표면과 광전층의 측에서의 절연층의 표면은 실질적으로 동일 평면에 있다.
전하 블로킹층을 제공하고 그리고 전하 블로킹층의 이온화 전위와 광전층의 전자 친화력의 차이를 상기와 같이 특정함으로써, 본 발명의 고체 촬상 장치는 저감된 암전류 및 향상된 SN비를 가진다. 게다가, 픽셀 전극의 에지를 따른 단차 또는 레벨 차이에서의 전계 집중에 의해 야기될 수도 있는 암전류의 증가를 회피하고, 단락 (short circuit) 으로 인한 결함 픽셀의 증가를 방지한다.
고체 촬상 디바이스의 봉지층은, 원자층 증착 (ALD) 에 의해 형성된 제 1 봉지 서브층, 및 물리적 기상 증착 (PVD) 에 의해 제 1 봉지 서브층 상에 형성되는 금속 산화물, 금속 질화물 및 금속 산질화물 중 하나를 함유하는 제 2 봉지 서브층을 갖는 것이 바람직하다. 봉지층은, 유기 광전층이 물, 용매 등에 노출되는 것으로부터 보호한다. 제 1 봉지 서브층 및 제 2 봉지 서브층은 상이한 기능을 가질 수도 있다. 예를 들어, 제 1 봉지 서브층은 물 분자의 침투를 저지하도록 기능할 수도 있고, 제 2 봉지 서브층은 다르게 기능할 수도 있다.
집광 유닛이, 복수의 픽셀들의 인접 컬러 필터들 사이에 위치되며 컬러 필터들보다 더 낮은 굴절률을 갖는 투명한 격벽인 것이 바람직하다. 이러한 구성에 의하면, 컬러 필터를 투과한 광이 광전층으로 효과적으로 집광된다. 그리하여 픽셀들 간의 컬러 크로스토크가 방지된다.
도 1 은 본 발명에 따른 고체 촬상 디바이스의 구조를 나타내는 개략 단면도이다.
도 2 는 고체 촬상 디바이스의 주변 회로의 구성을 나타낸다.
도 3 은 유기층의 구조를 도시한다.
도 4 는 도 3 에 나타낸 광전 디바이스의 에너지 밴드도이다.
도 5 는 유기층의 다른 구조를 도시한다.
도 6 은 도 5 의 광전 디바이스의 에너지 밴드도이다.
도 7 은 픽셀 전극의 구성을 나타내는 확대된 개략 단면도이다.
도 8 은 트렌치 분리 (trench isolation) 에 의해 형성된 픽셀 전극의 구조를 도시한다.
도 9 는 트렌치 분리에 의해 픽셀 전극을 형성하는 절차를 도시한다.
도 10 은 트렌치 분리에 의해 픽셀 전극을 형성하는 절차를 도시한다.
도 11 은 트렌치 분리에 의해 픽셀 전극을 형성하는 절차를 도시한다.
도 12 는 다마신 프로세스에 의해 형성된 픽셀 전극의 구조를 도시한다.
도 13 은 다마신 프로세스에 의해 픽셀 전극을 형성하는 절차를 도시한다.
도 14 는 다마신 프로세스에 의해 픽셀 전극을 형성하는 절차를 도시한다.
도 15 는 다마신 프로세스에 의해 픽셀 전극을 형성하는 절차를 도시한다.
도 16 은 다마신 프로세스에 의해 픽셀 전극을 형성하는 절차를 도시한다.
도 17 은 컬러 필터 어레이의 평면도이다.
도 18 의 (a) 및 (b) 는 각각 도 17 의 컬러 필터들의 단면도이다.
도 19 의 (a) 및 (b) 는 각각 형성된 주변 차광층을 도시한다.
도 20 의 (a) 및 (b) 는 각각 주변 차광층 상에 형성된 포토레지스트를 도시한다.
도 21 의 (a) 및 (b) 는 각각 포토레지스트가 패턴식 노광, 현상, 및 포스트베이킹된 상태를 도시한다.
도 22 의 (a) 및 (b) 는 각각 드라이 에칭된 후의 주변 차광층을 도시한다.
도 23 은 포토레지스트의 제거 후의 주변 차광층을 도시한다.
도 24 는 형성된 제 1 컬러의 컬러 필터 층을 도시한다.
도 25 는 제 1 컬러의 컬러 필터 층 상에 형성된 포토레지스트를 도시한다.
도 26 의 (a) 및 (b) 는 각각 포토레지스트가 패턴식 노광, 현상, 및 포스트베이킹된 후의 상태를 도시한다.
도 27 의 (a) 및 (b) 는 각각 제 1 컬러의 컬러 필터 층의 드라이 에칭 후의 상태를 도시한다.
도 28 의 (a) 및 (b) 는 각각 포토레지스트의 제거 후의 제 1 컬러의 컬러 필터들을 도시한다.
도 29 는 형성된 제 2 컬러의 컬러 필터 층을 도시한다.
도 30 은 서로 동일 평면에 있는 제 1 컬러 및 제 2 컬러의 컬러 필터들을 도시한다.
도 31 은 제 1 컬러 및 제 2 컬러의 컬러 필터들 상에 형성된 포토레지스트를 도시한다.
도 32 는 포토레지스트가 패턴식 노광, 현상, 및 포스트베이킹된 상태를 도시한다.
도 33 의 (a) 및 (b) 는 각각 포토레지스트를 마스크로서 사용하여 컬러 필터들을 드라이 에칭한 후의 상태를 도시한다.
도 34 의 (a) 및 (b) 는 각각 포토레지스트의 제거 후의 상태를 도시한다.
도 35 의 (a) 및 (b) 는 각각 형성된 격벽 재료 층을 도시한다.
도 36 의 (a) 및 (b) 는 각각 서로 동일 평면화된 제 1 컬러 및 제 2 컬러의 컬러 필터들과 격벽들을 도시한다.
도 37 의 (a) 및 (b) 는 각각 제 1 컬러 및 제 2 컬러의 컬러 필터들과 격벽들 상에 형성된 포토레지스트를 도시한다.
도 38 은 포토레지스트가 패턴식 노광, 현상, 및 포스트베이킹된 후의 상태를 도시한다.
도 39 는 격벽들의 일부가 에칭되어 제 3 컬러의 컬러 필터 층의 영역을 제공한 후의 상태를 도시한다.
도 40 의 (a) 및 (b) 는 각각 포토레지스트의 제거 후의 상태를 도시한다.
도 41 의 (a) 및 (b) 는 각각 형성된 제 3 컬러의 컬러 필터 층을 도시한다.
도 42 는 판독 회로의 제 1 예를 도시한다.
도 43 은 판독 회로의 제 2 예를 도시한다.
도 44 는 보호물로서 추가된 트랜지스터를 갖는 제 1 예의 판독 회로를 도시한다.
도 45 는 보호물로서 추가된 다이오드를 갖는 제 1 예의 판독 회로를 도시한다.
도 46 은 전자적 셔터가 오프 (off) 되었을 때의 제 1 예의 판독 회로의 구동 타이밍도를 나타낸다.
도 47 은 전자적 셔터가 온 (on) 되었을 때의 제 1 예의 판독 회로의 구동 타이밍도를 나타낸다.
도 48 은 전자적 셔터가 온되었을 때의 제 1 예의 판독 회로의 구동 타이밍도를 나타낸다.
도 49 는 전자적 셔터가 오프되었을 때의 제 1 예의 판독 회로의 구동 타이밍도를 나타내며, 이 도면은 kTC 노이즈를 저감시키기 위해 채용될 수도 있다.
도 50 은 kTC 노이즈를 저감시키기 위한 유닛이 추가된 제 1 예의 판독 회로이다.
도 51 은 kTC 노이즈를 저감시키기 위한 다른 유닛이 추가된 제 1 예의 판독 회로이다.
도 52 는 kTC 노이즈를 저감시키기 위한 또 다른 유닛이 추가된 제 1 예의 판독 회로이다.
도 53 은 본 발명의 고체 촬상 디바이스의 구조의 다른 예를 나타내는 개략 단면도이다.
도 54 는 본 발명의 고체 촬상 디바이스의 구조의 또 다른 예를 나타내는 개략 단면도이다.
도 55 는 픽셀 전극의 에지를 따른 레벨 차이의 증가에 대한 핫 픽셀 (hot pixel) 들의 비율의 변화를 나타낸 그래프이다.
도 56 은 픽셀 전극의 에지를 따른 레벨 차이의 증가에 대한 핫 픽셀들의 비율의 변화를 나타낸 그래프이다.
도 1 은 탠덤 고체 촬상 디바이스 (100) 의 구조를 나타낸 개략 단면도이다.
도 1 에 도시된 고체 촬상 디바이스 (100) 는, 기판 (101), 절연층 (102), 접속 전극 (103), 픽셀 전극 (104), 수직 상호접속부 (105), 수직 상호접속부 (106), 유기층 (107), 카운터 전극 (108), 완충층 (109), 봉지층 (110), 컬러 필터 (111), 격벽 (112), 차광층 (113), 보호층 (114), 공통 전극에 전압을 공급하기 위한 전압 공급부 (115), 및 판독 회로 (116) 을 포함한다.
기판 (101) 은, 유리 기판 또는 반도체 (예컨대, Si) 기판이다. 기판 (101) 상에 절연층 (102) 이 형성되어 있다. 절연층 (102) 의 표면 부분에 복수의 픽셀 전극 (104) 및 복수의 접속 전극 (103) 이 형성되어 있다.
유기층 (107) 은 수광된 광에 따라 전하를 발생시키는 광전층을 적어도 포함한다. 유기층 (107) 은 픽셀 전극 (104) 을 커버하도록 픽셀 전극 (104) 상에 형성된다. 유기층 (107) 은 픽셀 전극 (104) 상에서 일정한 두께를 갖지만, 유효 픽셀 영역 이외의 영역에서는 그 두께가 변화될 수도 있다. 유기층의 상세에 대해서는 후술한다. 유기층 (107) 은 유기 재료(들)만으로 이루어진 구조에 한정되지 않고, 층 구조의 일부가 무기 재료를 함유할 수도 있다.
카운터 전극 (108) 은 유기층 (107) 을 커버하도록 픽셀 전극 (104) 에 대향하여 배치된다. 카운터 전극 (108) 은, 입사광이 유기층 (107) 에 들어오게 하기 위해 입사광에 대해 투명한 도전성 재료로 이루어진다. 카운터 전극 (108) 은, 유기층 (107) 의 외측에 배치된 접속 전극 (103) 을 커버하도록 연장되고, 접속 전극 (103) 에 전기적으로 접속되어 있다.
비아 플러그 (via plug) 와 같은 수직 상호접속부 (106) 는 절연층 (102) 에 매립되어, 접속 전극 (103) 과 전압 공급부 (115) 를 접속시킨다. 전압 공급부 (115) 는 기판 (101) 내에 형성되고, 상호접속부 (106) 및 접속 전극 (103) 을 통해 카운터 전극 (108) 에 소정의 전압을 인가한다. 카운터 전극 (108) 에 공급될 전압이 고체 촬상 디바이스 (100) 의 전원 전압보다 높은 경우에, 전하 펌프와 같은 전압 부스터에 의해 전원 전압이 상기 소정의 전압으로 상승된다.
각각의 픽셀 전극 (104) 은 픽셀 전극 (104) 과 카운터 전극 (108) 사이에 있는 유기층 (107) 에서 발생된 전하를 수집하기 위한 전극이다. 판독 회로 (116) 는 각각의 픽셀 전극 (104) 에 대응하여 기판 (101) 내에 형성되고, 각각의 픽셀 전극 (104) 에서 수집된 전하에 따른 신호를 판독한다. 각각의 판독 회로 (116) 는 CCD 회로, MOS 회로, TFT 회로 등으로 구성된다. 판독 회로 (116) 는 절연층 (102) 내에 제공된 도시되지 않은 차광층에 의해 차광되고 있다. 픽셀 전극 (104) 및 판독 회로 (116) 의 상세에 대해서는 후술한다.
완충층 (109) 은 카운터 전극 (108) 을 커버하도록 카운터 전극 (108) 상에 제공된다. 봉지층 (110) 은 완충층 (109) 을 커버하도록 완충층 (109) 상에 제공된다. 컬러 필터 (111) 는 봉지층 (110) 상에서 각각의 픽셀 전극 (104) 에 대향하는 위치에 배치된다. 격벽 (112) 은 컬러 필터 (111) 의 광 투과 효율을 보장하기 위해 컬러 필터들 (111) 사이에 배치된다. 차광층 (113) 은 봉지층 (110) 상에서 컬러 필터 (111) 및 격벽 (112) 을 갖는 영역 이외의 영역에 제공되어, 유효 픽셀 영역 이외의 영역에서 유기층 (107) 에 광이 입사하는 것을 방지한다. 보호층 (114) 은 컬러 필터 (111), 격벽 (112), 및 차광층 (113) 상에 제공되어, 고체 촬상 디바이스 전체를 보호한다. 완충층 (109), 봉지층 (110), 컬러 필터 (111), 격벽 (112), 차광층 (113), 및 보호층 (114) 의 상세에 대해서는 후술한다.
도 1 의 구조에서 픽셀 전극 (104) 및 접속 전극 (103) 이 절연층 (102) 의 표면 부분에 매립되어 있지만, 이들은 절연층 (102) 의 표면 근방에 있을 수도 있다. 도 1 의 구조가 접속 전극 (103), 접속부 (106) 및 전압 공급부 (115) 의 세트를 2개 가지고 있지만, 1 세트만이 있을 수도 있다. 도 1 에 도시된 경우에서와 같이 카운터 전극 (108) 의 양단부로부터 카운터 전극 (108) 에 전압을 공급할 경우, 카운터 전극 (108) 에서의 전압 강하가 억제된다. 제공될 세트의 수는 디바이스의 칩 면적을 고려하여 적절히 결정될 수도 있다.
고체 촬상 디바이스 (100) 는 복수의 픽셀을 갖는다. 픽셀은 광 입사 측에서 볼 때 2차원적으로 배열된다. 각각의 픽셀은 픽셀 전극 (104), 유기층 (107), 픽셀 전극 (104) 에 대향하는 카운터 전극 (108), 봉지층 (110), 컬러 필터 (111), 및 판독 회로 (116) 를 적어도 포함한다.
주변 회로의 구성에 대해 설명한다. 일반적인 이미지 센서 용도를 위해, 판독 회로 (116) 는 CCD 회로 또는 CMOS 회로인 것이 바람직하다. 낮은 노이즈 및 고속 응답의 관점에서 CMOS 회로가 보다 바람직하다. 이하에 기재된 구성에서 사용되는 주변 회로는 판독 회로 (116) 로서 CMOS 회로를 포함한다.
도 2 는 주변 회로를 포함하는 도 1 의 고체 촬상 디바이스의 전체 구성의 도면이다. 도 2 에 도시된 바와 같이, 고체 촬상 디바이스 (100) 는, 도 1 에 나타낸 엘리먼트 이외에, 수직 드라이버 (121), 타이밍 발생기 (122), 신호 처리 회로 (123), 수평 드라이버 (124), LVDS 회로 (125), 직렬화기 (126), 및 패드 (127) 를 포함한다.
도 2 에 나타낸 픽셀 영역은 도 1 에 나타낸 제 1 영역에 대응한다. 픽셀 영역 내의 각각의 정사각형은 판독 회로 (116) 를 나타낸다. 여기에 사용된 주변 회로는 일반적인 CMOS 이미지 센서에 사용되는 주변 회로와 거의 동일할 수도 있다. 일반적인 CMOS 이미지 센서의 주변 회로와의 차이점은 카운터 전극에 대한 전압 공급부 (115) 의 추가이다.
패드 (127) 는 외부와의 데이터 입력 및 출력을 위한 인터페이스이다. 타이밍 발생기 (122) 는 고체 촬상 디바이스를 구동하기 위한 타이밍 신호를 제공하고, 또한 (감소된 판독 모드 또는 관심 영역 판독 모드와 같은) 판독 제어를 실행한다. 신호 처리 회로 (123) 는 판독 회로 (116) 의 각각의 열 (column) 과 연관된다. 신호 처리 회로 (123) 는 각각의 열로부터 출력된 신호에 대해 상관 이중 샘플링 (CDS) 을 수행하고, 처리된 신호를 디지털 형태로 변환한다. 신호 처리 회로 (123) 에서 처리된 신호는 각 열에 대한 메모리 셀에 저장된다. 수직 드라이버 (121) 는 판독 회로 (116) 로부터 신호를 판독하기 위한 판독 제어를 수행한다. 수평 드라이버 (124) 는 신호 처리 회로 (123) 의 메모리 셀에 저장된 하나의 행 (row) 의 신호를 순차적으로 판독하고, LVDS 회로 (125) 에 출력한다. LVDS 회로 (125) 는 저 전압 차동 시그널링 (low ｖoltage differential signaling; LVDS) 에 의해 디지털 신호를 전송한다. 직렬화기 (126) 는 병렬 신호를 직렬 신호로 변환한다.
직렬화기 (126) 는 생략될 수도 있다. 신호 처리 회로 (123) 는 상관 이중 샘플링만을 수행하도록 구성될 수도 있고, LVDS 회로 (125) 는 AD 변환기로 대체될 수도 있다. 신호 처리 회로 (123) 는 상관 이중 샘플링만을 수행하도록 구성되고, LVDS 회로 (125) 및 직렬화기 (126) 를 생략하는 것이 또한 가능하다. 이 경우, 고체 촬상 디바이스를 갖는 칩의 외부에 AD 변환 회로가 제공된다. 신호 처리 회로 (123), LVDS 회로 (125), 및 직렬화기 (126) 는 픽셀 영역의 양측에 배치될 수도 있다. 이 경우, 판독 회로 (116) 의 열의 절반, 예컨대, 홀수 열은 픽셀 영역의 일 측에 배치된 신호 처리 회로 (123) 에 의해 처리되고, 나머지 절반, 예컨대, 짝수 열은 다른 측에 배치된 다른 신호 처리 회로 (123) 에 의해 처리될 수도 있다.
유기층 (107), 픽셀 전극 (104), 카운터 전극 (108), 완충층 (109), 봉지층 (110), 컬러 필터 층 (111), 격벽 (112), 차광층 (113), 보호층 (114), 및 판독 회로 (116) 에 대해 더욱 상세하게 설명한다.
도 3 은, 유기층의 층 구조의 예를 나타내는 부분 단면도이다. 도 3 의 유기층은 광전층 (12) 및 전하 블로킹층 (15) 을 포함한다.
전하 블로킹층 (15) 은 암전류를 제어하도록 기능한다. 전하 블로킹층 (15) 은 제 1 블로킹 서브층 (16) 및 제 2 블로킹 서브층 (18) 으로 구성된다. 이러한 다층 전하 블로킹 구조는 제 1 블로킹 서브층과 제 2 블로킹 서브층 사이에 계면을 제공한다. 계면은 서브층들 사이의 중간 레벨의 불연속성을 제공한다. 이것은 중간 레벨을 통한 전하 캐리어의 이동에 간섭하여 암전류를 제어한다. 전하 블로킹층 (15) 은 아래에 주어지는 다른 구성에서와 같이 단일층 구조를 가질 수도 있다.
광전층 (12) 은 유기 p형 반도체와 유기 n형 반도체를 포함한다. 유기 p형 반도체와 유기 n형 반도체가 접합되어 도너-억셉터 계면을 형성함으로써 증가된 여기자 해리 효율을 제공한다. 함께 접합된 유기 p형 반도체와 유기 n형 반도체를 갖는 광전층 (12) 은 높은 광전 변환 효율을 발현한다. 특히, 함께 혼합된 유기 p형 반도체와 유기 n형 반도체를 갖는 광전층 (12) 은 현저하게 증가된 접합 계면을 제공하여 증가된 광전 변환 효율을 달성한다.
유기 p형 반도체 (화합물) 는 도너성 유기 반도체이며, 즉, 주로 정공 수송성 유기 재료로 예시되고 전자를 공여하는 성질을 갖는 유기 화합물이다. 일부 상세하게, 2개의 유기 재료를 서로 접촉시켜 사용할 때에, 보다 작은 이온화 전위를 갖는 재료가 전자 공여성 화합물이다. 트리아릴아민 화합물, 벤지딘 화합물, 피라졸린 화합물, 스티릴아민 화합물, 히드라존 화합물, 트리페닐메탄 화합물, 카르바졸 화합물, 폴리실란 화합물, 티오펜 화합물, 프탈로시아닌 화합물, 시아닌 화합물, 메로시아닌 화합물, 옥소놀 화합물, 폴리아민 화합물, 인돌 화합물, 피롤 화합물, 피라졸 화합물, 폴리아릴렌 화합물, 축합 방향족 탄소고리형 화합물 (예컨대, 나프탈렌 유도체, 안트라센 유도체, 페난트렌 유도체, 테트라센 유도체, 피렌 유도체, 페릴렌 유도체, 및 플루오란텐 유도체), 및 질소 함유 헤테로고리형 화합물을 배위자로서 갖는 금속 착물을 포함하는, 임의의 전자 공여성 유기 화합물이 사용될 수도 있다. 또한, n형 전자 수용성 유기 화합물로서 사용된 유기 화합물보다 더 작은 이온화 전위를 갖는 임의의 유기 화합물이 도너성 유기 화합물로서 사용될 수도 있다.
유기 n형 반도체 (화합물) 는 억셉터성 유기 반도체이며, 즉, 주로 전자 수송성 유기 화합물로 예시되고 전자를 수용하는 성질을 갖는 유기 화합물이다. 일부 상세하게, 2개의 유기 화합물을 서로 접촉시켜 사용할 때에, 보다 큰 전자 친화력을 갖는 화합물이 전자 수용성 화합물이다. 축합 방향족 탄소고리형 화합물 (예컨대, 나프탈렌 유도체, 안트라센 유도체, 페난트렌 유도체, 테트라센 유도체, 피렌 유도체, 페릴렌 유도체, 및 플루오란텐 유도체), 질소, 산소, 또는 황 함유 5원 내지 7원의 헤테로고리형 화합물 (예컨대, 피리딘, 피라진, 피리미딘, 피리다진, 트리아진, 퀴놀린, 퀴녹살린, 퀴나졸린, 프탈라진, 신놀린, 이소퀴놀린, 프테리딘, 아크리딘, 페나진, 페난트롤린, 테트라졸, 피라졸, 이미다졸, 티아졸, 옥사졸, 인다졸, 벤즈이미다졸, 벤조트리아졸, 벤조옥사졸, 벤조티아졸, 카르바졸, 푸린, 트리아졸로피리다진, 트리아졸로피리미딘, 테트라아자인덴, 옥사디아졸, 이미다조피리딘, 피랄리딘, 피롤로피리딘, 티아디아졸로피리딘, 디벤즈아제핀, 및 트리벤즈아제핀), 폴리아릴렌 화합물, 플루오렌 화합물, 시클로펜타디엔 화합물, 실릴 화합물, 및 질소 함유 헤테로고리형 화합물을 배위자로서 갖는 금속 착물을 포함하는, 전자를 수용하는 성질을 갖는 임의의 화합물이 사용될 수도 있다. 또한, 전자 공여성 (p형) 유기 화합물로서 사용된 유기 화합물보다 더 큰 전자 친화력을 갖는 임의의 유기 화합물이 억셉터성 유기 화합물로서 사용될 수도 있다.
유기 p형 또는 n형 반도체로서 임의의 유기 염료가 사용될 수도 있다. 바람직한 유기 염료의 예는 시아닌 염료, 스티릴 염료, 헤미시아닌 염료, 메로시아닌 염료 (제로메틴 메로시아닌 (심플 메로시아닌) 을 포함함), 3핵 메로시아닌 염료, 4핵 메로시아닌 염료, 로다시아닌 염료, 컴플렉스 시아닌 염료, 컴플렉스 메로시아닌 염료, 알로폴라 염료, 옥소놀 염료, 헤미옥소놀 염료, 스쿠아릴륨 염료, 크로코늄 염료, 아자메틴 염료, 쿠마린 염료, 아릴리덴 염료, 안트라퀴논 염료, 트리 페닐메탄 염료, 아조 염료, 아조메틴 염료, 스피로 화합물, 메탈로센 염료, 플루오레논 염료, 풀기드 염료, 페릴렌 염료, 페리논 염료, 페나진 염료, 페노티아진 염료, 퀴논 염료, 인디고 염료, 디페닐메탄 염료, 폴리엔 염료, 아크리딘 염료, 아크리디논 염료, 디페닐아민 염료, 퀴나크리돈 염료, 퀴노프탈론 염료, 페녹사진 염료, 프탈로페릴렌 염료, 디케토피롤로피롤 염료, 디옥산 염료, 포르피린 염료, 클로로필 염료, 프탈로시아닌 염료, 금속 착물 염료, 및 축합 방향족 탄소고리형 염료 (예컨대, 나프탈렌 유도체, 안트라센 유도체, 페난트렌 유도체, 테트라센 유도체, 피렌 유도체, 페릴렌 유도체, 및 플루오란텐 유도체) 를 포함하지만, 이들에 한정되지 않는다.
특히 바람직한 유기 n형 반도체는 전자 수송 특성이 우수한 플러렌 또는 플러렌 유도체이다. 플러렌의 예는 플러렌 C60, C70, C76, C78, C80, C82, C84, C90, C96, C240, 및 C540, 혼합된 플러렌, 그리고 플러렌 나노튜브를 포함한다. 플러렌 유도체는 치환기의 추가에 의해 플러렌으로부터 유도된 화합물이다.
플러렌에 대한 바람직한 치환기의 예는 알킬기, 아릴기, 또는 헤테로고리형 기를 포함한다. 알킬기는 C1 내지 C12 알킬기인 것이 바람직하다. 아릴기 및 헤테로고리형 기의 바람직한 예는, 벤젠 고리, 나프탈렌 고리, 안트라센 고리, 페난트렌 고리, 플루오렌 고리, 트리페닐렌 고리, 나프타센 고리, 비페닐 고리, 피롤 고리, 푸란 고리, 티오펜 고리, 이미다졸 고리, 옥사졸 고리, 티아졸 고리, 피리딘 고리, 피라진 고리, 피리미딘 고리, 피리다진 고리, 인돌리진 고리, 인돌 고리, 벤조푸란 고리, 벤조티오펜 고리, 이소벤조푸란 고리, 벤즈이미다졸 고리, 이미다조피리딘 고리, 퀴놀리딘 고리, 퀴놀린 고리, 프탈라진 고리, 나프티리딘 고리, 퀴녹살린 고리, 퀴녹사졸린 고리, 이소퀴놀린 고리, 카르바졸 고리, 페난트리딘 고리, 아크리딘 고리, 페난트롤린 고리, 티안트렌 고리, 크로멘 고리, 크산텐 고리, 페녹사티인 고리, 페노티아진 고리, 및 페나진 고리를 포함한다. 그들 중 보다 바람직한 것은, 벤젠, 나프탈렌, 안트라센, 페난트렌, 피리딘, 이미다졸, 옥사졸, 및 티아졸 고리이다. 보다 더 바람직한 것은 벤젠, 나프탈렌, 및 피리딘 고리이다. 아릴기 및 헤테로고리형 기는 하나 이상의 치환기를 가질 수도 있고, 이 치환기는 동일하거나 또는 상이할 수도 있고, 연결되어 고리를 형성할 수도 있다.
플러렌 또는 플러렌 유도체를 함유하는 광전층 (12) 에서, 광전 변환에 의해 발생된 전자는 플러렌 또는 플러렌 유도체의 분자를 통하여 픽셀 전극 (104) 또는 카운터 전극 (108) 으로 신속하게 수송된다. 플러렌 또는 플러렌 유도체의 분자가 링크되어 전자 경로를 형성할 때, 광전층은 향상된 전자 수송 성질을 발현하여 고속 응답 시간을 갖는 광전 디바이스를 제공한다. 그리하여, 플러렌 또는 플러렌 유도체가 광전층 (12) 에 40% 이상의 양으로 존재하는 것이 바람직하다. 그러나, 플러렌 또는 플러렌 유도체의 함유량이 너무 높은 것은 유기 p형 반도체의 짧음을 의미하고, 이는 접합 계면의 감소 및 여기자 해리 효율의 저하를 야기한다는 것에 유의해야 한다.
플러렌 또는 플러렌 유도체와 혼합될 유기 p형 반도체로서 일본 특허 4213832 에 기재된 트리아릴아민 화합물을 사용하는 것이 바람직하다. 트리아릴아민 화합물을 사용하는 것은 향상된 SN비를 야기한다. 광전층 (12) 내의 플러렌 또는 플러렌 유도체의 함유량이 너무 높으면, 트리아릴아민 화합물의 함유량이 상대적으로 너무 낮아져서, 광 흡수의 감소를 야기하고, 따라서, 광전 변환 효율의 저하를 야기한다. 그리하여, 광전층 (12) 내의 플러렌 또는 플러렌 유도체의 함유량은 85% 이하인 것이 바람직하다.
제 1 블로킹 서브층 (16) 및 제 2 블로킹 서브층 (18) 각각은 유기 전자 공여성 화합물로 이루어질 수도 있다. 유기 저분자 전자 공여성 화합물의 예는, N,N'-비스(3-메틸페닐)-(1,1'-비페닐)-4,4'-디아민 및 4,4'-비스[N-(나프틸)-N-페닐아미노]비페닐과 같은 방향족 디아민 화합물; 옥사졸, 옥사디아졸, 트리아졸, 이미다졸, 이미다졸론, 스틸벤 유도체, 피라졸린 유도체, 테트라하이드로이미다졸, 폴리아릴알칸, 부타디엔, 4,4',4"-트리스(N-(3-메틸페닐)-N-페닐아미노)트리페닐아민; 포르핀, 테트라페닐포르핀 구리, 프탈로시아닌, 구리 프탈로시아닌, 및 티타늄 프탈로시아닌 옥사이드와 같은 포리피린 화합물; 트리아졸 유도체, 옥사디아졸 유도체, 이미다졸 유도체, 폴리아릴알칸 유도체, 피라졸린 유도체, 피라졸론 유도체, 페닐렌디아민 유도체, 아닐아민 유도체, 아미노 치환 칼콘 유도체, 옥사졸 유도체, 스티릴안트라센 유도체, 플루오레논 유도체, 히드라존 유도체, 및 실라잔 유도체를 포함한다. 유기 고분자 전자 공여성 화합물의 예는, 페닐렌 비닐렌, 플루오렌, 카르바졸, 인돌, 피렌, 피롤, 피콜린, 티오펜, 아세틸렌, 디아세틸렌 등의 폴리머 및 그 유도체를 포함한다. 전자 공여성을 갖지 않지만 충분한 정공 수송 특성을 갖는 화합물이 사용될 수도 있다.
전하 블로킹층 (15) 은 무기 재료로 이루어질 수도 있다. 유기 재료보다 더 높은 유전율을 일반적으로 갖는 무기 재료를 전하 블로킹층 (15) 에 사용하는 것은, 광전층 (12) 에 휠씬 많은 전압을 인가하는 것을 허용하여, 광전 변환 효율의 증가를 야기한다. 전하 블로킹층 (15) 을 제조하는 유기 재료의 예는, 산화 칼슘, 산화 크롬, 산화 크롬 구리, 산화 망간, 산화 코발트, 산화 몰리브덴, 산화 인듐 구리, 산화 인듐 은, 및 산화 이리듐을 포함한다.
전하 블로킹층 (15) 이 다층 구조를 갖는 경우, 광전층 (12) 에 인접하는 전하 블로킹 서브층은 광전층 (12) 에 사용된 유기 p형 반도체와 동일한 재료로 이루어지는 것이 바람직하다. 동일한 유기 p형 반도체를 전하 블로킹층 (15) 에 사용함으로써, 광전층 (12) 과 인접층 사이의 계면에서 중간 레벨의 형성이 방지되고, 이에 따라 암전류를 더욱 방지한다.
전하 블로킹층 (15) 이 단일층 구조를 갖는 경우, 그것은 무기 재료로 이루어질 수도 있다. 전하 블로킹층 (15) 이 다층 구조를 갖는 경우, 그것의 하나 이상의 서브층이 무기 재료일 수도 있다.
도 4 는 도 3 에 도시된 광전 디바이스의 에너지 밴드도이다. 도 4 는, 왼쪽에서 시작해서, 픽셀 전극 (104), 광전층 (12), 제 1 블로킹 서브층 (16), 제 2 블로킹 서브층 (18), 및 카운터 전극 (108) 의 에너지 레벨을 나타낸다. 도 3 및 도 4 의 도면에 관한 하기 설명은, 이들 엘리먼트가 역순서로, 즉 픽셀 전극 (104), 제 2 블로킹 서브층 (18), 제 1 블로킹 서브층 (16), 광전층 (12), 및 카운터 전극 (108) 의 순서로 적층된, 도시하지 않은 구조에 대해서도 역시 적용된다.
광전층 (12) 에 포함된 유기 n형 반도체의 전자 친화력 Ea와 광전층 (12) 에 인접하는 제 1 블로킹 서브층 (16) 의 이온화 전위 Ip 간의 차이를 Δ1 로 한다. 제 2 블로킹 서브층 (18) 의 전자 친화력 Ea와 인접 카운터 전극 (108) 의 일 함수 간의 차이를 Δ2 로 한다. 상기에 기재된 역 적층 순서를 갖는 도시하지 않은 구조의 경우, 제 2 블로킹 서브층 (18) 의 일 함수와 인접 픽셀 전극 (104) 의 일 함수 간의 차이를 Δ2 로 한다.
도 3 및 도 4 에 도시된 광전 디바이스는 이하의 조건 (a) 가 만족될 경우 암전류의 증가를 방지할 수 있다. 조건 (a) 뿐만 아니라 조건 (b) 및 (c) 도 만족될 경우 암전류의 증가의 방지가 보장된다.
(a) 광전층 (12) 에 인접하는 제 1 블로킹 서브층 (16) 의 이온화 전위 Ip와 유기 n형 반도체의 전자 친화력 Ea 간의 차이 Δ1 이 1 eV 이상이다.
(b) 제 1 블로킹 서브층 및 제 2 블로킹 서브층 (18) 을 포함하는 전하 블로킹층의 총 두께가 20 nm 이상이다.
(c) 광전층 (12) 에 인접하는 제 1 블로킹 서브층 (16) 의 두께가 10 nm 이상이다.
도 5 는 유기층 (107) 의 다른 구조를 도시한다. 도 6 은 도 5 의 광전 디바이스의 에너지 밴드도이다. 도 5 의 광전 디바이스는 단일층 구조의 블로킹층 (15) 을 갖는다. 도 5 및 도 6 의 도면에 관한 하기 설명은, 이들 엘리먼트가 역순서로, 즉 픽셀 전극 (104), 전하 블로킹층 (15), 광전층 (12), 및 카운터 전극 (108) 의 순서로 적층된, 도시하지 않은 구조에 대해서도 역시 적용된다.
전하 블로킹층 (15) 이 단일층 구조를 갖는 경우에, 광전층 (12) 에 존재하는 유기 n형 반도체의 전자 친화력 Ea와 전하 블로킹층 (15) 의 이온화 전위 Ip 간의 차이를 Δ1 로 하고, 전하 블로킹층 (15) 의 전자 친화력 Ea와 카운터 전극 (108) 의 일 함수 간의 차이를 Δ2 로 한다. 상기 기재된 역순서를 갖는 도시하지 않은 구조의 경우에, 전하 블로킹층 (15) 의 일 함수와 픽셀 전극 (104) 의 일 함수 간의 차이를 Δ2 로 한다.
도 5 및 도 6 에 도시된 광전 디바이스는 이하의 조건 (a) 가 만족될 경우 암전류의 증가를 방지할 수 있다. 조건 (a) 뿐만 아니라 조건 (b) 도 만족될 경우 암전류의 증가의 방지가 보장된다.
(a) 전하 블로킹층 (15) 의 이온화 전위 Ip와 유기 n형 반도체의 전자 친화력 Ea 간의 차이 Δ1 이 1 eV 이상이다.
(b) 전하 블로킹층의 두께가 20 nm 이상이다.
즉, 단일층 또는 다층 전하 블로킹층 (15) 을 갖는 도 3 및 도 5 의 구조는,
(a) 전하 블로킹층 (15) (또는 전하 블로킹층 (15) 이 다층 구조를 갖는 경우에 광전층 (12) 에 인접하는 블로킹 서브층) 의 이온화 전위 Ip와 유기 n형 반도체의 전자 친화력 Ea 간의 차이 (Δ1) 가 1 eV 이상이고,
(b) 전하 블로킹층 (15) 의 총 두께가 20 nm 이상이고,
(c) (전하 블로킹층 (15) 이 다층 구조를 갖는 경우에) 광전층 (12) 에 인접하는 블로킹 서브층의 두께가 10 nm 이상일 때:
암전류의 증가를 제어할 수 있다.
도 3 및 도 5 의 광전 디바이스 각각은, 카운터 전극 (108) 또는 픽셀 전극 (104) 으로부터 광전층 (12) 에 전자가 주입되어 암전류의 증가를 야기하는 것을 방지하기 위해서 Δ2 가 1.3 eV 이상인 것이 바람직하다.
도 3 또는 도 5 의 구조를 갖는 광전 디바이스는 유기층 (107) 에 전압 인가시에 향상된 광전 변환 효율을 달성한다. 인가될 전압은 유기층 (107) 에 인가되는 전계 강도에 의해 결정된다. 유기층 (107) 에 인가되는 전계는 바람직하게 1×103 V·m-1 이상, 보다 바람직하게는 1×105 V·m-1 이상, 특히 바람직하게는 1×107 V·m-1 이상이다. 그러나, 이는 보다 높은 암전류를 유도하고, 보다 높은 전압 인가를 수반하고, 그리고 전압 공급부 (115) 를 포함하는 회로의 설계 및 제조를 더욱 복잡하게 할 수 있기 때문에 제한없이 전계 강도가 증가될 수는 없다. 그리하여, 인가될 전압은 광전 디바이스의 SN비와 고체 촬상 디바이스의 제조 비용 간의 밸런스에 대해 적절하게 선택되어야 한다.
픽셀 전극 (104) 은, 픽셀 전극 상에 광전층을 포함하는 유기층 (107) 에서 발생된 전하 캐리어, 즉, 전자 또는 정공을 수집한다. 각 픽셀 전극에서 수집된 전하가 각각의 판독 회로 (116) 에서 신호로 변환된다. 복수의 픽셀로부터 출력된 신호로부터 이미지가 합성된다.
픽셀 전극 (104) 이 그 에지를 따라 가파른 경사를 형성하는 경우, 픽셀 전극이 상당히 불균일한 표면을 갖는 경우, 또는 픽셀 전극에 먼지 파티클이 부착되어 있는 경우, 픽셀 전극 (104) 상의 유기층 (107) 은 설계보다 더 얇아지거나 또는 균열이 생기게 된다. 카운터 전극 (108) 이 이러한 결함있는 유기층 상에 형성되는 경우에, 픽셀 전극과 카운터 전극이 결함 부분에서 접촉되거나 또는 전계가 집중되어, 암전류의 증가 및 예컨대, 단락으로 인한 픽셀 결함을 야기할 수 있다. 그리하여, 픽셀 전극의 에지를 따른 단차 또는 레벨 차이 및 픽셀 전극 표면의 요철을 감소시키는 것이 바람직하다. 픽셀 전극으로부터 파티클을 제거하기 위해서, 유기층 (107) 의 형성 전에 반도체 제조시에 일반적으로 채용되는 세정 기술에 의해 기판을 세정하는 것이 특히 바람직하다.
다음으로, 상기 기재된 결함을 방지하는 픽셀 전극의 에지 구조에 대해 설명한다.
도 7 은 픽셀 전극 (104) 및 그 이웃 층들의 단면을 나타낸 개략도이다. 픽셀 전극 (104) 은, 기판 (101) 위에서 절연층 (102) 을 개재하여 형성되어 있다. 픽셀 전극들 (104) 사이에 위치된 절연층 (102) 의 부분은 절연층 (102a) 으로 나타낸다. 픽셀 전극 (104) 의 표면과 절연층 (102a) 의 표면 사이에서 픽셀 전극 (104) 의 에지를 따른 레벨 차이 A (단차) 가 있다. 레벨 차이 A 는 픽셀 전극 (104) 의 제조 프로세스에 따라 픽셀 전극 (104) 의 두께보다 더 크거나 또는 더 작을 수도 있다. 도시된 경우에, 픽셀 전극 (104) 및 절연층 (102a) 을 커버하도록 전하 블로킹층 (15) (유기층의 하나의 엘리먼트) 이 적층된다.
픽셀 전극 (104) 의 에지를 따른 레벨 차이를 감소시키기 위해, 픽셀 전극 (104) 의 표면과 픽셀 전극들 사이의 절연층 (102a) 의 표면은 서로 실질적으로 동일 평면에 있는 것, 즉, 픽셀 전극 (104) 과 그 주위의 절연층을 동일 평면화하는 것이 바람직하다. 픽셀 전극 (104) 의 동일 평면화를 가능하게 하는 구성 및 기술에 대해 이하에 설명한다.
동일 평면화된 픽셀 전극 (104) 을 갖는 구성은, 신뢰성 및 제조 비용의 관점에서, 표준 CMOS 이미지 센서 프로세스와 같이 반도체 제조시에 일반적으로 이용되는 다층 상호접속부 기술에 의해 달성되는 것이 바람직하다. 동일 평면화된 픽셀 전극 (104) 을 제조하는 프로세스는 트렌치 분리 프로세스 및 다마신 프로세스를 포함한다. 어느 프로세스가 이용될지는, 픽셀 전극 (104) 의 재료 (이 재료는 유기 광전 재료와 관련하여 결정된다), 및 제조 비용을 고려하여 적절히 결정된다.
도 8 내지 도 11 을 참조하여, 픽셀 전극을 트렌치 분리 기술에 의해 형성하는 절차를 설명한다.
도 8 에 도시된 바와 같이, 범용적인 반도체 제조 프로세스에 의해, 판독 회로의 다층 상호접속부 어레이 위에, 층간 절연체 (interlayer dielectric) 를 개재하여, 픽셀 전극 (104) 을 제공하는 금속층이 제공된다. 픽셀 전극, 카운터 전극 접속용 패드, 본딩 패드 등이 형성되는 부분에 대응하는 위치에서 층간 절연체 내에 비아 플러그 (수직 상호접속부 (105)) 가 미리 형성된다. 금속층은 신뢰성 및 제조 비용의 관점에서 판독 회로에 대한 다층 상호접속부와 동일한 구조를 가지는 것이 바람직하다. 금속층은 배리어 금속 서브층/배선 금속 서브층/배리어 금속 서브층의 3층 구조를 가진다. 예를 들어, 알루미늄 (Al) 이 배선 재료로서 사용되는 경우, 알루미늄이 배리어 금속으로서 질화 티탄 (TiN) 과 조합되어, 배리어 금속 서브층 (104a) (TiN)/배선 금속 서브층 (104b) (Al)/배리어 금속 서브층 (104c) (TiN) 의 3층 구조를 제조하는 것이 바람직하다.
도 9 에 도시된 바와 같이, 미리 형성된 다층 상호접속부 회로를 갖는 절연층 (102) 상에, 배리어 금속 서브층 (104c), 배선 서브층 (104b), 및 배리어 금속 서브층 (104a) 을 이 순서대로 적층한다.
도 10 에 도시된 바와 같이, 일반적인 다층 상호접속부 기술에서 이용되는 포토리소그래피 및 드라이 에칭 기술에 의해, 픽셀 전극 (104), 카운터 전극 접속용 패드, 본딩 패드 등이 형성될 부분 이외의 부분으로부터 금속층을 제거한다. 그 결과, 이와 같이 형성된 픽셀 전극 (104) 주위에 금속층의 두께와 동일한 깊이를 갖는 트렌치를 형성한다.
도 11 에 도시된 바와 같이, 그후, 다층 상호접속부 기술에 의해, 픽셀 전극 (104) 을 형성하기 위해 패터닝된 금속층 상에 절연층을 제공한다. 절연층은, 하부 다층 상호접속부 어레이에서 사용된 층간 절연체와 동일한 재료로 형성되는 것이 바람직하고, 이 재료는 일반적으로 CMOS 이미지 센서 프로세스에서 사용된다. 통상, 산화 규소 층, 질화 규소 층, 산질화 규소 층 또는 그 적층체가 사용된다.
패터닝된 금속층 상에 층간 절연체의 형성 후에, 층간 절연체는 화학적 기계적 연마 (CMP) 또는 에치 백에 의해 평탄화된다. 평탄화는, 신뢰성 및 제조 비용의 관점에서, 하부 다층 상호접속부에서 이용된 바와 같은 동일한 CMP 조건하에서 실시되는 것이 바람직하고, 이 조건은 CMOS 이미지 센서 프로세스에서 일반적으로 사용되고 있다. 다층 상호접속부에 있어서 CMP 는 층간 절연체가 소정의 두께로 감소될 때에 완료되지만, 연마는 패터닝된 금속층 (픽셀 전극 (104)) 의 표면이 노출될 때까지 더욱 계속된다. 픽셀 전극 (104) 의 상단인, 배리어 금속 층 (104a) 을 구성하는 TiN 이 주위 층간 절연체보다 더 낮은 연마 속도를 가지기 때문에, 그것은 연마 중지 층으로서 기능한다. CMP 의 종료시에, 픽셀 전극들 사이의 트렌치를 충진하는 절연층의 표면과 실질적으로 동일 평면에 있는 표면을 갖는 픽셀 전극이 획득된다. TiN 층의 표면이 노출된 후에, CMP 는 트렌치 충진 재료의 디싱 (dishing) 을 야기하지 않는 정도로 계속될 수도 있고, 이에 따라 TiN 층의 표면이 연마되어 매우 평활한 픽셀 전극 (104) 을 제공한다.
도 12 는 다마신 프로세스에 의해 형성된 픽셀 전극 (104) 의 구조를 나타낸다. 픽셀 전극 (104) 은 비아 플러그의 재료, 예컨대, 텅스텐과 동일한 재료로 구성된다. 픽셀 전극 (104) 의 표면은 절연층 (102) 의 표면과 실질적으로 동일 평면에 있다.
도 13 내지 도 16 을 참조하여, 다마신 프로세스에 의해 픽셀 전극을 형성하는 절차를 설명한다.
도 13 에 나타낸 바와 같이, 판독 회로에 대한 다층 상호접속부 어레이 상에 하부 다층 상호접속부 어레이에 사용된 바와 동일한 절연 재료 (dielectric material) 를 사용하여 층간 절연체가 형성되고, 층간 절연체의 표면은, 예를 들어, CMP 에 의해 평탄화된다.
도 14 에 도시된 바와 같이, 다층 상호접속부 기술에서 이용되는 포토리소그래피 및 드라이 에칭 기술에 의해 층간 절연체에 비아 홀 (h1) 이 형성된다. 비아 홀 (h1) 은, 하부 다층 상호접속부에 접속하기 위해 픽셀 전극 (104), 카운터 전극 접속용 패드, 본딩 패드 등이 형성될 위치에 형성된다. 듀얼 다마신 프로세스가 채용되는 경우, 픽셀 전극 (104) 이 형성될 위치에 홀을 형성하기 위한 층간 절연체의 에칭은, 하부 다층 상호접속부에 도달하는 것에서 형성될 각각의 픽셀 전극 (104) 의 두께 만큼 못 미치는 곳에서 중지된다. 층간 절연체는 하부 다층 상호접속부에 도달하기 것에서 픽셀 전극 (104) 의 두께 만큼 못 미치는 깊이에서 인접하는 에칭 속도가 상이한 재료의 2개 이상의 서브층을 갖는 것이 바람직하다. 층상 절연층의 하위 서브층은 에칭의 변동을 방지하기 위한 에칭 중지 층으로서 기능할 것이다.
후속하여, 도 15 에 도시된 바와 같이, 포토리소그래피 및 드라이 에칭 기술에 의해, 홀 (h1) 에 연결하고 그리고 각각의 픽셀 전극 (104), 카운터 전극용 패드, 본딩 패드 등의 형상을 따르는 리세스 (h2) 를 형성한다. 에칭은 픽셀 전극 (104) 의 두께에 대응하는 깊이까지 실시되고, 이에 따라 픽셀 전극의 위치에서의 홀 (h1) 은 하부 다층 상호접속부에 도달하도록 더욱 에칭된다.
신뢰성 및 제조 비용의 관점에서, 하부 다층 상호접속부에 사용된 바와 같은 동일 비아 플러그 재료를 사용하여 비아 홀 (h1) 및 홀 (h2) 을 충진하고 그리고 도 16 에 도시된 바와 같이 성막에 의해 층간 절연체의 표면을 커버하는 것이 바람직하다. 비아 플러그 재료는 통상 구리 또는 텅스텐의 화학적 기상 증착 (CVD) 에 의해 성막된다. 비아 플러그 재료의 성막 이전에, TiN 와 같은 배리어 재료가 스퍼터링 또는 CVD 에 의해 비아 홀 (h1) 및 홀 (h2) 의 내부 벽 상에 미리 성막된다. 도 16 에 도시된 바와 같이, 성막된 비아 플러그 재료 층은, 중지 층으로서 기능하는 층간 절연체가 노출될 때까지 CMP 또는 에치 백에 의해 평탄화된다. 그 결과, 절연층 (102) 의 표면과 실질적으로 동일 평면에 있는 표면을 가지며 비아 플러그 재료로 이루어진 픽셀 전극 (104) 이 형성된다.
픽셀 전극과 주위 절연층 사이의 단차 또는 레벨 차이가 이와 같이 제거되고, 유기층의 적층체를 갖는 고체 촬상 디바이스에 있어서 암전류의 증가 및 단락 결함의 발생이 회피된다. 표준 다층 상호접속부 재료가 픽셀 전극 재료로서 사용되기 때문에, 픽셀 전극 (104) 은 또한 판독 회로에 미광 (stray light) 이 입사하는 것을 방지하는 차광층으로서 역할을 한다. 픽셀 전극 (104) 은 또한 입사광을 유기층 측에 반사시켜 입사광의 이용 효율을 증가시킨다.
도 1 로 되돌아와서, 카운터 전극 (108) 은, 광전층을 포함하는 유기층 (107) 을 개재하여 픽셀 전극 (104) 에 커플링된다. 카운터 전극은 유기층 (107) 에 전계를 인가하고, 픽셀 전극 (104) 에 의해 수집된 신호 전하의 극성과 반대되는 극성을 갖는 전하를 수집한다. 신호 전하의 극성과 반대되는 극성을 갖는 수집된 전하가 픽셀들 사이에서 분할될 필요가 없기 때문에, 카운터 전극 (108) 은 복수의 픽셀에 의해 공유되고, 그리하여 공통 전극이라 불린다.
카운터 전극 (108) 은, 광전층을 포함하는 유기층 (107) 으로 입사광을 투과시키기 위해 투명 도체로 형성되는 것이 바람직하다. 투명 도체의 예는, 금속, 금속 산화물, 금속 질화물, 금속 붕화물, 유기 도전성 화합물, 및 이들의 혼합물을 포함한다. 그 구체예는, 산화 주석, 산화 아연, 산화 인듐, 산화 인듐 주석 (ITO), 산화 인듐 아연 (IZO), 산화 인듐 텅스텐, 및 산화 티탄과 같은 도전성 금속 산화물; 질화 티탄과 같은 금속 질화물; 금, 백금, 은, 크롬, 니켈, 및 알루미늄과 같은 금속; 금속과 도전성 금속 산화물의 혼합물 또는 적층물; 폴리아닐린, 폴리티오펜, 및 폴리피롤과 같은 유기 도전성 재료; 그리고 유기 도전성 재료와 ITO 의 적층물을 포함한다. 카운터 전극 (108) 의 특히 바람직한 재료는, ITO, IZO, 산화 주석, 안티몬 도프 산화 주석, 불소 도프 산화 주석, 산화 아연, 안티몬 도프 산화 아연, 및 갈륨 도프 산화 아연이다.
판독 회로 (116) 가 CMOS형인 경우에, 카운터 전극 (108) 의 표면 저항은 10 kΩ／sq. 이하가 바람직하고, 1 kΩ／sq. 이하가 보다 바람직하다. 판독 회로 (116) 가 CCD 회로인 경우에, 카운터 전극 (108) 의 표면 저항은 1 kΩ／sq. 이하가 바람직하고, 0.1 kΩ／sq. 이하가 보다 바람직하다.
봉지층 (110) 은 다음의 조건을 만족하는 것이 요구된다.
(1) 광전층을 보호하기 위해, 봉지층 (110) 은 탠덤 고체 촬상 디바이스 제조시에 사용되는 용액, 플라즈마 등에 함유된 광전 재료를 열화시키는 인자의 침입을 저지해야 한다.
(2) 장시간 보존 및 사용 동안 광전층의 열화를 방지하기 위해, 봉지층 (110) 은 탠덤 고체 촬상 디바이스 제조 후에, 물 분자와 같이 광전 재료를 열화시키는 인자의 침입을 저지해야 한다.
(3) 봉지층 (110) 은 이미 형성된 광전층을 열화시키지 않는 조건하에서 형성되어야 한다.
(4) 봉지층 (110) 을 통해서 입사광이 광전층에 도달하게 하기 위해, 봉지층 (110) 은 광전층에 의해 검출가능한 파장을 갖는 광선에 투명해야 한다.
봉지층 (110) 은 단일층 구조를 가지거나 또는 각각의 기능을 수행하는 봉지 서브층으로 구성된 다층 구조를 가질 수도 있다. 다층 구조는, 봉지층 (110) 전체의 응력이 완화되고; 제조 동안 먼지에 의해 야기되는 크랙 및 핀홀과 같은 결함의 발생이 최소화되고; 그리고 최적 재료 설계가 제공되는 이점을 제공한다고 기대된다. 예를 들어, 봉지층 (110) 은, 물 분자와 같은 열화 인자의 침투를 저지하는 본래의 기능을 수행하는 제 1 봉지 서브층, 및 제 1 봉지 서브층 상에 제공된 제 2 봉지 서브층 (보조 봉지 서브층) 을 갖는 듀얼 층 구조를 가질 수도 있고, 제 2 봉지 서브층은 제 1 봉지 서브층에 의해 달성되기 어려운 어떤 기능을 수행하도록 설계되어 있다. 서브층의 수는 3개 이상일 수도 있지만, 비용을 고려하여 제한된다.
물 분자와 같은 열화 인자의 존재는, 유기 광전 재료를 상당히 열화시킨다. 그리하여, 금속 산화물, 금속 질화물, 및 금속 산질화물을 포함하는 세라믹스 그리고 다이아몬드 형상 탄소와 같은, 물이 침투 불가능한 치밀한 재료로 광전층을 커버하고 봉지할 필요가 있다. 산화 알루미늄, 산화 규소, 질화 규소, 산질화 규소, 또는 그들의 적층체, 또는 이러한 세라믹층과 유기 폴리머의 적층물의 봉지층을 다양한 진공 증착 기술에 의해 형성하는 것이 일반적으로 뒤따르는 프랙티스이다. 그러나, 이들 종래의 막 형성 프로세스에 따르면, 예를 들어, 기판 표면의 구조, 기판 표면 상의 마이크로 결함, 또는 기판 표면에 부착된 파티클로 인한 기판 상의 단차가 성막을 억제하고 막 성장을 곤란하게 한다. 그 결과, 단차 위에 성막된 막은 막의 평탄한 영역보다 현저하게 더 얇아지고, 열화 인자가 침투하도록 허용하는 채널을 제공할 수 있다. 이 단차를 봉지층으로 완전하게 커버하기 위해, 평탄한 영역의 두께가 적어도 1 ㎛ 가 되도록 하는 큰 두께를 갖는 봉지층을 형성할 필요가 있다.
2 ㎛ 미만, 특히 약 1 ㎛ 의 픽셀 크기를 갖는 탠덤 고체 촬상 디바이스의 경우, 컬러 필터와 광전층 사이의 거리, 즉, 봉지층의 두께가 크면, 봉지층 (110) 에서 입사광이 회절 및/또는 발산하여, 컬러 크로스토크 또는 컬러 혼합을 야기할 수 있다. 따라서, 약 1 ㎛ 의 픽셀 크기를 갖는 탠덤 고체 촬상 디바이스는, 봉지층의 두께를 감소시키더라도 디바이스 성능이 열화되지 않을 수 있도록 봉지층의 재료 및 봉지층의 형성 방법이 선택되어야 할 필요가 있다.
CVD 프로세스의 하나인 원자층 증착 (ALD) 은, 기판 표면 상에 및 기판 표면에 대한 유기금속 화합물 분자, 금속 할로겐화물 분자, 또는 금속 수소화물 분자의 흡착 및 반응, 그리고 반응 생성물의 임의의 미반응기의 분해를 교대로 반복하는 것으로 이루어진 박막 형성 기술이다. 막 형성 재료가 기판에 도달할 때에 저분자 화합물이기 때문에, 작은 분자가 들어갈 수 있는 공간이 있는 경우에 한해 성막물이 성장할 수 있다. 그리하여, 기판 표면 상의 구조, 기판 표면 상의 마이크로 결함, 또는 기판 표면에 부착된 파티클로 인한, 기판 표면 상의 단차가 완전하게 커버되어 단차 및 평탄한 영역 양방에 동등하게 두꺼운 성막물을 형성한다. 즉, ALD 는 우수한 단차 커버리지를 증명하고, 단차가 광전 재료를 열화시키는 인자에 대한 침입 경로를 제공하는 것을 방지한다. ALD 는 다른 종래의 막 형성 기술에 의해 형성된 봉지층의 두께에 비해 봉지층 (110) 의 유효 두께를 감소시키는 것을 가능하게 한다.
봉지층 (110) 이 ALD 에 의해 형성되는 경우, ALD 에 사용될 전구체 재료는 앞서 기재된 바람직한 세라믹스를 제공하는 것들로부터 적절히 선택된다. 그럼에도 불구하고, 봉지될 광전층은 유기 광전 재료를 함유하기 때문에, ALD 전구체 재료는, 유기 광전 재료의 열적 열화를 회피하기 위해 비교적 저온에서 막으로 성장할 수 있는 것들로 제한된다. 알킬알루미늄 또는 할로겐화 알루미늄을 전구체로서 사용하는 ALD 는, 하부 유기 광전 재료의 열화를 야기하지 않는 200℃ 미만의 온도에서 치밀한 알루미늄 산화물 막을 성장시키는 능력을 제공한다. 트리메틸알루미늄을 사용하는 ALD 가 특히 바람직하며; 약 100℃ 에서 산화알루미늄 막을 성장시키는 능력을 제공한다. 산화 알루미늄 막과 마찬가지로, 전구체 재료의 적절한 선택에 의해 200℃ 미만의 온도에서 ALD 에 의해 산화 규소 또는 산화 티탄의 치밀한 막이 또한 형성될 수도 있다.
ALD 는 단차 커버리지 및 치밀함의 관점에서 비교할 수 없는 우수한 박막을 저온에서 형성하는 능력을 제공하는 고유한 기술이지만, 획득된 막의 물리적 성질은 후속 포토리소그래피에 사용되는 약품에 의해 열화될 수 있다. 예를 들어, ALD 에 의해 형성된 산화 알루미늄 막은 아몰퍼스이기 때문에, 현상액 또는 박리액과 같은 알칼리 용액에 의해 침식될 것이다. 이러한 경우, ALD 산화 알루미늄 막 상에 내약품성 막이 제공되어야 한다. 즉, 봉지층 (110) 은, 제 1 봉지 서브층 및 제 1 봉지 서브층을 보호하기 위한 보조 봉지 서브층 (제 2 봉지 서브층) 으로 구성된 듀얼 층 구조를 가지고 있어야 한다. 금속 산화물, 금속 질화물, 또는 금속 산질화물과 같이, 높은 내약품성을 갖는 세라믹스 중 임의의 하나를 함유하는 보조 봉지 서브층을 형성하여, 향상된 내약품성을 갖는 봉지층을 용이하게 제공하는 것이 바람직하다.
ALD 와 같은 CVD 프로세스에 의해 형성된 박막은 종종 큰 내부 인장 응력을 가지며, 반도체 제조시에 부수되는 가열 및 냉각의 단속적인 반복의 결과로서 또는 고온 또는 고습 환경에서 장기간 보존 또는 사용 동안 균열을 경험할 수 있다.
ALD 에 의해 형성된 봉지층 (110) 에 의한 문제를 극복하기 위해서, 스퍼터링과 같은 물리적 기상 증착 (PVD) 에 의해, 금속 산화물, 금속 질화물 또는 금속 산질화물과 같은 높은 내약품성을 갖는 세라믹스 중 임의의 하나를 함유하는 보조 봉지 서브층을 제공하는 것이 바람직하다. ALD 막은 제 1 봉지 서브층이고, 금속 산화물, 금속 질화물 및 금속 산질화물 중 임의의 하나를 함유하는 PVD 막은 제 2 봉지 서브층이다. 이러한 듀얼 층 구조는 향상된 내약품성을 갖는 봉지층을 용이하게 제공한다. 스퍼터링과 같은 PVD 에 의해 형성된 세라믹 막은 큰 압축 응력을 가지며, 이는 ALD 에 의해 형성된 제 1 봉지 서브층의 인장 응력을 상쇄시킬 것이다. 봉지층 (110) 의 응력은 이와 같이 전체로서 완화된다. 이것은 봉지층 (110) 자체의 신뢰성을 향상시킬 뿐만 아니라 봉지층 (110) 의 응력으로 인해 발생할 수도 있는 광전층의 열화 또는 파괴를 인지할 수 있게 방지한다. 봉지층 (110) 의 응력의 완화는 암전류의 감소를 도모한다.
봉지층 (110) 은 제 1 봉지 서브층 및 스퍼터링에 의해 제 1 봉지 서브층 상에 형성된 산화 알루미늄, 산화 규소, 질화 규소, 및 산질화 규소 중 하나를 함유하는 제 2 봉지 서브층으로 구성된 듀얼 층 구조를 갖는 것이 특히 바람직하다.
봉지층 (110) 의 제 1 봉지 서브층은 두께가 0.05 내지 0.2㎛ 인 것이 바람직하다. 제 1 봉지 서브층은 산화 알루미늄, 산화 규소, 및 산화 티탄 중 하나를 함유하는 것이 바람직하다.
완충층 (109) 는, 물 분자와 같이 유기 광전 재료를 열화시키는 인자를 흡착 및/또는 반응하여, 열화 인자가 하부 유기 광전 재료에 도달하는 것을 방지한다. 또한, 열화 인자는 디바이스의 제조 동안 발생된 먼지에 의해 야기되는 봉지층 (110) 의 마이크로 결함을 침입할 수 있고, 완전하게 회피하는 것은 어렵다. 게다가, 봉지층 (110) 으로서 사용되는 치밀한 세라믹 재료가 큰 응력을 가지기 때문에, 응력은 광전층의 에지에서 특히 집중되는 경향이 있다. 그 결과, 디바이스의 장기간 보존 및/또는 사용, 또는 디바이스의 제조시에 적용되는 가열 및 냉각과 같은 단속적인 열적 쇼크는 카운터 전극과 픽셀 전극 간의 접촉을 야기하거나 또는 광전층의 박리를 야기할 수 있다. 완충층 (109) 은 또한 봉지층 (110) 의 응력을 완화시키도록 작용한다. 광전층 위에 형성되는 완충층 (109) 은 투명한 재료인 것이 요구된다.
기재된 특성을 갖는 완충층을 제조하는데 유용한 재료의 예는, 폴리비닐알코올과 같은 폴리머, 및 광전 재료로서 사용된 유기 반도체를 포함하는 유기 재료; 그리고 불화 칼슘, 불화 마그네슘 및 불화 리튬과 같은 금속 불화물, 및 산화 칼슘, 산화 규소, 산화 스트론튬, 산화 바륨, 및 산화 마그네슘과 같은 금속 산화물을 포함하는 무기 재료를 포함한다.
완충층 (109) 을 커버하는 봉지층 (110) 이 ALD 에 의해 형성되는 경우에, 완충층 (109) 은 유기금속 화합물 또는 금속 할로겐화물과 같은 ALD 전구체 재료가 반응하는 금속 산화물 또는 수산기를 갖는 유기 폴리머로 이루어지는 것이 바람직하다. 완충층 (109) 이 산화 규소, 질화 규소, 및 산질화 규소 중 하나를 함유하는 것이 보다 바람직하다. 완충층 (109) 이 기판 전체에 걸쳐 연속 막으로서 형성되는 경우, 완충층 (109) 은 물과 같은 열화 인자가 기판의 단부로부터 광전층에 들어가는 것을 허용할 것이다. 그리하여, 완충층 (109) 이 광전층을 커버할 정도의 영역에 걸쳐 패터닝된 막으로서 제공되고 그리고 광전층 및 카운터 전극 (108) 과 함께 봉지층 (110) 으로 완전하게 커버되는 것이 바람직하다. 이러한 패터닝된 층은 금속 마스크를 사용하여 패터닝할 수 있는 진공 증착 또는 스퍼터링과 같은 PVD 프로세스에 의해 금속 산화물로 형성되는 것이 특히 바람직하다. 진공에서 실시되는 PVD 에 의해 완충층 (109) 을 형성하는 것은, 또한 물과 같은 열화 인자가 들어와서 막 형성 동안 유기 광전 재료를 열화시키는 것이 방지되도록 기판이 외부 공기와 접촉되는 것으로부터 보호되는 관점에서 유리하다.
물 분자와 같이 유기층을 열화시키는 인자가 들어오는 것을 방지하기 위해, 적어도 유기층 (107), 카운터 전극 (108), 완충층 (109), 및 봉지층 (110) 은, 기판을 외부 공기와의 어떤 접촉으로부터 보호하기 위해 진공하에서 및/또는 불활성 가스 분위기에서 형성되는 것이 바람직하다. 외부 공기와 기판의 어떤 접촉 없이 진공에서 및/또는 불활성 가스 (예컨대, Ar 또는 N2) 에서 막 형성을 수행하고, 전하 블로킹층, 광전층, 및 완충층 (109) 을 형성하기 위한 진공 증착 유닛, 카운터 전극 (108) 및 봉지층 (110) 의 보조 봉지 서브층을 형성하기 위한 스퍼터링 유닛, 및 봉지층 (110) 을 형성하기 위한 ALD 유닛이, 진공도 1×10-4 Pa 이하인 클러스터 진공 반송계에 직접 연결되어 있는 유기 EL 디바이스 제조시에 사용되는 장치를 사용하는 것이 특히 바람직하다.
복수의 픽셀은 각각의 컬러 필터를 갖는다. 인접 픽셀들의 인접 컬러 필터들 사이에 배치된 격벽은 또한 광전층 상의 픽셀에 입사광을 집광시키는 기능을 한다. 컬러 필터 어레이를 형성하기 위한 프로세스는, 주변 차광층 형성, 제 1 컬러의 컬러 필터 층 형성, 제 2 컬러의 컬러 필터 층 형성, 제 3 컬러의 컬러 필터 층 형성, 및 격벽 형성의 단계를 포함한다. 제 1 내지 제 3 컬러 중 임의의 하나의 컬러의 컬러 필터층은 유효 픽셀 영역 이외의 영역에 형성되어 주변 차광층으로서 작용할 수도 있다. 그러한 경우에, 주변 차광층을 별도로 형성하는 단계는 생략되며, 이는 비용의 절감을 도모한다. 격벽을 형성하는 단계는, 주변 차광층 형성, 제 1 컬러의 컬러 필터 층 형성, 제 2 컬러의 컬러 필터 층 형성, 및 제 3 컬러의 컬러 필터 층 형성의 단계 중 임의의 하나의 단계 이후에 실시될 수도 있고, 이는 막 형성 기술 및 프로세스의 조합으로 적절하게 선택된다.
컬러 필터의 제조에 대해서는, 예를 들어, 제 2 컬러의 컬러 필터 층을 형성하는 단계 이후에 격벽을 형성하는 단계를 구체적으로 취하여 설명한다.
포토리소그래피는, 수반되는 단계가 반도체 제조를 위한 단계와 유사하여 초기 투자가 감소될 수도 있기 때문에 컬러 필터를 형성하는 프로세스로서 널리 이용되고 있다. 컬러 필터를 형성하는 포토리소그래피 프로세스는, 기판 상에 착색된 경화 조성물을 함유하는 감광성 조성물을 도포 및 건조시켜 박막을 형성하는 것, 막을 패턴식 노광하는 것, 노광된 막을 현상하는 것, 및 잔류 막을 베이킹하는 것을 포함한다. 이 프로세스는 각각의 컬러에 대해 반복된다. 포토리소그래피 프로세스는 공지된 기술과 관련하여 본 발명에 용이하게 적용가능하게 될 수도 있다.
드라이 에칭은 또한 포토리소그래피 프로세스에 비해 보다 얇은 컬러 필터를 형성하는 능력 및 마이크로패터닝에 대한 적합성을 제공하는 유효 프로세스로서 이용된다. 포토리소그래피 프로세스에서 사용되는 착색된 경화성 조성물과 달리, 드라이 에칭 프로세스에 사용되는 착색된 경화성 조성물은 광 개시제 및 모노머를 함유하는 감광성 조성물 또는 알칼리 가용성 수지를 함유할 필요가 없으며, 고체 기준으로 증가된 착색제 함유량을 갖도록 허용된다. 드라이 에칭 프로세스는 포토리소그래피 프로세스에 비해 절반의 두께 및 동등한 스펙트럼 특성을 갖는 컬러 필터를 형성하는 것을 허용한다. 드라이 에칭 프로세스를 사용하는 것은, 종종 현저한 컬러 크로스토크가 생기는, 2 ㎛ 미만, 특히 약 1 ㎛ 의 픽셀 크기를 갖는 고체 촬상 디바이스의 제조시에 컬러 필터를 형성하는데 추천된다.
드라이 에칭에 의한 컬러 필터 제조에 대해서는 도 17 내지 도 41 을 참조하여 설명한다. 드라이 에칭에 의해 제 1, 제 2, 또는 제 3 층의 컬러 필터들을 형성하는 단계는, 포토레지스트 패터닝, 에칭, 포토레지스트 제거, 컬러 필터 층 형성, 및 평탄화의 서브단계를 포함한다. 제 1 컬러의 컬러 필터 층 및/또는 제 2 컬러의 컬러 필터 층의 형성에서 평탄화 서브단계는 생략될 수도 있고, 이 경우 제 1 컬러의 컬러 필터 층 및/또는 제 2 컬러의 컬러 필터 층은 제 3 컬러의 컬러 필터 층의 평탄화와 동시에 평탄화된다. 이러한 생략에 의해, 필요한 절차의 수가 감소된다. 그럼에도 불구하고, 한번에 3개의 컬러의 컬러 필터 층을 평탄화하는 것은 각각의 에칭 서브단계 및 평탄화 서브단계의 결과의 변동을 수반하기 때문에, 채용되는 제조 기술 또는 프로세스를 고려하여 평탄화의 서브단계의 생략이 적절한지 여부를 결정하는 것이 중요하다. 이하에 기재된 실시예에서, 제 1 컬러의 컬러 필터 층을 평탄화하는 서브단계가 생략되어 있다.
도 17 은 이하에 기재된 절차에 형성되는 컬러 필터의 배열의 평면도이다. 간략화를 위해, 도 17 에 나타낸 구성은 실제보다 더 적은 픽셀을 가진다. 도 18 의 (a) 및 (b) 는 도 17 의 컬러 필터의 단면도이고, 도 18 의 (a) 는 선 I-I' 를 따른 단면도이고 도 18 의 (b) 는 선 II-II' 를 따른 단면도이다. 마찬가지로, 도 19 내지 도 41 에 있어서, 접미사 (a) 가 붙은 도면은 선 I-I' 를 따른 단면도이고 접미사 (b) 가 붙은 도면은 는 선 II-II' 를 따른 단면도이다.
도 19 내지 도 23 은 주변 차광층 형성 단계를 도시한다.
도 19 의 (a) 및 (b) 는 봉지층 (110) 상에 형성된 주변 차광층 (113) 을 나타낸다. 도 20 의 (a) 및 (b) 는 주변 차광층 (113) 상에 형성된 포토레지스트를 나타낸다. 도 21 의 (a) 및 (b) 는 패터닝된 포토레지스트를 도시한다. 도 22 의 (a) 및 (b) 는 드라이 에칭된 주변 차광층 (113) 을 도시한다. 도 23 은 포토레지스트의 제거 후의 드라이 에칭된 차광층을 나타낸다.
주변 차광층 형성 단계에서, 도 19 의 (a) 및 (b) 에 도시된 바와 같이, 봉지층 (110) 전체 표면 상에 흑색 착색제를 함유하는 조성물을 도포한다. 코팅층을, 핫 플레이트 상에서 분위기 온도 180 내지 250℃ 에서 5 내지 10 분간 가열하여 경화시켜 주변 차광층 (113) (흑색 착색된 층) 을 형성한다. 가열은, 도포 후의 건조와 동시에 또는 건조 이후에 별도로 제공된 경화의 서브단계로 실시될 수도 있다. 주변 차광층 (113) 은 티탄 블랙 또는 카본 블랙과 같은 흑색 착색제의 분산으로 이루어지는 것이 바람직하다. 주변 차광층 (113) 은, 후술하는 바와 같이 한번에 3개의 컬러의 컬러 필터 층을 평탄화할 때에 연마 중지 층으로 이용될 수도 있다. 이와 같이 의도되는 경우, 주변 차광층을 형성하는 조성물은, 향상된 연마 내성을 가지기 위해, 예컨대, 산화 알루미늄, 산화 규소, 또는 산화 지르코늄의 무기 입자를 함유할 수도 있다. 3개의 컬러 중 임의의 하나의 컬러의 컬러 필터 층이 주변 차광층으로서 기능하도록 제공되는 경우, 상기 기재된 주변 차광층을 형성하는 단계는 불필요하다.
유효 픽셀 영역 이외의 영역에서, 유기층 (107) 은 그 에지를 따른 단차 (레벨 차이) 를 형성한다. 그 위에 형성된 주변 차광층 (113) 이 또한 대응하는 위치를 따른 단차를 가지는 일이 뒤따를 수 있다. 그후, 특히 주변 차광층 (113) 이 연마 중지 층으로서도 작용하는 경우, 주변 차광층 (113) 이 필요 이상으로 더 두껍게 형성되고 평탄화되어 전술된 단차를 제거하는 것이 바람직하다.
주변 차광층 형성 단계에 후속하여, 제 1 내지 제 3 컬러의 컬러 필터를 순차적으로 형성하는 단계가 수행된다. 하기 실시예에서, 제 1 컬러는 적색 (R) 이고, 제 2 컬러는 청색 (B) 이고, 제 3 컬러는 녹색 (G) 이다.
제 1 컬러 (R) 의 컬러 필터 형성 단계는, 포토레지스트를 패터닝하는 서브단계에서 시작한다. 도 20 에 도시된 바와 같이, 포지티브 포토레지스트 재료 (예컨대, FHi622BC, Fujifilm Electronics Materials Co., Ltd. 제조) 를 주변 차광층 (113) 상에 도포하고, 핫 플레이트 상에서 80 내지 100 ℃ 에서 60초간 프리베이킹하여 포토레지스트를 형성한다.
제 1 내지 제 3 컬러의 컬러 필터가 배열되게 되는, 유효 픽셀 영역에 대응하는 포토레지스트의 영역은, 포토마스크를 통해 노광된다. 노광은, 예를 들어, 수은 i 선 (365 nm) 스텝퍼를 사용하여 수행될 수도 있다. 패턴식 노광된 포토레지스트를 핫 플레이트 상에서 100 내지 120 ℃ 에서 90 초간 노광후 베이킹하고, 현상액으로 패들 현상하고 (paddle-developed), 핫 플레이트 상에서 포스트베이킹하여 노광된 영역을 제거한다 (포토레지스트의 비노광 영역은 주변 차광층 (113) 상에 남는다).
그후, 나머지 포토레지스트를 마스크로서 사용하여 주변 차광층 (113) 을 드라이 에칭한다. 드라이 에칭은, 예를 들어, 반응성 이온 에칭 (RIE) 장치를 사용하여 수행될 수도 있다. RIE 장치는, 평행 판 용량 결합형 플라즈마 RIE 또는 전자 사이클로트론 공진 RIE 와 같은 공지된 플라즈마 발생 시스템을 가질 수도 있고, 고주파 방전을 이용하여 드라이 에칭을 달성한다. 주변 차광층 (113) 을, RIE 장치를 사용하여 포토레지스트 마스크를 통해 드라이 에칭한다. 그리하여, 도 22 의 (a) 및 (b) 에 도시된 바와 같이, 제 1 내지 제 3 컬러의 컬러 필터가 배열되게 되는 유효 픽셀 영역에 대응하는 주변 차광층 (113) 이 제거된다.
본 발명에서, 주변 차광층 (113) 의 드라이 에칭 서브단계는, 리세스 형성을 위한 드라이 에칭 처리에 후속하여 잔류물 제거를 위한 드라이 에칭 처리를 포함한다.
주변 차광층 (113) 을 에칭하여 직사각형 단면을 갖는 리세스를 형성하기 위해, 적어도 하나의 불소가스 및 O2 가스를 함유하는 가스 혼합물이 제 1 에천트 가스로서 사용되는 것이 바람직하다. 리세스 형성을 위한 드라이 에칭 처리를 실시할 때, 평면 전극 (캐소드) 상에 반도체 기판이 배치된 에칭 챔버 내로 제 1 에천트 가스를 도입하고, 평면 전극과 카운터 전극 사이에 고주파 전압을 인가하여, 주변 차광층 (113) 은 캐소드 효과에 의해 이방성으로 에칭된다. 리세스 형성을 위한 드라이 에칭 처리에서 사용된 불소가스는 CnHmFl (여기서 n 은 1 내지 6 이고; m 은 0 내지 13 이고; l 은 1 내지 14 이다) 로 나타내는 불소 함유 화합물 가스가 바람직하다.
불소가스 CnHmFl 의 예는, CF4, C2F6, C3F8, C2F4, C4F8, C4F6, C5F8, 및 CHF3 을 포함한다. 본 발명에서 사용되는 불소가스는 상기 예들로부터 선택된 하나 이상일 수도 있다. 주변 차광층의 에칭된 부분 (즉, 리세스) 의 단면 직사각형을 유지하는 관점에서, 불소가스는 CF4, C4F6, C4F8 및 CHF3 중 적어도 하나인 것이 바람직하고, CF4 및 C4F6 중 적어도 하나인 것이 보다 바람직하고, CF4 와 C4F6 의 혼합물인 것이 보다 더 바람직하다.
에칭 플라즈마의 안정성 및 에칭된 벽의 수직성을 유지하기 위해서, 리세스 형성을 위한 건조 에칭 처리에 사용되는 가스 혼합물은, 불소계 가스 및 O2 가스에 추가하여, 희가스 (예컨대, He, Ne, Ar, Kr, 및 Xe), Cl, F, 또는 Br 과 같은 할로겐 원자를 함유하는 가스 (예컨대, CCl4, CClF3, AlF3, 및 AlCl3), N2, CO, 및 CO2 로 이루어진 그룹에서 선택된 적어도 1종을 더 함유하는 것이 바람직하다. 가스 혼합물이 Ar, He, Kr, N2, 및 Xe 중 적어도 하나를 함유하는 것이 보다 바람직하다. 가스 혼합물이 He, Ar 및 Xe 중 적어도 하나를 함유하는 것이 보다 더 바람직하다. 에칭 플라즈마의 안정성 및 에칭된 벽의 수직성을 가지는 한, 리세스 형성을 위한 드라이 에칭 처리에서 사용되는 가스 혼합물은 불소가스 및 O2 가스만으로 이루어질 수도 있다.
잔류물 제거를 위한 드라이 에칭 처리에서, O2 가스를 함유하는 제 2 에천트 가스를 사용하여 드라이 에칭을 수행하여 주변 차광층 (113) 의 단면 직사각형을 유지한 채로, 차광층으로부터 포토레지스트의 영향받은 부분 및 에칭 잔류물을 제거한다.
잔류물 제거를 위한 드라이 에칭 처리에서 사용되는 제 2 에천트 가스는, O2가스에 추가하여, 에칭 플라즈마의 안정성의 관점에서 He, Ne, Ar, Kr, Xe 및 N2 중 적어도 하나를 제 3 에천트 가스로서 함유하는 것이 바람직하다. 제 3 에천트 가스 대 O2 가스의 혼합 비율, 예컨대 Ar/O2 는 40/1 이하가 바람직하고, 20/1 이하가 보다 바람직하고, 10/1 이하가 보다 더 바람직하다. 제 2 에천트 가스는 잔류물 제거의 향상된 능력을 가지기 위해 5% 이하의 불소 함유 화합물을 더 함유할 수도 있다.
제 3 에천트 가스는 He, Ar 및 Xe 중 적어도 하나인 것이 바람직하다. 그 자체로 에칭 플라즈마의 안정성을 유지할 수 있을 경우에, 제 2 에천트 가스는 O2 가스만으로 이루어질 수도 있다.
잔류물 제거를 위한 드라이 에칭 처리는 계산된 시간 주기에 종료되는 것이 바람직하다. 예를 들어, 잔류물 제거를 위한 드라이 에칭 시간은, 주변 차광층 (113) 의 단면 직사각형을 유지하는 관점에서, 3 내지 10초인 것이 바람직하고, 4 내지 8초인 것이 보다 바람직하다.
에칭 처리에 후속하여, 포토레지스트 제거를 수행한다. 포토레지스트 제거는, (1) 용매 또는 박리액을 사용하여 주변 차광층 (113) 상에 남은 포토레지스트를 제거하기 위한 포토레지스트 박리 처리, 또는 (2) 상기 기재된 잔류물 제거를 위한 드라이 에칭의 시간을 연장하는 것에 의해 실시된다.
포토레지스트 제거에 후속하여, 임의의 용매 또는 물을 제거하기 위한 베이킹을 수행할 수도 있다. 그러한 방식으로, 컬러 필터가 형성되게 되는 부분에 대응하는 차광층의 부분, 즉, 유효 픽셀 영역이 에칭되고, 남은 포토레지스트가 박리된다.
본 발명에 있어서의 포토레지스트 제거 서브단계는, (1) 포토레지스트에 박리액 또는 용매를 도포하여 포토레지스트를 제거하는 것을 준비하는 서브단계, 및 (2) 포토레지스트를 세정수로 세정하는 서브단계를 포함한다. 서브단계 (1) 은 박리액 또는 용매를 적어도 포토레지스트에 도포하고 소정의 시간 주기동안 유지하는 패들 현상이라 불리는 것에 의해 실시될 수도 있다. 포토레지스트 상에 박리액 또는 용매를 유지시키는 시간은 특별히 제한되지 않지만, 수십초 내지 수분인 것이 바람직하다.
서브단계 (2) 는 포토레지스트에 스프레이 노즐 또는 샤워 노즐로부터 세정수를 분사하여 포토레지스트를 제거함으로써 실시될 수도 있다. 세정수는 순수인 것이 바람직하다. 분사 노즐은 기판의 전체 영역을 커버하는 넓은 분사 범위를 갖는 노즐 또는 기판의 전체 영역을 커버하는 범위에 걸쳐 이동가능한 노즐일 수도 있다. 이동가능한 분사 노즐을 사용하는 경우, 포토레지스트는, 포토레지스트에 세정수를 분사하면서 기판의 중심으로부터 기판의 각각의 단부로 노즐을 적어도 2회 이동시킴으로써 효과적으로 제거된다.
박리액은 일반적으로 유기 용매를 함유하고 무기 용매를 더 함유할 수도 있다. 유용한 유기 용매의 예는, 탄화수소, 할로겐화 탄화수소, 알코올, 에테르, 아세탈, 케톤, 알데히드, 에스테르, 다가 알코올, 카르복실산 또는 그 무수물, 페놀 화합물, 질소 함유 화합물, 함 황유 화합물, 및 불소 함유 화합물을 포함한다. 질소 함유 화합물을 함유하는 박리액이 바람직하다. 비고리형 질소 함유 화합물과 고리형 질소 함유 화합물을 함유하는 박리액이 보다 바람직하다.
보다 구체적으로, 박리액은, 모노에탄올아민, 디에탄올아민 및 트리에탄올아민으로부터 선택된 적어도 하나의 비고리형 질소 함유 화합물, 그리고 N-메틸-2-피롤리돈 및 N-에틸모르폴린으로부터 선택된 적어도 하나의 고리형 질소 함유 화합물을 함유하는 것이 바람직하다. 보다 바람직하게는, 박리액은 모노에탄올아민과 N-메틸-2-피롤리돈을 함유한다. 박리액은, 박리액 100 질량부에 대해, 비고리형 질소 함유 화합물 9 내지 11 질량부, 및 고리형 질소 함유 화합물 65 내지 70 질량부를 갖는 것이 바람직하다. 본 발명에서 사용되는 박리액은, 비고리형 질소 함유 화합물과 고리형 질소 함유 화합물의 혼합물을 순수로 희석함으로써 제작되는 것이 바람직하다.
포토레지스트는, 착색된, 차광층 (113) 의 상단으로부터 제거되는 것만이 필요하다. 즉, 에칭 부산물이 차광층의 에칭된 벽에 부착되어 남아 있는 것을 허락할 수 있다. 포토레지스트 제거 서브단계에 후속하여 물 제거를 위한 포스트 베이킹을 수행하는 것이 바람직하다.
포토레지스트 제거에 후속하여, 제 1 컬러의 컬러 필터 층을 형성하는 서브단계를 수행한다. 제 1 컬러의 컬러 필터 층을 형성하는 단계에 대해 도 24 내지 도 28 을 참조하여 설명한다. 도 24 는 제 1 컬러의 형성된 컬러 필터 층을 도시한다. 도 25 는 제 1 컬러의 컬러 필터 층 상에 형성된 포토레지스트를 도시한다. 도 26 의 (a) 및 (b) 는 각각 포토레지스트를 패턴식 노광하고 현상한 후의 상태를 도시한다. 도 27 의 (a) 및 (b) 는 각각 제 1 컬러의 컬러 필터 층의 드라이 에칭 후의 상태를 도시한다. 도 28 의 (a) 및 (b) 는 각각 포토레지스트의 제거 후의 제 1 컬러의 컬러 필터를 도시한다.
도 24 에 도시된 바와 같이, 리세스를 충진하고 그리고 주변 차광층 (113) 을 전체적으로 커버하도록 제 1 컬러의 컬러 필터 층을 제공하는 조성물을 도포하고, 핫 플레이트를 사용하여 포스트 베이킹하여 제 1 컬러의 컬러 필터 층을 형성한다.
예를 들어, 연마에 의한 평탄화가 이후에 수행되는 것을 고려하여, 제 1 컬러의 컬러 필터 층은, 연마 중지 층으로서 기능하는 주변 차광층 (113) 의 상단 표면 위에 있는 상단 표면을 가지고 형성된다. 제 1 컬러의 컬러 필터 층이 제 1, 제 2, 및 제 3 컬러의 컬러 필터 층의 평탄화시에 연마 중지 층으로서 이용되는 경우, 제 1 컬러의 컬러 필터 층을 제공하는 착색된 조성물은 연마 내성을 제공하기 위해, 무기 입자, 예컨대, 산화 알루미늄, 산화 규소, 또는 산화 지르코늄의 무기 입자를 함유할 수도 있다.
그후, 도 25 에 도시된 바와 같이, 포지티브 포토레지스트를 제 1 컬러의 컬러 필터 층의 전체 영역에 도포하고, 프리베이킹하여 포토레지스트를 형성한다.
도 26 의 (a) 및 (b) 에 도시된 바와 같이, i 선 스텝퍼를 사용하여 포토레지스트를 패턴식 노광하고, 현상하여 제 2 컬러의 컬러 필터를 형성하기 위한 패턴을 제공한다. 패턴식 노광, 현상 등의 절차는 상기 기재된 바와 동일하다.
도 27 의 (a) 및 (b) 에 도시된 바와 같이, 제 1 컬러의 컬러 필터 층을 포토레지스트의 마스크를 통해서 에칭하여, 제 2 컬러의 컬러 필터가 형성될 부분을 제거한다. 제 1 컬러의 컬러 필터 층에서 제 2 컬러의 컬러 필터에 대한 단면 직사각형의 리세스를 형성하기 위해서, 이러한 에칭은 상기 서술된 바와 동일한 방식으로, 불소가스 및 O2 가스를 함유하는 제 1 에천트 가스를 사용한 리세스 형성을 위한 드라이 에칭 처리, 그리고 제 2 에천트 가스를 사용한 잔류물 제거를 위한 후속 드라이 에칭 처리를 포함하는 것이 바람직하다.
에칭에 후속하여, 포토레지스트의 제거를 수행한다. 포토레지스트의 제거는, 상기 기재된 바와 같이 방법, 용매 또는 박리액, 및 조건에 대해 동일한 방식으로 실시된다.
제 2 컬러 필터의 컬러 필터를 형성하는 단계에 대해 도 29 내지 도 30 을 참조하여 설명하며, 도 29 는 형성된 제 2 컬러의 컬러 필터 층을 도시하고, 도 30 은 서로 동일 평면에 있는 제 1 컬러의 컬러 필터 및 제 2 컬러의 컬러 필터를 도시한다.
제 2 컬러의 컬러 필터를 형성하는 단계에서, 도 29 에 도시된 바와 같이, 리세스를 충진하고 그리고 연마 중지 층으로서 기능하는 주변 차광층 및 제 1 컬러의 컬러 필터 층을 전체적으로 커버하도록 제 2 컬러의 컬러 필터 층을 형성한다. 제 1 컬러의 컬러 필터 층의 형성과 유사하게, 제 2 컬러의 컬러 필터 층을 제공하는 착색된 조성물을 도포하고, 핫 플레이트를 사용하여 포스트베이킹하여 제 2 컬러의 컬러 필터 층을 형성한다. 제 2 컬러의 컬러 필터 층이 연마 중지 층으로서 이용되는 경우, 제 2 컬러의 컬러 필터 층을 제공하는 착색된 조성물은 향상된 연마 내성을 발현하기 위해 무기 입자, 예컨대, 산화 알루미늄, 산화 규소 또는 산화 지르코늄의 무기 입자를 함유할 수도 있다.
후속하는 평탄화 서브단계에서, 연마 중지 층으로서의 주변 차광층 (113) 이 노출될 때까지, 제 2 컬러의 컬러 필터 층 및 제 1 컬러의 컬러 필터를 연마하여 동일 평면화한다. 제 1 및 제 2 컬러의 컬러 필터 층보다 더 높은 연마 내성을 갖는 주변 차광층 (113) 의 노출시에, 제 1 및 제 2 컬러의 컬러 필터 층의 연마 속도는 느려진다. 이것은, 제 1 및 제 2 컬러의 컬러 필터의 상단 표면을, 연마의 종료점인, 주변 차광층 (113) 의 상단 표면과 동일 평면화하는 것을 돕는다.
산화 규소 입자를 함유하는 슬러리를 연마 매체로서 사용한다. 연마포를 갖는 연마 디바이스는, 슬러리 유량 100 내지 250 cm3·min-1, 웨이퍼 압력 0.2 내지 5.0 psi, 및 리테이너 링 (retainer ring) 압력 1.0 내지 2.5 psi 의 조건하에서 사용된다. 웨이퍼 및 연마포의 상대 회전 속도를 약 30 내지 100 rpm 이내로 제어함으로써, 최소화된 마이크로 스크래치를 갖는 컬러 필터를 형성한다. 연마의 완료 후에, 컬러 필터를 순수로 클리닝하고, 포스트베이킹하여 잔류 수분을 제거한다.
격벽을 형성하는 단계에 대해 도 31 내지 도 36 을 참조하여 설명한다. 도 31 은 제 1 컬러 및 제 2 컬러의 컬러 필터 상에 형성된 포토레지스트를 도시한다. 도 32 는 포토레지스트를 패턴식 노광하고 현상한 후의 상태를 도시한다. 도 33 의 (a) 및 (b) 는 각각 포토레지스트를 마스크로서 사용하여 컬러 필터를 드라이 에칭한 후의 상태를 도시한다. 도 34 의 (a) 및 (b) 는 각각 포토레지스트의 제거 후의 상태를 도시한다. 도 35 의 (a) 및 (b) 는 각각 형성된 격벽 재료 층을 도시한다. 도 36 의 (a) 및 (b) 는 각각 서로 동일 평면화된 제 1 컬러 및 제 2 컬러의 컬러 필터들과 격벽들을 도시한다. 격벽을 형성하는 단계는 도 31 에 도시된 바와 같이 포토레지스트의 형성에서 시작된다. 포토레지스트는, 제 1 컬러 및 제 2 컬러의 컬러 필터들과 주변 차광층 (113) 의 전체 영역 상에 포지티브 포토레지스트 재료를 도포하고 나서 프리베이킹함으로써 형성된다.
도 32 에 나타낸 바와 같이, 리세스가 형성될 부분에 대응하는 포토레지스트의 부분은, i 선 스텝퍼를 사용하여 패턴식 노광에 의해 제거된다. 포토레지스트의 패터닝은 앞서 기재된 바와 동일한 방식으로 실시될 수도 있다.
도 33 의 (a) 및 (b) 에 도시된 바와 같이, 리세스가 형성될 부분에 대응하는 컬러 필터 층의 부분은 마스크로서의 포토레지스트를 통해서 에칭함으로써 제거된다. 에칭은, 앞서 기재된 바와 동일한 방식으로 리세스 형성을 위한 드라이 에칭 처리에 후속하여 잔류물 제거를 위한 드라이 에칭 처리를 수행함으로써 실시된다.
에칭 후에, 도 34 의 (a) 및 (b) 에 도시된 바와 같이 포토레지스트를 제거한다. 포토레지스트의 제거는, 상기 기재된 바와 같이 방법와 조건, 용매 또는 박리액 등에 대해 동일한 방식으로 실시된다. 포토레지스트 제거에 후속하여 격벽의 형성을 수행한다.
도 35 의 (a) 및 (b) 에 도시된 바와 같이, 제 1 컬러의 컬러 필터의 형성에 대해서와 동일한 방식으로, 리세스를 충진하고 그리고 연마 중지 층으로서 기능하는 주변 차광층과 제 1 및 제 2 컬러의 컬러 필터를 전체적으로 커버하도록 격벽 형성 조성물을 도포한다. 도포된 조성물을 핫 플레이트를 사용하여 포스트베이킹하여 격벽 재료 층 (112) 을 형성한다.
격벽 재료는, 제 1, 제 2 및 제 3 컬러의 컬러 필터보다 더 작은 굴절률을 갖는 투명 재료가 바람직하고, 굴절률 1.5 미만이 보다 바람직하고, 굴절률 1.4 미만이 보다 더 바람직하다. 적합한 재료의 예는, 예컨대, 산화 규소의 다공질 막, 실록산 폴리머, 및 아몰퍼스 불소수지를 포함하고, 상품명 Opstar JN 시리즈 (저굴절률 재료의 시리즈, JSR Corp. 제조), NR 시리즈 (Toray Industries, Inc. 제조), Cytop 시리즈 (Asahi Glass Co., Ltd. 제조), 및 Teflon Af 그레이드 (E.I. du Pont 제조) 가 시판되고 있다. 격벽 (112) 이 연마 중지 층으로서 이용되는 경우, 격벽 형성 조성물은 향상된 연마 내성을 발현하기 위해 무기 입자, 예컨대, 산화 알루미늄, 산화 규소 또는 산화 지르코늄의 무기 입자를 함유할 수도 있다.
제 3 컬러의 컬러 필터 형성 단계 이전에, 도 36 의 (a) 및 (b) 에 도시된 바와 같이, 주변 차광층 (113) 이 노출될 때까지 제 1 및 제 2 컬러의 컬러 필터와 격벽 (112) 을 연마하여 동일 평면화한다. 동일 평면화는 생략될 수도 있고, 그 경우 연마에 의한 동일 평면화는, 제 3 컬러의 컬러 필터를 형성하는 단계에서 실시된다. 격벽을 형성하는 단계에 후속하여, 제 3 컬러의 컬러 필터를 형성하는 단계를 수행한다.
격벽 (112) 이 형성되지 않는 경우, 상기 기재된 격벽 형성 단계는 생략되며, 제 2 컬러의 컬러 필터를 형성하는 단계에 후속하여 제 3 컬러의 컬러 필터를 형성하는 단계를 수행한다. 격벽을 형성하는 타이밍은, 본 발명에 있어서와 같이 제 2 컬러의 컬러 필터를 형성하는 단계와 제 3 컬러의 컬러 필터를 형성하는 단계 사이로 한정되지 않는다. 격벽을 형성하는 단계는, 주변 차광층을 형성하는 단계, 제 1 컬러의 컬러 필터를 형성하는 단계, 제 2 컬러의 컬러 필터를 형성하는 단계, 및 제 3 컬러의 컬러 필터를 형성하는 단계 중 임의의 하나의 단계 이후에 실시될 수도 있고, 막 형성 기술 및 프로세스의 조합에 적절하게 선택된다.
제 3 컬러의 컬러 필터를 형성하는 단계에 대해 도 37 내지 도 41 을 참조하여 설명하며, 도 37 의 (a) 및 (b) 는 각각 제 1 컬러 및 제 2 컬러의 컬러 필터 층과 격벽 (112) 상에 형성된 포토레지스트를 도시하고, 도 38 은 포토레지스트가 패턴식 노광되고 현상된 후의 상태를 도시한다. 도 39 는 격벽들의 일부가 에칭되어 제 3 컬러의 컬러 필터를 위한 리세스를 제공한 후의 상태를 도시하고, 도 40 의 (a) 및 (b) 는 각각 포토레지스트의 제거 후의 상태를 도시하고, 도 41 의 (a) 및 (b) 는 각각 형성된 제 3 컬러의 컬러 필터 층을 도시한다. 도 37 에 도시된 바와 같이, 제 3 컬러의 컬러 필터를 형성하는 단계는 포지티브 포토레지스트를 도포하고 프리베이킹하는 것에서 시작하여 격벽 재료 층의 전체 영역 상에 포토레지스트를 형성한다.
도 38 에 도시된 바와 같이, 제 3 컬러의 컬러 필터가 형성될 부분에 대응하는 포토레지스트의 부분은, 앞서 기재된 바와 동일한 방식으로 i 선 스텝퍼를 사용하여 패터닝함으로써 제거된다.
도 39 에 도시된 바와 같이, 제 3 컬러의 컬러 필터가 형성될 부분에 대응하는 격벽의 부분은 에칭되어 마스크로서의 포토레지스트를 사용하여 리세스를 형성한다. 에칭은, 앞서 기재된 바와 동일한 방식으로, 리세스 형성을 위한 드라이 에칭 처리, 그리고 나서 잔류물 제거를 위한 드라이 에칭 처리에 의해 실시된다. 앞서 포토레지스트 패터닝의 서브단계 및 이 에칭의 서브단계에서 이루어지는 리세스의 크기는, 포토레지스트 처리 조건 및/또는 드라이 에칭 조건을 조정함으로써 원하는 폭의 격벽 (112) 을 형성하도록 결정된다. 큰 픽셀 개구율을 획득하기 위해, 픽셀 크기가 예를 들어, 1.0 ㎛ 인 경우, 격벽 (112) 의 폭은 0.1 ㎛ 이하인 것이 바람직하고, 리세스의 크기는 0.9 ㎛ 이상 1.0 ㎛ 미만이 바람직하다.
에칭 후에, 도 40 의 (a) 및 (b) 에 나타낸 바와 같이 포토레지스트를 제거한다. 포토레지스트 제거는 상기 기재된 바와 같이 방법과 조건, 용매 또는 박리액 등에 대해 동일한 방식으로 실시된다.
포토레지스트가 제거된 후, 도 41 의 (a) 및 (b) 에 도시된 바와 같이, 리세스를 충진하고 제 1 및 제 2 컬러의 컬러 필터와 격벽 (112) 을 전체적으로 커버하도록 제 3 컬러의 컬러 필터 층을 형성한다. 제 1 및 제 2 컬러의 컬러 필터 층의 형성과 유사하게, 제 3 컬러의 컬러 필터 층은, 착색된 조성물을 도포하고 도포된 조성물을 핫 플레이트를 이용하여 포스트베이킹함으로써 형성된다.
제 3 컬러의 컬러 필터 층의 형성에 후속하여, 평탄화를 수행한다.
평탄화는 CMP 에 의해 실시된다. 제 3 컬러의 컬러 필터 층은, 연마 중지 층으로서의 주변 차광층 (113), 제 1 컬러의 컬러 필터, 제 2 컬러의 컬러 필터, 및 격벽 (112) 의 상단 표면이 노출할 때까지 연마된다. 제 3 컬러의 컬러 필터 층보다 더 높은 연마 내성을 갖는 주변 차광층 (113) 이 노출될 때까지의 연마는, 제 3 컬러의 컬러 필터의 상단 표면을, 연마의 종료점인 주변 차광층 (113) 의 상단 표면과 동일 평면화하는 것을 용이하게 한다. 그리하여, 도 18 에 도시된 바와 같이 상이한 컬러의 컬러 필터는 유효 픽셀 영역에 배열되고, 저굴절률 재료로 이루어진 격벽 (122) 에 의해 서로 분리되어 있고, 컬러 필터의 상단 표면은 연마 중지 층으로서의 주변 차광층 (113) 의 상단 표면과 동일 평면에 있다.
적색 컬러 필터 (R), 녹색 컬러 필터 (G), 및 청색 컬러 필터 (B) 가 인접 컬러 필터들 사이에 격벽 (112) 을 개재한 채로 도 17 의 베이어 어레이 (Bayer array) 로 형성되는 경우, 제조 비용의 관점에서, 적색 컬러 필터 및 청색 컬러 필터가 먼저 형성되고, 그후 격벽이 형성되고, 그리고 마지막으로 녹색 컬러 필터가 형성되는 것이 바람직하다. 이것은, 격벽 재료 층의 형성 이전의 에칭 단계에서 형성된 리세스 (I) (도 33 참조) 및 녹색 컬러 필터 층의 형성 이전의 에칭 단계에서 형성된 리세스 (II) (도 39 참조) 는 평면에서 볼 때 동일한 위치에 중력 중심을 가지며 그 크기에 있어서만 격벽 (112) 의 2개의 폭만큼 다르다. 예를 들어, 크기 1.0 ㎛ 의 픽셀 및 폭 0.1 ㎛ 의 격벽을 형성할 때에, 리세스 (I) 및 (II) 가 동일한 중력 중심에서 크기 1.1 ㎛ 및 0.9 ㎛ 로 각각 형성되는 경우, 격벽의 크기는 0.1 ㎛ 이다. 모든 컬러 필터가 형성된 후에 격벽이 형성되는 경우, 0.1 ㎛ 폭 리세스의 형성은 고해상도 패터닝 기술 및 수반되는 제조 비용 증대를 필요로 한다. 반면에, 상기 서술된 제조 예에 따르면, 최소 리세스 크기가 0.9 ㎛ 이기 때문에, 범용 리소그래피 기술을 적용하여 비용을 낮게 유지시킬 수도 있다. 추가적으로, 리세스 (I) 및 (II) 가 동일한 형상 및 중력 중심 위치를 가지기 때문에, 리세스 (I) 의 형성 이전의 포토레지스트 패턴을 형성하는 단계 및 리세스 (II) 의 형성 이전의 포토레지스트 패턴을 형성하는 단계는, 노광 조건, 현상 조건 및 에칭 조건의 제어를 통해 리세스 크기를 변경시키면서 노광용 공통 포토마스크를 사용함으로써 수행될 수도 있다. 즉, 고가의 포토마스크의 비용을 절약할 수 있다.
상기 기재에서 컬러 필터 층의 평탄화는 CMP 에 의해 실시되지만, 상기 기재된 드라이 에칭 처리에 대해서와 동일한 방식으로, 평탄화는 그 밖에 예를 들어, 에치 백 기술 (전체 표면 에칭) 에 의해 실시될 수도 있다.
컬러 필터 층의 패터닝이, 기재된 바와 같이 드라이 에칭에 의해 실시되는 경우, 컬러 필터를 제조하기 위해 사용되는 착색된 조성물은 광 경화성 성분을 함유할 필요가 없다. 적은 양의 광 경화성 성분을 함유하거나 또는 바람직하게는 광 경화성 성분을 함유하지 않는 착색된 조성물은, 증가된 착색제 농도를 갖도록 허용되며, 이는 투과 스펙트럼을 유지하면서도 종래 기술에서 가능하였던 것보다 더 작은 두께를 컬러 필터 층을 형성하는 것을 허용한다. 따라서, 착색된 조성물은 광 경화성 조성물을 함유하지 않는 비감광성의 경화성 조성물인 것이 바람직하고, 보다 바람직하게는 열경화성 조성물이다.
본 발명에서 사용되는 열경화성 조성물은 착색제 및 열경화성 조성물을 함유한다. 착색제 농도는 전체 고형분에 대해 50 질량% 이상 100 질량% 미만이 바람직하다. 보다 높은 착색제 농도는 보다 얇은 컬러 필터 층의 형성을 가능하게 한다.
착색제는 특별히 제한되지 않는다. 공지된 염료 및 안료 중 하나 또는 2개 이상의 혼합물이 사용될 수도 있다.
다양한 공지된 유기 또는 무기 안료가 유용하다. 유기 안료이든 무기 안료이든 높은 투과율을 가져야 한다는 것을 고려하면, 평균 입자 크기가 가능한 한 작은 안료를 사용하는 것이 바람직하다. 핸들링 특성을 또한 고려하면, 안료의 평균 입자 크기는 0.01 내지 0.1 ㎛ 가 바람직하고, 0.01 내지 0.05 ㎛ 가 보다 바람직하다.
바람직한 안료의 예는, C.I. 안료 옐로우 11, 24, 108, 109, 110, 138, 139, 150, 151, 154, 167, 180, 및 185; C.I. 안료 오렌지 36 및 71; C.I. 안료 레드 122, 150, 171, 175, 177, 209, 224, 242, 254, 255, 및 264; C.I. 안료 바이올렛 19, 23, 및 32; C.I. 안료 블루 15：1, 15：3, 15：6, 16, 22, 60, 및 66; 그리고 C.I. 안료 그린 7, 36, 및 58 을 포함하지만, 이들에 한정되지 않는다.
착색제로서 염료를 사용할 경우, 염료가 균일하게 용해되어 비감광성의 열경화성 착색된 조성물을 제공한다.
컬러 필터 용도를 위해 공지된 임의의 염료가 사용될 수도 있다. 유용한 염료의 화학 구조의 예는, 피라졸 아조, 아닐리노 아조, 트리페닐메탄, 안트라퀴논, 안트라피리돈, 벤질리덴, 옥소놀, 피라졸로트리아졸 아조, 피리돈 아조, 시아닌, 페노티아진, 피롤로피라졸 아조메틴, 크산텐, 프탈로시아닌, 벤조피란, 및 인디고를 포함한다.
착색된 열경화성 조성물의 전체 고형분에 대한 착색제 함유량은 특별히 제한되지 않지만, 바람직하게는 30 내지 60 질량%이다. 착색제 함유량 30 질량% 이상은 컬러 필터로서의 적당한 색도를 보장한다. 착색제 함유량이 60 질량% 이하이면, 충분한 열 경화가 발생되어 막 강도의 저하를 회피한다.
가열시에 막 경화가 형성되는 임의의 열경화성 화합물은 컬러 필터를 형성하는데 유용하다. 예를 들어, 열경화성 관능기를 갖는 화합물이 사용될 수도 있다. 에폭시기, 메틸올기, 알콕시메틸기 및 아실옥시메틸기로부터 선택된 적어도 하나의 열경화성 관능기를 갖는 화합물이 바람직하다.
바람직한 열경화성 화합물의 예는, (a) 에폭시 화합물, (b) 메틸올기, 알콕시메틸기 및 아실옥시메틸기로부터 선택된 적어도 하나의 치환기를 각각 갖는, 멜라민 화합물, 구아나민 화합물, 글리콜우릴 화합물 및 우레아 화합물, 그리고 (c) 메틸올기, 알콕시메틸기 및 아실옥시메틸기로부터 선택된 적어도 하나의 치환기를 각각 갖는, 페놀 화합물, 나프톨 화합물, 및 하이드록시안트라센 화합물을 포함한다. 그들 중에서도, 다관능 에폭시 화합물이 바람직하다.
착색된 열경화성 조성물 중의 열경화성 화합물의 총 함유량은, 화합물에 따라 상이하지만, 0.1 내지 50 질량%가 바람직하고, 0.2 내지 40 질량%가 보다 바람직하고, 1 내지 35 질량%가 보다 더 바람직하다.
필요에 따라, 착색된 열경화성 조성물은, 본 발명의 효과에 영향을 미치지 않는 한 다양한 첨가제를 함유할 수도 있다. 첨가제의 예는 바인더, 경화제, 경화 촉매, 용매, 충전제, 상기 기재된 것 이외의 폴리머 화합물, 계면활성제, 밀착 촉진제, 산화방지제, 자외선흡수제, 응집방지제, 및 분산제를 포함한다.
상이한 컬러의 컬러 필터가 드라이 에칭에 의해 형성되는 경우, 기재된 바와 같은 포토레지스트를 사용하여 에칭 레지스트 패턴이 형성된다. 또한, 제거 단계에서, 포토레지스트를 사용하여 레지스트 패턴이 형성되는 것이 바람직하다.
포지티브 포토레지스트로서의 포지티브로 작용하는 감광성 수지 조성물은, 자외선 (수은 램프의 g 선, h 선, 또는 i 선), (엑시머 레이저 빔을 포함하는) 심자외선, 전자 빔, 이온 빔 및 X 레이와 같은 방사선에 감응하는 포지티브 포토레지스트 조성물일 수도 있다. 상기 방사선 중에서, g 선, h 선, 및 i 선이 바람직하다. i 선이 특히 바람직하다.
구체적으로, 포지티브 감광성 수지 조성물은 퀴논디아지드 화합물 및 알칼리 가용성 수지를 함유하는 것이 바람직하다. 500 nm 이하의 단파장의 방사선이 조사될 때에, 퀴논디아지드 화합물의 퀴논디아지드기는 분해되어 카르복실기를 생성하고, 이에 따라 알칼리 불용성 조성물이 알칼리 가용성으로 된다. 이러한 종류의 포지티브 포토레지스트는 현저하게 높은 해상도를 가지며, 반도체 제조에 널리 사용되고 있다. 퀴논디아지드 화합물로서는 나프토퀴논디아지드 화합물이 예시된다.
현상액은 주변 차광층에 영향을 주지 않고서 포지티브 포토레지스트의 노광 영역 및 네거티브 포토레지스트의 비노광 영역을 용해시킬 수 있는 한 임의의 현상액이 사용될 수도 있다. 구체적으로, 다양한 유기 용매의 조합 또는 알칼리성 수용액이 사용될 수도 있다.
상이한 컬러의 컬러 필터를 형성하는 단계에 대해 원색 (RGB) 계의 컬러 필터를 특히 참조하여 설명하였지만, 이들 단계는 또한 시안, 마젠타, 옐로우, 및 그린을 사용한 보색계의 컬러 필터의 형성에도 적용가능하다.
후속 단계 동안 컬러 필터를 보호하기 위해 컬러 필터 상에 오버코트층이라고도 불리는 보호층 (114) 이 제공된다. 보호층은 아크릴 수지, 폴리실록산 수지, 폴리스티렌 수지, 및 불소수지와 같은 폴리머, 그리고 산화 규소 및 질화 규소와 같은 무기 재료를 포함하는 적절한 재료로 이루어질 수도 있다. 폴리스티렌 수지와 같은 감광성 수지를 사용하는 것은 하기 이점을 제공한다. (1) 보호층이 포토리소그래피에 의해 패터닝될 수 있으므로, 주변 차광층 (113), 봉지층 (110), 절연층 (102) 등을 통하여 본딩 패드를 제작하는 콘택 개구를 형성할 때 포토레지스트로서 사용 가능하다. (2) 보호층이 마이크로렌즈 어레이로 형성될 수도 있다.
보호층은 또한 반사방지층으로서 기능할 수도 있다. 그러한 경우, 보호층은 바람직하게 격벽 형성 재료로서 기재된 임의의 저 굴절률 재료로 이루어질 수도 있다. 후속 단계에서의 보호층으로서 또는 반사방지층으로서의 기능을 보장하기 위해서, 보호층은 상기 기재된 것들로부터 선택된 상이한 재료의 2개 이상의 서브층으로 구성될 수도 있다.
집광 효율을 더욱 향상시키기 위해 또는 컬러 크로스토크의 방지를 보장하기 위해서, 보호층은 마이크로렌즈 어레이로 형성될 수도 있고, 또는 마이크로렌즈 어레이는 보호층으로서 제공될 수도 있다. 도 1 에 도시된 구성에서는 마이크로렌즈 어레이가 제공되어 있지 않지만, 컬러 필터들이 저 굴절률 격벽에 의해 서로 분리되어 있기 때문에 집광 효율의 향상 및 컬러 크로스토크의 방지가 충분히 달성된다. 마이크로렌즈 어레이가 형성되어야 하는지 여부는, 비용 및 광학 설계의 어려움을 고려하여 결정된다.
도 42 는 도 1 의 고체 촬상 디바이스에 사용된 판독 회로 (116) 의 제 1 예를 도시한다. 도 42 의 판독 회로는 플로팅 확산 노드 (FD), 리셋 트랜지스터 (204), 출력 트랜지스터 (205), 및 선택 트랜지스터 (206) 를 포함한다. 리셋 트랜지스터 (204), 출력 트랜지스터 (205), 및 선택 트랜지스터 (206) 는 각각 n 채널 MOS형 (nMOS 트랜지스터) 이다.
FD 는 픽셀 전극 (104) 에 전기적으로 접속되고, 그 전위를 픽셀 전극 (104) 의 전위에 따라 변경한다. 도 42 의 제 1 예에서, 노광 동안 카운터 전극 (108) 으로부터 픽셀 전극 (104) 로 신호 전류 Isig 가 흐르도록 (즉, 정공이 픽셀 전극 (104) 에 의해 수집되도록), 카운터 전극 (108) 에 인가되는 전압 VPX 가 설정된다. 노광 동안, Isig 는 픽셀 전극 (104) 으로 흘러서 픽셀 전극 (104) 의 전위를 상승시키고, 이에 따라 FD 의 전위가 상승된다.
리셋 트랜지스터 (204) 는, FD 를 소정 전위로 리셋하기 위한 것이다. 리셋 트랜지스터 (204) 는, 그 드레인 단자가 FD 에 전기적으로 접속되고, 그 소스 단자에 전압 VS 가 공급된다. 리셋 트랜지스터 (204) 의 게이트 단자에 인가 되는 리셋 펄스 RS 가 하이 레벨이 되면, 리셋 트랜지스터 (204) 가 온되고, 리셋 트랜지스터 (204) 의 소스로부터 드레인으로 전자가 주입된다. 주입된 전자는 FD 의 전위를 강하시켜 그 전위를 소정 레벨로 리셋한다. 전압 VS 는 전압 VPX보다 더 낮게 설정되고 (VPX > VS), 이에 따라 신호 전류 Isig 가 카운터 전극 (108) 으로부터 픽셀 전극 (104) 으로 흐른다. 예를 들어, VPX 는 촬상 디바이스의 전원 전압 Vdd 일 수도 있고, VS 는 접지 전압 GND 일 수도 있다. Vdd 는 CMOS 이미지 센서의 구동 전원으로부터 공급된 전압이다.
상기 배열에서, 축적된 신호 전하의 양이 작은 경우, FD 의 전위가 낮고, 한편 축적된 신호 전하의 양이 큰 경우, FD 의 전위가 높다. FD 에서 발생하는 암전류에 의해 야기되는 노이즈는 FD 의 전위가 낮을수록 더 작아지기 때문에, SN비를 향상시키기 위해서 노이즈 저감이 강하게 요구되는, 축적된 신호 전하의 양이 작은 경우에, 그 배열은 FD 에서 암전류 유도 노이즈를 효과적으로 저감시켜 SN비를 증가시킨다.
출력 트랜지스터 (205) 는 FD 의 전위를 전압 신호로서 출력하기 위한 것이다. 출력 트랜지스터 (205) 는 그 게이트 단자가 FD 에 전기적으로 접속되고, 그 드레인 단자에 전원 전압 Vdd 가 공급된다. 출력 트랜지스터 (205) 의 소스 단자는 선택 트랜지스터 (206) 의 드레인 단자에 접속되어 있다.
선택 트랜지스터 (206) 는 출력 트랜지스터 (205) 로부터의 출력 신호를 신호선으로 선택적으로 출력하기 위한 것이다. 선택 트랜지스터 (206) 는 그 소스 단자가 신호선에 접속되어 있다. 선택 트랜지스터 (206) 의 게이트 단자에 인가되는 선택 펄스 RW 가 하이 레벨이 되면, 선택 트랜지스터 (206) 는 온되고, 출력 트랜지스터 (205) 로부터의 전압 신호가 신호선에 출력된다.
상기 예시된 제 1 예에 따른 판독 회로는 픽셀 전극 (104) 에 의해 수집된 전하에 따른 신호를 신호선으로 판독해 낸다.
도 43 은 도 1 의 고체 촬상 디바이스에서 사용되는 판독 회로 (116) 의 제 2 예를 도시한다. 도 43 의 판독 회로는, 도 42 에 나타낸 판독 회로에 있어서, 리셋 트랜지스터 (204), 출력 트랜지스터 (205) 및 선택 트랜지스터 (206) 를, 리셋 트랜지스터 (204'), 출력 트랜지스터 (205') 및 선택 트랜지스터 (206') 로 각각 대체한 것 이외에는 동일한 구성을 가진다. 리셋 트랜지스터 (204'), 출력 트랜지스터 (205') 및 선택 트랜지스터 (206') 는 p 채널 MOS형 (pMOS 트랜지스터) 의 각각이다. 제 2 예의 판독 회로에서, 전압 VPX 는 전압 VS 보다 더 낮게 설정되고 (VPX < VS), 출력 트랜지스터 (205') 의 드레인 단자에 공급되는 전압은 접지 전압 GND 이다.
이 회로에 따르면, 리셋 트랜지스터 (204') 의 게이트 단자에 인가되는 리셋 펄스 (RS) 가 로우 (low) 가 되면, 리셋 트랜지스터 (204') 가 온되고, 리셋 트랜지스터 (204') 의 소스로부터 드레인으로 정공이 주입된다. 이 정공은, FD 의 전위를 상승시켜 FD 를 소정 레벨로 리셋한다. 전압 VS 가 전압 VPX 보다 더 높게 설정되기 때문에, 노광 동안 픽셀 전극 (104) 로부터 카운터 전극 (108) 으로 신호 전류 Isig 가 흐른다. Isig 가 픽셀 전극 (104) 으로부터 카운터 전극 (108) 으로 흘러서, 픽셀 전극 (104) 의 전위가 강하되고, 이에 따라 FD 의 전위도 강하된다. 출력 트랜지스터 (205') 는 이러한 강하 이후의 전위를 전압 신호로 변환하고, 선택 트랜지스터 (206') 를 통해 신호선으로 전압 신호가 출력된다.
이와 같이, 판독 회로는 pMOS 트랜지스터로 구성될 수도 있다.
도 42 의 회로 배열에서, MOS 회로는 nMOS 트랜지스터로 구성된다. 따라서, 픽셀 전극 (104) 에 의해 전자가 수집되고 수집된 전자의 양에 따른 전압 신호가 출력 트랜지스터 (205) 로부터 출력되도록 하기 위해 VPX 가 VS 보다 더 낮게 설정된다고 생각할 수 있다. 이 경우, 노광의 시작에서, 픽셀 전극 (104) 의 전위가 강하된다. 노광의 종료 후에, 신호가 판독되고, FD 가 리셋되어 그 전위를 상승시킨다. 리셋의 완료시에, FD 의 전위는 리셋 레벨로부터 약간 강하된다. 이 상태로부터, FD 의 전위는 수광량에 따른 최저 레벨로 강하될 수 있다. 즉, 리셋의 완료 후의 FD 의 전압의 강하가 신호로서 판독되기 때문에, 포화 전하가 감소된다.
도 42 의 회로에서, 리셋의 시작에서, FD 의 전위는 소정의 전위로 강하된다. 리셋의 완료 후에, FD 의 전위는 소정의 레벨로부터 더욱 강하된다. 이 상태로부터, FD 의 전위는 수광에 따른 최고 레벨로 상승할 수 있다. 즉, 리셋의 완료 후의 FD 의 전압의 강하가 신호로서 판독되기 때문에, 포화 전하가 증가된다. 그 결과, 촬상 디바이스는, 큰 동적 범위를 가지고 낮은 휘도에서부터 높은 휘도까지의 피사체의 이미지를 촬상할 수 있다. 동적 범위에 대한 효과는 또한 도 43 에 나타낸 회로에 의해 달성된다.
도 42 의 회로에서, FD 의 전위는 수광량에 따라 VS 로부터 VPX 로 증가한다. VPX 가 전원 전압 Vdd 보다 더 높을 경우, FD 의 전위는 지나치게 증가하며, FD 에 과잉 전압이 인가되어, 회로의 고장을 야기할 수 있다. 그래서, FD 의 전위가 소정 값 (임계치) 를 초과하지 않도록 하는 보호물을 제공하는 것이 바람직하다. 이러한 보호물의 예는 도 44 및 도 45 에 의해 도시된다.
도 44 는 보호물로서 추가된 nMOS 트랜지스터 (207) 를 갖는 도 42 에 나타낸 판독 회로를 도시한다. 트랜지스터 (207) 는, 그 게이트 단자와 드레인 단자가 각각 픽셀 전극 (104) 및 FD 에 전기적으로 접속되고, 소스 단자에 전압 VLMT가 공급된다. 트랜지스터 (207) 는, FD 의 전위가, VLMT 에 트랜지스터 (207) 의 임계값 전압 Vth 를 더한 값 (VLMT＋Vth) 을 초과하는 것을 방지한다.
도 45 는 보호물로서 추가된 다이오드 (208) 를 갖는 도 42 에 나타낸 판독 회로를 도시한다. 다이오드 (208) 는, 그 캐소드가 픽셀 전극 (104) 및 FD 에 전기적으로 접속되고, 애노드에 전압 VLMT 가 공급된다. 다이오드 (208) 는, FD 의 전위가, VLMT 에 다이오드 (208) 의 브레이크다운 전압 Vb 를 더한 값 (VLMT＋Vb) 를 초과하는 것을 방지한다.
도 43 의 회로에서, FD 의 전위는 수광량에 따라 VS 로부터 VPX 로 강하한다. 전압 (VPX-GND) 의 절대값이 전원 전압 (Vdd-GND) 의 절대값보다 더 커질 경우, FD 에 과잉 전압이 인가되어, 회로의 고장을 야기할 수 있다. 그래서, FD 의 전위가 소정값 (임계치) 미만으로 내려가지 않도록 하는 보호물을 제공하는 것이 바람직하다. 도 44 및 도 45 에 도시된 바와 동일한 방식으로 트랜지스터 또는 다이오드가 보호물로서 추가될 수도 있다.
이하, 도 42 에 나타낸 회로의 구동 모드의 예를 제공한다.
도 46 은 전자적 셔터가 오프되었을 때의 도 42 의 판독 회로의 구동 타이밍도를 나타낸다. 도 46 에서, "V_FD" 는 FD 의 전위 변화를 나타내고; "RW_n" 은 이차원적으로 배열된 판독 회로 중 n번째 행의 판독 회로의 선택 트랜지스터 (206) 의 게이트 단자에 공급되는 선택 펄스의 변화를 나타내고; "RS_n" 은 n번째 행의 판독 회로의 리셋 트랜지스터 (204) 의 게이트 단자에 공급되는 리셋 펄스의 변화를 나타낸다. 선택 펄스 및 리셋 펄스는 도 2 에 도시된 수직 드라이버 (121) 에 의해 공급된다.
픽셀 전극 (104) 에 전하를 저장하는 노광 시간의 만료시에, 선택 펄스가 하이 레벨로 상승되고, FD 의 전위에 따른 신호가 데이터 레벨로서 출력된다. 선택 펄스가 하이에 있는 동안, 리셋 펄스가 하이 레벨로 상승되고, FD 의 전위가 소정 전위로 리셋된다. 리셋 펄스가 로우 레벨로 하강되면, FD 의 전위는 약간 변동한다. 이러한 변동 후의 FD 의 전위가 리셋 레벨로서 신호선에 출력된다. 신호 처리 회로 (123) 는, 데이터 레벨로부터 리셋 레벨을 감산하고 감산 후의 신호를 디지털 형태로 변환한다. 디지털 신호는, 수평 드라이버 (124) 의 제어 에 의해 촬상 디바이스 외부로 출력된다. 리셋 레벨이 판독된 후에, 선택 펄스는 로우 레벨로 하강되고, 이때 다음 프레임 기간에 대한 노광이 시작된다. 노광 시간의 만료 후의 동작은 상기 기재된 바와 동일하다.
도 47 은 전자적 셔터가 온되었을 때의 도 42 에 도시된 판독 회로의 구동 타이밍도를 나타낸다. 도 47 에서의 표기는 도 46 에 사용된 바와 동일하다. 도 47 의 타이밍도에 따르면, 선택 펄스 및 리셋 펄스는 도 46 의 타이밍도의 일 프레임 기간의 도중에 하이 레벨로 상승하여 FD 의 전위를 리셋한다. 이와 같이 함으로써, 픽셀 전극 (104) 에서의 전하 축적 기간은 일 프레임 내에서 임의로 제어될 수도 있다.
도 48 은 전자적 셔터가 온되었을 때의 도 42 의 판독 회로의 구동 타이밍도를 나타낸다. 도 48 에서의 표기는 도 46 에 사용된 바와 동일하다. 도 48 의 타이밍도에 따르면, 선택 펄스 및 리셋 펄스는 도 46 의 타이밍도의 2개의 프레임 기간의 도중에 하이 레벨로 상승하여 FD 의 전위를 리셋한다. 이와 같이 함으로써, 픽셀 전극 (104) 에 대한 전하 축적 시간이 일 프레임보다 더 길게 될 수도 있다.
도 46 내지 도 48 의 구동 모드에 따르면, 이전 프레임의 노광에 의해 획득된 데이터 레벨로부터, 다음 프레임에 대한 노광을 개시하기 이전에 획득된 리셋 레벨을 감산함으로써 CDS 처리가 수행된다. 리셋 레벨은 리셋 트랜지스터 (204) 가 오프될 때에 발생된 kTC 노이즈를 포함하기 때문에, 이 CDS 처리에 의한 노이즈 저감의 정확한 처리를 수행하는 것이 어렵다. kTC 노이즈를 저감하기 위한 접근법으로서, 리셋 트랜지스터의 소스 단자에 가변 전압을 공급하는 방법이 있고, 이 전압은 리셋 시간 동안 변동된다. 이 방법을 채용할 때의 구동 모드의 예에 대해 도 49 를 이용하여 설명한다.
도 49 는 전자적 셔터 기능이 오프되었을 때의 도 42 에 나타낸 회로의 구동 타이밍도를 나타내며, 이는 kTC 노이즈 저감을 위한 것이다. 도 49 의 표기는 도 46 에서 사용된 바와 동일하다. 이 구동 모드에 따르면, 리셋 트랜지스터 (204) 의 소스 단자에 공급되는 전압은 고정되지 않고 가변적이다. 그리하여, 이 타이밍도는 추가적으로, n번째 행의 판독 회로의 리셋 트랜지스터 (204) 의 소스 단자에 공급되는 전압 VS 의 변화를 나타내는 "VS_n" 의 파형을 가진다.
도 49 의 타이밍도가 도 46 의 타이밍도와 다른 점은, 리셋 펄스가 로우 레벨로 하강할 때에, 리셋 펄스가 로우 레벨로 하강하여 원래의 레벨로 복귀하기 직전에 전압 VS 가 증가된다는 것이다. 이러한 구동 모드는, 통상적인 리셋 동작에 비해 kTC 노이즈를 절반으로 감소시키므로, 이에 따라 노이즈 저감을 달성한다. 상기 기재된 구동 모드는, 전자적 셔터 기능이 온되었을 때의 모드에도 역시 적용된다.
구동 모드에 관한 상기 기재는 도 42 의 판독 회로에 한정되어 있었지만, 도 43 의 회로에 대해서는, 리셋 펄스 및 선택 펄스의 극성이 반전되고, FD 의 전위가 반전되고 그리고 "VS_n" 의 극성이 반전되어 있는 것 이외에 동일하게 적용된다.
kTC 노이즈를 저감시키기 위한 다른 방법에 대해 도 50 내지 도 52 를 참조하여 설명한다.
도 50 은, 도 42 의 판독 회로에 kTC 노이즈를 저감시키기 위한 유닛으로서 피드백 회로 (209) 가 추가된 것이다.
피드백 회로 (209) 는, 리셋 펄스의 하이 레벨 기간 동안 신호선에 출력되는 신호를 리셋 트랜지스터 (204) 의 게이트 단자에 전송하고, 다른 신호를 신호 처리 회로 (123) 에 출력한다. 피드백 회로 (209) 는 신호선과 리셋 트랜지스터 (204) 의 게이트 단자 사이에 있는 선택기 스위치를 포함한다. 그리하여, 리셋 트랜지스터 (204) 는 리셋 트랜지스터 (204) 의 대역폭을 좁히면서 오프될 수 있다. 따라서, 리셋 트랜지스터 (204) 는 최소화된 FD 의 열적 요동을 가진 채로 오프되어, kTC 노이즈의 저감을 야기할 수 있다.
도 51 은, 도 42 의 판독 회로에 kTC 노이즈를 저감시키기 위한 유닛으로서 피드백 회로 (210) 가 추가된 것이다.
피드백 회로 (210) 는, 리셋 펄스의 하이 레벨 기간 동안 신호선에 출력되는 신호를 리셋 트랜지스터 (204) 의 소스 단자에 전송하고, 다른 신호를 신호 처리 회로 (123) 에 출력한다. 피드백 회로 (210) 는 신호선과 리셋 트랜지스터 (204) 의 소스 단자 사이에 있는 선택기 스위치를 포함한다. 리셋 트랜지스터 (204) 의 소스 단자와 FD 사이에 피드백 루프가 형성된다. 그리하여, 리셋 트랜지스터 (204) 는 게이트 전압의 대역폭을 좁히면서 오프될 수 있다. 따라서, 리셋 트랜지스터 (204) 는 피드백 루프의 동작에 의해 열적 노이즈를 제거하면서 오프되어, kTC 노이즈의 저감을 야기할 수 있다.
도 52 는, 도 42 의 판독 회로에 kTC 노이즈를 저감시키기 위한 유닛으로서 피드백 회로 (211), nMOS 트랜지스터 (212) 및 콘덴서 (213) 가 추가된 것이다.
트랜지스터 (212) 는, 그 드레인 단자가 콘덴서 (213) 를 통해 픽셀 전극 (104) 및 FD 에 전기적으로 접속되고, 그 소스 단자가 피드백 회로 (211) 에 접속되어 있다. 트랜지스터 (212) 는, 그 게이트 전극에 공급되는 피드백 펄스에 의해 제어된다.
피드백 회로 (211) 는, 리셋 펄스의 하이 레벨 기간 동안 신호선에 출력되는 신호를 트랜지스터 (212) 의 소스 단자에 전송하고, 다른 신호를 신호 처리 회로 (123) 에 출력한다. 피드백 회로 (211) 는 신호선과 트랜지스터 (212) 의 소스 단자 사이에 있는 선택기 스위치를 포함한다. 리셋 펄스가 하이에 있는 기간 동안 트랜지스터 (212) 를 온으로 유지함으로써, 리셋 트랜지스터 (204) 가 오프될 때에 발생하는 kTC 노이즈가 제거된다. 리셋 트랜지스터 (204) 가 오프된 후에, 트랜지스터 (212) 가 오프되어야 한다. 트랜지스터 (212) 를 오프시키는 이러한 것은, 다른 kTC 노이즈를 발생시킬 수 있다. 그러나, 도 52 의 회로 배열은, 상기 다른 kTC 노이즈를 콘덴서 (213) 의 용량과 FD 의 용량으로 분할하고, FD 에 의해 검출된다. 결과적으로, kTC 노이즈가 성공적으로 감소된다.
이하, 본 발명에 따른 고체 촬상 디바이스의 구조의 다른 예에 대해 도 53 및 도 54 를 참조하여 설명한다. 앞서 기재된 것과 동일한 구조 또는 기능을 갖는 엘리먼트 및 부재에 대해서는 상기 기재에서와 동일한 수치 또는 알파벳 표기로 식별된다. 그들의 설명에 대해서는 되풀이하지 않거나 또는 간략하게만 제공될 것이다.
도 53 은 다른 고체 촬상 디바이스의 구조를 나타내는 개략 단면도이다. 도 53 의 고체 촬상 디바이스는, 절연층 (102) 의 표면 상의 픽셀 전극 (104), 그리고 절연층 (102) 및 픽셀 전극 (104) 을 커버하는 전하 블로킹층 (15a) 을 구비한다. 전하 블로킹층 (15a) 은, 픽셀 전극 (104) 으로부터 광전층 (12) 으로의 전자의 주입을 제어하도록 기능한다. 나타낸 구성에서, 카운터 전극 (108) 의 전위는 판독 회로 (116) 에서의 리셋 트랜지스터의 소스 전위보다 더 높게 설정되므로, 전류가 카운터 전극으로부터 픽셀 전극 (104) 으로 흐를 수도 있는, 즉, 픽셀 전극 (104) 에 의해 정공이 수집될 수도 있게 된다.
판독 회로 (116) 는, 도 44 에 예시적으로 나타낸 바와 같이, FD, 리셋 트랜지스터, 출력 트랜지스터, 선택 트랜지스터 및 FD 전위를 제한하기 위한 보호 트랜지스터로 구성된다. 이들 트랜지스터는 모두 nMOS형이다. 판독 회로 (116) 는, kTC 노이즈 저감을 위해 리셋 트랜지스터와 신호선 사이에 앞서 기재된 피드백 회로를 더 포함한다. 판독 회로 (116), 비아 플러그 (105) 를 포함하는 다층 상호접속부, 및 절연층 (102) 은 표준 CMOS 이미지 센서 프로세스를 이용하여 제조된다.
전하 블로킹층 (15a) 은, 하기 식 (2) 로 나타낸 화합물을 두께 100 nm 로 증착하여 성막될 수도 있다. 광전층 (12) 은 하기 식 (3) 으로 나타낸 화합물과 플러렌 C60 을, 비율 20:80 으로 두께 400 nm 로 공증착함으로써 형성될 수도 있다. 전하 블로킹층 (15a) 및 보호층 (12) 은, 기판 상에 제 1 금속 마스크를 배치함으로써 도 1 에 나타낸 제 1 영역에 제공된다. 증착 단계는 진공도 1×10-4 Pa 이하로 실시된다.
일반식 (2)
Figure 112012015993745-pct00001
일반식 (3)
Figure 112012015993745-pct00002
카운터 전극 (108) 은 기판 위에 배치된 제 2 금속 마스크를 사용하여 도 1 에 나타낸 제 2 영역에 성막된다. 카운터 전극 (108) 은, Ar/O2 가스 분위기의 진공도 0.1 Pa 에서 타겟으로서 ITO 를 사용하여 고주파 마그네트론 스퍼터 시스템에서 ITO 로 두께 10 nm 로 형성될 수도 있다.
완충층 (109) 은 일산화규소를 막두께 100 nm 로 진공 증착함으로써 형성될 수도 있다. 완충층 (109) 은 기판 위에 제 3 금속 마스크를 배치함으로써 도 1 에 나타낸 제 3 영역에 제공된다. 이 증착은 진공도 1×10-4 Pa 이하에서 실시된다.
전하 블로킹층 (15a), 광전층 (12), 카운터 전극 (108), 및 완충층 (109) 의 성막은, 진공 증착 유닛 및 스퍼터링 유닛이 진공도 1×10-4 Pa 이하를 갖는 클러스터 진공 처리 시스템에 접속되어 있는 유기 EL 디바이스를 제조하는 장치를 사용함으로써 달성될 수도 있다.
봉지층 (110) 은, 제 1 봉지 서브층 (110A) 및 제 2 봉지 서브층 (보조 봉지 서브층) (110B) 으로 구성된다. 제 1 봉지 서브층 (110A) 은 전구체로서 트리메틸알루미늄 및 물을 사용하고 그리고 캐리어 가스로서 Ar 을 사용하는 ALD 에 의해 형성된 산화 알루미늄일 수도 있다. ALD 는, 예컨대, 진공도 0.5 kPa 및 기판 온도 150℃ 이하에서 증착 두께 0.2 ㎛ 로 실시된다.
제 1 봉지 서브층 (110A) 상에 형성된 보조 봉지 서브층 (110B) 은, Ar/N2 분위기의 진공도 0.1 Pa 에서 질화 규소 타겟을 사용하는 고주파 마그네트론 스퍼터에 의해 형성된 0.1 ㎛ 두께의 질화 규소 층일 수도 있다.
컬러 필터 (CF), 격벽 (112), 보호층 (오버코트층) (114) 은 상기 기재된 바와 동일한 방식으로 형성된다.
도 54 는 또 다른 고체 촬상 디바이스의 구조를 나타내는 개략 단면도이다. 도 54 의 고체 촬상 디바이스에서, 픽셀 전극 (104) 의 표면과 절연층 (102) 의 표면은 서로 동일 평면에 있다. 절연층 (102) 및 픽셀 전극 (104) 를 커버하도록 광전층 (12) 이 제공된다. 광전층 상에 전하 블로킹층 (15b) 이 형성된다. 전하 블로킹층 (15b) 은, 카운터 전극 (108) 으로부터 광전층 (12) 으로의 전자의 주입을 방지하는 기능을 한다. 나타낸 구성에서, 카운터 전극 (108) 의 전위는 판독 회로 (116) 에서의 리셋 트랜지스터의 소스 전위보다 더 낮게 설정되므로, 전류가 픽셀 전극 (104) 으로부터 카운터 전극 (108) 으로 흐를 수도 있고, 즉, 전자가 픽셀 전극 (104) 에 의해 수집될 수도 있게 된다.
판독 회로 (116) 는, 도 43 에 예시적으로 나타낸 바와 같이, FD, 리셋 트랜지스터, 출력 트랜지스터, 및 선택 트랜지스터로 구성된다. 이들 트랜지스터는 모두 pMOS형이다. 앞서 기재된 바와 같이, 판독 회로 (116) 는, kTC 노이즈 저감을 위해 리셋 트랜지스터와 신호선 사이에 피드백 회로 및 FD 전위를 제한하기 위해 FD 에 접속된 추가적인 PMOS 트랜지스터를 더 포함한다. 절연층 (102), 비아 플러그 (105) 를 포함하는 다층 상호접속부, 및 판독 회로 (116) 는 표준 CMOS 이미지 센서 프로세스를 이용하여 제조된다.
광전층 (12) 은 식 (3) 으로 나타낸 화합물과 플러렌 C60 을, 비율 20:80 (%) 으로 두께 400 nm 로 공증착함으로써 형성될 수도 있다. 전하 블로킹층 (15b) 은, 진공 증착에 의해 식 (3) 의 화합물을 두께 20 nm 로 먼저 성막한 후 진공 증착에 의해 하기 식 (4) 의 화합물을 두께 300 nm 로 성막함으로써 형성될 수도 있다. 이들 증착 단계는 진공도 1×10-4 Pa 이하에서 실시된다. 광전층 (12) 및 전하 블로킹층 (15b) 은, 기판 상에 제 1 금속 마스크를 배치함으로써 도 1 에 나타낸 제 1 영역에 제공된다.
식 (4):
Figure 112012015993745-pct00003
카운터 전극 (108), 완충층 (109), 봉지층 (110) (제 1 봉지 보조층 (110A) 및 제 2 의 보조 봉지층 (110B)), 컬러 필터 (CF), 격벽 (112), 주변 차광층 (113), 및 보호층 (오버코트층) (114) 은 도 53 에서와 동일한 구조를 가진다.
이하, 본 발명에 따른 고체 촬상 디바이스에 대해 작용 실시예를 참조하여 더욱 상세하게 설명한다. 도 53 및 도 54 에 도시된 구조를 참조한다. 중복을 피하기 위해, 상기 기재는 상기에 이용된 동일한 수치 또는 알파벳 참조부호에 의해 식별되는 엘리먼트 및 부재에 적절히 적용된다.
실시예 1
도 53 의 구조를 갖는 고체 촬상 디바이스를 제조하였다. 픽셀 전극 (104) 및 비아 플러그 (105) 는, 앞서 기재된 듀얼 다마신 프로세스에 의해 텅스텐으로 이루어졌다. 구체적으로, TiN 을 배리어 금속으로서 스퍼터링하고, 후속하여 CVD 에 의해 텅스텐 막의 형성을 수행하고, 표면을 CMP 에 의해 평탄화하였다. 픽셀 전극 (104) 은, 두께 300 nm 이고 길이 및 폭이 1.4 ㎛ 인 일반적으로 정사각형 형상을 가지고 있었다.
실시예 2
픽셀 전극 (104) 및 비아 플러그 (105) 가, 스퍼터링에 의해 배리어 금속으로서의 질화 탄탈과 구리의 적층체를 먼저 성막한 후 도금에 의해 구리층을 성막하고, 후속하여 CMP 에 의해 평탄화를 수행함으로써 형성되는 것 이외에는, 실시예 1 과 동일한 방식으로 고체 촬상 디바이스를 제조하였다.
실시예 1 및 2 에서 제조된 고체 촬상 디바이스의 특성의 결과를 표 1 에 요약한다. 이들 및 다른 실시예에서 언급되는 특성은 다음과 같이 결정되었다.
(1) 레벨 차이 A
픽셀 전극 (104) 의 표면과 인접 픽셀 전극들 (104) 사이의 절연층의 표면 간의 레벨 차이 A 는, 전자 현미경으로 디바이스의 단면을 관찰함으로써 획득되었다.
(2) Δ1 및 Δ2
유기 n형 반도체 (C60) 의 전자 친화력 Ea 와 전하 블로킹층 (15a) 의 이온화 전위 Ip 간의 차이 Δ1, 및 전하 블로킹층 (15a) 의 전자 친화력 Ea 와 픽셀 전극 (104) 의 일 함수 간의 차이 Δ2 는, 각 재료의 일 함수와 Ip 를 공기 중에서 광전자 분광계 (AC-2, Riken Keiko Co., Ltd. 제조) 를 사용하여 구하고, 각 재료의 Ea 를 그 재료의 Ip 로부터 Eg 를 감산 (Ea=Ip-Eg) 함으로써 구하여 획득되며, 여기서 Eg 는 재료의 분광 흡수단에서의 에너지이다.
(3) 암신호
고체 촬상 디바이스를 입사광이 없을 때 동작시켰다. 전체 픽셀 수에 대한 핫 픽셀 수의 비율 (이하, "핫 픽셀의 비율") 을 계산하였다. 핫 픽셀의 비율 약 0.01% 는 실용상 허용가능하다. 핫 픽셀의 비율 약 0.01% 이하는 "양호"하다고 등급을 정하였다. 결함 픽셀 보정을 고려하면, 핫 픽셀의 비율 0.004% 이하가 특히 바람직하고 "우수"하다고 등급을 정하였다.
픽셀 전극 레벨 차이 A (nm) Δ1 (eV) Δ2 (eV) 암신호
실시예 1 텅스텐 ≤1 1 2.6 우수
실시예 2 구리 ≤1 1 2.7 우수
표 1 의 결과는 다음을 나타낸다: (1) 픽셀 전극 (104) 의 상단 표면과 인접 픽셀 전극들 사이의 절연층의 상단 표면 간의 레벨 차이 A 는 실시예 1 및 2 중 어느 것이든 1 nm 이하이고, 픽셀 전극의 상단 표면과 절연층의 상단 표면 간의 실질적인 동일 평면성을 제공한다. (2) 어느 촬상 디바이스에서도, Δ1 ≥ 1.0 eV 및 Δ2 > 1.3 eV 이고, 암전류가 효과적으로 방지됨을 나타낸다. (3) 핫 픽셀의 비율은 0.004% 이하이고, 향상된 SN비를 갖는 양호한 촬상 성능을 증명한다.
실시예 3
픽셀 전극 (104) 이 상기 기재된 트렌치 분리 기술에 의해 형성되는 것 이외에는, 실시예 1 과 동일한 방식으로 변경된 레벨 차이 A 를 갖는 고체 촬상 디바이스를 제조하였다. 구체적으로, 표준 CMOS 이미지 센서 프로세스에 의해 앞서 형성된 절연층 (102) 과 비아 플러그 (105) 상에 CVD 에 의해 TiN (두께: 30 nm) 을 성막하였다. TiN 층을 CMOS 이미지 센서 프로세스에 의해, 길이 및 폭이 1.4 ㎛ 인 일반적으로 정사각형 형상의 TiN 층의 어레이를 남기도록 패터닝하였다. 절연층 (102) 및 TiN 층 상에 절연층 (102) 과 동일한 절연 재료를 성막하였다. 마지막으로, 성막된 절연층을, TiN층 (픽셀 전극 (104)) 의 상단 표면이 노출될 때까지 CMP 에 의해 평탄화하였다. CMP 의 시간을 변경하여, 디바이스들 간에 상이한 레벨 차이 A 를 야기하였다.
실시예 4
평탄화가 에치 백에 의해 실시되는 것 이외에는, 실시예 3 과 동일한 방식으로 변경된 레벨 차이 A 를 갖는 고체 촬상 디바이스를 제조하였다. 에치 백의 시간을 변경하여, 디바이스들 간에 상이한 레벨 차이 A 를 야기하였다.
실시예 5
픽셀 전극 (104) 이 다음과 같이 형성되고 픽셀 전극 (104) 의 평탄화가 수행되지 않는 것 이외에는, 실시예 1 과 동일한 방식으로 변경된 레벨 차이 A 를 갖는 고체 촬상 디바이스를 제조하였다. 표준 CMOS 이미지 센서 프로세스에 의해 앞서 형성된 절연층 (102) 및 비아 플러그 (105) 상에 CVD 에 의해 TiN 층을 성막하였다. TiN 층을 CMOS 이미지 센서 프로세스에 의해, 길이 및 폭이 1.4 ㎛ 인 일반적으로 정사각형 형상의 TiN 층의 어레이를 남기도록 패터닝하였다. CVD 의 시간을 변경하여, 변경된 두께를 갖는 TiN 층을 형성하고, 디바이스들 간에 레벨 차이 A 가 변경되도록 한다.
실시예 3 내지 5 에서 획득된 촬상 디바이스 각각을 입사광이 없을 때 동작시켰고, 이미지 출력을 시험하여, 전체 픽셀 수에 대한 핫 픽셀 수의 비율을 획득하였다. 핫 픽셀의 비율과 레벨 차이 A 간의 관계를 도 55 및 도 56 에 그래프로 나타내고, 도면에서 레벨 차이 A (nm) 는 가로좌표에 플롯되고, 핫 픽셀의 비율 (%) 은 세로좌표에 플롯되어 있다. 도 56 은 도 55 에서의 그래프의 일부 확대이다.
도 55 및 도 56 에 나타낸 결과는, 픽셀 전극 (104) 의 표면과 인접 픽셀 전극들 (104) 사이에 위치된 절연층 (102) 의 표면 간의 레벨 차이 A 가 감소됨에 따라, 핫 픽셀의 비율이 감소되는 것을 나타낸다. 핫 픽셀의 비율 약 0.01% 는 실용상 허용가능하다. 핫 픽셀의 비율 약 0.01% 이하가 바람직하다. 결함 픽셀 보정을 고려하면, 핫 픽셀의 비율 0.004% 이하가 특히 바람직하다.
도 55 의 결과로부터, 레벨 차이 A 가 50 nm 이하일 때에, 핫 픽셀의 비율이 낮아지고 암신호가 감소될 것임을 알 수 있다. 도 56 으로부터, 레벨 차이 A 가 30 nm 이하일 때에, 핫 픽셀의 비율이 더욱 감소될 것이고, 레벨 차이 A 가 15 nm 이하일 때에, 핫 픽셀의 비율이 더욱 더 감소될 것임을 알 수 있다.
실시예 6
픽셀 전극 (104) 이 스퍼터링에 의해 성막된 질화 탄탈 층 (두께: 30 nm) 인 것 이외에는, 실시예 4 와 동일한 방식으로 고체 촬상 디바이스를 제조하였다.
실시예 7
픽셀 전극 (104) 이 스퍼터링에 의해 성막된 질화 몰리브덴 층 (두께: 30 nm) 인 것 이외에는, 실시예 4 와 동일한 방식으로 고체 촬상 디바이스를 제조하였다.
실시예 8
픽셀 전극 (104) 이 스퍼터링에 의해 성막된 질화 텅스텐 층 (두께: 30 nm) 인 것 이외에는, 실시예 4 와 동일한 방식으로 고체 촬상 디바이스를 제조하였다.
실시예 6 내지 8 에서 획득된 촬상 디바이스의 특성을 표 2 에 요약한다.
픽셀 전극 레벨 차이 A (nm) Δ2 (eV) 암신호
(실시예 4) 질화 티탄 15 2.6 양호
실시예 6 질화 탄탈 15 3.1 양호
실시예 7 질화 몰리브덴 15 3.4 양호
실시예 8 질화 텅스텐 15 3.5 양호
표 2 에 나타낸 바와 같이, 픽셀 전극 (104) 의 표면과 절연층 (102) 의 표면 간의 레벨 차이 A 는 실시예 6 내지 8 에서 제조된 모든 촬상 디바이스에서 15 nm 이고, 픽셀 전극 (104) 과 절연층 (102) 간의 실질적인 동일 평면성을 증명한다. Δ1 ≥ 1.0 eV 및 Δ2 > 1.3 eV 를 갖는 각각의 촬상 디바이스는 암신호를 효과적으로 제어함을 확인하였다. 또한, 이들 촬상 디바이스 모두는 핫 픽셀의 비율 0.01% 이하이고, 증가된 SN비를 갖는 양호한 촬상 성능을 발현함을 증명한다.
실시예 9
픽셀 전극 (104) 이 저 저항층으로서의 Ti 층 (두께: 100 nm) 및 표면층으로서의 TiN 층 (두께: 50 nm) 으로 구성되고 CVD 에 의해 형성된 적층체 구조를 가지는 것 이외에는, 실시예 4 에서와 동일한 방식으로 고체 촬상 디바이스를 제조하였다.
실시예 10
픽셀 전극 (104) 이 스퍼터링에 의해 형성된 저 저항층으로서의 Al 층 (두께: 500 nm) 및 표면층으로서의 TiN 층 (두께: 50 nm) 으로 구성되고 CVD 에 의해 형성된 적층체 구조를 가지는 것 이외에는, 실시예 4 에서와 동일한 방식으로 고체 촬상 디바이스를 제조하였다.
실시예 11
픽셀 전극 (104) 이 스퍼터링에 의해 형성된 저 저항층으로서의 Al 층 (두께: 500 nm) 및 표면층으로서의 TiN 층 (두께: 50 nm) 으로 구성되고 CVD 에 의해 형성된 적층체 구조를 가지고, 에치 백에 의한 평탄화가 O2 함유 에천트 가스를 사용하여 실시되어 TiN 표면층이 산질화 티탄으로 산화되도록 하는 것 이외에는, 실시예 4 에서와 동일한 방식으로 고체 촬상 디바이스를 제조하였다.
실시예 12
픽셀 전극 (104) 이 저 저항층으로서의 Al 층 (두께: 500 nm) 및 표면층으로서의 TaN 층 (두께: 50 nm) 으로 구성되고 스퍼터링에 의해 형성된 적층체 구조를 가지는 것 이외에는, 실시예 4 에서와 동일한 방식으로 고체 촬상 디바이스를 제조하였다.
실시예 13
픽셀 전극 (104) 이 저 저항층으로서의 Al 층 (두께: 500 nm) 및 표면층으로서의 질화 몰리브덴 층 (두께: 50 nm) 으로 구성되고 스퍼터링에 의해 형성된 적층체 구조를 가지는 것 이외에는, 실시예 4 에서와 동일한 방식으로 고체 촬상 디바이스를 제조하였다.
실시예 14
픽셀 전극 (104) 이 저 저항층으로서의 Al 층 (두께: 500 nm) 및 표면층으로서의 질화 텅스텐 층 (두께: 50 nm) 으로 구성되고 스퍼터링에 의해 형성된 적층체 구조를 가지는 것 이외에는, 실시예 4 에서와 동일한 방식으로 고체 촬상 디바이스를 제조하였다.
실시예 15
픽셀 전극 (104) 이 저 저항층으로서의 몰리브덴 층 (두께: 500 nm) 을 스퍼터링에 의해 성막함으로써 형성되고, 에치 백에 의한 평탄화가 O2 함유 에천트 가스를 사용하여 실시되어 몰리브덴 층이 산화되어 산화 몰리브덴 표면 층을 형성하도록 하는 것 이외에는, 실시예 4 에서와 동일한 방식으로 고체 촬상 디바이스를 제조하였다.
실시예 9 내지 15 에서 획득된 촬상 디바이스의 특성을 표 3 에 요약한다.
픽셀 전극 레벨 차이 A (nm) Δ2 (eV) 암신호
저 저항층 표면층
실시예 9 티탄 질화 티탄 15 2.6 양호
실시예 10 알루미늄 질화 티탄 15 2.6 양호
실시예 11 알루미늄 산질화 티탄 15 2.9 양호
실시예 12 알루미늄 질화 탄탈 15 3.1 양호
실시예 13 알루미늄 질화 몰리브덴 15 3.4 양호
실시예 14 알루미늄 질화 텅스텐 15 3.5 양호
실시예 15 몰리브덴 산화 몰리브덴 15 3.8 양호
표 3 에 나타낸 바와 같이, 픽셀 전극 (104) 의 표면과 절연층 (102) 의 표면 간의 레벨 차이 A 는 실시예 9 내지 15 에서 제조된 모든 촬상 디바이스에서 15 nm 이고, 픽셀 전극 (104) 과 절연층 (102) 간의 실질적인 동일 평면성을 입증하였다. Δ1 ≥ 1.0 eV 및 Δ2 > 1.3 eV 를 갖는 각각의 촬상 디바이스는 암신호를 효과적으로 제어함을 확인하였다. 이들 촬상 디바이스 모두는 핫 픽셀의 비율 0.01% 이하이고, 증가된 SN비를 갖는 양호한 촬상 성능을 발현함을 증명한다. 표면층의 존재에 의해 감도가 향상되어, SN비의 더욱 향상을 제공하는 것을 또한 확인하였다.
실시예 16
픽셀 전극 (104) 및 비아 플러그 (105) 가 CVD 에 의해 티탄을 성막함으로써 형성되고, CMP 에 의한 평탄화 이후에, 티탄 픽셀 전극의 표면이 O2 플라즈마 처리에 의해 산화되어 산화 티탄 표면 층을 형성하는 것 이외에는, 실시예 1 에서와 동일한 방식으로 고체 촬상 디바이스를 제조하였다.
실시예 17
CMP 에 의한 평탄화 이후에, 텅스텐 픽셀 전극의 표면이 O2 플라즈마 처리에 의해 산화되어 산화 텅스텐 표면 층을 형성하는 것 이외에는, 실시예 1 에서와 동일한 방식으로 고체 촬상 디바이스를 제조하였다.
실시예 16 및 17 에서 획득된 촬상 디바이스의 특성을 표 4 에 요약한다.

 픽셀 전극 레벨 차이 A (nm) Δ2 (eV)
 암신호
저 저항층 표면층
실시예 16 티탄 산화 티탄 10 2.6 우수
실시예 17 텅스텐 산화 텅스텐 10 2.6 우수
표 4 에 나타낸 바와 같이, 픽셀 전극 (104) 의 표면과 절연층 (102) 의 표면 간의 레벨 차이 A 는 실시예 16 및 17 에서 제조된 양방의 촬상 디바이스에서 10 nm 이고, 픽셀 전극 (104) 과 절연층 (102) 간의 실질적인 동일 평면성을 입증하였다. Δ1 ≥ 1.0 eV 및 Δ2 > 1.3 eV 를 갖는 각각의 촬상 디바이스는 암신호를 효과적으로 제어함을 확인하였다. 이들 촬상 디바이스 양방은 핫 픽셀의 비율 0.004% 이하이고, 증가된 SN비를 갖는 우수한 촬상 성능을 발현함을 증명한다. 표면층의 존재에 의해 감도가 향상되어, SN비의 더욱 향상을 제공하는 것을 또한 확인하였다.
실시예 18
보조 봉지 서브층 (제 2 봉지 서브층 (110B)) 이 스퍼터링에 의해 성막된 산화 규소 층 (두께: 0.1 ㎛) 인 것 이외에는, 실시예 4 에서와 동일한 방식으로 고체 촬상 디바이스를 제조하였다.
실시예 19
보조 봉지 서브층 (제 2 봉지 서브층 (110B)) 이 스퍼터링에 의해 성막된 산질화 규소 층 (두께: 0.1 ㎛) 인 것 이외에는, 실시예 4 에서와 동일한 방식으로 고체 촬상 디바이스를 제조하였다.
실시예 20
보조 봉지 서브층 (제 2 봉지 서브층 (110B)) 이 스퍼터링에 의해 성막된 산화 알루미늄 층 (두께: 0.1 ㎛) 인 것 이외에는, 실시예 4 에서와 동일한 방식으로 고체 촬상 디바이스를 제조하였다.
실시예 18 내지 20 에서 제조된 촬상 디바이스의 특성을 표 5 에 요약한다.
픽셀 전극 레벨 차이 A (nm) 제 2 봉지층 암신호
(실시예 4) 질화 티탄 15 질화 규소 양호
실시예 18 질화 티탄 15 산화 규소 양호
실시예 19 질화 티탄 15 산질화 규소 양호
실시예 20 질화 티탄 15 산화 알루미늄 양호
표 5 에 나타낸 바와 같이, 픽셀 전극 (104) 의 표면과 절연층 (102) 의 표면 간의 레벨 차이 A 는 실시예 18 내지 20 에서 제조된 모든 촬상 디바이스에서 15 nm 이고, 픽셀 전극 (104) 과 절연층 (102) 간의 실질적인 동일 평면성을 입증하였다. Δ1 ≥ 1.0 eV 및 Δ2 > 1.3 eV 를 갖는 각각의 촬상 디바이스는 암신호를 효과적으로 제어함을 확인하였다. 이들 촬상 디바이스 모두는 핫 픽셀의 비율 0.01% 이하이고, 증가된 SN비를 갖는 양호한 촬상 성능을 발현함을 증명한다.
실시예 21
제 1 봉지 서브층 (110A) 이 ALD 에 의해 형성된 산화 티탄 층 (두께: 0.2 ㎛) 인 것 이외에는, 실시예 4 에서와 동일한 방식으로 고체 촬상 디바이스를 제조하였다.
실시예 22
제 1 봉지 서브층 (110A) 이 ALD 에 의해 형성된 산화 규소 층 (두께: 0.2 ㎛) 인 것 이외에는, 실시예 4 에서와 동일한 방식으로 고체 촬상 디바이스를 제조하였다.
실시예 21 및 22 에서 제조된 촬상 디바이스의 특성을 표 6 에 요약한다.

 픽셀 전극
 레벨 차이 A(nm) 제 1 봉지 서브층 암신호
재료 두께(㎛)
(실시예 4) 질화 티탄 15 산화 알루미늄 0.2 양호
실시예 21 질화 티탄 15 산화 티탄 0.2 양호
실시예 22 질화 티탄 15 산화 규소 0.2 양호
표 6 에 나타낸 바와 같이, 픽셀 전극 (104) 의 표면과 절연층 (102) 의 표면 간의 레벨 차이 A 는 실시예 21 및 22 의 양방의 촬상 디바이스에서 15 nm 이고, 픽셀 전극 (104) 과 절연층 (102) 간의 실질적인 동일 평면성을 입증하였다. Δ1 ≥ 1.0 eV 및 Δ2 > 1.3 eV 를 갖는 각각의 촬상 디바이스는 암신호를 효과적으로 제어함을 확인하였다. 이들 촬상 디바이스 양방은 핫 픽셀의 비율 0.01% 이하이고, 증가된 SN비를 갖는 양호한 촬상 성능을 발현함을 증명한다.
실시예 23
도 54 의 구조를 갖는 고체 촬상 디바이스를 제조하였다. 픽셀 전극 (104) 은 앞서 기재된 트렌치 분리 프로세스에 의해 형성되었다. 구체적으로, 절연층 (102) 및 비아 플러그 (105) 상에 CVD 에 의해 TiN 을 두께 30 nm 로 성막하고, TiN 층을 CMOS 이미지 센서 프로세스에 의해, 길이 및 폭이 1.4 ㎛ 인 일반적으로 정사각형 형상의 TiN 픽셀 전극 (104) 의 어레이를 남기도록 패터닝하였다. 절연층 (102) 및 픽셀 전극 (104) 상에 절연층 (102) 과 동일한 절연 재료를 성막하였다. 마지막으로, 성막된 절연층을 CMP 에 의해 평탄화하여 픽셀 전극 (104) 의 표면을 노출시켰다.
실시예 24
픽셀 전극 (104) 이 저 저항층으로서의 몰리브덴 층 (두께: 20 nm) 및 표면층으로서의 ITO 층 (두께: 10 nm) 으로 구성되고 스퍼터링에 의해 형성된 적층체 구조를 가지는 것 이외에는, 실시예 23 에서와 동일한 방식으로 고체 촬상 디바이스를 제조하였다.
실시예 23 및 24 에서 제조된 촬상 디바이스의 특성을 표 7 에 요약한다.

 픽셀 전극 레벨 차이 A (nm) Δ2 (eV) 암신호
저 저항층 표면층
실시예 23 - 질화 티탄 5 2.6 우수
실시예 24 몰리브덴 ITO 5 2.6 우수
표 7 에 나타낸 바와 같이, 픽셀 전극 (104) 의 표면과 절연층 (102) 의 표면 간의 레벨 차이 A 는 실시예 23 및 24 의 양방의 촬상 디바이스에서 5 nm 이고, 픽셀 전극 (104) 과 절연층 (102) 간의 실질적인 동일 평면성을 입증하였다. Δ1 ≥ 1.0 eV 및 Δ2 > 1.3 eV 를 갖는 각각의 촬상 디바이스는 암신호를 효과적으로 제어함을 확인하였다. 이들 촬상 디바이스 양방은 핫 픽셀의 비율 0.004% 이하이고, 증가된 SN비를 갖는 우수한 촬상 성능을 발현함을 증명한다.
본 발명의 고체 촬상 디바이스의 이점 및 용도에 대해 이하에 설명한다.
(1) 모듈화의 용이
본 발명의 고체 촬상 디바이스는 카메라 모듈을 제공한다. 모듈화는, 광 센서로서 종래의 Si 포토다이오드를 1쌍의 전극 및 이들 사이에 개재된 유기층으로 대체한 것 이외에는, 특별한 입력-출력을 요구하지 않는다. 따라서, 카메라 모듈로의 모듈화는 종래의 모듈을 사용하여 용이하게 달성된다.
(2) 칩 사이즈
유기층 (107) 및 카운터 전극 (108) 은 각각 전체 픽셀 영역에 걸쳐 한번에 형성될 수 있기 때문에, 판독 회로 (116) 및 비아 플러그 (105) 를 포함하는 다층 상호접속부, 및 픽셀 전극 (104) 를 형성하기 위한 제조 기술과 프로세스를 적절히 조합함으로써 마이크로 칩에서부터 대면적 칩까지 용이하제 제조할 수 있다. 표준 반도체 제조 프로세스에 의해 마이크로 칩을 제조할 때에, 최첨단 기술을 제한없이 응용하여, 픽셀 크기 최소화, 픽셀 수 (pixel count) 최대화, 및 대량 생산을 용이하게 달성할 수도 있다. 대면적 칩을 제조할 때에, 액정 디스플레이 제조를 위한 TFT 프로세스를 이용하여 저비용 대량 생산을 가능하게 할 수도 있다.
(3) 픽셀 크기
픽셀 수를 증가시키고 이미지 센서의 제조 비용을 감소시키기 위한 요구가 강하고, 픽셀 크기가 현재 축소되고 있다. 이러한 경향은, Si 포토다이오드를 사용하는 종래의 이미지 센서에 있어서, 광 센싱부인 포토다이오드에 입사광을 효율적으로 유도하는 것을 어렵게 한다. 이 문제는 픽셀 크기 2 ㎛ 미만에 대해 특히 현저하다. 본 발명의 고체 촬상 디바이스에서는 유기층 (107) 이 판독 회로 위에 제공되고 높은 개구율을 갖도록 허용되기 때문에, 이러한 문제가 회피된다. 따라서, 마이크로패터닝 기술이 더욱 진행되어 픽셀 크기 2 ㎛ 미만, 특히 약 1 ㎛ 을 실현하더라도, 본 발명의 촬상 디바이스는 실용상 기술적인 문제에 마주치지 않을 것이다.
(4) 비용 경쟁력
본 발명의 고체 촬상 디바이스의 구조는, 종래의 이미지 센서에서 필요로 되었던 마이크로렌즈 어레이 및 적외선 차단 필터 (IR cut-off filter) 를 생략하는 것을 허용하여, 비용 절감을 도모한다. 즉, 고체 촬상 디바이스는 픽셀 개구율 80% 초과를 달성하므로, 마이크로렌즈 어레이를 사용하는 것이 필수적이지 않다. 광전층이 적외광에 감응하지 않는 유기 착색제로 이루어질 수도 있다. 이것은 적외선 차단 필터를 사용할 필요성을 제외한다.
(5) 성능의 우위성
구조를 감안하여, 본 발명의 고체 촬상 디바이스는 종래의 이미지 센서에 비해 우수한 이미지 품질을 제공한다. 첫번째로, 픽셀 개구율 80% 초과는, 증가된 양의 입사광 및 고 감도를 획득하기 용이함을 보장한다. 이는 어두운 장면의 선명한 이미지를 가능하게 한다. 높은 개구율 때문에, 판독 회로는 증가된 출력 전압 진폭을 제공하여, 포화 전하가 증가되는 것을 허용한다. 이는 밝은 장면의 선명한 이미지를 가능하게 한다. 두번째로, 고 감도 및 큰 포화 전하의 양방을 획득할 수 있어, 이에 따라 넓은 동적 범위를 제공한다. 이는 노출 과잉도 노출 부족도 없이 높은 콘트라스트 장면의 선명한 이미지를 촬상할 수 있다.
본 발명의 고체 촬상 디바이스의 상기 기재된 특징은 디지털 스틸 카메라 및 디지털 비디오 카메라의 성능을 향상시키는 이점을 가진다. 촬상 디바이스는 또한, 높은 촬상 성능 및 소형화를 가질 필요가 있는 내시경에서 사용되기에 적합하다. 이 촬상 디바이스는, 고 성능, 소형화 및 저 비용의 모두를 강하게 요구하는 휴대 전화 카메라에 대한 용도에서 종래의 촬상 센서보다 현저하게 유리하다. 본 발명의 구조의 용도는 상기에 한정되지 않으며, 감시 카메라, 드라이브 레코더 (drive recorder), 로봇 카메라 등을 포함한다.
상기 설명은 다음의 실시형태를 지지한다.
(1) 기판, 기판 상의 절연층, 및 픽셀들의 어레이를 포함하는 고체 촬상 디바이스로서,
픽셀들 각각은:
픽셀 전극;
픽셀 전극의 위에 있고, 수광된 광에 따라 전하를 발생시키는 광전층을 갖는 유기층;
유기층의 위에 있고, 픽셀들에 대해 공통인 카운터 전극;
카운터 전극을 커버하는 봉지층;
봉지층의 위에 제공된 컬러 필터;
픽셀 전극에 의해 수집된 전하에 대응하는 신호를 판독하는 판독 회로; 및
컬러 필터를 투과하는 광을, 컬러 필터가 위치된 픽셀의 광전층으로 유도하기 위한 집광 유닛을 포함하고,
광전층은 유기 p형 반도체와 유기 n형 반도체를 포함하고,
유기층은, 광전층과 픽셀 전극 및 카운터 전극 중 적어도 하나의 전극 사이에, 픽셀 전극 및/또는 카운터 전극으로부터 광전층으로의 전하 주입을 억제하기 위한 전하 블로킹층을 더 포함하고,
전하 블로킹층의 이온화 전위와 광전층에 존재하는 유기 n형 반도체의 전자 친화력은 적어도 1 eV 의 차이를 가지며,
광전층의 측에서의 픽셀 전극들의 표면과 광전층의 측에서의 절연층의 표면은 실질적으로 동일 평면에 있는, 고체 촬상 디바이스.
(2) 픽셀 전극은 질화 티탄, 질화 몰리브덴, 질화 탄탈 및 질화 텅스텐 중 하나인, (1) 에 따른 고체 촬상 디바이스.
(3) 픽셀 전극은 저 저항층 (low resistance layer) 및 표면층을 포함하고, 저 저항층은 알루미늄, 티탄, 구리, 몰리브덴, 탄탈 및 텅스텐 중 하나를 함유하고, 표면층은 금속 산화물, 금속 질화물, 금속 산질화물 및 금속 규화물 중 하나를 함유하는, (1) 에 따른 고체 촬상 디바이스.
(4) 표면층은 질화 티탄, 질화 몰리브덴, 질화 탄탈 및 질화 텅스텐 중 하나를 함유하는, (3) 에 따른 고체 촬상 디바이스.
(5) 픽셀 전극들의 어레이를 형성하는 단계; 절연층을 제공하는 절연 재료의 층을 형성하는 단계; 및 절연 재료 층을 화학적 기계적 연마 또는 에치 백 (etch-back) 에 의해 평탄화하는 단계의 연속적인 단계들을 포함하는, (1) 내지 (4) 중 어느 하나에 따른 고체 촬상 디바이스의 제조 방법.
(6) 픽셀 전극들의 어레이를 다마신 프로세스에 의해 형성하는 단계를 포함하는, (1) 내지 (3) 에 따른 고체 촬상 디바이스의 제조 방법.
(7) 봉지층은, 원자층 증착에 의해 형성된 제 1 봉지 서브층, 및 물리적 기상 증착에 의해 제 1 봉지 서브층 상에 형성되며 금속 산화물, 금속 질화물 및 금속 산질화물 중 하나를 함유하는 제 2 봉지 서브층을 포함하는, (1) 내지 (4) 중 어느 하나에 따른 고체 촬상 디바이스.
(8) 봉지층은, 원자층 증착에 의해 형성된 제 1 봉지 서브층, 및 스퍼터링에 의해 제 1 봉지 서브층 상에 형성되며 산화 알루미늄, 산화 규소, 질화 규소 및 산질화 규소 중 하나를 함유하는 제 2 봉지 서브층을 포함하는, (1) 내지 (4) 중 어느 하나에 따른 고체 촬상 디바이스.
(9) 제 1 봉지 서브층은 산화 알루미늄, 산화 규소 및 산화 티탄 중 하나를 함유하는, (7) 또는 (8) 에 따른 고체 촬상 디바이스.
(10) 각각의 픽셀은 카운터 전극과 봉지층 사이에 물리적 기상 증착에 의해 형성된 완충층을 더 포함하는, (1) 내지 (9) 중 어느 하나에 따른 고체 촬상 디바이스.
(11) 완충층은 산화 규소, 질화 규소 및 산질화 규소 중 하나를 함유하는, (10) 에 따른 고체 촬상 디바이스.
(12) 판독 회로는, 픽셀 전극에 전기적으로 접속되며 픽셀 전극의 전위에 따라 변화하는 전위를 갖는 플로팅 확산 노드, 및 플로팅 확산 노드의 전위에 따라 신호를 판독하는 MOS 트랜지스터 회로를 포함하는, (1) 내지 (4) 및 (7) 내지 (11) 중 어느 하나에 따른 고체 촬상 디바이스.
(13) MOS 트랜지스터 회로는 리셋 트랜지스터를 포함하고, 리셋 트랜지스터의 소스 단자에 공급된 전압이 카운터 전극에 공급된 전압보다 더 낮아서, 카운터 전극으로부터 픽셀 전극으로 전류가 흘러 픽셀 전극에서 정공들을 수집하게 되고, MOS 트랜지스터 회로의 각각의 트랜지스터는 n 채널 MOS형인, (12) 에 따른 고체 촬상 디바이스.
(14) MOS 트랜지스터 회로는 리셋 트랜지스터를 포함하고, 리셋 트랜지스터의 소스 단자에 공급된 전압이 카운터 전극에 공급된 전압보다 더 높아서, 픽셀 전극으로부터 카운터 전극으로 전류가 흘러 픽셀 전극에서 전자들을 수집하게 되고, MOS 트랜지스터 회로의 각각의 트랜지스터는 p 채널 MOS형인, (12) 에 따른 고체 촬상 디바이스.
(15) 판독 회로는, 플로팅 확산 노드의 전위가 소정의 임계치를 초과하거나 또는 소정의 임계치 미만으로 되는 것을 방지하기 위한 보호물을 더 포함하는, (12) 내지 (14) 중 어느 하나에 따른 고체 촬상 디바이스.
(16) 보호물은 플로팅 확산 노드에 접속된 트랜지스터 또는 다이오드인, (15) 에 따른 고체 촬상 디바이스.
(17) 판독 회로는 kTC 노이즈를 저감시키기 위한 유닛을 더 포함하는, (12) 내지 (16) 중 어느 하나에 따른 고체 촬상 디바이스.
(18) 집광 유닛은, 인접 픽셀들의 인접 컬러 필터들 사이에 투명 격벽을 포함하고, 격벽은 컬러 필터들보다 더 낮은 굴절률을 갖는, (1) 내지 (4) 및 (7) 내지 (17) 중 어느 하나에 따른 고체 촬상 디바이스.
(19) 격벽은 불소 수지를 함유하는, (18) 에 따른 고체 촬상 디바이스.
(20) 적색 컬러 필터들 및 청색 컬러 필터들을 베이어 어레이 (Bayer array) 로 형성하는 단계;
격벽들을 형성하는 단계;
녹색 컬러 필터들을 형성하는 단계; 및
적색 컬러 필터들, 청색 컬러 필터들, 녹색 컬러 필터들 및 격벽들을 화학적 기계적 연마 또는 에치 백에 의해 평탄화하는 단계의 연속적인 단계들을 포함하는, (18) 또는 (19) 에 따른 고체 촬상 디바이스의 제조 방법.
(21) 컬러 필터들은 드라이 에칭에 의해 형성되는, (20) 에 따른 고체 촬상 디바이스의 제조 방법.
(22) (1) 내지 (4) 및 (7) 내지 (19) 중 어느 하나에 따른 고체 촬상 디바이스를 구비하는, 디지털 스틸 카메라.
(23) (1) 내지 (4) 및 (7) 내지 (19) 중 어느 하나에 따른 고체 촬상 디바이스를 구비하는, 디지털 비디오 카메라.
(24) (1) 내지 (4) 및 (7) 내지 (19) 중 어느 하나에 따른 고체 촬상 디바이스를 구비하는, 휴대 전화.
(25) (1) 내지 (4) 및 (7) 내지 (19) 중 어느 하나에 따른 고체 촬상 디바이스를 구비하는, 내시경.
본 발명은, 감소된 암전류 및 향상된 SN비를 갖는 고체 촬상 디바이스, 이러한 고체 촬상 디바이스의 제조 방법, 디지털 스틸 카메라, 디지털 비디오 카메라, 휴대 전화 및 내시경을 제공한다.
이 출원은 2009년 8월 28일자로 출원된 일본 특허출원 2009-199046 및 2010년 6월 30일자로 출원된 일본 특허출원 2010-150592 에 기초한 것이며, 그들의 전체 내용은 충분히 설명된 바와 같이 참조로서 본 명세서에 통합되어 있다.

Claims (25)

  1. 기판, 상기 기판 상의 절연층 (dielectric layer), 및 픽셀들의 어레이를 포함하는 고체 촬상 디바이스로서,
    상기 픽셀들 각각은:
    픽셀 전극;
    상기 픽셀 전극의 위에 제공되고, 수광된 광에 따라 전하를 발생시키는 광전층을 포함하는 유기층;
    상기 유기층의 위에 제공되고, 상기 픽셀들에 대해 공통인 카운터 전극 (counter electrode);
    상기 카운터 전극을 커버하는 봉지층 (sealing layer);
    상기 봉지층의 위에 제공된 컬러 필터;
    상기 픽셀 전극에 의해 수집된 전하에 대응하는 신호를 판독하는 판독 회로; 및
    상기 컬러 필터를 투과하는 광을, 상기 컬러 필터가 위치된 픽셀의 광전층으로 유도하기 위한 집광 유닛 (light-collecting unit) 을 포함하고,
    상기 광전층은 유기 p형 반도체와 유기 n형 반도체를 포함하고,
    상기 유기층은, 상기 광전층과 상기 픽셀 전극 및 상기 카운터 전극 중 적어도 하나의 전극 사이에, 상기 픽셀 전극 및 상기 카운터 전극 중 상기 적어도 하나의 전극으로부터 상기 광전층으로의 전자 주입을 억제하기 위한 전자 블로킹층을 더 포함하고,
    상기 전자 블로킹층의 이온화 전위와 상기 광전층에 존재하는 상기 유기 n형 반도체의 전자 친화력은 적어도 1 eV 의 차이를 가지며,
    상기 광전층의 측에서의 상기 픽셀 전극들의 표면과 상기 광전층의 측에서의 상기 절연층의 표면 사이의 레벨 차이가 50 nm 이하인, 고체 촬상 디바이스.
  2. 제 1 항에 있어서,
    상기 픽셀 전극은 질화 티탄, 질화 몰리브덴, 질화 탄탈 및 질화 텅스텐 중 하나인, 고체 촬상 디바이스.
  3. 제 1 항에 있어서,
    상기 픽셀 전극은 표면층, 및 상기 표면층보다 낮은 저항을 갖는 저 저항층 (low resistance layer) 을 포함하고,
    상기 저 저항층은 알루미늄, 티탄, 구리, 몰리브덴, 탄탈 및 텅스텐 중 하나를 함유하고, 상기 표면층은 금속 산화물, 금속 질화물, 금속 산질화물 및 금속 규화물 중 하나를 함유하는, 고체 촬상 디바이스.
  4. 제 3 항에 있어서,
    상기 표면층은 질화 티탄, 질화 몰리브덴, 질화 탄탈 및 질화 텅스텐 중 하나를 함유하는, 고체 촬상 디바이스.
  5. 제 1 항 내지 제 4 항 중 어느 한 항에 기재된 고체 촬상 디바이스의 제조 방법으로서,
    상기 픽셀 전극들의 어레이를 형성하는 단계;
    상기 절연층을 제공하는 절연 재료 (dielectric material) 의 층을 형성하는 단계; 및
    상기 절연 재료를 화학적 기계적 연마 또는 에치 백 (etch-back) 에 의해 평탄화하는 단계를 이 순서대로 포함하는, 고체 촬상 디바이스의 제조 방법.
  6. 제 1 항 또는 제 3 항에 기재된 고체 촬상 디바이스의 제조 방법으로서,
    상기 픽셀 전극들의 어레이를 다마신 (damascene) 프로세스에 의해 형성하는 단계를 포함하는, 고체 촬상 디바이스의 제조 방법.
  7. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 봉지층은, 원자층 증착에 의해 형성된 제 1 봉지 서브층, 및 물리적 기상 증착에 의해 상기 제 1 봉지 서브층 상에 형성되며 금속 산화물, 금속 질화물 및 금속 산질화물 중 하나를 함유하는 제 2 봉지 서브층을 포함하는, 고체 촬상 디바이스.
  8. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 봉지층은, 원자층 증착에 의해 형성된 제 1 봉지 서브층, 및 스퍼터링에 의해 상기 제 1 봉지 서브층 상에 형성되며 산화 알루미늄, 산화 규소, 질화 규소 및 산질화 규소 중 하나를 함유하는 제 2 봉지 서브층을 포함하는, 고체 촬상 디바이스.
  9. 제 7 항에 있어서,
    상기 제 1 봉지 서브층은 산화 알루미늄, 산화 규소 및 산화 티탄 중 하나를 함유하는, 고체 촬상 디바이스.
  10. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    각각의 픽셀은 상기 카운터 전극과 상기 봉지층 사이에 물리적 기상 증착에 의해 형성된 완충층을 더 포함하는, 고체 촬상 디바이스.
  11. 제 10 항에 있어서,
    상기 완충층은 산화 규소, 질화 규소 및 산질화 규소 중 하나를 함유하는, 고체 촬상 디바이스.
  12. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 판독 회로는, 상기 픽셀 전극에 전기적으로 접속되며 상기 픽셀 전극의 전위에 따라 변화하는 전위를 갖는 플로팅 확산 노드, 및 상기 플로팅 확산 노드의 전위에 따라 신호를 판독하는 MOS 트랜지스터 회로를 포함하는, 고체 촬상 디바이스.
  13. 제 12 항에 있어서,
    상기 MOS 트랜지스터 회로는 리셋 트랜지스터를 포함하고,
    상기 리셋 트랜지스터의 소스 단자에 공급된 전압이 상기 카운터 전극에 공급된 전압보다 더 낮아서, 상기 카운터 전극으로부터 상기 픽셀 전극으로 전류가 흘러 상기 픽셀 전극에서 정공들을 수집하게 되고,
    상기 MOS 트랜지스터 회로의 각각의 트랜지스터는 n 채널 MOS형인, 고체 촬상 디바이스.
  14. 제 12 항에 있어서,
    상기 MOS 트랜지스터 회로는 리셋 트랜지스터를 포함하고,
    상기 리셋 트랜지스터의 소스 단자에 공급된 전압이 상기 카운터 전극에 공급된 전압보다 더 높아서, 상기 픽셀 전극으로부터 상기 카운터 전극으로 전류가 흘러 상기 픽셀 전극에서 전자들을 수집하게 되고,
    상기 MOS 트랜지스터 회로의 각각의 트랜지스터는 p 채널 MOS형인, 고체 촬상 디바이스.
  15. 제 12 항에 있어서,
    상기 판독 회로는, 상기 플로팅 확산 노드의 전위가 소정의 임계치를 초과하거나 또는 소정의 임계치 미만으로 되는 것을 방지하기 위한 보호물을 더 포함하는, 고체 촬상 디바이스.
  16. 제 15 항에 있어서,
    상기 보호물은 상기 플로팅 확산 노드에 접속된 트랜지스터 또는 다이오드인, 고체 촬상 디바이스.
  17. 제 12 항에 있어서,
    상기 판독 회로는 kTC 노이즈를 저감시키기 위한 유닛을 더 포함하는, 고체 촬상 디바이스.
  18. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 집광 유닛은, 인접 픽셀들의 인접 컬러 필터들 사이에 투명 격벽을 포함하고,
    상기 격벽은 상기 컬러 필터들보다 더 낮은 굴절률을 갖는, 고체 촬상 디바이스.
  19. 제 18 항에 있어서,
    상기 격벽은 불소 수지를 함유하는, 고체 촬상 디바이스.
  20. 제 18 항에 기재된 고체 촬상 디바이스의 제조 방법으로서,
    적색 컬러 필터들 및 청색 컬러 필터들을 베이어 어레이 (Bayer array) 로 형성하는 단계;
    상기 격벽들을 형성하는 단계;
    녹색 컬러 필터들을 형성하는 단계; 및
    상기 적색 컬러 필터들, 상기 청색 컬러 필터들, 상기 녹색 컬러 필터들 및 상기 격벽들을 화학적 기계적 연마 또는 에치 백에 의해 평탄화하는 단계를 이 순서대로 포함하는, 고체 촬상 디바이스의 제조 방법.
  21. 제 20 항에 있어서,
    상기 컬러 필터들은 드라이 에칭에 의해 형성되는, 고체 촬상 디바이스의 제조 방법.
  22. 제 1 항 내지 제 4 항 중 어느 한 항에 기재된 고체 촬상 디바이스를 포함하는, 디지털 스틸 카메라 (digital still carmera).
  23. 제 1 항 내지 제 4 항 중 어느 한 항에 기재된 고체 촬상 디바이스를 포함하는, 디지털 비디오 카메라.
  24. 제 1 항 내지 제 4 항 중 어느 한 항에 기재된 고체 촬상 디바이스를 포함하는, 휴대 전화.
  25. 제 1 항 내지 제 4 항 중 어느 한 항에 기재된 고체 촬상 디바이스를 포함하는, 내시경 (endoscope).
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Families Citing this family (50)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5142831B2 (ja) * 2007-06-14 2013-02-13 株式会社半導体エネルギー研究所 半導体装置及びその作製方法
JP4741015B2 (ja) * 2009-03-27 2011-08-03 富士フイルム株式会社 撮像素子
JP2011071481A (ja) * 2009-08-28 2011-04-07 Fujifilm Corp 固体撮像装置，固体撮像装置の製造方法，デジタルスチルカメラ，デジタルビデオカメラ，携帯電話，内視鏡
KR101605424B1 (ko) * 2010-03-19 2016-03-22 인비사지 테크놀로지스, 인크. 감지성 반도체 다이오드를 채용한 이미지 센서
EP2434557A3 (en) * 2010-09-27 2018-02-21 Fujifilm Corporation Photoelectric conversion element, solid-state imaging element, imaging apparatus, and method for manufacturing photoelectric conversion element
US8753917B2 (en) * 2010-12-14 2014-06-17 International Business Machines Corporation Method of fabricating photoconductor-on-active pixel device
JP5681597B2 (ja) * 2011-09-20 2015-03-11 富士フイルム株式会社 固体撮像素子の製造方法
FR2986906B1 (fr) * 2012-02-15 2015-06-19 New Imaging Technologies Sas Structure de pixel actif a transfert de charge ameliore
US9601538B2 (en) * 2012-05-03 2017-03-21 Semiconductor Components Industries, Llc Image sensors with photoelectric films
JP5806176B2 (ja) * 2012-07-09 2015-11-10 富士フイルム株式会社 固体撮像素子および固体撮像素子の製造方法
US8878325B2 (en) * 2012-07-31 2014-11-04 Taiwan Semiconductor Manufacturing Company, Ltd. Elevated photodiode with a stacked scheme
CN104520993B (zh) 2012-08-09 2017-07-28 松下知识产权经营株式会社 固体摄像装置
US10094988B2 (en) 2012-08-31 2018-10-09 Micron Technology, Inc. Method of forming photonics structures
US9935152B2 (en) * 2012-12-27 2018-04-03 General Electric Company X-ray detector having improved noise performance
JP6233717B2 (ja) 2012-12-28 2017-11-22 パナソニックＩｐマネジメント株式会社 固体撮像装置およびその製造方法
JP6303803B2 (ja) 2013-07-03 2018-04-04 ソニー株式会社 固体撮像装置およびその製造方法
JP6060851B2 (ja) * 2013-08-09 2017-01-18 ソニー株式会社 固体撮像装置の製造方法
JP2015046539A (ja) * 2013-08-29 2015-03-12 ソニー株式会社 撮像素子、撮像装置、並びに、製造装置および方法
US20150104938A1 (en) * 2013-10-16 2015-04-16 United Microelectronics Corporation Method for forming damascene opening and applications thereof
US9917133B2 (en) 2013-12-12 2018-03-13 General Electric Company Optoelectronic device with flexible substrate
US10732131B2 (en) 2014-03-13 2020-08-04 General Electric Company Curved digital X-ray detector for weld inspection
US9466701B2 (en) * 2014-04-03 2016-10-11 GlobalFoundries, Inc. Processes for preparing integrated circuits with improved source/drain contact structures and integrated circuits prepared according to such processes
WO2015159512A1 (ja) 2014-04-18 2015-10-22 パナソニックＩｐマネジメント株式会社 受光デバイス
JP6443667B2 (ja) * 2014-05-23 2018-12-26 パナソニックＩｐマネジメント株式会社 撮像装置
JP6260787B2 (ja) 2014-05-23 2018-01-17 パナソニックＩｐマネジメント株式会社 撮像装置
US9941316B2 (en) 2014-06-10 2018-04-10 Invisage Technologies, Inc. Multi-terminal optoelectronic devices for light detection
KR102355558B1 (ko) * 2014-07-31 2022-01-27 삼성전자주식회사 이미지 센서
JP6598436B2 (ja) * 2014-08-08 2019-10-30 キヤノン株式会社 光電変換装置、撮像システム、及び光電変換装置の製造方法
KR102313989B1 (ko) 2014-09-30 2021-10-15 삼성전자주식회사 이미지 센서 및 이를 포함하는 전자 장치
WO2016088382A1 (ja) 2014-12-05 2016-06-09 シャープ株式会社 有機ｅｌ表示装置
EP3144032A1 (en) * 2015-09-15 2017-03-22 Pixium Vision SA Photosensitive pixel structure with front side coating
KR102491494B1 (ko) 2015-09-25 2023-01-20 삼성전자주식회사 유기 광전 소자용 화합물 및 이를 포함하는 유기 광전 소자 및 이미지 센서
KR102529631B1 (ko) 2015-11-30 2023-05-04 삼성전자주식회사 유기 광전 소자 및 이미지 센서
KR102557864B1 (ko) 2016-04-06 2023-07-19 삼성전자주식회사 화합물, 및 이를 포함하는 유기 광전 소자, 이미지 센서 및 전자 장치
US10236461B2 (en) 2016-05-20 2019-03-19 Samsung Electronics Co., Ltd. Organic photoelectronic device and image sensor
KR102605375B1 (ko) 2016-06-29 2023-11-22 삼성전자주식회사 유기 광전 소자 및 이미지 센서
KR102589215B1 (ko) 2016-08-29 2023-10-12 삼성전자주식회사 유기 광전 소자, 이미지 센서 및 전자 장치
US10652486B2 (en) 2016-10-20 2020-05-12 Invisage Technologies, Inc. Image sensor with electron and hole collection electrodes
JP2018093052A (ja) 2016-12-02 2018-06-14 ソニーセミコンダクタソリューションズ株式会社 固体撮像素子およびその製造方法、並びに電子機器
US10686084B2 (en) * 2017-03-01 2020-06-16 Phase Sensitive Innovations, Inc. Diamond-backed photodiodes, diamond-sandwiched photodiodes, photodiode systems and related methods of manufacture
CN108630713B (zh) * 2017-03-17 2020-11-27 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
CN110419105B (zh) * 2017-04-18 2023-12-19 凸版印刷株式会社 固体拍摄元件以及固体拍摄元件的制造方法
KR102495573B1 (ko) 2017-07-21 2023-02-03 삼성전자주식회사 이미지 센서
US11145822B2 (en) 2017-10-20 2021-10-12 Samsung Electronics Co., Ltd. Compound and photoelectric device, image sensor, and electronic device including the same
KR102560623B1 (ko) 2018-06-05 2023-07-26 삼성전자주식회사 이미지 센서 및 그 제조 방법
TWI687899B (zh) * 2019-06-27 2020-03-11 鈺緯科技開發股份有限公司 應用於內視鏡的顯示校正系統及其校正方法
CN110414500A (zh) * 2019-07-29 2019-11-05 上海菲戈恩微电子科技有限公司 用于oled屏幕的集成式生物识别器件的光路结构及电子设备
WO2023013366A1 (ja) * 2021-08-05 2023-02-09 パナソニックＩｐマネジメント株式会社 撮像装置
TWI779812B (zh) 2021-09-02 2022-10-01 晶瑞光電股份有限公司 Ｕｖ、ｒ、ｇ、ｂ、ｉｒ之其中任意組合濾光結構及製作方法
CN114387273B (zh) * 2022-03-24 2022-05-31 莱芜职业技术学院 基于计算机图像识别的环境粉尘浓度检测方法及系统

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005536930A (ja) 2002-08-23 2005-12-02 マイクロン・テクノロジー・インコーポレイテッド 積層アバランシェ増倍層および低電圧読取り電子回路を有するｃｍｏｓａｐｓ
JP2008252004A (ja) 2007-03-30 2008-10-16 Fujifilm Corp 固体撮像素子、固体撮像素子の製造方法
JP2009094273A (ja) 2007-10-09 2009-04-30 Fujifilm Corp 固体撮像素子、撮像装置、及び固体撮像素子の製造方法
JP2009099866A (ja) 2007-10-18 2009-05-07 Fujifilm Corp 光電変換素子及び固体撮像素子

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63173002A (ja) 1987-01-13 1988-07-16 Fujitsu Ltd 固体カラ−撮像素子
JPH0685933B2 (ja) 1987-07-31 1994-11-02 川崎製鉄株式会社 熱間仕上圧延における板厚制御方法
JPH02143560A (ja) 1988-11-25 1990-06-01 Toshiba Corp 積層型固体撮像装置
JPH08250698A (ja) 1995-03-14 1996-09-27 Toshiba Corp 固体撮像装置
CA2319550A1 (en) 1998-02-02 1999-08-05 Uniax Corporation Image sensors made from organic semiconductors
US6018187A (en) * 1998-10-19 2000-01-25 Hewlett-Packard Cmpany Elevated pin diode active pixel sensor including a unique interconnection structure
JP2003332544A (ja) 2002-05-14 2003-11-21 Sanyo Electric Co Ltd 固体撮像素子及びその製造方法
JP2007067212A (ja) 2005-08-31 2007-03-15 Fujifilm Corp 固体撮像素子およびその製造方法
JP4677314B2 (ja) 2005-09-20 2011-04-27 富士フイルム株式会社 センサーおよび有機光電変換素子の駆動方法
JP5227511B2 (ja) * 2006-03-06 2013-07-03 富士フイルム株式会社 光電変換素子及び固体撮像素子
JP2008072090A (ja) 2006-08-14 2008-03-27 Fujifilm Corp 光電変換素子及び固体撮像素子
TWI318010B (en) * 2006-11-09 2009-12-01 Au Optronics Corp Pixel structure and fabricating method thereof
JP4637196B2 (ja) * 2007-03-16 2011-02-23 富士フイルム株式会社 固体撮像素子
JP4852497B2 (ja) * 2007-08-27 2012-01-11 富士フイルム株式会社 固体撮像素子
JP2009111225A (ja) * 2007-10-31 2009-05-21 Fujifilm Corp 固体撮像素子及びその製造方法
JP4604128B2 (ja) * 2008-10-15 2010-12-22 富士フイルム株式会社 光電変換素子及び撮像素子
JP2011071481A (ja) * 2009-08-28 2011-04-07 Fujifilm Corp 固体撮像装置，固体撮像装置の製造方法，デジタルスチルカメラ，デジタルビデオカメラ，携帯電話，内視鏡
JP5637751B2 (ja) * 2009-08-28 2014-12-10 富士フイルム株式会社 固体撮像装置，固体撮像装置の製造方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005536930A (ja) 2002-08-23 2005-12-02 マイクロン・テクノロジー・インコーポレイテッド 積層アバランシェ増倍層および低電圧読取り電子回路を有するｃｍｏｓａｐｓ
JP2008252004A (ja) 2007-03-30 2008-10-16 Fujifilm Corp 固体撮像素子、固体撮像素子の製造方法
JP2009094273A (ja) 2007-10-09 2009-04-30 Fujifilm Corp 固体撮像素子、撮像装置、及び固体撮像素子の製造方法
JP2009099866A (ja) 2007-10-18 2009-05-07 Fujifilm Corp 光電変換素子及び固体撮像素子

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