KR101695028B1 - 이미지 촬상 디바이스 및 이미지 촬상 장치 - Google Patents

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Abstract

이미지 촬상 디바이스는 복수의 제 1 전극, 제 2 전극, 제 3 전극, 광전 변환 층, 복수의 신호 판독부, 적어도 하나의 전위 조정부를 포함한다. 복수의 제 1 전극은, 제 1 전극 중 하나와 제 1 전극 중 하나에 인접한 다른 제 1 전극 사이에 개재된 소정의 갭으로 2 차원으로 기판의 상부측에 배열된다. 제 2 전극은 최외측에 배열된 제 1 전극과 제 2 전극 사이에 개재된 소정의 갭으로 제 1 전극의 최외측에 배열된 제 1 전극 옆에 배열된다. 제 3 전극은 복수의 제 1 전극 및 제 2 전극 둘 다에 대향한다. 광전 변환 층은 복수의 제 1 전극 및 제 2 전극과 제 3 전극 사이에 배치된다. 복수의 신호 판독부는 복수의 제 1 전극에 접속되고, 광전 변환 층에서 발생되고 복수의 제 1 전극으로 이동하는 전하에 대응하는 신호를 판독한다. 적어도 하나의 전위 조정부는 제 2 전극에 접속되고, 광전 변환 층에서 발생되고 제 2 전극으로 이동하는 전하에 따라 결정되는 제 2 전극의 전위가 소정의 범위를 넘지 않도록 제 2 전극의 전위를 조정한다.

Description

이미지 촬상 디바이스 및 이미지 촬상 장치{IMAGE PICKUP DEVICE AND IMAGE PICKUP APPARATUS}
본 발명은 기판의 상부측에 광전 변환 층을 갖는 적층형 이미지 촬상 디바이스 및 이 이미지 촬상 디바이스를 포함하는 이미지 촬상 장치에 관한 것이다.
CCD 이미지 센서 또는 CMOS 이미지 센서로 주로 대표되는 단판 이미지 촬상 디바이스에서, 광전 변환을 수행하는 픽셀부 (포토 다이오드) 의 배열의 상부측에 배치된 3 또는 4 개 타입의 모자이크-형상 컬러 필터를 통해 픽셀부로부터 컬러 필터에 대응하는 컬러 신호가 출력된다. 단판 이미지 촬상 디바이스로부터 출력된 컬러 신호는 프로세싱되어 컬러 이미지 데이터를 발생시킨다. 그러나, 모자이크-형상 필터가 1차 색의 필터인 경우, 입사광의 양 2/3 이 컬러 필터에 의해 흡수된다. 따라서, 모자이크-형상 컬러 필터가 배치되는 단판 이미지 촬상 디바이스에서, 각 픽셀부의 광 이용 효율이 낮고, 감도를 상승시키는 것이 어렵다. 또한, 각 픽셀부에서 1 색의 컬러 신호만이 획득되므로, 해상도를 증가시키는 것이 어려우며, 가짜 컬러가 발생한다.
따라서, 이러한 경우를 해결하기 위해, 예를 들어, JP-T-2002-513145 에 개시된 이미지 촬상 디바이스가 개발된다. 이미지 촬상 디바이스에 따르면, 실리콘 기판 내에 광학 신호를 검출하는 세 겹의 웰 (포토 다이오드) 을 배열함으로써, 실리콘 기판의 깊이의 차이에 따라 상이한 스펙트럼 감도를 갖는 신호 (표면 상에 블루, 그린, 및 레드의 파장에 있는 피크 값을 가짐) 가 획득될 수도 있다. 이 이미지 촬상 디바이스에 따르면, 해상도가 우수하고, 광 이용 효율이 향상된다. 그러나, RGB 출력 신호의 스펙트럼 감도 특성의 분리가 충분하지 않아, 컬러 재현성이 열화된다. 또한, 진정한 RGB 신호를 획득하기 위해, 출력 신호의 가산 및 감산이 수행된다. 그러나, 가산 또는 감산으로 인해 S/N 이 열화된다.
따라서, JP-T-2002-502120 및 JP-A-2002-83946 에서와 같이, RGB 출력 신호의 스펙트럼 감도 특성을 잘 분리할 수도 있는 이미지 촬상 디바이스가 연구 및 개발된다. 이러한 이미지 촬상 디바이스에서, 각 픽셀부는, B, G, R 의 광에 대해 신호 전하를 순차적으로 발생시키는 광전 변환 층이 순차적으로 적층되는 구조를 가진다. 이후, 각 픽셀부에서, 각 광전 변환 층에서 광에 의해 발생되는 전항에 대응하는 신호를 독립적으로 판독할 수도 있는 판독부가 픽셀부와 일체로 배치된다. 이러한 이미지 촬상 디바이스에서, 각 픽셀부의 상부측에는 임의의 컬러 필터가 놓이지 않으므로, 가시광의 이용 효율은 거의 100% 로 구성될 수도 있다. 또한, 3 개의 광전 변환 층이 적층되는 구조가 이용되므로, 각 픽셀부에서 R, G, 및 B 의 3 개의 컬러의 컬러 신호가 획득될 수도 있다. 게다가, 3 개의 광전 변환 층의 스펙트럼 감도 특성이 독립적으로 선택될 수도 있다. 따라서, RGB 출력 신호의 스펙트럼 감도 특성의 분리는 우수하다. 그 결과, 높은 감도, 높은 해상도 (가짜 컬러는 시각적으로 인식가능하지 않음), 훌륭한 컬러 재현성, 및 우수한 S/N 을 갖는 이미지가 획득될 수도 있다.
본 발명의 발명자는 JP-T-2002-502120 및 JP-A-2002-83946 에 개시된 바와 같이 적층형 이미지 촬상 디바이스에서의 구조로 인해 이미지에 불균일이 발생한다는 단점을 발견하였다. 이후, 이 단점을 도면을 참조하여 설명할 것이다.
도 61 은 종래에 제안된 적층형 이미지 촬상 디바이스의 단면을 도시한 개략도이다. 도 61 에 도시된 이미지 촬상 디바이스는 2차원 형상을 배열된 복수의 픽셀부 (P) 를 포함한다. 각 픽셀부 (P) 는 기판 (1), 절연층 (2), 광전 변환 층 (3), 대향 전극 (4), 픽셀 전극 (5), 접속부 (6), 및 신호 판독부 (7) 를 포함한다. 픽셀 전극 (5) 은 기판 (1) 상에 배치된 절연층 (2) 상에 배치되고 각 픽셀부 (P) 에 대해 분리된다. 광전 변환 층 (3) 은 픽셀 전극 (5) 상에 배치되고, 모든 픽셀부 (P) 에 공통인 하나의 광전 변환 층 (3) 이 구성된다. 대향 전극 (4) 은 광전 변환 층 (3) 상에 배치되고, 모든 픽셀부 (P) 에 공통인 하나의 대향 전극 (4) 이 구성된다. 신호 판독부 (7) 는 기판 (1) 에서 형성되고, MOS 회로 등으로 구성된다. 접속부 (6) 는, 픽셀 전극 (5) 과 픽셀 판독부 (7) 를 서로 전기적으로 접속하는 도전성 재료로 형성된다. 이미지 촬상 디바이스의 픽셀부에서, 대향 전극 (4) 과 픽셀 전극 (5) 사이에 전계를 인가함으로써, 광전 변환 층 (3) 에서 발생되는 전하 (전자 또는 정공) 는 픽셀 전극 (5) 으로 이동한다. 이후, 픽셀 전극 (5) 으로 이동하는 전하에 대응하는 신호는 신호 판독부 (7) 에 의해 판독되고 외부로 출력된다.
도 62 는 도 61 에 도시된 이미지 촬상 디바이스를 상면으로부터 볼 때의 도면이다. 도 62 에서, 대향 전극 (4) 이 도시되지 않는다. 도 62 에 도시된 바와 같이, 복수의 픽셀부 (P) 는 정방 격자 형상으로 배열된다. 각 픽셀부 (P) 의 구획 영역은 정사각형이다. 각 픽셀부 (P) 에 포함된 픽셀 전극 (5) 은, 픽셀부 (P) 보다 작은 정사각형의 형상으로 되고, 픽셀부 (P) 의 구획 영역의 중심에 배치된다. 또한, 픽셀부 (P) 의 픽셀 전극 (5) 은 픽셀부 (P) 와 유사하게 정방 격자 형상으로 배열된다. 따라서, 인접하는 픽셀 화소 전극 (5) 사이의 거리는 모든 픽셀부에서 동일하다. 도 62 에서, 복수의 픽셀 전극 중에서, 최외측에 위치한 픽셀 전극은 해칭되지 않은 화이트 베타 블록으로 나타낸다.
하나의 픽셀부 (P) 에 주목하는 경우, 픽셀부 (P) 에 포함된 픽셀 전극 (5) 과 픽셀부 (P) 의 단부 사이에 갭이 있어, 이 갭 사이에 약한 전계가 인가된다. 따라서, 이 갭에 발생되는 전하는 픽셀 전극 (5) 으로 이동하고 신호로 변환된다. 따라서, 픽셀부 (P) 로부터 출력된 신호로서, 픽셀 전극 (5) 과 대향 전극 (4) 사이의 광전 변환 층 (3) 에서 발생된 전하에 대응하는 신호뿐만 아니라, 이 갭에서 발생된 전하에 대응하는 신호가 있다.
도 62 에서 해칭된 픽셀 전극 (5) 에 관하여, 픽셀 전극 (5) 을 포함하는 픽셀부 (P) 의 4 개 변이 다른 픽셀부 (P) 와 접촉하게 된다. 따라서, 픽셀 전극 (5) 을 포함하는 픽셀부 (P) 의 외부로부터 픽셀 전극 (5) 으로 이동하는 전하가 없다. 그러나, 도 62 에서 해칭되지 않은 픽셀 전극 (5) 에 관하여, 픽셀부 (5) 를 포함한 픽셀부 (P)(최외 주변에 위치한 픽셀부 (P)) 의 4 개 변 중 하나 또는 2 개의 변은 다른 픽셀부 (P) 와 접촉하게 되지 않고, 최외 주변에 위치한 픽셀부 (P) 의 보다 외부측에 위치한 광전 변환 층 (3) 으로부터 픽셀 전극 (5) 으로 전하가 이동한다.
따라서, 복수의 픽셀부 (P) 중에서, 최외 주변에 위치한 픽셀부 (P) 에서, 픽셀 전극 (5) 에서 수집된 전하는 내부 주변에 위치한 픽셀부 (P)(해칭된 픽셀 전극 (5) 을 포함하는 픽셀부 (P)) 의 전하보다 더 많다 (도 62 참조). 따라서, 픽셀 전극 (5) 의 전위는 상승 (또는 하락) 한다. 최외 주변에 위치한 픽셀부 (P) 중에서 4 개의 코너에 위치한 픽셀부 (P)(최외단에 위치한 픽셀부 (P)) 에 관해서는, 다른 픽셀부 (P) 가 픽셀부 (P) 의 2 개 변과만 접촉하게 되어서, 그에 따라 특히 전위가 상승 (또는 하락) 한다. 그 결과, 이미지 촬상 디바이스로부터 출력되는 신호에 기초하는 이미지는 도 63 에 도시된 바와 같다.
도 63 은 도 61 및 도 62 에 도시된 이미지 촬상 디바이스를 이용하여 일정한 광량에서 이미지 촬상 동작이 수행되는 경우에 획득될 수도 있는 촬상 이미지의 예를 나타낸 도면이다. 도 63 에 도시된 바와 같이, 일정한 광량에서 촬상되는 이미지에서, 최외 주변에 위치한 픽셀부 (P) 에 대응하는 외부 주변에 위치한 픽셀은 내부 주변에 위치한 픽셀부 (P) 에 대응하는 내부 주변에 위치한 픽셀보다 밝아서, 이에 의해 이미지의 불균일이 발생한다. 특히, 최외단에 위치한 픽셀부 (P) 에 대응하는 최외단에 위치한 픽셀이 가장 밝다.
또한, 도 61 및 도 62 에 도시된 이미지 촬상 디바이스에서, 이미지 신호로서 최외 주변에 위치한 픽셀부 (P) 로부터 판독되는 신호를 이용하지 않고, 이미지의 불균일이 억제된다고 생각될 수도 있다. 그러나, 최외 주변에 위치한 픽셀부 (P) 로부터 판독되는 신호가 이미지 신호로서 이용되지 않는 경우에도, 이미지 품질은 열화될 수도 있다. 그 이유는 다음과 같다. 픽셀 전극 (5) 의 전위가 통상 범위를 초과하는 경우, 픽셀 전극 (5) 으로부터 전하가 넘쳐 흘러서, 이러한 전하는 내부 주변에 위치한 픽셀부 (P) 의 픽셀 전극 (5) 의 전위에 영향을 미칠 수도 있다. 미세화가 진행됨에 따라, 픽셀 전극들 (5) 사이의 갭은 보다 좁아지고, 이러한 팩터로 인한 이미지 품질의 열화는 쉽게 발생하는 것으로 생각된다.
JP-T-2002-502120 및 JP-A-2002-83946 에서는, 이러한 적층형 이미지 촬상 디바이스의 구조에 의해 야기되는 이미지 품질의 열화의 단점은 완전히 취급하지 않는다. 또한, 이러한 단점을 해결할 수도 있는 임의의 구성이 이용되지 않는다.
본 발명은 상술한 상황을 고려하여 고안된다. 본 발명의 목적은 적층형 이미지 촬상 디바이스의 구조로 인한 이미지 불균일을 억제함으로써 이미지 품질을 향상시킬 수 있는 이미지 촬상 디바이스 및 이 이미지 촬상 디바이스를 갖는 이미지 촬상 장치를 제공하는 것이다.
[1] 본 발명의 양태에 따르면, 이미지 촬상 디바이스는 복수의 제 1 전극, 제 2 전극, 제 3 전극, 광전 변환 층, 복수의 신호 판독부, 적어도 하나의 전위 조정부를 포함한다. 복수의 제 1 전극은, 제 1 전극 중 하나와 제 1 전극 중 하나에 인접한 다른 제 1 전극 사이에 소정의 갭이 개재된 2 차원으로 기판의 상부측에 배열된다. 제 2 전극은 최외측에 배열된 제 1 전극과 제 2 전극 사이에 소정의 갭이 개재된 제 1 전극의 최외측에 배열된 제 1 전극 옆에 배열된다. 제 3 전극은 복수의 제 1 전극 및 제 2 전극 둘 다에 대향한다. 광전 변환 층은 복수의 제 1 전극 및 제 2 전극과 제 3 전극 사이에 배치된다. 복수의 신호 판독부는 복수의 제 1 전극에 접속되고, 광전 변환 층에서 발생되고 복수의 제 1 전극으로 이동하는 전하에 대응하는 신호를 판독한다. 적어도 하나의 전위 조정부는 제 2 전극에 접속되고, 광전 변환 층에서 발생되고 제 2 전극으로 이동하는 전하에 따라 결정되는 제 2 전극의 전위가 소정의 범위를 넘지 않도록 제 2 전극의 전위를 조정한다.
[2] [1] 의 이미지 촬상 디바이스에서, 광전 변환 층에서 발생되고 제 2 전극으로 이동하는 전하에 대응하는 신호를 판독하는데 이용되는 판독부는 제 2 전극에 접속되지 않는다.
[3] [1] 또는 [2] 의 이미지 촬상 디바이스에서,
신호 판독부 각각은, 제 1 전극의 전위를 리셋하도록 구성된 리셋 트랜지스터; 및 광전 변환 층에서 발생되고 제 1 전극으로 이동하는 정공에 대응하는 전압 신호를 출력하도록 구성된 출력 트랜지스터를 포함하는 MOS 트랜지스터 회로를 포함하고,
MOS 트랜지스터 회로의 각 트랜지스터는 n-채널 MOS 트랜지스터이며,
적어도 하나의 전위 조정부는, 광전 변환 층에서 발생되고 제 2 전극으로 이동하는 정공에 따라 결정된 제 2 전극의 전위가 임계값을 초과하지 않도록 제 2 전극의 전위를 조정한다.
[4] [1] 또는 [2] 의 이미지 촬상 디바이스에서,
신호 판독부 각각은, 제 1 전극의 전위를 리셋하도록 구성된 리셋 트랜지스터; 및 광전 변환 층에서 발생되고 제 1 전극으로 이동하는 전자에 대응하는 전압 신호를 출력하도록 구성된 출력 트랜지스터를 포함하는 MOS 트랜지스터 회로를 포함하고,
MOS 트랜지스터 회로의 각 트랜지스터는 p-채널 MOS 트랜지스터이며,
적어도 하나의 전위 조정부는, 광전 변환 층에서 발생되고 제 2 전극으로 이동하는 전자에 따라 결정된 제 2 전극의 전위가 임계값보다 아래에 있지 않도록 제 2 전극의 전위를 조정한다.
[5] [1] 내지 [4] 중 임의의 하나의 이미지 촬상 디바이스에서,
적어도 하나의 전위 조정부는 제 2 전극과 전원을 직접 접속하는 배선이다.
[6] [1] 내지 [4] 중 임의의 하나의 이미지 촬상 디바이스에서,
적어도 하나의 전위 조정부는 제 2 전극에 접속되는 다이오드-접속된 트랜지스터이다.
[7] [1] 내지 [4] 중 임의의 하나의 이미지 촬상 디바이스에서,
적어도 하나의 전위 조정부는 제 2 전극에 접속되는 다이오드이다.
[8] [1] 내지 [7] 중 임의의 하나의 이미지 촬상 디바이스로서,
제 1 전극 및 제 2 전극은 정방 격자 형상으로 배열되고,
정방 격자 형상으로 배열된 전극들 중에서, 최외측에 위치한 전극은 제 2 전극으로 구성되고, 다른 전극은 제 1 전극으로 구성된다.
[9] [1] 내지 [7] 중 임의의 하나의 이미지 촬상 디바이스로서,
제 2 전극은, 복수의 제 1 전극을 둘러싸도록 연속적으로 형성된 1 개의 전극으로 구성된다.
[10] [1] 내지 [9] 중 임의의 하나의 이미지 촬상 디바이스로서,
광전 변환 층은 유기 재료를 포함하고,
소정의 갭은 3 ㎛ 이하이다.
[11] 본 발명의 다른 양태에 따르면, 이미지 촬상 장치는 [1] 내지 [10] 중 임의의 하나의 이미지 촬상 디바이스를 포함한다.
[1] 내지 [10] 의 구성으로, 적층형 이미지 촬상 디바이스 및 그 이미지 촬상 디바이스를 갖는 이미지 촬상 장치의 구조로 인한 이미지 불균일을 억제함으로써 이미지 품질을 향상시킬 수 있는 이미지 촬상 디바이스가 제공될 수도 있다.
[11] 의 구성에 의해, 적층형 이미지 촬상 디바이스 및 그 이미지 촬상 디바이스를 갖는 이미지 촬상 장치의 구조로 인한 이미지 불균일을 억제함으로써 이미지 품질을 향상시킬 수 있는 이미지 촬상 장치가 제공될 수도 있다.
도 1 은 본 발명의 예시적인 실시형태에 따른 이미지 촬상 디바이스의 단면을 나타내는 개략도.
도 2 는 도 1 에 나타낸 이미지 촬상 디바이스의 상면으로부터 볼 때의 도면. 대향 전극 (14) 은 도 2 에 도시되지 않는다.
도 3 은, 도 1 에 나타낸 이미지 촬상 디바이스에 신호 판독부 (17) 로서 MOS 회로가 이용되는 경우의 구성예를 나타내는 도면.
도 4 는 도 1 에 도시된 이미지 촬상 디바이스의 전위 조정부의 제 1 구성예를 나타내는 도면.
도 5 는 도 1 에 도시된 이미지 촬상 디바이스의 전위 조정부의 제 2 구성예를 나타내는 도면.
도 6 은 도 1 에 도시된 이미지 촬상 디바이스의 전위 조정부의 제 3 구성예를 나타내는 도면.
도 7 은 도 2 에 도시된 이미지 촬상 디바이스의 전위 조정 전극의 변형예를 나타내는 도면.
도 8 은 도 1 에 도시된 이미지 촬상 디바이스의 픽셀 전극들 사이의 갭의 바람직한 값을 도시한 도면.
도 9 는 도 1 에 도시된 이미지 촬상 디바이스의 픽셀 전극들 사이의 갭의 바람직한 값을 도시한 도면.
도 10 은 도 8 에 나타낸 구성에서 유기 층을 형성하는 광전 변환 재료로서 메로시아닌이 이용되는 경우의 잔상 (lag) 의 발생의 레이트를 나타내는 그래프.
도 11 은, 도 8 에 나타낸 구성에서 유기 층을 형성하는 광전 변환 재료로서 메로시아닌이 이용되고 픽셀 전극들 사이의 갭이 변화되는 경우의 잔상의 발생의 레이트를 나타내는 그래프.
도 12 는 도 8 에 나타낸 구성에서 유기 층을 형성하는 광전 변환 층으로서 프탈로시아닌이 이용되는 경우의 잔상의 발생의 레이트를 나타내는 그래프.
도 13 은, 도 8 에 나타낸 구성에서 유기 층을 형성하는 광전 변환 층으로서 프탈로시아닌이 이용되고 픽셀 전극들 사이의 갭이 변화되는 경우의 프레임 1 후의 잔상의 발생의 레이트를 나타내는 그래프.
도 14 는 도 8 에 나타낸 구성에서 유기 층을 구성하는 광전 변환 재료로서 4H-피란이 이용되는 경우의 잔상의 발생의 레이트를 나타내는 그래프.
도 15 는, 도 8 에 나타낸 구성에서 유기 층을 형성하는 광전 변환 재료로서 4H-피란이 이용되고 픽셀 전극들 사이의 갭이 변화되는 경우의 프레임 1 후의 잔상의 발생의 레이트를 나타내는 그래프.
도 16 은 도 8 에 나타낸 구성에서 픽셀 전극의 전극 면적이 변화되는 경우에 프레임 수와 잔상의 발생의 레이트의 상관을 나타내는 그래프.
도 17 은 도 8 에 나타낸 구성에서 픽셀 전극의 전압이 변화되는 경우에 프레임 수와 잔상의 발생의 레이트의 상관을 나타내는 그래프.
도 18 은 적층형의 고체 이미지 촬상 장치의 개략적인 단면도.
도 19 는 고체 이미징 디바이스의 주변 회로의 구성의 예를 나타내는 도면.
도 20 은 유기 층의 구성의 예를 도시한 단면.
도 21 은 도 20 에 도시된 광전 변환 디바이스의 에너지 밴드를 도시한 도면.
도 22 는 유기 층 이외의 구성예를 나타낸 단면도.
도 23 은 도 22 에 도시된 광전 변환 디바이스의 에너지 밴드를 나타낸 도면.
도 24 는 픽셀 전극의 구성의 일례를 나타내는 개략적인 단면도.
도 25 는 홈 분리 방법을 이용하여 형성된 픽셀 전극의 구성을 나타내는 도면.
도 26 은 홈 불리 방법을 이용하여 픽셀 전극을 형성하는 순서를 도시한 도면.
도 27 은 홈 분리 방법을 이용하여 픽셀 전극을 형성하는 순서를 도시한 도면.
도 28 은 홈 분리 방법을 이용하여 픽셀 전극을 형성하는 순서를 도시한 도면.
도 29 는 다마신 방법을 이용하여 형성되는 픽셀 전극의 구성을 나타내는 도면.
도 30 은 다마신 방법을 이용하여 픽셀 전극을 형성하는 순서를 도시한 도면.
도 31 은 다마신 방법을 이용하여 픽셀 전극을 형성하는 순서를 도시한 도면.
도 32 는 다마신 방법을 이용하여 픽셀 전극을 형성하는 순서를 도시한 도면.
도 33 은 다마신 방법을 이용하여 픽셀 전극을 형성하는 순서를 도시한 도면.
도 34 는 컬러 필터의 구성예를 나타내는 평면도.
도 35 의 (a) 및 (b) 는 도 34 에 나타낸 컬러 필터의 단면도.
도 36 의 (a) 및 (b) 는 주변 차광층이 막으로 형성된 상태를 나타내는 도면.
도 37 의 (a) 및 (b) 는 포토레지스트가 막으로 형성된 상태를 나타내는 도면.
도 38 의 (a) 및 (b) 는 포토레지스트에 대해 패턴 노광, 형상, 및 포스트-베이킹이 수행된 상태를 나타내는 도면.
도 39 의 (a) 및 (b) 는 주변 차광층에 대해 드라이 에칭 프로세스가 수행된 상태를 나타내는 도면.
도 40 의 (a) 및 (b) 는 주변 차광층 상에 위치한 포토레지스트가 박리된 상태를 나타내는 도면.
도 41 의 (a) 및 (b) 는 제 1 컬러의 컬러 필터가 막으로 형성된 상태를 나타내는 도면.
도 42 의 (a) 및 (b) 는 제 1 컬러의 컬러 필터 상에 포토레지스트가 막으로 형성된 상태를 나타내는 도면.
도 43 의 (a) 및 (b) 는 포토레지스트에 대해 노광, 현상, 및 포스트-베이킹이 수행된 상태를 나타내는 도면.
도 44 의 (a) 및 (b) 는 제 1 컬러의 컬러 필터에 대해 드라이 에칭 프로세스가 수행된 상태를 나타내는 도면.
도 45 의 (a) 및 (b) 는 제 1 컬러의 컬러 필터 상에 형성된 포토레지스트가 박리된 상태를 나타내는 도면.
도 46 의 (a) 및 (b) 는 제 2 컬러의 컬러 필터가 막으로 형성된 상태를 나타내는 도면.
도 47 의 (a) 및 (b) 는 제 1 및 제 2 컬러의 컬러 필터가 평탄화된 상태를 나타내는 도면.
도 48 의 (a) 및 (b) 는 포토레지스트가 제 1 컬러 및 제 2 컬러의 컬러 필터 상에 막으로 형성된 상태를 나타내는 도면.
도 49 의 (a) 및 (b) 는 포토레지스트에 대해 패턴 노광, 현상 및 포스트-베이킹이 수행된 상태를 나타내는 도면.
도 50 의 (a) 및 (b) 는 마스크로 이용된 포토레지스트로 드라이 에칭이 수행된 상태를 나타내는 도면.
도 51 의 (a) 및 (b) 는 포토레지스트가 박리된 상태를 나타내는 도면.
도 52 의 (a) 및 (b) 는 파티션 벽의 재료가 막으로 형성된 상태를 나타내는 도면.
도 53 의 (a) 및 (b) 는 제 1 및 제 2 컬러의 컬러 필터 및 파티션 벽이 평탄화된 상태를 나타내는 도면.
도 54 의 (a) 및 (b) 는 제 1 및 제 2 컬러의 컬러 필터 및 파티션 벽 상에 막으로 포토레지스트가 형성된 상태를 나타내는 도면.
도 55 의 (a) 및 (b) 는 포토레지스트에 대해 패턴 노광, 현상, 및 포스트-베이킹이 수행된 상태를 나타내는 도면.
도 56 의 (a) 및 (b) 는 파티션 벽의 일부를 에칭함으로써 제 3 컬러의 컬러 필터의 영역이 형성된 상태를 나타내는 도면.
도 57 의 (a) 및 (b) 는 포토레지스트가 박리된 상태를 나타내는 도면.
도 58 의 (a) 및 (b) 는 제 3 컬러의 컬러 필터가 막으로 형성된 상태를 나타내는 도면.
도 59 는 고체 이미지 촬상 장치의 다른 구성예의 단면도.
도 60 은 고체 이미지 촬상 장치의 다른 구성예의 단면도.
도 61 은 종래의 적층형 이미지 촬상 디바이스의 단면을 도시한 개략도.
도 62 는 종래의 적층형 이미지 촬상 디바이스의 개략적인 평면도.
도 63 은 도 61 및 도 62 에 도시된 이미지 촬상 디바이스를 이용하여 일정한 광량에서 이미지 촬상 동작이 수행되는 경우에 획득될 수도 있는 촬상 이미지의 예를 나타낸 도면.
이하, 본 발명의 예시적인 실시형태를 도면을 참조하여 설명할 것이다.
도 1 은 본 발명의 예시적인 실시형태에 따른 이미지 촬상 디바이스의 단면을 나타낸 개략도이다. 도 1 에 나타낸 이미지 촬상 디바이스는 기판 (11); 절연층 (12); 유기 층 (13); 대향 전극 (14); 복수의 전극 (복수의 픽셀 전극 (15) 및 복수의 전위 조정 전극 (19); 접속부 (16); 신호 판독부 (17); 및 전위 조정부 (18) 를 포함한다.
기판 (11) 은 유리 기판, 또는 실리콘 등으로 형성된 반도체 기판이다. 기판 (11) 상에, 절연층 (12) 이 형성된다. 또한, 절연층 (12) 상에, 복수의 전극이 형성된다.
도 2 는 도 1 에 나타낸 이미지 촬상 디바이스의 상부측으로부터 볼 때의 도면이다. 대향 전극 (14) 은 도 2 에 도시되지 않는다.
절연층 (12) 의 표면의 수평 방향과 이에 직교하는 방향의 2 차원 (도 2 에 나타낸 예에서, 정방 격자 형상) 으로 그 사이에 소정의 갭 (A) 이 개재된 채 복수의 전극이 배열된다. 복수의 전극 중에서, 최외 측에 위치한 전극은 전위 조정 전극 (19) 이고, 다른 전극은 픽셀 전극 (15) 이다.
유기층 (13) 은 수광한 광에 따라 전하를 발생시키는 유기 광전 변환 재료로부터 형성되는 광전 변환 층을 적어도 포함한다. 유기 층 (13) 은 픽셀 전극 (15) 및 전위 조정 전극 (19) 상에 배치되어, 이들 전극을 커버한다.
대향 전극 (14) 은 픽셀 전극 (15) 및 전위 조정 전극 (19) 을 대향하는 전극이고, 유기 층 (13) 상에 배치된다. 유기 층 (13) 에 광을 입사시키기 위해, 대향 전극 (14) 은 입사광에 대해 투명한 도전성 재료로 구성된다. 도면에 도시되지 않은 배선을 통해 대향 전극 (14) 에 소정의 전압이 인가될 수도 있다. 따라서, 대향 전극 (14) 과 복수의 전극 (픽셀 전극 (15) 및 전위 조정 전극 (19)) 사이에 전계가 인가될 수도 있다.
도 1 및 도 2 에서, 수직 방향에서 전극들 (픽셀 전극 (15) 및 전위 조정 전극 (19)) 의 단부에 위치한 2 개 변으로부터 이 전극들 사이의 갭 (A) 의 절반만큼 이격된 포인트들과, 수평 방향에서 이 전극들의 단부에 위치한 2 개 변으로부터 이 전극들 사이의 갭 (A) 의 절반만큼 이격된 포인트들을 연결하는 직선에 의해 구획득된 블록들 (도면에서 파선으로 나타낸 블록) 은 픽셀부로 정의된다. 픽셀 전극 (15) 을 포함하는 픽셀부는 표준 픽셀부 (P1) 로 설정되고, 전위 조정 전극 (19) 을 포함하는 픽셀부는 주변 픽셀부 (P2) 로 설정된다.
픽셀 전극 (15) 은 표준 픽셀부 (P1) 에 포함된 유기 층 (13) 내에 위치한 광전 변환 층에서 발생된 전하를 수집하는데 이용되는 전하 수집 전극이다. 신호 판독부 (17) 는 복수의 픽셀 전극 (15) 각각에 따라 배치되고, 대응하는 픽셀 전극 (15) 에서 수집된 전하에 대응하는 신호를 출력한다. 신호 판독부 (17) 는, 예를 들어, CCD, MOS 트랜지스터 회로 (MOS 회로), TFT 회로 등으로 구성된다. 접속부 (16) 는 픽셀 전극 (15) 및 이에 서로 대응하는 신호 판독부 (17) 를 접속한다. 접속부 (16) 는 절연층 (12) 에 매립된 도전성 재료로 구성된다.
도 3 은, 도 1 에 나타낸 이미지 촬상 디바이스에서의 신호 판독부 (17) 로서 MOS 회로가 이용되는 경우의 구성예를 나타낸 도면이다. 도 3 에서, 동일한 참조부호는 도 1 에 도시된 것과 동일한 구성요소에 할당된다.
도 3 에 도시된 신호 판독부 (17) 는 플로팅 디퓨전 (FD), 리셋 트랜지스터 (17a), 출력 트랜지스터 (17b), 및 선택 트랜지스터 (17c) 를 포함한다. 리셋 트랜지스터 (17a), 출력 트랜지스터 (17b), 및 선택 트랜지스터 (17c) 는 각각 n-채널 MOS 트랜지스터 (이하, nMOS 트랜지스터로 지칭) 로 구성된다.
플로팅 디퓨전 (FD) 은 픽셀 전극 (15) 에 전기적으로 접속된다. 따라서, 플로팅 디퓨전 (FD) 의 전위는 픽셀 전극 (15) 의 전위에 따라 변한다. 도 3 에 도시된 예에서, 노광 주기 동안에 대향 전극 (14) 으로부터 픽셀 전극 (15) 쪽으로 유기 층 (13) 내에서 신호 전류 Isig 가 흐르도록 (다시 말해, 유기 층 (13) 내부의 광전 변환 층에서 발생된 정공이 픽셀 전극 (15) 에서 수집됨) 대향 전극 (14) 에 인가된 전압 VPX 가 설정된다. 따라서, 노광 주기 동안에, 신호 전류 Isig 가 픽셀 전극 (15) 을 통해 흐르게 함으로써, 픽셀 전극 (15) 의 전위는 증가한다. 픽셀 전극 (15) 의 전위의 증가에 따라서, 플로팅 디퓨전 (FD) 의 전위가 증가한다.
리셋 트랜지스터 (17a) 는 플로팅 디퓨전 (FD) 의 전위를 소정의 전위로 리셋하는데 이용된다. 리셋 트랜지스터 (17a) 는, 전압 VS 가 공급되는 소스 단자 및 플로팅 디퓨전 (FD) 에 전기적으로 접속되는 드레인 단자를 가진다. 리셋 트랜지스터 (17a) 의 게이트 단자에 인가된 리셋 펄스 RS 가 높은 레벨에 도달하는 경우, 리셋 트랜지스터 (17a) 는 턴온되고, 리셋 트랜지스터 (17a) 의 소스로부터 드레인에 전자가 주입된다. 플로팅 디퓨전 (FD) 의 전위는 전자로 인해 하락하고, 플로팅 디퓨전 (FD) 의 전위는 소정의 전위로 리셋된다. 전압 VS 는 전압 VPX 보다 더 낮게 설정된다. 따라서, 노광 주기 동안에 신호 전류 Isig 는 대향 전극 (14) 으로부터 픽셀 전극 (15) 쪽으로 흐른다. 이러한 구성 하에서, 픽셀 전극 (15) 의 전위는 전압 VS 에서 전압 VPX 까지 상승할 수도 있어, 이 범위에서 신호가 판독될 수도 있다.
출력 트랜지스터 (17b) 는 플로팅 디퓨전 (FD) 의 전위를 전압 신호로 변환하여, 전압 신호를 출력한다. 다시 말해, 출력 트랜지스터 (17b) 는 픽셀 전극 (15) 에서 수집된 전하에 대응하는 신호를 출력한다. 출력 트랜지스터 (17b) 는, 소스 전압 Vdd 가 공급되는 드레인 단자 및 플로팅 디퓨전 (FD) 에 전기적으로 접속된 게이트 단자를 가진다. 또한, 출력 트랜지스터 (17b) 의 소스 단자는 선택 트랜지스터 (17c) 의 드레인 단자에 접속된다.
선택 트랜지스터 (17c) 는, 출력 트랜지스터 (17b) 의 출력 신호를 신호 라인 (17d) 에 선택적으로 출력하는데 이용된다. 선택 트랜지스터 (17c) 는 신호 라인 (17d) 에 접속된 소스 단자를 가진다. 선택 트랜지스터 (17c) 의 게이트 단자에 인가된 선택 펄스 RW 가 높은 레벨이 되는 경우, 선택 트랜지스터 (17c) 는 턴온된다. 따라서, 출력 트랜지스터 (17b) 에 의해 변환된 전압 신호는 신호 라인 (17d) 에 출력된다.
이러한 회로 구성 하에서, 신호 판독부 (17) 는 픽셀 전극 (15) 에서 수집된 전하에 대응하는 신호를 신호 라인 (17d) 으로 판독할 수도 있다.
도 3 에 도시된 회로에서, 리셋 트랜지스터 (17a), 출력 트랜지스터 (17b), 및 선택 트랜지스터 (17c) 가 각각 p-채널 MOS 트랜지스터로 구성되고, 전압 VS 와 전압 VPX 사이의 관계가 "VPX < VS" 로 설정될 때에 픽셀 전극 (15) 에서 전자가 수집되며, 전자의 양에 대응하는 신호는 pMOS 트랜지스터에 의해 구성되는 MOS 회로에 의해 판독되는 것으로 구성될 수도 있다. 이러한 구성 하에서, 픽셀 전극 (15) 의 전위는 전압 VS 로부터 전압 VPX 로 하락할 수도 있고, 이 범위에서 신호가 판독될 수도 있다.
도 1 을 다시 참조하면, 전위 조정 전극 (19) 은, 예를 들어, 일정한 광량에서 촬상 프로세스가 수행되는 경우에 모든 픽셀 전극 (15) 에서 수집된 전하량이 균일하도록 새롭게 배치된 전극이다. 모든 픽셀 전극 (15) 에서 수집된 전하량이 균일하도록 하기 위해, 각 픽셀 전극 (15) 의 수직 방향과 수평 방향에서의 균일한 거리는 유기 층 (13) 내부에 위치한 광전 변환 층에서 발생된 전하를 수집하는 전극을 배치하도록 비워질 수도 있다. 도 2 에 나타내는 바와 같이, 균일한 피치로 2 차원으로 배열된 복수의 전극 중에서 최외측에 위치한 전극을 전위 조정 전극 (19) 으로 이용함으로써, 상술한 조건이 만족될 수도 있다. 도 2 에 도시된 구성에 따르면, 각 픽셀 전극 (15) 의 4 개 변으로부터 수평 및 수직 방향으로 일정 거리만큼 이격된 위치에서, 다른 전극이 반드시 놓인다. 따라서, 각 픽셀 전극 (15) 에는, 픽셀 전극 (15) 을 포함하는 표준 픽셀부 (P1) 내부의 유기 층 (13) 에서 발생된 전하만이 이동한다. 따라서, 모든 픽셀 전극 (15) 에서 수집된 전하량이 균일할 수도 있다.
전위 조정 전극 (19) 에는, 대향 전극 (14) 과 전위 조정 전극 (19) 사이에 인가된 전계에 따라, 전위 조정 전극 (19) 이 포함되는 주변 픽셀부 (P2) 내부의 유기 층 (13) 에서 발생된 전하, 및 주변 픽셀부 (P2) 의 외부측의 유기 층 (13) 에서 발생된 전하가 이동한다. 그러나, 전위 조정 수단 (19) 으로 이동하는 전하에 대응하는 신호는 이미지 촬상 디바이스의 외부에서 판독되지 않도록 구성된다. 다시 말해, 유기층 (13) 내부의 광전 변환 층에서 발생되고 전위 조정 전극 (19) 으로 이동하는 전하에 대응하는 신호를 판독하는 신호 판독부는, 전위 조정 전극 (19) 에 접속되지 않도록 구성된다.
전위 조정 전극 (19) 의 재료로서, 임의의 도전성 재료가 이용될 수도 있다. 그러나, 픽셀 전극 (15) 과 동일한 재료를 이용함으로써, 전위 조정 전극 (19) 은 픽셀 전극 (15) 과 동시에 형성될 수도 있으며, 이에 의해 비용이 감소될 수도 있다.
픽셀 전극 (15) 에 관해서는, 픽셀 전극 (15) 을 포함하는 표준 픽셀부 (P1) 의 4 개의 변은 다른 픽셀부와 접촉하게 되고, 따라서, 전하는 표준 픽셀부 (P1) 외부의 유기 층 (13) 으로부터 픽셀 전극 (15) 으로 이동하지 않는다. 그러나, 전위 조정 전극 (19) 에 관해서는, 전위 조정 전극 (19) 을 포함하는 주변 픽셀부 (P2) 의 4 개의 변 중 하나 또는 2 개의 변이 다른 픽셀부와 접촉하지 않게 된다. 따라서, 도 2 에 도시된 바와 같이, 전하는 주변 픽셀부 (P2) 의 외부측의 유기 층 (13) 으로부터 전위 조정 전극 (19) 으로 이동한다.
다시 말해, 이 이미지 촬상 디바이스를 이용함으로써 일정한 광량에서 촬상 프로세스가 수행되는 경우, 전위 조정 전극 (19) 으로 이동하는 전하량은 픽셀 전극 (15) 으로 이동하는 전하량보다 크다. 따라서, 예를 들어, 일정한 광량에서 촬상 프로세스가 수행되는 경우, 표준 픽셀부 (P1) 로부터 획득되는 신호 레벨과 주변 픽셀부 (P2) 로부터 획득되는 신호 레벨 사이에 차이가 있다. 그러나, 이 이미지 촬상 디바이스는 주변 픽셀부 (P2) 로부터 신호를 판독하지 않도록 구성된다. 따라서, 신호 레벨의 차이는 어떠한 단점도 야기하지 않는다.
한편, 상술한 바와 같이, 많은 전하량이 전위 조정 전극 (19) 으로 이동하여, 전위 조정 전극 (19) 의 전위가 크게 상승 또는 하락해서, 전위 조정 전극 (19) 의 전위가 신호 판독부 (17) 의 출력 범위 (전압 VS 에서 전압 VPX 까지의 범위) 를 초과하는 경우, 전위의 변화는 픽셀 전극 (15) 의 전위에 영향을 미칠 수도 있다. 이러한 영향이 있는 경우, 표준 픽셀부 (P1) 로부터 획득되는 신호에 편차가 있다. 따라서, 이미지 품질이 열화될 수도 있다.
따라서, 이미지 촬상 디바이스에 따르면, 전위 조정 전극 (19) 을 배치하여 전위를 조정함으로써, 이미지 품질이 보다 향상된다.
전위 조정부 (18) 는 각 전위 조정 전극 (19) 에 따라 배치되고, 대응하는 전위 조정 전극 (19) 의 전위가 출력 범위를 초과하지 않도록 전위를 조정한다. 전위 조정부 (18) 로서, 전위 조정 전극 (19) 의 전위의 과도한 상승 또는 하락을 방지할 수도 있는 임의의 수단이 이용될 수도 있다. 신호 판독부 (17) 가 픽셀 전극 (15) 의 정공을 수집하고 nMOS 트랜지스터로 구성되는 경우에, 전위 조정 전극 (19) 의 전위가 임계값을 초과하지 않도록 전위 조정부 (18) 에 의해 전위가 조정될 수도 있다. 한편, 신호 판독부 (17) 가 픽셀 전극 (15) 의 전자를 수집하고 pMOS 트랜지스터로 구성되는 경우에, 전위 조정 전극 (19) 의 전위가 임계값보다 낮지 않도록 전위 조정부 (18) 에 의해 전위가 조정될 수도 있다. 전위 조정부 (18) 의 구체예는 후술할 것이다.
다음으로, 이미지 촬상 동작이 수행되는 때에 상술한 바와 같이 구성된 이미지 촬상 디바이스의 동작을 설명할 것이다.
이미지 촬상 디바이스에 의해 노광이 시작하고 유기 층 (13) 에 광이 입사하는 경우, 입사광에 대응하는 전하는 유기 층 (13) 에 발생한다. 노광 주기 동안에, 대향 전극 (14) 에 전압 VPX 가 인가된다. 따라서, 대향 전극 (14) 과 픽셀 전극 (15) 사이에 인가된 전계에 따라, 표준 픽셀부 (P1) 에 포함되는 유기 층 (13) 내부에서 발생되는 전하 (전자 또는 정공) 는 표준 픽셀부 (P1) 에 포함되는 픽셀 전극 (15) 으로 이동하여 여기서 수집된다. 이후, 표준 픽셀부 (P1) 의 픽셀 전극 (15) 에서 수집된 전하에 대응하는 신호는 신호 판독부 (17) 에 의해 외부로 판독된다. 복수의 표준 픽셀부 (P1) 로부터 획득되는 복수의 신호를 프로세싱함으로써, 픽셀을 갖는 이미지 데이터 (표준 픽셀부 (P1) 의 수와 동일한 수) 가 발생될 수도 있다.
한편, 주변 픽셀부 (P2) 에서는, 대향 전극 (14) 과 전위 조정 전극 (19) 사이에 인가된 전계에 따라, 주변 픽셀부 (P2) 에 포함된 유기 층 (13) 내부의 광전 변환 층에서 발생된 전하 (전자 또는 정공) 는 전위 조정 전극 (19) 으로 이동하여 여기서 수집된다. 상술한 바와 같이, 주변 픽셀부 (P2) 의 외부측에 놓인 유기 층 (13) 에서 발생된 전하도 전위 조정 전극 (19) 으로 이동한다. 따라서, 전위 조정 전극 (19) 의 전위는 픽셀 전극 (15) 의 전위보다 높거나 또는 낮다. 그러나, 전위 조정 전극 (19) 의 전위는 전위 조정부 (18) 에 의해 소정의 범위 내로 유지된다. 따라서, 픽셀 전극 (15) 의 전위는 안정적이게 되고, 이미지 품질에 대한 영향이 억제된다.
상술한 바와 같이, 이 이미지 촬상 디바이스에 따르면, 각 픽셀 전극 (15)(이로부터 신호가 판독됨) 주위에, 다른 픽셀 전극 (15) 과 전위 조정 전극 (19) 중 적어도 하나가 소정의 갭만큼 픽셀 전극 (15) 으로부터 이격되도록 배치된다. 따라서, 예를 들어, 일정한 광량에서 촬상 프로세스가 수행되는 경우, 픽셀 전극 (15) 에서 수집된 전하량은 거의 동일하고, 이에 의해 모든 표준 픽셀부 (P1) 로부터 획득된 신호가 균일화될 수도 있다. 그 결과, 전위 조정 전극 (19) 이 포함되지 않는 일반 구성과 비교하여, 이미지 품질이 향상될 수도 있다.
또한, 모든 픽셀 전극 (15) 의 외부측에 배치된 전위 조정 전극 (19) 의 전위를 조정하는 전위 조정부 (18) 가 배치되므로, 일정한 광량에서 촬상 프로세스가 수행되는 경우의 노광 주기 동안의 전위 조정 전극 (19) 의 전위 (즉, 전위 조정 전극 (19) 에 축적되는 전하량) 가 제한될 수도 있다. 따라서, 예를 들어, 일정한 광량에서 촬상 프로세스가 수행되는 경우, 모든 표준 픽셀부 (P1) 로부터 획득되는 신호의 레벨이 균일화될 수도 있다. 따라서, 더 높은 이미지 품질이 실현될 수도 있다.
이하, 전위 조정부 (18) 의 구체예를 설명할 것이다.
(제 1 실시예)
도 4 는 도 1 에 도시된 이미지 촬상 디바이스의 전위 조정부 (18) 의 제 1 구성예를 나타낸 도면이다. 도 4 에서, 도 1 에 도시된 것과 동일한 각 구성 요소에 동일한 참조부호가 할당된다.
이 실시예에서, 전압 VS 를 공급하는데 이용되는 전원과 전위 조정 전극 (19) 을 서로 접속하기 위한 배선은 전위 조정부 (18) 로서 구성된다. 전위 조정 전극 (19) 에, 전위 조정부 (18) 로서의 배선이 접속되고, 이 배선은 도면에 도시되지 않은 패드에 접속된다. 또한, 이미지 촬상 디바이스의 외부에 위치한 전원은 패드에 접속가능하도록 구성된다. 이 배선은 절연층 (12) 내부에 형성되고, 이미지 촬상 디바이스에 이용되는 다른 배선과 동시에 형성될 수도 있다.
이러한 구성 하에서, 이미지 촬상 디바이스가 이용되는 경우, 전위 조정 전극 (19) 의 전위는 항상 전압 VS 에 고정된다. 따라서, 전위 조정 전극 (19) 에 전하가 수집되는 경우에도, 전위 조정 전극 (19) 의 전위가 신호 판독부 (17) 의 출력 범위를 초과하는 것을 방지한다. 따라서, 픽셀 전극 (15) 에 대한 영향이 억제될 수도 있다. 이러한 구성 하에서는, 전위 조정 전극 (19) 이 직접 전원에 접속되는 단순한 구성이 이용되므로, 전위 조정 전극 (19) 이 저비용으로 구현될 수도 있다.
(제 2 실시예)
도 5 는 도 1 에 도시된 이미지 촬상 디바이스의 전위 조정부 (18) 의 제 2 실시예를 나타낸 도면이다. 도 5 에서, 도 1 에 도시된 것과 동일한 각 구성 요소에 동일한 참조부호가 할당된다.
이 실시예에서, 다이오드-접속된 트랜지스터는 전위 조정부 (18) 로서 구성된다. 이 트랜지스터는 기판 (11) 상에 형성되고, 전위 조정 전극 (19) 에 전기적으로 접속된다. 이 트랜지스터는 게이트 단자와 드레인 단자가 함께 접속된 nMOS 트랜지스터이고, 전위 조정 전극 (19) 의 전위가 (전압 VS + 트랜지스터의 임계값 Vth) 이상까지 상승하는 것을 방지한다.
이러한 구성 하에서는, 전위 조정 전극 (19) 의 전위는 임계값 이상이 되지 않도록 조정된다. 따라서, 전위 조정 전극 (19) 에 많은 전하가 수집되는 경우에도, 전위 조정 전극 (19) 의 전위가 신호 판독부 (17) 의 출력 범위를 초과하는 것을 방지한다. 따라서, 픽셀 전극 (15) 에 대한 영향이 억제될 수도 있다. 신호 판독부 (17) 로서의 픽셀 전극 (15) 에 전하가 수집되고 pMOS 트랜지스터가 이용되는 경우에, 픽셀 전극 (15) 에 접속된 다이오드-접속된 pMOS 트랜지스터는 전위 조정부 (18) 로서 이용될 수도 있다.
(제 3 실시예)
도 6 은 도 1 에 도시된 이미지 촬상 디바이스의 전위 조정부 (18) 의 제 3 실시예를 나타낸 도면이다. 도 6 에서, 도 1 에 도시된 것과 동일한 각 구성 요소에 동일한 참조부호가 할당된다.
이 실시예에서, 각 전위 조정 전극 (19) 에 전기적으로 접속된 다이오드는 전위 조정부 (18) 로서 구성된다. 예를 들어, 이 다이오드는 제너 다이오드이다. 이 제어 다이오드는 기판 (11) 상에 형성된다. 이 제너 다이오드는 전위 조정 전극 (19) 의 전위가 (전압 VS + 다이오드의 파괴 전압) 이상까지 상승하는 것을 방지한다.
이러한 구성 하에서는, 전위 조정 전극 (19) 의 전위는 임계값 이상이 되지 않도록 조정된다. 따라서, 전위 조정 전극 (19) 에 많은 전하가 수집되는 경우에도, 전위 조정 전극 (19) 의 전위가 신호 판독부 (17) 의 출력 범위를 초과하는 것을 방지한다. 따라서, 픽셀 전극 (15) 에 대한 영향이 억제될 수도 있다.
상술한 바와 같이, 전위 조정부 (18) 는 다양한 수단에 의해 구현될 수도 있다.
또한, 도 2 에 나타낸 실시예에서, 전위 조정 전극들 (19) 사이에 갭이 있다. 그러나, 이러한 갭이 제거된 구성이 이용될 수도 있다. 다시 말해, 전위 조정 전극 (19) 은 픽셀 전극 (15) 을 둘러싸도록 연속적으로 형성 (즉, 임의의 갭 없이 형성) 된 하나의 전극으로 구성될 수도 있다.
도 7 은 도 2 에 도시된 이미지 촬상 디바이스의 전위 조정 전극 (19) 의 변형예를 나타낸 도면이다. 도 7 에 도시된 이미지 촬상 디바이스에서, 전위 조정 전극 (19) 은 픽셀 전극 (15) 의 주변을 둘러싸도록 임의의 갭 없이 형성된다. 도 7 에 도시된 전위 조정 전극 (19) 의 내부 에지와 픽셀 전극 (15) 의 외부 에지 사이의 거리는 픽셀 전극 (15) 의 갭 A 와 동일하도록 구성된다.
도 7 에 나타낸 것과 같은 구성을 채용함으로써, 전위 조정부 (18) 의 수는 1 로 최소화되도록 구성될 수도 있다. 따라서, 전위 조정부 (18) 의 수는 감소될 수도 있다. 또한, 전위 조정 전극 (19) 의 하부측에 위치한 기판 (11) 에서, 넓은 공간이 발생된다. 따라서, 전위 조정부 (18) 는 이 공간을 이용하여 형성될 수도 있고, 이에 의해 설계의 자유도가 향상된다.
다음으로, 상술한 픽셀 전극 (15) 의 갭 A 의 원하는 값을 설명할 것이다.
도 1 에 도시된 이미지 촬상 디바이스에서, 도 8 및 도 9 에 나타내는 바와 같이, 인접하는 픽셀 전극들 (15) 사이의 갭은 a 인 것으로 가정되고, 픽셀 전극 (15) 의 폭 (도 9 에 도시된 바와 같이 정사각형 형상을 갖는 경우에, 주변 에지의 1 개의 변의 길이) 은 d 인 것으로 가정되고, 픽셀 전극 (15) 의 배열 피치는 p 인 것으로 가정되며, 유기 층 (13) 의 두께는 t 인 것으로 가정된다. 또한, 유기 층 (13) 에서의 픽셀 전극 (15) 상의 전계는 E 로 가정되고, 픽셀 전극들 (15) 사이의 갭에서의 전계는 E' 인 것으로 가정된다. 또한, 유기 층 (13) 의 전하의 이동도는 u 인 것으로 가정된다. 이후, 전계 E 및 E' 는 다음의 식에서와 같이 나타낼 수도 있다.
Figure 112010056561693-pat00001
Figure 112010056561693-pat00002
일반적으로, 유기 층 (13) 내부의 캐리어의 이동에 필요한 시간 τ 는 유기 층 (13) 내부의 캐리어의 이동도 u 를 이용함으로써 다음의 식으로 나타낸다. 여기서 l 은 이동 거리를 나타내고, E 는 전기장 강도를 나타낸다.
Figure 112010056561693-pat00003
따라서, 픽셀 전극 (15) 바로 위의 대향 전극 (14) 가까이에서 발생되는 캐리어가 픽셀 전극 (15) 에 도달하는데 필요한 시간 T1 은 다음의 식에 의해 결정된다.
Figure 112010056561693-pat00004
한편, 유기 층 (13) 의 최상위 표면에서 발생되는 전하가 픽셀 전극 (15) 에 도달하는데 필요한 시간 T2 는 다음의 식에 의해 결정된다.
Figure 112010056561693-pat00005
잔상의 발생을 방지하기 위해, T1 과 T2 중 임의의 것이 1 프레임 주기 T 보다 짧을 필요가 있다. "T2<T" 의 관계가 "T1<T2" 에 기초하여 만족하는 경우, 잔상은 발생하지 않는다.
T=33 msec, V2-V1=10V 인 경우에, 유기 층 (13) 의 이동도 u=1×10-6 ㎠/Vㆍsec, 및 t=200 nm 이고, 이론상, "a <10 ㎛" 의 관계가 만족하는 경우, 잔상이 발생하지 않는다.
그러나, 본 발명의 발명자의 연구에 따르면, 실제 디바이스에서, 상술한 이론과 동일한 결과는 획득되지 않고, 갭 a 가 더욱 감소되지 않는 한, 여전히 잔상이 발생한다. 이러한 결과를 야기하는 인자 중 하나는 상술한 식에 의해 나타낼 수 없는 유기 층 (13) 에서의 캐리어의 행동이라고 생각된다.
따라서, 본 발명의 발명자는 구성이 변화되는 경우에 잔상의 발생의 정도를 체크하기 위해 하기와 같은 실험을 수행하였다.
도 10 은 유기 층 (13) 을 형성하는 광전 변환 재료로 메로시아닌이 이용되는 경우의 잔상의 발생의 레이트를 나타내는 그래프이다. 도 11 은, 유기 층 (13) 을 형성하는 광전 변환 재료로 메로시아닌이 이용되고 픽셀 전극들 (15) 사이의 갭이 변화하는 경우의 프레임 1 후의 잔상의 발생의 레이트를 나타내는 그래프이다.
도 12 는 유기 층 (13) 을 형성하는 광전 변환 재료로 프탈로시아닌이 이용되는 경우의 잔상의 발생의 레이트를 나타내는 그래프이다. 도 13 은, 유기 층 (13) 을 형성하는 광전 변환 재료로 프탈로시아닌이 이용되고 픽셀 전극들 (15) 사이의 갭이 변화하는 경우의 프레임 1 후의 잔상의 발생의 레이트를 나타내는 그래프이다.
도 14 는 유기 층 (13) 을 구성하는 광전 변환 재료로 4H-피란이 이용되는 경우의 잔상의 발생의 레이트를 나타내는 그래프이다. 도 15 는, 유기 층 (13) 을 형성하는 광전 변환 재료로 4H-피란이 이용되고 픽셀 전극들 (15) 사이의 갭이 변화하는 경우의 프레임 1 후의 잔상의 발생의 레이트를 나타내는 그래프이다.
도 10, 도 12, 및 도 14 에 도시된 그래프에서, 수직축은 프레임 수에 대한 잔상의 발생의 레이트 (Sig.%) 를 나타내고, 수평축은 프레임 수를 나타낸다. 여기서, 프레임 0 과 동기화될 때 광원은 턴오프된다. 또한, 도 11, 도 13, 및 도 15 에 도시된 그래프에서, 수직축은 프레임 1 후의 잔상의 발생의 레이트 (Sig.%) 를 나타내고, 수평축은 갭의 사이즈 (㎛) 를 나타낸다.
도 10 에 도시된 이미지 촬상 디바이스에서, 픽셀 전극들 사이의 갭을 5 ㎛, 4 ㎛, 3 ㎛, 및 2 ㎛ 로 변화시키면서 잔상의 발생의 정도를 서로 비교한다. 이 갭이 5 ㎛ 또는 4 ㎛ 로 설정되는 경우, 잔상의 발생은 프레임 1 내지 3 에서 인식된다. 한편, 갭이 3 ㎛ 또는 2 ㎛ 로 설정되는 경우에 프레임 수에 관계없이 실제 이용에서 잔상이 어떠한 단점도 야기하지 않는 레벨로 잔상을 억제하는 것이 알려져 있을 수도 있다.
도 11 에 도시된 바와 같이, 갭이 3 ㎛ 이하로 설정되는 경우에 프레임 1 후의 잔상의 발생은 거의 0 으로 억제되는 것이 알려져 있을 수도 있다.
도 12 에 도시된 이미지 촬상 디바이스에서, 픽셀 전극들 사이의 갭을 6 ㎛, 4.5 ㎛, 3 ㎛, 및 1.5 ㎛ 로 변화시키면서 잔상의 발생의 정도를 서로 비교한다. 이 갭이 6 ㎛ 또는 4.5 ㎛ 로 설정되는 경우, 잔상의 발생은 프레임 1 내지 4 에서 인식된다. 한편, 갭이 3 ㎛ 또는 1.5 ㎛ 로 설정되는 경우에 프레임 수에 관계없이 실제 이용에서 잔상이 어떠한 단점도 야기하지 않는 레벨로 잔상을 억제하는 것이 알려져 있을 수도 있다.
도 13 에 도시된 바와 같이, 갭이 3 ㎛ 이하로 설정되는 경우에 프레임 1 후의 잔상의 발생은 거의 0 으로 억제되는 것이 알려져 있을 수도 있다.
도 14 에 도시된 이미지 촬상 디바이스에서, 픽셀 전극들 사이의 갭을 5.5 ㎛, 4 ㎛, 3 ㎛, 및 2.5 ㎛ 로 변화시키면서 잔상의 발생의 정도를 서로 비교한다. 이 갭이 5.5 ㎛ 또는 4 ㎛ 로 설정되는 경우, 잔상의 발생은 프레임 1 내지 4 에서 인식된다. 한편, 갭이 3 ㎛ 또는 2.5 ㎛ 로 설정되는 경우에 프레임 수에 관계없이 실제 이용에서 잔상이 어떠한 단점도 야기하지 않는 레벨로 잔상을 억제하는 것이 알려져 있을 수도 있다.
도 15 에 도시된 바와 같이, 갭이 3 ㎛ 이하로 설정되는 경우에 프레임 1 후의 잔상의 발생은 거의 0 으로 억제되는 것이 알려져 있을 수도 있다.
상술한 바와 같이, 유기 층 (13) 에 유기 광전 변환 재료 (메로시아닌, 프탈로시아닌, 또는 4H-피란) 가 이용되는 구성에서는, 픽셀 전극들 사이의 갭이 3 ㎛ 이하로 설정되는 경우에 광전 변환 재료에 관계없이 실제 이용에서 잔상이 어떠한 단점도 야기하지 않는 레벨로 잔상을 억제하는 것이 알려져 있을 수도 있다. 한편, 갭이 4 ㎛ 이상으로 설정되는 경우에 잔상이 현저하게 나타나는 것이 알려져 있을 수도 있다.
다음으로, 픽셀 전극 (15) 의 면적 및 대향 전극 (14) 에 인가된 전압이 변하는 경우에 프레임에 대한 잔상이 측정된다. 이 측정에서, 광전 변환 재료로서 메로시아닌이 이용된다.
도 16 은 픽셀 전극 (15) 의 전극 면적이 변하는 경우에 프레임 수와 잔상의 발생의 레이트의 상관을 나타내는 그래프이다. 여기서, 전극 면적이 5 ㎛×5 ㎛, 10 ㎛×10 ㎛, 및 15 ㎛×15 ㎛ 인 구성에서 상관이 측정된다. 또한, 이 측정에서는, 픽셀 전극들 (15) 사이의 갭이 3 ㎛ 로 설정되고, 대향 전극 (14) 에 인가된 전압은 10 V 로 설정된다. 그 결과, 픽셀 전극들 (15) 사이의 갭이 3 ㎛ 인 경우, 전극 면적과 관계없이 각 프레임 수에 대한 잔상의 발생은 억제된다.
도 17 은 대향 전극 (14) 의 전압이 변화는 경우에 프레임 수와 잔상의 발생의 레이트의 상관을 나타내는 그래프이다. 여기서, 대향 전극 (14) 의 전압 (V2) 이 5 V, 7 V, 및 10 V 로 설정되는 구성에서 상관이 측정된다. 또한, 이 측정에서는, 픽셀 전극들 (15) 사이의 갭이 3 ㎛ 로 설정되고, 픽셀 전극 (15) 의 전극 면적은 10 ㎛×10 ㎛ 이다. 그 결과, 픽셀 전극들 (15) 사이의 갭이 3 ㎛ 인 경우, 대향 전극 (14) 의 전압과 관계없이 각 프레임 수에 대한 잔상의 발생은 억제된다.
이 측정의 검증을 통해, 도 1 또는 도 2 에 도시된 이미지 촬상 디바이스의 유기 층 (13) 을 형성하는데 유기 광전 변환 재료가 이용되는 경우에, 픽셀 전극 (15) 의 전극 면적 또는 대향 전극 (14) 의 전압에 의존하지 않고 잔상에 대한 픽셀 전극들 (15) 사이의 갭의 영향이 있다는 것이 알려져 있을 수도 있다. 다시 말해, 픽셀 전극들 (15) 사이의 갭이 3 ㎛ 이하인 것으로 구성함으로써, 픽셀 전극 (15) 의 전극 면적 또는 대향 전극 (14) 의 전압에 관계없이 잔상의 발생이 억제될 수도 있다.
이하, 본 발명의 예시적인 실시형태에 따른 적층형 이미지 촬상 디바이스의 바람직한 구성예를 설명할 것이다.
도 18 은 적층형의 고체 이미지 촬상 장치의 개략적인 단면도이다.
도 18 에 도시된 고체 이미지 촬상 장치 (100) 는 기판 (101), 절연층 (102), 접속 전극 (103), 픽셀 전극 (104), 접속부 (105), 접속부 (106), 유기 층 (107), 대향 전극 (108), 완충층 (109), 실링 층 (110), 컬러 필터 (111), 파티션 벽 (112), 차광층 (113), 보호층 (114), 대향 전극 전압 공급부 (115), 및 판독 회로 (116) 를 포함한다.
기판 (101) 은 유리 기판, 또는 실리콘 등으로부터 형성된 반도체 기판이다. 기판 (101) 상에, 절연층 (102) 이 형성된다. 또한, 절연층 (102) 의 표면 상에, 복수의 픽셀 전극 (104) 및 복수의 접속 전극 (103) 이 형성된다.
유기 층 (107) 은 광전 변환 층을 적어도 포함하도록 구성된다. 광전 변환 층은 수광한 광에 따라 전하를 발생시킨다. 유기 층 (107) 은 픽셀 전극 (104) 을 커버하기 위해 복수의 픽셀 전극 (104) 상에 배치된다. 유기 층 (107) 은 픽셀 전극 (104) 상에 일정한 막 두께를 가진다. 그러나, 픽셀부 이외의 (유효 픽셀 영역 이외의) 부분에서 유기 층 (107) 의 막 두께는 변할 수도 있다. 유기 층 (107) 을 더 상세히 후술할 것이다. 또한, 유기 층 (107) 은 유기 재료로만 형성되는 층으로 구성되는 것으로 제한되지 않지만, 무기 재료로부터 형성되는 층의 일부를 포함하도록 구성될 수도 있다.
대향 전극 (108) 은 픽셀 전극 (104) 에 대향하는 전극이며, 유기 층 (107) 을 커버하기 위해 유기 층 (107) 상에 배치된다. 유기 층 (107) 에 광이 입사하도록 하기 위해, 대향 전극 (108) 은 입사광에 대해 투명한 도전성 재료로 구성된다. 대향 전극 (108) 은, 접속 전극 (103) 에 전기적으로 접속되기 위해 유기 층 (107) 의 외부측에 배치된 접속 전극 (103) 의 상부측까지 형성된다.
접속부 (106) 는 절연층 (102) 에 매립되고, 접속 전극 (103) 과 대향 전극 전압 공급부 (115) 를 서로 전기적으로 접속하는데 이용되는 플러그 등이다. 대향 전극 전압 공급부 (115) 는 기판 (101) 에 형성되고, 접속부 (106) 및 접속 전극 (103) 을 통해 대향 전극 (108) 에 소정의 전압을 인가한다. 대향 전극 (108) 에 인가될 전압이 고체 이미지 촬상 장치 (100) 의 전원 전압보다 높은 경우에, 차지 펌프와 같은 부스트 회로를 이용하여 전원 전압을 상승함으로써 소정의 전압이 공급된다.
픽셀 전극 (104) 은, 픽셀 전극 (104) 과 픽셀 전극 (104) 에 대향하는 대향 전극 (108) 사이에 배치된 유기 층 (107) 에서 발생된 전하를 수집하는데 이용되는 전하 수집 전극이다. 판독 회로 (116) 는 복수의 픽셀 전극 (104) 각각에 따라 기판 (101) 상에 배치되고, 대응하는 픽셀 전극 (104) 에서 수집된 전하에 대응하는 신호를 판독한다. 판독 회로 (116) 는, 예를 들어, CCD, MOS 회로, TFT 회로 등으로 구성된다. 판독 회로 (116) 는, 절연층 (102) 내부에 배치된 차광층 (도면에 도시되지 않음) 에 의해 차광된다. 픽셀 전극 (104) 및 판독 회로 (116) 를 상세히 설명할 것이다.
완충층 (109) 은 대향 전극 (108) 을 커버하기 위해 대향 전극 (108) 상에 형성된다. 실링 층 (110) 은 완충층 (109) 을 커버하기 위해 완충층 (109) 상에 형성된다. 컬러 필터 (111) 는 픽셀 전극 (104) 에 대향하는 실링 층 (110) 상의 위치들에 형성된다. 파티션 벽 (112) 은 컬러 필터들 (111) 사이에 배치되고, 컬러 필터 (111) 의 광 투과 효율을 향상시키는데 이용된다. 차광층 (113) 은, 컬러 필터 (111) 와 파티션 벽 (112) 이 배치된 영역 이외의 실링 층 (110) 상의 영역에 형성되고, 유효 픽셀 영역 이외의 영역에 형성된 유기 층 (107) 에 광이 입사하는 것을 방지한다. 보호층 (114) 은 컬러 필터 (111), 파티션 벽 (112), 및 차광층 (113) 상에 형성되고, 고체 이미지 촬상 장치 전체를 보호한다. 완충층 (109), 실링 층 (110), 컬러 필터 (111), 파티션 벽 (112), 차광층 (113), 및 보호층 (114) 을 상세히 설명할 것이다.
또한, 도 18 에 나타낸 실시예에서, 픽셀 전극 (104) 및 접속 전극 (103) 은 절연층 (102) 의 표면부에 매립되도록 형성된다. 그러나, 픽셀 전극 (104) 및 접속 전극 (103) 은 절연층 (102) 상에 형성될 수도 있다. 또한, 접속 전극 (103), 접속부 (106), 및 대향 전극 전압 공급부 (115) 로 각각 구성된 복수의 세트가 배치된다. 그러나, 이의 하나의 세트만이 배치될 수도 있다. 도 18 에 나타낸 실시예와 유사하게, 대향 전극 (108) 의 양단부로부터 대향 전극 (108) 에 전압을 공급함으로써 대향 전극 (108) 의 전압 하락이 억제될 수도 있다. 이 세트의 수는 디바이스의 칩 면적을 고려하여 적절하게 증가 또는 감소될 수도 있다.
고체 이미지 촬상 장치 (100) 는 복수의 픽셀부를 포함한다. 복수의 픽셀부는, 광의 입사측으로부터 평면에서 기판 (101) 이 보이는 상태에서 2차원으로 배열된다. 픽셀부는 픽셀 전극 (104), 유기 층 (107), 픽셀 전극 (104) 에 대향하는 대향 전극 (108), 실링 층 (110), 컬러 필터 (111), 및 판독 회로 (116) 를 적어도 포함한다.
다음으로, 주변 회로의 구성예를 설명할 것이다. 상술한 판독 회로 (116) 는 일반적인 이미지 센서의 이용을 위해 CCD 또는 CMOS 회로를 채용하는 것이 바람직하다. 또한, 노이즈 및 속도의 관점에서는, CMOS 회로가 채용되는 것이 바람직하다. 이하에서 설명되는 주변 회로의 구성예는 판독 회로 (116) 로서 CMOS 회로가 이용되는 구성예이다.
도 19 는 도 1 에 도시된 고체 이미징 디바이스의 주변 회로를 포함하는 전체 구성의 예를 나타내는 도면이다. 도 19 에 도시된 바와 같이, 고체 이미지 촬상 장치 (100) 는 도 18 에 나타낸 구성에 더해, 수직 드라이버 (121), 타이밍 발생기 (122), 신호 프로세싱 회로 (123), 수평 드라이버 (124), LVDS (125), 직렬 변환 유닛 (126), 및 패드 (127) 를 포함한다.
도 19 에 도시된 픽셀 영역은 도 18 에 도시된 제 1 영역에 대응한다. 픽셀 영역 내의 각 블록은 판독 회로 (116) 를 나타낸다. 고체 이미지 촬상 장치의 주변 회로로서, 일반적인 CMOS 이미지 센서에서 이용되는 것과 거의 동일한 주변 회로가 채용될 수도 있다. 이 고체 이미지 촬상 장치는 대향 전극 전압 공급부 (115) 가 추가되는 점에서 일반적인 CMOS 이미지 센서의 주변 회로의 구성과 상이하다.
패드 (127) 는 외부로부터의/로의 입력/출력에 이용되는 인터페이스이다. 타이밍 발생기 (122) 는 또한 고체 이미지 촬상 장치를 구동하기 위한 타이밍을 공급함으로써 희박하게 된 판독 또는 부분 판독과 같은 판독을 제어한다. 신호 프로세싱 회로 (123) 는 판독 회로 (116) 의 각 열에 따라 배치된다. 신호 프로세싱 회로 (123) 는 대응하는 열로부터 출력된 신호에 대해 상관 이중 샘플링 (CDS) 을 수행하고, 프로세싱된 신호를 디지털 신호로 변환한다. 신호 프로세싱 회로 (123) 에 의해 프로세싱된 신호는 각 열에 대해 배치된 메모리에 저장된다. 수직 드라이버 (121) 는 판독 회로 (116) 로부터 신호를 판독하는 제어 등을 수행한다. 수평 드라이버 (124) 는, 신호 프로세싱 회로 (123) 의 메모리에 저장되는 1 행에 대응하는 신호로부터 순차적으로 판독하는 것, 및 판독된 신호를 LVDS (125) 에 출력하는 것을 제어한다. LVDS (125) 는 LVDS (low voltage differential signaling) 에 따라 디지털 신호를 송신한다. 직렬 변환 유닛 (126) 은 입력된 병렬 디지털 신호를 직렬 신호로 변환하고 이 직렬 신호를 출력한다.
직렬 변환 유닛 (126) 이 생략될 수도 있다. 또한, 신호 프로세싱 회로 (123) 에 의해 상관 이중 샘플링 프로세스만이 수행되고 LVDS (125) 대신에 AD 변환 회로가 배치되는 것으로 구성될 수도 있다. 또한, 신호 프로세싱 회로 (123) 에 의해 상관 이중 샘플링만이 수행되고 LVDS (125) 및 직렬 변환 유닛 (126) 이 생략되는 것으로 구성될 수도 있다. 이러한 경우에, 고체 이미지 촬상 장치가 형성되는 칩 외부에 AD 변환 회로가 배치되는 것이 바람직하다. 또한, 신호 프로세싱 회로 (123), LVDS (125), 및 직렬 변환 유닛 (126) 은 픽셀 영역에 인접하는 영역의 일측과 다른 측 각각에 배치될 수도 있다. 이러한 경우에, 판독 회로 (116) 의 열 중 절반 (예를 들어, 홀수 열) 이 픽셀 영역에 인접하는 영역의 일측에 배치된 신호 프로세싱 회로 (123) 에 의해 프로세싱되고, 나머지 절반 (예를 들어, 짝수 열) 이 픽셀 영역에 인접하는 영역의 다른 측에 배치된 신호 프로세싱 회로 (123) 에 의해 프로세싱되는 것으로 구성될 수도 있다.
다음으로, 유기 층 (107), 픽셀 전극 (104), 대향 전극 (108), 완충층 (109), 실링 층 (110), 컬러 필터 (111), 파티션 벽 (112), 차광층 (113), 보호층 (114), 및 판독 회로 (116) 는 상세히 설명될 것이다.
<유기 층>
도 20 은 유기 층의 구성의 예를 도시한 단면이다. 도 20 에 도시된 바와 같이, 유기 층은 광전 변환 층 (12') 및 전하 블로킹층 (15') 을 포함한다.
전하 블로킹층 (15') 은 암전류를 억제하는 기능을 가진다. 전하 블로킹층 (15') 은 제 1 블로킹층 (16') 및 제 2 블로킹층 (18') 으로 구성된다. 상술한 바와 같이 복수의 층으로 전하 블로킹층 (15') 을 구성함으로써, 제 1 블로킹층 (16') 과 제 2 블로킹층 (18') 사이에 경계가 형성된다. 따라서, 층에 중간 레벨의 불연속이 있다. 따라서, 전하 캐리어가 중간 레벨을 통해 이동하기 어려워져서, 암전류가 억제될 수도 있다. 또한, 후술할 다른 구성예에서와 같이, 전하 블로킹층 (15') 은 단일 층으로 구성될 수도 있다.
광전 변환 층 (12') 은 p형 유기 반도체 및 n형 유기 반도체를 포함한다. p형 유기 반도체와 n형 유기 반도체를 본딩하여 도너-억셉터 경계를 형성함으로써, 여기 해리 효율이 증가될 수도 있다. 따라서, p형 유기 반도체와 n형 유기 반도체를 본딩하여 획득된 구성을 갖는 광전 변환 층 (12') 은 높은 광전 변환 효율을 발현한다. 특히, p형 유기 반도체와 n형 유기 반도체를 혼합함으로써 획득된 광전 변환 층 (12') 에서는, 본딩 경계가 증가하고, 광전 변환 효율이 향상되는데, 이는 유리하다.
p형 유기 반도체 (화합물) 는 도너형 유기 반도체이고, 주로 정공 수송 유기 반도체로 대표된다. p형 유기 반도체는 손쉽게 전자를 공여하는 특성을 갖는 유기 화합물을 나타낸다. 자세히 설명하면, 2 개의 유기 화합물이 접촉하는 경우, p형 유기 반도체는 낮은 이온화 전위를 갖는 2 개의 유기 화합물 중 하나를 나타낸다. 따라서, 임의의 도너형 유기 화합물은 전자 공여성을 가지면 이용될 수도 있다. 예를 들어, 도너형 유기 화합물로서, 트리아릴아민 화합물, 벤지딘 화합물, 피라졸린 화합물, 스티릴아민 화합물, 히드라존 화합물, 트리페닐메탄 화합물, 카르바졸 화합물, 폴리실란 화합물, 티오펜 화합물, 프탈로시아닌 화합물, 시아닌 화합물, 메로시아닌 화합물, 옥소놀 화합물, 폴리아민 화합물, 인돌 화합물, 피롤 화합물, 피라졸 화합물, 폴리아릴렌 화합물, 축합 방향족 탄소환 화합물 (예를 들어, 나프탈렌 유도체, 안트라센 유도체, 페난트렌 유도체, 테트라센 유도체, 피렌 유도체, 페릴렌 유도체, 또는 플루오란텐 유도체), 및 질소-함유 헤테로 환화합물을 리간드로서 함유한 금속 착물 등이 이용될 수도 있다. 또한, p형 유기 반도체는 이에 제한되지 않는다. 따라서, 상술한 바와 같이, n형 (억셉터형) 화합물로서 이용된 유기 화합물보다 낮은 이온화 포텐셜을 갖는 유기 화합물이 도너형 유기 반도체로서 이용될 수도 있다.
n형 유기 반도체 (화합물) 는 억셉터형 유기 반도체이고, 주로 전자 수송 유기 화합물로 대표된다. n형 유기 반도체는 손쉽게 전자를 수용하는 특성을 갖는 유기 화합물을 나타낸다. 자세히 설명하면, 2 개의 유기 화합물이 접촉하는 경우, n형 유기 반도체는 높은 전자 친화력을 갖는 2 개의 유기 화합물 중 하나를 나타낸다. 따라서, 임의의 억셉터형 유기 화합물은 전자 수용성을 가지면 이용될 수도 있다. 예를 들어, 억셉터형 유기 화합물로서, 축합 방향족 탄소환 화합물 (예를 들어, 나프탈렌 유도체, 안트라센 유도체, 페난트렌 유도체, 테트라센 유도체, 피렌 유도체, 페릴렌 유도체, 또는 플루오란텐 유도체); 질소 원자, 산호 원자, 또는 황 원자를 함유하는 5-7 원의 헤테로 환화합물 (예를 들어, 피리딘, 피라진, 피리미딘, 피리다진, 트리아진, 퀴놀린, 퀴녹살린, 퀴나졸린, 프탈라진, 시놀린, 이소퀴놀린, 프테리딘, 아크리딘, 페나진, 페난트롤린, 테트라졸, 피라졸, 이미다졸, 티아졸, 옥사졸, 인다졸, 벤지미다졸, 벤조트리아졸, 벤조옥사졸, 벤조티아졸, 카바졸, 퓨린, 트리아졸로피리다진, 트리아졸로피리미딘, 테트라자인덴, 옥사디아졸, 이미다조피리딘, 피라리딘, 피롤로피리딘, 티아디아졸로피리딘, 디벤자제핀, 또는 트리벤자제핀); 폴리아릴렌 화합물; 플루오렌 화합물; 시클로펜타디엔 화합물; 실릴 화합물; 질소-함유 헤테로 환화합물을 리간드로서 함유한 금속 착물 등이 이용될 수도 있다. 억셉터형 유기 반도체는 이에 제한되지 않는다. 따라서, 상술한 바와 같이, p형 (도너형) 화합물로서 이용된 유기 화합물보다 높은 전자 친화력을 갖는 임의의 유기 화합물은 억셉터형 유기 반도체로서 이용될 수도 있다.
또한, p형 유기 반도체 또는 n형 유기 반도체로서 임의의 유기 색소가 이용될 수도 있다. 바람직하게는, 유기 색소는 시아닌 색소; 스티릴 색소; 헤미시아닌 색소; 메로시아닌 색소 (제로-메틴 메로시아닌 (단순히 메로시아닌) 을 포함); 3핵 메로시아닌 색소; 4핵 메로시아닌 색소; 로다시아닌 색소; 컴플렉스 시아닌 색소; 컴플렉스 메로시아닌 색소; 알로폴라 색소; 옥소놀 색소; 헤미옥소놀 색소; 스쿼리움 색소; 크로코늄 색소; 아자메틴 색소; 쿠마린 색소; 알릴리덴 색소; 안트라퀴논 색소; 트리페닐메탄 색소; 아조 색소; 아조메틴 색소; 스피로 화합물; 메탈로센 색소; 플루오레논 색소; 풀기드 색소; 페릴렌 색소; 페리논 색소; 페나진 색소; 페노티아진 색소; 퀴논 색소; 디페닐메탄 색소; 폴리엔 색소; 아크리딘 색소; 아크리디논 색소; 디페닐아민 색소; 퀴나크리돈 색소; 퀴노프탈론 색소; 페녹사진 색소; 프탈오페릴렌 색소; 디케톤 피롤로 피롤 색소; 포르피린 색소; 프로필렌 색소, 디옥산 색소, 클로로필 색소; 프탈옥시아닌 색소; 금속 착물 색소; 및 축합 방향족 탄소환계 색소 (예를 들어, 나프탈렌 유도체, 안트라센 유도체, 페난트렌 유도체, 테트라센 유도체, 피렌 유도체, 페릴렌 유도체, 및 플루오란텐 유도체) 를 포함한다.
n형 유기 반도체로서, 우수한 전자 수송 특성을 갖는 풀러렌 또는 풀러렌 유도체가 이용될 수도 있는 것이 바람직하다. 풀러렌은 풀러렌 C60, C70, C76, C78, C80, C82, C84, C90, C96, C240, 및 C540, 혼합 풀러렌, 및 풀러렌 나노튜브를 나타낸다. 또한, 풀러렌 유도체는 이에 치환기를 부가함으로써 획득된 화합물을 나타낸다.
풀러렌 유도체의 치환기는 알킬기, 아릴기, 또는 복소환기인 것이 바람직하다. 알킬기는 탄소수가 1 내지 12 인 알킬기인 것이 더 바람직하다. 아릴기 및 복소환기는 벤젠 고리, 나프탈렌 환, 안트라센 호나, 페난트렌 환, 플루오렌 환, 트리페닐렌 환, 나프타센 환, 비페닐 환, 피롤 환, 퓨란 환, 티오펜 환, 이미다졸 환, 옥사졸 환, 티아졸 환, 피리딘 환, 피라진 환, 피리미딘 환, 피리다진 환, 인돌리진 환, 인돌 환, 벤조퓨란 환, 벤조티오펜 환, 이소벤조퓨란 환, 벤지미다졸 환, 이미다조피리딘 환, 퀴놀리진 환, 퀴놀린 환, 프탈라진 환, 나프티리딘 환, 퀴녹살린 환, 퀴녹사졸린 환, 이소퀴놀린 환, 카바졸 환, 페난트리딘 환, 아크리딘 환, 페난트롤린 환, 티안트렌 환, 크로멘 환, 잔텐 환, 페녹사진 환, 페노티아진 환 및 페나진 환인 것이 바람직하다. 더 바람직하게는, 벤젠 고리, 나프탈렌 환, 안트라센 환, 페난트렌 환, 피리딘 환, 이미다졸 환, 옥사졸 환, 또는 티아졸 환이 이용된다. 또한, 보다 더 바람직하게는, 벤젠 고리, 나프탈렌 환, 또는 피리딘 환이 이용된다. 이들 재료는 추가 치환기를 가질 수도 있고, 이 치환기는 가능한 한 결합되어 환을 형성할 수도 있다. 또한, 이들 재료는 복수의 치환기를 가질 수도 있고, 이 복수의 치환기는 서로 동일하거나 상이할 수도 있다. 게다가, 복수의 치환기는 가능한 한 결합되어 환을 형성할 수도 있다.
광전 변환 층 (12') 이 풀러렌 또는 풀러렌 유도체를 함유하므로, 광전 변환 프로세스에서 발생된 전자는 풀러렌 분자 또는 풀러렌 유도체 분자를 통해 고속으로 픽셀 전극 (104) 또는 대향 전극 (108) 으로 수송될 수도 있다. 풀러렌 분자 또는 풀러렌 유도체 분자가 전자 경로를 형성하기 위해 연쇄 (concatenate) 상태에 있는 경우, 전자 수송성이 향상된다. 따라서, 광전 변환 디바이스의 고속 응답이 실현될 수도 있다. 따라서, 광전 변환 층 (12') 에 함유된 풀러렌 또는 풀러렌 유도체가 40% 이상인 것이 바람직하다. 풀러렌 또는 풀러렌 유도체가 너무 많이 함유되는 경우, p형 유기 반도체가 감소되고, 따라서 본딩 경계가 감소된다. 따라서, 여기의 해리 효율이 감소된다.
광전 변환 층 (12') 에서의 풀러렌 또는 풀러렌 유도체와 함께 혼합된 p형 유기 반도체로서 일본특허 제 4213832호 등에 설명된 트리아릴아민 화합물이 이용되고, 광전 변환 디바이스의 높은 SN비가 실현될 수도 있는 것이 보다 더 바람직하다. 광전 변환 층 (12') 에서의 풀러렌 또는 풀러렌 유도체의 비율이 너무 큰 경우, 트리아릴아민 화합물이 감소된다. 따라서, 입사광의 흡수량이 감소한다. 따라서, 광전 변환 효율이 감소한다. 따라서, 광전 변환 층 (12') 에 함유된 풀러렌 또는 풀러렌 유도체가 85% 이하인 것이 바람직하다.
제 1 블로킹층 (16') 및 제 2 블로킹층 (18) 의 재료로서, 전자-공여성 유기 재료가 이용될 수도 있다. 상세히 설명하면, 저분자 재료로서, N,N'-비스(3-메틸페닐)-(1,1'-비페닐)-4,4'디아민 (TPD) 또는 4,4'-비스[N-(나프틸)-N-페닐아민]비페닐(
Figure 112010056561693-pat00006
-NPD) 와 같은 방향족 디아민 화합물, 옥사졸, 옥사디아졸, 트리아졸, 이미다졸, 이미다졸론, 스틸벤 유도체, 피라졸론 유도체, 테트라히드로이미다졸, 폴리아릴알칸, 부타디엔, 4,4',4''-트리스(N-(3-메틸페닐)N-페닐아미노)트리페닐아민 (m-MTDATA) 와 같은 포르핀 화합물, 포르핀, 구리 테트라페닐포르핀, 프탈옥시아닌, 구리 프탈옥시아닌 및 티타늄 프탈옥시아닌 옥사이드, 트리아졸 유도체, 옥사디아졸 유도체, 이미다졸 유도체, 폴리아릴알칸 유도체, 피라졸린 유도체, 피라졸론 유도체, 페닐렌디아민 유도체, 아닐아민 유도체, 아미노-치환 칼콘 유도체, 옥사졸 유도체, 스티릴-안트라센 유도체, 플루오레논 유도체, 히드라존 유도체, 실라잔 유도체와 같은 포르피린 화합물 등이 이용될 수도 있다. 폴리머 재료로서, 페닐렌비닐렌, 플루오렌, 카바졸, 인돌, 피렌, 피롤, 피콜린, 티오펜, 아세틸렌 및 디아세틸렌과 같은 폴리머, 또는 그 유도체가 이용될 수도 있다. 전자-공여성 화합물이 아니더라도, 충분한 정공 수송성을 갖는 임의의 화합물이 이용될 수도 있다.
전하 블로킹층 (15') 으로서, 무기 재료가 이용될 수도 있다. 일반적으로, 무기 재료는 유기 재료보다 높은 유전율을 가진다. 따라서, 전하 블로킹층 (15') 에 무기 재료가 이용되는 경우, 광전 변환 층 (12') 에 높은 전압이 인가되고, 따라서, 광전 변환 효율이 증가할 수도 있다. 전하 블로킹층 (15') 을 형성하는 재료로서, 산화 칼슘, 산화 크롬, 산화 크롬 철, 산화 망간, 산화 코발트, 산화 니켈, 산화 구리, 산화 갈륨 철, 산화 스트론튬 철, 산화 니오브, 산화 몰리브덴, 산화 인듐 철, 산화 인듐 은, 산화 이리듐 등이 있다.
복수의 층으로 구성된 전하 블로킹층 (15') 에서, 복수의 층의 광전 변환 층 (12') 에 인접한 층은 광전 변환 층 (12') 에 포함된 p형 유기 반도체와 동일한 재료로부터 형성되는 층인 것이 바람직하다. 이러한 경우에, 전하 블로킹층 (15') 에도 동일한 p형 유기 반도체를 이용함으로써, 광전 변환 층 (12') 에 인접한 층의 경계에 중간 레벨의 발생이 억제된다. 따라서, 암전류가 더욱 억제될 수도 있다.
전하 블로킹층 (15') 이 단일층으로 구성되는 경우에, 이 층은 무기 층으로부터 형성되는 층일 수도 있다. 한편, 전하 블로킹층 (15') 이 복수의 층으로 구성되는 경우에, 1, 2, 또는 그 이상의 층은 무기 재료로부터 형성되는 층일 수도 있다.
도 21 은 도 20 에 도시된 광전 변환 디바이스의 에너지 밴드를 도시한 도면이다. 도 21 에서, 좌측에서 순차적으로, 픽셀 전극 (104), 광전 변환 층 (12'), 제 1 블로킹층 (16'), 제 2 블로킹층 (18'), 및 대향 전극 (108) 의 에너지 준위가 나타난다. 또한, 도면에 도시되지 않은 화소 전극 (104), 제 2 블로킹층 (18'), 제 1 블로킹층 (16'), 광전 변환 층 (12'), 및 대향 전극 (108) 의 반대 순서로 적층된 구성에도, 이 구성과 유사하게, 이하의 설명이 적용될 수도 있다.
여기서, 광전 변환 층 (12') 에 포함되는 n형 유기 반도체의 전자 친화력 Ea 와 광전 변환 층 (12') 에 인접하는 제 1 블로킹층 (16') 의 이온화 포텐셜 Ip 사이의 차이는 Δ1 인 것으로 가정된다. 또한, 제 2 블로킹층 (18') 의 전자 친화력 Ea 와 제 2 블로킹층 (18) 에 인접하는 대향 전극 (108) 의 일 함수 사이의 차이는 Δ2 인 것으로 가정된다. 한편, 도면에 도시되지 않은 상술한 바와 반대로 적층된 구성에서, 제 2 블로킹층 (18') 의 전자 친화력과 제 2 블로킹층 (18') 에 인접하는 픽셀 전극 (104) 의 일 함수 사이의 차이는 Δ2 인 것으로 가정된다.
도 20 및 도 21 에 도시된 광전 변환 디바이스는 다음의 조건 (a) 을 만족하도록 구성됨으로써 암전류의 증가를 억제할 수도 있다. 또한, 조건 (a) 에 더해 조건 (b) 및 (c) 를 만족하도록 광전 변환 디바이스로 구성함으로써, 암전류의 증가가 더욱 억제될 수도 있다.
(a) 광전 변환 층 (12') 에 인접하는 제 1 블로킹층 (16') 의 이온화 포텐셜 Ip 와 n형 유기 반도체의 전자 친화력 Ea 사이의 차이 Δ1 은 1eV 이상이고;
(b) 제 1 블로킹층 (16') 및 제 2 블로킹층 (18') 을 포함하는 전하 블로킹층 (15') 의 총 두께는 20 nm 이상이며;
(c) 광전 변환 층 (12') 에 인접하는 제 1 블로킹층 (16') 의 막 두께는 10 nm 이상이다.
도 22 는 유기 층 이외의 구성예를 나타낸 단면도이다. 도 23 은 도 22 에 도시된 광전 변환 디바이스의 에너지 밴드를 나타낸 도면이다. 도 22 에 도시된 광전 변환 디바이스에서, 전하 블로킹층은 단일 층으로 구성된다. 또한, 도면에 도시되지 않은 픽셀 전극 (104), 전하 블로킹층 (15'), 광전 변환 층 (12'), 및 대향 전극 (108) 의 반대 순서로 적층된 구성에도, 이 구성과 유사하게, 이하의 설명이 적용될 수도 있다.
전하 블로킹층 (15') 이 단일 층으로 구성되는 경우에, 광전 변환 층 (12') 에 포함되는 n형 유기 반도체의 전자 친화력 Ea 와 전하 블로킹층 (15') 의 이온화 포텐셜 Ip 사이의 차이는 Δ1 인 것으로 가정된다. 또한, 전하 블로킹층 (15') 의 전자 친화력 Ea 와 대향 전극 (108) 의 일 함수 사이의 차이는 Δ2 인 것으로 가정된다. 한편, 도면에 도시되지 않은 상술한 바와 반대로 적층되는 구성에서는, 전하 블로킹층 (15') 의 전자 친화력과 픽셀 전극 (104) 의 일 함수 사이의 차이는 Δ2 인 것으로 가정된다.
도 22 및 도 23 에 도시된 광전 변환 디바이스는 다음의 조건 (a) 을 만족하도록 구성됨으로써 암전류의 증가를 억제할 수도 있다. 또한, 조건 (a) 에 더해 조건 (b) 를 만족하도록 광전 변환 디바이스르 구성함으로써, 암전류의 증가가 더욱 억제될 수도 있다.
(a) 전하 블로킹층 (15') 의 이온화 포텐셜 Ip 와 n형 유기 반도체의 전자 친화력 Ea 사이의 차이 Δ1 은 1eV 이상이고,
(b) 단일 층으로 구성된 전하 블로킹층 (15') 의 막 두께는 20 nm 이상이다.
다시 말해, 도 20 및 도 22 에 도시된 유기 층의 구성에 따르면, 암전류의 증가는 단일 층 또는 복수의 층으로 전하 블로킹층 (15') 을 구성하고 다음의 조건을 만족함으로써 억제될 수도 있다.
(a) 전하 블로킹층 (15')(전하 블로킹층 (15') 이 복수의 층으로 구성되는 경우에, 광전 변환 층 (12') 에 인접하는 층) 의 이온화 포텐셜 Ip 와 n형 유기 반도체의 전자 친화력 Ea 사이의 차이 (Δ1 ) 는 1eV 이상이고,
(b) 전하 블로킹층 (15') 의 총 막 두께는 20 nm 이상이며,
(c) 전하 블로킹층 (15') 이 복수의 층으로 구성되는 경우에, 복수의 층 중에서, 광전 변환 층 (12') 에 인접하는 층의 두께는 10 nm 이상이다.
도 20 및 도 22 에 도시된 광전 변환 디바이스에서는, 대향 전극 (108) 또는 픽셀 전극 (104) 으로부터 광전 변환 층 (12') 으로 전자를 주입함으로써 암전류의 증가를 방지하기 위해, Δ2 는 1.3 eV 이상인 것이 바람직하다.
상술한 구성을 갖는 광전 변환 디바이스의 유기 층 (107) 에 전압이 인가되는 경우, 광전 변환 효율이 향상되는 것이 유리하다. 인가된 전압은 유기 층 (107) 에 인가되는 전기장 강도에 기초하여 결정된다. 유기 층 (107) 에 인가될 전계는 1×103 Vㆍm-1 이상인 것이 바람직하다. 또한, 유기 층 (107) 에 인가될 전계는 1×105 Vㆍm-1 이상인 것이 더 바람직하고, 1×107 Vㆍm-1 이상인 것이 보다 더 바람직하다. 게다가, 전계가 높은 전계가 되므로, 광전 변환 디바이스의 암전류가 증가하고, 필요한 인가 전압이 증가한다. 따라서, 대향 전극 전압 공급부 (115) 를 포함하는 회로의 제조 및 설계는 복잡하게 된다. 따라서, 광전 변환 디바이스의 SN 비의 향상과 고체 이미지 촬상 장치의 제조 비용 감소를 달성하기 위해 인가 전압이 적절하게 결정될 필요가 있다.
<픽셀 전극>
픽셀 전극 (104) 은 픽셀 전극 상에 위치한 광전 변환 층을 포함한 유기 층 (107) 에서 발생된 전자 또는 정공의 전하를 수집한다. 대응하는 픽셀의 판독 회로 (116) 에 의해 각 픽셀 전극에 수집된 전하로부터 신호가 발생하고, 복수의 픽셀로부터 획득된 신호에 기초하여 이미지가 합성된다.
픽셀 전극의 막 두께에 대응하는 레벨 차이가 픽셀 전극 (104) 의 단부에서 가파르면, 픽셀 전극의 표면에 현저한 요철이 있거나, 픽셀 전극에 먼지 (파티클) 가 부착되거나, 픽셀 전극 상에 위치한 유기 층 (107) 이 원하는 막 두께보다 얇아지거나 여기에 크랙이 발생한다. 이러한 상태에서 대향 전극 (108) 이 유기 층 상에 형성되는 경우, 암전류의 증가 또는 단락의 발생과 같은 픽셀 결함은 그 결함부에서의 픽셀 전극과 대향 전극 사이의 접촉 또는 전계의 집중으로 인해 발생한다. 게다가, 본 발명의 발명자의 검토에 의해, 이러한 결함은 픽셀 전극과 유기 층 사이의 접촉 및 광전 변환 디바이스의 내열성을 열화시킴으로써, 고체 이미지 촬상 장치의 신뢰성을 악화시킨다는 것이 발견된다.
이러한 결함을 방지함으로써 고체 이미지 촬상 장치의 신뢰성을 향상시키기 위해, 픽셀 전극의 표면 거침도 Ra 는 0.5 nm 인 것이 바람직하다. 픽셀 전극의 표면 거침도 Ra 가 감소함에 따라, 표면의 요청이 감소하고, 이에 의해 표면 평탄성이 향상된다. 또한, 픽셀 전극 상에 위치한 파티클을 제거하기 위해, 유기 층 (107) 이 형성되기 전에 반도체 제조 프로세스에서 이용되는 일반 기술을 이용함으로써 기판이 세정되는 것이 바람직하다.
다음으로, 이러한 결함을 방지하는 픽셀 전극의 단부의 구성을 설명할 것이다. 도 24 는 픽셀 전극의 단면을 나타내는 개략도이다. 픽셀 전극 (104) 은 절연층 (102) 을 통해 기판 (101) 상에 배치된다. 이러한 구성에서는, 전하 블로킹층 (15') 은 픽셀 전극 (104) 을 커버하기 위해 절연층 (102) 상에 적층된다.
픽셀 전극 (104) 의 단부에 경사면 (104') 이 배치되는 것이 바람직하다. 경사면 (104a) 이 기판 (101) 의 (절연층 (102) 을 포함하는) 표면에 대해 각도 A 만큼 기울어져 있는 경우에 A 가 50°이하인 것이 더 바람직하다. 픽셀 전극에 경사면을 배치함으로써, 유기 층의 결함은 감소하고, 픽셀 전극과 유기 층 사이의 접착성이 향상된다.
<픽셀 전극의 완전한 평탄화>
픽셀 전극의 단부의 레벨 차이를 완전히 제거하기 위해, 픽셀 전극의 표면과 픽셀 전극들 사이의 절연층의 표면은 동일 표면으로 구성된다. 다시 말해, 픽셀 전극은 완전하게 평탄화되도록 구성되는 것이 바람직하다. 이하, 픽셀 전극을 완전히 평탄화하는 구성 및 그 제조 방법을 설명할 것이다.
신뢰성 및 제조 비용의 관점에서, 픽셀 전극을 완전히 평탄화하는 구성은, 표준 CMOS 이미지 센서 프로세스와 같은 일반적인 반도체 제조 프로세스에서 이용되는 다층 배선 기술을 이용하여 형성되는 것이 바람직하다. 완전히 평탄화된 구성을 갖는 픽셀 전극을 제조하는 방법으로서, 홈 분리 (트렌치 격리) 방법 및 다마신 방법을 포함하는 2 개의 방법이 있다. 이들 제조 방법은 유기 광전 변환 재료 및 제조 비용에 따라 결정되는 픽셀 전극의 재료를 고려하여 적절하게 선택된다.
<홈 분리 방법>
도 25 내지 도 28 을 참조하여 홈 분리 방법을 이용함으로써 픽셀 전극을 형성하는 절차를 설명할 것이다. 도 25 에 도시된 바와 같이, 픽셀 전극 (104) 이 되는 금속층은, 일반적인 반도체 제조 프로세스를 수행함으로써 층간 절연막을 통해 판독 회로의 다층 배선 상에 형성된다. 픽셀 전극, 대향 전극 접속 패드, 본딩 패드 등이 형성된 영역의 금속층 바로 아래에, 보다 낮은 층에 형성된 다층 배선 및 금속층을 서로 접속하는 비아 플러그 (접속부)(105) 가 미리 형성된다. 금속층은 신뢰성 및 제조 비용의 관점에서 판독 회로의 다층 배선과 동일한 구성을 갖게 형성되는 것이 바람직하다. 금속층은, 예를 들어, 알루미늄 (Al) 배선을 이용한 다층 배선 프로세스에 대해 배리어 금속층 (104a)(TiN), 배선층 (104b)(Al), 및 배리어 금속층 (104c)(TiN) 의 3층 구성을 갖게 형성되는 것이 바람직하다.
픽셀 전극 (104) 을 형성하는 절차로서, 먼저 도 26 에 도시된 바와 같이, 다층 배선이 미리 형성된 절연층 (102) 상에, 배리어 금속층 (104c), 배선층 (104b), 및 배리어 금속층 (104a) 이 이 순서로 적층된다.
이후, 도 27 에 나타내는 바와 같이, 일반적인 다층 배선 기술로서 일반적으로 이용되는 포토리소그래피 프로세스 및 드라이 에칭 프로세스를 통해, 픽셀 전극 (104), 대향 전극 접속 패드, 본딩 패드 등이 형성된 영역 이외의 영역에 위치한 금속 층이 제거되고, 금속층의 두께에 대응하는 홈 (트렌치) 이 픽셀 전극 (104) 주위에 형성된다.
이어서, 도 28 에 도시된 바와 같이, 다층 배선 프로세스를 통해 픽셀 전극의 형상으로 패터닝된 금속층 상에 절연층이 형성된다. 절연층이 일반적으로 CMOS 이미지 센서 프로세스 등에 이용되므로, 보다 하층의 다층 배선에 이용되는 층간 절연막의 재료는 막을 형성하도록 이용되는 것이 신뢰성 및 제조 비용의 관점에서 바람직하다. 예를 들어, 산화 실리콘, 질화 실리콘, 질화 산화 실리콘 또는 이들의 라미네이트막이 일반적으로 이용된다.
픽셀 전극의 형상으로 패터닝된 금속층 상에 층간 절연막이 형성된 후에, 화학 기계적 연마 (CMP) 방법 또는 에칭 백 방법을 이용하여 표면 평탄화가 수행된다. CMOS 이미지 센서 프로세스 등에 층간 절연층이 일반적으로 이용되므로, 하층의 다층 배선에 이용된 CMP 조건이 적용되는 것이 신뢰성 및 제조 비용의 관점에서 바람직하다. 다층 배선이 형성되는 경우에, 일반적으로, 층간 절연막이 소정의 두께를 갖도록 연마 프로세스가 완료된다. 그러나, 여기서는, 픽셀 전극 (104) 의 형상으로 패터닝된 금속층의 표면이 노출될 때까지 연마 프로세스가 계속된다. 금속층의 표면 상에 형성된 배리어 금속층 (104a) 을 구성하는 TiN 에 대한 연마 속도는 그 주변에 위치한 층간 절연막에 대한 연마 속도보다 저속이다. 따라서, 배리어 금속층 (104a) 은 연마 스토퍼가 되고, CMP 프로세스가 완료된 시점에, 픽셀 전극의 표면과 픽셀 전극들 사이의 트렌치 (절연층) 의 표면이 동일한 평면 상에 있는 완전히 평탄화된 전극이 형성될 수도 있다. 게다가, 재료 TiN 의 표면이 노출되는 경우에도 트렌치의 표면에 대해 디싱 (dishing) 이 수행될 수 없는 정도로 CMP 프로세스를 적절히 계속함으로써, TiN 의 표면이 연마된다. 따라서, 현저하게 평탄화된 픽셀 전극 (104) 이 획득될 수도 있고, 이는 유리하다.
<다마신 방법>
도 29 내지 도 33 을 참조하여, 다마신 방법을 이용함으로써 픽셀 전극을 형성하는 절차를 설명할 것이다.
도 29 는 다마신 방법을 이용하여 형성되는 픽셀 전극 (104) 의 구성을 나타낸다. 픽셀 전극 (104) 은 비아 플러그를 구성하는 텅스텐 (W) 과 같은 재료로부터 형성되고, 픽셀 전극 (104) 의 표면과 절연층 (102) 의 표면은 동일 평면 상에 있다.
픽셀 전극 (104) 을 형성하는 절차로서, 먼저, 도 30 에 도시된 바와 같이, 판독 회로의 다층 배선 상에, 제조 프로세스에서 이용되는 층간 절연막이 형성되고, 그 표면은 CMP 프로세스 등을 통해 연마됨으로써 평탄화된다.
도 31 에 나타내는 바와 같이, 픽셀 전극 (104), 대향 전극 접속 패드, 본딩 패드 등이 형성되는 각 영역에서, 픽셀 전극 (104), 대향 전극 접속 패드, 본딩 패드 등을 다층 배선에 접속하는 비아 플러그를 형성하는데 이용되는 비아 홀 h1 이, 다층 배선 프로세스에 이용되는 포토리소그래피 프로세스 및 드라이 에칭 프로세스를 통해 개방되게 형성된다. 여기서, 듀얼-다마신 방법이 이용되는 경우에, 층간 절연막의 두께로부터 픽셀 전극 (104) 의 두께를 감산함으로써 획득되는 깊이만큼 층간 절연막이 에칭된다. 에칭 스토퍼가 배치되므로, 층간 절연막의 두께로부터 픽셀 전극 (104) 의 두께를 감산함으로써 획득되는 깊이에 상이한 에칭 속도를 갖는 재료가 배치되는 다층 구성을 갖는 층간 절연막을 형성함으로써 에칭 프로세스의 편차가 억제될 수도 있는데, 이는 유리하다.
이어서, 도 32 에 나타내는 바와 같이, 비아 홀 h1 이 형성되는 경우, 추가적으로, 포토리소그래피 프로세스 및 드라이 에칭 프로세스를 통해 픽셀 전극 (104), 대향 전극 패드, 및 본딩 패드의 형상에 따라 개구 h2 가 형성된다. 픽셀 전극 (104) 의 두께에 대응하는 부분이 에칭되는 경우, 미리 형성된 비아 홀 h1 은 비아 홀 h1 바로 아래에 위치하는 다층 배선을 관통한다.
하층의 다층 배선에 이용되는 비아 플러그와 동일한 재료가 비아 홀 h1 에서 성장하게 하는 것이 신뢰성 및 제조 비용 관점에서 바람직하다. 이러한 재료로서, 일반적으로, 몰리브덴 (Mo) 또는 텅스텐 (W) 은 화학 기상 증착 (CVD) 방법을 이용하여 형성된다. 비아 플러그의 재료로 막이 형성되기 전에, 스퍼터링 방법 또는 CVD 방법을 이용하여 비아 홀 h1 및 개구 h2 의 가장자리 면 상에 막으로서 배리어 재료로서의 TiN 등이 미리 형성된다. 도 33 에 나타내는 바와 같이, 표면 상에 층간 절연막을 코팅함으로써 비아 플러그의 재료로 막을 형성한 후에, 이 표면은 CMP 방법 및 에칭 백 방법을 이용하여 평탄화된다. 층간 절연막이 스토퍼가 되므로, 층간 절연막의 표면이 노출되는 경우, 비아 플러그의 재료는 픽셀 전극 (104) 이 된다. 따라서, 픽셀 전극 (104) 의 표면과 절연층 (102) 의 표면은 동일한 평면 상에 있고, 이에 의해 완전히 평탄화된 전극이 형성된다.
상술한 바와 같이, 완전히 평탄화된 전극은 픽셀 전극의 표면과 층간 절연층의 표면 사이의 레벨 차이를 제거하고, 이에 의해 유기 층이 적층된 고체 이미지 촬상 장치의 구성에서 결함으로서 쇼트 회로의 발생 및 암전류의 증가를 방지한다. 게다가, 다층 배선의 표준 재료가 픽셀 전극 (104) 에 이용되므로, 픽셀 전극 (104) 은 또한 판독 회로쪽으로 빗나간 광을 블로킹하는 차광층의 역할을 한다. 또한, 픽셀 전극 (104) 이 입사광을 유기 층측에 반사하므로, 입사광은 유효하게 이용될 수도 있다.
<대향 전극>
대향 전극 (108) 은, 픽셀 전극 (104) 과 함께 광전 변환 층을 포함하는 유기 층 (107) 을 삽입함으로써 유기 층 (107) 에 전계를 인기하고, 광전 변환 층에서 발생된 전하 중에서 픽셀 (104) 에 수집된 신호 전하에 반대의 극성을 갖는 전하를 수집한다. 이러한 반대 극성을 갖는 전하의 수집은 각 픽셀에 대해 분리되어 수행될 필요가 없다. 따라서, 대향 전극 (108) 은 복수의 픽셀에 공통되게 구성될 수도 있다. 따라서, 때때로, 대향 전극 (108) 은 공통 전극으로 지칭된다.
대향 전극 (108) 은 광전 변환 층을 포함하는 유기 층 (107) 에 광이 입사되게 한다. 따라서, 대향 전극 (108) 은 투명 도전막으로 형성되는 것이 바람직하다. 예를 들어, 대향 전극 (108) 의 재료로서, 금속, 금속 산화물, 금속 질화물, 금속 붕화물, 유기 도전성 화합물, 이들의 혼합물이 있다. 대향 전극 (108) 의 재료의 구체예로서, 산화 주석, 산화 아연, 산화 인듐, 산화 인듐 주석 (ITO), 산화 인듐 아연 (IZO), 산화 인듐 텅스텐 (IWO), 및 산화 티탄과 같은 도전성 금속 산화물; TiN 과 같은 금속 질화물; 금 (Au), 백금 (Pt), 은 (Ag), 크롬 (Cr), 니켈 (Ni), 및 알루미늄 (Al) 과 같은 금속; 이러한 금속과 이러한 도전성 금속 산화물의 혼합물 또는 적층물; 폴리아닐린, 폴리티오펜, 및 폴리피롤과 같은 유기 도전성 화합물, 및 이러한 유기 도전성 화합물과 ITO 의 적층물 등이 있다. 투명 도전막의 재료로서, ITO, IZO, 산화 주석, 안티모니-도핑 산화 주석 (ATO), 불소-도핑 산화 주석 (FTO), 산화 아연, 안티몬-도핑 산화 아연 (AZO), 및 갈륨-도핑 산화 아연 (GZO) 중 임의의 하나의 재료가 이용되는 것이 바람직하다.
판독 회로 (116) 가 CMOS 형인 경우에, 대향 전극 (108) 의 면저항은 10 KΩ/□ 이하인 것이 바람직하고, 1 ㏀ 이하인 것이 더 바람직하다. 한편, 판독 회로 (116) 가 CCD 형인 경우에, 대향 전극 (108) 의 면저항은 1 KΩ/□ 이하인 것이 바람직하고, 0.1 ㏀/□ 이하인 것이 더 바람직하다.
<실링 층>
실링 층으로서, 다음의 조건이 요구된다.
먼저, 실링 층은 적층형 고체 이미지 촬상 장치의 각 제조 프로세스에서 용액, 플라즈마 등에 포함된 광전 변환 재료를 열화시키는 인자의 침수를 블로킹함으로써 광전 변환 층을 보호한다.
둘째로, 적층형 고체 이미지 촬상 장치가 제조된 후에, 실링 층은 물 분자와 같은 광전 변환 재료를 열화시키는 인자의 침수를 블로킹함으로써 장시간의 변환 또는 이용에 걸쳐 광전 변환 층의 열화를 방지한다.
셋째로, 실링 층이 형성되는 경우 실링 층은 미리 형성된 광전 변환 층을 열화시키지 않는다. 넷째로, 실링 층을 통해 광전 변환 층에 입사광이 도달하므로, 실링 층은 광전 변환 층에 의해 검출되는 파장의 광에 대해 투명할 필요가 있다.
실링 층은 단일 재료로부터 형성되는 박막으로 구성될 수도 있다. 그러나, 다층 구조를 갖도록 실링 층을 구성하고 이 층에 상이한 기능을 할당함으로써, 전체 실링 층에 인가된 응력의 완화, 제조 프로세스 동안의 발진 등으로 인한 핀홀 및 크랙과 같은 결함의 발생의 억제, 및 재료의 개발의 용이한 최적화와 같은 이점이 예상될 수도 있다. 예를 들어, 실링 층은, 물 분자와 같은 열화 인자의 침투를 블로킹하는 원래 목적을 달성하는 층 상에, 이 층에 의해 용이하게 실현될 수 없는 기능을 갖는 "실링 보조층"이 적층되는 2층 구성을 갖게 형성될 수도 있다. 실링 층은 3 층 이상의 구성을 갖게 구성될 수도 있다. 그러나, 제조 비용을 고려하여, 층의 수는 바람직하게는 가능한 한 적을 필요가 있다.
<원자층 퇴적 방법에 따른 실링 층의 형성>
유기 광전 변환 재료는 물 분자와 같은 열화 인자로 인해 현저하게 열화되는 성능을 가진다. 따라서, 전체 광전 변환 층은, 물 분자가 침투하지 못하도록 조밀하거나 다이아몬드상 탄소 (DLC) 및 실링되는 금속 산화물, 금속 질화물, 또는 금속 질화 산화물로 코팅될 필요가 있다. 일반적으로, 실링 층으로서, 산화 알루미늄, 산화 규소, 질화 규소, 또는 질화 산화 규소, 또는 이들의 적층 구성, 유기 폴리머와의 이들의 적층 구성 등은 다양한 진공 성막 기술을 이용하여 형성된다. 또한, 이들 일반적인 실링 층에서, 박막은 기판 표면의 구조체, 기판 표면의 작은 결함, 기판 표면에 부착된 파티클 등에 의해 형성된 레벨 차이로 인해 용이하게 성장할 수 없고 (레벨 차이는 그림자가 됨), 따라서, 실링 층의 막 두께는 평탄부와 비교하여 현저하게 감소한다. 따라서, 레벨 차이의 부분은 경로 (이를 통해 열화 인자가 침투함) 가 된다. 실링 층으로 레벨 차이를 완전하게 코팅하기 위해, 전체 실링 층은 평탄부 상에서 1 ㎛ 이상의 막 두께를 갖게 형성됨으로써 두껍게 될 필요가 있다.
2 ㎛ 이하, 특히 약 1 ㎛ 의 픽셀 사이즈를 갖는 적층형 고체 이미지 촬상 장치에서, 컬러 필터와 광전 변환 층 사이의 거리, 즉, 실링 층의 막 두께가 큰 경우, 입사광이 실링 층 내부에서 회절 및 발산한다. 따라서, 크로스토크가 발생한다. 따라서, 약 1 ㎛ 의 픽셀 사이즈를 갖는 적층형 고체 이미지 촬상 장치에 대해, 전체 실링 층의 막 두께가 감소하는 경우에도 디바이스의 성능이 열화되지 않는 실링 층 재료 및 제조 방법이 필요하다.
원자층 퇴적 (ALD) 방법은 CVD 방법 중 하나의 타입이다. ALD 방법은 빅막의 재료가 되는 유기 금속 화합물 분자, 금속 할로겐 분자, 또는 금속 수소화물 분자의 기판 표면과의 흡착 및 반응, 및 이에 포함되는 미반응기의 분해를 교대로 반복함으로써 박막을 형성하는 기술이다. 기판 표면에 박막의 재료가 도달하는 경우, 기판 표면은 저분자 상태에 있다. 따라서, 저분자가 통과할 수도 있는 무시할만한 공간이 있는 경우, 박막은 성장할 수도 있다. 따라서, 일반적인 박막 형성 방법에 따르면, 용이하게 완전 코팅될 수 없는 레벨 차이의 부분이 완전하게 코팅된다 (레벨 차이의 부분에서 성장하는 박막의 두께는 평탄부에서 성장하는 박막의 두께와 동일하다). 다시 말해, 레벨 차이의 코팅은 매우 우수하다. 따라서, 기판 표면에 형성된 구조체, 기판 표면의 작은 결함, 기판 표면에 부착된 파티클 등으로 인한 레벨 차이는 완전하게 코팅될 수도 있다. 따라서, 레벨 차이의 부분은, 광전 변환 재료의 열화 인자가 통과할 수도 있는 경로가 되지 않는다. 일반적인 기술에 따르면, 원자층 퇴적 방법을 이용하여 실링 층의 형성이 수행되는 경우, 필요한 실링 층의 막 두께는 효과적으로 얇게 형성될 수도 있다.
원자층 퇴적 방법을 이용하여 실링 층이 형성되는 경우, 실링 층으로서 바람직한 세라믹에 대응하는 재료가 적절히 선택될 수도 있다. 먼저, 유기 광전 변환 재료를 이용하기 위해, 본 발명에 따른 광전 변환 층의 재료는 비교적 저온에서 박막으로 성장할 수도 있는 재료에 제한되어서, 유기 광전 변환 재료는 열화되지 않는다. 알킬 알루미늄, 할로겐화 알루미늄을 재료로서 이용하는 원자층 퇴적 방법에 따르면, 유기 광전 변환 재료가 열화되지 않는 200℃ 이하의 온도에서 산화 알루미늄의 조밀한 박막이 형성될 수도 있다. 특히, 트리메틸 알루미늄이 이용되는 경우, 약 100℃ 에서도 산화 알루미늄의 박막이 형성될 수도 있는데, 이는 유리하다. 산화 규소 또는 산화 티탄의 재료를 적절히 선택함으로써, 산화 알루미늄과 유사하게, 200℃ 미만의 온도에서 조밀한 박막이 형성될 수도 있는데, 이는 유리하다.
<실링 보조층>
원자층 퇴적 방법을 이용하여 형성된 박막에 관해, 레벨 차이의 코팅 및 밀도의 관점에서, 비교할 수 없게 우수한 품질을 갖는 박막은 저온에서 형성될 수도 있다. 먼저, 박막의 재료의 물리적 특성은 포토리소그래피 프로세스에 이용되는 화학 제품으로 인해 열화될 수도 있다. 예를 들어, 원자층 퇴적 방법을 이용하여 형성되는 산화 알루미늄의 박막은 어모퍼스이다. 따라서, 박막의 표면은 현상액 또는 박리액과 같은 알칼리 용액으로 침식된다. 이러한 경우에, 우수한 내약품성을 갖는 박막은 원자층 퇴적 방법을 이용하여 형성되는 산화 알루미늄의 박막 상에 형성될 필요가 있다. 다시 말해, 실링 층을 보호하기 위한 기능층인 실링 보조층이 필요하다.
또한, 원자층 퇴적 방법과 같은 CVD 방법에 의해 형성된 박막은 매우 큰 내부 인장 응력을 가진다. 따라서, 반도체 제조 프로세스로서 단속적인 가열과 냉각을 반복하는 프로세스 또는 장시간의 고온 및 고습도의 분위기 하에서 이의 보존 또는 사용을 통해 열화시키기 위해 박막의 크랙이 발생할 수도 있다.
원자층 퇴적 방법을 이용하여 형성된 실링 층의 경우를 해결하기 위해, 물리 기상 증착 (PVD) 방법을 이용하여 형성되고 우수한 내약품성을 갖는 세라믹 금속 산화물, 세라믹 금속 질화물, 및 금속 질화 산화물 중 적어도 하나를 포함하는 실링 보조층이 배치되는 구성은 바람직하게 이용될 수도 있다. 여기서, 원자층 퇴적 방법을 이용하여 형성된 실링 층은 제 1 실링 층으로 구성되고, PVD 방법을 이용하여 제 1 실링 층 상에 형성되고 금속 산화물, 금속 질화물, 및 금속 질화 산화물 중 임의의 하나를 포함하는 층은 제 2 실링 층으로 구성된다. 이러한 경우에, 실링 층 전체의 내약품성은 용이한 방식으로 향상될 수도 있다. 또한, 스퍼터링 방법과 같은 PVD 방법을 이용하여 막으로 형성된 세라믹은 자주 큰 압축 응력을 가지고, 원자층 퇴적 방법을 이용하여 형성된 제 1 실링 층의 인장 응력을 오프셋할 수도 있다. 따라서, 실링 층 전체의 응력이 완화되고, 이에 의해 실링 층의 신뢰성이 향상된다. 또한, 실링 층의 응력으로 인해 광전 변환 층 등의 파괴 또는 광전 변환 층 등의 성능의 열화와 같은 결함의 발생이 현저하게 억제될 수도 있다.
특히, 스퍼터링 방법을 이용하여 제 1 실링 층 상에 형성되고 산화 알루미늄, 산화 규소, 질화 규소, 및 질화 산화 규소 중 임의의 하나를 포함하는 제 2 실링 층이 배치되는 구성이 채용되는 것이 바람직하다.
제 1 실링 층의 막 두께가 0.05 ㎛ 이상, 0.2 ㎛ 이하인 것이 바람직하다. 또한, 제 1 실링 층은 산화 알루미늄, 산화 규소, 및 산화 티탄 중 임의의 하나를 포함하는 것이 바람직하다.
<완충층>
완충층은, 제조 프로세스 동안에 발진 등으로 인해 발생하는 것을 용이하게 완전히 방지될 수 없는 실링 층의 작은 결함에 기초하여 침입하고 유기 광전 변환 재료를 열화시키는 물 분자와 같은 인자를 흡수 및/또는 반응하고, 실링 층 아래에 위치한 유기 광전 변환 재료까지 열화 인자의 도달을 블로킹하는 기능을 가진다. 또한, 실링 층의 재료로서 이용되는 조밀한 세라믹 재료가 큰 응력을 가지므로, 특히 광전 변환 층의 단부에 응력이 집중된다. 따라서, 제조 프로세스 동안에 단속적인 가열과 냉각의 열 충격 또는 장기간의 보존 또는 이용으로 인해 광전 변환 층의 박리 또는 대향 전극과 픽셀 전극 사이의 접촉과 같은 결함이 발생할 수도 있다. 완충층은 또한 응력을 완화하는 역할을 담당한다. 또한, 완충층이 광전 변환 층의 상부측에 형성되므로, 완충층의 재료는 투명할 필요가 있다.
상술한 조건을 만족시키는 완충층의 재료로서, 이하와 같은 유기 재료 및 무기 재료가 있다. 유기 재료로서, 광전 변환 재료로 이용되는 유기 반도체 또는 폴리비닐 알코올과 같은 폴리머가 있다. 무기 재료로서, 불화 칼슘, 불화 마그네슘, 및 불화 리튬과 같은 금속 불화물 및 산화 칼슘, 산화 규소, 산화 스트론튬, 산화 바륨, 및 산화 마그네슘과 같은 금속 산화물이 있다.
원자층 퇴적 방법을 이용하여 완충층을 코팅하도록 실링 층이 형성되는 경우에, 그 재료가 되는 유기 금속 화합물, 금속 할로겐 화합물 등과 반응할 수도 있는 히드록실기를 갖는 유기 폴리머 또는 금속 산화물이 이용되는 것이 바람직하다. 특히, 완충층은 산화 규소, 질화 규소, 및 질화 산화 규소 중 임의의 하나를 포함하는 것이 바람직하다. 또한, 소위 베타 막 형성, 즉, 전체 기판 상에 완충층을 형성하는 것이 수행되는 경우, 물 분자와 같은 열화 인자는 기판의 단부로부터 완충층을 통해 광전 변환 층의 내부에 침투한다. 따라서, 완충층은 광전 변환 층을 코팅하기 위한 영역에서 패터닝되고, 광전 변환 층 및 대향 전극과 동시에 실링 층으로 완충층이 완전히 코팅되는 것이 바람직하다. 따라서, 성막 프로세스에서 금속 마스터를 이용하여 패터닝할 수 있는 스퍼터링 방법 또는 진공 증착 방법과 같은 PVD 방법을 이용하여 완충층으로서 금속 산화물이 형성되는 것이 더 바람직하다. PVD 방법을 이용하여 완충층의 진공 성막을 수행함으로써, 완충층 형성 프로세스에서, 기판은 외부 공기에 노출되지 않고, 물 분자와 같은 열화 인자가 혼합되지 않게 하며, 유기 광전 변환 재료는 열화되지 않는데, 이는 유리하다.
제조 프로세스에서 물 분자와 같은 열화 인자가 유기 층에 혼합되지 않도록 하기 위해, 적어도 유기 층 (107), 대향 전극 (108), 완충층 (109), 및 실링 층 (110) 이 외부 공기에 기판을 노출시키지 않고 불활성 가스 및/또는 진공의 분위기 하에 균일하게 형성되는 것이 바람직하다. Ar 또는 N2 와 같은 불활성 가스 및/또는 진공 중에 외부 가스에 기판을 노출하지 않고 전하 블로킹층, 광전 변환 층, 및 완충층을 형성하는 진공 증착 디바이스, 대향 전극 및 실링 보조층을 형성하는 스퍼터링 디바이스, 및 실링 층을 형성하는 원자층 퇴정 디바이스가 1×10-4 Pa 이하의 진공도를 갖는 클러스터형 진공 반송계에 직접 접속되는 유기 전계발광 (유기 EL) 제조 장치가 이용되는 것이 특히 바람직하다.
<컬러 필터, 파티션 벽, 차광층, 및 보호층>
복수의 픽셀부에서, 컬러 필터가 배치된다. 또한, 복수의 픽셀부의 인접하는 컬러 필터들 사이에 배치된 파티션 벽은 픽셀부의 광전 변환 층에 픽셀부에 입사하는 광을 수집하는 광 수집 수단의 역할을 한다. 컬러 필터 제조 프로세스는 주변 차광층 형성 프로세스, 제 1 컬러의 컬러 필터의 형성 프로세스, 제 2 컬러의 컬러 필터의 형성 프로세스, 제 3 컬러의 컬러 필터의 형성 프로세스, 및 파티션 벽 형성 프로세스를 포함한다. 주변 차광층으로서, 유효 픽셀 영역 이외의 영역에 제 1 내지 제 3 컬러의 컬러 필터 중 임의의 하나가 형성될 수도 있다. 이러한 경우에, 주변 차광층만을 형성하는 프로세스는 제조 비용을 억제하도록 생략될 수도 있다. 파티션 벽 형성 프로세스는 주변 차광층 형성 프로세스 후, 제 1 컬러의 컬러 필터의 형성 프로세스 후, 제 2 컬러의 컬러 필터의 형성 프로세스 후, 또는 제 3 컬러의 컬러 필터의 형성 프로세스 후에 수행될 수도 있어 이용된 제조 기술과 이용된 제조 방법의 조합에 따라 적절히 선택될 수도 있다. 이하 설명될 절차에서, 제 2 컬러의 컬러 필터의 형성 프로세스 후에 파티션 벽 형성 프로세스가 수행되는 예를 소개할 것이다.
일반적인 컬러 필터 제조 방법으로서, 포토리소그래피 방법이 있다. 포토리소그래피 방법의 제조 프로세스는 반도체 제조의 포토리소그래피 프로세스에 따른다. 따라서, 초기 투자가 억제될 수도 있다. 따라서, 일반적으로, 포토리소그래피 방법은 컬러 필터의 제조 방법으로서 널리 이용된다. 포토리소그래피 방법을 이용한 컬러 필터를 제조하는 방법에서, 착색-경화성 조성물을 포함하는 감광성 조성물로 기판을 코팅하고 각 컬러에 대해 기판을 건조함으로써 형성되는 박막에 대해 패턴 노출, 현상, 및 베이킹 프로세스를 수행함으로써 착색 픽셀을 형성하는 프로세스를 반복함으로써 컬러 필터가 제조된다. 이 포토리소그래피 방법은 알려진 기술을 조합함으로써 본 발명에 용이하게 적용될 수도 있다.
포토리소그래피 방법을 이용한 컬러 필터의 제조 방법에서, 미세 패턴을 갖는 컬러 필터 및 박막을 형성하는 유효한 방법으로서 드라이 에칭 방법이 이용된다. 드라이 에칭 방법에서, 광 개시제 또는 모노머 또는 알칼리 가용성 수지와 같은 감광성 조성물을 포함하지 않는 착색-경화성 조성물이 이용된다. 따라서, 일반적인 포토리소그래피 방법을 이용한 컬러 필터 제조 방법과 비교하여, 착색-경화성 조성물의 총 고체량의 착색제의 함유량은 증가할 수도 있다. 따라서, 포토리소그래피 방법과 비교하여, 스펙트럼 특성의 동일한 정도를 유지하면서 막 두께가 절반만큼 감소하는 컬러 필터가 형성될 수도 있다. 현저한 크로스토크에 대한 픽셀 사이즈가 2 ㎛ 미만, 특히 약 1 ㎛ 인 고체 이미지 촬상 장치에서의 컬러 필터 제조 방법으로서, 드라이 에칭 방법이 이용되는 것이 바람직하다.
여기서, 드라이 에칭 방법에 따른 컬러 필터 제조 프로세스를 설명할 것이다. 드라이 에칭 방법이 이용되는 경우에, 제 1 내지 제 3 컬러의 컬러 필터의 형성 프로세스는 포토레지스트 패터닝 프로세스, 에칭 프로세스, 포토레지스트 제거 프로세스, 착색층 형성 프로세스, 및 평탄화 프로세스를 더 포함한다. 평탄화 프로세스가 제 1 컬러의 컬러 필터의 형성 프로세스 및/또는 제 2 컬러의 컬러 필터의 형성 프로세스에서 생략되고, 제 3 컬러 필터 형성 프로세스에서 집합적으로 수행됨으로써, 제조 프로세스의 수가 감소될 수도 있다. 최종 프로세스에서 평탄화 프로세스가 집합적으로 수행되는 경우에, 에칭 프로세스와 평탄화 프로세스의 제조 편차는 커진다. 따라서, 평탄화 프로세스의 생략은 이용된 제조 기술과 이용된 제조 방법의 조합에 따라 적절하게 고려될 필요가 있다. 이하 설명되는 절차는 제 1 컬러 필터 형성 프로세스에서 평탄화 프로세스가 생략되는 예이다.
도 34 는 이하 설명되는 컬러 필터의 구성예를 나타내는 평면도이다. 도 34 에 나타낸 컬러 필터의 구성은 실제 컬러 필터와 비교하여 픽셀부의 수를 감소시킴으로써 단순화된다. 도 35 는 도 34 에 나타낸 컬러 필터의 단면도를 나타낸다. 도 35 의 (a) 는 도 34 에 도시된 선 I-I' 을 따라 취해진 단면을 나타내고, 도 35 의 (b) 는 도 34 에 도시된 선 II-II' 을 따라 취해진 단면을 나타낸다. 또한, 도 36 내지 도 58 의 (a) 는 도 34 에 도시된 선 I-I' 을 따라 취해진 단면을 나타내고, 도 36 내지 도 58 의 (b) 는 선 II-II' 을 따라 취해진 단면을 나타낸다.
[주변 차광층 형성 프로세스]
도 36 내지 도 40 은 주변 차광층 형성 프로세스의 예를 나타낸다.
도 36 은 주변 차광층 (113) 이 실링 층 (110) 상에 형성된 상태를 나타낸다. 도 37 은 포토레지스트가 주변 차광층 (113) 상의 막으로 형성된 상태를 나타낸다. 도 38 은 주변 차광층 (113) 상에 위치한 포토레지스트가 형성된 상태를 나타낸다. 도 39 는 주변 차광층 (113) 에 대해 드라이 에칭 프로세스가 수행된 상태를 나타낸다. 도 40 은 드라이 에칭 프로세스 후에 주변 차광층 (113) 상에 위치한 포토레지스트가 박리된 상태를 나타낸다.
주변 차광층 형성 프로세스에서, 도 36 에 도시된 바와 같이, 실링 층 (110) 의 전체 상부측은 주변 차광층 (113) 을 형성하는 블랙 착색제를 포함하는 조성물로 코팅된다. 다음으로, 180℃ 내지 250℃ 의 분위기 온도에서 5 내지 10 분 동안 가열됨으로써 주변 차광층 (블랙 착색층)(113) 을 형성하도록 코팅막이 경화된다. 이 가열 프로세스는 조성물 코팅 후에 수행된 건조 프로세스와 동시에 수행될 수도 있다. 다른 방법으로는, 코팅 프로세스 및 건조 프로세스 후에, 추가 열-경화 프로세스가 셋업될 수도 있다. 티탄 블랙, 카본 블랙 등이 분산되는 블랙 착색 조성물로부터 주변 차광층 (113) 이 형성되는 것이 바람직하다. 주변 차광층 (113) 은 후술할 제 1 내지 제 3 컬러의 컬러 필터의 형성 프로세스의 평탄화 프로세스에서 연마 스토퍼로 이용될 수도 있다. 주변 차광층 (113) 이 연마 스토퍼로서도 이용되는 경우에, 내연마성을 향상시키기 위해, 산화 알루미늄, 산화 규소, 산화 지르코늄 등으로부터 형성된 무기 미세 파티클이 주변 차광층을 형성하는 조성물에 첨가될 수도 있다. 주변 차광층 (113) 이 제 1 내지 제 3 컬러의 컬러 필터 중 임의의 것에 형성되는 경우에, 이 프로세스는 생략된다.
또한, 유효 픽셀 영역 밖에서, 유기 층 (107) 의 단부는 레벨 차이를 형성한다. 따라서, 주변 차광층 (113) 이 형성되는 경우, 주변 차광층 (113) 의 단부의 상부측에 레벨 차이가 형성될 수도 있다. 특히, 주변 차광층 (113) 이 연마 스토퍼의 역할도 하는 경우에, 주변 차광층 (113) 이 두껍게 형성된 후에 미리 후술할 평탄화 프로세스를 수행함으로써 주변 차광층 (113) 의 표면을 평탄화하도록 레벨 차이를 연마하는 것이 바람직하다.
다음으로, 주변 차광층 형성 프로세스에서, 이하 설명되는 바와 같이, 컬러 필터를 형성하도록 제 1 내지 제 3 컬러의 컬러 필터의 형성 프로세스가 순차적으로 수행된다. 여기서, (도면에서는 "R"로 표시된) 레드 컬러 필터가 제 1 컬러의 컬러 필터로 이용되고, (도면에서 "B"로 표시된) 블루 컬러 필터가 제 2 컬러의 컬러 필터로 이용되며, (도면에서 "G"로 표시된) 그린 컬러 필터가 제 3 컬러의 컬러 필터로 이용되는 예를 설명할 것이다.
[포토레지스트의 패터닝]
제 1 컬러의 컬러 필터의 형성 프로세스에서, 먼저, 도 37 에 도시된 바와 같이, 주변 차광층 (113) 의 상부측은 포지티브형 포토레지스트 (예를 들어, Fujifilm Electronics Materials Co., Ltd 에 의해 제조되는 FHi622BC) 로 코팅된다. 핫 플레이트를 이용하여 80 내지 100℃ 의 범위에서 60 초 동안 프리-베이킹 프로세스가 수행된다.
이어서, 도 38 에 도시된 바와 같이, 포토레지스트의 상부측으로부터 포토 마스크를 이용하여 제 1 내지 제 3 컬러의 컬러 필터가 배열된 유효 픽셀 영역에 대응하는 영역이 노광된다. 예를 들어, 수은 램프 i 선 (파장 365 nm) 을 이용한 노광 스테퍼 (exposure stepper) 가 이용된다. 다음으로, 핫 플레이트를 이용하여, 90 초 동안 100 내지 120℃ 의 범위에서 노광 프로세스가 수행된 후, 가열 (PEB) 프로세스가 수행된다. 이후, 현상액을 이용하여 퍼들 (puddle) 현상 프로세스가 수행되고, 핫 플레이트를 이용하여 포스트-베이킹 프로세스가 수행됨으로써, 유효 픽셀 영역에 위치한 포토레지스트가 제거된다. 이때, 주변 차광층 (113) 의 상부 영역에 위치한 포토레지스트가 남는다.
[에칭 프로세스]
다음으로, 포토레지스트를 마스크로서 이용하여 주변 차광층 (113) 에 대해 수행되는 드라이 에칭 프로세스를 설명할 것이다. 드라이 에칭 디바이스로서, 예를 들어, 반응성 이온 에칭 (RIE) 디바이스가 이용된다. RIE 디바이스는 평행 플레이트형, 용량 결합형, 또는 전자 사이클로트론 공명형과 같은 알려진 구조를 갖고, 고주파 방전을 이용하여 드라이 에칭을 수행할 수도 있다. 이러한 RIE 디바이스를 이용함으로써, 포토레지스트를 마스크로서 이용하여 주변 차광층 (113) 에 대해 드라이 에칭 프로세스가 수행된다. 따라서, 도 39 에 도시된 바와 같이, 제 1 내지 제 3 컬러의 컬러 필터가 배열된 유효 픽셀 영역에 위치한 차광층이 제거된다.
본 발명에 따르면, 주변 차광층 (113) 의 에칭 프로세스에서, 개구부 형성 드라이 에칭 프로세스와 잔여액 제거 드라이 에칭 프로세스가 순차적으로 수행된다. 에칭 프로세스에서, 먼저, 개구부 형성 드라이 에칭 프로세스가 수행된다.
[개구부 형성 드라이 에칭 프로세스]
개구부 형성 드라이 에칭 프로세스가 수행되는 경우, 주변 차광층 (113) 을 직사각형 형상으로 프로세싱하는 관점에서, 불소계 가스 중 적어도 1종과 O2 를 함유한 혼합 가스가 제 1 에칭 가스로 이용되는 것이 바람직하다. 이후, 개구부 형성 드라이 에칭 프로세스에서, 평면 전극 (음극) 상에 반도체 기판이 설치된 프로세싱 챔버의 내부로 제 1 에칭 가스가 도입된다. 이후, 에칭 가스가 도입된 상태에서, 평면 전압과 대향 전극 사이에 고주파 전압이 인가되는 경우, 음극 효과에 기초하여 주변 차광층 (113) 을 직사각형 형상으로 프로세싱하는 에칭이 수행된다. 개구부 형성 드라이 에칭 프로세스에 이용되는 불소계 가스로서, 다음의 식 1 에 나타낸 불소계 화합물의 가스가 이용되는 것이 바람직하다.
Figure 112010056561693-pat00007
(여기서, n 은 1 내지 6 을 나타내고, m 은 0 내지 13 을 나타내며, l 은 1 내지 14 을 나타낸다)
식 1 로 나타낸 불소계 가스로서, 예를 들어, CF4, C2F6, C3F8, C2F4, C4F8, C4F6, C5F8, 및 CHF3 로 구성된 그룹으로부터 형성되는 적어도 1종을 포함하는 가스가 있다. 본 발명에 따른 불소계 가스로서, 1종의 가스는 상술한 그룹으로부터 이용되도록 선택될 수도 있다. 또한, 2종 이상의 가스가 조합된 방식으로 이용될 수도 있다. 이들 중에서, 직사각형 형상으로 에칭된 부분을 유지하는 관점에서, 불소계 가스는 CH4, C4H6, C4H8, 및 CHF3 로 구성된 그룹으로부터 선택되는 적어도 하나인 것이 바람직하다. 또한, 불소계 가스는 CH4 및/또는 C4F6 인 것이 더 바람직하다. 게다가, 불소계 가스는 CF4 와 C4F6 의 혼합 가스인 것이 보다 더 바람직하다.
에칭 플라즈마의 안정성 및 수직 에칭된 형상을 유지하는 관점에서, 산술한 불소계 가스 및 O2 에 더해, 개구부 형성 드라이 에칭 프로세스에 이용되는 혼합 가스는 He, Ne, Ar, Kr, 및 Xe 와 같은 희가스, 염소, 불소, 브롬 등의 할로겐 원자를 함유한 할로겐계 가스 (예를 들어, CCl4, CClF3, AlF3, AlCl3 등), 또는 N2, CO, 및 CO2 로 구성된 그룹으로부터 선택된 적어도 하나를 함유한 가스인 것이 바람직하다. 또한, 혼합 가스는 Ar, He, Kr, N2 및 Xe 로 구성된 그룹으로부터 선택된 적어도 하나를 함유한 가스인 것이 바람직하다. 게다가, 혼합 가스는 He, Ar, 및 Xe 로 구성된 그룹으로부터 선택된 적어도 하나를 함유한 가스인 것이 보다 더 바람직하다. 그러나, 플라즈마의 안정성 및 수직 에칭 형상이 유지될 수도 있는 경우에, 개구부 형성 드라이 에칭 프로세스에 이용되는 혼합 가스는 불소계 가스 및 O2 가스로부터만 형성되는 가스일 수도 있다.
[잔여액 제거 드라이 에칭 프로세스]
잔여액 제거 드라이 에칭 프로세스에서, O2 가스를 함유한 제 2 에칭 가스를 이용하는 드라이 에칭 프로세스를 수행함으로써, 포토레지스트의 표면 변질층 및 차광층이 제거되는 영역에 남아 있는 잔여액은 주변 차광층 (113) 의 직사각형 형상이 유지된 채로 제거될 수도 있다.
잔여액 제거 드라이 에칭 프로세스에 이용되는 제 2 에칭 가스는 O2 가스를 함유하도록 형성된다. 그러나, 에칭 플라즈마의 안정성의 관점에서, He, Ne, Ar, Kr, Xe, 및 N2 로 구성된 그룹으로부터 선택된 가스의 적어도 1종으로부터 형성되는 제 3 에칭 가스가 더 포함될 수도 있다. 이러한 경우에, 제 3 에칭 가스 대 O2 가스의 혼합 비율 (Ar 가스 등/O2 가스) 은 유량비로 40/1 이하인 것이 바람직하고, 20/1 이하인 것이 더 바람직하며, 10/1 이하인 것이 보다 더 바람직하다. 잔여액의 제거 능력을 향상시키기 위해, 5% 이하의 불소계 화합물의 가스가 더 포함될 수도 있다.
제 3 에칭 가스는 He, Ar, 및 Xe 로 구성된 그룹으로부터 선택된 가스의 적어도 1종인 것이 더 바람직하다. 그러나, 에칭 플라즈마의 안정성이 유지될 수도 있는 경우에, 제 2 에칭 가스는 O2 로만 형성될 수도 있고, 제 4 가스가 포함되지 않을 수도 있다.
또한, 잔여액 제거 드라이 에칭 프로세스는, 미리 계산된 에칭 프로세싱 시간에 기초하여 완료되는 것이 바람직하다. 예를 들어, 포토레지스트의 직사각형 형상을 유지하는 관점에서, 잔여액 제거 드라이 에칭 프로세스의 프로세싱 시간은 3 내지 10 초의 범위에 있는 것이 바람직하고, 4 내지 8 초의 범위에 있는 것이 더 바람직하다.
[포토레지스트 제거 프로세스]
에칭 프로세스가 수행된 후에, 포토레지스트 제거 프로세스가 수행된다. 먼저, 용제 또는 포토레지스트 박리액을 이용하여 포토레지스트 박리 프로세스가 수행되고, 이에 의해 주변 차광층 (113) 에 남아 있는 포토레지스트가 제거된다. 다른 방법으로는, 잔여액 제거 에칭 프로세스의 프로세싱 시간을 연장함으로써, 포토레지스트가 제거된다.
포토레지스트 제거 프로세스가 수행된 후에, 탈용제 및 탈수를 위해 베이킹 프로세스가 추가적으로 제공될 수도 있다. 상술한 바와 같이, 컬러 필터가 형성되는 영역 (유효 픽셀 영역) 에 위치한 차광층은 에칭됨으로써 제거되고, 포토레지스트가 박리된다.
본 발명에 따른 포토레지스트 제거 프로세스는 1) 포토레지스트가 제거될 수 있도록 포토레지스트에 박리액 또는 용제를 도포하는 프로세스; 및 2) 세정수를 이용하여 포토레지스트를 제거하는 프로세스를 포함한다. 포토레지스트가 제거될 수 있도록 박리액 또는 용제를 도포하는 프로세스로서, 예를 들어, 박리액 또는 용제가 포토레지스트의 상부측에 적어도 도포되고 소정의 시간 동안 정체되는 퍼들 현상 프로세스가 있다. 박리액 또는 용제가 정체되게 하는 시간은 특별히 제한되지 않지만, 수십초 내지 수분의 범위에 있는 것이 바람직하다.
세정수를 이용하여 포토레지스트를 제거하는 프로세스로서, 예를 들어, 스프레이식 또는 샤워식 분사 노즐로부터 포토레지스트에 세정수를 분사함으로써 포토레지스트가 제거되는 프로세스가 있다. 세정수로서, 순수가 이용될 수도 있는 것이 바람직하다. 또한, 분사 노즐로서, 전체 지지체가 포함되는 분사 범위를 갖는 분사 노즐, 이동식 분사 노즐, 및 전체 지지체를 포함하는 이동 범위를 갖는 분사 노즐이 있다. 분사 노즐이 이동식인 경우에, 포토레지스트를 제거하는 프로세스 동안에 세정수를 분사하기 위해, 지지체의 중심부로부터 지지체의 단부로 2 회 이상 이동시킴으로써 포토레지스트가 더 효과적으로 제거될 수도 있다.
일반적으로, 박리액은 유기 용제를 함유하고, 무기 용제를 추가적으로 함유할 수도 있다. 유기 용제로서, 예를 들어, 1) 탄화수소계 화합물, 2) 할로겐화 탄화수소 화합물, 3) 알코올 화합물, 4) 에테르 또는 아세탈 화합물, 5) 케톤 또는 알데히드 화합물, 6) 에스테르 화합물, 7) 폴리알코올 화합물, 8) 이들의 카르복실산 또는 산무수화물 화합물, 9) 페놀 화합물, 10) 질소 함유 화합물, 11) 황 함유 화합물, 및 12) 불소 함유 화합물이 있다. 박리액은 질소 함유 화합물을 함유하는 것이 바람직하고, 비고리형 질소 함유 화합물 및 고리형 질소 함유 화합물을 함유하는 것이 더 바람직하다.
박리액은, 비고리형 질소 함유 화합물로서 모노에탄올아민, 디에탄올아민, 및 트리에탄올아민으로부터 선택된 적어도 하나와, 고리형 질소 함유 화합물로서 N-메틸-2-피롤리디논 및 N-에틸 모르폴린으로부터 선택된 적어도 하나를 함유하는 것이 더 바람직하다. 박리액은 모노에탄올아민 및 N1-메틸-2-피롤리디논을 함유하는 것이 보다 더 바람직하다. 또한, 비고리형 질소 함유 화합물의 함유량은 100 질량부의 박리액에 대해 9 질량부 이상 및 11 질량부 이하이고, 고리형 질소 함유 화합물의 함유량은 65 질량부 이상 및 70 질량부 이하인 것이 바람직하다. 본 발명에 따른 박리액은 비고리형 질소 함유 화합물과 고리형 질소 함유 화합물의 혼합물을 순수로 희석함으로써 획득되는 것이 바람직하다.
포토레지스트 제거 프로세스에서, 착색층 상에 형성된 포토레지스트가 제거될 수도 있고, 착색층의 측벽에 에칭 생성물이 부착되는 경우에도, 에칭 생성물은 완전히 제거되지 않을 수도 있다. 본 발명에 따른 포토레지스트 제거 프로세스에서, 포스트-베이킹을 통한 탈수 프로세스가 추가적으로 수행되는 것이 더 바람직하다.
[제 1 컬러의 컬러 필터의 형성 프로세스]
포토레지스트 제거 프로세스가 수행된 후에, 이어서 제 1 컬러 필터 프로세스가 수행된다. 도 41 은 제 1 컬러의 컬러 필터가 막으로 형성된 상태를 나타낸다. 도 42 는 제 1 컬러의 컬러 필터 상에 포토레지스트가 막으로 형성된 상태를 나타낸다. 도 43 은 포토레지스트가 노광 및 현상된 상태를 나타낸다. 도 44 는 제 1 컬러의 컬러 필터에 대해 드라이 에칭 프로세스가 수행된 상태를 나타낸다. 도 45 는 제 1 컬러의 컬러 필터 상에 형성된 포토레지스트가 박리된 상태를 나타낸다.
먼저, 도 41 에 도시된 바와 같이, 제 1 컬러의 컬러 필터를 형성하는 조성물이 주변 차광층 (113) 의 전체 상부 표면을 커버하고 개구부에 매립되도록, 주변 차광층 (113) 은 이 조성물로 코팅된다. 이후, 핫 플레이트를 이용하여 포스트-베이킹 프로세스가 수행되고, 이에 의해 제 1 컬러의 컬러 필터가 형성된다.
또한, 제 1 컬러의 컬러 필터를 형성하는 프로세스에서, 이후의 프로세스에서 연마와 같은 평탄화가 수행되는 것을 고려하여, 제 1 컬러의 컬러 필터의 상면은, 연마 스토퍼의 역할을 하는 주변 차광층 (113) 의 상면보다 높은 측에 위치하도록 형성된다. 제 1 내지 제 3 컬러의 컬러 필터를 형성하는 프로세스에 포함된 평탄화 프로세스에서, 제 1 컬러의 컬러 필터가 연마 스토퍼로서 이용되는 경우에, 내연마성을 향상시키기 위해, 산화 알루미늄, 산화 규소, 산화 지르코늄 등의 무기 미세 파티클이 제 1 컬러의 컬러 필터를 형성하는 착색층 조성물에 첨가될 수도 있다.
다음으로, 도 42 에 도시된 바와 같이, 제 1 컬러의 컬러 필터의 전체 상면은 포지티브형 포토레지스트로 코팅된 후, 프리-베이킹 프로세스가 수행됨으로써, 포토레지스트가 형성된다.
이후, 도 43 에 도시된 바와 같이, i-선 노광 스테퍼를 이용하여 제 2 컬러의 컬러 필터가 형성되는 영역을 패터닝함으로써 포토레지스트가 제거된다. 또한, 포토레지스트의 패턴을 형성하는 프로세스 등은 상술한 패터닝 프로세스와 동일하다.
또한, 도 44 에 도시된 바와 같이, 제 2 컬러의 컬러 필터가 형성되는 영역에 위치한 제 1 컬러의 컬러 필터가 포토레지스트를 마스크로 이용하여 제거되는 에칭 프로세스가 수행된다. 이 에칭 프로세스에서, 제 1 컬러의 컬러 필터에 직사각형 픽셀 패턴을 프로세싱하는 관점에서, 상술한 바와 같이, 불소계 가스 및 O2 가스를 함유한 제 1 에칭 가스를 이용하는 개구부 형성 드라이 에칭 프로세스 및 N2 가스 및 O2 가스를 함유한 제 2 에칭 가스를 이용하는 잔여액 제거 드라이 에칭 프로세스를 순차적으로 수행함으로써, 제 2 컬러의 컬러 필터가 형성되는 영역이 제거되는 것이 바람직하다.
에칭 프로세스가 수행된 후에, 도 45 에 나타내는 바와 같이, 포토레지스트 제거 프로세스가 수행된다. 포토레지스트를 제거하기 위한 프로세싱 방법, 조건, 용제 또는 박리액 등은 상술한 포토레지스트 제거 프로세스에서의 것과 동일하다.
[제 2 컬러의 컬러 필터의 형성 프로세스]
도 46 은 제 2 컬러의 컬러 필터가 막으로 형성된 상태를 나타낸다. 도 47 은 제 1 및 제 2 컬러의 컬러 필터가 평탄화된 상태를 나타낸다.
제 2 컬러의 컬러 필터의 형성 프로세스에서, 도 46 에 도시된 바와 같이, 연마 스토퍼의 역할을 하는 주변 차광층 (113) 및 제 1 컬러의 컬러 필터의 전체 상면을 커버하고 개구부에 매립되도록 제 2 컬러의 컬러 필터가 형성된다. 제 1 컬러의 컬러 필터를 형성하는 방법과 유사하게, 컬러 필터의 조성물을 이용하여 코팅이 수행된다. 컬러 필터의 조성물을 이용하여 코팅이 수행된 후에, 핫 플레이트를 이용하여 포스트-베이킹 프로세스가 수행되고, 이에 의해 제 2 컬러의 컬러 필터를 형성한다. 제 2 컬러의 컬러 필터가 연마 스토퍼로 이용되는 경우에, 산화 알루미늄, 산화 규소, 산화 지르코늄 등의 무기 미세 파티클이 제 2 컬러의 컬러 필터를 형성하는 착색층 조성물에 첨가될 수도 있다.
[평탄화 프로세스]
도 47 에 나타내는 바와 같이, 평탄화 프로세스에서, 제 1 컬러의 컬러 필터 및 제 2 컬러의 컬러 필터는, 연마 스토퍼의 역할을 하는 주변 차광층 (113) 이 노출될 때까지 CMP 디바이스를 이용하여 평탄화되도록 연마된다. 따라서, 제 1 컬러의 컬러 필터 및 제 2 컬러의 컬러 필터보다 높은 내연마성을 갖는 연마 스토퍼의 역할을 하는 주변 차광층 (113) 이 노출된 경우, 제 1 컬러의 컬러 필터 및 제 2 컬러의 컬러 필터를 연마하는 속도는 늦어진다. 따라서, 제 1 컬러의 컬러 필터 및 제 2 컬러의 컬러 필터의 표면을 연마 프로세스의 종점에, 즉, 연마 스토퍼의 역할을 하는 주변 차광층 (113) 의 표면에 맞추기 쉬워진다.
[연마의 조건]
연마제로서, 산화 규소의 미세 파티클이 분산된 슬러리가 이용된다. 또한, 연마 디바이스로서, 100 내지 250 ㎤ㆍmin- 1 의 슬러리 유량, 0.2 내지 5.0 psi 의 웨이퍼 압력, 및 1.0 내지 2.5 psi 의 리테이너 링 압력을 갖고 연마 천으로 형성되는 디바이스가 이용될 수도 있다. 웨이퍼 연마 청의 회전수를 약 30 rpm 내지 100 rpm 으로 설정함으로써, 적은 마이크로 스크래치를 갖는 컬러 필터가 형성될 수도 있다. 연마된 후에, 컬러 필터는 순수를 이용하여 세정된다. 이후, 함유 수분을 제거하기 위해 포스트-베이킹 프로세스가 수행된다.
[파티션 벽 형성 프로세스]
도 48 은 포토레지스트가 제 1 컬러 및 제 2 컬러의 컬러 필터 상에 막으로 형성된 상태를 나타낸다. 도 49 는 포토레지스트가 현상 및 노광된 상태를 나타낸다. 도 50 은 마스크로 이용된 포토레지스트로 드라이 에칭이 수행된 상태를 나타낸다. 도 51 은 포토레지스트가 박리된 상태를 나타낸다. 도 52 는 파티션 벽의 재료가 막으로 형성된 상태를 나타낸다. 도 53 은 제 1 및 제 2 컬러의 컬러 필터 및 파티션 벽이 평탄화된 상태를 나타낸다. 파티션 벽 형성 프로세스에서, 먼저, 도 48 에 도시된 바와 같이, 제 1 컬러의 컬러 필터, 제 2 컬러의 컬러 필터, 및 주변 차광층 (113) 의 전체 상면은 포지티브형 포토레지스트로 코팅되고, 프리-베이킹이 수행되어 포토레지스트를 형성한다.
다음으로, i-선 노광 스테퍼를 이용하여, 도 49 에 도시된 바와 같이, 개구가 형성되는 영역에 위치한 포토레지스트가 제거되도록 패터닝된다. 또한, 포토레지스트의 패턴을 형성하는 프로세스는 상술한 패터닝 프로세스와 동일하다.
이후, 도 50 에 도시된 바와 같이, 개구가 형성되는 영역이 포토레지스트를 마스크로 이용하여 제거되는 에칭 프로세스가 수행된다. 이 에칭 프로세스에서, 상술한 에칭 프로세스와 유사하게, 제 1 및 제 2 컬러의 커러 필터에 개구부를 형성하도록, 개구부 형성 드라이 에칭 프로세스 및 잔여액 제거 드라이 에칭 프로세스가 수행된다.
에칭 프로세스가 수행된 후에, 포토레지스트 제거 프로세스가 수행된다. 도 51 은 포토레지스트가 제거된 상태를 나타낸다. 포토레지스트를 제거하기 위한 프로세싱 방법, 조건, 용제 또는 박리액 등은 상술한 포토레지스트 제거 프로세스의 것과 동일하다. 포토레지스트 제거 프로세스가 수행된 후에, 파티션 벽 형성 프로세스가 수행된다.
파티션 벽 형성 프로세스에서, 제 1 및 제 2 컬러의 컬러 필터 및 연마 스토퍼의 역할을 하는 주변 차광층 (113) 의 전체 상면을 커버하고 개구부에 매립되도록 파티션 벽이 형성된다. 도 52 에 도시된 바와 같이, 제 1 컬러의 컬러 필터의 형성 방법과 동일한 방법을 이용하여 파티션 벽의 조성물을 이용하여 코팅이 수행된다. 파티션 벽의 조성물을 이용하여 코팅이 수행된 후에, 파티션 벽 (112) 을 형성하도록 핫 플레이트를 이용하여 포스트-베이킹 프로세스가 수행된다.
파티션 벽의 재료로서, 제 1 내지 제 3 컬러의 컬러 필터보다 낮은 굴절률을 갖는 투명 재료가 바람직하다. 파티션 벽의 굴절률은 1.5 보다 낮은 것이 바람직하고, 1.4 보다 낮은 것이 더 바람직하다. 파티션 벽의 재료로서, 산화 규소 등으로부터 형성된 다공성 막, 실록산 폴리머, 아모퍼스 불소 수지 등이 있다. JSR corporation에 의해 제조된 OPSTAR 저굴절률 재료 JN 시리즈, Toray Industries, Inc.에 의해 제조된 NR 시리즈, Asahi Glass Co., Ltd.에 의해 제조된 Cytop 시리즈, E. I du Pont de Nemours and Company에 의해 제조된 TeflonAF 그레이드 등이 시장에서 이용가능하다. 파티션 벽 (112) 이 연마 스토퍼로 이용되는 경우에, 내연마성을 향상시키기 위해, 산화 알루미늄, 산화 규소, 산화 지르코늄 등의 무기 미세 파티클이 파티션 벽의 조성물에 첨가될 수도 있다.
제 3 컬러의 컬러 필터의 형성 프로세스가 수행되기 전에, 도 53 에 도시된 바와 같이, 연마 스토퍼의 역할을 하는 주변 차광층 (113) 이 노출될 때까지, 제 1 컬러의 컬러 필터, 제 2 컬러의 컬러 필터, 및 파티션 벽 (112) 이 연마된다. 파티션 벽 형성 프로세스가 수행된 후에, 제 3 컬러의 컬러 필터의 형성 프로세스가 수행된다. 평탄화 프로세스가 생략되고, 제 3 컬러의 컬러 필터의 형성 프로세스에서 함께 연마 프로세스가 수행되는 것으로 구성될 수도 있다.
파티션 벽 (112) 이 형성되지 않는 경우에, 파티션 벽 형성 프로세스가 생략되고, 제 2 컬러의 컬러 필터의 형성 프로세스가 형성된 후에 제 3 컬러의 컬러 필터의 형성 프로세스가 수행된다. 파티션 벽 형성 프로세스는 제 2 컬러의 컬러 필터의 형성 프로세스와 제 3 컬러의 컬러 필터의 형성 프로세스 사이에 수행되는 것으로 제한되지 않는다. 따라서, 파티션 벽 형성 프로세스의 순서는, 이용되는 제조 방법과 제조 기술의 조합에 기초하여 제 1 내지 제 3 컬러의 컬러 필터를 형성하는 프로세스 및 주변 차광층 (113) 형성 프로세스에 따라 적절히 변화될 수도 있다.
[제 3 컬러의 컬러 필터의 형성 방법]
도 54 는 제 1 및 제 2 컬러의 컬러 필터 및 파티션 벽 상에 막으로 포토레지스트가 형성된 상태를 나타낸다. 도 55 는 포토레지스트가 노광 및 현상된 상태를 나타낸다. 도 56 은 파티션 벽의 일부를 에칭함으로써 제 3 컬러의 컬러 필터의 영역이 형성된 상태를 나타낸다. 도 57 은 포토레지스트가 박리된 상태를 나타낸다. 도 58 은 제 3 컬러의 컬러 필터가 막으로 형성된 상태를 나타낸다. 제 3 컬러의 컬러 필터의 형성 프로세스에서, 먼저, 도 54 에 도시된 바와 같이, 파티션 벽 재료층의 전체 상면이 포지티브형 포토레지스트로 코팅되고, 프리-베이킹이 수행되어, 포토레지스트를 형성한다.
다음으로, i-선 노광 스테퍼를 이용하여, 도 55 에 도시된 바와 같이, 제 3 컬러의 컬러 필터가 형성되는 영역은 포토레지스트를 제거하도록 패터닝된다. 또한, 포토레지스트의 패턴을 형성하는 프로세스는 상술한 패터닝 프로세스와 동일하다.
이후, 도 56 에 도시된 바와 같이, 제 3 컬러의 컬러 필터가 형성되는 영역이 포토레지스트가 마스크로 이용되어 제거되는 에칭 프로세스가 수행된다. 이 에칭 프로세스에서, 상술한 에칭 프로세스와 유사하게, 개구부 형성 드라이 에칭 프로세스 및 잔여액 제거 드라이 에칭 프로세스를 수행하여 파티션 벽 (112) 에 개구부가 형성된다. 이 프로세스 전에 수행된 포토레지스트 패턴 형성 프로세스 및 이 프로세스에서, 개구부의 사이즈는 드라이 에칭의 프로세싱 조건 및/또는 포토레지스트의 프로세싱 조건을 조정함으로써, 원하는 폭을 갖는 파티션 벽 (112) 을 형성하도록 결정된다. 예를 들어, 픽셀 사이즈가 1.0 ㎛ 인 경우에, 픽셀의 개구율을 증가시키기 위해, 파티션 벽 (112) 의 폭은 0.1 ㎛ 이하인 것이 바람직하고, 개구부의 사이즈는 0.9 ㎛ 이상 및 1.0 ㎛ 미만이다.
도 57 에 나타내는 바와 같이, 에칭 프로세스가 수행된 후에, 포토레지스트 제거 프로세스가 수행된다. 포토레지스트를 제거하기 위한 프로세싱 방법, 조건, 용제 또는 박리액 등은 상술한 포토레지스트 제거 프로세스에서의 것과 동일하다.
포토레지스트가 제거된 후에, 도 58 에 나타내는 바와 같이, 제 1 컬러의 컬러 필터, 제 2 컬러의 컬러 필터, 파티션 벽 (112), 및 개구부 전부를 커버하도록 제 3 컬러의 컬러 필터가 형성된다. 제 3 컬러의 컬러 필터의 형성 방법에서, 제 1 컬러의 컬러 필터 및 제 2 컬러의 컬러 필터를 형성하는 방법과 유사하게, 컬러 필터의 조성물을 이용하여 코팅이 수행된다. 컬러 필터의 조성물을 이용하여 코팅이 수행된 후에, 핫 플레이트를 이용하여 포스트-베이킹 프로세스가 수행되고, 이에 의해 제 3 컬러의 컬러 필터가 형성된다.
제 3 컬러의 컬러 필터를 형성하는 프로세스가 수행된 후에, 평탄화 프로세스가 수행된다.
평탄화 프로세스에서, 연마 스토퍼의 역할을 하는 주변 차광층 (113), 제 1 컬러의 컬러 필터, 및 파티션 벽 (112) 의 상면이 노출될 때까지 제3 컬러의 컬러 필터의 표면을 평탄화하도록 CMP 디바이스를 이용하여 연마 프로세스가 수행된다. 또한, 평탄화 프로세스에서, 제 3 컬러의 컬러 필터는 상술한 평탄화 프로세스와 유사한 프로세스를 수행함으로써 연마된다. 따라서, 제 3 컬러의 컬러 필터보다 높은 내연마성을 갖고 연마 스토퍼의 역할을 하는 주변 차광층 (113) 이 노출될 때까지 연마 프로세스가 수행되는 경우, 제 3 컬러의 컬러 필터의 상면의 위치는 미리 형성된 연마 스토퍼의 역할을 하는 주변 차광층 (113) 의 상면, 즉, 연마 프로세스의 종점에 용이하게 맞춰질 수도 있다. 따라서, 도 35 에 도시된 바와 같이, 제 1 내지 제 3 컬러의 컬러 필터는 유효 픽셀 영역 내에 배열되고, 컬러 필터는 저굴절률 재료로부터 형성된 파티션 벽 (112) 에 의해 구획된다. 따라서, 연마 스토퍼의 역할을 하는 주변 차광층 (113) 의 상면과 동일한 면이 되는 상면을 갖는 컬러 필터가 형성된다.
상술한 예에서와 같이, 도 34 에 도시된 베이어 어레이에 따라, 레드 컬러 필터 (R), 그린 컬러 필터 (G), 블루 컬러 필터 (B), 및 픽셀 사이에 배열된 파티션 벽 (112) 이 형성되는 경우에, 레드 컬러 필터, 및 블루 필터 컬러가 형성된 후에 파티션 벽의 재료가 막으로 형성되고, 그린 컬러 필터가 최종적으로 형성되는 시퀀스는 제조 비용의 관점에서 바람직하다. 그 이유는, 파티션 벽의 재료로 성막 전에 에칭 프로세스 (도 50) 에서 형성된 개구부 I 및 그린 컬러 필터의 재료로 성막 전에 에칭 프로세스 (도 56) 에서 형성된 개구부 II 가 평면도에서 표면으로부터 볼 때에 동일한 중심을 갖고, 개구부의 사이즈가 파티션 벽 (112) 의 폭만큼만 서로 상이하기 때문이다. 예를 들어, 1.0 ㎛ 의 픽셀 사이즈 및 0.1 ㎛ 의 폭을 갖는 파티션 벽이 형성되는 경우에, 개구부 I 및 II 의 중심이 동일할 때에 개구부 I 의 사이즈가 1.1 ㎛ 인 것으로 가정되고 개구부 II 의 사이즈가 0.9 ㎛ 인 것으로 가정되는 경우, 파티션 벽 (112) 의 폭은 0.1 ㎛ 이 된다. 컬러 필터가 형성된 후에 파티션 벽이 형성되는 경우에, 0.1 ㎛ 의 폭을 갖는 개구부를 형성하기 위해 고해상도의 패터닝 기술이 필요하고, 이에 의해 제조 비용이 증가한다. 한편, 상술한 예에서, 개구부의 최소 사이즈는 0.9 ㎛ 이다. 따라서, 포토리소그래피 기술이 적용될 수도 있고, 이에 의해 제조 비용이 억제된다. 게다가, 개구부 I 및 II 의 중심과 형상이 동일하다. 따라서, 개구부의 형성 전에 포토레지스트 패턴 형성 프로세스에서, 노광 마스크를 공통으로 이용하여, 노광 조건, 현상 조건, 및 에칭 조건을 조정함으로써 개구부의 사이즈만이 변화될 수도 있다. 다시 말해, 고가의 포토 마스크의 수는 감소할 수도 있는데, 이는 유리하다.
또한, 상술한 평탄화 프로세스에서, 연마 (CMP) 프로세스를 수행함으로써 컬러 필터가 평탄화된다. 그러나, 본 발명은 이에 제한되지 않는다. 따라서, 상술한 드라이 에칭 프로세스에 이용되는 것과 동일한 방법을 이용하여 컬러 필터의 전면을 에칭 (에칭 백 프로세스) 함으로써 커러 필터가 평탄화될 수도 있다.
[착색 조성물]
컬러 필터를 형성하는 착색 조성물을 이하 설명할 것이다. 착색 조성물의 광경화성 성분은 드라이 에칭을 통해 패터닝됨으로써 제거될 수도 있다. 적은 광경화성 성분을 갖는 착색 조성물에서, 또는 바람직하게는 광경화성 성분이 제외되는 착색 조성물에서는, 착색제의 밀도가 상승할 수도 있다. 따라서, 일반적인 컬러 필터보다 적은 두께를 갖는 컬러 필터층은, 투과 분광을 유지하면서 형성될 수도 있는데, 이는 구현하기 어렵다. 따라서, 착색 조성물은 광경화성 성분을 함유하지 않는 비감광성 경화성 조성물인 것이 바람직하고, 열경화성 조성물인 것이 더 바람직하다.
이하, 열경화성 조성물을 설명할 것이다. 열경화성 조성물은 착색제 및 열경화성 화합물을 함유한다. 총 용해액에서의 착색제의 밀도는 50 질량% 이상 100 질량% 미만인 것이 바람직하다. 착색제의 밀도를 증가시킴으로써, 감소된 두께를 갖는 컬러 필터가 형성될 수도 있다.
[착색제]
착색제는 특별히 제한되지 않는다. 따라서, 착색제로서, 1종, 2종 이상의 알려진 염료 또는 안료의 혼합물이 이용될 수도 있다.
안료로서, 알려진 양한 무기 안료 또는 유기 안료가 이용될 수도 있다. 안료가 무기 안료 또는 유기 안료인 것과 관계없이, 안료의 투과율이 높은 것이 바람직하다. 따라서, 가능한 한 감소된 평균 입자 직경을 갖는 안료가 이용될 수도 있는 것이 바람직하다. 또한, 핸들링도 함께 고려하면, 안료의 평균 입자 직경은 0.01 ㎛ 내지 0.1 ㎛ 의 범위에 있는 것이 바람직하고, 0.01 ㎛ 내지 0.05 ㎛ 의 범위에 있는 것이 더 바람직하다.
바람직한 안료로서, 이하 설명된 안료가 있다. 그러나, 본 발명은 이에 제한되지 않는다.
C.I. 안료 옐로우 11, 24, 108, 109, 110, 138, 139, 150, 151, 154, 167, 180, 및 185; C.I. 안료 오렌지 36 및 71; C.I. 안료 레드 122, 150, 171, 175, 177, 209, 224, 242, 254, 255, 및 264; C.I. 안료 바이올렛 19, 23, 및 32; C.I. 안료 블루 15:1, 15:3, 15:6, 16, 22, 60, 및 66; C.I. 안료 그린 7, 36, 및 58 이 있다. 착색제가 염료인 경우, 비감광성 열경화성 착색 수지 조성물이 조성물의 염료를 균일하게 용해함으로써 획득될 수도 있다.
착색제로 이용될 수도 있는 염료는 특별히 제한되지 않는다. 따라서, 착색제로서, 일반적인 컬러 필터에 이용되는 알려진 염료가 이용될 수도 있다. 염료의 화학적 구조에 관해서는, 피라졸아조, 아닐리노아조, 트리페닐메탄, 안트라퀴논, 안트라피리돈, 벤질리덴, 옥소놀, 피라조로트리아조르아조, 피리돈아조, 시아닌, 페노티아진, 피로로피라졸아조메틴, 크산탄, 프탈로시아닌, 벤조피란, 및 인디고와 같은 염료가 이용될 수도 있다.
착색 열경화성 조성물의 총 용해액에서의 착색제의 함유량은 특별히 제한되지 않지만, 30 내지 60 질량% 의 범위에 있는 것이 바람직하다. 이 함유량을 30 질량% 이상으로 함으로써, 컬러 필터로서 적절한 색도가 획득될 수도 있다. 또한, 이 함유량을 60 질량% 이하로 함으로써, 광 경화가 충분히 수행될 수도 있고, 이에 의해 막으로서의 강도 감소가 억제될 수도 있다.
[열경화성 화합물]
열경화성 화합물은, 열경화성 화합물의 막 경화가 가열을 통해 수행될 수도 있는 것이면 특별히 제한되지 않는다. 예를 들어, 열경화성 화합물로서, 열경화성 관능기를 갖는 화합물이 이용될 수도 있다. 예를 들어, 열경화성 화합물은 에폭시기, 메틸올기, 알콕시메틸기, 및 아실옥시메틸기 중에서 선택된 적어도 하나의 기를 갖는 화합물인 것이 바람직하다.
더 바람직한 열경화성 화합물로서, (a) 에폭시 화합물; (b) 메틸올기, 알콕시메틸기, 및 아실옥시메틸기 중에서 선택된 적어도 하나의 치환기로 치환되는 멜라민 화합물, 구아나민 화합물, 글리콜 우릴 화합물, 또는 요소 화합물; 및 (c) 메틸올기, 알콕시메틸기, 아실옥시메틸기 중에서 선택된 적어도 하나의 치환기로 치환되는 페놀 화합물, 나프톨 화합물, 또는 히드록시안트라센 화합물이 있다. 상술한 화합물 중에서, 열경화성 화합물로서, 다중 관능기를 갖는 에폭시 화합물이 이용되는 것이 보다 더 바람직하다.
착색 열경화성 화합물에서의 열경화성 화합물의 총 함유량은 재료에 기초하여 상이하더라도, 열경화성 화합물의 총 용해액 (질량) 에 대한 총 함유량은 0.1 내지 50 질량% 인 것이 바람직하고, 0.2 내지 40 질량% 인 것이 더 바람직하며, 1 내지 35 질량% 인 것이 보다 더 바람직하다.
[다양한 첨가물]
착색 열경화성 화합물에서, 본 발명의 효과를 해치지 않는 범위에서, 필요에 따라, 다양한 첨가물, 예를 들어, 바인더, 경화제, 경화 촉매, 용제, 필터, 다른 폴리머 화합물, 계면활성제, 부착제 (adherence agent), 산화 방지제, 자외선 흡수제, 응집 방지제, 분산제 등이 배합될 수도 있다.
[포토레지스트]
상술한 바와 같이, 제 1 내지 제 3 컬러의 컬러 필터가 드라이 에칭 방법을 이용하여 형성되는 경우에, 포토레지스트를 이용하여 수지 패턴이 형성된다. 또한, 제거 프로세스에서도, 포토레지스트를 이용하여 수지 패턴이 형성되는 것이 바람직하다.
포지티브형 감광성 수지 화합물로서, X 레이, 이온 빔, 전자선, 엑시머 레이저를 포함하는 원자외선, 자외선 (수은등 g 선, h 선, 및 i 선) 과 같은 방사선에 민감한 포지티브형 포토레지스트로서 매우 적절한 포지티브 레지스트 조성물이 이용될 수도 있다. 방사선 중에서, g 선, h 선, 및 i 선은 감광성 수지층을 노광하는데 이용되는 것이 바람직하고, i 선이 이용되는 것이 더 바람직하다.
특히, 포지티브형 감광성 수지 조성물로서, 퀴논 디아지드 화합물 및 알칼리 가용성 수지를 함유한 조성물이 이용되는 것이 바람직하다. 퀴논 디아지드 화합물 및 알칼리 가용성 수지를 함유한 포지티브형 감광성 수지 화합물은, 500 nm 이하의 파장을 갖는 광의 조사에 의해 퀴논 디아지드기가 분해하여 카르복실기를 발생시켜, 수지 조성물이 알칼리 불용 상태로부터 알칼리 가용 상태로 변화하는 현상을 이용하여 포지티브형 포토레지스트로 이용된다. 이 포지티브형 포토레지스트가 우수한 해상력을 가지므로, 포토레지스트는 반도체 제조 프로세스에서 널리 이용된다. 퀴논 디아지드 화합물로서, 나프토 퀴논 디아지드 화합물이 있다.
현상액이 주변 차광층에 영향을 미치지 않고 포토레지스트의 노광부 및 네거티브 레지스트의 비경화부를 용해하는 것이면, 어떠한 타입의 현상액이 이용될 수도 있다. 특히, 다양한 유기 용제의 조합 또는 알칼리 수용액이 이용될 수도 있다.
컬러 필터를 형성하는 프로세스에 존재하는 설명에서, 레드 (R), 그린 (G), 및 블루 (B) 를 포함하는 원색계의 컬러 필터가 발생된 예를 설명하였다. 그러나, 이 컬러는 이에 제한되지 않는다. 따라서, 이러한 프로세스는 마젠타, 옐로우, 및 그린을 이용한 보색의 컬러 필터가 제조되는 경우에 이용될 수도 있다.
[오버코트]
오버코트층은 다음의 프로세스로부터 컬러 필터를 보호하도록 컬러 필터 상에 형성된 층이다. 따라서, 오버코트층은 보호층으로도 지칭된다. 오버코트층의 재료로서, 아크릴 수지, 폴리실록산 수지, 폴리스티렌 수지, 또는 불소 수지와 같은 폴리머 재료 또는 산화 규소 또는 질화 규소와 같은 무기 재료가 적절히 이용될 수도 있다. 폴리스티렌 수지와 같은 감광성 수지가 이용되는 경우에, 오버코트층은 포토리소그래피 방법을 이용하여 패터닝될 수도 있다. 따라서, 이러한 경우에, 본딩 패드 상에 배치된 주변 차광층 (113), 실링 층 (110), 절연층 (102) 등이 개방되게 형성되는 경우에 오버코트층이 포토레지스트로 이용될 수도 있고, 오버코트층이 쉬운 방식으로 마이크로 렌즈로 프로세싱될 수도 있는데, 이는 유리하다. 한편, 오버코트층은 반사 방지층으로 이용될 수도 있고, 컬러 필터의 파티션 벽에 이용되는 다양한 저굴절률 재료는 막으로 형성되는 것이 바람직하다. 또한, 다음의 프로세스에 대한 보호층으로서의 기능 또는 반사 방지층의 기능을 향상시키기 위해, 오버코트층은 상술한 재료로부터 형성된 2 층 이상을 갖도록 구성될 수도 있다.
[마이크로 렌즈]
오버코트층을 마이크로 렌즈로 형성하거나 오버코트층 상에 마이크로 렌즈를 형성함으로써, 집광 효율이 더욱 향상될 수도 있고, 크로스토크가 더욱 억제될 수도 있다. 상술한 예에서, 마이크로 렌즈가 생략된 구성이 이용된다. 그러나, 저굴절률 파티션 벽을 이용하여 컬러 필터를 구획함으로써, 집광 효율이 충분히 향상되고, 크로스토크는 충분히 억제된다. 마이크로 렌즈의 형성은 제조 비용 및 광학 설계의 난이도를 고려하여 적절히 결정될 수도 있다.
<고체 이미지 촬상 장치의 다른 구성예>
고체 이미지 촬상 장치의 다른 구성예를 설명할 것이다. 이하 설명되는 구성예에서, 상술한 부재 등과 동등한 작용 및 구성을 갖는 각 부재 등에, 도면에서 동일한 참조부호 또는 대응하는 참조부호가 첨부된다. 따라서, 이의 설명을 단순화 또는 생략될 것이다.
도 59 는 고체 이미지 촬상 장치의 다른 구성예의 개략적인 단면도이다. 이 구성예의 고체 이미지 촬상 장치에서, 픽셀 전극 (104) 은 절연층 (102) 의 표면에 배치된다. 또한, 전하 블로킹층 (15a) 은 절연층 (102) 및 픽셀 전극 (104) 을 커버하도록 배치된다. 전하 블로킹층 (15a) 은, 픽셀 전극 (104) 으로부터 광전 변환 층 (12') 으로의 전하 주입을 억제하는 기능을 가진다. 이 구성예에서, 대향 전극 (108) 의 전위가 판독 회로 (116) 에 포함된 리셋 트랜지스터의 소스의 전위보다 높게 설정되고, 대향 전극으로부터 픽셀 전극 (104) 쪽으로 전류가 흐르는 (다시 말해, 픽셀 전극 (104) 에 정공이 수집된다) 구성이 이용된다.
판독 회로 (116) 는 예로서 도 3 에 도시된 바와 같이, FD, 리셋 트랜지스터, 출력 트랜지스터, 및 선택 트랜지스터로 구성된다. 이들 트랜지스터는 nMOS 트랜지스터로 구성된다. 판독 회로 (116), 비아 플러그 (105) 를 포함한 배선층, 도면에 도시된 절연층 (102) 및 픽셀 전극 (104) 은 표준 CMOS 이미지 센서 프로세스를 통해 제조된다. 픽셀 전극 (104) 은 CVD 방법을 이용하여 TiN (필름 두께 15 nm) 으로부터 형성되고, 그 표면 거칠도는 Ra=0.4 nm 이다. 또한, TiN 에 대한 드라이 에칭 프로세스에서, 등방성의 플라즈마 에칭 조건을 적용함으로써, 픽셀 전극 (104) 의 단부에 경사면이 형성되고, 경사면이 기판으로부터 50 도 경사지도록 픽셀 전극이 패터닝된다.
전하 블로킹층 (15a) 은 100 nm 의 막 두께를 갖도록 다음의 식 (2) 을 갖는 화합물을 증착함으로써 형성된다. 또한, C60 조성물이 80% 가 되도록 다음의 수학식 (3) 을 갖는 화합물 및 풀러렌 C60 을 공증착함으로써, 광전 변환 층 (12) 은 400 nm 의 막 두께를 갖도록 형성된다. 광전 변환 층에 포함된 C60 의 전자 친화력 Ea 는 Ea=4.2 eV 이고, 전하 블로킹층을 형성하는 식 (2) 의 화합물의 이온화 포텐셜 Ip 는 Ip=5.2 eV 이다. 따라서, Δ1=1.0 eV 이고, 이 구성을 갖는 광전 변환 디바이스는 암전류를 효과적으로 억제할 수도 있다. 게다가, 전하 블로킹층 (15a) 을 형성하는 식 (2) 를 갖는 화합물의 전자 친화력 Ea 는 Ea=1.9 eV 이고, 픽셀 전극 (104) 을 형성하는 TiN 의 일 함수는 4.5 eV 이다. 따라서, Δ2=2.6 eV 이다. 따라서, 이 구성을 갖는 광전 변환 디바이스에서, 픽셀 전극 (104) 으로부터 광전 변환 층 (12') 에의 전자의 주입이 억제된다. 상술한 증착 프로세스에서, 기판의 상부측에 제 1 금속 마스크를 배열할 때 진공도는 1×10-4 pa 이하이고, 전하 블로킹층 (15a) 및 광전 변환 층 (12') 은 제 1 영역 (도 1 참조) 에 형성된다. 또한, 각 층의 일 함수 및 Ip 는 대기중 광전자 분광장치 (Riken Keiki Co., Ltd.에 의해 제조된 AC-2) 를 이용하여 측정된다. 또한, 각 층의 Ea 는, 대응하는 층의 스펙트럼 흡수로부터 흡수 에지의 에너지 Eg 를 획득하고 대응하는 층의 Ip 의 값으로부터 Eg 의 값을 감산함으로써 계산된다 (Ea=Ip - Eg).
Figure 112010056561693-pat00008
Figure 112010056561693-pat00009
대향 전극 (108) 은, ITO 타깃을 이용하는 고주파 마그네트론 스퍼터를 이용하여 Ar 가스와 O2 가스의 도입 및 0.1 Pa 의 진공도의 분위기 하에서 10 nm 의 막 두께를 갖도록 ITO 로부터 형성된다. 또한, 제 2 금속 마스터는 기판의 상부측에 배열되고, 대향 전극은 제 2 영역에 형성된다.
완충층 (109) 으로서, 일산화 규소는 100 nm 의 막 두께를 갖도록 진공-증착된다. 이 증착 프로세스에서, 진공도는 1×10-4 Pa 이하로 설정되고, 기판의 상부측에 제 3 금속 마스터를 배열하여, 완충층 (109) 은 제 3 영역에 형성된다.
전하 블로킹층 (15a), 광전 변환 층 (12'), 대향 전극 (108), 및 완충층 (109) 을 막으로 형성하는 진공 증착 디바이스, 및 대향 전극 (108) 을 막으로 형성하는 스퍼터링 디바이스가 1×10-4 Pa 이하의 진공도를 갖는 클러스터형 진공 반송계에 직접 접속되는 유기 EL 제조 장치가 이용된다.
실링 층 (110) 으로서, 캐리어 가스로서 이용되는 Ar 로 0.5 kPa 의 진공도의 분위기 하에서 150 ℃ 이하의 기판의 온도에서 원자층 증착 디바이스에 의해 물 및 트리메틸 알루미늄을 이용하여 0.2 ㎛ 의 막 두께를 갖는 산화 알루미늄이 형성된다.
또한, 실링 층 (110) 상에서, 0.1 ㎛ 막 두께를 갖는 질화 규소로부터 형성된 실링 보조층 (110a) 이 형성된다. 실링 보조층 (110a) 은 질화 규소 타깃을 이용한 고주파 마그네트론 스퍼터를 이용하여 0.1 Pa 의 진공도 및 Ar 가스와 N2 가스의 도입의 분위기 하에서 형성된다.
컬러 필터 CF, 파티션 벽 (112), 차광층 (113), 및 오버코트층 (114) 은 상술한 구성예와 동일한 순서로 형성된다.
도 60 은 고체 이미지 촬상 장치의 다른 구성예의 개략적인 단면도이다. 이 구성예의 고체 이미지 촬상 장치는, 절연층 (102) 의 표면 및 픽셀 전극 (104) 의 표면은 동일 평면 상에 형성되고, 픽셀 전극은 완전히 평탄화되도록 구성된다. 또한, 광전 변환 층 (12') 은 절연층 (102) 및 픽셀 전극 (104) 을 커버하도록 배치된다. 광전 변환 층 (12') 상에, 전하 블로킹층 (15b) 이 배치된다. 전하 블로킹층 (15b) 은 대향 전극 (108) 으로부터 광전 변환 층 (12') 에의 전자의 주입을 억제하는 기능을 가진다. 이 구성에서는, 대향 전극 (108) 의 전위가 판독 회로 (116) 에 포함된 리셋 트랜지스터의 소스의 전위보다 낮게 설정되고, 픽셀 전극 (104) 으로부터 대향 전극 (108) 쪽으로 전류가 흐르는 (다시 말해, 픽셀 전극 (104) 에 전자가 수집된다) 구성이 이용된다.
판독 회로 (116) 는 FD, 리셋 트랜지스터, 출력 트랜지스터, 및 반도체 트랜지스터를 포함한다. 이들 트랜지스터는 pMOS 트랜지스터로 구성된다. 픽셀 전극 (104) 은, FD 에 접속된 비아 플러그 (105) 와 접촉하게 되고 Al 로 구성되는 저저항층 및 TiN 으로 구성된 표면층으로 구성된다. 상술한 홈 분리 방법을 이용하여 픽셀 전극 (104) 이 형성된다. 절연층 (102), 픽셀 전극 (104), 및 비아 플러그 (105) 를 포함한 다층 배선 및 판독 회로 (116) 는 표준 CMOS 이미지 센서 프로세스에 의해 제조된다.
광전 변환 층 (12') 으로서, 식 (3) 및 C60 을 갖는 화합물은, C60 의 조성물이 80% 가 되도록 400 nm 의 막 두께를 갖게 공증착된다. 전하 블로킹층 (15b) 으로서, 식 (3) 을 갖는 화합물은 20 nm 의 막 두께를 갖게 증착된 후, 다음의 식 (4) 를 갖는 화합물은 300 nm 의 막 두께를 갖게 증착된다. 광전 변환 층에 포함된 C60 의 전자 친화력은 Ea=4.2 eV 이고, 전하 블로킹층 (15b) 의 광전 변환 층과 접촉하게 되는 식 (3) 을 갖는 화합물의 이온화 전위는 Ip=5.4 eV 이다. 따라서, Δ1=1.2 eV 이다. 게다가, 광전 변환 층 및 이에 인접한 전하 블로킹층이 동일한 식 (3) 을 갖는 화합물을 함유하므로, 중간 전위의 발생이 방지된다. 상술한 효과에 따르면, 이 구성을 갖는 광전 변환 디바이스는 암전류를 효과적으로 억제할 수 있다. 또한, 전하 블로킹층 (15b) 에서, 대향 전극과 접촉하게 되는 식 (4) 를 갖는 화합물의 전자 친화력은 Ea=1.9 eV 이고, 대향 전극 (108) 을 형성하는 ITO 의 일 함수는 4.5 eV 이다. 따라서, Δ2=2.6 eV 이다. 따라서, 이 구성을 갖는 광전 변환 디바이스에 따르면, 대향 전극 (108) 으로부터 광전 변환 층 (12') 에의 전자의 주입이 억제된다. 이러한 증착 프로세스에서, 진공도는 1×10-4 Pa 이하이고, 광전 변환 층 (12') 및 전하 블로킹층 (15b) 은 기판의 상부측에 배열된 제 1 금속 마스크를 배열함으로써 제 1 영역에서 형성된다.
Figure 112010056561693-pat00010
이 구성의 예에서, 대향 전극 (108), 완충층 (109), 실링 층 (110), 실링 보조층 (110a), CF, 파티션 벽 (112), 주변 차광층 (113), 및 오버코트층 (114) 을 형성하는 프로세스는 도 59 의 구성예와 동일하다.
<적층형 고체 이미지 촬상 디바이스의 이점 및 이용>
다음으로, 상술한 고체 이미지 촬상 장치의 이점 및 이용을 설명할 것이다.
(카메라 모듈로서의 형성)
고체 이미지 촬상 장치는 일반적인 Si 포토 다이오드를 교체함으로써 광 감지 유닛으로서 한 쌍의 전극과 그 사이에 개재된 유기 층을 이용하고, 임의의 다른 입력 또는 출력이 필요하지 않다. 따라서, 고체 이미지 촬상 장치가 카메라 모듈에 빌트-인되는 경우에, 일반적인 모듈이 이용될 수도 있다. 따라서, 카메라는 쉬운 방식으로 모듈로서 형성될 수도 있다.
(칩 사이즈)
유기 층 (107) 및 대향 전극 (108) 은 모든 픽셀부에 대해 집합적으로 형성될 수도 있다. 따라서, 본 발명에 따른 고체 이미지 촬상 장치는, 판독 회로 (116), 비아 플러그 (105) 를 포함한 다층 배선, 및 픽셀 전극 (104) 의 제조 방법과 제조 기술을 그 목적에 따라 조합하여 쉬운 방식으로 작은 칩을 대면적 칩으로 형성할 수도 있다. 작은 칩의 경우에는, 표준 반도체 제조 프로세스를 이용하여 임의의 제한 없이 최신의 미세화 기술이 적용될 수도 있다. 따라서, 픽셀 사이즈의 최소화 / 픽셀의 수의 최대화 및 대량 생산이 쉬운 방식으로 달성될 수도 있다. 한편, 대면적 칩의 경우에, 액정형 디스플레이 디바이스 등의 TFT 프로세스를 이용하여 저비용의 대량 생산이 달성될 수도 있다.
(픽셀 사이즈)
이미지 센서에서, 픽셀 수의 증가 및 비용의 감소에 대한 요구가 강하고, 픽셀 사이즈의 감소는 현재 진행중이다. 그 결과, Si 포토다이오드를 이용한 일반적인 이미지 센서는 광 감지 유닛의 역할을 하는 포토다이오드에 효과적으로 광을 유도하는 것이 어렵다. 특히, 픽셀 사이즈가 2 ㎛ 미만인 경우에 단점이 현저하게 된다. 본 발명에 따른 고체 이미지 촬상 장치에서, 유기 층 (107) 은 판독 회로의 상부층에 위치한다. 따라서, 충전비 (fill factor) 가 클 수도 있고, 이에 의해 이러한 단점을 피할 수도 있다. 따라서, 미세 프로세스가 더욱 진행되고, 픽셀 사이즈가 2 ㎛ 미만, 특히 약 1 ㎛ 인 경우에도, 실용상 단점이 있지 않다.
(비용의 우수성)
본 발명의 고체 이미지 촬상 장치에 따르면, 상술한 구성으로 인해, 일반적인 이미지 센서에 필요한 마이크로 렌즈 및 적외선 차단 필터가 생략될 수도 있고, 따라서, 비용이 감소될 수도 있다. 다시 말해, 픽셀의 개구율이 80% 을 초과하므로, 마이크로 렌즈는 본질적이지 않다. 또한, 광전 변환 층이 적외선에 대해 감도를 가지지 않는 유기 색소로 구성될 수도 있으므로, 적외선 컷오프 필터가 필요하지 않을 수도 있다.
(성능의 우수성)
본 발명의 고체 이미지 촬상 장치에 따르면, 상술한 구성을 통하여, 일반적인 이미지 센서와 비교하여 양호한 촬상 이미지가 획득될 수도 있다. 먼저, 픽셀의 개구율이 80% 을 초과하므로, 입사광의 양은 증가하고, 이에 의해 쉬운 방식으로 고감도가 구현될 수도 있다. 다시 말해, 어두운 장면에서도 이미지가 잘 찍힐 수도 있다. 또한, 판독 회로의 진폭이 증가하므로, 포화 전하의 수가 증가할 수도 있다. 게다가, 고감도 및 포화 전하의 수의 증가가 함께 획득될 수도 있으므로, 동적 범위는 넓어질 수도 있다. 따라서, 강한 콘트라스트를 갖는 장면에서도, 헐레이션 (halation) 또는 다크-영역-그레이스케일 열화 없이도 이미지가 잘 찍힐 수도 있다.
(이용)
본 발명의 고체 이미지 촬상 장치에 따르면, 디지털 스틸 카메라 또는 디지털 비디오 카메라의 고성능은 상술한 이점에 기초하여 실현될 수도 있다. 또한, 고체 이미지 촬상 장치는 고체 이미지 촬상 장치의 고성능 및 소형화를 동시에 요구하는 내시경으로서의 이용에 적절하다. 게다가, 고체 이미지 촬상 장치의 고성능, 소형화, 저비용을 강하게 요구하는 셀룰러 폰 카메라에서, 본 발명의 구성은 일반적인 이미지 센서보다 현저하게 우수하다. 또한, 본 발명의 구성은 상술한 이용에 제한되지 않고, 모니터링 카메라, 자동차 탑재용 카메라, 로봇 카메라 등에 이용될 수도 있다.
상술한 바와 같이, 본 명세서에서, 다음의 사항이 개시된다.
개시된 이미지 촬상 디바이스는, 사이에 소정의 갭이 개재된 2 차원으로 기판의 상부측에 배열된 복수의 제 1 전극; 사이에 소정의 갭이 개재된 복수의 제 1 전극 중에서, 최외측에 배열되는 제 1 전극 옆에 배열된 제 2 전극; 복수의 제 1 전극 및 제 2 전극에 대향하는 제 3 전극; 복수의 제 1 전극 및 제 2 전극과 제 3 전극 사이에 배치된 광전 변환 층; 복수의 제 1 전극에 접속되며, 광전 변환 층에서 발생되고 복수의 제 1 전극으로 이동하는 전하에 대응하는 신호를 판독하는 복수의 신호 판독부; 및 제 2 전극에 접속되며, 광전 변환 층에서 발생되고 제 2 전극으로 이동하는 전하에 따라 결정된 제 2 전극의 전위가 소정의 범위를 초과하지 않도록 제 2 전극의 전위를 조정하는 적어도 하나의 전위 조정부를 포함한다.
이러한 구성에 따르면, 복수의 제 1 전극 각각 근처에, 제 1 전극과 제 2 전극 중 적어도 하나는 그 사이에 소정의 갭이 개재되게 배열된다. 따라서, 예를 들어, 일정한 광량에서 이미지가 촬상되는 경우, 제 1 전극으로 이동하는 전하의 양은 거의 동일하고, 이에 의해 모든 제 1 전극의 전위가 거의 동일하게 설정될 수도 있다. 또한, 제 2 전극의 전위가 소정의 범위를 초과하지 않으므로, 제 1 전극 상의 제 2 전극으로 이동하는 전하의 영향이 방지될 수도 있다. 그 결과, 일정한 광량에서 이미지가 촬상되는 경우, 모든 제 1 전극에 축적된 전하에 대응하는 신호의 레벨이 균일화될 수도 있고, 이에 의해 높은 이미지 품질이 실현될 수도 있다.
개시된 이미지 촬상 디바이스에서, 광전 변환 층에서 발생되고 제 2 전극으로 이동하는 전하에 대응하는 신호를 판독하는데 이용되는 판독부는 제 2 전극에 접속되지 않는다.
이러한 구성에 따르면, 제 2 전극으로 이동하는 전하에 대응하는 신호는 외부에서 판독되지 않는다. 따라서, 이미지를 촬상함으로써 획득되는 이미지의 불균일의 발생이 방지될 수도 있다.
개시된 이미지 픽업 디바이스에서, 신호 판독부 각각은, 제 1 전극의 전위를 리셋하는 리셋 트랜지스터; 및 광전 변환 층에서 발생되고 제 1 전극으로 이동하는 정공에 대응하는 전압 신호를 출력하는데 이용되는 출력 트랜지스터를 포함하는 MOS 트랜지스터 회로로 구성되고, MOS 트랜지스터 회로의 각 트랜지스터는 n-채널 MOS 트랜지스터이며, 전위 조정부는, 광전 변환 층에서 발생되고 제 2 전극으로 이동하는 정공에 따라 결정된 제 2 전극의 전위가 임계값을 초과하지 않도록 제 2 전극의 전위를 조정한다.
이러한 구성에 따르면, 제 2 전극으로 이동하는 정공의 제 1 전극의 전위에 대한 영향이 방지될 수도 있다.
개시된 이미지 촬상 디바이스에서, 판독부 각각은, 제 1 전극의 전위를 리셋하도록 구성된 리셋 트랜지스터; 및 광전 변환 층에서 발생되고 제 1 전극으로 이동하는 전자에 대응하는 전압 신호를 출력하는데 이용되는 출력 트랜지스터를 포함하는 MOS 트랜지스터 회로로 구성되고, MOS 트랜지스터 회로의 각 트랜지스터는 p-채널 MOS 트랜지스터이며, 전위 조정부는, 광전 변환 층에서 발생되고 제 2 전극으로 이동하는 전자에 따라 결정된 제 2 전극의 전위가 임계값보다 아래에 있지 않도록 제 2 전극의 전위를 조정한다.
이러한 구성에 따르면, 제 2 전극으로 이동하는 전자의 제 1 전극의 전위에 대한 영향이 방지될 수도 있다.
개시된 이미지 픽업 디바이스에서, 전위 조정부는 제 2 전극과 전원을 직접 접속하는 배선이다.
이러한 구성에 따르면, 제 2 전극의 전위가 일정한 전원 전위로서 형성될 수도 있으므로, 제 2 전극의 전위가 소정의 범위를 초과하는 것을 방지할 수도 있다.
개시된 이미지 촬상 디바이스에서, 전위 조정부는 제 2 전극에 접속되는 다이오드-접속된 트랜지스터이다.
이러한 구성에 따르면, 제 2 전극의 전위가 소정의 범위를 초과하는 것을 방지할 수도 있다.
개시된 이미지 촬상 디바이스에서, 전위 조정부는 제 2 전극에 접속되는 다이오드이다.
이러한 구성에 따르면, 제 2 전극의 전위가 소정의 범위를 초과하는 것을 방지할 수도 있다.
개시된 이미지 촬상 디바이스에서, 제 1 전극 및 제 2 전극은 정방 격자 형상으로 배열되고, 정방 격자 형상으로 배열된 전극들 중에서, 최외측에 위치한 전극은 제 2 전극으로 구성되고, 다른 전극은 제 1 전극으로 구성된다.
이러한 구성에 따르면, 정방 격자 형상으로 배열된 전극의 최외 주변은 제 2 전극으로서 설정될 필요가 있고, 이에 의해 이 구성은 일반적인 구성의 설계를 현저하게 변경하지 않고 구현될 수도 있다.
개시된 이미지 촬상 디바이스에서, 제 2 전극은, 복수의 제 1 전극을 둘러싸도록 연속적으로 형성된 1 개의 전극으로 구성된다.
이러한 구성에 따르면, 제 2 전극 하의 배선 레이아웃의 자유도가 증가하고, 따라서, 전위 조정부의 설계는 쉬운 방식으로 수행될 수도 있다.
개시된 이미지 촬상 디바이스에서, 광전 변환 층은 유기 재료를 포함하고, 소정의 갭은 3 ㎛ 이하이다.
이러한 구성에 따르면, 잔상의 발생이 억제될 수도 있다.
개시된 이미지 촬상 장치는 상술한 이미지 촬상 디바이스를 포함한다.
11: 기판 13: 유기 층
14: 대향 전극 15: 픽셀 전극
17: 신호 판독부 18: 전위 조정부
19: 전위 조정 전극

Claims (13)

  1. 2차원으로 기판의 상부측에 배열된 복수의 제 1 전극들으로서, 상기 복수의 제 1 전극들 중 하나의 전극과 상기 복수의 제 1 전극들 중 상기 하나의 전극에 인접한 다른 제 1 전극 사이에 소정의 갭이 개재된, 상기 복수의 제 1 전극들;
    상기 제 1 전극들의 최외측에 배열된 상기 제 1 전극들 옆에 배열된 제 2 전극으로서, 상기 최외측에 배열된 상기 제 1 전극들과 상기 제 2 전극 사이에 소정의 갭이 개재된, 상기 제 2 전극;
    상기 복수의 제 1 전극들 및 상기 제 2 전극 둘 다에 대향하는 제 3 전극;
    상기 복수의 제 1 전극들 및 상기 제 2 전극과 상기 제 3 전극 사이에 배치된 광전 변환 층;
    상기 복수의 제 1 전극들에 접속되며, 상기 광전 변환 층에서 발생되고 상기 복수의 제 1 전극들으로 이동하는 전하에 대응하는 신호를 판독하는 복수의 신호 판독부; 및
    상기 제 2 전극에 접속되며, 상기 광전 변환 층에서 발생되고 상기 제 2 전극으로 이동하는 전하에 따라 결정된 상기 제 2 전극의 전위가 소정의 범위를 넘지 않도록 상기 제 2 전극의 전위를 조정하는 적어도 하나의 전위 조정부를 포함하고,
    상기 광전 변환 층은 유기 재료를 포함하고,
    상기 소정의 갭은 3 ㎛ 이하인, 이미지 촬상 디바이스.
  2. 제 1 항에 있어서,
    상기 광전 변환 층에서 발생되고 상기 제 2 전극으로 이동하는 상기 전하에 대응하는 신호를 판독하는데 이용되는 판독부는 상기 제 2 전극에 접속되지 않는, 이미지 촬상 디바이스.
  3. 제 1 항에 있어서,
    상기 신호 판독부 각각은, 상기 제 1 전극의 전위를 리셋하도록 구성된 리셋 트랜지스터; 및 상기 광전 변환 층에서 발생되고 상기 제 1 전극으로 이동하는 정공에 대응하는 전압 신호를 출력하도록 구성된 출력 트랜지스터를 포함하는 MOS 트랜지스터 회로를 포함하고,
    상기 MOS 트랜지스터 회로의 각 트랜지스터는 n-채널 MOS 트랜지스터이며,
    상기 적어도 하나의 전위 조정부는, 상기 광전 변환 층에서 발생되고 상기 제 2 전극으로 이동하는 정공에 따라 결정된 상기 제 2 전극의 전위가 임계값을 초과하지 않도록 상기 제 2 전극의 전위를 조정하는, 이미지 촬상 디바이스.
  4. 제 1 항에 있어서,
    상기 신호 판독부 각각은, 상기 제 1 전극의 전위를 리셋하도록 구성된 리셋 트랜지스터; 및 상기 광전 변환 층에서 발생되고 상기 제 1 전극으로 이동하는 전자에 대응하는 전압 신호를 출력하도록 구성된 출력 트랜지스터를 포함하는 MOS 트랜지스터 회로를 포함하고,
    상기 MOS 트랜지스터 회로의 각 트랜지스터는 p-채널 MOS 트랜지스터이며,
    상기 적어도 하나의 전위 조정부는, 상기 광전 변환 층에서 발생되고 상기 제 2 전극으로 이동하는 전자에 따라 결정된 상기 제 2 전극의 전위가 임계값보다 아래에 있지 않도록 상기 제 2 전극의 전위를 조정하는, 이미지 촬상 디바이스.
  5. 제 2 항에 있어서,
    상기 신호 판독부 각각은, 상기 제 1 전극의 전위를 리셋하도록 구성된 리셋 트랜지스터; 및 상기 광전 변환 층에서 발생되고 상기 제 1 전극으로 이동하는 정공에 대응하는 전압 신호를 출력하도록 구성된 출력 트랜지스터를 포함하는 MOS 트랜지스터 회로를 포함하고,
    상기 MOS 트랜지스터 회로의 각 트랜지스터는 n-채널 MOS 트랜지스터이며,
    상기 적어도 하나의 전위 조정부는, 상기 광전 변환 층에서 발생되고 상기 제 2 전극으로 이동하는 정공에 따라 결정된 상기 제 2 전극의 전위가 임계값을 초과하지 않도록 상기 제 2 전극의 전위를 조정하는, 이미지 촬상 디바이스.
  6. 제 2 항에 있어서,
    상기 신호 판독부 각각은, 상기 제 1 전극의 전위를 리셋하도록 구성된 리셋 트랜지스터; 및 상기 광전 변환 층에서 발생되고 상기 제 1 전극으로 이동하는 전자에 대응하는 전압 신호를 출력하도록 구성된 출력 트랜지스터를 포함하는 MOS 트랜지스터 회로를 포함하고,
    상기 MOS 트랜지스터 회로의 각 트랜지스터는 p-채널 MOS 트랜지스터이며,
    상기 적어도 하나의 전위 조정부는, 상기 광전 변환 층에서 발생되고 상기 제 2 전극으로 이동하는 전자에 따라 결정된 상기 제 2 전극의 전위가 임계값보다 아래에 있지 않도록 상기 제 2 전극의 전위를 조정하는, 이미지 촬상 디바이스.
  7. 제 1 항 내지 제 6 항 중 어느 한 항에 있어서,
    상기 적어도 하나의 전위 조정부는, 상기 제 2 전극과 전원을 직접 접속하는 배선인, 이미지 촬상 디바이스.
  8. 제 1 항 내지 제 6 항 중 어느 한 항에 있어서,
    상기 적어도 하나의 전위 조정부는, 상기 제 2 전극에 접속되는 다이오드-접속된 트랜지스터인, 이미지 촬상 디바이스.
  9. 제 1 항 내지 제 6 항 중 어느 한 항에 있어서,
    상기 적어도 하나의 전위 조정부는 상기 제 2 전극에 접속되는 다이오드인, 이미지 촬상 디바이스.
  10. 제 1 항 내지 제 6 항 중 어느 한 항에 있어서,
    상기 제 1 전극 및 상기 제 2 전극은 정방 격자 형상으로 배열되고,
    상기 정방 격자 형상으로 배열된 상기 전극들 중에서, 최외측에 위치한 전극은 상기 제 2 전극으로 구성되고, 다른 전극은 상기 제 1 전극으로 구성되는, 이미지 촬상 디바이스.
  11. 제 1 항 내지 제 6 항 중 어느 한 항에 있어서,
    상기 제 2 전극은, 상기 복수의 제 1 전극을 둘러싸도록 연속적으로 형성된 1 개의 전극으로 구성되는, 이미지 촬상 디바이스.
  12. 삭제
  13. 제 1 항 내지 제 6 항 중 어느 한 항에 기재된 이미지 촬상 디바이스를 포함하는 이미지 촬상 장치.
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Families Citing this family (50)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2011116345A1 (en) 2010-03-19 2011-09-22 Invisage Technologies, Inc. Dark current reduction in image sensors via dynamic electrical biasing
JP2012074418A (ja) * 2010-09-27 2012-04-12 Fujifilm Corp 固体撮像素子及び撮像装置
JP5323025B2 (ja) * 2010-10-26 2013-10-23 富士フイルム株式会社 固体撮像素子
JP5683245B2 (ja) * 2010-12-08 2015-03-11 富士フイルム株式会社 撮像素子及び撮像素子の製造方法
WO2012105259A1 (ja) 2011-02-04 2012-08-09 パナソニック株式会社 固体撮像装置およびその駆動方法
JPWO2012137425A1 (ja) * 2011-04-04 2014-07-28 株式会社島津製作所 Ｘ線検出器
JP6011944B2 (ja) 2011-04-08 2016-10-25 パナソニックＩｐマネジメント株式会社 固体撮像装置の駆動方法
CN103620783B (zh) 2011-06-23 2016-08-17 松下电器产业株式会社 固体摄像装置
JP5942275B2 (ja) * 2011-08-02 2016-06-29 パナソニックＩｐマネジメント株式会社 固体撮像装置
CN103703759B (zh) 2011-08-08 2017-03-29 松下知识产权经营株式会社 固体摄像装置及固体摄像装置的驱动方法
JP2013080902A (ja) 2011-09-21 2013-05-02 Fujifilm Corp 固体撮像素子
JP5927483B2 (ja) * 2011-10-12 2016-06-01 パナソニックＩｐマネジメント株式会社 固体撮像装置
CN103946020B (zh) * 2011-11-17 2016-08-24 柯尼卡美能达株式会社 透明电极及电子器件
CN103946982B (zh) 2011-11-22 2017-08-08 松下知识产权经营株式会社 固体摄像装置
JP5806635B2 (ja) * 2012-03-30 2015-11-10 富士フイルム株式会社 固体撮像素子の製造方法
WO2013157420A1 (ja) * 2012-04-18 2013-10-24 コニカミノルタ株式会社 透光性導電パターン部材及びこれを用いた透光性電磁遮蔽・アンテナ部材
US9224770B2 (en) 2012-04-26 2015-12-29 Taiwan Semiconductor Manufacturing Company, Ltd. Image sensor device and method
US9455288B2 (en) * 2012-05-21 2016-09-27 Taiwan Semiconductor Manufacturing Company, Ltd. Image sensor structure to reduce cross-talk and improve quantum efficiency
WO2014002361A1 (ja) 2012-06-26 2014-01-03 パナソニック株式会社 固体撮像装置及びその製造方法
WO2014002362A1 (ja) 2012-06-26 2014-01-03 パナソニック株式会社 固体撮像装置及びその製造方法
CN104380467B (zh) 2012-06-27 2017-11-17 松下知识产权经营株式会社 固体摄像装置
TWI467125B (zh) 2012-09-24 2015-01-01 Ind Tech Res Inst 量測系統與量測方法
JP6233717B2 (ja) 2012-12-28 2017-11-22 パナソニックＩｐマネジメント株式会社 固体撮像装置およびその製造方法
JP5873847B2 (ja) * 2013-03-29 2016-03-01 富士フイルム株式会社 固体撮像素子および撮像装置
KR102078621B1 (ko) 2013-04-18 2020-02-19 삼성전자주식회사 이미지 센서 및 이를 포함하는 컴퓨팅 시스템
JP6134979B2 (ja) 2013-06-04 2017-05-31 富士フイルム株式会社 固体撮像素子および撮像装置
US9491383B2 (en) 2013-06-07 2016-11-08 Invisage Technologies, Inc. Image sensor with noise reduction
JP2015012239A (ja) * 2013-07-01 2015-01-19 ソニー株式会社 撮像素子および電子機器
CN104576663B (zh) * 2013-10-23 2017-09-22 中芯国际集成电路制造(上海)有限公司 图像传感单元及其形成方法
JP6171997B2 (ja) * 2014-03-14 2017-08-02 ソニー株式会社 固体撮像素子およびその駆動方法、並びに電子機器
JP6443667B2 (ja) * 2014-05-23 2018-12-26 パナソニックＩｐマネジメント株式会社 撮像装置
WO2016019258A1 (en) * 2014-07-31 2016-02-04 Emanuele Mandelli Image sensors with noise reduction
KR102355558B1 (ko) * 2014-07-31 2022-01-27 삼성전자주식회사 이미지 센서
US9967501B2 (en) 2014-10-08 2018-05-08 Panasonic Intellectual Property Management Co., Ltd. Imaging device
US10141354B2 (en) 2014-10-23 2018-11-27 Panasonic Intellectual Property Management Co., Ltd. Imaging device and image acquisition device
KR20230132615A (ko) * 2015-01-29 2023-09-15 소니 세미컨덕터 솔루션즈 가부시키가이샤 고체 촬상 소자 및 전자 기기
JP6785429B2 (ja) * 2015-12-03 2020-11-18 パナソニックＩｐマネジメント株式会社 撮像装置
JP7020770B2 (ja) * 2015-12-04 2022-02-16 キヤノン株式会社 撮像装置、および、撮像システム
US20170179199A1 (en) * 2015-12-18 2017-06-22 Dpix, Llc Method of screen printing in manufacturing an image sensor device
JP6782431B2 (ja) 2016-01-22 2020-11-11 パナソニックＩｐマネジメント株式会社 撮像装置
CN112788224B (zh) 2016-01-29 2023-04-04 松下知识产权经营株式会社 摄像装置
JP2018074077A (ja) * 2016-11-02 2018-05-10 ソニー株式会社 撮像素子、固体撮像装置及び電子デバイス
EP3614436B1 (en) * 2017-04-18 2022-10-26 Toppan Printing Co., Ltd. Solid-state imaging element and method for manufacturing solid-state imaging element
US10425601B1 (en) 2017-05-05 2019-09-24 Invisage Technologies, Inc. Three-transistor active reset pixel
EP3605606B1 (en) * 2018-08-03 2022-06-15 ams Sensors Belgium BVBA Imaging system comprising an infrared light source and an image sensor
KR102554689B1 (ko) 2018-10-10 2023-07-13 삼성전자주식회사 투명 전극을 갖는 반도체 소자
JPWO2020217783A1 (ko) * 2019-04-25 2020-10-29
CN112701134B (zh) * 2020-12-30 2023-04-25 长春长光辰芯微电子股份有限公司 一种图像传感器
CN114233856A (zh) * 2021-12-24 2022-03-25 中国科学院长春光学精密机械与物理研究所 一种小型氮气密封结构
WO2024111195A1 (ja) * 2022-11-21 2024-05-30 パナソニックＩｐマネジメント株式会社 撮像装置及び撮像装置の製造方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060196533A1 (en) 2005-02-28 2006-09-07 Fuji Photo Film Co., Ltd. Photoelectric conversion layer-stacked element and method for producing the same
US20070279661A1 (en) 2006-05-31 2007-12-06 Sanyo Electric Co., Ltd. Image sensor

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6252131B1 (en) * 1997-10-15 2001-06-26 University Of New Mexico Transgenic mammal having 5-HT3 transgene overexpression in the CMS
AU2492399A (en) * 1998-02-02 1999-08-16 Uniax Corporation Image sensors made from organic semiconductors
US6606120B1 (en) * 1998-04-24 2003-08-12 Foveon, Inc. Multiple storage node full color active pixel sensors
US5965875A (en) * 1998-04-24 1999-10-12 Foveon, Inc. Color separation in an active pixel cell imaging array using a triple-well structure
US6689491B1 (en) * 1999-02-08 2004-02-10 Fuji Photo Film Co., Ltd. Luminescent device material, luminescent device using the same, and amine compound
JP4213832B2 (ja) 1999-02-08 2009-01-21 富士フイルム株式会社 有機発光素子材料、それを使用した有機発光素子およびスチリルアミン化合物
JP2002083946A (ja) * 2000-09-07 2002-03-22 Nippon Hoso Kyokai <Nhk> イメージセンサ
JP4295702B2 (ja) * 2004-08-13 2009-07-15 富士フイルム株式会社 固体撮像装置及び固体撮像装置の駆動方法
JP2006156555A (ja) * 2004-11-26 2006-06-15 Toshiba Corp Ｘ線平面検出器
US7675096B2 (en) * 2005-03-30 2010-03-09 Fujifilm Corporation Solid-state image pickup element and method of producing the same
EP1868377B1 (en) * 2005-04-07 2014-10-29 Tohoku University Light sensor, solid-state image pickup device and method for operating solid-state image pickup device
JP4905762B2 (ja) * 2005-08-23 2012-03-28 富士フイルム株式会社 光電変換素子、撮像素子、および該光電変換素子の製造方法
US20090039397A1 (en) * 2007-08-09 2009-02-12 Micromedia Technology Corp. Image sensor structure
JP2009075309A (ja) * 2007-09-20 2009-04-09 Fujifilm Corp 光走査素子およびその駆動方法、並びに光走査素子を用いた光走査プローブ
KR101445661B1 (ko) * 2008-01-24 2014-11-03 삼성전자주식회사 피모스 트랜지스터를 사용하는 씨모스 이미지 센서

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060196533A1 (en) 2005-02-28 2006-09-07 Fuji Photo Film Co., Ltd. Photoelectric conversion layer-stacked element and method for producing the same
US20070279661A1 (en) 2006-05-31 2007-12-06 Sanyo Electric Co., Ltd. Image sensor

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