KR102554689B1 - 투명 전극을 갖는 반도체 소자 - Google Patents

투명 전극을 갖는 반도체 소자 Download PDF

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Abstract

반도체 소자는 기판 상의 트렌치를 갖는 분리 절연 패턴을 포함한다. 상기 트렌치 내에 하부 투명 전극이 배치된다. 상기 하부 투명 전극 상에 유기 광전층이 배치된다. 상기 유기 광전층 상에 상부 투명 전극이 배치된다. 상기 하부 투명 전극은 제1 층 및 상기 제1 층 상의 제2 층을 포함한다. 상기 분리 절연 패턴, 상기 제1 층, 및 상기 제2 층의 상단들은 실질적으로 동일한 평면을 이룬다.

Description

투명 전극을 갖는 반도체 소자{SEMICONDUCTOR DEVICE INCLUDING TRANSPARENT ELECTRODE}
투명 전극을 갖는 이미지 센서 및 그 형성 방법에 관한 것이다.
이미지 센서의 고집적화/고효율화를 위하여 유기 광전 변환 소자를 이용하는 방법이 시도되고 있다. 상기 유기 광전 변환 소자는 투명 전극을 필요로 한다. 상기 투명 전극의 투광 효율을 높이고 전기적 특성을 개선하는 것은 다양한 한계에 봉착하고 있다.
본 개시의 실시예들에 따른 과제는 고집적화에 유리하고 전기적 특성이 우수한 이미지 센서 및 그 형성 방법을 제공하는데 있다.
본 개시의 실시예들에 따른 반도체 소자는 기판 상의 트렌치를 갖는 분리 절연 패턴을 포함한다. 상기 트렌치 내에 하부 투명 전극이 배치된다. 상기 하부 투명 전극 상에 유기 광전층이 배치된다. 상기 유기 광전층 상에 상부 투명 전극이 배치된다. 상기 하부 투명 전극은 제1 층 및 상기 제1 층 상의 제2 층을 포함한다. 상기 분리 절연 패턴, 상기 제1 층, 및 상기 제2 층의 상단들은 실질적으로 동일한 평면을 이룬다.
본 개시의 실시예들에 따른 반도체 소자는 기판 내의 광전 변환 소자를 포함한다. 상기 광전 변환 소자 상에 트렌치를 갖는 분리 절연 패턴이 배치된다. 상기 트렌치 내에 하부 투명 전극이 배치된다. 상기 하부 투명 전극 상에 유기 광전층이 배치된다. 상기 유기 광전층 상에 상부 투명 전극이 배치된다. 상기 상부 투명 전극 상에 마이크로 렌즈가 배치된다. 상기 하부 투명 전극은 제1 층 및 상기 제1 층 상의 제2 층을 포함한다. 상기 분리 절연 패턴, 상기 제1 층, 및 상기 제2 층의 상단들은 실질적으로 동일한 평면을 이룬다.
본 개시의 실시예들에 따른 반도체 소자는 기판 내의 다수의 광전 변환 소자를 포함한다. 상기 기판 내에 배치되고 상기 다수의 광전 변환 소자와 이격된 다수의 노드 영역이 제공된다. 상기 기판 상에 칼라 필터 층이 배치된다. 상기 칼라 필터 층 상에 다수의 트렌치를 갖는 분리 절연 패턴이 배치된다. 상기 다수의 트렌치 내에 다수의 하부 투명 전극이 배치된다. 상기 다수의 하부 투명 전극 상에 유기 광전층이 배치된다. 상기 유기 광전층 상에 상부 투명 전극이 배치된다. 상기 상부 투명 전극 상에 다수의 마이크로 렌즈가 배치된다. 상기 다수의 하부 투명 전극의 각각은 제1 층 및 상기 제1 층 상의 제2 층을 포함한다. 상기 분리 절연 패턴, 상기 제1 층, 및 상기 제2 층의 상단들은 실질적으로 동일한 평면을 이룬다. 상기 다수의 하부 투명 전극의 각각은 상기 칼라 필터 층을 관통하는 적어도 하나의 콘택 플러그를 경유하여 상기 다수의 노드 영역 중 대응하는 하나에 접속된다.
본 개시의 실시예들에 따르면, 트렌치를 갖는 분리 절연 패턴 및 상기 트렌치 내의 하부 투명 전극이 제공된다. 상기 하부 투명 전극은 제1 층 및 상기 제1 층 상의 제2 층을 포함할 수 있다. 상기 분리 절연 패턴, 상기 제1 층, 및 상기 제2 층의 상단들은 실질적으로 동일한 평면을 이룰 수 있다. 상기 제2 층 내의 산소의 중량비(wt%)는 상기 제1 층보다 클 수 있다. 상기 제2 층은 상기 제1 층에 비하여 높은 일 함수(work function)를 가질 수 있다. 상기 제2 층은 상기 제1 층에 형성된 심(seam)을 완전하고 치밀하게 메울 수 있다. 고집적화에 유리하고 우수한 전기적 특성을 갖는 이미지 센서를 구현할 수 있다.
도 1은 본 개시에 따른 실시예로서, 반도체 소자를 설명하기 위한 단면도이다.
도 2 내지 도 4는 도 1의 일부분을 보여주는 부분확대도들이다.
도 5는 본 개시에 따른 실시예로서, 반도체 소자를 설명하기 위한 단면도이다.
도 6 및 도 7은 도 5의 일부분을 보여주는 부분확대도들이다.
도 8 내지 도 10은 본 개시에 따른 실시예로서, 반도체 소자를 설명하기 위한 단면도들이다.
도 11 내지 도 18은 본 개시에 따른 실시예로서, 반도체 소자의 형성 방법들을 설명하기 위한 단면도들이다.
도 19 및 도 20은 본 개시에 따른 실시예로서, 반도체 소자의 회로도들이다.
도 1은 본 개시에 따른 실시예로서, 반도체 소자를 설명하기 위한 단면도이고, 도 2 내지 도 4는 도 1의 일부분(E1)을 보여주는 부분확대도들이다. 본 개시의 실시예에 따른 반도체 소자는 후면 수광 이미지 센서와 같은 이미지 센서를 포함할 수 있다. 일 실시예에서, 상기 반도체 소자는 적층형 이미지 센서를 포함할 수 있다.
도 1을 참조하면, 본 개시의 실시예에 따른 반도체 소자는 기판(21), 다수의 화소 영역(P1, P2), 소자 분리층(23), 다수의 광전 변환 소자(25), 다수의 노드 영역(27), 다수의 제1 콘택 플러그(31), 제1 콘택 스페이서(32), 다수의 제2 콘택 플러그(33), 제2 콘택 스페이서(34), 다수의 제3 콘택 플러그(35), 제3 콘택 스페이서(36), 다수의 제4 콘택 플러그(37), 제4 콘택 스페이서(38), 다수의 제1 연결 배선(41), 다수의 제2 연결 배선(43), 제1 절연층(45), 제2 절연층(51), 칼라 필터 층(53), 제3 절연층(55), 분리 절연 패턴(59), 다수의 트렌치(59T), 다수의 하부 투명 전극(65), 유기 광전층(67), 상부 투명 전극(69), 제4 절연층(71), 다수의 마이크로 렌즈(75), 및 추가 기판(121)을 포함할 수 있다.
상기 다수의 화소 영역(P1, P2)은 제1 화소 영역(P1) 및 제2 화소 영역(P2)을 포함할 수 있다. 상기 다수의 광전 변환 소자(25)의 각각은 제1 불순물 영역(25A) 및 제2 불순물 영역(25B)를 포함할 수 있다. 상기 칼라 필터 층(53)은 제1 칼라 필터(53R) 및 제2 칼라 필터(53B)를 포함할 수 있다. 일 실시예에서, 상기 제1 칼라 필터(53R) 및 상기 제2 칼라 필터(53B)의 사이 및/또는 외측에 인접하게 배치된 차광 패턴이 제공될 수 있으나 간략한 설명을 위하여 생략하기로 한다. 상기 차광 패턴(도시하지 않음)이 도전성 물질을 포함하는 경우, 상기 다수의 제4 콘택 플러그(37) 및 상기 다수의 하부 투명 전극(65)은 상기 차광 패턴(도시하지 않음)과 전기적으로 절연될 수 있다.
상기 다수의 하부 투명 전극(65)의 각각은 제1 층(61), 제2 층(62), 및 제3 층(63)을 포함할 수 있다. 일 실시예에서, 상기 제3 층(63)은 생략될 수 있다. 상기 다수의 광전 변환 소자(25)는 적색 빛 및 청색 빛을 감지하는 화소에 배치될 수 있다. 예를들면, 상기 제1 화소 영역(P1)은 적색 빛을 감지하는 화소일 수 있으며, 상기 제2 화소 영역(P2)은 청색 빛을 감지하는 화소일 수 있다. 일 실시예에서, 상기 추가 기판(121)은 휘발성 메모리, 비-휘발성 메모리, 다수의 로직 회로, 또는 이들의 조합과 같은 다양한 구성을 추가적으로 포함할 수 있다.
상기 유기 광전층(67)은 녹색(green) 파장의 빛을 흡수하여 광전 변화를 일으키는 유기 물질을 포함할 수 있다. 상기 다수의 하부 투명 전극(65), 상기 유기 광전층(67), 및 상기 상부 투명 전극(69)은 다수의 유기 광전 변환 소자(65, 67, 69)를 구성할 수 있다. 상기 다수의 유기 광전 변환 소자(65, 67, 69)의 각각은 유기 포토 다이오드(Organic Photo Diode)에 해당될 수 있다.
도 2를 참조하면, 하부 투명 전극(65)은 제1 층(61), 제2 층(62), 및 제3 층(63)을 포함할 수 있다. 상기 제1 층(61) 및 상기 제2 층(62)은 트렌치(59T) 내에 형성될 수 있다. 분리 절연 패턴(59), 상기 제1 층(61), 및 상기 제2 층(62)의 상단들은 실질적으로 동일한 평면을 이룰 수 있다. 상기 제3 층(63)은 상기 분리 절연 패턴(59), 상기 제1 층(61), 및 상기 제2 층(62) 상을 덮을 수 있다. 상기 제3 층(63)은 상기 트렌치(59T)의 상단보다 높은 레벨에 돌출될 수 있다.
상기 제1 층(61)은 상기 트렌치(59T)의 바닥 및 측벽에 직접적으로 접촉될 수 있다. 상기 제1 층(61)은 적어도 하나의 심(seam; 61S)을 포함할 수 있다. 상기 적어도 하나의 심(61S)은 상기 트렌치(59T)의 하부 모서리에 인접하게 형성될 수 있다. 상기 제1 층(61)은 제4 콘택 플러그(37) 및 제4 콘택 스페이서(38)의 상면들에 직접적으로 접촉될 수 있다. 상기 제1 층(61)은 상기 제2 층(62)에 비하여 투광 효율이 상대적으로 높고 전기 저항이 상대적으로 낮은 물질층을 포함할 수 있다.
상기 제2 층(62)은 상기 제1 층(61) 상에 형성될 수 있다. 상기 제2 층(62)은 상기 적어도 하나의 심(61S)을 완전하고 치밀하게 메울 수 있다. 상기 제1 층(61)은 상기 제2 층(62)의 측면 및 하면을 감쌀 수 있다. 상기 제1 층(61)은 상기 제2 층(62)의 측면 및 하면에 직접적으로 접촉될 수 있다. 상기 제2 층(62)은 상기 제1 층(61)보다 얇은 두께를 가질 수 있다. 상기 제2 층(62)은 상기 제1 층(61)에 비하여 매립 특성이 우수하고 일 함수(work function)가 높은 물질층을 포함할 수 있다. 상기 제2 층(62)은 상기 제1 층(61)에 비하여 투광 효율이 상대적으로 낮고 전기 저항이 상대적으로 높은 물질층을 포함할 수 있다. 상기 제2 층(62) 내의 산소의 중량비(wt%)는 상기 제1 층(61)보다 클 수 있다.
상기 제3 층(63)은 상기 분리 절연 패턴(59), 상기 제1 층(61), 및 상기 제2 층(62)의 상면들에 직접적으로 접촉될 수 있다. 상기 제3 층(63)은 상기 제1 층(61)에 직접적으로 접촉된 제1 부분(63A), 상기 제2 층(62)에 직접적으로 접촉된 제2 부분(63B), 및 상기 분리 절연 패턴(59)에 직접적으로 접촉된 제3 부분(63C)을 포함할 수 있다. 상기 제1 부분(63A), 상기 제2 부분(63B), 및 상기 제3 부분(63C)은 서로 다른 두께를 보일 수 있다. 상기 제1 부분(63A)은 제1 두께(T1)를 가질 수 있으며, 상기 제2 부분(63B)은 제2 두께(T2)를 가질 수 있고, 그리고 상기 제3 부분(63C)은 제3 두께(T3)를 가질 수 있다. 상기 제2 두께(T2)는 상기 제3 두께(T3)보다 두꺼울 수 있다. 상기 제1 두께(T1)는 상기 제2 두께(T2)보다 두꺼울 수 있다. 상기 제3 층(63)은 상기 제1 층(61)보다 얇은 두께를 가질 수 있다.
상기 제3 층(63)은 상기 제2 층(62)에 비하여 높은 일 함수(work function)를 가질 수 있다. 상기 제3 층(63)은 상기 제2 층(62)에 비하여 투광 효율이 상대적으로 낮고 전기 저항이 상대적으로 높은 물질층을 포함할 수 있다. 상기 제3 층(63) 내의 산소의 중량비(wt%)는 상기 제2 층(62) 및 상기 제1 층(61)보다 클 수 있다. 상기 제3 층(63)은 절연층일 수 있다.
일 실시예에서, 상기 제3 부분(63C)은 상기 제1 부분(63A) 및 상기 제2 부분(63B)과 다른 물질을 포함할 수 있다. 상기 제3 부분(63C)은 실리콘 산화물과 같은 절연층을 포함할 수 있다. 상기 제3 부분(63C)은 생략될 수 있다.
도 1 및 도 2를 다시 한번 참조하면, 상기 다수의 광전 변환 소자(25) 및 상기 다수의 노드 영역(27)은 상기 기판(21) 내에 배치될 수 있다. 상기 다수의 노드 영역(27)의 각각은 상기 다수의 광전 변환 소자(25) 중 대응하는 하나와 인접하게 배치될 수 있다. 상기 다수의 노드 영역(27)의 각각은 상기 다수의 광전 변환 소자(25)와 이격될 수 있다. 상기 칼라 필터 층(53)은 상기 기판(21) 상에 배치될 수 있다. 상기 제1 칼라 필터(53R) 및 상기 제2 칼라 필터(53B)의 각각은 상기 다수의 광전 변환 소자(25) 중 대응하는 하나의 상부에 중첩될 수 있다. 상기 칼라 필터 층(53)상에 상기 다수의 트렌치(59T)를 갖는 상기 분리 절연 패턴(59)이 배치될 수 있다. 상기 다수의 하부 투명 전극(65)은 상기 다수의 트렌치(59T)의 내부를 채우고 상기 분리 절연 패턴(59) 상을 덮을 수 있다. 일 실시예에서, 상기 다수의 하부 투명 전극(65)은 상기 다수의 트렌치(59T)의 내부에 한정될 수 있다. 상기 다수의 하부 투명 전극(65) 상에 상기 유기 광전층(67)이 배치될 수 있다. 상기 유기 광전층(67) 상에 상기 상부 투명 전극(69)이 배치될 수 있다. 상기 상부 투명 전극(69) 상에 상기 다수의 마이크로 렌즈(75)가 배치될 수 있다.
상기 다수의 제1 콘택 플러그(31), 상기 다수의 제2 콘택 플러그(33), 상기 다수의 제3 콘택 플러그(35), 및 상기 다수의 제4 콘택 플러그(37)는 다수의 콘택 플러그(31, 33, 35, 37)로 지칭될 수 있다. 상기 다수의 하부 투명 전극(65)의 각각은 상기 다수의 콘택 플러그(31, 33, 35, 37) 및 상기 다수의 제1 연결 배선(41)을 경유하여 상기 다수의 노드 영역(27) 중 대응하는 하나에 전기적으로 접속될 수 있다.
상기 유기 광전층(67)은 빛을 흡수하여 정공과 전자를 생성하여 분리 전달하는 역할을 할 수 있다. 상기 유기 광전층(67)에서 생성된 전자는 상기 하부 투명 전극(65)을 경유하여 상기 노드 영역(27)에 전달될 수 있다. 상기 유기 광전층(67)에서 생성된 정공은 상기 상부 투명 전극(69)에 전달될 수 있다. 상기 유기 광전층(67)은 특정 파장의 빛에서만 광전 변화를 일으키는 유기 물질을 포함할 수 있다. 상기 칼라 필터 층(53)은 상기 유기 광전층(67)의 상기 특정 파장과 다른 파장의 빛을 선택적으로 통과시키는 역할을 할 수 있다.
상기 제2 층(62) 및 상기 제3 층(63)의 각각은 상기 제1 층(61)에 비하여 높은 일 함수(work function)를 가질 수 있다. 상기 제2 층(62) 및 상기 제3 층(63)은 상기 하부 투명 전극(65)의 일 함수를 증가시키는 역할을 할 수 있다. 상기 다수의 유기 광전 변환 소자(65, 67, 69)의 양자 효율(quantum efficiency; QE)은 현저히 상승될 수 있다. 상기 제2 층(62)은 상기 적어도 하나의 심(61S)을 완전하고 치밀하게 메울 수 있다. 상기 하부 투명 전극(65)의 투광 효율은 현저히 증가할 수 있다. 상기 다수의 유기 광전 변환 소자(65, 67, 69)의 신호대잡음비(signal to noise ratio; SNR)는 상승될 수 있다.
도 3을 참조하면, 하부 투명 전극(65)은 제1 층(61), 제2 층(62), 및 제3 층(63)을 포함할 수 있다. 트렌치(59T)의 중심 영역에 있어서, 상기 제1 층(61)은 상기 제3 층(63)에 직접적으로 접촉될 수 있다. 상기 제2 층(62)은 적어도 하나의 심(61S)을 완전하고 치밀하게 메울 수 있다.
도 4를 참조하면, 분리 절연 패턴(59)은 경사진 측면을 포함할 수 있다. 트렌치(59T)의 측벽은 다양한 경사를 보일 수 있다.
도 5는 본 개시에 따른 실시예로서, 반도체 소자를 설명하기 위한 단면도이고, 도 6 및 도 7은 도 5의 일부분(E2)을 보여주는 부분확대도들이다.
도 5를 참조하면, 다수의 하부 투명 전극(65)의 각각은 제1 층(61) 및 제2 층(62)을 포함할 수 있다. 분리 절연 패턴(59), 상기 제1 층(61), 및 상기 제2 층(62)의 상단들은 실질적으로 동일한 평면을 이룰 수 있다. 분리 절연 패턴(59), 상기 제1 층(61), 및 상기 제2 층(62) 상에 유기 광전층(67)이 형성될 수 있다.
도 6을 참조하면, 상기 분리 절연 패턴(59), 상기 제1 층(61), 및 상기 제2 층(62)의 상단들은 실질적으로 동일한 평면을 이룰 수 있다. 상기 유기 광전층(67)은 상기 분리 절연 패턴(59), 상기 제1 층(61), 및 상기 제2 층(62)의 상면들 상에 직접적으로 접촉될 수 있다.
도 7을 참조하면, 트렌치(59T)의 중심 영역에 있어서, 제1 층(61)은 유기 광전층(67)에 직접적으로 접촉될 수 있다. 제2 층(62)은 적어도 하나의 심(61S)을 완전하고 치밀하게 메울 수 있다.
도 8 내지 도 10은 본 개시에 따른 실시예로서, 반도체 소자를 설명하기 위한 단면도들이다.
도 8을 참조하면, 소자 분리층(23)은 기판(21)을 완전히 관통할 수 있다. 다수의 제1 콘택 플러그(31), 제1 콘택 스페이서(32), 다수의 제2 콘택 플러그(33), 및 제2 콘택 스페이서(34)는 상기 소자 분리층(23)을 관통할 수 있다.
도 9를 참조하면, 본 개시의 실시예에 따른 반도체 소자는 기판(21), 다수의 화소 영역(P1, P2), 소자 분리층(23), 다수의 광전 변환 소자(25), 다수의 노드 영역(27), 다수의 제1 콘택 플러그(151), 제1 콘택 스페이서(152), 다수의 제2 콘택 플러그(153), 제2 콘택 스페이서(154), 다수의 제3 콘택 플러그(135), 제3 콘택 스페이서(136), 다수의 제4 콘택 플러그(37), 제4 콘택 스페이서(38), 다수의 제1 연결 배선(141), 다수의 제2 연결 배선(143), 제1 절연층(145), 칼라 필터 층(53), 제3 절연층(55), 분리 절연 패턴(59), 다수의 트렌치(59T), 다수의 하부 투명 전극(65), 유기 광전층(67), 상부 투명 전극(69), 제4 절연층(71), 및 다수의 마이크로 렌즈(75)를 포함할 수 있다. 상기 다수의 하부 투명 전극(65)의 각각은 제1 층(61), 제2 층(62), 및 제3 층(63)을 포함할 수 있다.
도 10을 참조하면, 다수의 하부 투명 전극(65)의 각각은 제1 층(61) 및 제2 층(62)을 포함할 수 있다.
도 11 내지 도 18은 본 개시에 따른 실시예로서, 반도체 소자의 형성 방법들을 설명하기 위한 단면도들이다.
도 11을 참조하면, 다수의 화소 영역(P1, P2)을 갖는 기판(21) 내에 소자 분리층(23)이 형성될 수 있다. 상기 기판(21) 내에 다수의 광전 변환 소자(25), 다수의 노드 영역(27), 다수의 제1 콘택 플러그(31), 및 제1 콘택 스페이서(32)가 형성될 수 있다. 상기 다수의 광전 변환 소자(25)의 각각은 제1 불순물 영역(25A) 및 제2 불순물 영역(25B)를 포함할 수 있다. 상기 다수의 광전 변환 소자(25) 및 상기 다수의 노드 영역(27)의 각각은 상기 소자 분리층(23)에 의하여 상기 기판(21) 내에 한정될 수 있다. 상기 다수의 노드 영역(27)의 각각은 상기 다수의 광전 변환 소자(25)와 전기적으로 격리될 수 있다. 상기 기판(21) 상에 다수의 제2 콘택 플러그(33), 제2 콘택 스페이서(34), 다수의 제3 콘택 플러그(35), 제3 콘택 스페이서(36), 다수의 제1 연결 배선(41), 다수의 제2 연결 배선(43), 및 제1 절연층(45)이 형성될 수 있다.
상기 기판(21)은 실리콘 웨이퍼와 같은 반도체 기판을 포함할 수 있다. 예를들면, 상기 기판(21)은 P형 단결정 실리콘 웨이퍼일 수 있다. 상기 다수의 화소 영역(P1, P2)은 제1 화소 영역(P1) 및 제2 화소 영역(P2)을 포함할 수 있다. 상기 제1 불순물 영역(25A) 및 상기 제2 불순물 영역(25B)은 상기 기판(21) 내에 이온주입 공정을 이용하여 형성될 수 있다. 상기 제1 불순물 영역(25A) 및 상기 제2 불순물 영역(25B)은 서로 다른 도전형을 포함할 수 있다. 예를들면, 상기 제1 불순물 영역(25A)은 N형 불순물들이 도핑될 수 있으며, 상기 제2 불순물 영역(25B)은 P형 불순물들이 도핑될 수 있다. 상기 제2 불순물 영역(25B)은 상기 제1 불순물 영역(25A)에 직접적으로 접촉될 수 있다. 상기 제2 불순물 영역(25B)은 상기 제1 불순물 영역(25A)비하여 상기 기판(21)의 표면에 가깝게 형성될 수 있다. 상기 제1 불순물 영역(25A)은 상기 제2 불순물 영역(25B)보다 상대적으로 두꺼울 수 있다.
상기 다수의 노드 영역(27)은 상기 기판(21) 내에 이온주입 공정을 이용하여 형성될 수 있다. 상기 다수의 노드 영역(27)은 상기 기판(21)과 다른 도전형을 포함할 수 있다. 예를들면, 상기 다수의 노드 영역(27)은 N형 불순물들이 도핑될 수 있다.
상기 소자 분리층(23)은 에스티아이(shallow trench isolation; STI)와 같은 트렌치 분리(trench isolation) 기술을 이용하여 형성될 수 있다. 상기 제1 절연층(45)은 상기 기판(21)의 일면을 덮을 수 있다. 상기 소자 분리층(23) 및 상기 제1 절연층(45)의 각각은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 저-유전물(Low-K dielectrics), 고-유전물(High-K dielectrics), 또는 이들의 조합을 포함할 수 있다.
상기 다수의 제1 콘택 플러그(31) 및 상기 제1 콘택 스페이서(32)는 상기 소자 분리층(23) 하부의 상기 기판(21)을 부분적으로 관통하도록 형성될 수 있다. 상기 제1 콘택 스페이서(32)는 상기 다수의 제1 콘택 플러그(31)의 측면들을 감쌀 수 있다. 상기 다수의 제1 콘택 플러그(31)의 각각은 관통 전극에 해당될 수 있다. 상기 다수의 제2 콘택 플러그(33)는 상기 제1 절연층(45)을 부분적으로 관통하고 상기 소자 분리층(23)을 관통하여 상기 다수의 제1 콘택 플러그(31)에 접촉될 수 있다. 상기 제2 콘택 스페이서(34)는 상기 다수의 제2 콘택 플러그(33)의 측면들을 둘러쌀 수 있다. 상기 다수의 제3 콘택 플러그(35)는 상기 제1 절연층(45)을 부분적으로 관통하여 상기 다수의 노드 영역(27)에 접촉될 수 있다. 상기 제3 콘택 스페이서(36)는 상기 다수의 제3 콘택 플러그(35)의 측면들을 둘러쌀 수 있다. 상기 다수의 제1 연결 배선(41)은 상기 제1 절연층(45) 내에 상기 다수의 제2 콘택 플러그(33) 및 상기 다수의 제3 콘택 플러그(35)에 접촉되도록 형성될 수 있다. 상기 다수의 제2 연결 배선(43)은 상기 제1 절연층(45) 내에 형성될 수 있다.
상기 다수의 제1 콘택 플러그(31), 상기 다수의 제2 콘택 플러그(33), 상기 다수의 제3 콘택 플러그(35), 상기 다수의 제1 연결 배선(41), 및 상기 다수의 제2 연결 배선(43)의 각각은 금속, 금속 질화물, 금속 실리사이드, 폴리실리콘, 도전성 카본, 또는 이들의 조합과 같은 도전층을 포함할 수 있다. 상기 제1 콘택 스페이서(32), 상기 제2 콘택 스페이서(34), 및 상기 제3 콘택 스페이서(36)의 각각은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 저-유전물, 고-유전물, 또는 이들의 조합을 포함할 수 있다.
도 12를 참조하면, 상기 제1 절연층(45) 상에 추가 기판(121)이 부착될 수 있다. 상기 기판(21)의 후면을 부분적으로 제거하여 상기 다수의 제1 콘택 플러그(31)가 노출될 수 있다. 상기 추가 기판(121)은 상기 기판(21)의 파손을 방지하는 역할을 할 수 있다.
도 13을 참조하면, 상기 기판(21) 및 상기 다수의 제1 콘택 플러그(31)를 덮는 제2 절연층(51)이 형성될 수 있다. 상기 제2 절연층(51) 상에 칼라 필터 층(53)이 형성될 수 있다. 상기 칼라 필터 층(53)은 제1 칼라 필터(53R) 및 제2 칼라 필터(53B)를 포함할 수 있다. 상기 칼라 필터 층(53) 상에 제3 절연층(55)이 형성될 수 있다. 상기 제3 절연층(55) 상에 다수의 트렌치(59T)를 갖는 분리 절연 패턴(59)이 형성될 수 있다. 상기 분리 절연 패턴(59), 상기 제3 절연층(55), 상기 칼라 필터 층(53), 및 상기 제2 절연층(51)을 관통하여 상기 다수의 제1 콘택 플러그(31)에 접촉된 다수의 제4 콘택 플러그(37)가 형성될 수 있다. 상기 다수의 제4 콘택 플러그(37)의 측면들에 제4 콘택 스페이서(38)가 형성될 수 있다. 상기 제4 콘택 스페이서(38)는 상기 다수의 제4 콘택 플러그(37)의 측면들을 둘러쌀 수 있다.
상기 제2 절연층(51) 및 상기 제3 절연층(55)의 각각은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 저-유전물, 고-유전물, 또는 이들의 조합을 포함할 수 있다. 일 실시예에서, 상기 제2 절연층(51)은 반사 방지 층을 포함할 수 있다. 예를들면, 상기 제2 절연층(51)은 SiON, SiC, SiCN, SiCO, 또는 이들의 조합을 포함할 수 있다. 상기 제3 절연층(55)은 평탄화 층 또는 코팅 층에 해당될 수 있다. 예를들면, 상기 제3 절연층(55)은 투명한 유기물을 포함할 수 있다.
상기 칼라 필터 층(53)은 특정 파장의 빛을 선택적으로 통과시키는 역할을 할 수 있다. 상기 제1 칼라 필터(53R)는 적색(red) 필터일 수 있으며 상기 제1 화소 영역(P1) 상에 형성될 수 있다. 상기 제2 칼라 필터(53B)는 청색(blue) 필터일 수 있으며 상기 제2 화소 영역(P2) 상에 형성될 수 있다. 일 실시예에서, 상기 제1 칼라 필터(53R)는 적색(red)에 해당하는 파장의 빛을 선택적으로 통과시키는 역할을 할 수 있다. 상기 제2 칼라 필터(53B)는 청색(blue)에 해당하는 파장의 빛을 선택적으로 통과시키는 역할을 할 수 있다. 상기 제1 칼라 필터(53R) 및 상기 제2 칼라 필터(53B)의 각각은 상기 다수의 광전 변환 소자(25) 중 대응하는 하나의 상부에 중첩될 수 있다.
상기 분리 절연 패턴(59)은 실리콘 산화물과 같은 투명한 절연층을 포함할 수 있다. 상기 다수의 트렌치(59T)의 각각은 상기 다수의 화소 영역(P1, P2) 중 대응하는 하나에 중첩될 수 있다. 상기 다수의 트렌치(59T)의 바닥들에 상기 다수의 제4 콘택 플러그(37)가 노출될 수 있다. 상기 다수의 제4 콘택 플러그(37)는 금속, 금속 질화물, 금속 실리사이드, 폴리실리콘, 도전성 카본, 또는 이들의 조합과 같은 도전층을 포함할 수 있다. 상기 제4 콘택 스페이서(38)는 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 저-유전물, 고-유전물, 또는 이들의 조합을 포함할 수 있다.
도 14를 참조하면, 상기 분리 절연 패턴(59) 상에 제1 층(61)이 형성될 수 있다. 상기 제1 층(61)은 상기 다수의 트렌치(59T)의 바닥들 및 측벽들을 덮을 수 있다. 상기 제1 층(61)은 도 2를 참조하여 설명한 바와 같이 상기 적어도 하나의 심(61S)을 포함할 수 있다.
상기 제1 층(61)은 인듐 주석 산화물(ITO), 인듐 아연 산화물(IZO), 아연 산화물(ZnO), 주석 산화물(SnO), 티타늄 산화물(TiO), 알루미늄 도핑된 아연 산화물(Al-doped zinc oxide; AZO), 갈륨 도핑된 아연 산화물(gallium-doped zinc oxide; GZO), 불소 도핑된 주석 산화물(FTO), 안티몬 도핑된 주석 산화물(antimony-doped tin oxide; ATO), 또는 이들의 조합과 같은 도전성 산화물을 포함할 수 있다. 일 실시예에서, 상기 제1 층(61)은 물리 기상 증착(physical vapor deposition; PVD) 방법을 사용하여 형성될 수 있다. 예를들면, 상기 제1 층(61)은 물리 기상 증착(PVD) 방법에 의한 인듐 주석 산화물(ITO)을 포함할 수 있다.
도 15를 참조하면, 상기 제1 층(61) 상에 제2 층(62)이 형성될 수 있다. 상기 제2 층(62)은 상기 제1 층(61)의 표면 상에 형성되고 상기 다수의 트렌치(59T)의 내부를 완전히 채울 수 있다. 상기 제2 층(62)은 도 2를 참조하여 설명한 바와 같이 상기 적어도 하나의 심(61S)을 완전하고 치밀하게 메울 수 있다. 상기 제2 층(62)은 상기 제1 층(61)의 상부 표면에 직접적으로 접촉될 수 있다. 상기 제2 층(62) 및 상기 제1 층(61)을 형성하는 공정은 인-시츄(in-situ) 공정으로 수행될 수 있다.
상기 제2 층(62)은 물리 기상 증착(PVD) 방법, 화학 기상 증착(chemical vapor deposition; CVD) 방법, 원자층 증착(atomic layer deposition; ALD) 방법, 또는 이들의 조합에 의하여 형성될 수 있다. 상기 제2 층(62)을 형성하는 공정에서 산소(O2)의 분압은 상기 제1 층(61)을 형성하는 공정보다 높을 수 있다. 일 실시예에서, 상기 제2 층(62)은 상기 제1 층(61)과 동일한 원소들을 포함할 수 있으며, 상기 제2 층(62) 내의 산소의 중량비(wt%)는 상기 제1 층(61)보다 클 수 있다. 예를들면, 상기 제1 층(61)은 인듐 주석 산화물(ITO)을 포함할 수 있으며, 상기 제2 층(62)은 상기 제1 층(61)보다 큰 산소의 중량비(wt%)를 갖는 인듐 주석 산화물(ITO)을 포함할 수 있다.
도 16을 참조하면, 평탄화 공정을 이용하여 상기 분리 절연 패턴(59)의 상단들이 노출될 수 있다. 상기 제1 층(61) 및 상기 제2 층(62)은 상기 다수의 트렌치(59T) 내에 한정될 수 있다. 상기 평탄화 공정은 화학 기계적 연마(chemical mechanical polishing; CMP)공정, 에치 백(etch back) 공정, 또는 이들의 조합을 포함할 수 있다. 상기 분리 절연 패턴(59), 상기 제1 층(61), 및 상기 제2 층(62)의 상단들은 실질적으로 동일한 평면 상에 노출될 수 있다.
도 17을 참조하면, 상기 분리 절연 패턴(59), 상기 제1 층(61), 및 상기 제2 층(62)의 상면들 상에 제3 층(63)이 형성될 수 있다. 상기 제1 층(61), 상기 제2 층(62), 및 상기 제3 층(63)은 하부 투명 전극(65)을 구성할 수 있다. 상기 제3 층(63)은 표면 처리(surface treatment)공정에 의하여 형성될 수 있다. 예를들면, 상기 제3 층(63)은 O2, N2O, 또는 이들의 조합을 사용하는 플라즈마 처리(plasma treatment)공정을 이용하여 형성될 수 있다. 상기 제3 층(63)은 HCl을 사용하는 습식 처리(wet treatment)공정, 유브이 베이크(UV bake)공정, 또는 이들의 조합을 이용하여 형성될 수 있다.
일 실시예에서, 상기 제3 층(63)은 상기 제2 층(62) 및 상기 제1 층(61)과 동일한 원소들을 포함할 수 있으며, 상기 제3 층(63) 내의 산소의 중량비(wt%)는 상기 제2 층(62)보다 클 수 있다. 예를들면, 상기 제1 층(61)은 인듐 주석 산화물(ITO)을 포함할 수 있으며, 상기 제2 층(62)은 상기 제1 층(61)보다 큰 산소의 중량비(wt%)를 갖는 인듐 주석 산화물(ITO)을 포함할 수 있고, 상기 제3 층(63)은 상기 제2 층(62) 보다 큰 산소의 중량비(wt%)를 갖는 인듐 주석 산화물(ITO)을 포함할 수 있다.
일 실시예에서, 상기 제3 층(63)을 형성하는 공정은 생략될 수 있다.
도 18을 참조하면, 상기 제3 층(63) 상에 유기 광전층(67)이 형성될 수 있다. 상기 유기 광전층(67)상에 상부 투명 전극(69)이 형성될 수 있다.
상기 유기 광전층(67)은 특정 파장의 빛에서만 광전 변화를 일으키는 유기 물질을 포함할 수 있다. 예를들면, 상기 유기 광전층(67)은 녹색(green) 파장의 빛을 흡수하여 광전 변화를 일으키는 유기 물질을 포함할 수 있다. 상기 유기 광전층(67)은 P형 반도체 화합물 층, N형 반도체 화합물 층, 진성(intrinsic) 반도체 화합물 층, 또는 이들의 조합을 포함할 수 있다. 상기 P형 반도체 화합물 층은 N,N-디메틸-퀴나크리돈(N,N'-dimethyl-quinacridone, DMQA) 및 그 유도체, 디인데노페릴렌(diindenoperylene), 디벤조{[f,f']-4,4',7,7'-테트라페닐}디인데노[1,2,3-cd:1',2',3'-lm]페릴렌(dibenzo{[f,f']-4,4',7,7'-tetraphenyl}diindeno[1,2,3-cd:1',2',3'-lm]perylene), 또는 이들의 조합을 포함할 수 있다. 상기 N형 반도체 화합물 층은 디시아노비닐-터티오펜(dicyanovinylterthiophene, DCV3T) 및 그 유도체, 페릴렌 디이미드(perylene diimide), 프탈로시아닌 및 그 유도체, 서브프탈로시아닌 및 그 유도체, 보론 디피로메텐(boron dipyrromethene, BODIPY) 및 그 유도체, 또는 이들의 조합을 포함할 수 있다. 상기 진성 반도체 화합물 층은 소정 비율로 혼합된 P형 반도체 화합물 및 N형 반도체 화합물을 포함할 수 있다.
상기 상부 투명 전극(69)은 인듐 주석 산화물(ITO), 인듐 아연 산화물(IZO), 아연 산화물(ZnO), 주석 산화물(SnO), 티타늄 산화물(TiO), 알루미늄 도핑된 아연 산화물(Al-doped zinc oxide; AZO), 갈륨 도핑된 아연 산화물(gallium-doped zinc oxide; GZO), 불소 도핑된 주석 산화물(FTO), 안티몬 도핑된 주석 산화물(antimony-doped tin oxide; ATO), 또는 이들의 조합과 같은 도전성 산화물을 포함할 수 있다.
도 1을 다시 한번 참조하면, 상기 상부 투명 전극(69) 상에 제4 절연층(71)이 형성될 수 있다. 상기 제4 절연층(71)은 보호층에 해당될 수 있다. 상기 제4 절연층(71) 상에 다수의 마이크로 렌즈(75)가 형성될 수 있다.
도 19 및 도 20은 본 개시에 따른 실시예로서, 반도체 소자의 회로도들이다. 일 실시예에서, 상기 반도체 소자의 회로도들은 유기 광전 변환 소자(OPD) 및 광전 변환 소자(B_PD/R_PD)를 갖는 이미지 센서의 일부분에 대한 등가회로들일 수 있다.
도 19를 참조하면, 이미지 센서는 유기 광전 변환 소자(OPD), 광전 변환 소자(B_PD/R_PD), 노드 영역(27), 제1 및 제2 전송 트랜지스터(TG1, TG2), 플로팅 디퓨전 영역(FD), 리셋 트랜지스터(RX), 드라이브 트랜지스터(DX), 및 선택 트랜지스터(SX)를 포함할 수 있다. 상기 리셋 트랜지스터(RX) 및 상기 드라이브 트랜지스터(DX)의 일단들에 드레인 전압(VDD)이 인가될 수 있다. 상기 제1 전송 트랜지스터(TG1)는 제1 전송 제어 신호(TS1)에 응답하여 동작할 수 있다. 상기 제2 전송 트랜지스터(TG2)는 제2 전송 제어 신호(TS2)에 응답하여 동작할 수 있다. 상기 리셋 트랜지스터(RX)는 리셋 제어 신호(RS)에 응답하여 동작할 수 있다. 상기 선택 트랜지스터(SX)는 선택 제어 신호(SEL)에 응답하여 동작할 수 있다.
상기 유기 광전 변환 소자(OPD)는 유기 포토 다이오드(Organic Photo Diode)일 수 있다. 상기 유기 광전 변환 소자(OPD)는 녹색(green)을 감지하는 소자일 수 있다. 상기 유기 광전 변환 소자(OPD)를 통하여 생성된 전기 전하들은 상기 노드 영역(27)을 경유하여 상기 제1 전송 트랜지스터(TG1)에 의하여 상기 플로팅 디퓨전 영역(FD)에 전송될 수 있다. 상기 광전 변환 소자(B_PD/R_PD)는 청색(blue)을 감지하는 광전 변환 소자(B_PD) 또는 적색(red)을 감지하는 광전 변환 소자(R_PD)일 수 있다. 상기 광전 변환 소자(B_PD/R_PD)를 통하여 생성된 전기 전하들은 상기 제2 전송 트랜지스터(TG2)에 의하여 상기 플로팅 디퓨전 영역(FD)에 전송될 수 있다. 상기 유기 광전 변환 소자(OPD) 또는 상기 광전 변환 소자(B_PD/R_PD)를 통하여 생성된 전기 전하들에 상응하는 신호는 상기 드라이브 트랜지스터(DX) 및 상기 선택 트랜지스터(SX)의 동작에 따라 컬럼 라인(COL)으로 전송될 수 있다.
도 20을 참조하면, 이미지 센서는 유기 광전 변환 소자(OPD), 광전 변환 소자(B_PD/R_PD), 노드 영역(27), 제1 및 제2 전송 트랜지스터(TG1, TG2), 제1 및 제2 플로팅 디퓨전 영역(FD1, FD2), 제1 및 제2 리셋 트랜지스터(RX1, RX2), 제1 및 제2 드라이브 트랜지스터(DX1, DX2), 그리고 제1 및 제2 선택 트랜지스터(SX1, SX2)를 포함할 수 있다. 상기 제1 및 제2 전송 트랜지스터(TG1, TG2)는 제1 및 제2 전송 제어 신호(TS1, TS2)에 응답하여 동작할 수 있다. 상기 제1 및 제2 리셋 트랜지스터(RX1, RX2)는 제1 및 제2 리셋 제어 신호(RS1, RS2)에 응답하여 동작할 수 있다. 상기 제1 및 제2 선택 트랜지스터(SX1, SX2)는 제1 및 제2 선택 제어 신호(SEL1, SEL2)에 응답하여 동작할 수 있다.
상기 유기 광전 변환 소자(OPD)를 통하여 생성된 전기 전하들은 상기 노드 영역(27)을 경유하여 상기 제1 전송 트랜지스터(TG1)에 의하여 상기 제2 플로팅 디퓨전 영역(FD2)에 전송될 수 있다. 상기 광전 변환 소자(B_PD/R_PD)를 통하여 생성된 전기 전하들은 상기 제2 전송 트랜지스터(TG2)에 의하여 상기 제1 플로팅 디퓨전 영역(FD1)에 전송될 수 있다. 상기 유기 광전 변환 소자(OPD) 또는 상기 광전 변환 소자(B_PD/R_PD)를 통하여 생성된 전기 전하들에 상응하는 신호는 상기 제1 및 제2 드라이브 트랜지스터(DX1, DX2) 그리고 상기 제1 및 제2 선택 트랜지스터(SX1, SX2)의 동작에 따라 컬럼 라인(COL)으로 전송될 수 있다.
이상, 첨부된 도면을 참조하여 본 개시에 따른 실시예들을 설명하였지만, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 이상에서 기술한 실시예는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해하여야 한다.
21: 기판 23: 소자 분리층
25: 광전 변환 소자 27: 노드 영역
31, 33, 35, 37, 135, 151, 153: 콘택 플러그
32, 34, 36, 38, 136, 152, 154: 콘택 스페이서
41, 141: 제1 연결 배선 43, 143: 제2 연결 배선
45, 51, 55, 71, 145: 절연층 53: 칼라 필터 층
59: 분리 절연 패턴 59T: 트렌치
61: 제1 층 62: 제2 층
63: 제3 층 65: 하부 투명 전극
67: 유기 광전층 69: 상부 투명 전극
75: 마이크로 렌즈 121: 추가 기판
P1, P2: 화소 영역

Claims (20)

  1. 기판 상의 트렌치를 갖는 분리 절연 패턴;
    상기 트렌치 내의 하부 투명 전극;
    상기 하부 투명 전극 상의 유기 광전층;
    상기 유기 광전층 상의 상부 투명 전극;
    상기 상부 투명 전극 상의 마이크로 렌즈;
    상기 기판에서 이격된 위치에 있는 광전 변환 소자 및 노드 영역; 및
    상기 기판 및 상기 분리 절연 패턴 사이에 연장된 칼라 필터 층을 포함하되,
    상기 하부 투명 전극은
    제1 층; 및
    상기 제1 층 상의 제2 층을 포함하고,
    상기 분리 절연 패턴, 상기 제1 층, 및 상기 제2 층의 상단들은 동일한 평면을 이루며,
    상기 제2 층은 상기 제1 층에 비하여 일 함수(work function)가 높은 물질층을 포함하는 반도체 소자.
  2. 제1 항에 있어서,
    상기 제1 층은 상기 트렌치의 바닥 및 측면에 직접적으로 접촉된 반도체 소자.
  3. 제2 항에 있어서,
    상기 제1 층은 적어도 하나의 심(seam)을 포함하는 반도체 소자.
  4. 제3 항에 있어서,
    상기 적어도 하나의 심(seam)은 상기 트렌치의 하부 모서리에 인접하게 배치된 반도체 소자.
  5. 제3 항에 있어서,
    상기 제2 층은 상기 적어도 하나의 심(seam)을 메우는 반도체 소자.
  6. 제2 항에 있어서,
    상기 제1 층은 상기 제2 층의 측면 및 바닥을 감싸는 반도체 소자.
  7. 제1 항에 있어서,
    상기 제1 층은 상기 제2 층에 비하여 투광 효율이 상대적으로 높고 전기 저항이 상대적으로 낮은 물질층을 포함하는 반도체 소자.
  8. 제1 항에 있어서,
    상기 제1 층은 인듐 주석 산화물(ITO), 인듐 아연 산화물(IZO), 아연 산화물(ZnO), 주석 산화물(SnO), 티타늄 산화물(TiO), 알루미늄 도핑된 아연 산화물(Al-doped zinc oxide; AZO), 갈륨 도핑된 아연 산화물(gallium-doped zinc oxide; GZO), 불소 도핑된 주석 산화물(FTO), 안티몬 도핑된 주석 산화물(antimony-doped tin oxide; ATO), 또는 이들의 조합을 포함하는 반도체 소자.
  9. 삭제
  10. 제1 항에 있어서,
    상기 제2 층 내의 산소의 중량비(wt%)는 상기 제1 층보다 큰 반도체 소자.
  11. 제1 항에 있어서,
    상기 제2 층은 상기 제1 층과 동일한 원소들을 포함하되,
    상기 제2 층 내의 산소의 중량비(wt%)는 상기 제1 층보다 큰 반도체 소자.
  12. 제1 항에 있어서,
    상기 제1 층은 인듐 주석 산화물(ITO)을 포함하고,
    상기 제2 층은 상기 제1 층보다 큰 산소의 중량비(wt%)를 갖는 인듐 주석 산화물(ITO)을 포함하는 반도체 소자.
  13. 제1 항에 있어서,
    상기 하부 투명 전극은 상기 제1 층 및 상기 제2 층 상의 제3 층을 더 포함하되,
    상기 제3 층 내의 산소의 중량비(wt%)는 상기 제2 층보다 큰 반도체 소자.
  14. 제13 항에 있어서,
    상기 제3 층은 상기 제2 층 및 상기 제1 층과 동일한 원소들을 포함하는 반도체 소자.
  15. 제13 항에 있어서,
    상기 제1 층은 인듐 주석 산화물(ITO)을 포함하고,
    상기 제2 층은 상기 제1 층보다 큰 산소의 중량비(wt%)를 갖는 인듐 주석 산화물(ITO)을 포함하며,
    상기 제3 층은 상기 제2 층보다 큰 산소의 중량비(wt%)를 갖는 인듐 주석 산화물(ITO)을 포함하는 반도체 소자.
  16. 제13 항에 있어서,
    상기 제3 층은
    상기 제1 층에 직접적으로 접촉된 제1 부분; 및
    상기 제2 층에 직접적으로 접촉된 제2 부분을 포함하되,
    상기 제1 부분은 상기 제2 부분보다 두꺼운 반도체 소자.
  17. 기판 내의 광전 변환 소자;
    상기 광전 변환 소자 상에 트렌치를 갖는 분리 절연 패턴;
    상기 트렌치 내의 하부 투명 전극;
    상기 하부 투명 전극 상의 유기 광전층;
    상기 유기 광전층 상의 상부 투명 전극; 및
    상기 상부 투명 전극 상의 마이크로 렌즈를 포함하되,
    상기 하부 투명 전극은
    제1 층; 및
    상기 제1 층 상의 제2 층을 포함하고,
    상기 분리 절연 패턴, 상기 제1 층, 및 상기 제2 층의 상단들은 동일한 평면을 이루며,
    상기 제2 층은 상기 제1 층에 비하여 일 함수(work function)가 높은 물질층을 포함하는 반도체 소자.
  18. 기판 내의 다수의 광전 변환 소자;
    상기 기판 내에 배치되고 상기 다수의 광전 변환 소자와 이격된 다수의 노드 영역;
    상기 기판 상에 배치된 칼라 필터 층;
    상기 칼라 필터 층 상에 다수의 트렌치를 갖는 분리 절연 패턴;
    상기 다수의 트렌치 내의 다수의 하부 투명 전극;
    상기 다수의 하부 투명 전극 상의 유기 광전층;
    상기 유기 광전층 상의 상부 투명 전극; 및
    상기 상부 투명 전극 상의 다수의 마이크로 렌즈를 포함하되,
    상기 다수의 하부 투명 전극의 각각은
    제1 층; 및
    상기 제1 층 상의 제2 층을 포함하고,
    상기 분리 절연 패턴, 상기 제1 층, 및 상기 제2 층의 상단들은 동일한 평면을 이루고,
    상기 다수의 하부 투명 전극의 각각은 상기 칼라 필터 층을 관통하는 적어도 하나의 콘택 플러그를 경유하여 상기 다수의 노드 영역 중 대응하는 하나에 접속되며,
    상기 제2 층은 상기 제1 층에 비하여 일 함수(work function)가 높은 물질층을 포함하는 반도체 소자.
  19. 제18 항에 있어서,
    상기 칼라 필터 층은
    적색(red) 필터인 제1 칼라 필터; 및
    상기 제1 칼라 필터에 인접하고 청색(blue) 필터인 제2 칼라 필터를 포함하되,
    상기 유기 광전층은 녹색(green) 파장의 빛을 흡수하여 광전 변화를 일으키는 유기 물질을 포함하는 반도체 소자.
  20. 제18 항에 있어서,
    상기 적어도 하나의 콘택 플러그는 상기 분리 절연 패턴을 관통하여 상기 제1 층에 직접적으로 접촉된 반도체 소자.
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