KR101555773B1 - 교호 패키지 기능을 위한 마이크로전자 기판 - Google Patents

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엠디 알타프 호싸인
클리프 씨. 리
데이비드 더블유. 브라우닝
이타이 엠. 파인즈
브라이언 피. 켈리
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인텔 코포레이션
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Abstract

본 개시물은 마이크로프로세서들, 칩세트들, 그래픽 처리 디바이스들, 무선 디바이스들, 메모리 디바이스들, 응용 주문형 집적 회로들 등과 같은 상이한 마이크로전자 디바이스들이 마이크로전자 기판들에 교호로 부착되어 기능적 마이크로전자 패키지들을 형성할 수 있도록, 오버랩하는 접속 구역들을 갖도록 제조되는 인터포저들, 마더보드들, 테스트 플랫폼들 등과 같은 마이크로전자 기판들에 관한 것이다.

Description

교호 패키지 기능을 위한 마이크로전자 기판{MICROELECTRONIC SUBSTRATE FOR ALTERNATE PACKAGE FUNCTIONALITY}
본 개시물은 일반적으로 마이크로전자 디바이스 패키징에 관한 것으로, 특히, 마이크로전자 디바이스들을 상호접속하여 기능적 마이크로전자 패키지들을 형성하기 위해 사용된 마이크로전자 기판들의 제조에 관한 것이다.
[선행기술문헌]
[특허문헌]
일본특허공개공보 JP 09-298217 A (1997.11.18)
미국특허공개공보 US 2002-0020898 A1 (2002.2.21)
.
본 개시물의 주제는 특히 명세서의 결론부에서 지적되고 별개로 청구된다. 본 개시물의 상술한 특징들 및 다른 특징들은 첨부한 도면들과 함께 아래의 설명 및 첨부한 청구항들로부터 더욱 완전하게 명백해질 것이다. 첨부한 도면들은 단지 본 개시물에 따른 여러 실시예들만을 도시하고, 따라서, 본 개시물의 범위를 제한하는 것으로 고려되지 않아야 한다는 것을 이해해야 한다. 본 개시물은 첨부한 도면들의 사용을 통해 추가적인 특이성 및 상세로 설명되어, 본 개시물의 이점들이 더욱 쉽게 확인될 수 있다.
도 1은 제1 마이크로전자 디바이스가 부착된, 본 설명의 일 실시예에 따른 기판의 측단면도를 예시한다.
도 2는 제2 마이크로전자 디바이스가 부착된, 본 설명의 일 실시예에 따른 기판의 측단면도를 예시한다.
도 3은 본 설명의 기판의 실시예를 예시하는 도 2에 대한 인셋 A의 측단면도를 예시한다.
도 4는 본 설명에 따른 기판의 일 실시예를 예시하는 도 1 또는 도 2의 라인 4-4에 따른 평면도를 예시한다.
도 5는 본 설명에 따른 기판의 다른 실시예의 평면도를 예시한다.
도 6은 본 설명에 따른 기판의 또 다른 실시예의 평면도를 예시한다.
도 7은 제1 마이크로전자 디바이스와 제2 마이크로전자 디바이스 사이에서 공통인 마이크로전자 엘리먼트들을 예시하는 제2 마이크로전자 디바이스에 걸쳐 개재된 제1 마이크로전자 디바이스의 실시예의 개략적인 평면도를 예시한다.
도 8은 본 설명의 일 실시예에 따른 기판의 측단면도를 예시하고, 여기서, 기판은 솔더형 외부 상호접속들을 갖는 인터포저(interposer)로서 예시된다.
도 9는 본 설명의 일 실시예에 따른 기판의 측단면도를 예시하고, 여기서, 기판은 핀형 외부 상호접속들을 갖는 인터포저로서 예시된다.
도 10은 본 설명의 실시예에 따른 휴대용 전자 디바이스의 실시예를 예시한다.
도 11은 본 설명의 실시예에 따른 컴퓨터 시스템의 실시예를 예시한다.
아래의 상세한 설명에서, 청구 대상이 실시될 수 있는 특정한 실시예들을 예시로서 도시하는 첨부한 도면들을 참조한다. 이들 실시예들은 당업자가 청구 대상을 실시할 수 있게 하기 위해 충분히 상세히 설명된다. 상이하더라도, 다양한 실시예들이 반드시 상호 배타적이지 않다는 것을 이해해야 한다. 예를 들어, 일 실시예와 관련하여 본 명세서에 설명하는 특정한 구성, 구조, 또는 특징은 청구 대상의 사상 및 범위를 벗어나지 않고 다른 실시예들내에서 구현될 수 있다. "일 실시예" 또는 "실시예"에 대한 본 명세서 내의 참조는, 실시예와 관련하여 설명한 특정한 구성, 구조, 또는 특징이 본 발명 내에 포함되는 적어도 하나의 구현예 내에 포함된다는 것을 의미한다. 따라서, 어구 "일 실시예에서" 또는 "실시예에서"의 사용이 반드시 동일한 실시예를 지칭하지는 않는다. 또한, 각 개시된 실시예 내의 개별 엘리먼트의 위치 또는 배열은 청구 대상의 사상 및 범위로부터 벗어나지 않고 변경될 수 있음을 이해해야 한다. 따라서, 아래의 상세한 설명은 제한하는 관점으로 취해지지 않고, 청구 대상의 범위는 첨부한 청구항들에 의해서만 정의되고, 첨부한 청구항들에 주어지는 등가물들의 전체 범위에 따라 적절하게 해석된다. 도면들에서, 동일한 부호들은 여러 도면들 전반적으로 동일하거나 유사한 엘리먼트들 또는 기능들을 칭하고, 그 안에 도시된 엘리먼트들은 반드시 서로 일정한 비율로 그려지는 것이 아니고, 오히려, 개별 엘리먼트들은 본 설명의 문맥에서 엘리먼트들을 더욱 쉽게 이해하기 위해 확대되거나 축소될 수 있다.
본 설명의 다양한 실시예들에서, 마이크로전자 기판들은 오버랩하는 접속 구역들을 갖도록 제조되어서, 상이한 마이크로전자 디바이스들이 마이크로전자 기판들에 교호로 부착되어서 기능적 마이크로전자 패키지들을 형성할 수 있다.
마이크로전자 패키지들의 제조에서, 하나 이상의 마이크로전자 디바이스들이 통상적으로 패키징을 위해 마이크로전자 기판 상에 탑재된다. 마이크로전자 기판은 당업자에게 이해되는 바와 같이, 인터포저, 마더보드들, 테스트 플랫폼 등을 포함하지만 이에 제한되지 않는 원하는 목적에 적절한 임의의 기판일 수 있다. 마이크로전자 디바이스들은 마이크로프로세서들, 칩세트들, 그래픽 프로세싱 디바이스들, 무선 디바이스들, 메모리 디바이스들, 응용 주문형 집적 회로들 등을 포함할 수 있지만 이에 제한되지 않는다.
마이크로전자 기판은 그것의 일 표면 상에 형성된 적어도 하나의 트레이스 네트워크를 갖는 코어를 포함할 수 있다. 트레이스 네트워크는 유전체 재료들의 다중 층들, 도전성 트레이스들, 및 마이크로전자 다이, 마이크로전자 디바이스들, 및/또는 마이크로전자 컴포넌트들이 전기적으로 접속될 수 있는 유전체 재료층들을 관통하는 비아들을 포함할 수 있다. 트레이스 네트워크는 그 위에 탑재된 마이크로전자 다이, 마이크로전자 디바이스들, 및/또는 마이크로전자 컴포넌트들 사이의 상호접속을 가능하게 할 수 있고, 외부 컴포넌트들과의 전기적 통신을 위해 솔더 볼들 또는 핀들과 같은 외부 상호접속들에 또한 접속할 수 있다. 외부 상호접속들은 마이크로전자 기판의 제1 표면 또는 마이크로전자 기판의 대향하는 제2 표면 상에 형성될 수 있다.
도 1 내지 3은 본 설명의 일 실시예에 따른 마이크로전자 기판(100)의 측단면도들을 예시한다. 도 1 내지 도 3에 도시되어 있는 바와 같이, 마이크로전자 기판(100)은 기판 코어(102)의 제1 표면(106) 상에 제1 트레이스 네트워크(104)가 형성되어 있는 코어(102)를 포함할 수 있다. 기판 코어(102)는 비스말레이미드 트리아진 수지, 난연 4등급 재료, 폴리이미드 재료들, 강화 유리 에폭시 매트릭스 재료 등 뿐만 아니라 이들의 적층체들 또는 다중층들을 포함하지만 이에 제한되지 않는 임의의 적절한 재료일 수도 있다.
마이크로프로세서, 칩세트, 메모리 디바이스, ASIC 등과 같은 제1 마이크로전자 디바이스(110)(도 1 참조) 또는 제2 마이크로전자 디바이스(120)(도 2 참조)는, 당업자가 이해하는 바와 같이, 제1 마이크로전자 디바이스(110) 상의 본드 패드들(미도시)로부터 또는 제2 마이크로전자 디바이스(120) 상의 본드 패드들(미도시)로부터 제1 트레이스 네트워크(104) 내 또는 그 상의 각각의 접촉 랜드들(108)로 연장하여, 본드 패드들과 접촉 랜드들 사이에서 전기적으로 접촉하는 복수의 상호접속들(122)(도 1 참조) 또는 복수의 상호접속들(124)(도 2 참조)을 통해 제1 트레이스 네트워크(104)에 부착될 수 있다. 언더필 재료(미도시)가 제1 마이크로전자 디바이스(110)(도 1 참조) 또는 제2 마이크로전자 디바이스(120)(도 2 참조)와 마이크로전자 기판(100) 사이에 확산되어, 기계적 지지, 오염 방지를 제공하고 패키지 신뢰성을 향상시킬 수 있다.
도 3(도 1의 인셋 A)은 다양한 유전체층들(1121 - 1124) 상에 그리고 그를 관통하여 형성된 복수의 도전성 트레이스들(114)을 갖는 기판 코어 제1 표면(106) 상에 형성된 적어도 하나의 유전체층(엘리먼트들(1121 - 1124)로서 예시됨)을 포함하는 제1 트레이스 네트워크(104)의 실시예를 예시한다. 4개의 유전체층들(1121 - 1124)이 예시되지만, 임의의 적절한 수의 층들이 형성될 수 있다. 유전체층들(1121 - 1124)은 화학 기상 증착("CVD"), 물리 기상 증착("PVD"), 원자층 증착("ALD") 등을 포함하지만 이에 제한되지 않는 당업계에 공지된 임의의 공지된 기법에 의해 형성될 도 있는 이산화 규소(SiO2), 산질화 규소(SiOxNy), 질화 규소(Si3N4), 실리카 충진 에폭시 재료들 등을 포함하지만 이에 제한되지 않는 임의의 적절한 유전체 재료일 수 있다. 도전성 트레이스들(114)은 구리, 금, 은, 알루미늄, 이들의 합금 등과 같은 금속들을 포함하지만 이에 제한되지 않는 임의의 적절한 도전성 재료일 수 있고, (예를 들어, 레이저 절삭, 이온 절삭, 및 리소그래피 에칭에 의해) 개별 유전체층(1121 - 1124)을 관통하는 비아들의 형성, 도전성 재료층의 증착, 및 리소그래피를 포함하는 당업계의 임의의 공지된 기법에 의한 도전성 재료층의 패터닝을 포함하는 당업계의 임의의 공지된 기법들에 의해 형성될 수도 있고, 여기서, 포토레지스트 재료가 도전성 재료층 상에 패터닝되고, 그것의 일부가 포토레지스트 재료를 에천트에 대한 실드로서 사용하여 에칭 제거된다.
도 3에 더 도시되어 있는 바와 같이, 복수의 접속 랜드들(108)은 예를 들어, 증착 및 리소그래프 패터닝 기법들에 의해 (엘리먼트(1124)로서 예시된) 최외곽 유전체층 상에 또는 그 안에 형성될 수 있다. 접촉 랜드들(108)은 (엘리먼트(1124)로서 예시된) 최외곽 유전체층을 통해 연장하여 적어도 하나의 도전성 트레이스(114)에 각각 접촉하도록 형성될 수 있다. 솔더 레지스트 층(116)이 접촉 랜드들(108) 각각의 일부를 노출시키기 위해 복수의 개구들(118)을 가지고서 (엘리먼트(1124)로서 예시된) 최외곽 유전체층 상에서 패터닝될 수도 있다. 솔더 레지스트 층(116)은 당업자가 이해하는 바와 같이, 폴리머 재료와 같은 임의의 적절한 재료일 수 있고, 도 1의 복수의 제1 마이크로전자 디바이스 상호접속들(122) 또는 도 2의 제2 마이크전자 디바이스 상호접속들(124) 각각이 원하는 영역에서 유지되는 것을 보장하도록 사용될 수 있다.
도 4는 본 설명의 일 실시예에 따른 마이크로전자 기판(100)의 평면도를 예시하고, 상이한 기능의 마이크로전자 디바이스들을 수용하여 기능적 마이크로전자 패키지들을 형성하도록 구성되는 접촉 랜드들의 구성을 예시한다. 도 4에 도시되어 있는 바와 같이, 마이크로전자 기판(100)은 엘리먼트들(1081 및 108c)로서 도시된 복수의 접촉 랜드들을 포함할 수 있다. 명확화를 위해 음영이 있는 접촉 랜드들(108c)은 제1 마이크로전자 디바이스(110)(도 1 참조) 및 제2 마이크로전자 디바이스(120)(도 2 참조)에 관하여 공통 접속들이다. 접촉 랜드(1081)(즉, 음영 없음)는 제1 마이크로전자 디바이스(110)(도 1)에 대해 특정된다. 제1 접속 구역, 즉, 구역 1은 제1 마이크로전자 디바이스(110)(도 1 참조)를 부착하기 위해 사용될 수 있는 접촉 랜드들(1081 및 108c)을 포함할 수 있다. 제2 접속 구역, 즉, 구역 2는 제2 마이크로전자 디바이스(120)(도 2 참조)를 부착하기 위해 사용될 수 있는 접촉 랜드들(108c)을 포함할 수 있다.
일 실시예에서, 제2 마이크로전자 디바이스(120)(도 2 참조)는 1-채널 메모리와 같은, 제1 마이크로전자 디바이스(110)(도 1 참조)에 비하여 더 낮은 입/출력 카운트(예를 들어, 도 2의 제2 마이크로전자 디바이스 상호접속들(124))를 갖는 더 작은 바디 사이즈(즉, 폼 팩터)를 갖는 "베이스 패키지"로서 보일 수 있다. 제1 마이크로전자 디바이스(110)는 2-채널 메모리와 같은, 제2 마이크로전자 디바이스(120)에 비하여 더 높은 입/출력 카운트(예를 들어, 도 1의 제1 마이크로전자 디바이스 상호접속들(122))를 갖는 더 큰 바디 사이즈를 갖는 "수퍼세트 패키지"로서 보일 수 있다. 공통 접촉 랜드들(108c)의 위치 및 카운트는 "베이스 패키지"(예를 들어, 도 2의 제2 마이크로전자 디바이스(120))와 "수퍼세트 패키지"(예를 들어, 도 1의 제1 마이크로전자 디바이스(110)) 사이에서 변하지 않는다. "수퍼세트 패키지"(예를 들어, 도 1의 제1 마이크로전자 디바이스(110))에 특정되는 접촉 랜드들(예를 들어, 접촉 랜드들(1081))은 도 4에 도시되어 있는 바와 같이, "베이스 패키지"(예를 들어, 도 2의 제2 마이크로전자 디바이스(120))의 폼 팩터 아웃라인의 외부에, 예를 들어, 제2 접촉 구역(구역 2) 외부이지만, 제1 접촉 구역(구역 1) 내부에 배치될 수 있다.
따라서, 마이크로전자 기판(100)은 "수퍼세트 패키지" 폼 팩터에 기초하여 설계될 수 있어서, 마이크로전자 기판(100)은 마이크로전자 기판(100)에 대한 어떠한 변경없이 "베이스 패키지"(예를 들어, 도 2의 제2 마이크로전자 디바이스(120)) 또는 "수퍼세트 패키지"(예를 들어, 도 1의 제1 마이크로전자 디바이스(110))를 사용할 수 있다. 따라서, 마이크로전자 기판(100)에 대한 이러한 설계는 마이크로전자 기판(100)의 공통 접촉 랜드들(108c)에 대해 "베이스 패키지"(예를 들어, 도 2의 제2 마이크로전자 디바이스(120))가 "수퍼세트 패키지"(예를 들어, 제1 마이크로전자 디바이스(110))에 매핑하는 것(그 반대의 경우도 마찬가지)을 보장하여, 각 마이크로전자 디바이스(예를 들어, 제1 마이크로전자 디바이스(110) 및 제2 마이크로전자 디바이스(120))는 당업자가 이해하는 바와 같이, 그들 각각의 요건들을 충족시키기 위해 동일한 마이크로전자 기판(예를 들어, 마이크로전자 기판(100)) 상의 디바이스 레벨 및 기판 레벨에서 독립적으로 기능하도록 한다.
따라서, 본 설명의 실시예들은 공통 마이크로전자 기판(100)이, 상이한 폼 팩터들(예를 들어, 바디 사이즈들), 상이한 구성들 및/또는 상이한 기능을 가질 수 있는 2개 이상의 상이한 마이크로전자 디바이스들에 대해 스케일러블 설계로서 사용될 수 있게 한다.
본 설명의 실시예들은 단일 마이크로전자 기판(100)이 (제1 마이크로전자 디바이스(110) 및 제2 마이크로전자 디바이스(120)와 같은) 다수의 마이크로전자 디바이스들에 대해 기능하게 하기 때문에, 마이크로전자 기판 설계 비용 및 설계 시간의 감소가 실현될 수 있다.
도 4의 실시예가 제2 접속 구역(구역 2), 및 제2 마이크로전자 디바이스(120)(도 2 참조)의 동작을 위한 모든 접촉 랜드들이 제1 접속 구역(구역 1) 내에(즉, 제1 마이크로전자 디바이스(110)(도 1 참조)의 동작을 위한 접촉 랜드들 내에) 완전히 있는 것을 예시하고 있지만, 본 설명의 개념은 이에 제한되지 않는다. 도 5에 도시되어 있는 바와 같이, 마이크로전자 기판(100)은 단지 부분적으로 오버랩하는 제1 접속 구역(구역 1) 및 제2 접속 구역(구역 2)을 가질 수 있다. 제1 접속 구역(구역 1) 및 제2 접속 구역(구역 2)의 오버랩하는 부분은 (명확화를 위해 음영이 있는) 공통 접촉 랜드들(108c)을 포함한다. 제1 마이크로전자 디바이스(110)(도 1 참조)에 대해 특정된 접촉 랜드들(엘리먼트들(1081))은 공통 접촉 랜드들(108c)에 대해 외부에 있고 제2 마이크로전자 디바이스(120)(도 2 참조)에 특정된 접촉 랜드들(1082)에 대해 외부에 있다. 유사하게, 제2 마이크로전자 디바이스(120)(도 2 참조)에 대해 특정된 접촉 랜드들(엘리먼트들(1082))은 공통 접촉 랜드들(108c)에 대해 외부에 있고 제1 마이크로전자 디바이스(110)(도 1 참조)에 특정된 접촉 랜드들(1081)에 대해 외부에 있다.
더욱이, 모든 공통 접촉 랜드(108c)가 제1 마이크로전자 디바이스(110) 또는 제2 마이크로전자 디바이스(120)의 기능에 적어도 부분적으로 의존하여, 제1 마이크로전자 디바이스(110)(도 1 참조) 또는 제2 마이크로전자 디바이스(120)(도 2 참조)에 의해 사용될 필요는 없다는 것이 이해된다.
도 1, 도 2, 도 4 및 도 5의 실시예들이 2개의 마이크로전자 디바이스들(예를 들어, 도 1의 제1 마이크로전자 디바이스(110) 및 도 2의 제2 마이크로전자 디바이스(120))을 교호로 수용하도록 구성된 마이크로전자 기판(100)을 도시하지만, 마이크로전자 기판(100)은 임의의 적절한 수의 교호하는 마이크로전자 디바이스들을 수용하도록 구성될 수 있고, 이들 마이크로전자 디바이스들은 그들 사이에서 공통으로 활용되는 (예를 들어, 도 5 및 도 6의 접촉 랜드들(108c)과 같은) 적어도 하나의 접촉 랜드를 갖는다는 것이 더 이해된다.
또한, 도 1, 도 2, 도 4 및 도 5의 예시된 실시예들이 2개의 마이크로전자 디바이스들(예를 들어, 제1 마이크로전자 디바이스(110) 및 제2 마이크로전자 디바이스(120))을 교호로 수용하도록 구성된 마이크로전자 기판(100)을 도시하지만, 본 설명의 개념이 이에 제한되지 않는다는 것이 이해된다. 마이크로전자 기판(100)은 그 사이에 적어도 하나의 공통 접촉 랜드를 갖는 임의의 적절한 수의 교호하는 마이크로전자 디바이스들을 갖는 임의의 적절한 수의 접촉 세트들을 수용하도록 구성될 수 있다는 것이 이해된다. 도 6은 제1 접촉 세트(접촉 세트 1) 및 제2 접촉 세트(접촉 세트 2)로서 예시된 다수의 접촉 세트들을 갖는 마이크로전자 기판(100)의 일 실시예를 예시한다. 제1 접촉 세트(접촉 세트 1)는 엘리먼트들(1081 및 108c)로서 도시된 복수의 접촉 랜드들을 포함할 수 있다. 명확화를 위해 음영이 있는 접촉 랜드들(108c)은 이전에 논의한 바와 같이 "수퍼세트 패키지" 및 "베이스 패키지"에 관하여 공통 접속들일 수 있다. 접촉 랜드들(1081)(즉, 음영 없음)은 "수퍼세트 패키지"에 특정될 수 있다. 제1 접촉 세트(접촉 세트 1)의 제1 접속 구역(구역 1)은 "수퍼세트 패키지"를 부착하기 위해 사용될 수 있는 접촉 랜드들(1081 및 108c)을 포함할 수 있다. 제1 접촉 세트(접촉 세트 1)의 제2 접속 구역(구역 2)은 "베이스 패키지"를 부착하기 위해 사용될 수 있는 접촉 랜드들(108c)을 포함할 수 있다. 유사하게, 제2 접촉 세트(접촉 세트 2)는 엘리먼트들(1081' 및 108c')로서 도시된 복수의 접촉 랜드들을 포함할 수 있다. 명확화를 위해 음영이 있는 접촉 랜드들(108c')은 이전에 논의한 바와 같이 "수퍼세트 패키지" 및 "베이스 패키지"에 관하여 공통 접속들일 수 있다. 접촉 랜드들(1081')(즉, 음영 없음)은 "수퍼세트 패키지"에 특정될 수 있다. 제2 접촉 세트(접촉 세트 2)의 제1 접속 구역(구역 1')은 "수퍼세트 패키지"를 부착하기 위해 사용될 수 있는 접촉 랜드들(1081' 및 108c')을 포함한다. 제2 접촉 세트(접촉 세트 2)의 제2 접속 구역(구역 2')은 "베이스 패키지"를 부착하기 위해 사용될 수 있는 접촉 랜드들(108c')을 포함할 수도 있다.
도 7을 참조하면, 제1 마이크로전자 디바이스(110) 및 제2 마이크로전자 디바이스(120)는 본 설명의 마이크로전자 기판들(100)의 트레이스 층 및 활용을 돕기 위해 실질적으로 동일한 위치들에서 컴포넌트들을 가질 수 있다. 도 7은 제2 마이크로전자 디바이스(120) 상에 개재된 제1 마이크로전자 디바이스(110)를 예시한다. 예시되어 있는 바와 같이, 제1 마이크로전자 디바이스(110)의 중앙 처리 유닛 또는 그래픽처리 유닛에 대한 2-채널 메모리와 같은 마이크로전자 다이(130)가 제2 마이크로전자 디바이스(120)의 중앙 처리 유닛 또는 그래픽 처리 유닛들에 대한 1-채널 메모리와 같은 마이크로전자 다이(130')와 유사한 위치에 위치된다. 제1 마이크로전자 디바이스(110) 및 제2 마이크로전자 디바이스(120) 양자의 기능에 필요한 공통 컴포넌트들이 유사한 위치들에 위치될 수 있고, 제1 마이크로전자 디바이스(110) 및 제2 마이크로전자 디바이스(120)의 더 작은 풋프린트 내에(본 예시에서는, 파선으로 도시된 제2 마이크로전자 디바이스(120)의 풋프린트 내에) 있을 수 있다. (명확화를 위해 점선들로 예시된) 공통 컴포넌트들은 입력 전압 회로(132), (PCIE(peripheral component interconnect express)와 같은) 주변 제어 회로(134), 칩-칩 신호 버스 회로(136), 디스플레이 회로(138), (듀얼 데이터 레이트 메모리와 같은) 메모리(142) 및 다양한 동작 회로(144)를 포함할 수도 있지만, 이에 제한되지 않는다. 추가의 듀얼 데이트 레이트 메모리와 같은 (3개의 섹션들로 예시된) 추가의 메모리(146)와 같은 제1 마이크로전자 디바이스(110)에 특정된 컴포넌트들은 제2 마이크로전자 디바이스(120)의 풋프린트 외부이지만, 제1 마이크로전자 다이(110)의 풋프린트 내에 있을 수 있다.
도 8은 본 발명의 일 실시예에 따른 마이크로전자 디바이스 패키지(160)를 예시한다. 마이크로전자 디바이스 패키지(160)는 마이크로전자 기판(150)에 부착된 제1 마이크로전자 디바이스(110)를 포함할 수 있고, 여기서, 마이크로전자 기판(150)은 기판 코어(102)의 제1 표면(106) 상에 제1 트레이스 네트워크(104)가 형성되어 있는 기판 코어(102), 도금 쓰루홀 비아 등과 같은, 기판 코어 제1 표면(106)으로부터 기판 코어(102)의 대향하는 제2 표면(156)으로 연장하는 적어도 하나의 도전성 비아(152), 및 제1 트레이스 네트워크(104)에 관하여 상술한 방식으로 기판 코어의 제2 표면(156) 상에 형성된 제2 트레이스 네트워크(154)를 포함한다. 도전성 비아(들)는 제1 트레이스 네트워크 내의 적어도 하나의 도전성 트레이스(114)를 제2 트레이스 네트워크(154) 내의 적어도 하나의 도전성 트레이스(158)에 전기적으로 접속시킬 수 있다.
제1 마이크로전자 디바이스(110)는 당업자가 이해하는 바와 같이, 마이크로전자 디바이스(110) 상의 본드 패드들(미도시)로부터 제1 트레이스 네트워크(104) 내 또는 그 상의 각각의 접촉 랜드들(108)로 연장하여, 본드 패드들과 접촉 랜드들 사이에서 전기적으로 접촉하는 (솔더 볼들로서 도시된) 복수의 상호접속들(122)을 통해 부착될 수 있다. 제2 트레이스 네트워크(154)는 그 내부에 또는 그 상에 형성된 복수의 외부 접촉 랜드들(162)을 포함할 수 있다. (솔더 볼들, 예를 들어, 볼 그리드 어레이로서 도시된) 복수의 외부 솔더 상호접속들(164)은 복수의 외부 접촉 랜드들(162) 상에 형성될 수 있다. 외부 솔더 상호접속들(164)은 당업자가 이해하는 바와 같이, 제어 실패 칩 접속(control collapse chip connection)에 의해 외부 컴포넌트(미도시)에 마이크로전자 디바이스 패키지(160)를 접속시키기 위해 사용될 수 있다. 따라서, 마이크로전자 기판(150)은 마이크로전자 디바이스(110)와 외부 컴포넌트(미도시) 사이에서 신호들을 라우팅하는 인터포저로서 작용할 수 있다.
도 9는 본 발명의 실시예에 따른 대안의 마이크로전자 디바이스 패키지(170)를 예시한다. 마이크로전자 디바이스 패키지(170)는 도 8에 예시된 실시예와 동일하거나 유사한 컴포넌트들 중 일부를 가질 수 있다. (도 8의 외부 솔더 상호접속들(164) 보다는) 복수의 핀 상호접속들(166)이 복수의 외부 접촉 랜드들(162)에 부착되어 핀 그리드 어레이 디바이스를 형성할 수 있다. 따라서, 마이크로전자 디바이스 패키지(170)는 당업자가 이해하는 바와 같이, 외부 컴포넌트(미도시) 상에 탑재된 소켓(미도시)에 부착될 수 있다.
본 설명의 마이크로전자 기판들이 몇몇 마이크로전자 응용예들을 참조하여 설명되었지만, 개념들이 시험 고정부(test fixture)들, 모바일 디바이스들, 중앙 처리 유닛들 및/또는 그래픽 처리 유닛들을 갖는 데스크탑 및 서버 시스템들, 고해상도 멀티미디어 인터페이스 마더보드들 등을 포함하지만 이에 제한되지 않는 다양한 응용예들에 적용될 수도 있다는 것이 이해된다. 또한, 본 설명의 마이크로전자 기판들이 마이크로전자 패키징 분야에서 구체적으로 예들로 설명되었지만, 본 설명에 개시된 개념들이 다양한 전자 및 마이크로전자 응용예들에 적용될 수도 있다는 것이 당업자에 의해 이해될 것이다.
도 10은 휴대용 컴퓨터, 모바일 전화, 디지털 카메라, 디지털 음악 플레이어, 웹 태블릿/패드 디바이스, 휴대 보조 단말기, 페이저, 인스턴트 메시징 디바이스, 또는 다른 디바이스들과 같은 휴대용 시스템/디바이스(200)의 실시예를 예시한다. 휴대용 시스템/디바이스(200)는 무선 로컬 영역 네트워크(WLAN) 시스템, 무선 개인 영역 네트워크(WPAN) 시스템, 및/또는 셀룰러 네트워크를 통해서와 같이 무선으로 정보를 송신 및/또는 수신하도록 구성될 수 있다. 휴대용 시스템/디바이스(200)는 하우징(220) 내에 기판(210)을 포함할 수 있다. 기판(210)은 마이크로전자 디바이스 패키지, (중앙 처리 유닛(CPU)들, 칩세트들, 그래픽 처리 유닛들, ASIC들, 또는 다른 커맨드/데이터 처리 디바이스와 같은) 마이크로프로세서, 메모리 디바이스 등을 포함하지만 이에 제한되지 않는 그 기판(210)에 전기적으로 연결된 다양한 마이크로전자 디바이스들(230)을 가질 수 있다. 기판(210)은 키패드와 같은 입력 디바이스(240), 및 LCD 디스플레이와 같은 디스플레이 디바이스(250)를 포함하는 다양한 주변 디바이스들에 부착될 수 있다. 디스플레이 디바이스(250)가 터치 감지형인 경우에, 디스플레이 디바이스(250)가 입력 디바이스로서 또한 기능할 수 있다는 것이 이해된다. 본 설명의 실시예들은 기판(210) 및/또는 마이크로전자 컴포넌트(들)(220)를 포함하지만 이에 제한되지 않는 휴대용 시스템/디바이스(200)의 임의의 컴포넌트들에 통합될 수 있다.
도 11은 데스크탑 컴퓨터, 서버 등과 같은 컴퓨터 시스템(300)의 실시예를 예시한다. 컴퓨터 시스템(300)은 하우징(320) 내에 기판 또는 마더보드(310)를 포함할 수 있다. 마더보드(310)는 (중앙 처리 유닛(CPU)들, 칩세트들, 그래픽 프로세서들, ASIC들, 또는 다른 커맨드/데이터 처리 디바이스와 같은) 마이크로프로세서, (DRAM, 플래시 메모리, BIOS 칩, 고체 상태 드라이브 등과 같은) 메모리 디바이스, 및 임의의 다른 적절한 전기 컴포넌트를 포함하지만 이에 제한되지 않는, 그 마더보드(310)에 전기적으로 연결된 다양한 마이크로전자 디바이스들(330)을 가질 수 있다. 가판 또는 마더보드(310)는 키보드(340) 및/또는 마우스(350)와 같은 입력 디바이스들, 및 모니터(360)와 같은 디스플레이 디바이스를 포함하는 다양한 주변 디바이스들에 부착될 수 있다. 본 설명의 실시예들은 마더보드(310) 및/또는 마이크로전자 디바이스(들)(330)를 포함하지만 이에 제한되지 않는 컴퓨터 시스템(300)의 임의의 컴포넌트들에 통합될 수도 있다.
따라서, 본 발명의 상세한 실시예들에서 설명하였지만, 첨부한 청구항들에 의해 정의된 본 발명은 본 발명의 다수의 명백한 변형들이 본 발명의 사상 또는 범위로부터 벗어나지 않고 가능하기 때문에 상기 설명에서 설명한 특정한 상세에 의해 제한되지 않는다는 것이 이해된다.

Claims (20)

  1. 기판 코어;
    상기 기판 코어의 제1 표면 상에 형성된 제1 트레이스 네트워크 - 상기 제1 트레이스 네트워크는 최외곽 유전체층을 포함하는 복수의 유전체층을 포함함 - ;
    상기 기판 코어의 제2 표면 상에 형성된 제2 트레이스 네트워크;
    상기 기판 코어의 제1 표면으로부터 상기 기판 코어의 제2 표면으로 연장하는 적어도 하나의 도전성 비아 - 상기 적어도 하나의 도전성 비아는 상기 제1 트레이스 네트워크 내의 적어도 하나의 도전성 트레이스를 상기 제2 트레이스 네트워크 내의 적어도 하나의 도전성 트레이스에 전기적으로 접속시킴 - ;
    상기 제2 트레이스 네트워크 내에 또는 그 위에 형성된 적어도 하나의 외부 접촉 랜드;
    상기 적어도 하나의 외부 접촉 랜드에 부착된 적어도 하나의 외부 상호접속;
    복수의 접촉 랜드들이 그 내부에 정의되어 있는 제1 접촉 구역 - 상기 접촉 랜드들은 상기 제1 트레이스 네트워크의 최외곽 유전체층 내에 또는 그 위에 형성됨 - ; 및
    복수의 접촉 랜드들이 그 내부에 정의되어 있는 제2 접촉 구역 - 상기 접촉 랜드들은 상기 최외곽 유전체층 내에 또는 그 위에 형성됨 -
    을 포함하고,
    상기 제1 접촉 구역은 상기 제2 접촉 구역의 적어도 일부와 오버랩하고, 상기 제1 접촉 구역의 복수의 접촉 랜드들과 상기 제2 접촉 구역의 복수의 접촉 랜드들 사이에서 적어도 하나의 접촉 랜드가 공통인 기판.
  2. 제1항에 있어서,
    상기 제1 접촉 구역의 복수의 접촉 랜드들은 제1 마이크로전자 디바이스를 부착시키도록 위치해 있고, 상기 제2 접촉 구역의 복수의 접촉 랜드들은 상기 제1 마이크로전자 디바이스와는 상이한 기능을 갖는 제2 마이크로전자 디바이스를 부착시키도록 위치해 있는 기판.
  3. 제2항에 있어서,
    상기 제1 접촉 구역의 복수의 접촉 랜드들 중, 상기 제1 접촉 구역의 복수의 접촉 랜드들과 상기 제2 접촉 구역의 복수의 접촉 랜드들 사이에서 공통이 아닌 임의의 접촉 랜드가 상기 제1 마이크로전자 디바이스의 동작에 특정되고, 상기 제2 접촉 구역의 복수의 접촉 랜드들 중, 상기 제1 접촉 구역의 복수의 접촉 랜드들과 상기 제2 접촉 구역의 복수의 접촉 랜드들 사이에서 공통이 아닌 임의의 접촉 랜드가 상기 제2 마이크로전자 디바이스의 동작에 특정되는 기판.
  4. 제1항에 있어서,
    상기 제1 접촉 구역은 상기 제2 접촉 구역의 복수의 접촉 랜드들 보다 상기 제1 접촉 구역의 복수의 접촉 랜드들 내에서 더 큰 수의 접촉 랜드들을 갖고, 상기 제1 접촉 구역은 상기 제2 접촉 구역과 오버랩하는 기판.
  5. 시스템으로서,
    기판; 및
    상기 기판에 부착된 제1 마이크로전자 디바이스 및 제2 마이크로전자 디바이스 중 하나의 디바이스를 포함하고,
    상기 기판은
    기판 코어;
    상기 기판 코어의 제1 표면 상에 형성된 제1 트레이스 네트워크;
    상기 기판 코어의 제2 표면 상에 형성된 제2 트레이스 네트워크;
    상기 기판 코어의 제1 표면으로부터 상기 기판 코어의 제2 표면으로 연장하는 적어도 하나의 도전성 비아 - 상기 적어도 하나의 도전성 비아는 상기 제1 트레이스 네트워크 내의 적어도 하나의 도전성 트레이스를 상기 제2 트레이스 네트워크 내의 적어도 하나의 도전성 트레이스에 전기적으로 접속시킴 - ;
    상기 제2 트레이스 네트워크 내에 또는 그 위에 형성된 적어도 하나의 외부 접촉 랜드;
    상기 적어도 하나의 외부 접촉 랜드에 부착된 적어도 하나의 외부 상호접속;
    상기 제1 트레이스 네트워크 내에 복수의 접촉 랜드들이 정의되어 있는 제1 접촉 구역; 및
    상기 제1 트레이스 네트워크 내에 복수의 접촉 랜드들이 정의되어 있는 제2 접촉 구역 - 제1 접촉 구역은 상기 제2 접촉 구역의 적어도 일부와 오버랩하고, 상기 제1 접촉 구역의 복수의 접촉 랜드들과 상기 제2 접촉 구역의 복수의 접촉 랜드들 사이에서 적어도 하나의 접촉 랜드가 공통임 -
    을 포함하고,
    상기 제1 접촉 구역의 복수의 접촉 랜드들은 제1 마이크로전자 디바이스를 부착시키도록 위치해 있고, 상기 제2 접촉 구역의 복수의 접촉 랜드들은 상기 제1 마이크로전자 디바이스와는 상이한 기능을 갖는 제2 마이크로전자 디바이스를 부착시키도록 위치해 있으며,
    상기 제1 마이크로전자 디바이스는 상기 제1 접촉 구역에 부착되거나 또는상기 제2 마이크로전자 디바이스는 상기 제2 접촉 구역에 부착되는 시스템.
  6. 제5항에 있어서,
    상기 제1 접촉 구역의 복수의 접촉 랜드들 중, 상기 제1 접촉 구역의 복수의 접촉 랜드들과 상기 제2 접촉 구역의 복수의 접촉 랜드들 사이에서 공통이 아닌 임의의 접촉 랜드가 상기 제1 마이크로전자 디바이스의 동작에 특정되고, 상기 제2 접촉 구역의 복수의 접촉 랜드들 중, 상기 제1 접촉 구역의 복수의 접촉 랜드들과 상기 제2 접촉 구역의 복수의 접촉 랜드들 사이에서 공통이 아닌 임의의 접촉 랜드가 상기 제2 마이크로전자 디바이스의 동작에 특정되는 시스템.
  7. 제5항에 있어서,
    상기 제1 접촉 구역은 상기 제2 접촉 구역의 복수의 접촉 랜드들 보다 상기 제1 접촉 구역의 복수의 접촉 랜드들 내에서 더 큰 수의 접촉 랜드들을 갖고, 상기 제1 접촉 구역은 상기 제2 접촉 구역과 오버랩하는 시스템.
  8. 기판 코어;
    상기 기판 코어의 제1 표면 상에 형성된 제1 트레이스 네트워크;
    상기 기판 코어의 제2 표면 상에 형성된 제2 트레이스 네트워크;
    상기 기판 코어의 제1 표면으로부터 상기 기판 코어의 제2 표면으로 연장하는 적어도 하나의 도전성 비아 - 상기 적어도 하나의 도전성 비아는 상기 제1 트레이스 네트워크 내의 적어도 하나의 도전성 트레이스를 상기 제2 트레이스 네트워크 내의 적어도 하나의 도전성 트레이스에 전기적으로 접속시킴 - ;
    상기 제2 트레이스 네트워크 내에 또는 그 위에 형성된 적어도 하나의 외부 접촉 랜드;
    상기 적어도 하나의 외부 접촉 랜드에 부착된 적어도 하나의 외부 상호접속;
    상기 제1 트레이스 네트워크 내에 또는 그 위에 형성된 제1 접촉 구역의 제1 복수의 접촉 랜드들; 및
    상기 제1 트레이스 네트워크 내에 또는 그 위에 형성된 제2 접촉 구역의 제2 복수의 접촉 랜드들 - 상기 제2 복수의 접촉 랜드들 내에는 제1 복수의 접촉 랜드들 중 적어도 하나의 접촉 랜드가 포함됨 -
    을 포함하고,
    상기 제1 접촉 구역의 복수의 접촉 랜드들은 제1 마이크로전자 디바이스를 부착시키도록 위치해 있고, 상기 제2 접촉 구역의 복수의 접촉 랜드들은 상기 제1 마이크로전자 디바이스와는 상이한 기능을 갖는 제2 마이크로전자 디바이스를 부착시키도록 위치해 있는 기판.
  9. 삭제
  10. 제8항에 있어서,
    상기 제1 복수의 접촉 랜드들 중, 상기 제1 복수의 접촉 랜드들과 상기 제2 복수의 접촉 랜드들 사이에서 공통이 아닌 임의의 접촉 랜드가 상기 제1 마이크로전자 디바이스의 동작에 특정되고, 상기 제2 복수의 접촉 랜드들 중, 상기 제1 복수의 접촉 랜드들과 상기 제2 복수의 접촉 랜드들 사이에서 공통이 아닌 임의의 접촉 랜드가 상기 제2 마이크로전자 디바이스의 동작에 특정되는 기판.
  11. 제8항에 있어서,
    상기 제1 복수의 접촉 랜드들은 상기 제2 복수의 접촉 랜드들 보다 큰 수의 접촉 랜드들을 갖고, 상기 제2 복수의 접촉들은 상기 제1 복수의 접촉들 내에 있는 기판.
  12. 시스템으로서,
    기판에 부착된 제1 마이크로전자 디바이스 및 제2 마이크로전자 디바이스 중 하나를 포함하는 적어도 하나의 마이크로전자 디바이스 패키지를 포함하고,
    상기 기판은
    기판 코어;
    상기 기판 코어의 제1 표면 상에 형성된 제1 트레이스 네트워크;
    상기 기판 코어의 제2 표면 상에 형성된 제2 트레이스 네트워크;
    상기 기판 코어의 제1 표면으로부터 상기 기판 코어의 제2 표면으로 연장하는 적어도 하나의 도전성 비아 - 상기 적어도 하나의 도전성 비아는 상기 제1 트레이스 네트워크 내의 적어도 하나의 도전성 트레이스를 상기 제2 트레이스 네트워크 내의 적어도 하나의 도전성 트레이스에 전기적으로 접속시킴 - ;
    상기 제2 트레이스 네트워크 내에 또는 그 위에 형성된 적어도 하나의 외부 접촉 랜드;
    상기 적어도 하나의 외부 접촉 랜드에 부착된 적어도 하나의 외부 상호접속;
    상기 제1 트레이스 네트워크 내에 복수의 접촉 랜드들이 정의되어 있는 제1 접촉 구역; 및
    상기 제1 트레이스 네트워크 내에 복수의 접촉 랜드들이 정의되어 있는 제2 접촉 구역 - 제1 접촉 구역은 상기 제2 접촉 구역의 적어도 일부와 오버랩하고, 상기 제1 접촉 구역의 복수의 접촉 랜드들과 상기 제2 접촉 구역의 복수의 접촉 랜드들 사이에서 적어도 하나의 접촉 랜드가 공통임 -
    을 포함하고,
    상기 제1 접촉 구역의 복수의 접촉 랜드들은 제1 마이크로전자 디바이스를 부착시키도록 위치해 있고, 상기 제2 접촉 구역의 복수의 접촉 랜드들은 상기 제1 마이크로전자 디바이스와는 상이한 기능을 갖는 제2 마이크로전자 디바이스를 부착시키도록 위치해 있으며,
    상기 제1 마이크로전자 디바이스는 상기 제1 접촉 구역에 부착되거나 또는상기 제2 마이크로전자 디바이스는 상기 제2 접촉 구역에 부착되는 시스템.
  13. 제12항에 있어서,
    상기 제1 접촉 구역의 복수의 접촉 랜드들 중, 상기 제1 접촉 구역의 복수의 접촉 랜드들과 상기 제2 접촉 구역의 복수의 접촉 랜드들 사이에서 공통이 아닌 임의의 접촉 랜드가 상기 제1 마이크로전자 디바이스의 동작에 특정되고, 상기 제2 접촉 구역의 복수의 접촉 랜드들 중, 상기 제1 접촉 구역의 복수의 접촉 랜드들과 상기 제2 접촉 구역의 복수의 접촉 랜드들 사이에서 공통이 아닌 임의의 접촉 랜드가 상기 제2 마이크로전자 디바이스의 동작에 특정되는 시스템.
  14. 제12항에 있어서,
    상기 제1 접촉 구역은 상기 제2 접촉 구역의 복수의 접촉 랜드들 보다 상기 제1 접촉 구역의 복수의 접촉 랜드들 내에서 더 큰 수의 접촉 랜드들을 갖고, 상기 제1 접촉 구역은 상기 제2 접촉 구역과 오버랩하는 시스템.
  15. 삭제
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  17. 삭제
  18. 삭제
  19. 삭제
  20. 삭제
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