JP2001033515A - 半導体装置の裏面解析用基板 - Google Patents
半導体装置の裏面解析用基板Info
- Publication number
- JP2001033515A JP2001033515A JP11207081A JP20708199A JP2001033515A JP 2001033515 A JP2001033515 A JP 2001033515A JP 11207081 A JP11207081 A JP 11207081A JP 20708199 A JP20708199 A JP 20708199A JP 2001033515 A JP2001033515 A JP 2001033515A
- Authority
- JP
- Japan
- Prior art keywords
- electrode
- substrate
- back surface
- chip
- semiconductor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/02—Bonding areas ; Manufacturing methods related thereto
- H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/0212—Auxiliary members for bonding areas, e.g. spacers
- H01L2224/02122—Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body
- H01L2224/02163—Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body on the bonding area
- H01L2224/02165—Reinforcing structures
- H01L2224/02166—Collar structures
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/0555—Shape
- H01L2224/05552—Shape in top view
- H01L2224/05554—Shape in top view being square
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
- H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/14—Integrated circuits
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Tests Of Electronic Circuits (AREA)
- Testing Of Individual Semiconductor Devices (AREA)
- Measuring Leads Or Probes (AREA)
Abstract
(57)【要約】
【課題】 本発明は、二種以上の半導体チップに対し共
通で使用できるようにすることにより、解析コストの低
減と解析に要する時間の短縮を可能にする半導体装置の
裏面解析用基板を提供する事を目的とする。 【解決手段】 半導体チップの電極とフリップチップ方
式で接続される電極端子を備える半導体装置の裏面解析
用基板であって、前記裏面解析用基板上面に配置され
た、一つ或いは複数個、電気的に直列に接続された前記
電極端子を有する複数の第一電極と、前記複数の第一電
極のうちのひとつと電気的に接続され、外部との電気的
接続を行う為の複数の第二電極とを備えることを特徴と
する半導体装置の裏面解析用基板。
通で使用できるようにすることにより、解析コストの低
減と解析に要する時間の短縮を可能にする半導体装置の
裏面解析用基板を提供する事を目的とする。 【解決手段】 半導体チップの電極とフリップチップ方
式で接続される電極端子を備える半導体装置の裏面解析
用基板であって、前記裏面解析用基板上面に配置され
た、一つ或いは複数個、電気的に直列に接続された前記
電極端子を有する複数の第一電極と、前記複数の第一電
極のうちのひとつと電気的に接続され、外部との電気的
接続を行う為の複数の第二電極とを備えることを特徴と
する半導体装置の裏面解析用基板。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の評価
用治具に関し、特に半導体装置の裏面解析用基板に関す
る。
用治具に関し、特に半導体装置の裏面解析用基板に関す
る。
【０００２】
【従来の技術】従来、半導体集積回路の大規模化に伴
い、多層配線化が進み、金属配線に覆われたチップ表面
から故障箇所を特定することが困難になってきており、
このような集積回路の故障解析手法として、半導体に対
する透過率の高い赤外域の光を利用した、ＥＭＳ（Ｅｍ
ｉｓｓｉｏｎ Ｍｉｃｒｏｓｃｏｐｅ）法、ＯＢＩＣ
（Ｏｐｔｉｃａｌ Ｂｅａｍ Ｉｎｄｕｃｅｄ Ｃｕｒ
ｒｅｎｔ）法などにより、チップ裏面から不良個所を検
出する手法（裏面解析手法）が行われている。
い、多層配線化が進み、金属配線に覆われたチップ表面
から故障箇所を特定することが困難になってきており、
このような集積回路の故障解析手法として、半導体に対
する透過率の高い赤外域の光を利用した、ＥＭＳ（Ｅｍ
ｉｓｓｉｏｎ Ｍｉｃｒｏｓｃｏｐｅ）法、ＯＢＩＣ
（Ｏｐｔｉｃａｌ Ｂｅａｍ Ｉｎｄｕｃｅｄ Ｃｕｒ
ｒｅｎｔ）法などにより、チップ裏面から不良個所を検
出する手法（裏面解析手法）が行われている。
【０００３】裏面解析手法においては、集積回路の表面
から電源電圧や信号の入力を行った上で、裏面から光学
的に観察できるような形態の試料を準備する必要があ
り、裏面解析用基板を用いる方法が有効である。図１８
は、従来の裏面解析用基板の一例であり、基板１の中央
部に設けられた接続用電極４に対し、図１９に示す半導
体チップ５がフリップチップ方式で実装される。このと
き、各接続用電極４は、バンプ電極を介して、半導体チ
ップ５上の電極６に接続される。又、各接続用電極４
は、基板１の周辺部に設けられた個々の評価用電極２と
配線３により電気的に接続されているので、評価用電極
２から、半導体チップ５内に形成されている集積回路を
電気的に駆動することが可能となる。
から電源電圧や信号の入力を行った上で、裏面から光学
的に観察できるような形態の試料を準備する必要があ
り、裏面解析用基板を用いる方法が有効である。図１８
は、従来の裏面解析用基板の一例であり、基板１の中央
部に設けられた接続用電極４に対し、図１９に示す半導
体チップ５がフリップチップ方式で実装される。このと
き、各接続用電極４は、バンプ電極を介して、半導体チ
ップ５上の電極６に接続される。又、各接続用電極４
は、基板１の周辺部に設けられた個々の評価用電極２と
配線３により電気的に接続されているので、評価用電極
２から、半導体チップ５内に形成されている集積回路を
電気的に駆動することが可能となる。
【０００４】このような裏面解析用基板に半導体チップ
５をフリップチップ方式で実装することは、図２０に示
すようなプロービングによる裏面解析を行う際に、半導
体チップ５にプロービングの荷重が加わらない、プロー
ビングする側から半導体チップ５の裏面が観察できる等
の特徴を有している。従って、薄く研磨されたチップに
対して、特殊なステージを用いることなく、プロービン
グすることが可能となり、高感度な裏面解析が可能にな
るという効果が得られる。
５をフリップチップ方式で実装することは、図２０に示
すようなプロービングによる裏面解析を行う際に、半導
体チップ５にプロービングの荷重が加わらない、プロー
ビングする側から半導体チップ５の裏面が観察できる等
の特徴を有している。従って、薄く研磨されたチップに
対して、特殊なステージを用いることなく、プロービン
グすることが可能となり、高感度な裏面解析が可能にな
るという効果が得られる。
【０００５】更に、この裏面解析用基板の評価用電極２
のレイアウトを規格化しておくことで、共通のプローブ
カードにより異なる半導体チップの裏面解析が可能とな
って、解析コストが低減される上、プローブカード作成
の為の時間が省略されることにより、解析に要する時間
の短縮も可能になるという利点があった。
のレイアウトを規格化しておくことで、共通のプローブ
カードにより異なる半導体チップの裏面解析が可能とな
って、解析コストが低減される上、プローブカード作成
の為の時間が省略されることにより、解析に要する時間
の短縮も可能になるという利点があった。
【０００６】
【発明が解決しようとする課題】しかしながら、従来技
術には以下に掲げる問題点があった。第１の問題点は、
裏面解析用基板を用いることで、プローブカード作成の
為の時間は省略可能であるが、１種類の半導体チップに
対し、１種類の裏面解析基板を作製する必要がある為、
裏面解析用基板作成の為の時間までは省略できず、この
時間が解析ＴＡＴ短縮の障害となっていることである。
術には以下に掲げる問題点があった。第１の問題点は、
裏面解析用基板を用いることで、プローブカード作成の
為の時間は省略可能であるが、１種類の半導体チップに
対し、１種類の裏面解析基板を作製する必要がある為、
裏面解析用基板作成の為の時間までは省略できず、この
時間が解析ＴＡＴ短縮の障害となっていることである。
【０００７】その理由は、プローブカードに対して評価
用電極２は規格化できるが、接続用電極４は半導体チッ
プ毎に配置を変更する必要がある為である。
用電極２は規格化できるが、接続用電極４は半導体チッ
プ毎に配置を変更する必要がある為である。
【０００８】第２の問題点は、第１の問題点を避ける為
に、予め裏面解析用基板を作成しておくと、解析コスト
の低減という利点が失われてしまうということである。
に、予め裏面解析用基板を作成しておくと、解析コスト
の低減という利点が失われてしまうということである。
【０００９】その理由は、裏面解析用基板は、対象とな
る半導体チップが故障解析を必要とする事態にならない
限り、必要とはならないので、製造する半導体チップ全
てに対して、裏面解析用基板を準備することは、無駄な
基板も作成することになり、結果的に、全体としての解
析コストを引き上げてしまうことになる為である。
る半導体チップが故障解析を必要とする事態にならない
限り、必要とはならないので、製造する半導体チップ全
てに対して、裏面解析用基板を準備することは、無駄な
基板も作成することになり、結果的に、全体としての解
析コストを引き上げてしまうことになる為である。
【００１０】本発明は斯かる問題点を鑑みてなされたも
のであり、その目的とするところは、二種以上の半導体
チップに対し共通で使用できるようにすることにより、
解析コストの低減と解析に要する時間の短縮を可能にす
る半導体装置の裏面解析用基板を提供する点にある。
のであり、その目的とするところは、二種以上の半導体
チップに対し共通で使用できるようにすることにより、
解析コストの低減と解析に要する時間の短縮を可能にす
る半導体装置の裏面解析用基板を提供する点にある。
【００１１】
【課題を解決するための手段】本発明は上記課題を解決
すべく、以下に掲げる構成とした。請求項１記載の発明
の要旨は、半導体チップの電極とフリップチップ方式で
接続される電極端子を備える半導体装置の裏面解析用基
板であって、前記裏面解析用基板上面に配置された、一
つ或いは複数個、電気的に直列に接続された前記電極端
子を有する複数の第一電極と、前記複数の第一電極のう
ちのひとつと電気的に接続され、外部との電気的接続を
行う為の複数の第二電極とを備えることを特徴とする半
導体装置の裏面解析用基板に存する。請求項２記載の発
明の要旨は、前記複数の第一電極のうち複数の前記電極
端子を備えるものは、該複数の前記電極端子のうち、前
記半導体チップの電極と物理的に接続可能な一つを選択
して接続することにより、形状の異なる二種以上の半導
体チップへの接続が可能であることを特徴とする請求項
１に記載の半導体装置の裏面解析用基板に存する。請求
項３記載の発明の要旨は、前記第一電極は、前記半導体
チップの電極とフリップチップ方式による接続が可能な
ように、前記電極端子が装着される前記半導体チップの
電極の配置に応じて配置されていることを特徴とする請
求項１又は２に記載の半導体装置の裏面解析用基板に存
する。請求項４記載の発明の要旨は、前記電極端子がバ
ンプで形成されていることを特徴とする請求項１〜３の
いずれかに記載の半導体装置の裏面解析用基板に存す
る。請求項５記載の発明の要旨は、前記複数の電極端子
は、前記裏面解析用基板の側辺に平行或いは垂直な直線
上に並んだ形で配置されていることを特徴とする請求項
１〜４のいずれかに記載の半導体装置の裏面解析用基板
に存する。請求項６記載の発明の要旨は、前記第二電極
は、解析対象として想定される前記半導体チップの内、
最大寸法の半導体チップをフリップチップ方式で前記裏
面解析用基板に実装した状態で、外部との電気的接続を
行う治具に対して電気的接続が図れる寸法に規格化され
て配置されていることを特徴とする請求項１〜５のいず
れかに記載の半導体装置の裏面解析用基板に存する。請
求項７記載の発明の要旨は、前記第二電極は、前記裏面
解析用基板上面の前記第一電極より外側に配置されてい
ることを特徴とする請求項１〜６のいずれかに記載の半
導体装置の裏面解析用基板に存する。請求項８記載の発
明の要旨は、前記第二電極は、前記電極端子を結ぶ直線
の延長線上の、前記裏面解析用基板の周辺近くに配置さ
れていることを特徴とする請求項１〜７のいずれかに記
載の半導体装置の裏面解析用基板に存する。請求項９記
載の発明の要旨は、前記第一電極、第二電極、及び、こ
れらを接続する配線は、半導体基板上に絶縁膜を介して
形成されていることを特徴とする請求項１〜８のいずれ
かに記載の半導体装置の裏面解析用基板に存する。請求
項１０記載の発明の要旨は、正方形であることを特徴と
する請求項１〜９のいずれかに記載の半導体装置の裏面
解析用基板に存する。請求項１１記載の発明の要旨は、
半導体チップの電極とフリップチップ方式で接続される
電極端子を備える半導体装置の裏面解析方法であって、
裏面解析用基板上面に、電気的に直列に接続された一つ
或いは複数の前記電極端子を備えた複数の第一電極と、
前記複数の第一電極のうちのひとつと電気的に接続さ
れ、外部との電気的接続を行う為の複数の第二電極を配
置することを特徴とする半導体装置の裏面解析方法に存
する。
すべく、以下に掲げる構成とした。請求項１記載の発明
の要旨は、半導体チップの電極とフリップチップ方式で
接続される電極端子を備える半導体装置の裏面解析用基
板であって、前記裏面解析用基板上面に配置された、一
つ或いは複数個、電気的に直列に接続された前記電極端
子を有する複数の第一電極と、前記複数の第一電極のう
ちのひとつと電気的に接続され、外部との電気的接続を
行う為の複数の第二電極とを備えることを特徴とする半
導体装置の裏面解析用基板に存する。請求項２記載の発
明の要旨は、前記複数の第一電極のうち複数の前記電極
端子を備えるものは、該複数の前記電極端子のうち、前
記半導体チップの電極と物理的に接続可能な一つを選択
して接続することにより、形状の異なる二種以上の半導
体チップへの接続が可能であることを特徴とする請求項
１に記載の半導体装置の裏面解析用基板に存する。請求
項３記載の発明の要旨は、前記第一電極は、前記半導体
チップの電極とフリップチップ方式による接続が可能な
ように、前記電極端子が装着される前記半導体チップの
電極の配置に応じて配置されていることを特徴とする請
求項１又は２に記載の半導体装置の裏面解析用基板に存
する。請求項４記載の発明の要旨は、前記電極端子がバ
ンプで形成されていることを特徴とする請求項１〜３の
いずれかに記載の半導体装置の裏面解析用基板に存す
る。請求項５記載の発明の要旨は、前記複数の電極端子
は、前記裏面解析用基板の側辺に平行或いは垂直な直線
上に並んだ形で配置されていることを特徴とする請求項
１〜４のいずれかに記載の半導体装置の裏面解析用基板
に存する。請求項６記載の発明の要旨は、前記第二電極
は、解析対象として想定される前記半導体チップの内、
最大寸法の半導体チップをフリップチップ方式で前記裏
面解析用基板に実装した状態で、外部との電気的接続を
行う治具に対して電気的接続が図れる寸法に規格化され
て配置されていることを特徴とする請求項１〜５のいず
れかに記載の半導体装置の裏面解析用基板に存する。請
求項７記載の発明の要旨は、前記第二電極は、前記裏面
解析用基板上面の前記第一電極より外側に配置されてい
ることを特徴とする請求項１〜６のいずれかに記載の半
導体装置の裏面解析用基板に存する。請求項８記載の発
明の要旨は、前記第二電極は、前記電極端子を結ぶ直線
の延長線上の、前記裏面解析用基板の周辺近くに配置さ
れていることを特徴とする請求項１〜７のいずれかに記
載の半導体装置の裏面解析用基板に存する。請求項９記
載の発明の要旨は、前記第一電極、第二電極、及び、こ
れらを接続する配線は、半導体基板上に絶縁膜を介して
形成されていることを特徴とする請求項１〜８のいずれ
かに記載の半導体装置の裏面解析用基板に存する。請求
項１０記載の発明の要旨は、正方形であることを特徴と
する請求項１〜９のいずれかに記載の半導体装置の裏面
解析用基板に存する。請求項１１記載の発明の要旨は、
半導体チップの電極とフリップチップ方式で接続される
電極端子を備える半導体装置の裏面解析方法であって、
裏面解析用基板上面に、電気的に直列に接続された一つ
或いは複数の前記電極端子を備えた複数の第一電極と、
前記複数の第一電極のうちのひとつと電気的に接続さ
れ、外部との電気的接続を行う為の複数の第二電極を配
置することを特徴とする半導体装置の裏面解析方法に存
する。
【００１２】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。 −第一の実施の形態− 図１に示すように、本実施の形態に係る半導体装置の裏
面解析用基板は、基板１Ａ上の周辺領域に寸法的に規格
化されて配置された複数の評価用電極２が設けられ、同
基板１Ａ上の中央領域に二種以上の半導体チップ５Ａ〜
５Ｆとフリップチップ方式で接続を行う為に各半導体チ
ップ５Ａ〜５Ｆの電極配置に合わせて配置された複数の
接続用電極即ち、チップ５Ａ接続用電極４ａ〜チップ５
Ｆ接続用電極４ｆが設けられている。各半導体チップ５
Ａ〜５Ｆ内に形成されている集積回路を駆動する為に必
要なチップ５Ａ接続用電極４ａ〜チップ５Ｆ接続用電極
４ｆは、複数の評価用電極２とそれぞれ、配線３により
電気的に接続されている。特に、複数の評価用電極２の
うち一部は、相異なる半導体チップに対応した２ヶ以上
の接続用電極と配線３で接続されている。
に基づいて詳細に説明する。 −第一の実施の形態− 図１に示すように、本実施の形態に係る半導体装置の裏
面解析用基板は、基板１Ａ上の周辺領域に寸法的に規格
化されて配置された複数の評価用電極２が設けられ、同
基板１Ａ上の中央領域に二種以上の半導体チップ５Ａ〜
５Ｆとフリップチップ方式で接続を行う為に各半導体チ
ップ５Ａ〜５Ｆの電極配置に合わせて配置された複数の
接続用電極即ち、チップ５Ａ接続用電極４ａ〜チップ５
Ｆ接続用電極４ｆが設けられている。各半導体チップ５
Ａ〜５Ｆ内に形成されている集積回路を駆動する為に必
要なチップ５Ａ接続用電極４ａ〜チップ５Ｆ接続用電極
４ｆは、複数の評価用電極２とそれぞれ、配線３により
電気的に接続されている。特に、複数の評価用電極２の
うち一部は、相異なる半導体チップに対応した２ヶ以上
の接続用電極と配線３で接続されている。
【００１３】同一基板１Ａ上に搭載可能な半導体チップ
５Ａ〜５Ｆは、同一基板１Ａ上における占有領域が相互
に重なってもよいが、相異なる半導体チップに対応した
接続用電極どうしが重なっても、互いに他方の半導体チ
ップに対応した接続用電極間を短絡することのない配置
となる組み合わせで構成されている。
５Ａ〜５Ｆは、同一基板１Ａ上における占有領域が相互
に重なってもよいが、相異なる半導体チップに対応した
接続用電極どうしが重なっても、互いに他方の半導体チ
ップに対応した接続用電極間を短絡することのない配置
となる組み合わせで構成されている。
【００１４】評価用電極２は、同一基板１Ａ上に搭載可
能な半導体チップ５Ａ〜５Ｆの内、何れの半導体チップ
が実装されても、プロービングやボンディングによる電
気的接続が図れるように、基板１Ａ上の全ての半導体チ
ップ５Ａ〜５Ｆが占める中央領域に対して外側の領域
に、プロービングやボンディングに支障のない寸法で規
格化されて配置されている。
能な半導体チップ５Ａ〜５Ｆの内、何れの半導体チップ
が実装されても、プロービングやボンディングによる電
気的接続が図れるように、基板１Ａ上の全ての半導体チ
ップ５Ａ〜５Ｆが占める中央領域に対して外側の領域
に、プロービングやボンディングに支障のない寸法で規
格化されて配置されている。
【００１５】評価用電極２の数は、解析対象となる全て
の半導体チップ５Ａ〜５Ｆ内に形成されている集積回路
を駆動する為に必要な電極数の内、最も多い電極数以上
になるように規格化されている。
の半導体チップ５Ａ〜５Ｆ内に形成されている集積回路
を駆動する為に必要な電極数の内、最も多い電極数以上
になるように規格化されている。
【００１６】次に本実施の形態の動作について説明す
る。例えば、同一基板１Ａ上に搭載可能な各半導体チッ
プ５Ａ〜５Ｆの内の１チップ、半導体チップ５Ａが、該
半導体チップ５Ａ上の電極配置に対応するチップ５Ａ接
続用電極４ａに対して選択的にフリップチップ方式で接
続される。この時、該半導体チップ５Ａに接続されたチ
ップ５Ａ接続用電極４ａに配線３を介してつながる評価
用電極２の一部、又は全部に対し、プロービング、又は
ボンディングを行うことで、プローブカードやパッケー
ジと半導体チップ５Ａとの電気的接続を図る。そして、
プローブカードやパッケージから電源電圧や電気信号を
入力して半導体チップ５Ａ上に形成されている集積回路
を駆動させ、半導体チップ５Ａ裏面から集積回路の異常
を検出する。尚、半導体チップ５Ａにつながる評価用電
極２の一部で、集積回路から出力される電気信号をモニ
ターすることも可能である。他半導体チップ５Ｂ〜５Ｆ
についても同様である。
る。例えば、同一基板１Ａ上に搭載可能な各半導体チッ
プ５Ａ〜５Ｆの内の１チップ、半導体チップ５Ａが、該
半導体チップ５Ａ上の電極配置に対応するチップ５Ａ接
続用電極４ａに対して選択的にフリップチップ方式で接
続される。この時、該半導体チップ５Ａに接続されたチ
ップ５Ａ接続用電極４ａに配線３を介してつながる評価
用電極２の一部、又は全部に対し、プロービング、又は
ボンディングを行うことで、プローブカードやパッケー
ジと半導体チップ５Ａとの電気的接続を図る。そして、
プローブカードやパッケージから電源電圧や電気信号を
入力して半導体チップ５Ａ上に形成されている集積回路
を駆動させ、半導体チップ５Ａ裏面から集積回路の異常
を検出する。尚、半導体チップ５Ａにつながる評価用電
極２の一部で、集積回路から出力される電気信号をモニ
ターすることも可能である。他半導体チップ５Ｂ〜５Ｆ
についても同様である。
【００１７】例えば、図１に示す裏面解析用基板では、
図２に示す２０個の入出力用の電極６を有する半導体チ
ップ５Ａ、図３に示す２８個の入出力用の電極６を有す
る半導体チップ５Ｂ、図４に示す３６個の入出力用の電
極６を有する半導体チップ５Ｃ、図５に示す４４個の入
出力用の電極６を有する半導体チップ５Ｄ、図６に示す
５２個の入出力用の電極６を有する半導体チップ５Ｅ、
図７に示す６０個の入出力用の電極６を有する半導体チ
ップ５Ｆの６種類の半導体チップが搭載可能である。
図２に示す２０個の入出力用の電極６を有する半導体チ
ップ５Ａ、図３に示す２８個の入出力用の電極６を有す
る半導体チップ５Ｂ、図４に示す３６個の入出力用の電
極６を有する半導体チップ５Ｃ、図５に示す４４個の入
出力用の電極６を有する半導体チップ５Ｄ、図６に示す
５２個の入出力用の電極６を有する半導体チップ５Ｅ、
図７に示す６０個の入出力用の電極６を有する半導体チ
ップ５Ｆの６種類の半導体チップが搭載可能である。
【００１８】各半導体チップ５Ａ〜５Ｆに対応するチッ
プ５Ａ接続用電極４ａ〜チップ５Ｆ接続用電極４ｆは、
各半導体チップ５Ａ〜５Ｆ上に形成されている入出力用
の電極６をフリップチップ方式で接続できるように配置
されており、図２０に示す半田ボール７のようなバンプ
を介して接続する。
プ５Ａ接続用電極４ａ〜チップ５Ｆ接続用電極４ｆは、
各半導体チップ５Ａ〜５Ｆ上に形成されている入出力用
の電極６をフリップチップ方式で接続できるように配置
されており、図２０に示す半田ボール７のようなバンプ
を介して接続する。
【００１９】半導体チップ５Ａ〜５Ｆは、チップ周辺に
電極６が同じピッチで配置された正方形の形状をしてお
り、電極数に応じてチップ寸法の異なる組合せになって
いる為、より大きいチップに対応した接続用電極（例え
ば、チップ５Ｆ接続用電極４ｆ）の内側に、より小さい
チップに対応した接続用電極（例えば、チップ５Ｅ接続
用電極４ｅ）を配置することで相互の接続用電極（チッ
プ５Ｆ接続用電極４ｆとチップ５Ｅ接続用電極４ｅ）が
接触することなく配置することが可能である。
電極６が同じピッチで配置された正方形の形状をしてお
り、電極数に応じてチップ寸法の異なる組合せになって
いる為、より大きいチップに対応した接続用電極（例え
ば、チップ５Ｆ接続用電極４ｆ）の内側に、より小さい
チップに対応した接続用電極（例えば、チップ５Ｅ接続
用電極４ｅ）を配置することで相互の接続用電極（チッ
プ５Ｆ接続用電極４ｆとチップ５Ｅ接続用電極４ｅ）が
接触することなく配置することが可能である。
【００２０】チップ５Ａ接続用電極４ａ〜チップ５Ｆ接
続用電極４ｆは、対応する半導体チップ５Ａ〜５Ｆ毎
に、各々、基板１Ａの周辺部に形成された評価用電極２
と、１対１で配線接続されるが、異なる半導体チップに
対応する接続用電極は、同一の評価用電極２に接続され
ても構わない。本実施の形態に於いては、同一の評価用
電極２に接続されるチップ５Ａ接続用電極４ａ〜チップ
５Ｆ接続用電極４ｆは、基板１Ａの側辺に平行或いは垂
直な直線上に並んだ形で配置され、配線３により直列に
接続されている。
続用電極４ｆは、対応する半導体チップ５Ａ〜５Ｆ毎
に、各々、基板１Ａの周辺部に形成された評価用電極２
と、１対１で配線接続されるが、異なる半導体チップに
対応する接続用電極は、同一の評価用電極２に接続され
ても構わない。本実施の形態に於いては、同一の評価用
電極２に接続されるチップ５Ａ接続用電極４ａ〜チップ
５Ｆ接続用電極４ｆは、基板１Ａの側辺に平行或いは垂
直な直線上に並んだ形で配置され、配線３により直列に
接続されている。
【００２１】このように構成することで、より少ない評
価用電極２でより多くの種類の半導体チップを実装する
ことが可能となる。この裏面解析用基板に実装可能な６
種類の半導体チップ５Ａ〜５Ｆの内、何れの半導体チッ
プが実装された場合でも、該半導体チップにつながって
いる評価用電極２を選択することで、該半導体チップ内
に形成された集積回路を駆動することが可能である。
価用電極２でより多くの種類の半導体チップを実装する
ことが可能となる。この裏面解析用基板に実装可能な６
種類の半導体チップ５Ａ〜５Ｆの内、何れの半導体チッ
プが実装された場合でも、該半導体チップにつながって
いる評価用電極２を選択することで、該半導体チップ内
に形成された集積回路を駆動することが可能である。
【００２２】同一基板１Ａ上に搭載不可能な半導体チッ
プは、別の裏面解析用基板に搭載して裏面解析を行う
が、異なる基板であっても、評価用電極２は寸法的に規
格化されて配置しておけば、同じプローブカードやパッ
ケージで裏面解析を行うことができる。
プは、別の裏面解析用基板に搭載して裏面解析を行う
が、異なる基板であっても、評価用電極２は寸法的に規
格化されて配置しておけば、同じプローブカードやパッ
ケージで裏面解析を行うことができる。
【００２３】上述したように、異なる半導体チップに対
応する接続用電極は、同じ評価用電極２に接続しても構
わないので、評価用電極２の個数は、全ての裏面解析用
基板に実装が想定される半導体チップの最大電極数と同
じ個数で設計しておけば、必要且つ十分である。
応する接続用電極は、同じ評価用電極２に接続しても構
わないので、評価用電極２の個数は、全ての裏面解析用
基板に実装が想定される半導体チップの最大電極数と同
じ個数で設計しておけば、必要且つ十分である。
【００２４】又、評価用電極２の配置は、全ての裏面解
析用基板に実装が想定される半導体チップの内、最大寸
法のチップが実装された場合でも、プロービングやボン
ディングに支障のないように、各接続用電極が配置され
る領域の外側に十分な距離をおいて配置する。図１に示
す裏面解析用基板の例では、最大寸法の半導体チップ５
Ｆがフリップチップ方式で実装される領域の外側に、最
大電極数の半導体チップ５Ｆと同じ６０個の評価用電極
２が配置されている。
析用基板に実装が想定される半導体チップの内、最大寸
法のチップが実装された場合でも、プロービングやボン
ディングに支障のないように、各接続用電極が配置され
る領域の外側に十分な距離をおいて配置する。図１に示
す裏面解析用基板の例では、最大寸法の半導体チップ５
Ｆがフリップチップ方式で実装される領域の外側に、最
大電極数の半導体チップ５Ｆと同じ６０個の評価用電極
２が配置されている。
【００２５】本実施の形態に係る半導体装置の裏面解析
用基板は上記の如く構成されているので、以下に掲げる
効果を奏する。つまり、以上説明したように、本発明の
裏面解析用基板は、一種類の基板で、二種以上の半導体
チップの裏面解析が可能になるので、個々に基板を作成
する場合に比べ、基板製造コストが低減され、基盤製造
に掛かる時間も短縮できるという効果を有する。
用基板は上記の如く構成されているので、以下に掲げる
効果を奏する。つまり、以上説明したように、本発明の
裏面解析用基板は、一種類の基板で、二種以上の半導体
チップの裏面解析が可能になるので、個々に基板を作成
する場合に比べ、基板製造コストが低減され、基盤製造
に掛かる時間も短縮できるという効果を有する。
【００２６】又、二種以上の半導体チップの裏面解析に
使用出来ることで、その解析用基板が使用される確率が
高くなるので、予め解析用基板を作成しておいても無駄
になる可能性は低く、基板製造に掛かる時間が省略でき
るという効果も得られる。例えば、半導体チップ５Ａの
裏面解析が必要になった際に、図１の裏面解析用基板を
余分に作成しておけば、後に半導体チップ５Ａ〜５Ｆの
裏面解析が必要になった時、即時にその基板１Ａを利用
することができる。
使用出来ることで、その解析用基板が使用される確率が
高くなるので、予め解析用基板を作成しておいても無駄
になる可能性は低く、基板製造に掛かる時間が省略でき
るという効果も得られる。例えば、半導体チップ５Ａの
裏面解析が必要になった際に、図１の裏面解析用基板を
余分に作成しておけば、後に半導体チップ５Ａ〜５Ｆの
裏面解析が必要になった時、即時にその基板１Ａを利用
することができる。
【００２７】評価用電極２は、プローブカードやパッケ
ージに対して規格化されているので、解析対象となる半
導体チップが小さくなっても、裏面解析用基板の寸法は
変わらない。二種以上の半導体チップに対応させて裏面
解析用基板を作成することは、基板材料の有効利用にな
る。特に、半導体基板上に絶縁膜を介して電極、配線を
形成することにより裏面解析用基板を作成する場合は、
半導体ウェハ上に複数の裏面解析用基板を作成した方が
効率的であるが、ウェハ上に形成した裏面解析用基板全
てを一種類の半導体チップ５Ａの解析のみで使い切ると
は限らない。裏面解析用基板を複数のチップに対応させ
ることで、ウェハ上に形成した裏面解析用基板全てを有
効に利用できる可能性が高くなる。
ージに対して規格化されているので、解析対象となる半
導体チップが小さくなっても、裏面解析用基板の寸法は
変わらない。二種以上の半導体チップに対応させて裏面
解析用基板を作成することは、基板材料の有効利用にな
る。特に、半導体基板上に絶縁膜を介して電極、配線を
形成することにより裏面解析用基板を作成する場合は、
半導体ウェハ上に複数の裏面解析用基板を作成した方が
効率的であるが、ウェハ上に形成した裏面解析用基板全
てを一種類の半導体チップ５Ａの解析のみで使い切ると
は限らない。裏面解析用基板を複数のチップに対応させ
ることで、ウェハ上に形成した裏面解析用基板全てを有
効に利用できる可能性が高くなる。
【００２８】尚、半導体基板を利用して裏面解析用基板
を製造すると、解析を必要とする半導体チップを製造し
ている工場内で裏面解析用基板の設計から製造までが行
えるようになるので、設計時間が短縮できる上、製造コ
ストが更に低減できるという利点がある。この場合、電
極配線のパターン形成には、マスクの製造が不要な電子
ビーム露光法が有効である。
を製造すると、解析を必要とする半導体チップを製造し
ている工場内で裏面解析用基板の設計から製造までが行
えるようになるので、設計時間が短縮できる上、製造コ
ストが更に低減できるという利点がある。この場合、電
極配線のパターン形成には、マスクの製造が不要な電子
ビーム露光法が有効である。
【００２９】−第二の実施の形態− 図８に示す裏面解析用基板では、図９に示す３６個の入
出力用の電極６を有する半導体チップ５Ｇ、図１０に示
す６８個の入出力用の電極６を有する半導体チップ５
Ｈ、図１１に示す１００個の入出力用の電極６を有する
半導体チップ５Ｉの３種類の半導体チップが搭載可能で
ある。
出力用の電極６を有する半導体チップ５Ｇ、図１０に示
す６８個の入出力用の電極６を有する半導体チップ５
Ｈ、図１１に示す１００個の入出力用の電極６を有する
半導体チップ５Ｉの３種類の半導体チップが搭載可能で
ある。
【００３０】半導体チップ５Ｇ〜５Ｉは、チップ周辺に
電極６が同じピッチで二重に配置されているが、電極数
に応じてチップ寸法が異なる組合せになっている。つま
り、基板１Ｂ上面に、より大きいチップに対応した接続
用電極（例えば、チップ５Ｇ接続用電極４ｇ）の内側
に、より小さいチップに対応した接続用電極（例えば、
チップ５Ｈ接続用電極４ｈ）を配置することで、相互の
接続用電極（チップ５Ｇ接続用電極４ｇとチップ５Ｈ接
続用電極４ｈ）が接触することなく配置することが可能
である。
電極６が同じピッチで二重に配置されているが、電極数
に応じてチップ寸法が異なる組合せになっている。つま
り、基板１Ｂ上面に、より大きいチップに対応した接続
用電極（例えば、チップ５Ｇ接続用電極４ｇ）の内側
に、より小さいチップに対応した接続用電極（例えば、
チップ５Ｈ接続用電極４ｈ）を配置することで、相互の
接続用電極（チップ５Ｇ接続用電極４ｇとチップ５Ｈ接
続用電極４ｈ）が接触することなく配置することが可能
である。
【００３１】図１の裏面解析用基板（第一の実施の形
態）とは、評価用電極２の配置が異なる為、同一のプロ
ーブカードやパッケージは利用出来ないが、評価用電極
２が二重に配置された構成の為、同じ基板寸法で、より
多数の電極が引き出せるという利点がある。
態）とは、評価用電極２の配置が異なる為、同一のプロ
ーブカードやパッケージは利用出来ないが、評価用電極
２が二重に配置された構成の為、同じ基板寸法で、より
多数の電極が引き出せるという利点がある。
【００３２】−第三の実施の形態− 図１２に示す裏面解析用基板では、図１１に示す１００
個の入出力用の電極６を有する半導体チップ５Ｉ、図１
４に示す２０個の入出力用の電極６を有する半導体チッ
プ５Ｊ、図１５に示す２８個の入出力用の電極６を有す
る半導体チップ５Ｋ、図１６に示す７２個の入出力用の
電極６を有する半導体チップ５Ｌの４種類の半導体チッ
プが搭載可能である。半導体チップ５Ｉ〜５Ｌは、チッ
プ寸法や形状は異なるが、チップ周辺に電極６が同じピ
ッチで配置されており、異なるチップに対応した接続用
電極（チップ５Ｊ接続用電極４ｊとチップ５Ｋ接続用電
極４ｋ，チップ５Ｌ接続用電極４ｌとチップ５Ｉ接続用
電極４ｉ）を一部共有化（チップ５Ｊ／チップ５Ｋ接続
共用電極４ｊｋ，チップ５Ｌ／チップ５Ｉ接続共用電極
４ｌｉ）しても、該接続用電極が相互に接触することな
く配置することが可能な組合せになっている。異なる半
導体チップ間で接続用電極を一部共有化している為、よ
り多くの種類の半導体チップの解析に利用できる。尚、
図８の裏面解析用基板（第二の実施の形態）と評価用電
極２の配置が同じである為、同一のプローブカードやパ
ッケージが利用出来る。
個の入出力用の電極６を有する半導体チップ５Ｉ、図１
４に示す２０個の入出力用の電極６を有する半導体チッ
プ５Ｊ、図１５に示す２８個の入出力用の電極６を有す
る半導体チップ５Ｋ、図１６に示す７２個の入出力用の
電極６を有する半導体チップ５Ｌの４種類の半導体チッ
プが搭載可能である。半導体チップ５Ｉ〜５Ｌは、チッ
プ寸法や形状は異なるが、チップ周辺に電極６が同じピ
ッチで配置されており、異なるチップに対応した接続用
電極（チップ５Ｊ接続用電極４ｊとチップ５Ｋ接続用電
極４ｋ，チップ５Ｌ接続用電極４ｌとチップ５Ｉ接続用
電極４ｉ）を一部共有化（チップ５Ｊ／チップ５Ｋ接続
共用電極４ｊｋ，チップ５Ｌ／チップ５Ｉ接続共用電極
４ｌｉ）しても、該接続用電極が相互に接触することな
く配置することが可能な組合せになっている。異なる半
導体チップ間で接続用電極を一部共有化している為、よ
り多くの種類の半導体チップの解析に利用できる。尚、
図８の裏面解析用基板（第二の実施の形態）と評価用電
極２の配置が同じである為、同一のプローブカードやパ
ッケージが利用出来る。
【００３３】−第四の実施の形態− 図１３に示す裏面解析用基板では、図１１に示す１００
個の入出力用の電極６を有する半導体チップ５Ｉと図１
７に示す４４個の入出力用の電極６を有する半導体チッ
プ５Ｍの２種類の半導体チップが搭載可能である。半導
体チップ５Ｉ、５Ｍは、チップ周辺の電極６が異なるピ
ッチで形成されているが、チップ寸法の異なる組合せに
なっている為、大きい半導体チップ５Ｉに対応したチッ
プ５Ｉ接続用電極４ｉの内側に小さい半導体チップ５Ｍ
に対応したチップ５Ｍ接続用電極４ｍを配置すること
で、相互の接続用電極が接触することなく配置すること
が可能である。半導体チップ５Ｉ，５Ｍ間で電極ピッチ
が異なる場合、接続用電極を共有化することは困難とな
るが、異なる寸法のチップを組合せることで、二種以上
の半導体チップの解析に利用することが可能になる。
尚、図８の裏面解析用基板（第二の実施の形態）と評価
用電極２の配置が同じである為、同一のプローブカード
やパッケージが共通で利用出来る。
個の入出力用の電極６を有する半導体チップ５Ｉと図１
７に示す４４個の入出力用の電極６を有する半導体チッ
プ５Ｍの２種類の半導体チップが搭載可能である。半導
体チップ５Ｉ、５Ｍは、チップ周辺の電極６が異なるピ
ッチで形成されているが、チップ寸法の異なる組合せに
なっている為、大きい半導体チップ５Ｉに対応したチッ
プ５Ｉ接続用電極４ｉの内側に小さい半導体チップ５Ｍ
に対応したチップ５Ｍ接続用電極４ｍを配置すること
で、相互の接続用電極が接触することなく配置すること
が可能である。半導体チップ５Ｉ，５Ｍ間で電極ピッチ
が異なる場合、接続用電極を共有化することは困難とな
るが、異なる寸法のチップを組合せることで、二種以上
の半導体チップの解析に利用することが可能になる。
尚、図８の裏面解析用基板（第二の実施の形態）と評価
用電極２の配置が同じである為、同一のプローブカード
やパッケージが共通で利用出来る。
【００３４】なお、本実施の形態においては、本発明は
それに限定されず、本発明を適用する上で好適な形態に
適用することができる。
それに限定されず、本発明を適用する上で好適な形態に
適用することができる。
【００３５】また、上記構成部材の数、位置、形状等は
上記実施の形態に限定されず、本発明を実施する上で好
適な数、位置、形状等にすることができる。
上記実施の形態に限定されず、本発明を実施する上で好
適な数、位置、形状等にすることができる。
【００３６】なお、各図において、同一構成要素には同
一符号を付している。
一符号を付している。
【００３７】
【発明の効果】本発明は以上のように構成されているの
で、以下に掲げる効果を奏する。第１の効果は、半導体
チップの裏面解析に掛かる費用が低減できるということ
である。
で、以下に掲げる効果を奏する。第１の効果は、半導体
チップの裏面解析に掛かる費用が低減できるということ
である。
【００３８】その理由は、一種類の裏面解析用基板で、
二種以上の半導体チップの裏面解析が出来るようにした
ので、個々に裏面解析用基板を製造する場合に比べ、裏
面解析用基板の製造コストが低減できる為である。
二種以上の半導体チップの裏面解析が出来るようにした
ので、個々に裏面解析用基板を製造する場合に比べ、裏
面解析用基板の製造コストが低減できる為である。
【００３９】第２の効果は、半導体チップの裏面解析に
掛かる時間が短縮できるということである。
掛かる時間が短縮できるということである。
【００４０】その第１の理由は、一種類の裏面解析用基
板で、二種以上の半導体チップの裏面解析が出来るよう
にしたので、個々に裏面解析用基板を製造する場合に比
べ、裏面解析用基板の製造に掛かる時間が短縮できる為
である。又、その第２の理由は、二種以上の半導体チッ
プ裏面解析に使用出来ることで、その解析用基板が使用
される確率が高くなるので、予め解析用基板を作成して
おいても無駄になる可能性は低く、基板製造に掛かる時
間が省略できる為である。
板で、二種以上の半導体チップの裏面解析が出来るよう
にしたので、個々に裏面解析用基板を製造する場合に比
べ、裏面解析用基板の製造に掛かる時間が短縮できる為
である。又、その第２の理由は、二種以上の半導体チッ
プ裏面解析に使用出来ることで、その解析用基板が使用
される確率が高くなるので、予め解析用基板を作成して
おいても無駄になる可能性は低く、基板製造に掛かる時
間が省略できる為である。
【図１】本発明の第一の実施の形態を説明する為の、裏
面解析用基板の平面図である。
面解析用基板の平面図である。
【図２】本発明の第一の実施の形態を説明する為の、半
導体チップ５Ａの平面図である。
導体チップ５Ａの平面図である。
【図３】本発明の第一の実施の形態を説明する為の、半
導体チップ５Ｂの平面図である。
導体チップ５Ｂの平面図である。
【図４】本発明の第一の実施の形態を説明する為の、半
導体チップ５Ｃの平面図である。
導体チップ５Ｃの平面図である。
【図５】本発明の第一の実施の形態を説明する為の、半
導体チップ５Ｄの平面図である。
導体チップ５Ｄの平面図である。
【図６】本発明の第一の実施の形態を説明する為の、半
導体チップ５Ｅの平面図である。
導体チップ５Ｅの平面図である。
【図７】本発明の第一の実施の形態を説明する為の、半
導体チップ５Ｆの平面図である。
導体チップ５Ｆの平面図である。
【図８】本発明の第二の実施の形態を説明する為の、裏
面解析用基板の平面図である。
面解析用基板の平面図である。
【図９】本発明の第二の実施の形態を説明する為の、半
導体チップ５Ｇの平面図である。
導体チップ５Ｇの平面図である。
【図１０】本発明の第二の実施の形態を説明する為の、
半導体チップ５Ｈの平面図である。
半導体チップ５Ｈの平面図である。
【図１１】本発明の第二の実施の形態を説明する為の、
半導体チップ５Ｉの平面図である。
半導体チップ５Ｉの平面図である。
【図１２】本発明の第三の実施の形態を説明する為の、
裏面解析用基板の平面図である。
裏面解析用基板の平面図である。
【図１３】本発明の第四の実施の形態を説明する為の、
裏面解析用基板の平面図である。
裏面解析用基板の平面図である。
【図１４】本発明の第三の実施の形態を説明する為の、
半導体チップ５Ｊの平面図である。
半導体チップ５Ｊの平面図である。
【図１５】本発明の第三の実施の形態を説明する為の、
半導体チップ５Ｋの平面図である。
半導体チップ５Ｋの平面図である。
【図１６】本発明の第三の実施の形態を説明する為の、
半導体チップ５Ｌの平面図である。
半導体チップ５Ｌの平面図である。
【図１７】本発明の第四の実施の形態を説明する為の、
半導体チップ５Ｍの平面図である。
半導体チップ５Ｍの平面図である。
【図１８】本発明の従来例を説明する為の、裏面解析用
基板の平面図である。
基板の平面図である。
【図１９】本発明の従来例を説明する為の、半導体チッ
プ５の横断面図である。
プ５の横断面図である。
【図２０】裏面解析用基板を用いた半導体装置の裏面解
析縦断面図である。
析縦断面図である。
１ 基板 １Ａ 基板 １Ｂ 基板 １Ｃ 基板 １Ｄ 基板 ２ 評価用電極 ３ 配線 ４ 接続用電極 ４ａ チップ５Ａ接続用電極 ４ｂ チップ５Ｂ接続用電極 ４ｃ チップ５Ｃ接続用電極 ４ｄ チップ５Ｄ接続用電極 ４ｅ チップ５Ｅ接続用電極 ４ｆ チップ５Ｆ接続用電極 ４ｇ チップ５Ｇ接続用電極 ４ｈ チップ５Ｈ接続用電極 ４ｉ チップ５Ｉ接続用電極 ４ｊ チップ５Ｊ接続用電極 ４ｊｋ チップ５Ｊ／チップ５Ｋ接続共用電極 ４ｋ チップ５Ｋ接続用電極 ４ｌ チップ５Ｌ接続用電極 ４ｌｉ チップ５Ｌ／チップ５Ｉ接続共用電極 ４ｍ チップ５Ｍ接続用電極 ４ｉ チップ５Ｉ接続用電極 ５ 半導体チップ ５Ａ 半導体チップ ５Ｂ 半導体チップ ５Ｃ 半導体チップ ５Ｄ 半導体チップ ５Ｅ 半導体チップ ５Ｆ 半導体チップ ５Ｇ 半導体チップ ５Ｈ 半導体チップ ５Ｉ 半導体チップ ５Ｊ 半導体チップ ５Ｋ 半導体チップ ５Ｌ 半導体チップ ５Ｍ 半導体チップ ６ 電極 ７ 半田ボール ８ ステージ ９ プローブ １０ 裏面解析装置
Claims (11)
- 【請求項１】 半導体チップの電極とフリップチップ方
式で接続される電極端子を備える半導体装置の裏面解析
用基板であって、 前記裏面解析用基板上面に配置された、一つ或いは複数
個、電気的に直列に接続された前記電極端子を有する複
数の第一電極と、 前記複数の第一電極のうちのひとつと電気的に接続さ
れ、外部との電気的接続を行う為の複数の第二電極とを
備えることを特徴とする半導体装置の裏面解析用基板。 - 【請求項２】 前記複数の第一電極のうち複数の前記電
極端子を備えるものは、該複数の前記電極端子のうち、
前記半導体チップの電極と物理的に接続可能な一つを選
択して接続することにより、形状の異なる二種以上の半
導体チップへの接続が可能であることを特徴とする請求
項１に記載の半導体装置の裏面解析用基板。 - 【請求項３】 前記第一電極は、前記半導体チップの電
極とフリップチップ方式による接続が可能なように、前
記電極端子が装着される前記半導体チップの電極の配置
に応じて配置されていることを特徴とする請求項１又は
２に記載の半導体装置の裏面解析用基板。 - 【請求項４】 前記電極端子がバンプで形成されている
ことを特徴とする請求項１〜３のいずれかに記載の半導
体装置の裏面解析用基板。 - 【請求項５】 前記複数の電極端子は、前記裏面解析用
基板の側辺に平行或いは垂直な直線上に並んだ形で配置
されていることを特徴とする請求項１〜４のいずれかに
記載の半導体装置の裏面解析用基板。 - 【請求項６】 前記第二電極は、解析対象として想定さ
れる前記半導体チップの内、最大寸法の半導体チップを
フリップチップ方式で前記裏面解析用基板に実装した状
態で、外部との電気的接続を行う治具に対して電気的接
続が図れる寸法に規格化されて配置されていることを特
徴とする請求項１〜５のいずれかに記載の半導体装置の
裏面解析用基板。 - 【請求項７】 前記第二電極は、前記裏面解析用基板上
面の前記第一電極より外側に配置されていることを特徴
とする請求項１〜６のいずれかに記載の半導体装置の裏
面解析用基板。 - 【請求項８】 前記第二電極は、前記電極端子を結ぶ直
線の延長線上の、前記裏面解析用基板の周辺近くに配置
されていることを特徴とする請求項１〜７のいずれかに
記載の半導体装置の裏面解析用基板。 - 【請求項９】 前記第一電極、第二電極、及び、これら
を接続する配線は、半導体基板上に絶縁膜を介して形成
されていることを特徴とする請求項１〜８のいずれかに
記載の半導体装置の裏面解析用基板。 - 【請求項１０】 正方形であることを特徴とする請求項
１〜９のいずれかに記載の半導体装置の裏面解析用基
板。 - 【請求項１１】 半導体チップの電極とフリップチップ
方式で接続される電極端子を備える半導体装置の裏面解
析方法であって、 裏面解析用基板上面に、電気的に直列に接続された一つ
或いは複数の前記電極端子を備えた複数の第一電極と、
前記複数の第一電極のうちのひとつと電気的に接続さ
れ、外部との電気的接続を行う為の複数の第二電極を配
置することを特徴とする半導体装置の裏面解析方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11207081A JP2001033515A (ja) | 1999-07-22 | 1999-07-22 | 半導体装置の裏面解析用基板 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11207081A JP2001033515A (ja) | 1999-07-22 | 1999-07-22 | 半導体装置の裏面解析用基板 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001033515A true JP2001033515A (ja) | 2001-02-09 |
Family
ID=16533893
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11207081A Pending JP2001033515A (ja) | 1999-07-22 | 1999-07-22 | 半導体装置の裏面解析用基板 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001033515A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012141148A (ja) * | 2010-12-28 | 2012-07-26 | Hioki Ee Corp | コンタクト装置、測定システムおよび検査システム |
| JP2014517532A (ja) * | 2011-06-06 | 2014-07-17 | インテル コーポレイション | 選択的パッケージ機能のためのマイクロエレクトロニクス基板 |
-
1999
- 1999-07-22 JP JP11207081A patent/JP2001033515A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012141148A (ja) * | 2010-12-28 | 2012-07-26 | Hioki Ee Corp | コンタクト装置、測定システムおよび検査システム |
| JP2014517532A (ja) * | 2011-06-06 | 2014-07-17 | インテル コーポレイション | 選択的パッケージ機能のためのマイクロエレクトロニクス基板 |
| US9961769B2 (en) | 2011-06-06 | 2018-05-01 | Intel Corporation | Microelectronic substrate for alternate package functionality |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5262719A (en) | Test structure for multi-layer, thin-film modules | |
| EP1255202A2 (en) | High performance sub-system design & assembly | |
| JPH07111971B2 (ja) | 集積回路装置の製造方法 | |
| JP2001351983A (ja) | 半導体装置及びその製造方法 | |
| JP2003100947A (ja) | 半導体装置及び半導体装置モジュール | |
| JPH0773106B2 (ja) | 半導体装置の製造方法 | |
| US6064219A (en) | Modular test chip for multi chip module | |
| US5640308A (en) | Field programmable circuit module | |
| KR19990029636A (ko) | 반도체 칩 | |
| JPH07122604A (ja) | 半導体集積回路装置 | |
| KR20040080739A (ko) | 테스트 패드를 갖는 반도체 칩과 그를 이용한 테이프캐리어 패키지 | |
| CN113130428A (zh) | 半导体元件封装结构 | |
| JP2001033515A (ja) | 半導体装置の裏面解析用基板 | |
| US6885208B2 (en) | Semiconductor device and test device for same | |
| JP2002162448A (ja) | 半導体デバイス及びその検査方法 | |
| JP3135135B2 (ja) | 半導体装置，その製造方法，その試験方法及びその試験装置 | |
| JP2967774B2 (ja) | 半導体装置の不良解析方法および不良解析装置 | |
| JP2001291750A (ja) | プローブカード及びそれを用いたチップ領域ソート方法 | |
| JPH11344537A (ja) | 半導体デバイス | |
| US6674153B2 (en) | Semiconductor device utilizing pad to pad wire interconnection for improving detection of failed region on the device | |
| JPH0482244A (ja) | 半導体集積回路装置およびその配線変更方法 | |
| JP2005228932A (ja) | 半導体装置 | |
| JPH08335616A (ja) | 半導体装置及びその検査方法 | |
| JP4229086B2 (ja) | 半導体装置 | |
| JP2004214563A (ja) | 半導体集積回路装置 |