KR101545402B1 - 반도체 구조 및 이의 제조 방법 - Google Patents

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    • H01L2224/1354—Coating
    • H01L2224/1356—Disposition
    • H01L2224/13563—Only on parts of the surface of the core, i.e. partial coating
    • H01L2224/13564—Only on the bonding interface of the bump connector
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    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/1354—Coating
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    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16238—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bonding area protruding from the surface of the item
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    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
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    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
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    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
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    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8119—Arrangement of the bump connectors prior to mounting
    • H01L2224/81191—Arrangement of the bump connectors prior to mounting wherein the bump connectors are disposed only on the semiconductor or solid-state body
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    • H01L2224/81699—Coating material
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    • H01L2224/81738—Coating material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
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    • H01L2224/818—Bonding techniques
    • H01L2224/8185—Bonding techniques using a polymer adhesive, e.g. an adhesive based on silicone, epoxy, polyimide, polyester
    • H01L2224/81855—Hardening the adhesive by curing, i.e. thermosetting
    • H01L2224/81862—Heat curing
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    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/831—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector the layer connector being supplied to the parts to be connected in the bonding apparatus
    • H01L2224/83104—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector the layer connector being supplied to the parts to be connected in the bonding apparatus by applying pressure, e.g. by injection
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    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/03—Manufacturing methods
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    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
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    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
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Abstract

본 발명은 반도체 구조를 제조하는 방법을 제공한다. 상기 방법은 전도성 패드를 반도체 다이 상에 형성하는 단계; 상기 전도성 패드 상에 시드 층을 형성하는 단계; 상기 시드 층 상에 제1 마스크 층을 정의하는 단계; 및 상기 제1 마스크 층 안에 은 합금 범프 몸체를 형성하는 단계를 포함한다. 상기 제1 마스크 층 안에 은 합금 범프 몸체를 형성하는 단계는 제1 시안화물에 기초한 전해조를 준비하는 단계; 상기 제1 시안화물에 기초한 전해조의 pH 값을 6 내지 8의 범위 안에 있도록 제어하는 단계; 상기 제1 시안화물에 기초한 전해조 안에 상기 반도체 다이를 담그는 단계; 및 상기 반도체 다이에 0.1 ASD 내지 0.5 ASD의 전기도금 전류밀도를 적용하는 단계의 작업들을 포함한다.

Description

반도체 구조 및 이의 제조 방법{SEMICONDUCTOR STRUCTURE AND MANUFACTURING METHOD THEREOF}
본 개시는 반도체 구조 및 이의 제조 방법에 관한 것이다.
최근 전자 산업의 발전과 함께, 고성능을 가지는 전자 부품들이 개발되어 오고 있고, 이에 따라 소형화되고 고밀도화된 패키지에 대한 요구가 있다. 따라서, IC들을 메인 보드에 연결하는 기능을 하는 인터포저들이 보다 밀집하게 패키지되어야 한다. 상기 패키지의 고밀도화는 IC들의 I/O들의 수의 증가에 기인할 수 있고, 상기 인터포저들에의 연결을 위한 방법 또한 보다 효율적으로 만들어지고 있다.
각광받고 있는 인터포저 기술 중 하나는 플립-칩 본딩(flip-chip bonding)이다. 실리콘 집적 회로(IC) 장치의 제조 프로세스 흐름에 있어서 플립-칩 조립체는 수 개의 인자들에 의해 구동된다. 먼저, 반도체 장치들의 전기적 성능은 종래의 와이어 본딩 상호연결 기술들에 상관 있는 기생 인덕턴스들이 감소될 때 개선될 수 있다. 두번째로, 플립-칩 조립체는 와이어 본딩보다 높은 칩과 패키지 사이의 상호연결 밀도를 제공한다. 세번째로, 플립-칩 조립체는 배선 본딩보다 적은 실리콘 "부동산(real estate)"을 소비하고, 그러므로 실리콘 영역을 보존하고 장치 비용을 감소시키는 데 도움을 준다. 그리고 네번째로, 연속적인 개별 본딩 단계들보다는 동시 발생 갱-본딩(gang-bonding)기술이 채용될 때 제조 비용을 감소시킬 수 있다.
인터포저의 크기 및 피치(간격)을 줄이기 위해, 금속 범프들을 이용한 플립-칩 본딩에 있어서 조기의 솔더에 기초한 상호연결 볼들을 대체하려는 노력들이, 특히 변형된 와이어 볼 기술에 의해 금속 범프들을 생성하고자 하는 노력에 의해, 수행되었다. 통상적으로, 상기 금속 범프들은 반도체 칩들의 접촉 패드들의 알루미늄 층 상에 생성된다. 그 이후, 상기 칩들은 솔더를 이용해 기판들에 부착된다. 상기 금속 범프들은 LCD들, 메모리들, 마이크로프로세서들 및 극초단파 RFIC들을 위한 어플리케이션들을 가지는 플립 칩 패키징에 사용된다.
본 개시의 몇몇의 실시예들은 전도성 패드를 반도체 다이 상에 형성하는 단계; 상기 전도성 패드 상에 시드 층을 형성하는 단계; 상기 시드 층 상에 제1 마스크 층을 정의하는 단계; 및 상기 제1 마스크 층 안에 은 합금 범프 몸체를 형성하는 단계의 작업들을 포함하는 반도체 구조를 제조하는 방법을 제공한다. 상기 제1 마스크 층 안에 은 합금 범프 몸체를 형성하는 단계의 작업은 제1 시안화물에 기초한 전해조를 준비하는 단계; 상기 제1 시안화물에 기초한 전해조의 pH 값을 6 내지 8의 범위 안에 있도록 제어하는 단계; 상기 제1 시안화물에 기초한 전해조 안에 상기 반도체 다이를 담그는 단계; 및 상기 반도체 다이에 0.1 ASD 내지 0.5 ASD의 전기도금 전류밀도를 적용하는 단계를 포함한다.
본 개시의 몇몇의 실시예들에 있어서, 반도체 구조를 제조하는 방법은 상기 제1 마스크 층 안에 상기 은 합금 범프 몸체를 형성하는 단계 후 상기 제1 마스크 층을 제거하는 단계; 및 상기 은 합금 범프 몸체에 의해 커버되지 않는 상기 시드 층의 일 부분을 제거하는 단계를 더 포함한다.
본 개시의 몇몇의 실시예들에 있어서, 반도체 구조를 제조하는 방법에 있어서 상기 제1 시안화물에 기초한 전해조를 준비하는 단계는, 상기 제1 시안화물에 기초한 전해조 안에 2 ml 내지 5 ml의 농도를 갖는 옥살산염 및 이들의 염들을 도입하는 단계를 포함한다.
본 개시의 몇몇의 실시예들에 있어서, 반도체 구조를 제조하는 방법에 있어서 상기 제1 시안화물에 기초한 전해조를 준비하는 단계는, 상기 제1 시안화물에 기초한 전해조 안에 KAg(CN)2 및 이들의 염들을 도입하는 단계를 포함한다.
본 개시의 몇몇의 실시예들에 있어서, 반도체 구조를 제조하는 방법에 있어서 상기 제1 시안화물에 기초한 전해조를 준비하는 단계는, 상기 제1 시안화물에 기초한 전해조 안에 KAu(CN)2 및 이들의 염들을 도입하는 단계를 포함한다.
본 개시의 몇몇의 실시예들에 있어서, 반도체 구조를 제조하는 방법에 있어서 상기 제1 시안화물에 기초한 전해조 안에 KAu(CN)2 및 이들의 염들을 도입하는 단계는, KAu(CN)2의 농도를 10 wt% 내지 60 wt%의 범위 안으로 제어하는 단계를 포함한다.
본 개시의 몇몇의 실시예들에 있어서, 상기 제1 시안화물에 기초한 전해조를 준비하는 단계는, 상기 제1 시안화물에 기초한 전해조 안에 K2Pd(CN)4 및 이들의 염들을 도입하는 단계를 더 포함한다.
본 개시의 몇몇의 실시예들에 있어서, 반도체 구조를 제조하는 방법에 있어서 상기 제1 시안화물에 기초한 전해조 안에 K2Pd(CN)4 및 이들의 염들을 도입하는 단계는, K2Pd(CN)4의 농도를 10 wt% 내지 30 wt%의 범위 안으로 제어하는 단계를 포함한다.
본 개시의 몇몇의 실시예들에 있어서, 반도체 구조를 제조하는 방법에 있어서 200 내지 300 ℃의 온도 하에서, 상기 은 합금 범프 몸체를 어닐링하는 단계를 더 포함한다.
본 개시의 몇몇의 실시예들에 있어서, 반도체 구조를 제조하는 방법은 30 내지 60 분의 지속시간 동안 상기 은 합금 범프 몸체를 어닐링하는 단계를 더 포함한다.
본 개시의 몇몇의 실시예들에 있어서, 반도체 구조를 제조하는 방법은 전기도금 작업에 의해 상기 은 합금 범프 몸체의 상면 상에 금속 층을 형성하는 단계를 더 포함한다.
본 개시의 몇몇의 실시예들에 있어서, 전기도금 작업에 의해 상기 은 합금 범프 몸체의 상면 상에 금속 층을 가지는 반도체 구조를 제조하는 방법은 KAu(CN)2를 포함하는 제2 시안화물에 기초한 전해조 안에 반도체 다이를 담그는 단계를 포함한다.
본 개시의 몇몇의 실시예들에 있어서, 반도체 구조를 제조하는 방법은 상기 은 합금 범프 몸체의 측벽 및 상면을 커버하는 금속 층을 전기도금 작업 또는 무전해 도금 작업에 의해 형성하는 단계를 더 포함한다.
본 개시의 몇몇의 실시예들에 있어서, 반도체 구조를 제조하는 방법에 있어서 상기 은 합금 범프 몸체의 측벽 및 상면을 커버하는 금속 층을 형성하는 단계는, 상기 시드 층 상에 절삭된 제1 마스크 층을 형성하는 단계; 및 상기 절삭된 제1 마스크 층 안에 상기 금속 층을 형성하는 단계를 포함한다.
본 개시의 몇몇의 실시예들에 있어서, 반도체 구조를 제조하는 방법에 있어서 상기 은 합금 범프 몸체의 측벽 및 상면을 커버하는 금속 층을 무전해 도금 작업에 의해 형성하는 단계는, KAu(CN)2를 포함하는 무전해 도금 조 안에 반도체 다이를 담그는 단계를 포함한다.
본 개시의 몇몇의 실시예들에 있어서, 반도체 구조를 제조하는 방법은 상기 제1 시안화물에 기초한 전해조의 온도를 40 내지 50 ℃의 범위 안으로 제어하는 단계를 더 포함한다.
본 개시의 몇몇의 실시예들은 칩-온-필름(COF) 반도체 구조를 제조하는 방법을 제공한다. 상기 방법은 전도성 패드를 반도체 다이 상에 형성하는 단계; 상기 전도성 패드 상에 시드 층을 형성하는 단계; 상기 시드 층 상에 은 합금 범프 몸체를 형성하는 단계; 상기 반도체 다이에 0.1 ASD 내지 0.5 ASD의 전기도금 전류밀도를 적용하는 단계; 및 플렉시블 필름에 상기 은 합금 범프 몸체를 본딩하는 단계를 포함한다. 상기 시드 층 상에 은 합금 범프 몸체를 형성하는 단계의 작업은 40 내지 50 ℃의 용액 온도에서 KAu(CN)2, KAg(CN)2, 및 K2Pd(CN)4 중 적어도 하나를 포함하는 시안화물에 기초한 전해조를 준비하는 단계; 상기 시안화물에 기초한 전해조의 pH 값을 6 내지 8의 범위 안에 있도록 제어하는 단계; 및 상기 시안화물에 기초한 전해조 안에 상기 반도체 다이를 담그는 단계를 포함한다.
본 개시의 몇몇의 실시예들에 있어서, COF 반도체 구조를 제조하는 방법에 있어서 상기 플렉시블 필름에 상기 은 합금 범프 몸체를 본딩하는 단계는, Sn-Ag 용융(eutectic) 온도 또는 그 이상에서 상기 플렉시블 필름 상에 솔더 층과 상기 은 합금 범프 몸체 사이에 접합을 제어하는 단계를 포함한다.
본 개시의 몇몇의 실시예들에 있어서, COF 반도체 구조를 제조하는 방법은 200 내지 300 ℃의 온도 하에서 상기 은 합금 범프 몸체를 어닐링하는 단계를 더 포함한다.
본 개시의 몇몇의 실시예들에 있어서, COF 반도체 구조를 제조하는 방법은 30 내지 60 분의 지속시간 동안 상기 은 합금 범프 몸체를 어닐링하는 단계를 더 포함한다.
본 개시의 몇몇의 실시예들에 있어서, COF 반도체 구조를 제조하는 방법에 있어서 상기 플렉시블 필름에 상기 은 합금 범프 몸체를 본딩하는 단계는, 상기 플렉시블 필름과 상기 은 합금 범프 몸체 사이에 이방성의 전도성 필름(ACF)을 적용하는 단계를 포함한다.
본 개시의 몇몇의 실시예들에 있어서, COF 반도체 구조를 제조하는 방법은 전기도금 작업 또는 전기없는 도금 작업에 의해 상기 은 합금 범프 몸체 상에 금속층을 형성하는 단계를 더 포함한다.
본 개시의 몇몇의 실시예들은 칩-온-글래스(COG) 반도체 구조를 제조하는 방법을 제공한다. 상기 방법은 전도성 패드를 반도체 다이 상에 형성하는 단계; 상기 전도성 패드 상에 시드 층을 형성하는 단계; 상기 시드 층 상에 은 합금 범프 몸체를 형성하는 단계; 상기 반도체 다이에 0.1 ASD 내지 0.5 ASD의 전기도금 전류밀도를 적용하는 단계; 및 유리 기판에 상기 은 합금 범프 몸체를 본딩하는 단계를 포함한다. 상기 시드 층 상에 은 합금 범프 몸체를 형성하는 단계는 KAu(CN)2, KAg(CN)2, 및 K2Pd(CN)4 중 적어도 하나를 포함하는 시안화물에 기초한 전해조를 준비하는 단계; 상기 시안화물에 기초한 전해조의 pH 값을 6 내지 8의 범위 안에 있도록 제어하는 단계; 및 상기 시안화물에 기초한 전해조 안에 상기 반도체 다이를 담그는 단계를 포함한다.
본 개시의 몇몇의 실시예들에 있어서, COG 반도체 구조를 제조하는 방법은 KAu(CN)2의 농도를 시안화물에 기초한 전해조 안에서 10 wt% 내지 60 wt%의 범위 안에서 제어하는 단계를 포함한다.
본 개시의 몇몇의 실시예들에 있어서, COG 반도체 구조를 제조하는 방법은 K2Pd(CN)4의 농도를 10 wt% 내지 30 wt%의 범위 안에서 제어하는 단계를 포함한다.
본 개시의 몇몇의 실시예들에 있어서, COG 반도체 구조를 제조하는 방법에 있어서 상기 유리 기판에 상기 은 합금 범프 몸체를 본딩하는 단계는, 상기 유리 기판과 상기 은 합금 범프 몸체 사이에 이방성의 전도성 필름(ACF)을 적용하는 단계를 포함한다.
본 개시의 몇몇의 실시예들에 있어서, COG 반도체 구조를 제조하는 방법은 전기도금 작업 또는 무전해 도금 작업에 의해 상기 은 합금 범프 몸체 상에 금속층을 형성하는 단계를 더 포함한다.
본 개시의 몇몇의 실시예들에 있어서, COG 반도체 구조를 제조하는 방법에 있어서 무전해 도금 작업에 의해 상기 은 합금 범프 몸체 상에 금속층을 형성하는 단계는 KAu(CN)2를 포함하는 무전해 도금 조를 준비하는 단계를 포함한다.
본 개시의 몇몇의 실시예들에 있어서, COG 반도체 구조를 제조하는 방법은 80 내지 90 ℃의 범위 안에서 상기 무전해 도금 조의 온도를 제어하는 단계를 더 포함한다.
나아가, 본 출원의 범위는 상세한 설명에서 설명하는 프로세스, 장치, 제조, 및 물질의 조합, 수단, 방법들 및 단계들의 특정 실시예들에 한정되지 않는다. 당업자라면 본 개시의 개시로부터, 여기서 설명되는 대응하는 실시예들과 실질적으로 동일한 결과를 달성하거나 실질적으로 동일한 기능을 수행하는, 현존하는 또는 이후에 개발되어지는, 프로세스들, 장치들, 제조, 물질의 조합, 수단, 방법들 또는 단계들이 본 개시에 따라 이용될 수 있음을 용이하게 이해할 것이다.
따라서, 첨부된 청구항들은 프로세스들, 장치들, 제조, 및 물질의 조합, 수단, 방법들 또는 단계들과 같은 범위 안에 포함된다. 이에 더하여, 각각의 청구항은 분리된 실시예를 구성하고, 또한 다양한 청구항들 및 실시예들의 조합은 본 발명의 범위 안에 있다.
본 개시의 측면들은 첨부한 도면들과 함께 읽을 때 이하의 상세한 설명으로부터 잘 이해된다. 당업계의 표준 실례에 따라, 다양한 특성들이 비례적으로 도시되지 않았음이 강조된다. 실제로, 다양한 특성들의 치수들은 설명의 명확함을 위해 임의적으로 증가되거나 축소될 수 있다.
도 1은 본 개시의 몇몇의 실시예들에 따른 은 합금 범프 구조의 단면도이다.
도 2는 본 개시의 몇몇의 실시예들에 따른 입자 크기 분산 곡선이다.
도 3은 본 개시의 몇몇의 실시예들에 따른 은 합금 범프 구조의 단면도이다.
도 4는 본 개시의 몇몇의 실시예들에 따른 은 합금 범프 구조를 가지는 칩-온-필름(chip-on-film, COF) 반도체 구조의 단면도이다.
도 5는 본 개시의 몇몇의 실시예들에 따른 도 4에 도시된 접합 부분의 확대도이다.
도 6은 본 개시의 몇몇의 실시예들에 따른 복합층 범프 구조의 단면도이다.
도 7은 본 개시의 몇몇의 실시예들에 따른 복합층 범프 구조를 가지는 칩-온-필름(COF) 반도체 구조의 단면도이다.
도 8은 본 개시의 몇몇의 실시예들에 따른 복합층 범프 구조를 가지는 칩-온-필름(COF) 반도체 구조의 단면도이다.
도 9는 본 개시의 몇몇의 실시예들에 따른 도 7에 도시된 접합 부분의 확대도이다.
도 10은 본 개시의 몇몇의 실시예들에 따른 은 합금 범프 구조를 가지는 칩-온-글래스(chip-on-glass, COG) 반도체 구조의 단면도이다.
도 11은 본 개시의 몇몇의 실시예들에 따른 복합층 범프 구조를 가지는 칩-온-글래스(COG) 반도체 구조의 단면도이다.
도 12는 본 개시의 몇몇의 실시예들에 따른 복합층 범프 구조를 가지는 칩-온-글래스(COG) 반도체 구조의 단면도이다.
도 13 내지 도 26은 본 개시의 몇몇의 실시예들에 따른 복합층 범프 구조 및 은 합금 범프 구조를 제조하는 작업들을 보여준다.
이하의 상세한 설명에서, 본 발명의 완벽한 이해를 제공하기 위해 다양한 특정된 상세한 설명들이 발생된다. 하지만, 본 발명은 이러한 특정된 상세한 설명들 없이 실행될 수 있음이 당업자에게 이해될 것이다. 다른 예들에 있어서, 본 발명을 모호하게 하지 않기 위해, 공지의 방법들, 절차들, 구성요소들 및 회로들은 상세히 설명되지 않았다. 이하의 개시는 다양한 실시예들의 서로 다른 특징들을 구현하기 위한 많은 다른 실시예들 또는 예들을 제공하는 것으로 이해된다. 본 개시를 단순화하기 위해 구성요소들 및 배치들의 특정 예들이 이하에서 기술된다. 이것들은 단지 예시를 위한 것으로서 이에 한정되지 않는 것은 물론이다.
상기 실시예들의 생성 및 사용은 이하에서 상세히 설명된다. 하지만, 본 발명은 폭넓은 다양한 특정된 맥락들에서 구현될 수 있는, 많은 적용가능한 진보적인 개념들을 제공하는 것으로 이해되어야 한다. 기술된 특정 실시예들은 단지 본 발명을 생성하고 사용하는 특정 방식을 설명하기 위한 것이지, 본 발명의 범위를 한정하지는 않는다.
반도체 패키징에 있어서의 금속 범프 기술 중에서, 금 범프들은 당업계의 프로세싱 기술 및 물질 특성에의 친숙도라는 점에서 가장 큰 인기를 얻었다. 하지만, 높은 재료비, 낮은 본딩 신뢰도, 및 낮은 전기 전도성 및 낮은 열 전도성과 같은 불만족스러운 물질 특성들이 해결해야 할 문제들로 남아 있다. 금속 범프를 제조하는 대체적인 비용 절감 접근은 예를 들어, Cu(바닥층), Ni(중간층), 및 Au(상층) 범프의, 복합층 범프들을 생성하는 것에 의해서이다. 이 접근은 금속 범프를 위한 금 물질 소비를 절감시키지만, 상기 Cu 바닥층은 쉽게 산화 및 부식하게 되어, 그러므로 신뢰성에 대한 우려를 낳게 된다.
상기 금 범프들이 기판 패드들에 상기 패드들 상에 증착되어 있던 솔더가 리플로우되는 것에 의해 접합될 때, 많은 금/주석 금속간 화학물들이 형성된다. 용해된 솔더에서의 금의 높은 용해율 때문에, 금 범프들과의 솔더 접합들은 한번의 리플로우 후에, 큰 부피율의 금속간 화합물을 가지며, AuSn4가 접합들을 매우 부서지기 쉽게 하는 주요 위상(main phase)에 있다. 패키지-온-패키지 제품들을 조립하기 위해 일반적으로 필요한 2 이상의 리플로우 후에, 금 범프들은 완전히 소모되어 금/주석 금속간 화합물로 변환될 수 있다. 이러한 화합물들의 취약성, 및 상기 칩 측면 상의 알루미늄 패드와 상기 금속간 화학물의 직접 접촉 때문에, 상기 접합들은 종종 상기 범프/칩 인터페이스에 크랙을 만드는 것에 의한 기계적 낙하 테스트와 같은 신뢰성 검사들에서 실패한다.
은 범프는 상기 금 범프 비용의 1/20이고, 은 범프는 여기에서 기술되는 3가지 금속들(Au, Cu, Ag) 중에서 가장 높은 전기 전도성 및 가장 높은 열 전도성을 가진다. 이에 더하여, 상기 은 범프의 어닐링 온도는 상기 금 범프의 어닐링 온도보다 낮아서, 패시베이션 크랙의 위험이 크게 감소된다. 기판에의 은 범프의 솔더-접합에 관한 한, 공융 온도(eutectic temperature)보다 높은 온도에서, 은/주석 인터페이스는 상기 금/주석 인터페이스보다 우수한 본딩 특성을 보여준다. 본 개시의 몇몇의 실시예들에 있어서, 순수한 은에 내재된 경화(vulcanization), 은 니들(silver needle), 은 이주(silver migration), 및 산화 문제들을 피하기 위해, 은 합금이 은 범프에 대하여 사용된다.
금속 코팅들을 가지는 물품을 전기도금하기 위한 방법들은 일반적으로 도금 용액 안의 2 개의 전극들 사이에 전류를 통과시키는 것을 포함하는데, 상기 전극들 중 하나(통상적으로 음극(cathode))이 도금되는 물품이다. 통상적인 은 또는 은-합금 도금 용액은 용해된 은 이온, 물, 선택적으로 주석 또는 구리와 같은, 하나 또는 그 이상의 용해된 합금 금속들, 전해조에 전도성을 부과하기에 충분한 정도의 메탄술폰산과 같은 산성 전해질, 및 금속 증착의 품질 및 도금의 균일성을 개선시키기 위한 전매 첨가제들(proprietary additives)을 포함한다. 이러한 첨가제들은 그중에서도 착화합물(complexers), 계면 활성제, 및 결정 성장 억제제를 포함한다.
본 개시의 몇몇의 실시예들은 반도체 구조를 제조하는 방법을 제공한다. 상기 방법은 전도성 패드를 반도체 다이 상에 형성하는 단계; 상기 전도성 패드 상에 시드 층을 형성하는 단계; 상기 시드 층 상에 제1 마스크 층을 정의하는 단계; 및 상기 제1 마스크 층 안에 은 합금 범프 몸체를 형성하는 단계를 포함한다. 상기 제1 마스크 층 안에 은 합금 범프 몸체를 형성하는 단계의 작업은 제1 시안화물에 기초한 전해조를 준비하는 단계; 상기 제1 시안화물에 기초한 전해조의 pH 값을 대략 6 내지 대략 8의 범위 안에 있도록 제어하는 단계; 상기 제1 시안화물에 기초한 전해조 안에 상기 반도체 다이를 담그는 단계; 및 상기 반도체 다이에 대략 0.1 ASD 내지 대략 0.5 ASD의 전기도금 전류밀도를 적용하는 단계를 포함한다.
본 개시의 몇몇의 실시예들은 칩-온-필름(COF) 반도체 구조를 제조하는 방법을 제공한다. 상기 방법은 전도성 패드를 반도체 다이 상에 형성하는 단계; 상기 전도성 패드 상에 시드 층을 형성하는 단계; 상기 시드 층 상에 은 합금 범프 몸체를 형성하는 단계; 상기 반도체 다이에 대략 0.1 ASD 내지 대략 0.5 ASD의 전기도금 전류밀도를 적용하는 단계; 및 플렉시블 필름에 상기 은 합금 범프 몸체를 본딩하는 단계를 포함한다. 상기 시드 층 상에 은 합금 범프 몸체를 형성하는 단계의 작업은 대략 40 내지 50 ℃의 용액 온도에서 KAu(CN)2, KAg(CN)2, 및 K2Pd(CN)4 중 적어도 하나를 포함하는 시안화물에 기초한 전해조를 준비하는 단계; 상기 시안화물에 기초한 전해조의 pH 값을 대략 6 내지 대략 8의 범위 안에 있도록 제어하는 단계; 및 상기 시안화물에 기초한 전해조 안에 상기 반도체 다이를 담그는 단계를 더 포함한다.
본 개의 몇몇의 실시예들은 칩-온-글래스(COG) 반도체 구조를 제조하는 방법을 제공한다. 상기 방법은 전도성 패드를 반도체 다이 상에 형성하는 단계; 상기 전도성 패드 상에 시드 층을 형성하는 단계; 상기 시드 층 상에 은 합금 범프 몸체를 형성하는 단계; 상기 반도체 다이에 대략 0.1 ASD 내지 대략 0.5 ASD의 전기도금 전류밀도를 적용하는 단계; 및 유리 기판에 상기 은 합금 범프 몸체를 본딩하는 단계를 포함한다. 상기 시드 층 상에 은 합금 범프 몸체를 형성하는 단계는 KAu(CN)2, KAg(CN)2, 및 K2Pd(CN)4 중 적어도 하나를 포함하는 시안화물에 기초한 전해조를 준비하는 단계; 상기 시안화물에 기초한 전해조의 pH 값을 대략 6 내지 대략 8의 범위 안에 있도록 제어하는 단계; 및 상기 시안화물에 기초한 전해조 안에 상기 반도체 다이를 담그는 단계를 포함한다.
정의들
본 개시의 설명 및 청구항에 있어서, 이하의 용어들은 이하에서 설명되는 정의들에 따라 사용될 것이다.
여기에서 사용되는 바와 같이, 이하의 약어들은 문맥상 명백하게 다르게 지시하지 않는 한, 이하의 의미들을 가진다: ASD: A/dm2=암페어/제곱 데시미터; ℃: 섭씨 도; g: 그램; mg: 밀리그램; L: 리터; A: 옹스트롬; ㎛: 마이크론=마이크로미터; mm: 밀리미터; min: 분; Dl: Defendants' Evidence de-ionized; 및 mL: 밀리리터. 다르게 지시하지 않는 한, 모든 양들은 중량%("wt%")이고 모든 비는 질량비들(molar ratios)이다. 이러한 수치 범위들이 더해서 100%가 되는 것을 한정으로 한다는 것이 명백하다는 것을 제외하고, 모든 수치 범위들은 어떠한 순서로든 포함되고 결합될 수 있다.
여기에서 사용되는 바와 같이, "평균 입자 크기"는 X-레이 회절(XRD), 전자 빔 산란 패턴(EBSP), 투과 전자 현미경(transmission electron microscopy, TEM), 또는 주사 전자 현미경(scanning electron microscopy, SEM)과 같은 종래의 입자 크기 측정 기술에 의해 측정된다. 상기 샘플의 미리 처리된 단면은 이 개시에서 설명되는 입자 크기 측정을 위해 준비된다. 도 1은 상기 전도성 패드(102)에 연결되는 은 합금 범프 몸체(101)를 가지는 은 합금 범프 구조(10)의 단면을 보여주고 있고, 상기 은 합금 범프 몸체(101) 및 상기 전도성 패드(102) 모두는 장치(100) 상에 위치된다. 상기 은 합금 범프 구조(10)의 긴(세로) 방향은 Y 방향과 평행하다. 다시 말하면, 상기 긴 방향은 상기 은 합금 범프 몸체(101)와 상기 전도성 패드(102)를 수용하는 표면에 수직하는 방향을 지칭한다. 여기에서 설명되는 측정에 종속하는 단면은 상기 긴 방향에 정규 수직하는 평면을 가지는 상기 은 합금 범프 몸체(101)를 관통하는 평면들이다.
여기에서 사용되는 바와 같이, 평균 입자 크기 측정을 위해 사용되는 "전자 빔 산란 패턴(EBSP)"은 컴퓨터 분석 프로그램(예를 들어, TSL OIM 분석)에 의해 도움을 받는다. 상기 컴퓨터 분석 프로그램의 설정은 15도의 입자 경계 어긋남(misorientation), 0.1과 같거나 또는 이보다 큰 CI 값, 및 적어도 5 테스팅 점들의 최소 입자 크기를 포함하지만, 이에 한정되지는 않는다. 몇몇의 실시예들에 있어서, 상기 EBSP 측정의 평균 입자 크기는 적어도 3 개의 상기 단면의 서로 다른 테스팅 위치들에 있는 입자 크기들을 평균하는 것에 의해 얻어진다. 미리 결정된 영역이 각 테스팅 위치에서 측정된다. 상기 미리 결정된 영역은 서로 다른 실시예들의 특징들에 따라 달라진다. 각각의 테스팅 위치는 상기 인접하는 테스팅 위치로부터 적어도 1 mm 떨어져 있다. 몇몇의 실시예들에 있어서, 하나의 테스팅 위치 안의 각각의 측정 점들 사이의 간격은 적어도 5 ㎛이다. 몇몇의 실시예들에 있어서, 상기 EBSP 측정에 종속하는 상기 준비된 샘플은 20 kV의 가속 전압 및 100X 내지 500X의 확대 하에서 관찰된다. 몇몇의 실시예들에 있어서, 상기 준비된 샘플은 70도의 틸팅 각에 위치된다.
여기에서 사용되는 바와 같이, 평균 입자 크기 측정을 위해 사용되는 "투과 전자 현미경(TEM) 또는 주사 전자 현미경(SEM)"는 이미지 분석 프로그램(예를 들어, CLEMEX Vision PE)에 의해 도움을 받는다. 몇몇의 실시예들에 있어서, 상기 TEM 또는 SEM 측정의 평균 입자 크기는 적어도 3 개의 상기 단면의 서로 다른 테스팅 위치들에 있는 입자 크기들을 평균하는 것에 의해 얻어진다. 미리 결정된 영역이 각 테스팅 위치에서 측정된다. 상기 미리 결정된 영역은 서로 다른 실시예들의 특징들에 따라 달라진다. 각각의 테스팅 위치는 상기 인접하는 테스팅 위치로부터 적어도 1 mm 떨어져 있다. 몇몇의 실시예들에 있어서, 하나의 테스팅 위치 안의 각각의 측정 점들 사이의 간격은 적어도 5 ㎛이다. 몇몇의 실시예들에 있어서, 상기 TEM 또는 SEM 측정에 종속하는 상기 준비된 샘플은 대략 5 kV 내지 대략 20 kV의 가속 전압 및 100X 내지 500X의 확대 하에서 관찰된다.
여기에서 사용되는 바와 같이, 상기 은 합금 범프의 "입자 크기 분포의 표준 편차"는 여기서 설명되는 이미지 분석 프로그램을 이용해 획득되는 통계 결과를 지칭한다. 상기 입자 크기 분포의 분산 곡선을 획득한 후, 1 표준 편차는 평균 입자 크기(mean grain size)(기대값)로부터 벗어나는 하나의 입자 크기로서 정의되는데, 이때 상기 벗어난 입자 크기와 상기 평균 입자 크기 사이의 입자 크기를 가지는 입자의 수는 전체 입자 수의 34%를 차지한다.
도 1은 전도성 패드(102)에 연결되는 은 합금 범프 몸체(101)를 가지는 은 합금 범프 구조(10)의 단면이다. 상기 은 합금 범프 몸체(101) 및 상기 전도성 패드(102)는 장치(100) 상에 위치된다. 몇몇의 실시예들에 있어서, 상기 장치(100)는 메모리, 트랜지스터, 다이오드(PN 또는 PIN 접합들), 집적 회로들, 또는 버랙터(varactor)와 같은 능동 장치들을 포함하지만, 이에 한정되지는 않는다. 다른 실시예들에 있어서, 상기 장치(100)는 레지스터, 커패시터, 또는 인덕터와 같은 수동 장치들을 포함한다. 도 1에 도시된 바와 같이, 상기 은 합금 범프 몸체(101)의 마이크로구조만이 도시되어 있다. 상기 은 합금 범프 몸체(101)의 단면은 긴 방향(Y 방향)을 따라 상기 은 합금 범프 구조(10)를 절단하는 것에 의해 준비되고, 또한 XY 표면이 획득된다. 전자 현미경을 이용해, 상기 은 합금 범프 몸체(101)의 입자 구조는 상기 단면 상에서 확인되고, 여기서 설명되는 이미지 분석 소프트웨어의 도움을 받아, 상기 입자 크기 분포의 통계 정보가 획득될 수 있다.
도 1을 참조하면, 입자의 면적(101A)이 직선들로 음영처리되어 있다. 상기 은 합금 범프 몸체(101) 안에 도시된 SEM 픽쳐는 여기에 설명된 상기 은 합금 범프 몸체(101)의 실제 단면으로부터 취해진다. 몇몇의 실시예들에 있어서, 상기 은 합금 범프 몸체(101)가 전기도금 작업에 의해 형성되기 때문에, 입자 크기 분포는 다소 균일하고 열-영향 존(heat-affected zone, HAZ)이 스터드 범프(미도시)에서처럼 관찰되지 않는다. 상기 입자 성장 절차는 국소적인 고온에 종속한다는 사실 때문에 HAZ는 상기 입자 크기에 갑작스런 변화를 생성한다. 보통 상기 입자 크기는 HAZ에서 명백하게 증가한다. 본 개시의 몇몇의 실시예들에 있어서, 하부-입자 구조들이 상기 은 합금 범프 몸체(101)의 입자들에서 확인될 수 있다. 예를 들어, 상기 입자(101A) 안에서, 하부-입자 도메인들이 도메인 경계들에 의해 분리되는 상기 입자(101A) 안의 수개의 영역들이 확인될 수 있는 방식으로 보일 수 있다.
몇몇의 실시예들에 있어서, 상기 은 합금 범프 몸체(101)는 Ag1 - xYx 합금을 포함한다. 상기 Ag1 - xYx 합금 안의 화학종(specie) Y는 임의 중량 퍼센트로 은을 가지는 완전 고용체(solid solution)를 형성하는 금속을 포함한다. 몇몇의 실시예들에 있어서, 화학종 Y는 2원 위상도(binary phase diagram)에서 보는 것에 의해 확인될 수 있다. 2원 위상도 안의 렌즈 형태를 형성하는 액상선(liquidus line) 및 고상선(solidus line)은 2 개의 금속 구성요소들의 조합으로 고체 용액의 완벽한 혼합을 나타낸다. 예를 들어, 본 개시의 몇몇의 실시예들에 있어서, 화학종 Y는 금, 팔라디움, 또는 이들의 조합일 수 있다. 몇몇의 실시예들에 있어서, 상기 Ag1 -xYx 합금 안의 화학종 Y의 함량은 대략 0.005 내지 대략 0.25 원자%의 범위에 있다.
도 1에 도시된 바와 같이, 상기 은 합금 범프 몸체(101)의 입자 크기는 도 2의 분산 곡선을 형성한다. 몇몇의 실시예들에 있어서, 도 2의 분산 곡선은 CLEMEX Vision PE와 같은 이미지 분석 소프트웨어 프로그램을 통해 획득되지만, 이에 한정되지는 않는다. 도 2에 있어서, 상기 분산 곡선의 X-축은 입자 크기를 지시하는 한편, 상기 분산 곡선의 Y-축은 정규화된 입자 수를 보여준다. 본 개시에 있어서의 입자 크기 계산은 컴퓨터 분석 프로그램(예를 들어, TSL OIM 분석)에 의해 도움을 받는다. 몇몇의 실시예들에 있어서, 상기 컴퓨터 분석 프로그램은 입자의 면적을 동일한 면적을 가지는 가정의 원으로 변환시키고, 이러한 가정의 원의 지름은 길이에 있어서 1 단위(보통 마이크로미터)를 가지는 입자 크기로 정의된다. 하지만, 상기 입자 크기 계산은 상기에서 설명되는 작업에 한정되지 않는다. 다른 실시예들에 있어서, 평균 입자 크기는 여기에서 설명되는 은 합금 범프 구조의 단면의 TEM 픽쳐 또는 SEM 픽쳐 상에 대각선을 그리는 것에 의해 획득되고, 상기 대각선이 만나는 입자들의 수에 의해 대각선의 길이가 나누어진다. 입자 크기 측정 작업은 컴퓨터 소프트웨어에 의해 도움을 받거나 또는 일관되고 체계적인 방식 하에서 수행되는 한 적절하다.
도 2에 도시된 바와 같은 분산 곡선을 작성한 후, 상기 은 합금 범프 몸체(101)의 마이크로구조의 형태적 특성으로서 표준 편차가 측정될 수 있다. 몇몇의 실시예들에 있어서, 상기 분산 곡선은 상기 분산 곡선의 우측 말단 근처에 최대값을 가지는 멀어지는 종 형태를 가진다. 몇몇의 실시예들에 있어서, 상기 입자 크기의 평균 값(mean value) 또는 기대값은 상기 분산 곡선의 최대값에 의해 표현된다. 도 2에 도시된 바와 같이, 상기 평균 값 M은 입자 크기 A에 대응하고, 몇몇의 실시예들에 있어서, 이것은 대략 0.7 ㎛에서 대략 0.8 ㎛의 범위 안에 있다. 상기 평균 값 M으로부터 양의 방향으로 떨어져 있는 1 표준 편차(+1σ)는 입자 크기 C에 대응하고, 몇몇의 실시예들에 있어서, 이것은 대략 1.0 ㎛ 내지 대략 1.1 ㎛의 범위 안에 있다. 상기 평균 값 M으로부터 음의 방향으로 떨어져 있는 1 표준 편차(-1σ)는 입자 크기 B에 대응하고, 몇몇의 실시예들에 있어서, 이것은 대략 0.4 ㎛ 내지 대략 0.5 ㎛의 범위 안에 있다. 몇몇의 실시예들에 있어서, 1 표준 편차는 상기 평균 값 M으로부터 벗어나는 입자 크기로서 정의되고, 상기 벗어난 입자 크기 B 또는 C와 상기 평균 값 M 사이의 입자 크기를 가지는 입자의 수는 전체 입자 수의 34%를 차지한다. 실제 입자 크기 측정으로부터 획득된 분산 곡선은 상기 평균 값 M 주위에서 대칭적일 필요가 없고, 그러므로 몇몇의 실시예들에 있어서, 입자 크기 C에서 상기 평균 값 M으로부터 양의 방향으로 떨어져 있는 1 표준 편차(+1σ)와 평균 값 M 사이의 차이는 입자 크기 B에서 상기 평균 값 M으로부터 음의 방향으로 떨어져 있는 1 표준 편차(-1σ)와 평균 값 M 사이의 차이와 동일할 필요가 없음에 유의해야 한다.
본 개시의 몇몇의 실시예들에 있어서, 입자 크기 C와 입자 크기 A 사이의 차이는 대략 0.2 ㎛ 내지 대략 0.4 ㎛이다. 다른 실시예들에 있어서, 입자 크기 B와 입자 크기 A 사이의 차이는 대략 0.2 ㎛ 내지 대략 0.4 ㎛이다. 본 개시에서 설명되는 전기도금 작업을 이용함으로써, 상기 은 합금 범프 몸체(101)의 입자 크기는 균일한 분포를 보여주고 상기 평균 값 M으로부터 (양 또는 음의 방향으로) 떨어져 있는 1 표준 편차는 0.2 ㎛ 내지 대략 0.4 ㎛의 범위 안에 있는 것으로 정량화될 수 있다.
도 3을 참조하면, 은 합금 범프 구조(20)의 단면이 도시되어 있다. 도 1의 은 합금 범프 구조(10)와 비교하면, 상기 은 합금 범프 구조(20)는 범프 아래 금속화(under bump metallization, UBM) 층(104) 및 시드 층(seed layer)(105)을 더 포함한다. 몇몇의 실시예들에 있어서, 상기 시드 층(105)은 은 또는 은 합금을 포함하고 또한 화학 증기 증착(CVD), 스퍼터링, 및 전기도금 작업 중 하나에 의해 준비된다. 몇몇의 실시예들에 있어서, 상기 UBM 층(104)은 단일층 구조 또는 서로 다른 물질들로 형성되는 수개의 서브층들을 포함하는 합성 구조를 가지고, 니켈 층, 티타늄 층, 티타늄 텅스텐 층, 팔라디움 층, 금 층, 은 층, 또한 이들의 조합으로부터 선택되는 층(들)을 포함한다.
도 3에 도시된 바와 같이, 상기 은 합금 범프 몸체(101)의 높이 H1은 상기 은 합금 범프 몸체의 상면으로부터 상기 장치(102)의 상면까지 측정된다. 몇몇의 실시예들에 있어서, 상기 은 합금 범프 몸체(101) 또는 Ag1 - xYx 합금의 높이 H1는 대략 9 ㎛ 내지 대략 15 ㎛의 범위 안에 있다. 상기 은 합금 범프 몸체(101)의 높이 H1에 비례하여, 상기 UBM 층(104)의 두께 T2는 상기 시드 층(105)의 두께 T1에 비례한다. 몇몇의 실시예들에 있어서, 상기 UBM 층(104)의 두께 T2는 대략 1000 A 내지 대략 3000 A의 범위 안에 있고, 상기 시드 층(105)의 두께 T1는 대략 1000 A 내지 대략 3000 A의 범위 안에 있다.
도 4를 참조하면, 칩-온-필름 반도체 구조(30)의 단면이 도시되어 있다. 몇몇의 실시예들에 있어서, 상기 반도체 구조(30)는 반도체 구조이다. COF 반도체 구조(30)은 제1표면(301A) 및 제2표면(301B)를 가지는 플렉시블 필름(301)을 포함한다. 상기 플렉시블 필름(301)은 플렉시블 인쇄 회로 기판(FPCB) 또는 폴리마이드(PI)를 포함하지만, 이에 한정되지는 않는다. 전도성 구리 트레이스와 같은 전도성 층(302)이 상기 플렉시블 필름(301)의 상기 제1표면(301A) 상에 패터닝되어 있다. 도 4에 있어서, 도 1 및 도 3에 도시된 것과 동일한 번호를 가지는 요소들은 동일한 요소들이거나 또는 균등물을 지칭하고 또한 간단함을 위해 여기서는 반복하지 않는다. 도 4에 있어서, 2개의 은 합금 범프 몸체들(101)은 상기 플렉시블 필름(301)의 상기 전도성 층(302)에 상기 장치(100)를 전기적으로 결합한다. 몇몇의 실시예들에 있어서, 언더필(underfill) 물질(304), 예를 들어, 적절한 점성을 가지는, 무용매 에폭시 수지(solventless epoxy resin)가 상기 플렉시블 필름(301) 및 상기 장치(100) 사이의 공간에 주입된다.
도 4에 도시된 상기 은 합금 범프 몸체(101)는 Ag1 - xYx 합금을 포함하는데, 여기서 화학종 Y는 금, 팔라디움, 또는 이들의 조합이다. 예를 들어, Ag1 - xYx 합금은 Ag1-xAux 또는 Ag1 - xPdx와 같은 2원 금속 합금들일 수 있다. 나아가, Ag1 - xYx 합금은 Ag1 -x(AuPd)x 와 같은 3원 금속 합금일 수 있다. 몇몇의 실시예들에 있어서, 상기 Ag1-xYx 합금 안의 화학종 Y의 내용물은 대략 0.005 내지 대략 0.25 원자%의 범위에 있다. 몇몇의 실시예들에 있어서, 상기 Ag1 - xYx 합금 안의 화학종 Y는 중량 퍼센트로 은을 가지는 완전 고용체를 형성하는 금속을 포함한다. 도 4에 도시된 바와 같이, 상기 은 합금 범프 몸체(101)의 높이 H1은 대략 9 ㎛ 내지 대략 15 ㎛의 범위 안에 있고, 상기 인접하는 은 합금 범프 몸체들(101) 사이의 간격 P는 10 ㎛ 이하이다. 몇몇의 실시예들에 있어서, 상기 전도성 패드(102)의 폭 W는 대략 20 ㎛ 내지 대략 30 ㎛의 범위 안에 있다.
도 4에 있어서, 솔더 레지스트 패턴(305)은 상기 전도성 층(302) 상에 위치된다. 솔더 층(306)은 상기 전도성 층(302)과 상기 은 합금 범프 몸체(101)의 접합부에 적용된다. 본 개시의 몇몇의 실시예들에 있어서, 상기 솔더 층(306)은 종래의 SnPb 또는 리드-프리 솔더(lead-free solder)일 수 있다. 점선 박스(303)에 의해 둘러싸인 접합부는 도 5에 확대되어 도시되어 있다. 도 5를 참조하면, 상기 솔더 층(306)은 솔더 물질 그 자체 뿐만 아니라 Ag1 - aSna 합금을 포함한다. 몇몇의 실시예들에 있어서, 상기 Ag1 - aSna 합금은 적어도 Ag0 .5Sn0 .5 합금을 포함한다. 어떤 실시예들에 있어서, 은 합금 범프 측에 설정된 COF를 위한 내부 리드 본딩(ILB) 온도가 대략 400 ℃일 때, 상기 AgSn 합금 시스템의 액체 위상은 실질적으로 상기 합금 범프의 자유단에 설정된 동일한 본딩 온도가 주어진 AuSn 합금 시스템의 액체 위상보다는 더 크다. 상기 AgSn 합금의 초과 액체 위상은 상기 은 합금 범프 몸체(101)와 상기 전도성 층(302) 사이의 점착을 촉진하고, 그 결과 보다 나은 접합 신뢰성이 Ag에 기초한 합금 범프를 이용하는 것에 의해 AgSn 합금 시스템에서 획득된다. 한편, COF를 위한 더 낮은 ILB 온도가 상기 AgSn 합금 시스템에 사용될 수 있다. 더 낮은 ILB 온도, 예를 들어 400 ℃보다 더 낮은 ILB 온도는 상기 플렉시블 필름(301)이 변형되거나 수축되는 것을 막을 수 있다. 다른 실시예들에 있어서, 이방성의 전도성 필름(ACF)은 상기 은 합금 범프 몸체(101)와 상기 전도성 층(302)을 연결하는 데 사용될 수 있다.
도 5를 참조하면, 상기 은 합금 범프 몸체(101)의 마이크로구조만이 도시되어 있다. 상기 은 합금 범프 몸체(101)의 평균 입자 크기는 대략 0.5 ㎛ 내지 대략 1.5 ㎛의 범위 안에 있다. 은의 용융 온도가 대략 962 ℃이고, 상기 은 합금 범프 몸체(101)에 적용되는 어닐링 온도는 도 1, 도 3 및 도 4에 도시된 상기 패시베이션 층(103)의 크랙킹을 방지하기 위해 250 ℃보다 낮을 수 있다. 더 높은 금의 용융 온도(1064 ℃)와 비교하면, 더 낮은 용융 온도는 더 낮은 어닐링 온도로 귀결되고, 그러므로 상기 패시베이션 층과 같은 미리 성장된 구조는 열적 스트레스에 덜 종속된다. 몇몇의 실시예들에 있어서, 250 ℃보다 낮은 온도 하에서 상기 은 합금 범프 몸체(101)를 어닐링한 후, 여기서 설명되는 방법에 의해 측정되는 상기 Ag1 - xYx 합금의 평균 입자 크기는 대략 1 ㎛이다.
도 6을 참조하면, 복합층 범프 구조(40)의 단면이 도시되어 있다. 도 3의 은 합금 범프 구조(20)와 비교하면, 상기 복합층 범프 구조(40)는 상기 은 합금 범프 몸체(101)의 상면 상에 금속 층(107)을 더 포함한다. 몇몇의 실시예들에 있어서, 상기 복합 층 범프 구조(40)는 전도성 패드(102)에 연결되는 바닥면과 금속 층(107)에 연결되는 상면을 가지는 은 합금 범프 몸체(101)를 가지는, 도 1, 도 3, 및 도 4에 도시된 것과 동일한 은 합금 범프 구조를 포함한다. 몇몇의 실시예들에 있어서, 상기 금속 층(107)은 상기 상면 뿐만 아니라 상기 은 합금 범프 몸체(101)의 측벽에도 위치된다(도 6에 도시된 바와 같이 상기 금속 층(107)의 점섬 부분 참조). 몇몇의 실시예들에 있어서, 상기 금속 층(107)은 은이 아닌 금속 물질들이다. 다른 실시예들에 있어서, 상기 복합층 범프 구조(40)의 상기 금속 층(107)은 금, 금 합금, 구리, 또는 구리 합금을 포함한다. 다른 실시예들에 있어서, 상기 복합층 범프 구조(40)의 상기 금속 층(107)은 Cu 및 그의 합금들을 포함한다. 상기 금속 층(107)의 두께 H2은 상기 은 합금 범프 몸체(101)와 외부 장치 또는 기판, 예를 들어 플렉시블 필름의 전도성 트레이스(미도시) 사이의 접합 인터페이스를 형성하기에 충분히 두꺼워야 한다.
몇몇의 실시예들에 있어서, 상기 금속 층(107)의 두께 H2는 대략 1 ㎛ 내지 3 ㎛이고, 상기 금속 층(107)은 전기도금 작업에 의해 형성된다. 도 6에 있어서, 상기 복합층 범프 구조(40)는 범퍼 아래 금속화(UBM) 층(104) 및 시드 층(105)을 포함한다. 몇몇의 실시예들에 있어서, 상기 시드 층(105)는 은 또는 은 합금을 포함하고 또한 화학 증기 증착(CVD), 스퍼터링, 및 전기도금 작업 중 하나에 의해 준비된다. 몇몇의 실시예들에 있어서, 상기 UBM 층(104)은 단일층 구조 또는 서로 다른 물질들로 형성된 수 개의 서브-층들을 포함하는 합성 구조를 가지고, 니켈 층, 티타늄 층, 티타늄 텅스텐 층, 팔라디움 층, 금 층, 은 층, 및 이들의 조합들로부터 선택되는 층(들)을 포함한다.
도 6에 도시된 은 합금 범프 몸체(101)는 Ag1 - xYx 합금을 포함하는데, 화학종 Y는 금, 팔라디움, 또는 이들의 조합이다. 예를 들어, Ag1 - xYx 합금은 Ag1 - xAux 또는 Ag1 - xPdx와 같은 2원 금속 합금들일 수 있다. 나아가, Ag1 - xYx 합금은 Ag1 -x(AuPd)x 와 같은 3원 금속 합금일 수 있다. 몇몇의 실시예들에 있어서, 상기 Ag1 - xYx 합금 안의 화학종 Y의 내용물은 대략 0.005 내지 대략 0.25 원자%의 범위에 있다. 몇몇의 실시예들에 있어서, 상기 Ag1 - xYx 합금 안의 화학종 Y는 중량 퍼센트로 은을 가지는 완전 고용체를 형성하는 금속을 포함한다. 도 6에 도시된 바와 같이, 상기 은 합금 범프 몸체(101)의 높이 H1은 대략 9 ㎛ 내지 대략 15 ㎛의 범위 안에 있다.
도 7을 참조하면, 칩-온-필름(COF) 반도체 구조(50)의 단면이 도시되어 있다. 몇몇의 실시예들에 있어서, 상기 반도체 구조(50)는 반도체 구조이다. COF 반도체 구조(50)은 제1표면(301A) 및 제2표면(301B)를 가지는 플렉시블 필름(301)을 포함한다. 상기 플렉시블 필름(301)은 플렉시블 인쇄 회로 기판(FPCB) 또는 폴리마이드(PI)를 포함하지만, 이에 한정되지는 않는다. 전도성 구리 트레이스와 같은 전도성 층(302)이 상기 플렉시블 필름(301)의 상기 제1표면(301A) 상에 패터닝되어 있고 솔더 레지스트 패턴(305)이 상기 전도성 층(302) 상에 위치된다. 도 7에 있어서, 도 1 및 도 3에 도시된 것과 동일한 번호를 가지는 요소들은 동일한 요소들이거나 또는 균등물을 지칭하고 또한 간단함을 위해 여기서는 반복하지 않는다. 도 7에 있어서, 은 합금 범프 몸체들(101) 및 금속 층(107)을 포함하는 2개의 복합층 범프 구조(101, 107)는 상기 플렉시블 필름(301)의 상기 전도성 층(302)에 상기 장치(100)를 전기적으로 결합한다. 몇몇의 실시예들에 있어서, 언더필(underfill) 물질(304), 예를 들어, 적절한 점성을 가지는, 무용제 에폭시 수지(solventless epoxy resin)가 상기 플렉시블 필름(301) 및 상기 장치(100) 사이의 공간에 주입된다. 상기 금속 층(107)이 전기도금된 금 필름으로 만들어진 경우에 있어서, 상기 후속하는 본딩 작업들은 금 범프를 위한 종래 기술에서의 본딩 작업을 이용할 수 있다.
도 7에 도시된 상기 은 합금 범프 몸체(101)는 Ag1 - xYx 합금을 포함하는데, 여기서 화학종 Y는 금, 팔라디움, 또는 이들의 조합이다. 예를 들어, Ag1 - xYx 합금은 Ag1 - xAux 또는 Ag1 - xPdx와 같은 2원 금속 합금들일 수 있다. 나아가, Ag1 - xYx 합금은 Ag1 -x(AuPd)x 와 같은 3원 금속 합금일 수 있다. 몇몇의 실시예들에 있어서, 상기 Ag1-xYx 합금 안의 화학종 Y의 내용물은 대략 0.005 내지 대략 0.25 원자%의 범위에 있다. 몇몇의 실시예들에 있어서, 상기 Ag1 - xYx 합금 안의 화학종 Y는 중량 퍼센트로 은을 가지는 완전 고용체를 형성하는 금속을 포함한다. 도 7에 도시된 금속 층(107)은 은이 아닌 물질들, 예를 들어 금 또는 구리를 포함한다. 도 7에 도시된 바와 같이, 상기 은 합금 범프 몸체(101)의 높이 H1은 대략 9 ㎛ 내지 대략 15 ㎛의 범위 안에 있고, 상기 인접하는 은 합금 범프 몸체들(101) 사이의 간격 P는 10 ㎛ 이하이다. 상기 금속 층(107)의 높이 H2는 대략 1 ㎛ 내지 대략 3 ㎛의 범위 안에 있다. 몇몇의 실시예들에 있어서, 상기 전도성 패드(102)의 폭 W는 대략 20 ㎛ 내지 대략 30 ㎛의 범위 안에 있다.
도 7에 있어서, 솔더 레지스트 패턴(305)은 상기 전도성 층(302) 상에 위치된다. 솔더 층(308)은 상기 복합층 범프 구조(101, 107)과 상기 전도성 층(302)의 접합부에 적용된다. 본 개시의 몇몇의 실시예들에 있어서, 상기 솔더 층(308)은 종래의 SnPb 또는 리드-프리 솔더(lead-free solder)일 수 있다. 점선 박스(307)에 의해 둘러싸인 접합부는 도 9에 확대되어 도시되어 있다.
도 8에 도시된 칩-온-필름(COF) 반도체 구조(60)의 단면은, 도 8의 금속 층(107)이 상기 은 합금 범프 몸체(101)의 상면 및 측벽을 커버한다는 것을 제외하고, 도 7에 도시된 COF 반도체 구조(50)의 단면과 유사하다. 다시 말하면, 상기 복합층 범프 구조(101, 107)은 적어도 2 개의 서로 다른 구조들을 가질 수 있다. 도 7에 있어서, 상기 금속 층(107)이 전기도금 작업 또는 무전해 도금 작업에 의해 상기 은 합금 범프 몸체(101)의 상면 상에 형성되는 한편, 도 8에 있어서, 상기 금속 층(107)은 전기도금 작업 또는 무전해 도금 작업에 의해 상기 은 합금 범프 몸체(101)의 측벽에 상기 상면 상에 형성된다. 도 7에 도시된 바와 같은 동일한 참조번호들을 가지는 도 8의 요소들은 동일한 요소들 또는 그들의 균등물들을 지칭하고 간단함을 위해 여기서 반복되지 않는다.
본 개시의 몇몇의 실시예들에 있어서, 솔더 접합에 의해 상기 플렉시블 필름(301)에 상기 은 합금 범프 몸체(101) 또는 상기 복합층 범프 구조(101, 107)를 본딩하는 것에 더하여, 이방성의 전도성 필름(ACF)는 도 4, 도 7, 및 도 8에 도시된 바와 같이 COF 반도체 구조들(30, 50, 및 60)에 연결을 형성하는 데 적합할 수 있다.
도 9를 참조하면, 상기 솔더 층(308)는 솔더 물질 그 자체 뿐만 아니라 상기 금속 층(107)이 Au 또는 이의 합금들로 만들어진다면 Au1 - aSna 합금을 포함한다. 몇몇의 실시예들에 있어서, 상기 Au1 - aSna 합금은 적어도 Au0 .5Sn0 .5 합금을 포함한다. 다른 실시예들에 있어서, 이방성의 전도성 필름(ACF)은 상기 복합층 범프 구조(101, 107)와 상기 전도성 층(302)을 연결하는 데 사용될 수 있다.
본 개시의 몇몇의 실시예들에 있어서, 도 10에 도시된 바와 같이, 여기서 설명되는 상기 은 합금 범프 몸체(101)은 또한 칩-온-글래스(COG) 반도체 구조(70)에 사용될 수 있다. 투명 기판의 제1표면(401A) 상의 전도성 트레이스(402)와 패키지되는 장치(100)의 은 합금 범프 몸체(101) 사이의 전기적 연결은 이방성의 전도성 필름(ACF)(406)일 수 있다. 예를 들어, 상기 투명 기판은 유리 기판(4010이다. ACF는 열 세팅 에폭시 매트릭스에 분산되어 있는, 대략 3 ㎛ 내지 대략 5 ㎛의 지름을 가지는, Au-코팅된 플라스틱 구(406A)를 포함한다. 몇몇의 실시예들에 있어서, COG 반도체 구조(60)에 있어서 ACF를 이용하기 위한 본딩 온도는 대략 200 ℃이다.
본 개시의 몇몇의 실시예들에 있어서, 도 11에 도시된 바와 같이, 여기에 설명된 복합층 범프 구조(101, 107)는 또한 칩-온-글래스(COG) 반도체 구조(80)에 사용될 수 있다. 유리 기판(401)의 제1표면(401A) 상의 전도성 트레이스(402)와 패키지되는 장치(100)의 복합층 범프 구조(101, 107) 사이의 전기적 연결은 이방성의 전도성 필름(ACF)(406)일 수 있다. 몇몇의 실시예들에 있어서, 상기 유리 기판(401)의 상기 제1표면(401A) 상의 전도성 트레이스(402)는 투명하고 또한 인듐 주석 산화물(Indium Tin Oxide, ITO)과 같은 전도성 물질들로 만들어진다. 예를 들어, 상기 ACF는 열 경화성 에폭시 매트릭스에 분산되어 있는, 대략 3 ㎛ 내지 대략 5 ㎛의 지름을 가지는, Au-코팅된 플라스틱 구(406A)를 포함한다. 몇몇의 실시예들에 있어서, COG 반도체 구조(70)에 있어서 ACF를 이용하기 위한 본딩 온도는 대략 200 ℃이다. 몇몇의 실시예들에 있어서, 상기 복합층 범프 구조(101, 107)의 금속 층(107)은 대략 1 ㎛ 내지 대략 3 ㎛의 두께를 가지는 전기도금된 금 필름이다. 이러한 환경 하에서, 종래의 금 범프 기술에서의 본딩 작업은 상기 복합층 범프 구조(101, 107)와 유리 기판과 같은 외부 장치를 연결하는 데 이용될 수 있다.
본 개시의 몇몇의 실시예들에 있어서, 도 12에 도시된 바와 같이, 여기에 설명된 복합층 범프 구조(101, 107)은 또한 칩-온-글래스(COG) 반도체 구조(90)에 사용될 수 있다. 유리 기판(401)의 제1표면(401A) 상의 전도성 트레이스(402)와 패키지되는 장치(100)의 복합층 범프 구조(101, 107) 사이의 전기적 연결은 이방성의 전도성 필름(ACF)(406)일 수 있다. 예를 들어, 상기 ACF는 열 경화성 에폭시 매트릭스에 분산되어 있는, 대략 3 ㎛ 내지 대략 5 ㎛의 지름을 가지는, Au-코팅된 플라스틱 구(406A)를 포함한다. 몇몇의 실시예들에 있어서, COG 반도체 구조(90)에 있어서 ACF를 이용하기 위한 본딩 온도는 대략 200 ℃이다. 몇몇의 실시예들에 있어서, 상기 복합층 범프 구조(101, 107)의 금속 층(107)은 대략 1 ㎛ 내지 대략 3 ㎛의 두께를 가지는 전기도금된 금 필름이고, 상기 은 합금 범프 몸체(101)의 상면(101B) 및 측벽(101A)을 커버한다. 이러한 환경 하에서, 종래의 금 범프 기술에서의 본딩 작업은 상기 복합층 범프 구조(101, 107)와 유리 기판과 같은 외부 장치를 연결하는 데 이용될 수 있다. 몇몇의 실시예들에 있어서, 상기 상면(101B) 상의 금속 층(107)의 두께는 상기 은 합금 범프 몸체(101)의 상기 측벽(101A)을 커버링하는 상기 금속 층(107)의 두께와는 다르다.
여기서 설명되는 상기 은 합금 범프의 경도(hardness)는 적절한 전기 도금 조(electroplating bath)들을 선택하는 것에 의해 쉽게 조절될 수 있다. 예를 들어, COG 어플리케이션을 위한 상기 은 합금 범프의 경도는 대략 100 HV로 조절될 수 있다. 다른 예를 들어, 상기 COF 어플리케이션을 위한 상기 은 합금 범프의 경도는 대략 55 HV로 조절될 수 있다. 순수한 은의 경도(대략 85 HV)가 55 HV와 100 HV 사이에 있기 때문에, 원하는 경도를 가지는 은 합금은 서로 다른 전기도금 조들을 이용해 상기 은 합금 범프를 전기도금하는 것에 의해 조절될 수 있다. 몇몇의 실시예들에 있어서, 상기 COG 어플리케이션은 상기 ACF 본딩 작업을 제공하기 위해 더 큰 경도를 가지는 은 합금 범프를 필요로 한다. 다른 실시예들에 있어서, 상기 COF 어플리케이션은 상기 플렉시블 필름 상의 전도성 트레이스들에 손상을 주는 것을 막기 위해 더 낮은 경도를 가지는 은 합금 범프를 필요로 한다.
도 13 내지 도 26은 본 개시에서 설명되는 상기 은 합금 범프의 제조 작업을 보여준다. 도 13에 있어서, UBM 층(104)은 패시베이션 층(103) 및 상기 전도성 패드(102)의 일 부분 상에 형성된다. 몇몇의 실시예들에 있어서, 상기 UBM 층(104)은 니켈, 티타늄, 티타늄 텅스텐, 팔라디움, 금, 은, 및 이들의 조합으로부터 선택된 물질들의 CVD, 스퍼터링, 전기도금, 또는 전기없는 도금에 의해 형성된다. 몇몇의 실시예들에 있어서, 상기 UBM 층(104)의 두께 T2는 대략 1000A 내지 대략 3000A의 범위 안에 있도록 제어된다. 도 14에 있어서, 시드 층(105)이 상기 UBM 층(104) 상에 증착된다. 몇몇의 실시예들에 있어서, 상기 시드 층(105)은 은을 포함하는 물질들의 CVD, 스퍼터링, 전기도금, 또는 무전해 도금에 의해 형성된다. 몇몇의 실시예들에 있어서, 상기 시드 층(105)의 두께 T1은 상기 UBM 층(104)의 두께 T2에 상응하도록 제어된다. 예를 들어, 대략 1000A 내지 대략 3000A의 범위에 있도록 제어된다.
도 15에 있어서, 제1마스크 층(109)는, 하드 마스크 또는 포토레지스트일 수 있는데, 상기 시드 층(105) 상에 형성된다. 상기 제1마스크 층(109)의 개구부(109A)는 전도성 범프 물질들을 수령하기 위해 상기 전도성 패드(102) 상에 형성된다. 몇몇의 실시예들에 있어서, 상기 제1마스크 층(109)은 도금되는 전도성 범프의 두께보다 큰 두께 T3을 가지는 양의 포토레지스트로 만들어진다. 다른 실시예들에 있어서, 상기 제1마스크 층(109)은 음의 포토레지스트로 만들어진다.
도 16 및 도 17은 전기도금 작업 및 그 결과를 보여준다. 도 16은 전기도금 조(113), 양극(anode, 111), 및 음극(cathode, 112) 제공하는 컨테이너(100')를 수용하는, 전기도금 시스템을 보여준다. 몇몇의 실시예들에 있어서, 상기 양극(111)은 불용성이고 플래티늄-코팅된 티타늄으로 만들어질 수 있고, 적절한 시드 층으로 증착된 웨이퍼 패드는 음극(112)에 위치되고, 상기 전기도금 조(113)는 KAg(CN)2, KAu(CN)2, K2Pd(CN)4, 및 이들의 염들 중 적어도 하나를 포함하는, 시안화물에 기초한 도금 용액(cyanide-base plating solution)을 포함한다. 몇몇의 실시예들에 있어서, 상기 전기도금 조(113)의 pH 값은 대략 중성, 예를 들어, 대략 6 내지 8로 제어된다. 상기 전기도금 조(113)의 온도는 대략 40 내지 50 ℃가 되도록 제어된다. 몇몇의 실시예들에 있어서, 상기 전기도금 조(113)의 온도는 상기 컨테이너(100') 아래에 위치하는 열판(미도시)에 의해 유지될 수 있다. 다른 실시예들에 있어서, 상기 전기도금 조(113)의 온도는 전기도금 용액 순환 시스템에 의해 유지될 수 있는데, 여기서 출구(100B)는 상기 전기도금 용액을 배출하고 입구(100A)는 온도-제어된 전기도금 용액을 받아들인다. 옥살산염(oxalate)을 포함하는 적절한 v평활제(leveling agent)가 대략 2 ml/L 내지 대략 5 ml/L의 농도를 가지는 상기 전기도금 조(113)에 첨가될 수 있다. 몇몇의 실시예들에 있어서, 은 합금 전도성 범프 도금을 위해 적용된 직류(DC)는 대략 0.1 ASD 내지 대략 0.5 ASD의 범위 안에 있다.
도 16을 참조하면, 음극(112)은 은 또는 은 합금을 포함하는 시드 층(105)으로 증착된 웨이퍼 패드를 포함하고, 음극들에서 발생하는 반응은 이하 중에서 하나일 수 있다:
KAg(CN)2 -> K+ + Ag+ + 2CN-
KAu(CN)2 -> K+ + Au+ + 2CN-
K2Pd(CN)4 -> 2K+ + Pd2 + + 4CN-
도 15에 도시된 양극(111)은 백금 전극을 포함하고 또한 발생하는 반응은
2H20 -> 4H+ + O2 (g) + 4e-
일 수 있다.
상기 외부 DC 전류의 양의 단은 상기 양극에 연결되고 상기 외부 DC 전류의 음의 단은 상기 음극에 연결된다. 도 15에서 알 수 있는 바와 같이, 상기 감소된 은 이온들 및 감소된 금 이온들은 상기 웨이퍼 패드의 시드 층(105) 위에 증착되고, 상기 제1마스크 층(109)에 의해 정의되는 개구부들(109A)을 채우고 AgAu 2원 합금을 형성한다. 몇몇의 실시예들에 있어서, 상기 전기도금 조가 은 이온 소스(예를 들어 KAg(CN)2) 및 팔라디움 이온 소스(예를 들어 K2Pd(CN)4)를 포함하면, 상기에서 설명한 바와 같이 동일한 전기도금 작업 세팅을 통해, 상기 감소된 은 이온들 및 감소된 금 이온들이 상기 웨이퍼 패드의 시드 층(105) 상에 증착되고, 상기 제1마스크 층(109)에 의해 정의되는 개구부들(109A)을 채우고 AgPd 2원 합금을 형성한다. 몇몇의 실시예들에 있어서, 상기 전기도금 조가 은 이온 소스(예를 들어 KAg(CN)2 및 이들의 염들), 금 이온 소스(예를 들어 KAu(CN)2 및 이들의 염들) 및 팔라디움 이온 소스(예를 들어 K2Pd(CN)4 및 이들의 염들)를 포함하면, 상기에서 설명한 바와 같이 동일한 전기도금 작업 세팅을 통해, 상기 감소된 은 이온들, 감소된 금 이온들, 및 감소된 팔라디움 이온들이 상기 웨이퍼 패드의 시드 층(105) 상에 증착되고, 상기 제1마스크 층(109)에 의해 정의되는 개구부들(109A)을 채우고 AgAuPd 3원 합금을 형성한다.
도 6에 도시된 복합층 범프 구조(40)를 전기도금하는 몇몇의 실시예들에 있어서, AgAu, AgPd 또는 AgAuPd 합금들이 도 15의 웨이퍼 패드의 시드 층 상에 증착된 후, 상기 웨이퍼 패드는 그후 수 개의 금속 이온 소소들을 포함하는 전기도금 조로부터 제거되어 도 6에 도시된 바와 같이 비-은(non-silver) 금속 층(107)의 증착을 위한 금속 이온 소스의 하나의 화학종을 포함하는 다른 전기도금 조에 놓인다.
도 16은 도 15에 도시된 전기도금 작업의 완료 후 웨이퍼 패드를 보여준다. 도 17에 있어서, 상기 은 합금 범프 몸체들(101)은 전도성 패드들(102) 상에 형성된다. 도 18에 있어서, 상기 제1마스크 층(109)은 포토레지스트가 사용되면 벗겨진다. 상기 은 합금 범프 몸체(101)에 의해 커버되지 않는 상기 UBM 층(104) 및 상기 시드 층(105)은 2 개의 은 합금 전도성 범프들을 고립(isolate)시키기 위해 식각 작업에 의해 제거된다.

실시예 No.
제1시안화물에 기초한 전해조
pH
J (ASD)
온도 (°C)
1. KAg(CN)2: 5 to 15 g/L; 및
KAu(CN)2: 5 to 15 g/L; 및
옥살산염-함유 용액: 2-5 ml/L		 6.5-7.0 0.15-0.50 40-50
2. KAg(CN)2: 5 to 15 g/L; 및
K2Pd(CN)4: 5 to 15 g/L; 및
옥살산염-함유 용액: 2-5 ml/L		 6.5-7.0 0.15-0.50 40-50
3. KAg(CN)2: 5 to 15 g/L; 및
K2Pd(CN)4: 5 to 15 g/L; 및
KAu(CN)2: 5 to 15 g/L; 및
옥살산염-함유 용액: 2-5 ml/L		 6.5-7.0 0.15-0.50 40-50
[실시예 1]
실시예 1은 X가 대략 0.01 내지 대략 0.1의 범위 안에 있는 Ag1 - xAux 합금 범프 몸체(101)를 가지는 도 3에 도시된 반도체 구조(20)를 제조하기 위한 방법을 제공한다. 상기 반도체 구조(20)를 제조하는 데 적합한 작업들은 본 개시에서 이미 설명된 바와 같이 도 13, 도 14, 도 15, 도 16, 도 17, 및 도 18를 참조할 수 있다. 도 13에 있어서, 전도성 패드(102)는 장치(100) 상에 형성된다. 실시예 1에서, 상기 장치(100)는 반도체 다이를 포함한다. 도 14에 있어서, 상기 UBM 층(104) 및 상기 시드 층(105)은 상기 전도성 패드(102) 및 상기 패시베이션 층(103) 상에 형성된다. 도 15에 있어서, 제1마스크 층(109)은 상기 시드 층(105) 상에 패터닝되고 수 개의 개구부들(109A)이 상기 제1마스크 층(109) 상에 정의된다. 실시예 1들에 있어서, 상기 개구부들(109A)은 상기 전도성 패드(102) 상에 위치된다. 도 16은 전기도금 작업에 의해 상기 제1마스크 층(109) 안에 은 합금 범프 몸체(101)를 형성하는 것을 도시하고 있다.
도 16에 도시된 바와 같은 용기(100') 안에, 반도체 다이들을 포함하는 웨이퍼 패드가 음극으로서 제1시안화물에 기초한 전해조 안에 담기는 한편, Pt-코팅된 Ti가 전기도금 작업에서 양극으로서 위치된다. 실시예 1에 있어서, 상기 제1시안화물에 기초한 전해조는 5 내지 15 g/L의 KAg(CN)2 및 이들의 염들 뿐만 아니라, 5 내지 15 g/L의 KAu(CN)2 및 이들의 염들을 포함한다. 실시예 1에 있어서, 상기 제1시안화물에 기초한 전해조는 KAg(CN)2 염들과 균형을 이루면서, 여기에 첨가된 총 염들 중 대략 10 wt% 내지 대략 60 wt%의 KAu(CN)2로 구성된다.
실시예 1에 있어서, 2 내지 5 ml/L의 옥살산염-함유 용액과 같은 균일화 약품들이 전기도금 반응을 촉진시키기 위해 상기 제1시안화물에 기초한 전해조에 첨가될 수 있다. 상기 제1시안화물의 pH 값은 대략 6.5 내지 7의 범위 안에 있도록 제어되고, 대략 0.15 내지 대략 0.5 ASD의 전기도금 전류밀도가 적용된다. 실시예 1에 있어서, 상기 제1시안화물에 기초한 전해조는 대략 40 내지 50 ℃로 유지된다. 도 18에 도시된 바와 같이, 상기 제1시안화물에 기초한 전해조 안에서 상기 은 합금 범프 몸체(101)의 형성 후, 상기 은 합금 범프 몸체(101)에 의해 커버되지 않는 상기 제1마스크 층(109) 및 상기 시드 층(105)의 부분이 제거된다. 상기 은 합금 범프 몸체(101)는 그후 대략 30 분 내지 60 분 동안의 지속시간 동안 대략 200 내지 대략 300 ℃의 온도 하에서 어닐링된다.
실시예 1에서 상기 은 합금 범프 몸체(101)의 형성 후, 상기 은 합금 범프 몸체(101)가 본딩 작업에 의해 도 4에 도시된 바와 같은 칩-온-필름(COF) 반도체 구조를 형성하기 위해 플렉시블 필름(301)에 더 부착될 수 있다. Sn-Ag 용융 온도(대략 220 ℃) 또는 이보다 크기 위해 상기 은 합금 범프 몸체(101)와 상기 솔더 층(306) 사이의 접합을 허용하는 상기 장치(100) 단에 적절한 열원이 적용되어야 한다. Ag의 녹는점이 Au보다 낮기 때문에, COF 반도체 구조의 은 합금 범프 몸체(101)에 사용되는 어닐링 온도는 대략 30 내지 대략 60 분의 지속시간 동안 대략 200 내지 대략 300 ℃에서만 제어될 수 있다. 이에 더하여, 이방성의 전도성 필름(ACF)은 솔더 접합 작업을 이용하는 것이 아닌 상기 은 합금 범프 몸체(101)와 상기 플렉시블 필름(301)을 결합시키는 데 사용될 수 있다.
실시예 1에 있어서 상기 은 합금 범프 몸체(101)의 형성 후, 상기 은 합금 범프 몸체(101)는 본딩 작업에 의해 도 10에 도시된 바와 같은 칩-온-글래스(COG) 반도체 구조를 형성하기 위해 유리 기판(401)에 더 부착될 수 있다. 이방성의 전도성 필름(ACF)은 상기 은 합금 범프 몸체(101)와 상기 유리 기판(401)을 본딩하는 데 사용될 수 있다.
[실시예 2]
실시예 2는 X가 대략 0.01 내지 대략 0.1의 범위 안에 있는 Ag1 - xPdx 합금 범프 몸체(101)를 가지는 도 3에 도시된 반도체 구조(20)를 제조하기 위한 방법을 제공한다. 상기 반도체 구조(20)를 제조하는 데 적합한 작업들은 본 개시에서 이미 설명된 바와 같이 도 13, 도 14, 도 15, 도 16, 도 17, 및 도 18를 참조할 수 있다. 상기 제1시안화물에 기초한 전해조의 내용물을 제외하고, 실시예 2의 다른 제조 작업들은 실시예 1에서 설명된 것들을 참조할 수 있다.
도 16에 도시된 바와 같은 용기(100') 안에, 반도체 다이들을 포함하는 웨이퍼 패드가 음극으로서 제1시안화물에 기초한 전해조 안에 담기는 한편, Pt-코팅된 Ti가 전기도금 작업에서 양극으로서 위치된다. 실시예 2에 있어서, 상기 제1시안화물에 기초한 전해조는 5 내지 15 g/L의 KAg(CN)2 및 이들의 염들 뿐만 아니라, 5 내지 15 g/L의 K2Pd(CN)4 및 이들의 염들을 포함한다. 실시예 2에 있어서, 상기 제1시안화물에 기초한 전해조는 KAg(CN)2 염들과 균형을 이루면서, 여기에 첨가된 총 염들 중 대략 10 wt% 내지 대략 30 wt%의 K2Pd(CN)4로 구성된다.
[실시예 3]
실시예 3은 X가 대략 0.01 내지 대략 0.1의 범위 안에 있는 Ag1 -x(AuPd)x 합금 범프 몸체(101)를 가지는 도 3에 도시된 반도체 구조(20)를 제조하기 위한 방법을 제공한다. 상기 반도체 구조(20)를 제조하는 데 적합한 작업들은 본 개시에서 이미 설명된 바와 같이 도 13, 도 14, 도 15, 도 16, 도 17, 및 도 18를 참조할 수 있다. 상기 제1시안화물에 기초한 전해조의 내용물을 제외하고, 실시예 3의 다른 제조 작업들은 실시예 1 및 실시예 2에서 설명된 것들을 참조할 수 있다.
도 16에 도시된 바와 같은 용기(100') 안에, 반도체 다이들을 포함하는 웨이퍼 패드가 음극으로서 제1시안화물에 기초한 전해조 안에 담기는 한편, Pt-코팅된 Ti가 전기도금 작업에서 양극으로서 위치된다. 실시예 3에 있어서, 상기 제1시안화물에 기초한 전해조는 5 내지 15 g/L의 KAg(CN)2 뿐만 아니라, 5 내지 15 g/L의 K2Pd(CN)4,뿐만 아니라 5 내지 15 g/L의 KAu(CN)2 및 이들의 염들을 포함한다. 실시예 3에 있어서, 상기 제1시안화물에 기초한 전해조는 KAg(CN)2 염들과 균형을 이루면서, 여기에 첨가된 총 염들 중 대략 10 wt% 내지 대략 30 wt%의 K2Pd(CN)4 및 대략 10 wt% 내지 대략 60 wt%의 KAu(CN)2로 구성된다.
도 17, 도 19, 내지 도 20은 복합층 범프 구조의 제조 단계들을 참조한다. 몇몇의 실시예들에 있어서, 도 15에 도시된 전기도금 전해조로부터 제거 후 상기 포토레지스트 벗기기(stripping) 전, 상기 웨이퍼 패드는 그후 KAu(CN)2 및 이들의 염들을 포함하는 다른 전기도금 전해조 안에 담겨진다. 도 19에 도시된 바와 같이, 상기 금속 층(107)은 상기 은 합금 범프 몸체(101)의 상면(101B) 상에 형성된다. 도 20에 있어서, 상기 제1마스크 층(109)은 포토레지스트가 사용되면 벗겨진다. 상기 은 합금 범프 몸체(101)에 의해 커버되지 않는 상기 UBM 층(104) 및 상기 시드 층(105)은 2개의 복합층 합금 범프들을 분리시키기 위해 식각 작업에 의해 제거된다.
실시예 No. 제1시안화물에
기초한 전해조		 pH J (ASD) 온도 (°C) 제2시안화물에
기초한 전해조/전기없는 도금 전해조		 pH J (ASD) 온도 (°C)
4. KAg(CN)2: 5 내지 15 g/L; 및
K2Pd(CN)4: 5 내지 15 g/L; 및/또는
KAu(CN)2: 5 내지 15 g/L; 및
옥살산염-함유 용액: 2-5 ml/L		 6.5-7.0 0.15-0.50 40-50 KAu(CN)2: 5 to 15 g/L; 및
옥살산염-함유 용액: 2-5 ml/L		 6.5-7.0 0.15-0.50 40-45
5. KAg(CN)2: 5 내지 15 g/L; 및
K2Pd(CN)4: 5 내지 15 g/L; 및/또는
KAu(CN)2: 5 내지 15 g/L; 및
옥살산염-함유 용액: 2-5 ml/L		 6.5-7.0 0.15-0.50 40-50 KAu(CN)2: 5 내지 15 g/L; 및
옥살산염-함유 용액: 2-5 ml/L		 6.5-7.0 0.15-0.50 40-45
6. KAg(CN)2: 5 내지 15 g/L; 및
K2Pd(CN)4: 5 내지 15 g/L; 및/또는
KAu(CN)2: 5 내지 15 g/L; 및
옥살산염-함유 용액: 2-5 ml/L		 6.5-7.0 0.15-0.50 40-50 KAu(CN)2: 10 내지 20 g/L
 4.5-6.5 n/a 80-90
[실시예 4]
실시예 4는 상기 은 합금 범프 몸체(101)의 상면 상에만 금속 층(107) 및 X가 대략 0.01 내지 대략 0.1의 범위 안에 있는 Agl-xAux, Agl-xPdx, 또는 Ag1-x(AuPd)x 합금 범프 몸체(101)를 가지는 도 6에 도시된 복합층 범프 구조(40)를 제조하기 위한 전기도금 방법을 제공한다. 상기 반도체 구조(40)를 제조하는 데 적합한 작업들은 본 개시에서 이미 설명된 바와 같이 도 13, 도 14, 도 15, 도 16, 도 17, 도 19 및 도 20을 참조할 수 있다. 도 13에 있어서, 전도성 패드(102)는 장치(100) 상에 형성된다. 실시예 4에서, 상기 장치(100)는 반도체 다이를 포함한다. 도 14에 있어서, 상기 UBM 층(104) 및 상기 시드 층(105)은 상기 전도성 패드(102) 및 상기 패시베이션 층(103) 상에 형성된다. 도 15에 있어서, 제1마스크 층(109)은 상기 시드 층(105) 상에 패터닝되고 수 개의 개구부들(109A)이 상기 제1마스크 층(109) 상에 정의된다. 실시예 4에 있어서, 상기 개구부들(109A)은 상기 전도성 패드(102) 상에 위치된다. 도 16은 전기도금 작업에 의해 상기 제1마스크 층(109) 안에 은 합금 범프 몸체(101)를 형성하는 것을 도시하고 있다.
도 16에 도시된 바와 같은 용기(100') 안에, 반도체 다이들을 포함하는 웨이퍼 패드가 음극으로서 제1시안화물에 기초한 전해조 안에 담기는 한편, Pt-코팅된 Ti가 전기도금 작업에서 양극으로서 위치된다. 실시예 4에 있어서, 상기 제1시안화물에 기초한 전해조는 5 내지 15 g/L의 KAg(CN)2 및 이들의 염들 뿐만 아니라, 5 내지 15 g/L의 KAu(CN)2 및 이들의 염들을 포함한다. 실시예 4에 있어서, 상기 제1시안화물에 기초한 전해조는 KAg(CN)2 염들과 균형을 이루면서, 여기에 첨가된 총 염들 중 대략 10 wt% 내지 대략 60 wt%의 KAu(CN)2로 구성된다. 이와 유사하게, 실시예 4에서, 상기 제1시안화물에 기초한 전해조는 5 내지 15 g/L의 KAg(CN)2 및 이들의 염들 뿐만 아니라, 5 내지 15 g/L의 K2Pd(CN)4 및 이들의 염들을 포함한다. 실시예 4에 있어서, 상기 제1시안화물에 기초한 전해조는 KAg(CN)2 염들과 균형을 이루면서, 여기에 첨가된 총 염들 중 대략 10 wt% 내지 대략 30 wt%의 K2Pd(CN)4로 구성된다. 이와 유사하게, 실시예 4에서, 상기 제1시안화물에 기초한 전해조는 5 내지 15 g/L의 KAg(CN)2 및 이들의 염들 뿐만 아니라, 5 내지 15 g/L의 K2Pd(CN)4 뿐만 아니라, 5 내지 15 g/L의 KAu(CN)2 및 이들의 염들을 포함한다. 실시예 4에 있어서, 상기 제1시안화물에 기초한 전해조는 KAg(CN)2 염들과 균형을 이루면서, 여기에 첨가된 총 염들 중 대략 10 wt% 내지 대략 30 wt%의 K2Pd(CN)4 및 대략 10 wt% 내지 대략 60 wt%의 KAu(CN)2로 구성된다.
실시예 4에 있어서, 2 내지 5 ml/L의 옥살산염-함유 용액과 같은 균일화 약품들이 전기도금 반응을 촉진시키기 위해 상기 제1시안화물에 기초한 전해조에 첨가될 수 있다. 상기 제1시안화물에 기초한 전해조의 pH 값은 대략 6.5 내지 7의 범위 안에 있도록 제어되고, 대략 0.15 내지 대략 0.5 ASD의 전기도금 전류밀도가 적용된다. 실시예 4에 있어서, 상기 제1시안화물에 기초한 전해조는 대략 40 내지 50 ℃로 유지된다.
실시예 4에서, 상기 은 합금 범프 몸체(101)의 형성 후, 상기 웨이퍼 패드가 그후 5 내지 15 g/L의 KAu(CN)2 및 이들의 염들을 포함하는 제2시안화물에 기초한 전해조 안에 담겨진다. 2 내지 5 ml/L의 옥살산염-함유 용액과 같은 균일화 약품들이 전기도금 반응을 촉진시키기 위해 상기 제2시안화물에 기초한 전해조에 첨가될 수 있다. 상기 제2시안화물에 기초한 전해조의 pH 값은 대략 6.5 내지 7의 범위 안에 있도록 제어되고, 대략 0.15 내지 대략 0.5 ASD의 전기도금 전류밀도가 적용된다. 실시예 4에 있어서, 상기 제2시안화물에 기초한 전해조의 온도는 대략 40 내지 45 ℃의 범위로 유지된다.
도 19 및 도 20에 도시된 바와 같이, 상기 제2시안화물에 기초한 전해조 안의 상기 복합층 범프 구조(101, 107)의 형성 후, 상기 복합층 범프 구조(101, 107)에 의해 커버되지 않는 상기 제1마스크 층(109) 및 상기 시드 층의 일부(105)가 제거된다. 상기 복합층 범프 구조(101, 107)는 그후 대략 30 내지 대략 60 분의 지속시간 동안 대략 200 내지 대략 300 ℃의 온도 하에서 어닐링된다.
실시예 4에서 상기 은 합금 범프 몸체(101)의 형성 후, 상기 은 합금 범프 몸체(101)가 본딩 작업에 의해 도 7에 도시된 바와 같은 칩-온-필름(COF) 반도체 구조를 형성하기 위해 플렉시블 필름(301)에 더 부착될 수 있다. Sn-Au 용융 온도(대략 215 ℃) 또는 이보다 크기 위해 상기 은 합금 범프 몸체(101)의 상면 상의 금속 층(107)과 상기 솔더 층(306) 사이의 접합을 허용하는 상기 장치(100) 단에 적절한 열원이 적용되어야 한다. 이에 더하여, 이방성의 전도성 필름(ACF)은 솔더 접합 작업을 이용하는 것이 아닌 상기 은 합금 범프 몸체(101)와 상기 플렉시블 필름(301)을 결합시키는 데 사용될 수 있다.
실시예 4에 있어서 상기 은 합금 범프 몸체(101)의 형성 후, 상기 은 합금 범프 몸체(101)는 본딩 작업에 의해 도 11에 도시된 바와 같은 칩-온-글래스(COG) 반도체 구조를 형성하기 위해 유리 기판(401)에 더 부착될 수 있다. 이방성의 전도성 필름(ACF)(406)은 상기 은 합금 범프 몸체(101)와 상기 유리 기판(401)을 본딩하는 데 사용될 수 있다.
도 17, 도 21 내지 도 24, 및 도 26은 복합층 범프 구조의 제조 단계들을 참조한다. 몇몇의 실시예들에 있어서, 전기도금 작업이 상기 복합층 범프 구조를 형성하기 위해 사용된다. 도 16에 도시된 전기도금 전해조로부터 제거 후 및 상기 포토레지스트 벗기기 전에, 제2마스크 층(110)이 상기 제1마스크 층(109)의 제1폭(W1)을 절삭하기 위해 상기 제1마스크 층(109) 상에 형성된다. 몇몇의 실시예들에 있어서, 상기 제1마스크 층(109)의 제1폭(W1)은 상기 도금된 은 합금 범프 몸체(101)의 측벽(101A)에 물리적 접촉을 형성하기에 충분히 넓다. 도 21 및 도 22에 있어서, 상기 제1마스크 층(109)은 부분 벗기기 작업을 통해 제2폭(W2)으로 변환된다. 몇몇의 실시예들에 있어서, 상기 제2단단한 마스크 층(110)에 의해 커버되지 않는 부분은 벗기기 작업에서 제거되고 감소된 제2폭(W2)이 획득된다. 몇몇의 실시예들에 있어서, 상기 제2마스크 층(110)의 제2폭(W2)은 그 자체와 상기 도금된 은 합금 범프 몸체(101)의 측벽(101A) 사이에 간격(gap)을 형성하기에 충분히 좁다.
도 23은 전기도금 전해조(113), 양극(111), 및 음극(112) 제공하는 컨테이너(100')를 포함하는, 전기도금 시스템을 보여준다. 몇몇의 실시예들에 있어서, 상기 양극(111)은 불용성이고 플래티늄-코팅된 티타늄으로 만들어질 수 있고, 적절한 시드 층으로 증착된 웨이퍼 패드는 음극(112)에 위치되고, 상기 전기도금 조(113)는 KAu(CN)2 및 그 염들을 포함하는 시안화물에 기초한 도금 용액을 포함한다. 몇몇의 실시예들에 있어서, 상기 전기도금 조(113)의 pH 값은 대략 중성, 예를 들어, 대략 6 내지 8로 제어된다. 상기 전기도금 조(113)의 온도는 대략 40 내지 50 ℃가 되도록 제어된다. 몇몇의 실시예들에 있어서, 상기 전기도금 조(113)의 온도는 상기 컨테이너(100') 아래에 위치하는 열판(미도시)에 의해 유지될 수 있다. 다른 실시예들에 있어서, 상기 전기도금 전해조(113)의 온도는 전기도금 용액 순환 시스템에 의해 유지될 수 있는데, 여기서 출구(100B)는 상기 전기도금 용액을 배출하고 입구(100A)는 온도-제어된 전기도금 용액을 받아들인다. 옥살산염을 포함하는 적절한 평활제가 대략 2 ml/L 내지 대략 5 ml/L의 농도를 가지는 상기 전기도금 조(113)에 첨가될 수 있다. 몇몇의 실시예들에 있어서, 은 합금 전도성 범프 도금을 위해 적용된 직류(DC)는 대략 0.1 ASD 내지 대략 0.5 ASD의 범위 안에 있다.
도 24는 도 23의 전기도금 작업 후 상기 전기도금 조(113)로부터 꺼내지는 웨이퍼 패드를 보여준다. 금 이온은 그 표면에서 상기 은 합금 범프 몸체(101)와 반응하는데, 이것은 상기 은 합금 범프 몸체(101)의 상면(101B) 및 측벽(101A)을 포함하고 상기 은 합금 범프 몸체(101)의 상면(101B) 및 측벽(101A)을 커버하는 금속 층(107)을 형성한다. 하지만, 몇몇의 실시예들에 있어서, 상기 상면(101B)의 금속 층(107)의 두께는 상기 은 합금 범프 몸체(101)의 측벽(101A)의 금속 층(107)의 두께와 다르다. 다른 실시예들에 있어서, 상기 상면(101B)의 금속 층(107)의 두께는 상기 은 합금 범프 몸체(101)의 측벽(101A)의 금속 층(107)의 두께보다 크다.
도 26에 있어서, 상기 제1마스크 층(109) 뿐만 아니라, 상기 은 합금 범프 몸체(101)에 의해 커버되지 않는 시드 층(105) 및 UBM 층(104)은 2개의 복합층 합금 범프들을 고립시키기 위한 벗기기 및 식각 작업에 의해 제거된다.
[실시예 5]
실시예 5는 상기 은 합금 범프 몸체(101)의 상면 뿐만 아니라 측벽 상에도 있는 금속 층(107) 및 X가 대략 0.01 내지 대략 0.1의 범위 안에 있는 Agl - xAux, Agl-xPdx, 또는 Ag1 -x(AuPd)x 합금 범프 몸체(101)를 가지는 도 6에 도시된 복합층 범프 구조(40)를 제조하기 위한 전기도금 방법을 제공한다. 상기 반도체 구조(40)를 제조하는 데 적합한 작업들은 본 개시에서 이미 설명된 바와 같이 도 13, 도 14, 도 15, 도 16, 도 17, 도 21, 도 22, 도 23, 도 24 및 도 26을 참조할 수 있다. 도 13에 있어서, 전도성 패드(102)는 장치(100) 상에 형성된다. 실시예 5에서, 상기 장치(100)는 반도체 다이를 포함한다. 도 14에 있어서, 상기 UBM 층(104) 및 상기 시드 층(105)은 상기 전도성 패드(102) 및 상기 패시베이션 층(103) 상에 형성된다. 도 15에 있어서, 제1마스크 층(109)은 상기 시드 층(105) 상에 패터닝되고 수 개의 개구부들(109A)이 상기 제1마스크 층(109) 상에 정의된다. 실시예 5에 있어서, 상기 개구부들(109A)은 상기 전도성 패드(102) 상에 위치된다. 도 16은 전기도금 작업에 의해 상기 제1마스크 층(109) 안에 은 합금 범프 몸체(101)를 형성하는 것을 도시하고 있다.
도 16에 도시된 바와 같은 용기(100') 안에, 반도체 다이들을 포함하는 웨이퍼 패드가 음극으로서 제1시안화물에 기초한 전해조 안에 담기는 한편, Pt-코팅된 Ti가 전기도금 작업에서 양극으로서 위치된다. 실시예 5에 있어서, 상기 제1시안화물에 기초한 전해조는 5 내지 15 g/L의 KAg(CN)2 및 이들의 염들 뿐만 아니라, 5 내지 15 g/L의 KAu(CN)2 및 이들의 염들을 포함한다. 실시예 5에 있어서, 상기 제1시안화물에 기초한 전해조는 KAg(CN)2 염들과 균형을 이루면서, 여기에 첨가된 총 염들 중 대략 10 wt% 내지 대략 60 wt%의 KAu(CN)2로 구성된다. 이와 유사하게, 실시예 5에서, 상기 제1시안화물에 기초한 전해조는 5 내지 15 g/L의 KAg(CN)2 및 이들의 염들 뿐만 아니라, 5 내지 15 g/L의 K2Pd(CN)4 및 이들의 염들을 포함한다. 실시예 5에 있어서, 상기 제1시안화물에 기초한 전해조는 KAg(CN)2 염들과 균형을 이루면서, 여기에 첨가된 총 염들 중 대략 10 wt% 내지 대략 30 wt%의 K2Pd(CN)4로 구성된다. 이와 유사하게, 실시예 5에서, 상기 제1시안화물에 기초한 전해조는 5 내지 15 g/L의 KAg(CN)2 및 이들의 염들 뿐만 아니라, 5 내지 15 g/L의 K2Pd(CN)4 뿐만 아니라, 5 내지 15 g/L의 KAu(CN)2 및 이들의 염들을 포함한다. 실시예 5에 있어서, 상기 제1시안화물에 기초한 전해조는 KAg(CN)2 염들과 균형을 이루면서, 여기에 첨가된 총 염들 중 대략 10 wt% 내지 대략 30 wt%의 K2Pd(CN)4 및 대략 10 wt% 내지 대략 60 wt%의 KAu(CN)2로 구성된다.
실시예 5에 있어서, 2 내지 5 ml/L의 옥살산염-함유 용액과 같은 균일화 약품들이 전기도금 반응을 촉진시키기 위해 상기 제1시안화물에 기초한 전해조에 첨가될 수 있다. 상기 제1시안화물에 기초한 전해조의 pH 값은 대략 6.5 내지 7의 범위 안에 있도록 제어되고, 대략 0.15 내지 대략 0.5 ASD의 전기도금 전류밀도가 적용된다. 실시예 5에 있어서, 상기 제1시안화물에 기초한 전해조는 대략 40 내지 50 ℃로 유지된다.
실시예 5에서, 폭 W2를 가지는 절삭된 제1마스크 층(109)이 상기 시드 층(105) 상에 형성되고, 상기 절삭된 제1마스크 층(109)과 상기 은 합금 범프 몸체(101) 사이에 간격이 형성된다. 상기 절삭된 제1마스크 층(109)의 폭 W2가 상기 제1마스크 층(109)의 폭 W1보다 짧기 때문에, 상기 절삭된 제1마스크 층(109)의 형성은 도 21 및 도 22에 도시된 바와 같은 리소그래피 작업을 통해 수행될 수 있다. 도 21에 도시된 제2마스크 층(110)은 상기 절삭된 제1마스크 층(109)의 절삭 정도(즉, W1과 W2 사이의 차이)를 정의하는 데 사용된다.
실시예 5에서, 상기 은 합금 범프 몸체(101) 및 상기 절삭된 제1마스크 층(109)의 형성 후, 상기 웨이퍼 패드가 그후 5 내지 15 g/L의 KAu(CN)2 및 이들의 염들을 포함하는 제2시안화물에 기초한 전해조 안에 담겨진다. 2 내지 5 ml/L의 옥살산염-함유 용액과 같은 균일화 약품들이 전기도금 반응을 촉진시키기 위해 상기 제2시안화물에 기초한 전해조에 첨가될 수 있다. 상기 제2시안화물에 기초한 전해조의 pH 값은 대략 6.5 내지 7의 범위 안에 있도록 제어되고, 대략 0.15 내지 대략 0.5 ASD의 전기도금 전류밀도가 적용된다. 실시예 5에 있어서, 상기 제2시안화물에 기초한 전해조의 온도는 대략 40 내지 45 ℃의 범위로 유지된다.
도 24 및 도 26에 도시된 바와 같이, 상기 제2시안화물에 기초한 전해조 안의 상기 복합층 범프 구조(101, 107)의 형성 후, 상기 복합층 범프 구조(101, 107)에 의해 커버되지 않는 상기 절삭된 제1마스크 층(109) 및 상기 시드 층의 일부(105)가 제거된다. 상기 복합층 범프 구조(101, 107)는 그후 대략 30 내지 대략 60 분의 지속시간 동안 대략 200 내지 대략 300 ℃의 온도 하에서 어닐링된다.
실시예 5에서 상기 은 합금 범프 몸체(101)의 형성 후, 상기 은 합금 범프 몸체(101)가 본딩 작업에 의해 도 8에 도시된 바와 같은 칩-온-필름(COF) 반도체 구조(60)를 형성하기 위해 플렉시블 필름(301)에 더 부착될 수 있다. Sn-Au 용융 온도(대략 215 ℃) 또는 이보다 크기 위해 상기 은 합금 범프 몸체(101)의 상면 상의 금속 층(107)과 상기 솔더 층(306) 사이의 접합을 허용하는 상기 장치(100) 단에 적절한 열원이 적용되어야 한다. 이에 더하여, 이방성의 전도성 필름(ACF)은 솔더 접합 작업을 이용하는 것이 아닌 상기 은 합금 범프 몸체(101)와 상기 플렉시블 필름(301)을 결합시키는 데 사용될 수 있다.
실시예 5에 있어서 상기 은 합금 범프 몸체(101)의 형성 후, 상기 은 합금 범프 몸체(101)는 본딩 작업에 의해 도 12에 도시된 바와 같은 칩-온-글래스(COG) 반도체 구조(90)를 형성하기 위해 유리 기판(401)에 더 부착될 수 있다. 이방성의 전도성 필름(ACF)(406)은 상기 은 합금 범프 몸체(101)와 상기 유리 기판(401)을 본딩하는 데 사용될 수 있다.
도 17, 도 25, 및 도 26은 복합층 범프 구조의 제조 단계들을 참조한다. 몇몇의 실시예들에 있어서, 무전해 도금(electroless plating) 작업이 상기 복합층 범프 구조를 형성하기 위해 사용된다. 상기 제1마스크 층(109)의 제거 후, 상기 제1마스크 층(109)에 의해 본래 커버되는 상기 시드 층(105) 및 상기 UBM 층(104)이 그후 노출된다. 도 25는 무전해 도금 조(115)를 제공하는 컨테이너(200)을 보여준다. 상기 제1마스크 층(109) 벗기기 후 상기 웨이퍼 패드는 KAu(CN)2 및 그 염들과 같은 시안화물에 기초한 도금 용액을 포함하는 무전해 도금 조(115)로 담겨진다. 몇몇의 실시예들에 있어서, 상기 전기없는 도금 조(115)의 pH 값은 대략 중성, 예를 들어, 대략 6 내지 8로 제어된다. 상기 무전해 도금 조(115)의 온도는 대략 40 내지 50 ℃가 되도록 제어된다. 몇몇의 실시예들에 있어서, 상기 무전해 도금 조(115)의 온도는 상기 컨테이너(200) 아래에 위치하는 열판(201)에 의해 유지될 수 있다. 다른 실시예들에 있어서, 상기 무전해 도금 조(115)의 온도는 무전해 도금 용액 순환 시스템에 의해 유지될 수 있는데, 여기서 출구는 상기 무전해 도금 용액을 배출하고 입구는 온도-제어된 무전해 도금 용액을 받아들인다. 옥살산염 및 그 염들을 포함하는 적절한 평활제 대략 2 ml/L 내지 대략 5 ml/L의 농도를 가지는 상기 무전해 도금 조(115)에 첨가될 수 있다. 도 25 및 도 26에 도시된 바와 같이, 상기 금 이온은 그 표면의 은 합금 범프 몸체(101)와 반응하고, 이것은 상기 은 합금 범프 몸체(101)의 측벽(101A) 및 상면(101B)을 포함하고, 상기 은 합금 범프 몸체(101)의 측벽(101A) 및 상면(101B) 모두를 커버하는 금속 층(107)을 형성한다. 하지만, 몇몇의 실시예들에 있어서, 상기 상면(101B)의 금속 층(107)의 두께는 상기 은 합금 범프 몸체(101)의 측벽(101A)의 금속 층(107)의 두께와 비교될 수 있다. 다른 실시예들에 있어서, 무전해 도금 작업에 의해 준비되는 상기 금속 층(107)의 두께 균일성은 전기도금 작업에 의해 준비되는 상기 금속 층(107)의 두께 균일성보다 낫다.
도 26은 상기 은 합금 범프 몸체(101)에 의해 커버되지 않고 상기 시드 층(105) 및 상기 UBM 층(104)의 제거 후 도 25의 웨이퍼 패드를 보여준다.
[실시예 6]
실시예 6은 상기 은 합금 범프 몸체(101)의 상면 뿐만 아니라 측벽 상에도 있는 금속 층(107) 및 X가 대략 0.01 내지 대략 0.1의 범위 안에 있는 Agl - xAux, Agl-xPdx, 또는 Ag1 -x(AuPd)x 합금 범프 몸체(101)를 가지는 도 6에 도시된 복합층 범프 구조(40) 안의 금속 층(107)을 제조하기 위한 무전해 도금 방법을 제공한다. 상기 반도체 구조(40)를 제조하는 데 적합한 작업들은 본 개시에서 이미 설명된 바와 같이 도 13, 도 14, 도 15, 도 16, 도 17, 도 25 및 도 26을 참조할 수 있다. 도 13에 있어서, 전도성 패드(102)는 장치(100) 상에 형성된다. 실시예 6에서, 상기 장치(100)는 반도체 다이를 포함한다. 도 14에 있어서, 상기 UBM 층(104) 및 상기 시드 층(105)은 상기 전도성 패드(102) 및 상기 패시베이션 층(103) 상에 형성된다. 도 15에 있어서, 제1마스크 층(109)은 상기 시드 층(105) 상에 패터닝되고 수 개의 개구부들(109A)이 상기 제1마스크 층(109) 상에 정의된다. 실시예 6에 있어서, 상기 개구부들(109A)은 상기 전도성 패드(102) 상에 위치된다. 도 16은 전기도금 작업에 의해 상기 제1마스크 층(109) 안에 은 합금 범프 몸체(101)를 형성하는 것을 도시하고 있다.
도 16에 도시된 바와 같은 용기(100') 안에, 반도체 다이들을 포함하는 웨이퍼 패드가 음극으로서 제1시안화물에 기초한 전해조 안에 담기는 한편, Pt-코팅된 Ti가 전기도금 작업에서 양극으로서 위치된다. 실시예 6에 있어서, 상기 제1시안화물에 기초한 전해조는 5 내지 15 g/L의 KAg(CN)2 및 이들의 염들 뿐만 아니라, 5 내지 15 g/L의 KAu(CN)2 및 이들의 염들을 포함한다. 실시예 6에 있어서, 상기 제1시안화물에 기초한 전해조는 KAg(CN)2 염들과 균형을 이루면서, 여기에 첨가된 총 염들 중 대략 10 wt% 내지 대략 60 wt%의 KAu(CN)2로 구성된다. 이와 유사하게, 실시예 6에서, 상기 제1시안화물에 기초한 전해조는 5 내지 15 g/L의 KAg(CN)2 및 이들의 염들 뿐만 아니라, 5 내지 15 g/L의 K2Pd(CN)4 및 이들의 염들을 포함한다. 실시예 6에 있어서, 상기 제1시안화물에 기초한 전해조는 KAg(CN)2 염들과 균형을 이루면서, 여기에 첨가된 총 염들 중 대략 10 wt% 내지 대략 30 wt%의 K2Pd(CN)4로 구성된다. 이와 유사하게, 실시예 6에서, 상기 제1시안화물에 기초한 전해조는 5 내지 15 g/L의 KAg(CN)2 및 이들의 염들 뿐만 아니라, 5 내지 15 g/L의 K2Pd(CN)4 뿐만 아니라, 5 내지 15 g/L의 KAu(CN)2 및 이들의 염들을 포함한다. 실시예 6에 있어서, 상기 제1시안화물에 기초한 전해조는 KAg(CN)2 염들과 균형을 이루면서, 여기에 첨가된 총 염들 중 대략 10 wt% 내지 대략 30 wt%의 K2Pd(CN)4 및 대략 10 wt% 내지 대략 60 wt%의 KAu(CN)2로 구성된다.
실시예 6에 있어서, 2 내지 5 ml/L의 옥살산염-함유 용액과 같은 균일화 약품들이 전기도금 반응을 촉진시키기 위해 상기 제1시안화물에 기초한 전해조에 첨가될 수 있다. 상기 제1시안화물에 기초한 전해조의 pH 값은 대략 6.5 내지 7의 범위 안에 있도록 제어되고, 대략 0.15 내지 대략 0.5 ASD의 전기도금 전류밀도가 적용된다. 실시예 6에 있어서, 상기 제1시안화물에 기초한 전해조의 온도는 대략 40 내지 50 ℃로 유지된다.
도 17 및 도 25에 도시된 바와 같이, 상기 은 합금 범프 몸체(101)의 형성 후, 상기 제1마스크 층(109)이 제거되고 상기 웨이퍼 패드는 그후 10 내지 20 g/L의 KAu(CN)2 및 그 염들을 포함하는 무전해 도금 조(115)에 담겨진다. 상기 무전해 도금 조(115)의 pH 값은 대략 4.5 내지 6.5의 범위 안에 있도록 제어된다. 실시예 6에 있어서, 상기 무전해 도금 조(115)의 온도는 대략 80 내지 90 ℃의 범위로 유지된다.
도 25 및 도 26에 도시된 바와 같이, 상기 무전해 도금 조(115) 안의 상기 복합층 범프 구조(101, 107)의 형성 후, 상기 복합층 범프 구조(101, 107)에 의해 커버되지 않는 상기 시드 층의 일부(105)가 제거된다. 상기 복합층 범프 구조(101, 107)는 그후 대략 30 내지 대략 60 분의 지속시간 동안 대략 200 내지 대략 300 ℃의 온도 하에서 어닐링된다.
실시예 6에서 상기 은 합금 범프 몸체(101)의 형성 후, 상기 은 합금 범프 몸체(101)가 본딩 작업에 의해 도 8에 도시된 바와 같은 칩-온-필름(COF) 반도체 구조(60)를 형성하기 위해 플렉시블 필름(301)에 더 부착될 수 있다. Sn-Au 용융 온도(대략 215 ℃) 또는 이보다 크기 위해 상기 은 합금 범프 몸체(101)의 상면 상의 금속 층(107)과 상기 솔더 층(306) 사이의 접합을 허용하는 상기 장치(100) 단에 적절한 열원이 적용되어야 한다. 이에 더하여, 이방성의 전도성 필름(ACF)은 솔더 접합 작업을 이용하는 것이 아닌 상기 은 합금 범프 몸체(101)와 상기 플렉시블 필름(301)을 결합시키는 데 사용될 수 있다.
실시예 6에 있어서 상기 은 합금 범프 몸체(101)의 형성 후, 상기 은 합금 범프 몸체(101)는 본딩 작업에 의해 도 12에 도시된 바와 같은 칩-온-글래스(COG) 반도체 구조(90)를 형성하기 위해 유리 기판(401)에 더 부착될 수 있다. 이방성의 전도성 필름(ACF)(406)은 상기 은 합금 범프 몸체(101)와 상기 유리 기판(401)을 본딩하는 데 사용될 수 있다.

Claims (29)

  1. 전도성 패드를 반도체 다이 상에 형성하는 단계;
    상기 전도성 패드 상에 시드 층을 형성하는 단계;
    상기 시드 층 상에 제1 마스크 층을 정의하는 단계; 및
    상기 제1 마스크 층 안에 은 합금 범프 몸체를 형성하는 단계를 포함하고, 이 단계는
    제1 시안화물에 기초한 전해조를 준비하는 단계;
    상기 제1 시안화물에 기초한 전해조의 pH 값을 6 내지 8의 범위 안에 있도록 제어하는 단계;
    상기 제1 시안화물에 기초한 전해조 안에 상기 반도체 다이를 담그는 단계; 및
    상기 반도체 다이에 0.1 ASD 내지 0.5 ASD의 전기도금 전류밀도를 적용하는 단계를 포함하되,
    상기 제1 시안화물에 기초한 전해조를 준비하는 단계는, 상기 제1 시안화물에 기초한 전해조 안에 KAg(CN)2 및 이들의 염들을 도입하는 단계를 포함하는, 반도체 구조를 제조하는 방법.
  2. 제 1 항에 있어서, 상기 제1 마스크 층 안에 상기 은 합금 범프 몸체를 형성하는 단계 후 상기 제1 마스크 층을 제거하는 단계; 및
    상기 은 합금 범프 몸체에 의해 커버되지 않는 상기 시드 층의 일 부분을 제거하는 단계를 더 포함하는, 반도체 구조를 제조하는 방법.
  3. 제 1 항에 있어서, 상기 제1 시안화물에 기초한 전해조를 준비하는 단계는, 상기 제1 시안화물에 기초한 전해조 안에 2 ml 내지 5 ml의 농도를 갖는 옥살산염 및 이들의 염들을 도입하는 단계를 포함하는, 반도체 구조를 제조하는 방법.
  4. 삭제
  5. 제 1 항에 있어서, 상기 제1 시안화물에 기초한 전해조를 준비하는 단계는, 상기 제1 시안화물에 기초한 전해조 안에 KAg(CN)2 및 이들의 염들을 도입하고, KAu(CN)2 및 이들의 염들을 도입하는 단계를 더 포함하는, 반도체 구조를 제조하는 방법.
  6. 제 5 항에 있어서, 상기 제1 시안화물에 기초한 전해조 안에 KAu(CN)2 및 이들의 염들을 도입하는 단계는, KAu(CN)2의 농도를 10 wt% 내지 60 wt%의 범위 안으로 제어하는 단계를 포함하는, 반도체 구조를 제조하는 방법.
  7. 제 1 항에 있어서, 상기 제1 시안화물에 기초한 전해조를 준비하는 단계는, 상기 제1 시안화물에 기초한 전해조 안에 KAg(CN)2 및 이들의 염들을 도입하고, K2Pd(CN)4 및 이들의 염들을 도입하는 단계를 더 포함하는, 반도체 구조를 제조하는 방법.
  8. 제 7 항에 있어서, 상기 제1 시안화물에 기초한 전해조 안에 K2Pd(CN)4 및 이들의 염들을 도입하는 단계는, K2Pd(CN)4의 농도를 10 wt% 내지 30 wt%의 범위 안으로 제어하는 단계를 포함하는, 반도체 구조를 제조하는 방법.
  9. 제 1 항에 있어서, 상기 제1 마스크 층 안에 은 합금 범프 몸체를 형성하는 단계 이후에,
    200 내지 300 ℃의 온도 하에서, 상기 은 합금 범프 몸체를 어닐링하는 단계를 더 포함하는, 반도체 구조를 제조하는 방법.
  10. 제 9 항에 있어서, 상기 은 합금 범프 몸체를 어닐링하는 단계는 30 내지 60 분의 지속시간을 포함하는, 반도체 구조를 제조하는 방법.
  11. 제 1 항에 있어서, 상기 제1 마스크 층 안에 은 합금 범프 몸체를 형성하는 단계 이후에,
    상기 은 합금 범프 몸체의 상면 상에 전기도금 작업에 의해 금속 층을 형성하는 단계를 더 포함하는, 반도체 구조를 제조하는 방법.
  12. 제 11 항에 있어서, 상기 은 합금 범프 몸체의 상면 상에 전기도금 작업에 의해 금속 층을 형성하는 단계에서,
    반도체 다이를 KAu(CN)2를 포함하는 제2 시안화물에 기초한 전해조 안에 담그는, 반도체 구조를 제조하는 방법.
  13. 제 1 항에 있어서, 상기 제1 마스크 층 안에 은 합금 범프 몸체를 형성하는 단계 이후에,
    상기 은 합금 범프 몸체의 측벽 및 상면을 커버하는 금속 층을 전기도금 작업 또는 무전해 도금 작업에 의해 형성하는 단계를 더 포함하는, 반도체 구조를 제조하는 방법.
  14. 제 13 항에 있어서, 상기 은 합금 범프 몸체의 측벽 및 상면을 커버하는 금속 층을 형성하는 단계는,
    상기 시드 층 상에 절삭된 제1 마스크 층을 형성하는 단계; 및
    상기 절삭된 제1 마스크 층 안에 상기 금속 층을 형성하는 단계를 포함하는, 반도체 구조를 제조하는 방법.
  15. 제 13 항에 있어서, 상기 은 합금 범프 몸체의 측벽 및 상면을 커버하는 금속 층을 전기없는 도금 작업에 의해 형성하는 단계는, 상기 반도체 다이를 KAu(CN)2를 포함하는 무전해 도금 조 안에 담그는 단계를 포함하는, 반도체 구조를 제조하는 방법.
  16. 제 1 항에 있어서, 상기 제1 시안화물에 기초한 전해조의 온도를 40 내지 50 ℃의 범위 안으로 제어하는 단계를 더 포함하는, 반도체 구조를 제조하는 방법.
  17. 전도성 패드를 반도체 다이 상에 형성하는 단계;
    상기 전도성 패드 상에 시드 층을 형성하는 단계;
    상기 시드 층 상에 은 합금 범프 몸체를 형성하는 단계로, 이 단계는
    40 내지 50 ℃의 용액 온도에서 KAu(CN)2, KAg(CN)2, 및 K2Pd(CN)4 중 적어도 하나를 포함하는 시안화물에 기초한 전해조를 준비하는 단계;
    상기 시안화물에 기초한 전해조의 pH 값을 6 내지 8의 범위 안에 있도록 제어하는 단계; 및
    상기 시안화물에 기초한 전해조 안에 상기 반도체 다이를 담그는 단계;를 포함하고;
    상기 반도체 다이에 0.1 ASD 내지 0.5 ASD의 전기도금 전류밀도를 적용하는 단계; 및
    플렉시블 필름에 상기 은 합금 범프 몸체를 본딩하는 단계를 포함하는, 칩-온-필름(COF) 반도체 구조를 제조하는 방법.
  18. 제 17 항에 있어서, 상기 플렉시블 필름에 상기 은 합금 범프 몸체를 본딩하는 단계는, Sn-Ag 용융 온도 또는 그 이상에서 상기 플렉시블 필름 상에 솔더 층과 상기 은 합금 범프 몸체 사이에 접합을 제어하는 단계를 포함하는, 칩-온-필름(COF) 반도체 구조를 제조하는 방법.
  19. 제 17 항에 있어서, 상기 시드 층 상에 은 합금 범프 몸체를 형성하는 단계 이후에,
    200 내지 300 ℃의 온도 하에서 상기 은 합금 범프 몸체를 어닐링하는 단계를 더 포함하는, 칩-온-필름(COF) 반도체 구조를 제조하는 방법.
  20. 제 19 항에 있어서, 상기 은 합금 범프 몸체를 어닐링하는 단계는, 30 내지 60 분의 지속시간을 포함하는, 칩-온-필름(COF) 반도체 구조를 제조하는 방법.
  21. 제 17 항에 있어서, 상기 플렉시블 필름에 상기 은 합금 범프 몸체를 본딩하는 단계는, 상기 플렉시블 필름과 상기 은 합금 범프 몸체 사이에 이방성의 전도성 필름(ACF)을 적용하는 단계를 포함하는, 칩-온-필름(COF) 반도체 구조를 제조하는 방법.
  22. 제 17 항에 있어서, 상기 시드 층 상에 은 합금 범프 몸체를 형성하는 단계 이후에,
    전기도금 작업 또는 무전해 도금 작업에 의해 상기 은 합금 범프 몸체 상에 금속층을 형성하는 단계를 더 포함하는, 칩-온-필름(COF) 반도체 구조를 제조하는 방법.
  23. 전도성 패드를 반도체 다이 상에 형성하는 단계;
    상기 전도성 패드 상에 시드 층을 형성하는 단계;
    상기 시드 층 상에 은 합금 범프 몸체를 형성하는 단계로, 이 단계는
    KAu(CN)2, KAg(CN)2, 및 K2Pd(CN)4 중 적어도 하나를 포함하는 시안화물에 기초한 전해조를 준비하는 단계;
    상기 시안화물에 기초한 전해조의 pH 값을 6 내지 8의 범위 안에 있도록 제어하는 단계; 및
    상기 시안화물에 기초한 전해조 안에 상기 반도체 다이를 담그는 단계;를 포함하고;
    상기 반도체 다이에 0.1 ASD 내지 0.5 ASD의 전기도금 전류밀도를 적용하는 단계; 및
    유리 기판에 상기 은 합금 범프 몸체를 본딩하는 단계를 포함하는, 칩-온-글래스(COG) 반도체 구조를 제조하는 방법.
  24. 제 23 항에 있어서, KAu(CN)2의 농도는 10 wt% 내지 60 wt%의 범위 안에서 제어되는, 칩-온-글래스(COG) 반도체 구조를 제조하는 방법.
  25. 제 23 항에 있어서, K2Pd(CN)4의 농도는 10 wt% 내지 30 wt%의 범위 안에서 제어되는, 칩-온-글래스(COG) 반도체 구조를 제조하는 방법.
  26. 제 23 항에 있어서, 상기 유리 기판에 상기 은 합금 범프 몸체를 본딩하는 단계는, 상기 유리 기판과 상기 은 합금 범프 몸체 사이에 이방성의 전도성 피름(ACF)을 적용하는 단계를 포함하는, 칩-온-글래스(COG) 반도체 구조를 제조하는 방법.
  27. 제 23 항에 있어서, 상기 시드 층 상에 은 합금 범프 몸체를 형성하는 단계 이후에,
    전기도금 작업 또는 무전해 도금 작업에 의해 상기 은 합금 범프 몸체 상에 금속층을 형성하는 단계를 더 포함하는, 칩-온-글래스(COG) 반도체 구조를 제조하는 방법.
  28. 제 27 항에 있어서, 무전해 도금 작업에 의해 상기 은 합금 범프 몸체 상에 금속층을 형성하는 단계는 KAu(CN)2를 포함하는 무전해 도금 조를 준비하는 단계를 포함하는, 칩-온-글래스(COG) 반도체 구조를 제조하는 방법.
  29. 제 28 항에 있어서, 80 내지 90 ℃의 범위 안에서 상기 무전해 도금 조의 온도를 제어하는 단계를 더 포함하는, 칩-온-글래스(COG) 반도체 구조를 제조하는 방법.
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