KR101460914B1 - 반도체 장치 - Google Patents

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alloy bump
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시 제 쳉
텅 바오 루
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칩모스 테크놀로지스 인코퍼레이티드
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    • H01L2224/1356—Disposition
    • H01L2224/13563—Only on parts of the surface of the core, i.e. partial coating
    • H01L2224/13564—Only on the bonding interface of the bump connector
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    • H01L2224/1354—Coating
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    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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Abstract

반도체 구조는 장치, 장치 상의 도전성 패드 및 도전성 패드 위의 Ag1 - xYx 합금 범프를 포함한다. Ag1 - xYx 합금 범프의 Y는 임의의 중량%의 Ag를 갖는 완전 고용체를 형성하는 금속을 포함하고, Ag1 - xYx 합금 범프의 X는 대략 0.005 내지 대략 0.25의 범위에 있다. Ag1 - xYx 합금 범프의 입자 크기 분포의 1의 표준 편차와 평균값 사이의 차이는 대략 0.2㎛ 내지 0.4㎛의 범위 내에 있다. 세로 단면상에서의 Ag1 - xYx 합금 범프의 평균 입자 크기는 대략 0.5㎛ 내지 1.5㎛의 범위 내에 있다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 개시 내용은 반도체 구조 및 그 제조 방법에 관한 것이다.
전자 산업계에서의 근래의 발전에 따라, 전자 부품은 높은 성능을 갖도록 개발되고 있으며, 이에 따라 소형화되고 고밀도화된 패키지에 대한 요구가 있다. 따라서, IC를 메인 보드에 연결하는 기능을 하는 인터포저(interposer)는 더욱 밀집하게 패킹되어야 한다. 패키지의 고밀도화(densification)는 IC의 I/O의 개수 증가에 기인하고, 인터포저와의 연결을 위한 방법도 더욱 효율적이게 되었다.
인기가 높아가는 인터포저 기술 중 하나는 플립칩 본딩(flip-chip bonding)이다. 실리콘 집적 회로(IC) 장치의 제조 공정 흐름에서의 플립칩 조립체는 여러 사실에 의해 작동된다. 첫 번째로, 반도체 장치의 전기적 성능은 종래의 와이어 본딩(wire bonding) 상호연결 기술과 상관된 기생 인덕턴스가 감소될 때 개선될 수 있다. 두 번째로, 플립칩 조립체는 와이어 본딩보다 칩과 패키지 사이에 더 높은 상호연결 밀도를 제공한다. 세 번째로, 플립칩 조립체는 와이어 본딩보다 더 적은 실리콘 "부동산(real estate)"을 소비하고, 이에 따라, 실리콘 영역을 절약하고 장치 비용을 감소시키는데 도움을 준다. 네 번째로, 연속하는 개별적인 본딩 단계들 대신에 동시에 발생하는 갱 본딩(gang-bonding) 기술이 사용될 때, 제조비가 감소될 수 있다.
인터포저의 크기와 그 피치를 감소시키기 위하여, 특히 수정된 와이어 볼 기술에 의한 금속 범프를 형성하기 위한 노력에 의해, 플립칩 본딩에서 이전의 솔더 기반의 상호연결 볼(interconnecting ball)을 금속 범프로 교체하기 위한 노력이 착수되었다. 통상적으로, 금속 범프는 반도체 칩의 콘택 패드의 알루미늄층 상에 형성된다. 이어서, 칩은 솔더(solder)를 이용하여 기판에 부착된다. 금속 범프는 LCD, 메모리, 마이크로프로세서 및 마이크로웨이브 RFIC를 위한 용례를 갖는 플립칩 패키징을 위하여 사용된다.
본 개시 내용의 몇몇 실시예에서, 반도체 장치는 전자 회로 장치, 전자 회로 장치 상의 도전성 패드 및 도전성 패드 위의 Ag1-xYx 합금 범프를 포함한다. Ag1-xYx 합금 범프의 Y는 임의의 중량%의 Ag를 갖는 완전 고용체를 형성하는 금속을 포함하고, Ag1-xYx 합금 범프의 X는 대략 0.005 내지 대략 0.25의 범위에 있다.
본 개시 내용의 몇몇 실시예에서, Ag1 - xYx 합금 범프의 Y는 Au 및 Pd 중 적어도 하나를 포함한다.
본 개시 내용의 몇몇 실시예에서, Ag1 - xYx 합금 범프의 입자 크기의 1의 표준 편차는 대략 0.2㎛ 내지 0.4㎛의 범위에 있다.
본 개시 내용의 몇몇 실시예에서, Ag1 - xYx 합금 범프의 높이는 대략 9㎛ 내지 15㎛의 범위에 있다.
본 개시 내용의 몇몇 실시예에서, 반도체 장치는 도전성 패드와 Ag1-xYx 합금 범프 사이에 범프 아래 금속화(under bump metallization, UBM)층을 더 포함한다. UBM층은 Ti, TiW 및 Ag 중 적어도 하나를 포함한다.
본 개시 내용의 몇몇 실시예에서, UBM층의 두께는 대략 1000Å 내지 대략 3000Å의 범위에 있다.
본 개시 내용의 몇몇 실시예에서, 반도체 장치는 UBM층과 Ag1-xYx 합금 범프 사이에 시드층을 더 포함하고, 시드층은 Ag를 포함한다.
본 개시 내용의 몇몇 실시예에서, 반도체 장치 내의 시드층의 두께는 대략 1000Å 내지 대략 3000Å의 범위에 있다.
본 개시 내용의 몇몇 실시예에서, 반도체 장치는 전자 회로 장치, 전자 회로 장치 상의 도전성 패드, 도전성 패드 위의 전기 도금된 Ag1-xYx 합금 범프 및 전기 도금된 Ag1-xYx 합금 범프 위의 금속층을 포함한다. Ag1-xYx 합금 범프의 Y는 임의의 중량%의 Ag를 갖는 완전 고용체를 형성하는 금속을 포함하고, Ag1-xYx 합금 범프의 X는 대략 0.005 내지 대략 0.25의 범위에 있다. Ag1-xYx 합금 범프 위의 금속층은 Au 및 Cu 중 적어도 하나를 포함한다.
본 개시 내용의 몇몇 실시예에서, 오버레이된 금속층을 갖는 Ag1 - xYx 합금 범프의 Y는 Au 및 Pd 중 적어도 하나를 포함한다.
본 개시 내용의 몇몇 실시예에서, 오버레이된 금속층을 갖는 전기 도금된 Ag1-xYx 합금 범프의 입자 크기 분포의 1의 표준 편차와 평균값 사이의 차이는 대략 0.2㎛ 내지 0.4㎛의 범위에 있다.
본 개시 내용의 몇몇 실시예에서, 오버레이된 금속층을 갖는 전기 도금된 Ag1-xYx 합금 범프의 높이는 대략 9㎛ 내지 15㎛의 범위에 있다.
본 개시 내용의 몇몇 실시예에서, 오버레이된 금속층을 갖는 전기 도금된 Ag1-xYx 합금 범프는 도전성 패드와 전기 도금된 Ag1 - xYx 합금 범프 사이에 UBM층을 더 포함하고, UBM층은 Ti, TiW 및 Ag 중 적어도 하나를 포함한다.
본 개시 내용의 몇몇 실시예에서, 오버레이된 금속층을 갖는 전기 도금된 Ag1-xYx 합금 범프는 UBM층과 전기 도금된 Ag1 - xYx 합금 범프 사이에 시드층을 더 포함하고, 시드층은 Ag를 포함한다.
본 개시 내용의 몇몇 실시예에서, 금속층은 전기 도금된 Ag1 - xYx 합금 범프 위에 위치되어 오버레이된 금속층을 갖는 전기 도금된 Ag1 - xYx 합금 범프의 측벽을 덮는다.
본 개시 내용의 몇몇 실시예에서, 오버레이된 금속층을 갖는 전기 도금된 Ag1-xYx 합금 범프 위의 금속층의 높이는 대략 1㎛ 내지 3㎛의 범위에 있다.
본 개시 내용의 몇몇 실시예에서, 칩-온-필름(chip-on-film, COF) 반도체 구조는, 제1 표면과 제2 표면을 갖는 가요성 필름과, 가요성 필름의 제1 표면 상의 도전층과, 도전층 위의 반도체 칩과, 반도체 칩과 도전층을 전기적으로 연결하는 전기 도금된 Ag1-xYx 합금 범프를 포함한다. 전기 도금된 Ag1 - xYx 합금 범프의 X는 대략 0.005 내지 대략 0.25의 범위에 있다.
본 개시 내용의 몇몇 실시예에서, COF 반도체 구조 내의 전기 도금된 Ag1 - xYx 합금 범프의 Y는 임의의 중량%의 Ag를 갖는 완전 고용체를 형성하는 금속을 포함한다.
본 개시 내용의 몇몇 실시예에서, COF 반도체 구조 내의 전기 도금된 Ag1 -xYx 합금 범프의 Y는 Pd 또는 Au이다.
본 개시 내용의 몇몇 실시예에서, COF 반도체 구조 내의 전기 도금된 Ag1 -xYx 합금 범프는, 전기 도금된 Ag1 - xYx 합금 범프와 도전층 사이의 비은(non-silver) 금속층을 더 포함한다.
본 개시 내용의 몇몇 실시예에서, 비은 금속층은 COF 반도체 구조 내의 전기 도금된 Ag1 - xYx 합금 범프의 측벽을 덮는다.
본 개시 내용의 몇몇 실시예에서, COF 반도체 구조는 도전층과 전기 도금된 Ag1-xYx 합금 범프 사이의 솔더층 및 Sn-Ag 합금층을 더 포함한다.
본 개시 내용의 몇몇 실시예에서, COF 반도체 구조 내의 세로 단면상에서의 전기 도금된 Ag1 - xYx 합금 범프의 평균 입자 크기는 대략 0.5㎛ 내지 1.5㎛의 범위에 있다.
본 개시 내용의 몇몇 실시예에서, 칩-온-글래스(chip-on-glass, COG) 반도체 구조는, 제1 표면과 제2 표면을 갖는 투명 기판과, 가요성 필름의 제1 표면 상의 투명 도전층과, 도전층 위의 반도체 칩과, 반도체 칩과 도전층에 전기적으로 연결하는 전기 도금된 Ag1 - xYx 합금 범프를 포함한다. 전기 도금된 Ag1 - xYx 합금 범프의 X는 대략 0.005 내지 대략 0.25의 범위에 있다.
본 개시 내용의 몇몇 실시예에서, COG 반도체 구조 내의 전기 도금된 Ag1 -xYx 합금 범프의 Y는 Pd 및 Au 중 적어도 하나를 포함한다.
본 개시 내용의 몇몇 실시예에서, COG 반도체 구조 내의 전기 도금된 Ag1 -xYx 합금 범프는 전기 도금된 Ag1 - xYx 합금 범프와 도전층 사이의 비은 금속층을 더 포함한다.
본 개시 내용의 몇몇 실시예에서, 비은 금속층은 COG 반도체 구조 내의 전기 도금된 Ag1 - xYx 합금 범프의 측벽을 덮는다.
본 개시 내용의 몇몇 실시예에서, COG 반도체 구조 내의 세로 단면상에서의 Ag1-xYx 합금 범프의 평균 입자 크기는 대략 0.5㎛ 내지 1.5㎛의 범위에 있다.
더하여, 본 출원의 범위는 본 명세서에 설명된 물질의 공정, 기계, 제조 및 조성과, 수단, 방법 또는 단계에 대한 특정 실시예에 한정되도록 의도되지 않는다. 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 개시 내용으로부터 이해하는 바와 같이, 본 명세서에서 설명된 대응하는 실시예와 실질직으로 동일한 기능을 수행하거나 실질적으로 동일한 결과를 획득하는 현재 존재하거나 장래에 개발될 물질의 공정, 기계, 제조 및 조성과, 수단, 방법 또는 단계가 본 개시 내용에 따라 활용될 수 있다.
따라서, 아래의 특허청구범위는 그 범위 내에서 이러한 물질의 공정, 기계, 제조 및 조성과, 수단, 방법 또는 단계를 포함하는 것으로 의도된다. 또한, 각각의 청구항은 별개의 실시예를 구성하며, 다양한 청구항 및 실시예의 조합은 본 발명의 범위 내에 있다.
본 개시 내용의 양태는 첨부된 도면과 함께 읽을 때 이어지는 발명을 실시하기 위한 구체적인 내용으로부터 최상으로 이해된다. 업계의 표준 관행에 따라 다양한 특징들이 배율에 맞도록 도시되지 않는다는 점이 강조된다. 사실, 다양한 특징들의 치수는 논의를 명료하게 하기 위하여 임의로 증가되거나 감소될 수 있다.
도 1은 본 개시 내용의 몇몇 실시예에 따른 은 합금 범프 구조의 단면도이다.
도 2는 본 개시 내용의 몇몇 실시예에 따른 입자 크기 분산 곡선이다.
도 3은 본 개시 내용의 몇몇 실시예에 따른 은 합금 범프 구조의 단면도이다.
도 4는 본 개시 내용의 몇몇 실시예에 따른 은 합금 범프 구조를 갖는 COF(chip-on-film) 반도체 구조의 단면도이다.
도 5는 본 개시 내용의 몇몇 실시예에 따른 도 4에 도시된 접합부의 확대도이다.
도 6은 본 개시 내용의 몇몇 실시예에 따른 다층 범프 구조의 단면도이다.
도 7은 본 개시 내용의 몇몇 실시예에 따른 다층 범프 구조를 갖는 COF(chip-on-film) 반도체 구조의 단면도이다.
도 8은 본 개시 내용의 몇몇 실시예에 따른 도 7에 도시된 접합부의 확대도이다.
도 9는 본 개시 내용의 몇몇 실시예에 따른 은 합금 범프 구조를 갖는 COG(chip-on-glass) 반도체 구조의 단면도이다.
도 10은 본 개시 내용의 몇몇 실시예에 따른 다층 범프 구조를 갖는 COG(chip-on-glass) 반도체 구조의 단면도이다.
도 11은 본 개시 내용의 몇몇 실시예에 따른 다층 범프 구조를 갖는 COG(chip-on-glass) 반도체 구조의 단면도이다. 그리고,
도 12 내지 25는 본 개시 내용의 몇몇 실시예에 따른 은 합금 범프 구조와 다층 범프 구조를 제조하는 작업을 도시한다.
다음의 발명을 실시하기 위한 구체적인 내용에서, 다양한 특정 상세가 본 발명의 완전한 이해를 제공하기 위하여 설명된다. 그러나, 본 발명이 이러한 특정 상세 없이 실시될 수 있다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 이해될 것이다. 다른 경우에, 본 발명을 흐르게 하지 않도록, 널리 알려진 방법, 절차, 부품 및 회로는 상세하게 설명되지 않았다. 이어지는 개시 내용이 다양한 실시예의 상이한 특징을 구현하기 위하여 많은 상이한 실시예 또는 예를 제공한다는 것이 이해되어야 한다. 부품 및 방식의 특정 예가 본 개시 내용을 단순화하기 위하여 아래에서 설명된다. 물론, 이는 단지 예이며, 한정하는 것으로 의도되지 않는다.
실시예들의 생성 및 이용이 아래에서 상세히 논의된다. 그러나, 본 발명은 매우 다양한 특정 상황에서 구체화될 수 있는 많은 적용 가능한 발명적 개념을 제공한다는 것이 이해되어야 한다. 논의된 특정 실시예들은 단지 본 발명을 형성하고 사용하는 특정 방식의 예가 될 뿐이며, 본 발명의 범위를 제한하지 않는다.
반도체 패키징에서의 금속 범프 기술 중에서, 금 범프는 본 발명이 속하는 기술분야에서 재료 특성 및 처리 기술에 대한 친숙도에서 가장 높은 평판을 얻었다. 그러나, 높은 재료비, 낮은 본딩 신뢰도 및 낮은 전기 전도도 및 낮은 열 전도도와 같은 불만족스러운 물성은 해결되어야 하는 과제로 남아 있다. 금속 범프를 제조하기 위한 다른 비용 절약 접근 방식은, 예컨대, Cu(하부층), Ni(중간층) 및 Au(상부층) 범프인 다층(multilayer) 범프를 형성하는 것에 의한다. 이러한 접근 방식은 금속 범프를 위한 금 재료 소비를 절약하지만, Cu 하부층은 용이한 산화 및 부식에 노출되어, 이에 따라 신뢰도에 대한 염려를 생성한다.
금 범프가 패드에 부착된 솔더를 리플로우함으로써 기판 패드에 연결될 때, 다수의 금/주석 금속간 화합물이 형성된다. 용해된 솔더에서의 금의 높은 용해율 때문에, 금속 범프와의 솔더 접합은, 한 번의 리플로우 후에, 큰 부피율의 금속간 화합물을 가지며, AuSn4가 접합을 상당히 부서지기 쉽게 하는 주된 상(main phase)에 있다. 패키지-온-패키지(package-on-package) 제품을 조립하기 위해 일반적으로 필요한 2 이상의 리플로우 후에, 금 범프는 완전히 소모되어 금/주석 금속간 화합물로 변환될 수 있다. 이러한 화합물의 취성(brittleness)과 칩 측에서의 알루미늄 패드와의 금속간 화합물의 직접적인 접촉 때문에, 접합은, 범프/칩 인터페이스에서의 크래킹에 의해 기계적 낙하 시험과 같은 신뢰도 시험에 빈번하게 실패한다.
은 범프는 금 범프 비용의 1/20이며, 은 범프는 여기에서 논의된 3개의 금속(Au, Cu, Ag) 중 가장 높은 전기 전도도와 가장 높은 열 전도도를 보유한다. 또한, 은 범프의 어닐링 온도는 금 범프의 어닐링 온도보다 더 낮아, 이에 따라, 패시베이션 크랙의 위험을 대단히 감소시킨다. 기판에 대한 은 범프의 솔더-접합이 관련되는 한, 공융 온도(eutectic temperature)보다 더 높은 온도에서, 은/주석 인터페이스는 금/주석 인터페이스보다 더 우수한 본딩 특성을 보인다. 본 개시 내용의 몇몇 실시예에서, 순수한 은에 내재하는 은 니들(needle), 은 이동(migration), 산화 및 경화(vulcanization) 문제를 회피하기 위하여, 은 합금이 은 범프에 대하여 활용된다.
본 개시 내용의 몇몇 실시예는 은 합금 범프를 갖는 반도체 구조를 제공한다. 은 합금 범프는 0.005 내지 0.25 원자%의 비은(non-silver) 성분을 갖는 이원 합금 또는 삼원 합금일 수 있다. 몇몇 실시예에서, 은 합금 범프가 전기 도금에 의해 형성되기 때문에, 균일한 입자 크기 분포가 관찰되어 입자 크기 분포의 표준 편차를 측정함으로써 정량화될 수 있다.
본 개시 내용의 몇몇 실시예는 은을 함유하는 다층 합금 범프를 갖는 반도체 구조를 제공한다. 다층 합금 범프는 0.005 내지 0.25 원자%의 비은 성분을 갖는 이원 합금 또는 삼원 합금을 포함한다. 몇몇 실시예에서, Au 및 Cu 중 적어도 하나를 포함하는 추가 금속층이 이원 합금 또는 삼원 합금 위로 위치될 수 있다. 몇몇 실시예에서, 추가 금속층은 이원 합금 또는 삼원 합금의 측벽을 덮는다. 몇몇 실시예에서, 다층 합금 범프가 전기 도금에 의해 형성되기 때문에, 균일한 입자 크기 분포가 관찰되어 입자 크기 분포의 표준 편차를 측정함으로써 정량화될 수 있다.
본 개시 내용의 몇몇 실시예는 전기 도금된 은 합금 범프를 포함하는 테입 자동화 본딩(tape automated bonding, TAB) 반도체 구조를 제공한다. 몇몇 실시예에서, 칩-온-필름(chip-on-film, COF) 구조는 필름 상의 은 합금 범프와 도전성 구리선 사이에 은/주석 인터페이스를 포함한다. 몇몇 실시예에서, 추가 금속층이 COF 구조 내의 전기 도금된 은 합금 범프 위로 위치된다. 몇몇 실시예에서, 추가 금속층은 COF 구조 내의 전기 도금된 은 합금 범프의 측벽을 덮는다.
본 개시 내용의 몇몇 실시예는, 반도체 칩을 도전층에 전기적으로 결합시키는 전기 도금된 Ag1 - xYx 함금 범프를 포함하는 칩-온-글래스(chip-on glass, COG) 구조를 제공한다. 몇몇 실시예에서, 전기 도금된 Ag1 - xYx 함금 범프의 Y는 Pd 및 Au 중 적어도 하나를 포함한다. 몇몇 실시예에서, 추가 금속층은 COG 구조에서 전기 도금된 은 합금 범프 위로 위치된다. 몇몇 실시예에서, 추가 금속층은 COG 구조 내의 전기 도금된 은 합금 범프의 측벽을 덮는다.
본 개시 내용의 몇몇 실시예는 반도체 구조에서 전기 도금된 은 합금 범프를 제공한다. 몇몇 실시예에서, 본 명세서에서 설명된 전기 도금된 은 합금 범프로 이루어진 은 합금 박막이 대략 250 W/(mK) 내지 대략 450 W/(mK)의 열 전도도를 가진다. 다른 실시예에서, 전기 도금된 은 합금 범프는 대략 35 (Ωm)-1 내지 65 (Ωm)-1의 전기 전도도를 가진다.
정의들
본 개시 내용을 설명하고 청구하는데 있어서, 다음의 용어가 아래에서 설명된 정의에 따라 사용될 것이다.
본 명세서에 사용되는 바와 같이, "평균 입자 크기(average grain size)"는 X-선 회절(X-ray diffration; XRD), 전자 빔 산란 패턴(electron beam scattering pattern; EBSP), 투과 전자 현미경(transmission electron microscopy; TEM) 또는 주사 전자 현미경(scanning electron microscopy; SEM)과 같은 임의의 통상적인 입자 크기 측정 기술에 의해 측정된다. 샘플의 예열된 단면이 본 개시 내용에서 논의되는 입자 크기 측정에 대하여 마련된다. 도 1은 은 합금 범프 본체(101)가 도전성 패드(102)에 연결된 은 합금 범프 구조(10)의 단면을 도시하며, 은 합금 범프 본체(101)와 도전성 패드(102)는 모두 장치(100) 상에 위치된다. 은 합금 범프 구조(10)의 세로 방향은 Y 방향에 평행하다. 다른 말로 하면, 세로 방향은 은 합금 범프 본체(101)와 도전성 패드(102)를 수용하는 표면에 수직인 방향을 말한다. 본 명세서에서 논의되는 임의의 측정을 받는 단면은 세로 방향에 수직인 평면을 갖는 은 합금 범프 본체(101)를 통과하는 임의의 평면이다.
본 명세서에 사용되는 바와 같이, 평균 입자 크기 측정을 위해 사용되는 "전자 빔 산란 패턴(EBSP)"은 컴퓨터 분석 프로그램(예컨대, TSL, OIM 분석)의 도움을 받는다. 컴퓨터 분석 프로그램의 설정은, 15도의 입자 경계 어긋남(grain boundary misorientation), 0.1 이상의 CI 값 및 적어도 5개의 시험 지점의 최소의 입자 크기를 포함하지만, 이에 한정되지 않는다. 몇몇 실시예에서, EBSP 측정의 평균 입자 크기는 적어도 단면의 3개의 상이한 시험 위치에서의 입자 크기를 평균함으로써 획득된다. 미리 정해진 영역이 각각의 시험 위치에서 측정된다. 미리 정해진 영역은 상이한 실시예의 특징에 따라 가변한다. 각각의 시험 위치는 인접한 시험 위치로부터 적어도 1mm 떨어져 있다. 몇몇 실시예에서, 하나의 시험 위치에서의 각각의 측정 포인트들 사이의 간격은 적어도 5㎛이다. 몇몇 실시예에서, EBSP 측정을 받는 마련된 샘플은 20kV의 가속 전압과 100X 내지 500X의 배율 하에서 관찰된다. 몇몇 실시예에서, 마련된 샘플은 70도의 경사각으로 위치된다.
본 명세서에 사용되는 바와 같이, 평균 입자 크기 측정을 위해 사용되는 "투과 전자 현미경(TEM) 또는 주사 전자 현미경(SEM)"은 이미지 분석 프로그램(예컨대, CLEMEX Vision PE)의 도움을 받는다. 몇몇 실시예에서, TEM 또는 SEM 측정의 평균 입자 크기는 적어도 단면의 3개의 상이한 시험 위치에서의 입자 크기를 평균함으로써 획득된다. 미리 정해진 영역이 각각의 시험 위치에서 측정된다. 미리 정해진 영역은 상이한 실시예의 특징에 따라 가변한다. 각각의 시험 위치는 인접한 시험 위치로부터 적어도 1mm 떨어져 있다. 몇몇 실시예에서, 하나의 시험 위치에서의 각각의 측정 포인트들 사이의 간격은 적어도 5㎛이다. 몇몇 실시예에서, TEM 또는 SEM 측정을 받는 마련된 샘플은 5kV 내지 20kV의 가속 전압과 100X 내지 500X의 배율 하에서 관찰된다.
본 명세서에 사용되는 바와 같이, 은 합금 범프의 "입자 크기 분포의 표준 편차"는 본 명세서에서 논의되는 이미지 분석 프로그램을 이용하여 획득되는 통계 결과를 말한다. 입자 크기 분포의 분산 곡선을 획득한 후에, 1의 표준 편차가 평균 입자 크기(기대값)로부터 벗어난 입자 크기로서 정의되고, 벗어난 입자 크기와 평균 입자 크기 사이의 입자 크기를 갖는 입자의 개수는 입자의 전체 개수의 34%를 차지한다.
도 1은 은 합금 범프 본체(101)가 도전성 패드(102)에 연결된 은 합금 범프 구조(10)의 단면도이다. 은 합금 범프 본체(101)와 도전성 패드(102)는 장치(100) 상에 위치된다. 몇몇 실시예에서, 장치(100)는 메모리, 트랜지스터, 다이오드(PN 또는 PIN 접합), 집적 회로 또는 바랙터(varactor)와 같은 능동 장치를 포함하지만, 이에 한정되지 않는다. 다른 실시예에서, 장치(100)는 저항, 커패시터 또는 인덕터와 같은 수동 장치를 포함한다. 도 1에 도시된 바와 같이, 은 합금 범프 본체(101)의 미세 구조만이 도시된다. 은 합금 범프 본체(101)의 단면은 세로 축(Y 방향)을 따라 은 합금 범프 구조(10)를 절단함으로써 마련되고, XY 표면이 획득된다. 전자 현미경을 이용하여, 은 합금 범프 본체(101)의 입자 구조가 단면 상에서 식별되고, 본 명세서에서 논의되는 이미지 분석 소프트웨어의 도움으로, 입자 크기 분포의 통계 정보가 획득될 수 있다.
도 1을 참조하면, 입자(101A)의 영역은 직선으로 음영 처리된다. 은 합금 범프 본체(101) 내에 도시된 SEM 사진이 본 명세서에서 설명된 은 합금 범프 본체(101)의 실제 단면으로부터 얻어진다. 몇몇 실시예에서, 은 합금 범프 본체(101)가 전기 도금 작업에 의해 형성되기 때문에, 입자 크기 분포는 다소 균일하고, 스터드(stud) 범프(미도시)에서와 같은 열-영향 존(heat-affected zone, HAZ)가 관찰되지 않는다. HAZ는 입자 성장 절차가 국지적인 고온을 받는다는 점 때문에 입자 크기에서 급격한 변동을 생성한다. 통상적으로 입자 크기는 HAZ에서 두드러지게 증가한다. 본 개시 내용의 몇몇 실시예에서, 서브 입자 구조가 은 합금 범프 본체(101)의 입자에서 식별될 수 있다. 예컨대, 입자(101A)에서, 서브 입자 도메인(domain)은, 도메인 경계에 의해 분리된 입자(101A) 내의 여러 영역이 식별될 수 있는 방식으로 알아볼 수 있다.
몇몇 실시예에서, 은 합금 범프 본체(101)는 Ag1 - xYx 합금을 포함한다. Ag1 -xYx 합금에서 화학종(specie) Y는 임의의 중량%의 은을 갖는 완전 고용체(complete solid solution)를 형성하는 금속을 포함한다. 몇몇 실시예에서, 화학종 Y는 2상 상태도(binary phase diagram)를 검토함으로써 식별될 수 있다. 2상 상태도에서 렌즈 형상을 형성하는 액상선과 고상선은 2개의 금속 성분의 임의의 조성물에서 고체 용액의 완전한 혼합을 나타낸다. 예컨대, 본 개시 내용의 몇몇 실시예에서, 화학종 Y는 금, 팔라듐 또는 이들의 조합이다. 몇몇 실시예에서, Ag1 - xYx 합금에서의 화학종 Y의 함량은 대략 0.005 내지 0.25 원자%의 범위를 가진다.
도 1에 도시된 바와 같이, 은 합금 범프 본체(101)의 입자 크기는 도 2에서의 분산 곡선을 형성한다. 몇몇 실시예에서, 도 2에서의 분산 곡선이 CLEMEX Vision PE와 같은, 그러나 이에 한정되지 않는, 이미지 분석 소프트웨어 프로그램을 통해 얻어진다. 도 2에서, 분산 곡선의 X축은 입자 크기를 나타내고, 분산 곡선의 Y축은 정규화된 입자 수를 도시한다. 본 개시 내용의 입자 크기 계산은 컴퓨터 분석 프로그램(예컨대, TSL, OIM 분석)의 도움을 받는다. 몇몇 실시예에서, 컴퓨터 분석 프로그램은 입자의 영역을 동일한 면적을 갖는 가상의 원으로 변환하고, 이러한 가상 원의 지름은 길이 단위(일반적으로 마이크로미터)를 갖는 입자 크기로서 정의된다. 그러나, 입자 크기 계산은 전술한 작업에 한정되지 않는다. 다른 실시예에서, 평균 입자 크기는 여기에서 설명된 은 합금 범프 구조의 단면에 대한 TEM 사진 또는 SEM 사진에서 대각선을 그리고, 대각선의 길이를 상기 대각선이 만나는 입자의 개수로 나누어 얻어진다. 임의의 입자 크기 측정 작업은 컴퓨터 소프트웨어에 의한 도움을 받거나 일관되고 체계적인 방식 하에서 수행되는 한 적합하다.
도 2에 도시된 바와 같은 분산 곡선을 그린 후, 표준 편차가 은 합금 범프 본체(101)의 미세 구조의 형태학적 특징으로서 측정될 수 있다. 몇몇 실시예에서, 분산 곡선은, 분산 곡선의 오른쪽 단부에 더 가까운 최대값을 갖는 멀어지는 종 형상을 가진다. 몇몇 실시예에서, 입자 크기의 평균값 또는 기대값은 분산 곡선의 최대값으로 표현된다. 도 2에 도시된 바와 같이, 평균값 M은, 몇몇 실시예에서 대략 0.7㎛ 내지 대략 0.8㎛의 범위에 있는 입자 크기 A에 대응한다. 평균값 M으로부터 양의 방향으로 떨어져 있는 1의 표준 편차(+1σ)는, 몇몇 실시예에서 대략 1.0㎛ 내지 대략 1.1㎛의 범위에 있는 입자 크기 C에 대응한다. 평균값 M으로부터 음의 방향으로 떨어져 있는 1의 표준 편차(-1σ)는, 몇몇 실시예에서 대략 0.4㎛ 내지 대략 0.5㎛의 범위에 있는 입자 크기 B에 대응한다. 몇몇 실시예에서, 1의 표준 편차는 평균값 M으로부터 벗어난 입자 크기로서 정의되고, 벗어난 입자 크기 B 또는 C와 평균값 M 사이의 입자 크기를 갖는 입자의 개수는 전체 입자 개수의 34%를 차지한다. 실제 입자 크기 측정으로부터 얻어진 분산 곡선이 평균값 M에 대하여 대칭일 필요는 없으며, 이에 따라 몇몇 실시예에서, 입자 크기 C에서 평균값 M으로부터 양의 방향으로 떨어져 있는 1의 표준 편차(+1σ)와 평균값 M 사이의 차이는 입자 크기 B에서 평균값 M으로부터 음의 방향으로 떨어져 있는 1의 표준 편차(-1σ)와 평균값 M 사이의 차이와 반드시 동일할 필요는 없다는 것을 주목하라.
본 개시 내용의 몇몇 실시예에서, 입자 크기 C 및 입자 크기 A 사이의 차이는 대략 0.2㎛ 내지 대략 0.4㎛이다. 다른 실시예에서, 입자 크기 B 및 입자 크기 A 사이의 차이는 대략 0.2 내지 대략 0.4㎛이다. 본 개시 내용에서 논의된 전기 도금 작업을 이용함으로써, 은 합금 범프 본체(101)의 입자 크기는 균일한 분포를 보이고, 평균값 M으로부터 (양 또는 음의 방향으로) 떨어져 있는 1의 표준 편차는 대략 0.2㎛ 내지 대략 0.4㎛의 범위 내에서 정량화될 수 있다.
도 3을 참조하면, 은 합금 범프 구조(20)의 단면이 도시된다. 도 1에서의 은 합금 범프 구조(10)에 비하여, 은 합금 범프 구조(20)은 범프 아래 금속화(under bump metallization, UBM)층(104)과 시드층(105)을 더 포함한다. 몇몇 실시예에서, 시드층(105)은 은 또는 은 합금을 함유하고, 화학 증기 증착(CVD, chemical vapor deposition), 스퍼터링 및 전기 도금 작업 중 하나에 의해 마련된다. 몇몇 실시예에서, UBM층(104)은 단층 구조 또는 상이한 재료로 형성된 여러 서브 층을 포함하는 복합 구조를 가지며, 니켈층, 티타늄층, 티타늄 텅스텐층, 팔라듐층, 금층, 은층 및 이들의 조합으로부터 선택된 층(들)을 포함한다.
도 3에 도시된 바와 같이, 은 합금 범프 본체(101)의 높이 H1은 은 합금 범프 본체의 상부 표면으로부터 장치(102)의 상부 표면으로 측정된다. 몇몇 실시예에서, 은 합금 범프 본체(101) 또는 Ag1-xYx 합금의 높이 H1은 대략 9㎛ 내지 대략 15㎛의 범위에 있다. 은 합금 범프 본체(101)의 높이 H1에 비례하여, UBM층(104)의 두께 T2가 시드층(105)의 두께 T1에 상응한다. 몇몇 실시예에서, UBM층(104)의 두께 T2는 대략 1000Å 내지 대략 3000Å의 범위에 있으며, 시드층(105)의 두께 T1은 대략 1000Å 내지 대략 3000Å의 범위에 있다.
도 4를 참조하면, 칩-온-필름(chip-on-film, COF) 반도체 구조(30)의 단면이 도시된다. 몇몇 실시예에서, 반도체 구조(30)은 반도체 패키지이다. COF 반도체 구조(30)은 제1 표면(301A)과 제2 표면(301B)을 갖는 가요성 필름(301)을 포함한다. 가요성 필름(301)은 FPCB(flexible printed circuit board) 또는 폴리이미드(PI)를 포함하지만, 이에 한정되지 않는다. 도전성 구리 트레이스와 같은 도전층(302)이 가요성 필름(301)의 제1 표면(301A) 상에 패터닝된다. 도 4에서, 도 1 및 도 3에 도시된 도면 부호와 동일한 도면 부호를 갖는 요소는 동일한 요소 또는 그 균등물 지칭하고, 간략함을 위해 여기에서 반복되지 않는다. 도 4에서, 2개의 은 합금 범프 본체(101)가 장치(100)를 가요성 필름(301)의 도전층(302)에 전기적으로 연결한다. 몇몇 실시예에서, 언더필(underfill) 재료(304), 예컨대, 적합한 점도를 갖는 무용매(solventless) 에폭시 수지가 가요성 필름(301)과 장치(100) 사이의 공간 내로 주입된다.
도 4에 도시된 은 합금 범프 본체(101)는 Ag1 - xYx 합금을 포함하며, 화학종 Y는 금, 팔라듐 또는 이들의 조합이다. 예컨대, Ag1 - xYx 합금은 Ag1 - xAux 또는 Ag1 - xPdx와 같은 이원 금속 합금일 수 있으며, 더하여, Ag1 - xYx 합금은 Ag1 -x(AuPd)x와 같은 삼원 금속 합금일 수 있다. 몇몇 실시예에서, Ag1 - xYx 합금에서의 화학종 Y의 함량은 대략 0.005 내지 0.25 원자%의 범위를 가진다. 몇몇 실시예에서, Ag1 - xYx 합금에서 화학종 Y는 임의의 중량%의 은을 갖는 완전 고용체를 형성하는 금속을 포함한다. 도 4에 도시된 바와 같이, 은 합금 범프 본체(101)의 높이 H1은 대략 9㎛ 내지 대략 15㎛ 범위에 있으며, 인접한 은 합금 범프 본체(101)들 사이의 피치 P는 10㎛ 이하이다. 몇몇 실시예에서, 도전성 패드(102)의 폭 W는 대략 20㎛ 내지 대략 30㎛ 범위에 있다.
도 4에서, 솔더 레지스트 패턴(305)이 도전층(302) 상에 위치된다. 솔더층(306)은 은 합금 범프 본체(101)와 도전층(302)의 접합부에 인가된다. 본 개시 내용의 몇몇 실시예에서, 솔더층(306)은 종래의 SnPb 또는 무연(lead-free) 솔더일 수 있다. 점선 박스(303)에 의해 둘러싸인 접합부가 확대되어 도 5에 도시된다. 도 5를 참조하면, 솔더층(306)은 솔더 재료 자체뿐만 아니라 Ag1 - aSna 합금을 포함한다. 몇몇 실시예에서, Ag1 - aSna 합금은 적어도 Ag0 .5Sn0 .5 합금을 포함한다. 소정의 실시예에서, 은 합금 범프 측에 설정된 COF에 대한 내부 리드 본딩(inner lead bonding, ILB) 온도는 대략 400℃이고, AgSn 합금계의 액상은 합금 범프의 자유단에 설정된 동일한 본딩 온도가 주어진 AuSn 합금계의 액상보다 실질적으로 더 크다. AgSn의 초과 액상은 은 합금 범프 본체(101)와 도전층(302) 사이의 접합을 촉진하고, 따라서 더 양호한 접합 신뢰성이 Ag 계열 합금 범프를 이용하여 AgSn 합금계에서 획득된다. 한편, COF에 대한 더 낮은 ILB 온도가 AgSn 합금계에서 사용될 수 있다. 더 낮은 ILB 온도, 예컨대 400℃보다 더 낮은 온도는 가요성 필름(301)을 변형 또는 수축으로부터 방지할 수 있다. 다른 실시예에서, 이방성의 전도성 필름(anisotropic conductive film, ACF)가 은 합금 범프 본체(101)와 도전층(302)을 연결하는데 사용될 수 있다.
도 5를 참조하면, 은 합금 범프 본체(101)의 미세 구조만이 도시된다. 은 합금 범프 본체(101)의 평균 입자 크기는 대략 0.5㎛ 내지 대략 1.5㎛의 범위에 있다. 은의 용융 온도가 대략 962℃이기 때문에, 은 합금 범프 본체(101)에 인가된 어닐링 온도는 도 1, 도 3 및 도 4에 도시된 패시베이션층(103)의 크랙 형성을 방지하기 위하여 250℃보다 더 낮을 수 있다. 금의 더 높은 용융 온도(1064℃)에 비하여, 더 낮은 용융 온도는 더 낮은 어닐링 온도로 귀결되고, 이에 따라, 패시베이션층과 같은 이전에 성장된 구조는 더 적은 열 스트레스를 받는다. 몇몇 실시예에서, 250℃보다 낮은 온도 하에서 은 합금 범프 본체(101)를 어닐링한 후에, 본 명세서에서 설명된 방법에 의해 측정된 Ag1 - xYx 합금의 평균입자 크기는 대략 1㎛이다.
도 6을 참조하면, 다층 범프 구조(40)의 단면이 도시된다. 도 3에서의 은 합금 범프 구조(20)에 비하여, 다층 범프 구조(40)는 은 합금 범프 본체(101) 위로 금속층(107)을 더 포함한다. 몇몇 실시예에서, 다층 범프 구조(40)는 도 1, 도 3 및 도 4에 도시된 것과 같은 은 합금 범프 구조를 포함하며, 은 합금 범프 본체(101)는 도전성 패드(102)에 연결된 하부 표면과 금속층(107)에 연결된 상부 표면을 갖는다. 몇몇 실시예에서, 금속층(107)은 은이 아닌 금속 재료이다. 다른 실시예에서, 다층 범프 구조(40)의 금속층(107)은 금, 금 합금, 구리 또는 구리 합금을 포함한다. 다른 실시예에서, 다층 범프 구조(40)의 금속층(107)은 Cu 및 이의 합금을 포함한다. 금속층(107)의 두께 H2는 은 합금 범프 본체(101)와 외부 장치나 기판 사이에 접합 인터페이스, 예컨대 가요성 필름의 도전성 트레이스(여기에서는 미도시)를 형성하는데 충분한 두께이어야 한다.
몇몇 실시예에서, 금속층(107)의 두께 H2는 대략 1㎛ 내지 대략 3㎛이고, 금속층(107)은 전기 도금 작업에 의해 형성된다. 도 6에서, 다층 범프 구조(40)는 UBM층(104) 및 시드층(105)을 포함한다. 몇몇 실시예에서, 시드층(105)은 은 또는 은 합금을 포함하고, 화학 증기 증착(CVD, chemical vapor deposition), 스퍼터링 및 전기 도금 작업 중 하나에 의해 마련된다. 몇몇 실시예에서, UBM층(104)은 단층 구조 또는 상이한 재료로 형성된 여러 서브 층을 포함하는 복합 구조를 가지며, 니켈층, 티타늄층, 티타늄 텅스텐층, 팔라듐층, 금층, 은층 및 이들의 조합으로부터 선택된 층(들)을 포함한다.
도 6에 도시된 은 합금 범프 본체(101)는 Ag1 - xYx 합금을 포함하며, 화학종 Y는 금, 팔라듐 또는 이들의 조합이다. 예컨대, Ag1 - xYx 합금은 Ag1 - xAux 또는 Ag1 - xPdx와 같은 이원 금속 합금일 수 있으며, 더하여, Ag1 - xYx 합금은 Ag1 -x(AuPd)x와 같은 삼원 금속 합금일 수 있다. 몇몇 실시예에서, Ag1 - xYx 합금에서의 화학종 Y의 함량은 대략 0.005 내지 0.25 원자%의 범위를 가진다. 몇몇 실시예에서, Ag1 - xYx 합금에서 화학종 Y는 임의의 중량%의 은을 갖는 완전 고용체를 형성하는 금속을 포함한다. 도 6에 도시된 바와 같이, 은 합금 범프 본체(101)의 높이 H1은 대략 9㎛ 내지 대략 15㎛ 범위에 있다.
도 7을 참조하면, COF 반도체 구조(50)의 단면이 도시된다. 몇몇 실시예에서, 반도체 구조(50)은 반도체 패키지이다. COF 반도체 구조(50)은 제1 표면(301A)과 제2 표면(301B)을 갖는 가요성 필름(301)을 포함한다. 가요성 필름(301)은 FPCB(flexible printed circuit board) 또는 폴리이미드(PI)를 포함하지만, 이에 한정되지 않는다. 도전성 구리 트레이스와 같은 도전층(302)이 가요성 필름(301)의 제1 표면(301A) 상에 패터닝되고, 솔더 레지스트 패턴(305)이 도전층(302) 상에 위치된다. 도 7에서, 도 1 및 도 3에 도시된 도면 부호와 동일한 도면 부호를 갖는 요소는 동일한 요소 또는 그 균등물 지칭하고, 간략함을 위해여기에서 반복되지 않는다. 도 7에서, 은 합금 범프 본체(101) 및 금속층(107)을 포함하는 2개의 다층 범프 구조(101, 107)은 장치(100)를 가요성 필름(301)의 도전층(302)에 전기적으로 연결한다. 몇몇 실시예에서, 언더필 재료(304), 예컨대, 적합한 점도를 갖는 무용매 에폭시 수지가 가요성 필름(301)과 장치(100) 사이의 공간 내로 주입된다. 금속층(107)이 전기 도금된 금속 필름으로 이루어진 경우에, 이어지는 본딩 작업은 금 범프를 위하여 본 발명이 속하는 기술 분야에서 통상적인 본딩 작업을 활용할 수 있다.
도 7에 도시된 은 합금 범프 본체(101)는 Ag1 - xYx 합금을 포함하며, 화학종 Y는 금, 팔라듐 또는 이들의 조합이다. 예컨대, Ag1 - xYx 합금은 Ag1 - xAux 또는 Ag1 - xPdx와 같은 이원 금속 합금일 수 있으며, 더하여, Ag1 - xYx 합금은 Ag1 -x(AuPd)x와 같은 삼원 금속 합금일 수 있다. 몇몇 실시예에서, Ag1 - xYx 합금에서의 화학종 Y의 함량은 대략 0.005 내지 0.25 원자%의 범위를 가진다. 몇몇 실시예에서, Ag1 - xYx 합금에서 화학종 Y는 임의의 중량%의 은을 갖는 완전 고용체를 형성하는 금속을 포함한다. 도 7에 도시된 금속층(107)은 예컨대 금 또는 구리인 은이 아닌 금속 재료를 포함한다. 도 7에 도시된 바와 같이, 은 합금 범프 본체(101)의 높이 H1은 대략 9㎛ 내지 대략 15㎛ 범위에 있고, 인접한 은 합금 범프 본체(101)들 사이의 피치 P는 10㎛ 이하이다. 금속층(107)의 높이 H2는 대략 1㎛ 내지 대략 3㎛의 범위에 있다. 몇몇 실시예에서, 도전성 패드(102)의 폭 W는 대략 20㎛ 내지 대략 30㎛의 범위에 있다.
도 7에서, 솔더 레지스트 패턴(305)은 도전층(302) 상에 위치된다. 솔더층(308)은 다층 범프 구조(101, 107)과 도전층(302)의 접합부에 인가된다. 본 개시 내용의 몇몇 실시예에서, 솔더층(308)은 종래의 SnPb 또는 무연 솔더일 수 있다. 점선 박스(307)에 의해 둘러싸인 접합부는 도 8에 확대되어 도시된다. 도 8을 참조하면, 금속층(107)이 Au 또는 그 합금으로 이루어진다면, 솔더층(308)은 솔더 재료 자체뿐만 아니라 Au1 - aSna 합금을 포함한다. 몇몇 실시예에서, Au1 - aSna 합금은 적어도 Au0 .5Sn0 .5 합금을 포함한다. 다른 실시예에서, 이방성 전도성 필름(ACF)가 다층 범프 구조(101, 107)과 도전층(302)을 연결하는데 사용될 수 있다.
본 개시 내용의 몇몇 실시예에서, 도 9에 도시된 바와 같이, 본 명세서에서 논의되는 은 합금 범프 본체(101)는 칩-온-글래스(chip-on-glass, COG) 반도체 구조(60)에도 사용될 수 있다. 투명 기판의 제1 표면(401A) 상의 도전성 트레이스(402)와 패키지될 장치(100)의 은 합금 범프 본체(101) 사이의 전기적 연결은 이방성 전도성 필름(ACF)(406)일 수 있다. 예컨대, 투명 기판은 유리 기판(401)이다. 이방성 전도성 필름은 열 경화성 에폭시 매트릭스에서 분산된 대략 3㎛ 내지 대략 5㎛의 지름을 갖는 Au 코팅된 플라스틱 구(406A)를 포함한다. 몇몇 실시예에서, COG 반도체 구조(60)에서 이방성 전도성 필름을 사용하기 위한 본딩 온도는 대략 200℃이다.
본 개시 내용의 몇몇 실시예에서, 도 10에 도시된 바와 같이, 본 명세서에서 논의되는 다층 범프 구조(101, 107)이 COG(chip-on-glass) 반도체 구조(70)에도 사용될 수 있다. 유리 기판(401)의 제1 표면(401A) 상의 도전성 트레이스(402)와 패키지될 장치(100)의 다층 범프 구조(101, 107) 사이의 전기적 연결은 이방성 전도성 필름(ACF)(406)일 수 있다. 몇몇 실시예에서, 유리 기판(401)의 제1 표면(401A) 상의 도전성 트레이스(402)는 인듐 주석 산화물(indium tin oxide, ITO)와 같은 투명한 도전성 재료로 이루어진다. 예컨대, 이방성 전도성 필름은 열 경화성 에폭시 매트릭스에서 분산된 대략 3㎛ 내지 대략 5㎛의 지름을 갖는 Au 코팅된 플라스틱 구(406A)를 포함한다. 몇몇 실시예에서, COG 반도체 구조(70)에서 이방성 전도성 필름을 사용하기 위한 본딩 온도는 대략 200℃이다. 몇몇 실시예에서, 다층 범프 구조(101, 107)의 금속층(107)은 대략 1㎛ 내지 대략 3㎛의 두께를 갖는 전기 도금된 금 필름이다. 이러한 상황 하에서, 금 범프 분야에서의 통상적인 본딩 작업이 다층 범프 구조(101, 107)과 유리 기판과 같은 외부 장치를 연결하는데 활용될 수 있다.
본 개시 내용의 몇몇 실시예에서, 도 11에 도시된 바와 같이, 본 명세서에서 논의되는 다층 범프 구조(101, 107)이 COG(chip-on-glass) 반도체 구조(80)에도 사용될 수 있다. 유리 기판(401)의 제1 표면(401A) 상의 도전성 트레이스(402)와 패키지될 장치(100)의 다층 범프 구조(101, 107) 사이의 전기적 연결은 이방성 전도성 필름(ACF)(406)일 수 있다. 예컨대, 이방성 전도성 필름은 열 경화성 에폭시 매트릭스에서 분산된 대략 3㎛ 내지 대략 5㎛의 지름을 갖는 Au 코팅된 플라스틱 구(406A)를 포함한다. 몇몇 실시예에서, COG 반도체 구조(70)에서 이방성 전도성 필름을 사용하기 위한 본딩 온도는 대략 200℃이다. 몇몇 실시예에서, 다층 범프 구조(101, 107)의 금속층(107)은 대략 1㎛ 내지 대략 3㎛의 두께를 갖는 전기 도금된 금 필름이고, 은 합금 범프 본체(101)의 상부 표면(101B)와 측벽(101A)을 덮는다. 이러한 상황 하에서, 금 범프 분야에서의 통상적인 본딩 작업이 다층 범프 구조(101, 107)과 유리 기판과 같은 외부 장치를 연결하는데 활용될 수 있다. 몇몇 실시예에서, 상부 표면(101B) 상의 금속층(107)의 두께는 은 합금 범프 본체(101)의 측벽(101A)을 덮는 금속층(107)의 두께와 상이하다.
본 명세서에서 논의되는 은 합금 범프의 경도는 적합한 전기 도금조(electroplating bath)를 선택함으로써 용이하게 조정될 수 있다. 예컨대, COG 용례를 위한 은 합금 범프의 경도는 대략 100 HV로 조정될 수 있다. 다른 예에 대하여, COF 용례를 위한 은 합금 범프의 경도는 대략 55 HV로 조정될 수 있다. 순수한 은의 경도(대략 85 HV)가 55 HV와 100 HV 사이에 놓이기 때문에, 원하는 경도를 갖는 은 합금은 상이한 전기 도금조를 이용하여 은 합금 범프를 전기 도금함으로써 조정될 수 있다. 몇몇 실시예에서, COG 용례는 ACF 본딩 작업을 용이하게 하기 위하여 더 큰 경도를 갖는 은 합금 범프를 필요로 한다. 다른 실시예에서, COF 용례는 가요성 필름 상의 도전성 트레이스를 손상시키는 것을 방지하기 위하여 더 낮은 경도를 갖는 은 합금 범프를 필요로 한다.
도 12 내지 도 24는 본 개시 내용에서 설명되는 은 합금 범프의 제조 작업을 도시한다. 도 12에서, UBM층(104)이 패시베이션층(103)과 도전성 패드(102)의 일부 상에 형성된다. 몇몇 실시예에서, UBM층(104)은 니켈, 티타늄, 티타늄 텅스텐, 팔라듐, 금, 은 및 이들의 조합으로부터 선택된 재료의 CVD, 스퍼터링, 전기 도금 또는 무전해 도금에 의해 형성된다. 몇몇 실시예에서, UBM층(104)의 두께 T2는 대략 1000Å 내지 대략 3000Å의 범위에 있도록 제어된다. 도 13에서, 시드층(105)이 UBM층(104) 상에 부착된다. 몇몇 실시예에서, 시드층(105)은 은을 함유하는 재료의 CVD, 스퍼터링, 전기 도금 또는 무전해 도금에 의해 형성된다. 몇몇 실시예에서, 시드층(105)의 두께 T1은 UBM층(104)의 두께 T2에 상응하도록 제어된다. 예컨대, 대략 1000Å 내지 대략 3000Å의 범위에 있도록 제어된다.
도 14을 참조하면, 하드 마스크 또는 포토레지스트일 수 있는 제1 마스크층(109)이 시드층(105) 위로 형성된다. 제1 마스크층(109)의 개구(109A)가 도전성 범프 재료를 공급받기 위하여 도전성 패드(102) 위로 형성된다. 몇몇 실시예에서, 제1 마스크층(109)은 도금될 도전성 범프의 두께보다 더 큰 두께 T3를 갖는 포지티브(positive) 포토레지스트로 이루어진다. 몇몇 실시예에서, 제1 마스크층(109)은네가티브(negative) 포토레지스트로 이루어진다.
도 15 및 도 16은 전기 도금 작업과 그 후의 결과를 도시한다. 도 15는 전기 도금조(113), 애노드(111) 및 캐소드(112)를 수용하는 컨테이너(100')를 포함하는 전기 도금 시스템을 도시한다. 몇몇 실시예에서, 애노드(111)는 불용성이고, 백금이 코팅된 티타늄으로 이루어질 수 있고, 적절한 시드층이 부착된 웨이퍼 패드가 캐소드(112)에 위치되고, 전기 도금조(113)는 KAg(CN)2, KAu(CN)2, K2Pd(CN)4 또는 이들의 염 중 적어도 하나를 포함하는 시안화물계 도금액을 포함한다. 몇몇 실시예에서, 전기 도금조(113)의 pH 값은 예컨대 대략 6 내지 대략 8의 대략적인 중성으로 제어된다. 전기 도금조(113)의 온도는 대략 40 내지 50℃가 되도록 제어된다. 몇몇 실시예에서, 전기 도금조(113)의 온도는 컨테이너(100')의 아래에 위치된 열 플레이트(thermal plate)(미도시)에 의해 유지될 수 있다. 다른 실시예에서, 전기 도금조(113)의 온도는, 출구(100B)가 전기 도금액을 방출하고 입구(100A)가 온도 제어된 전기 도금액을 받아들이는 전기 도금액 순환 시스템에 의해 유지될 수 있다. 옥살산염을 포함하는 적합한 평활제(leveling agent)가 대략 2 ml/L 내지 대략 5 ml/L의 농도로 전기 도금조(113)에 첨가될 수 있다. 몇몇 실시예에서, 은 합금 전도성 범프 도금을 위하여 인가된 직류 전류(DC)는 대략 0.1 ASD 내지 대략 0.5 ASD의 범위에 있다.
도 15를 참조하면, 캐소드(112)는 은 또는 은 합금을 함유하는 시드층(105)이 부착되는 웨이퍼 패드를 포함하고, 캐소드에서 발생하는 반응은 다음 중 하나일 수 있다:
KAg ( CN ) 2 → K + + Ag + + 2 CN -
KAu ( CN ) 2 → K + + Au + + 2 CN -
K 2 Pd ( CN ) 4 → 2K + + Pd 2 + + 4 CN -
도 15에 도시된 애노드(111)는 백금 전극을 포함하고, 그 위에서 발생하는 반응은 다음일 수 있다:
2 H 2 O → 4H + + O 2 (g) + 4e -
외부 DC 전류의 양극단은 애노드에 연결되고, 외부 DC 전류의 음극단은 캐소드에 연결된다. 도 15에서 알 수 있는 바와 같이, 환원된 은 이온과 환원된 금 이온은 웨이퍼 패드의 시드층(105) 상에 도포되어 제1 마스크층(109)에 의해 형성된 개구부(109A)를 채우고 AgAu 이원 합금을 형성한다. 몇몇 실시예에서, 전기 도금조가 은 이온 소스(예컨대, KAg(CN)2) 및 팔라듐 이온 소스(예컨대, K2Pd(CN)4)를 포함한다면, 전술한 동일한 전기 도금 작업 설정을 통해, 환원된 은 이온과 환원된 금 이온이 웨이퍼 패드의 시드층(105) 상에 도포되어, 제1 마스크층(109)에 의해 형성된 개구부(109A)를 채우고 AgPd 이원 합금을 형성한다. 몇몇 실시예에서, 전기 도금조가 은 이온 소스(예컨대, KAg(CN)2 및 이의 염), 금 이온 소스(예컨대, KAu(CN)2 및 이의 염) 및 팔라듐 이온 소스(예컨대, K2Pd(CN)4 및 그 염)를 포함한다면, 전술한 동일한 전기 도금 작업 설정을 통해, 환원된 은 이온, 환원된 금 이온 및 환원된 팔라듐 이온이 웨이퍼 패드의 시드층(105) 상에 도포되어, 제1 마스크층(109)에 의해 형성된 개구부(109A)를 채우고 AgAuPd 삼원 합금을 형성한다.
도 6에 도시된 바와 같이 다층 범프 구조(40)를 전기 도금하는 몇몇 실시예에서, 도 15에서 AgAu, AgPd 또는 AgAuPd 합금이 웨이퍼 패드의 시드층 상으로 부착된 후, 웨이퍼 패드가 여러 금속 이온 소스를 포함하는 전기 도금조로부터 제거되어, 도 6에 도시된 바와 같이 비은 금속층(107)의 부착을 위하여 하나의 화학종의 금속 이온 소스를 포함하는 다른 전기 도금조로 배치된다.
도 16은 도 15에 도시된 전기 도금 작업 완료 후의 웨이퍼 패드를 도시한다. 도 16에서, 은 합금 범프 본체(101)가 도전성 패드(102) 위로 형성된다. 도 17에서, 포토레지스트가 사용되는 경우에, 제1 마스크층(109)이 분리된다. 은 합금 범프 본체(101)에 의해 덮이지 않은 UBM층(104)과 시드층(105)이 에칭 작업에 의해 제거되어 2개의 은 합금 도전성 범프를 분리한다.
도 16, 도 18 및 도 19는 다층 범프 구조의 제조 단계들에 관련된다. 몇몇 실시예에서, 도 15에 도시된 전기 도금조로부터 제거된 후, 그리고 포토레지스트의 분리 전에, 웨이퍼 패드는 KAu(CN)2 및 이의 염을 포함하는 다른 전기 도금조로 침지된다. 도 18에 도시된 바와 같이, 금속층(107)이 은 합금 범프 본체(101)의 상부 표면(101B) 상에 형성된다. 도 19에서, 포토레지스트가 사용되는 경우에, 제1 마스크층(109)이 분리된다. 은 합금 범프 본체(101)에 의해 덮이지 않은 UBM층(104)과 시드층(105)이 에칭 작업에 의해 제거되어 2개의 다층 합금 범프를 분리한다.
도 16, 도 20 내지 23 및 도 25는 다층 범프 구조의 제조 단계들에 관한 것이다. 몇몇 실시예에서, 전기 도금 작업이 다층 범프 구조를 형성하는데 사용된다. 도 15에 도시된 전기 도금조로부터 제거된 후, 그리고 포토레지스트의 분리전에, 제2 마스크층(110)이 제1 마스크층(109) 상에 형성되어 제1 마스크층(109)의 제1 폭(W1)을 줄인다. 몇몇 실시예에서, 제1 마스크층(109)의 제1 폭(W1)은 도금된 은 합금 범프 본체(101)의 측벽(101A)에 물리적 콘택을 형성하기에 충분히 넓다. 도 20 및 도 21에서, 제1 마스크층(109)이 부분적인 분리 작업을 통해 제2 폭(W2)으로 변형된다. 몇몇 실시예에서, 제2 하드 마스크층(110)에 의해 덮이지 않은 부분이 분리 작업에서 제거되고, 이의 감소된 제2 폭(W2)이 획득된다. 몇몇 실시예에서, 제2 마스크층(110)의 제2 폭(W2)은 그 자체와 도금된 은 합금 범프 본체(101)의 측벽(101A) 사이에 갭을 형성하기에 충분히 좁다.
도 22는 전기 도금조(113), 애노드(111) 및 캐소드(112)를 수용하는 컨테이너(100')를 포함하는 전기 도금 시스템을 도시한다. 몇몇 실시예에서, 애노드(111)는 불용성이고, 백금이 코팅된 티타늄으로 이루어질 수 있고, 적절한 시드층이 부착된 웨이퍼 패드가 캐소드(112)에 위치되고, 전기 도금조(113)는 KAu(CN)2 및 그 염을 포함하는 시안화물계 도금액을 포함한다. 몇몇 실시예에서, 전기 도금조(113)의 pH 값은 예컨대 대략 6 내지 대략 8의 대략적인 중성으로 제어된다. 전기 도금조(113)의 온도는 대략 40 내지 50℃가 되도록 제어된다. 몇몇 실시예에서, 전기 도금조(113)의 온도는 컨테이너(100')의 아래에 위치된 열 플레이트(미도시)에 의해 유지될 수 있다. 다른 실시예에서, 전기 도금조(113)의 온도는, 출구(100B)가 전기 도금액을 방출하고 입구(100A)가 온도 제어된 전기 도금액을 받아들이는 전기 도금액 순환 시스템에 의해 유지될 수 있다. 옥살산염을 포함하는 적합한 평활제가 대략 2 ml/L 내지 대략 5 ml/L의 농도로 전기 도금조(113)에 첨가될 수 있다. 몇몇 실시예에서, 은 합금 전도성 범프 도금을 위하여 인가된 직류 전류(DC)는 대략 0.1 ASD 내지 대략 0.5 ASD의 범위에 있다.
도 23은 도 22에서 전기 도금 작업 후의 전기 도금조(113)로부터 취해진 웨이프 패드를 도시한다. 금 이온은 은 합금 범프 본체(101)의 상부 표면(101B)과 측벽(101A)을 포함하는 표면에서 은 합금 범프 본체(101)와 반응하여, 은 합금 범프 본체(101)의 상부 표면(101B)과 측벽(101A)을 모두 덮는 금속층(107)을 형성한다. 그러나, 몇몇 실시예에서, 상부 표면(101B)에서의 금속층(107)의 두께는 은 합금 범프 본체(101)의 측벽(101A)에서의 금속층(107)의 두께와 상이하다. 다른 실시예에서, 상부 표면(101B)에서의 금속층(107)의 두께는 은 합금 범프 본체(101)의 측벽(101A)에서의 금속층(107)의 두께보다 크다.
도 25에서, 은 합금 범프 본체(101)에 의해 덮이지 않은 UBM층(104)과 시드층(105) 뿐만 아니라 제1 마스크층(109)도 분리 및 에칭 작업에 의해 제거되어 2개의 다층 합금 범프를 분리한다.
도 16, 도 24 및 도 25는 다층 범프 구조의 제조 단계들에 관한 것이다. 몇몇 실시예에서, 전기 도금 작업이 다층 범프 구조를 형성하는데 사용된다. 제1 마스크층(109)의 제거 후에, UMB 층(104) 및 시드층(105)이 제1 마스크층(109)에 의해 처음부터 덮이고 그 다음 노출된다. 도 24는 전기 도금조(115)를 수용하는 컨테이너(200)를 도시한다. 제1 마스크층(109)이 분리된 이후의 웨이퍼 패드가 KAu(CN)2 및 그 염과 같은 시안화물계 도금액을 포함하는 전기 도금조(115)에 침지된다. 몇몇 실시예에서, 전기 도금조(115)의 pH 값은 예컨대 대략 6 내지 대략 8의 대략적인 중성으로 제어된다. 전기 도금조(115)의 온도는 대략 40 내지 50℃가 되도록 제어된다. 몇몇 실시예에서, 전기 도금조(115)의 온도는 컨테이너(200)의 아래에 위치된 열 플레이트(201)에 의해 유지될 수 있다. 다른 실시예에서, 전기 도금조(115)의 온도는, 출구가 무전해 도금액을 방출하고 입구가 온도 제어된 무전해 도금액을 받아들이는 무전해 도금액 순환 시스템(미도시)에 의해 유지될 수 있다. 옥살산염과 그 염을 포함하는 적합한 평활제가 대략 2 ml/L 내지 대략 5 ml/L의 농도로 전기 도금조(115)에 첨가될 수 있다. 도 24 및 25에 도시된 바와 같이, 금 이온은 은 합금 범프 본체(101)의 상부 표면(101B)과 측벽(101A)을 포함하는 표면에서 은 합금 범프 본체(101)와 반응하여, 은 합금 범프 본체(101)의 상부 표면(101B)과 측벽(101A)을 모두 덮는 금속층(107)을 형성한다. 그러나, 몇몇 실시예에서, 상부 표면(101B)에서의 금속층(107)의 두께는 은 합금 범프 본체(101)의 측벽(101A)에서의 금속층(107)의 두께와 비슷하다. 다른 실시예에서, 무전해 도금 작업에 의해 마련된 금속층(107)의 두께 균일성은 전기 도금 작업에 의해 마련된 금속층(107)의 두께 균일성보다 양호하다.
도 25는 은 합금 범프 본체(101)에 의해 덮이지 않은 UBM층(104) 및 시드층(105)의 제거 후의 도 24에서의 웨이퍼 패드를 도시한다.

Claims (28)

  1. 전자 회로 장치;
    상기 전자 회로 장치 상의 도전성 패드; 및
    상기 도전성 패드 위의 Ag1-xYx 합금 범프;
    상기 도전성 패드와 상기 Ag1-xYx 합금 범프 사이에 시드층을 더 포함하고, 상기 시드층은 Ag를 포함하고,
    상기 Ag1-xYx 합금 범프의 Y는 임의의 중량%의 Ag를 갖는 완전 고용체를 형성하는 금속을 포함하고, 상기 Ag1-xYx 합금 범프의 X는 0.005 내지 0.25의 범위에 있는, 반도체 장치.
  2. 제1항에 있어서, 상기 Y는 Au 및 Pd 중 적어도 하나를 포함하는, 반도체 장치.
  3. 제1항에 있어서, 상기 Ag1-xYx 합금 범프의 입자 크기 분포의 1의 표준 편차와 평균값 사이의 차이는 0.2㎛ 내지 0.4㎛의 범위에 있는, 반도체 장치.
  4. 제1항에 있어서, 상기 Ag1-xYx 합금 범프의 높이는 9㎛ 내지 15㎛의 범위에 있는, 반도체 장치.
  5. 제1항에 있어서, 상기 도전성 패드와 상기 Ag1-xYx 합금 범프 사이에 범프 아래 금속화(under bump metallization, UBM)층을 더 포함하고, 상기 UBM층은 Ti, TiW 및 Ag 중 적어도 하나를 포함하는, 반도체 장치.
  6. 제5항에 있어서, 상기 UBM층의 두께는 1000Å 내지 3000Å의 범위에 있는, 반도체 장치.
  7. 삭제
  8. 제1항에 있어서, 상기 시드층의 두께는 1000Å 내지 3000Å의 범위에 있는, 반도체 장치.
  9. 전자 회로 장치;
    상기 전자 회로 장치 상의 도전성 패드;
    상기 도전성 패드 위의 전기 도금된 Ag1-xYx 합금 범프; 및
    상기 Ag1-xYx 합금 범프 위의 금속층;
    상기 도전성 패드와 상기 전기 도금된 Ag1-xYx 합금 범프 사이에 시드층을 더 포함하고, 상기 시드층은 Ag를 포함하고,
    상기 전기 도금된 Ag1-xYx 합금 범프의 Y는 임의의 중량%의 Ag를 갖는 완전 고용체를 형성하는 금속을 포함하고, 상기 전기 도금된 Ag1-xYx 합금 범프의 X는 0.005 내지 0.25의 범위에 있고, 상기 금속층은 Au 및 Cu 중 적어도 하나를 포함하는, 반도체 장치.
  10. 제9항에 있어서, 상기 Y는 Au 및 Pd 중 적어도 하나를 포함하는, 반도체 장치.
  11. 제9항에 있어서, 상기 전기 도금된 Ag1-xYx 합금 범프의 입자 크기 분포의 1의 표준 편차와 평균값 사이의 차이는 0.2㎛ 내지 0.4㎛의 범위에 있는, 반도체 장치.
  12. 제9항에 있어서, 상기 전기 도금된 Ag1-xYx 합금 범프의 높이는 9㎛ 내지 15㎛의 범위에 있는, 반도체 장치.
  13. 제9항에 있어서, 상기 도전성 패드와 상기 전기 도금된 Ag1-xYx 합금 범프 사이에 범프 아래 금속화(under bump metallization, UBM)층을 더 포함하고, 상기 UBM층은 Ti, TiW 및 Ag 중 적어도 하나를 포함하는, 반도체 장치.
  14. 삭제
  15. 제9항에 있어서, 상기 금속층은 상기 전기 도금된 Ag1-xYx 합금 범프 위에 위치되고, 상기 전기 도금된 Ag1-xYx 합금 범프의 측벽을 덮는, 반도체 장치.
  16. 제9항에 있어서, 상기 금속층의 높이는 1㎛ 내지 3㎛의 범위에 있는, 반도체 장치.
  17. 제1 표면과 제2 표면을 갖는 가요성 필름;
    상기 가요성 필름의 제1 표면 상의 도전층;
    상기 도전층 위의 반도체 칩; 및
    상기 반도체 칩과 상기 도전층을 전기적으로 연결하는 전기 도금된 Ag1-xYx 합금 범프를 포함하고,
    상기 전기 도금된 Ag1-xYx 합금 범프의 X는 0.005 내지 0.25의 범위에 있고,
    상기 도전층과 상기 전기 도금된 Ag1-xYx 합금 범프 사이에 Sn-Ag 합금층을 더 포함하는, 칩-온-필름(chip-on-film, COF)구조를 갖는 반도체 장치.
  18. 제17항에 있어서, 상기 전기 도금된 Ag1-xYx 합금 범프의 Y는 임의의 중량%의 Ag를 갖는 완전 고용체를 형성하는 금속을 포함하는, 칩-온-필름(chip-on-film, COF) 구조를 갖는 반도체 장치.
  19. 제18항에 있어서, 상기 전기 도금된 Ag1-xYx 합금 범프의 Y는 Pd 또는 Au인, 칩-온-필름(chip-on-film, COF)구조를 갖는 반도체 장치.
  20. 제17항에 있어서, 상기 전기 도금된 Ag1-xYx 합금 범프와 상기 도전층 사이에 비은(non-silver) 금속층을 더 포함하는, 칩-온-필름(chip-on-film, COF)구조를 갖는 반도체 장치.
  21. 제20항에 있어서, 상기 비은 금속층은 상기 전기 도금된 Ag1-xYx 합금 범프의 측벽을 덮는, 칩-온-필름(chip-on-film, COF)구조를 갖는 반도체 장치.
  22. 삭제
  23. 제17항에 있어서, 세로 단면상에서의 상기 Ag1-xYx 합금 범프의 평균 입자 크기는 0.5㎛ 내지 1.5㎛의 범위에 있는, 칩-온-필름(chip-on-film, COF)구조를 갖는 반도체 장치.
  24. 제1 표면과 제2 표면을 갖는 투명 기판;
    상기 투명 기판의 제1 표면 상의 투명 도전층;
    상기 투명 도전층 위의 반도체 칩; 및
    상기 반도체 칩을 상기 투명 도전층에 전기적으로 연결하는 전기 도금된 Ag1-xYx 합금 범프를 포함하고,
    상기 전기 도금된 Ag1-xYx 합금 범프의 X는 0.005 내지 0.25의 범위에 있으며,
    상기 전기 도금된 Ag1-xYx 합금 범프 아래에 시드층을 더 포함하고, 상기 시드층은 Ag를 포함하는, 칩-온-글래스(chip-on-glass, COG)구조를 갖는 반도체 장치.
  25. 제24항에 있어서, 상기 전기 도금된 Ag1-xYx 합금 범프의 Y는 Pd 및 Au 중 적어도 하나를 포함하는, 칩-온-글래스(chip-on-glass, COG)구조를 갖는 반도체 장치.
  26. 제24항에 있어서, 상기 전기 도금된 Ag1-xYx 합금 범프와 상기 투명 도전층 사이에 비은(non-silver) 금속층을 더 포함하는, 칩-온-글래스(chip-on-glass, COG)구조를 갖는 반도체 장치.
  27. 제26항에 있어서, 상기 비은 금속층은 상기 전기 도금된 Ag1-xYx 합금 범프의 측벽을 덮는, 칩-온-글래스(chip-on-glass, COG)구조를 갖는 반도체 장치.
  28. 제24항에 있어서, 세로 단면상에서의 상기 전기 도금된 Ag1-xYx 합금 범프의 평균 입자 크기는 0.5㎛ 내지 1.5㎛의 범위에 있는, 칩-온-글래스(chip-on-glass, COG)구조를 갖는 반도체 장치.
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