JP5636122B1 - 半導体構造およびその製造方法 - Google Patents

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    • H01L2224/1354—Coating
    • H01L2224/1356—Disposition
    • H01L2224/13563—Only on parts of the surface of the core, i.e. partial coating
    • H01L2224/13564—Only on the bonding interface of the bump connector
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    • H01L2224/1354—Coating
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    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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Abstract

【課題】 半導体構造において、電気性能を改善し、チップとパッケージとの間の相互接続密度を高くし、シリコン面積を節約し、装置コストを減少させ、製造コストを減少させる。【解決手段】 デバイス１００、デバイス１００上の導体パッド１０２、および導体パッド１０２上のＡｇ1-xＹx合金バンプ１０１を含む。Ａｇ1-xＹx合金バンプ１０１のＹは、任意の質量百分率でＡｇと完全な固溶体を形成する金属を含み、Ａｇ1-xＹx合金バンプ１０１のＸは、約０．００５から約０．２５の範囲にある。Ａｇ1-xＹx合金バンプ１０１の粒径分布の１標準偏差と平均値との間の差が、約０．２μｍから約０．４μｍの範囲にある。縦断面のＡｇ1-xＹx合金バンプ１０１の平均粒径が、約０．５μｍから約１．５μｍの範囲にある。【選択図】図３

Description

本開示は、半導体構造およびその製造方法に関する。
電子産業の近年の進歩により、電子部品は、高性能であるように開発されており、それゆえ、小型化され高密度化されたパッケージの要望がある。したがって、ＩＣをメインボードに接続する機能を果たすインターポーザをより緻密に実装しなければならない。パッケージの高密度化は、ＩＣのＩ／Ｏの数の増加に帰因し、インターポーザとの接続方法も、より効率的にされてきた。
インターポーザ技術の中で、フリップチップ・ボンディングの評判が高まっている。シリコン集積回路（ＩＣ）素子の製造プロセスの流れにおけるフリップチップ・アセンブリは、いくつかの要因により決定される。第１に、半導体素子の電気性能は、従来のワイヤ・ボンディング相互接続技法に関連する寄生インダクタンスが減少した場合、改善することができる。第２に、フリップチップ・アセンブリは、ワイヤ・ボンディングよりも高い、チップとパッケージとの間の相互接続密度を提供する。第３に、フリップチップ・アセンブリは、ワイヤ・ボンディングよりも小さいシリコンの「土地」しか使用せず、それゆえ、シリコン面積を節約し、装置コストを減少させるのに役立つ。そして第４に、連続した個別のボンディング工程ではなく、同時のギャング・ボンディング技法を使用した場合、製造コストを減少させることができる。
インターポーザのサイズとピッチを減少させるために、特に、改良型ワイヤボール技法により金属バンプを作製することにより、フリップチップ・ボンディングにおける初期のはんだ系の相互接続ボールを金属バンプと置き換える努力が行われた。一般に、金属バンプは、半導体チップの導体パッドのアルミニウム層上に作製される。その後、はんだを使用して、チップが基板に取り付けられる。金属バンプは、ＬＣＤ、メモリ、マイクロプロセッサおよびマイクロ波ＲＦＩＣのアプリケーションに関してフリップチップ実装に使用される。
１つの態様によれば、半導体構造であって、デバイス、デバイス上の導体パッド、および導体パッド上のＡｇ1-xＹx合金バンプを含み、Ａｇ1-xＹx合金バンプのＹは、任意の質量百分率でＡｇと完全な固溶体を形成する金属を含み、Ａｇ1-xＹx合金バンプのＸは約０．００５から約０．２５の範囲にある、半導体構造が提供される。
別の態様において、半導体構造であって、デバイス、デバイス上の導体パッド、導体パッド上の電気メッキＡｇ1-xＹx合金バンプ、およびＡｇ1-xＹx合金バンプ上の金属層を含み、Ａｇ1-xＹx合金バンプのＹは、任意の質量百分率でＡｇと完全な固溶体を形成する金属を含み、Ａｇ1-xＹx合金バンプのＸは約０．００５から約０．２５の範囲にあり、金属層はＡｕおよびＣｕの少なくとも一方を含む、半導体構造が提供される。
さらに別の態様によれば、チップオンフィルム（ＣＯＦ）半導体構造であって、第１の表面と第２の表面を有するフレキシブルフィルム、フレキシブルフィルムの第１の表面上の導電層、導電層上の半導体チップ、および半導体チップと導電層とを電気的に連結する電気メッキＡｇ1-xＹx合金バンプを含み、電気メッキＡｇ1-xＹx合金バンプのＸは約０．００５から約０．２５の範囲にある、ＣＯＦ半導体構造が提供される。
また別の態様によれば、チップオンガラス（ＣＯＧ）半導体構造であって、第１の表面と第２の表面を有する透明基板、透明基板の第１の表面上の透明導電層、導電層上の半導体チップ、および半導体チップと導電層とを電気的に連結する電気メッキＡｇ1-xＹx合金バンプを含み、電気メッキＡｇ1-xＹx合金バンプのＸが約０．００５から約０．２５の範囲にある、ＣＯＧ半導体構造が提供される。
本開示の態様は、添付図面と共に読んだときに、以下の詳細な説明から最も良く理解される。当該技術分野の標準的技法にしたがって、様々な特徴が一定の縮尺で描かれていないことを強調しておく。実際に、様々な特徴の寸法は、議論を明快にするために、任意に増減されているであろう。
本開示のいくつかの実施の形態による銀合金バンプ構造の断面図 本開示のいくつかの実施の形態による粒径分布曲線 本開示のいくつかの実施の形態による銀合金バンプ構造の断面図 本開示のいくつかの実施の形態による銀合金バンプ構造を有するチップオンフィルム（ＣＯＦ）半導体構造の断面図 本開示のいくつかの実施の形態による図４に示されたジョイント部分の拡大図 本開示のいくつかの実施の形態による多層バンプ構造の断面図 本開示のいくつかの実施の形態による多層バンプ構造を有するチップオンフィルム（ＣＯＦ）半導体構造の断面図 本開示のいくつかの実施の形態による図７に示されたジョイント部分の拡大図 本開示のいくつかの実施の形態による銀合金バンプ構造を有するチップオンガラス（ＣＯＧ）半導体構造の断面図 本開示のいくつかの実施の形態による多層バンプ構造を有するチップオンガラス（ＣＯＧ）半導体構造の断面図 本開示のいくつかの実施の形態による多層バンプ構造を有するチップオンガラス（ＣＯＧ）半導体構造の断面図 本発明のいくつかの実施の形態による銀合金バンプ構造および多層バンプ構造を製造する操作を示す説明図 本発明のいくつかの実施の形態による銀合金バンプ構造および多層バンプ構造を製造する操作を示す説明図 本発明のいくつかの実施の形態による銀合金バンプ構造および多層バンプ構造を製造する操作を示す説明図 本発明のいくつかの実施の形態による銀合金バンプ構造および多層バンプ構造を製造する操作を示す説明図 本発明のいくつかの実施の形態による銀合金バンプ構造および多層バンプ構造を製造する操作を示す説明図 本発明のいくつかの実施の形態による銀合金バンプ構造および多層バンプ構造を製造する操作を示す説明図 本発明のいくつかの実施の形態による銀合金バンプ構造および多層バンプ構造を製造する操作を示す説明図 本発明のいくつかの実施の形態による銀合金バンプ構造および多層バンプ構造を製造する操作を示す説明図 本発明のいくつかの実施の形態による銀合金バンプ構造および多層バンプ構造を製造する操作を示す説明図 本発明のいくつかの実施の形態による銀合金バンプ構造および多層バンプ構造を製造する操作を示す説明図 本発明のいくつかの実施の形態による銀合金バンプ構造および多層バンプ構造を製造する操作を示す説明図 本発明のいくつかの実施の形態による銀合金バンプ構造および多層バンプ構造を製造する操作を示す説明図 本発明のいくつかの実施の形態による銀合金バンプ構造および多層バンプ構造を製造する操作を示す説明図 本発明のいくつかの実施の形態による銀合金バンプ構造および多層バンプ構造を製造する操作を示す説明図
以下の詳細な説明において、本発明を完全に理解するために、多数の特定の詳細が述べられている。しかしながら、本発明は、これらの特別な詳細を持たずに実施してもよいことが当業者には理解されるであろう。他の例において、公知の方法、手法、部品および回路は、本発明を分かりにくくしないように、詳細には記載されていない。以下の開示は、様々な実施の形態の異なる特徴を実施するための多くの異なる実施の形態または実施例を提供することが理解されよう。部品および構成の特別の実施例が、本開示を簡素にするために、以下に記載されている。これらは、もちろん、単に例であって、制限を意図するものではない。
実施の形態の製造と使用が以下に詳しく論じられている。しかしながら、本発明は、多種多様の特別な状況で具現化できる多くの適用できる本発明の概念を提供することを認識すべきである。論じられた特別な実施の形態は、本発明を製造し使用する特別な様式を単に説明するものであって、本発明の範囲を制限するものではない。
半導体実装における金属バンプ技術の中で、金バンプは、当該技術分野において材料特性および加工技術がよく知られているという点で、高い評判を得た。しかしながら、高い材料コスト、劣ったボンディングの信頼性、および低い電気伝導率や低い熱伝導率などの十分ではない材料特性が、依然として、未解決の問題である。金属バンプを製造するための代わりの費用を節約する手法は、多層バンプ、例えば、Ｃｕ（最下層）、Ｎｉ（中間層）およびＡｕ（最上層）のバンプを作製することによるものである。この手法により、金属バンプの金材料の消費が節約されるが、Ｃｕ最下層が酸化および腐食し易く、よって、信頼性の懸念が生じてしまう。
基板のパッド上に堆積されたはんだのリフローによって、金バンプをパッドに接合するときに、多数の金／スズの合金が形成される。溶融はんだ中の金の高い溶出速度のために、金バンプとのはんだの接合部は、１回のリフローの後、大きい体積分率の金属間化合物を有し、主相のＡｕＳｎ4は接合部を著しくもろくしてしまう。パッケージ・オン・パッケージ製品を組み立てるために、一般に、２回以上のリフローが必要とされるが、そのリフロー後、金バンプは完全に使い尽くされ、金／スズ金属間化合物に転化されるであろう。これらの化合物の脆さおよびチップ側のアルミニウムパッドとの金属間化合物の直接接触のために、接合部は、バンプ／チップの界面でのクラックの発生により、機械的落下試験などの信頼性試験に度々不合格となる。
銀バンプは、金バンプの費用の２０分の１であり、銀バンプは、ここに論じられた３種類の金属（Ａｕ、Ｃｕ、Ａｇ）の中で最高の電気伝導率および最高の熱伝導率を有する。その上、銀バンプの焼鈍温度は金バンプの焼鈍温度より低く、それゆえ、パッシベーションクラックの恐れが著しく減少する。基板への銀バンプのはんだ接合部に関する限り、共融温度より高い温度では、銀／スズ界面は、金／スズ界面のものより優れたボンディング特性を示す。本開示のいくつかの実施の形態において、純粋な銀に固有の、銀針(silver needle)、銀の移行、酸化および加硫の問題を避けるために、銀合金が銀バンプに利用される。
本開示のいくつかの実施の形態は、銀合金バンプを有する半導体構造を提供する。銀合金バンプは、０．００５から０．２５原子パーセントの非銀元素を有する二成分合金または三成分合金であって差し支えない。いくつかの実施の形態において、銀合金バンプは電気メッキにより形成されるので、均一な粒径分布が観察され、粒径分布の標準偏差を測定することによって、定量化することができる。
本開示のいくつかの実施の形態は、銀を含有する多層合金バンプを有する半導体構造を提供する。多層合金バンプは、０．００５から０．２５原子パーセントの非銀元素を有する二成分合金または三成分合金を含む。いくつかの実施の形態において、ＡｕおよびＣｕの少なくとも一方を含む追加の金属層が二成分合金または三成分合金上に配置される。いくつかの実施の形態において、追加の金属層は、二成分合金または三成分合金の側壁を覆う。いくつかの実施の形態において、多層合金バンプは電気メッキにより形成されるので、均一な粒径分布が観察され、粒径分布の標準偏差を測定することによって、定量化することができる。
本開示のいくつかの実施の形態は、電気メッキ銀合金バンプを含むテープ自動ボンディング（ＴＡＢ）半導体構造を提供する。いくつかの実施の形態において、チップオンフィルム（ＣＯＦ）構造は、銀合金バンプとフィルム上の導電性銅線との間に銀／スズ界面を含む。いくつかの実施の形態において、追加の金属層が、このＣＯＦ構造における電気メッキ銀合金バンプ上に配置される。いくつかの実施の形態において、追加の金属層は、ＣＯＦ構造における電気メッキ銀合金バンプの側壁を覆う。
本開示のいくつかの実施の形態は、半導体チップを導電層に電気的に連結する電気メッキＡｇ1-xＹx合金バンプを含むチップオンガラス（ＣＯＧ）構造を提供する。いくつかの実施の形態において、電気メッキＡｇ1-xＹx合金バンプのＹは、ＰｄおよびＡｕの少なくとも一方を含む。いくつかの実施の形態において、追加の金属層が、このＣＯＧ構造における電気メッキ銀合金バンプ上に配置される。いくつかの実施の形態において、追加の金属層は、ＣＯＧ構造における電気メッキ銀合金バンプの側壁を覆う。
本開示のいくつかの実施の形態は、半導体構造における電気メッキ銀合金バンプを提供する。いくつかの実施の形態において、ここに記載された電気メッキ銀合金バンプから製造された銀合金薄膜は、約２５０Ｗ／（ｍＫ）から約４５０Ｗ／（ｍＫ）の熱伝導率を有する。他の実施の形態において、電気メッキ銀合金バンプは、約３５（Ωｍ）-1から約６５（Ωｍ）-1の電気伝導率を有する。
定義
本開示を記載し、特許請求の範囲を作成する上で、下記に述べられた定義にしたがって、以下の用語法が使用される。
ここに用いたように、「平均粒径」は、Ｘ線回折（ＸＲＤ）、電子線散乱解析法（ＥＢＳＰ）、透過型電子顕微鏡法（ＴＥＭ）、または走査型電子顕微鏡法（ＳＥＭ）などの任意の従来の粒径測定技法によって測定される。本開示において論じた粒径測定には、サンプルの前処理した断面を調製する。図１は、導体パッド１０２に銀合金バンプ体１０１が接続されている、銀合金バンプ構造１０の断面を示しており、銀合金バンプ体１０１および導体パッド１０２の両方がデバイス１００上に配置されている。銀合金バンプ構造１０の縦方向はＹ方向に対して平行である。言い換えると、縦方向は、銀合金バンプ体１０１および導体パッド１０２を収容する表面に対して垂直な方向を称する。ここに論じられる測定のいずれかが行われる断面は、縦方向に対して垂直な面を有する銀合金バンプ体１０１を通過する任意の面である。
ここに用いたように、平均粒径測定に使用される「電子線散乱解析法（ＥＢＳＰ）」は、コンピュータ解析プログラム（例えば、ＴＳＬ ＯＩＭ解析）によって支援される。コンピュータ解析プログラムの設定としては、以下に限られないが、１５度の粒界方位差、０．１以上のＣＩ値、および少なくとも５つの試験点の最小粒径が挙げられる。ＥＢＳＰ測定の平均粒径は、断面の少なくとも３カ所の異なる試験位置上の粒径を平均することによって得られる。各試験位置において所定の面積を測定する。その所定の面積は、異なる実施の形態の特徴にしたがって様々である。各試験位置は、隣接する試験位置から少なくとも１ｍｍ離れている。いくつかの実施の形態において、１カ所の試験位置における各測定点の間の間隔は少なくとも５μｍである。いくつかの実施の形態において、ＥＢＳＰ測定が行われる調製したサンプルを、２０ｋＶの加速電圧および１００倍から５００倍の倍率で観察する。いくつかの実施の形態において、調製したサンプルを７０度の傾斜角に配置する。
ここに用いたように、平均粒径測定に使用される「透過型電子顕微鏡法（ＴＥＭ）、または走査型電子顕微鏡法（ＳＥＭ）」は、画像解析プログラム（例えば、ＣＬＥＭＥＸ Ｖｉｓｉｏｎ ＰＥ）により支援される。いくつかの実施の形態において、ＴＥＭまたはＳＥＭ測定の平均粒径は、断面の少なくとも３カ所の異なる試験位置上の粒径を平均することによって得られる。各試験位置で所定の面積を測定する。その所定の面積は、異なる実施の形態の特徴にしたがって様々である。各試験位置は、隣接する試験位置から少なくとも１ｍｍ離れている。いくつかの実施の形態において、１カ所の試験位置における各測定点の間の間隔は少なくとも５μｍである。いくつかの実施の形態において、ＴＥＭまたはＳＥＭ測定が行われる調製したサンプルを、約５ｋＶから約２０ｋＶの加速電圧および１００倍から５００倍の倍率で観察する。
ここに用いたように、銀合金バンプの「粒径分布の標準偏差」は、ここに論じられる画像解析プログラムを使用して得られる統計結果を称する。粒径分布の分散曲線を得た後、１標準偏差が、平均粒径（期待値）から外れた粒径と定義され、ここで、外れた粒径と平均粒径との間の粒径を有する粒子の数は、粒子の総数の３４％を占め得る。
図１は、導体パッド１０２に銀合金バンプ体１０１が接続されている、銀合金バンプ構造１０の断面である。銀合金バンプ体１０１および導体パッド１０２はデバイス１００上に配置されている。いくつかの実施の形態において、デバイス１００は、以下に限られないが、メモリ、トランジスタ、ダイオード（ＰＮまたはＰＩＮ接合）、集積回路、またはバラクターなどの能動素子を含む。他の実施の形態において、デバイス１００は、レジスタ、キャパシタ、または誘導子などの受動素子を含む。図１に示されるように、銀合金バンプ体１０１の微細構造のみが示されている。銀合金バンプ体１０１の断面は、銀合金バンプ構造１０を縦方向（Ｙ方向）に沿って切断することによって調製され、ＸＹ面が得られる。電子顕微鏡を使用して、その断面に銀合金バンプ体１０１の粒子構造が特定され、ここに論じられる画像解析ソフトウェアの支援により、粒径分布の統計的情報を得ることができる。
図１を参照すると、粒子１０１Ａの面積が直線によって陰影が付けられている。銀合金バンプ体１０１において示されるＳＥＭ写真は、ここに記載された銀合金バンプ体１０１の実際の断面から撮られる。いくつかの実施の形態において、銀合金バンプ体１０１は、電気メッキ操作により形成されるので、粒径分布はかなり均一であり、スタッドバンプ（図示せず）におけるもののような、熱影響域（ＨＡＺ）は観察されない。ＨＡＺでは、粒子成長手法が局所的な高温に曝されるという事実のために、粒径の急激な変化が生じる。通常、粒径はＨＡＺにおいて明白に増加している。本開示のいくつかの実施の形態において、亜結晶粒構造が銀合金バンプ体１０１の粒子に特定されることがある。例えば、粒子１０１Ａにおいて、亜結晶粒領域が、ドメイン境界により隔てられた粒子１０１Ａ内のいくつかの領域が特定できるように目に見える。
いくつかの実施の形態において、銀合金バンプ体１０１はＡｇ1-xＹxを含む。Ａｇ1-xＹx合金における種Ｙは、任意の質量百分率で銀と完全な固溶体を形成する金属を含む。いくつかの実施の形態において、種Ｙは、二元系状態図を見ることによって特定できる。二元系状態図においてレンズ形状を形成する液相線および固相線は、２つの金属成分の任意の組成での固溶体の完全な混合物を示す。例えば、本開示のいくつかの実施の形態において、種Ｙは、金、パラジウム、またはそれらの組合せである。実施の形態において、Ａｇ1-xＹx合金における種Ｙの含有量は、原子パーセントで約０．００５から約０．２５に及ぶ。
図１に示されるように、銀合金バンプ体１０１の粒径が図２の分散曲線を形成する。いくつかの実施の形態において、図２の分散曲線は、以下に限られないが、ＣＬＥＭＥＣ Ｖｉｓｉｏｎ ＰＥなどの画像解析ソフトウェアプログラムにより得られる。図２において、分散曲線のＸ軸が粒径を表すのに対し、分散曲線のＹ軸は粒子の正規化数を表す。本開示における粒径の計算は、コンピュータ解析プログラム（例えば、ＴＳＬ ＯＩＭ解析）により支援される。いくつかの実施の形態において、コンピュータ解析プログラムは、粒子の面積を、同じ面積を有する仮想円に変換し、そのような仮想円の直径が、長さの単位（通常はマイクロメートル）を有する粒径と定義される。しかしながら、粒径の計算は、上述した操作に限られない。他の実施の形態において、平均粒径は、ここに記載された銀合金バンプ構造の断面のＴＥＭ写真またはＳＥＭ写真に対角線を描き、その対角線が出合った粒子の数で対角線の長さを割ることによって得られる。コンピュータソフトウェアにより支援されている限り、または一貫した系統的方法で行われる限り、どのような粒径測定操作も適している。
図２に示された分散曲線を作成した後、銀合金バンプ体１０１の微細構造の形態特徴として標準偏差を測定することができる。いくつかの実施の形態において、分散曲線は、分散曲線の右端に高い最大値を有する歪んだベル形を有する。いくつかの実施の形態において、粒径の平均値または期待値が、分散曲線の最大値により表される。図２に示されるように、平均値Ｍは粒径Ａに相当し、これは、いくつかの実施の形態において、約０．７μｍから約０．８μｍの範囲にある。平均値Ｍから正の方向（＋１σ）に離れた１標準偏差は粒径Ｃに相当し、これは、いくつかの実施の形態において、約１．０μｍから約１．１μｍの範囲にある。平均値Ｍから負の方向（−１σ）に離れた１標準偏差は粒径Ｂに相当し、これは、いくつかの実施の形態において、約０．４μｍから約０．５μｍの範囲にある。いくつかの実施の形態において、１標準偏差は、平均値Ｍから外れた粒径として定義され、ここで、外れた粒径ＢまたはＣと平均値Ｍとの間の粒径を有する粒子の数は、粒子の総数の３４％を占め得る。実際の粒径測定から得られた分散曲線は、平均値Ｍについて対照的である必要はなく、それゆえ、いくつかの実施の形態において、平均値Ｍから粒径Ｃで正の方向（＋１σ）に離れた１標準偏差と、平均値Ｍとの間の差は、平均値Ｍから粒径Ｂで負の方向（−１σ）に離れた１標準偏差と、平均値Ｍとの間の差と必ずしも同じではない。
本開示のいくつかの実施の形態において、粒径Ｃと粒径Ａとの間の差は、約０．２μｍから約０．４μｍである。他の実施の形態において、粒径Ｂと粒径Ａとの間の差は、約０．２μｍから約０．４μｍである。本開示において議論される電気メッキ操作を使用することによって、銀合金バンプ体１０１の粒径は均一な分布を示し、平均値Ｍから離れた（正の方向または負の方向に）１標準偏差と平均値Ｍとの間の差は、約０．２μｍから約０．４μｍの範囲内として定量化できる。
図３を参照すると、銀合金バンプ構造２０の断面が示されている。図１の銀合金バンプ構造１０と比べると、銀合金バンプ構造２０は、バンプ下地金属（ＵＢＭ）層１０４およびシード層１０５をさらに含んでいる。いくつかの実施の形態において、シード層１０５は、銀または銀合金を含有し、化学気相成長（ＣＶＤ）、スパッタリング、および電気メッキ操作の内の１つにより調製される。いくつかの実施の形態において、ＵＢＭ層１０４は、単層構造、または異なる材料から形成されたいくつかの副層を含む複合構造を有し、ニッケル層、チタン層、チタンタングステン層、パラジウム層、金層、銀層、およびそれらの組合せから選択される層を含む。
図３に示されるように、銀合金バンプ体１０１の高さＨ１は、銀合金バンプ体の上面から、導体パッド１０２の上面まで測定される。いくつかの実施の形態において、銀合金バンプ体１０１またはＡｇ1-xＹx合金の高さＨ１は、約９μｍから約１５μｍの範囲にある。銀合金バンプ体１０１の高さＨ１に比例して、ＵＢＭ層１０４の厚さＴ２はシード層１０５の厚さＴ１と同等である。いくつかの実施の形態において、ＵＢＭ層１０４の厚さＴ２は約１０００Åから約３０００Åの範囲にあり、シード層１０５の厚さＴ１は約１０００Åから約３０００Åの範囲にある。
図４を参照すると、チップオンフィルム（ＣＯＦ）半導体構造３０の断面が示されている。いくつかの実施の形態において、半導体構造３０は半導体パッケージである。ＣＯＦ半導体構造３０は、第１の表面３０１Ａおよび第２の表面３０１Ｂを有するフレキシブルフィルム３０１を含む。このフレキシブルフィルム３０１としては、以下に限られないが、フレキシブルプリント基板（ＦＰＣＢ）またはポリイミド（ＰＩ）が挙げられる。導電性銅配線などの導電層３０２がフレキシブルフィルム３０１の第１の表面３０１Ａ上に描かれている。図４において、図１および３に示されたものなどの同じ参照番号の付いた要素は、同じ要素またはそれらの同等物と称され、簡単にするために、ここでは繰り返されていない。図４において、２つの銀合金バンプ体１０１が、デバイス１００を、フレキシブルフィルム３０１の導電層３０２に電気的に連結している。いくつかの実施の形態において、適切な粘度を有する封止剤３０４、例えば、無溶剤エポキシ樹脂が、フレキシブルフィルム３０１とデバイス１００との間の空間に注入される。
図４に示された銀合金バンプ体１０１はＡｇ1-xＹx合金を含み、ここで、種Ｙは、金、パラジウム、またはそれらの組合せである。例えば、Ａｇ1-xＹx合金は、Ａｇ1-xＡｕxまたはＡｇ1-xＰｄxなどの二成分合金であって差し支えなく、さらに、Ａｇ1-xＹx合金は、Ａｇ1-x（ＡｕＰｄ）xなどの三成分合金であって差し支えない。いくつかの実施の形態において、Ａｇ1-xＹx合金中の種Ｙの含有量は、約０．００５から約０．２５原子パーセントに及ぶ。いくつかの実施の形態において、Ａｇ1-xＹx合金中の種Ｙは、任意の質量百分率で銀と完全な固溶体を形成する金属を含む。図４に示されるように、銀合金バンプ体１０１の高さＨ１は、約９μｍから約１５μｍの範囲にあり、隣接する銀合金バンプ体１０１の間のピッチＰは１０μｍ未満である。いくつかの実施の形態において、導体パッド１０２の幅Ｗは、約１０μｍから約２０μｍの範囲にある。
図４において、ソルダレジストパターン３０５が導電層３０２上に配置されている。銀合金バンプ体１０１と導電層３０２の接合部にはんだ層３０６が施されている。本開示のいくつかの実施の形態において、はんだ層３０６は、従来のＳｎＰｂまたは無鉛はんだであって差し支えない。点線の枠３０３により囲まれた接合部分が、図５に拡大されて、示されている。図５を参照すると、はんだ層３０６は、はんだ材料自体だけでなく、Ａｇ1-xＳｎx合金も含む。いくつかの実施の形態において、Ａｇ1-xＳｎx合金は少なくともＡｇ0.5Ｓｎ0.5合金を含む。特定の実施の形態において、銀合金バンプ側に設定されたＣＯＦのインナーリードボンディング（ＩＬＢ）温度が約４００℃である場合、その合金バンプの自由端で設定された同じボンディング温度を考えると、ＡｇＳｎ合金系の液相は、ＡｕＳｎ合金系の液相よりも実質的に多い。ＡｇＳｎ合金の過剰な液相により、銀合金バンプ体１０１と導電層３０２との間の接着が促進され、それゆえ、Ａｇ系合金バンプを使用することによって、ＡｇＳｎ合金系により良好な接合信頼性が得られる。他方で、ＣＯＦのより低いＩＬＢ温度をＡｇＳｎ合金系に使用しても差し支えない。例えば、４００℃より低いＩＬＢ温度は、フレキシブルフィルム３０１が変形したり収縮したりするのを防ぐことができる。他の実施の形態において、異方性導電膜（ＡＣＦ）を使用して、銀合金バンプ体１０１と導電層３０２を接続しても差し支えない。
図５を参照すると、銀合金バンプ体１０１の微細構造のみが示されている。銀合金バンプ体１０１の平均粒径は、約０．５μｍから約１．５μｍの範囲にある。銀の溶融温度は９６２℃辺りであるので、銀合金バンプ体１０１に適用される焼鈍温度は、図１、図３および図４に示されたパッシベーション層１０３にクラックが形成されないように、２５０℃より低くすることができる。金のより高い溶融温度（１０６４℃）と比べると、溶融温度が低いことにより、焼鈍温度が低くなり、それゆえ、パッシベーション層などの先に成長した構造が曝される熱応力が小さくなる。いくつかの実施の形態において、２５０℃より低い温度で銀合金バンプ体１０１を焼き鈍した後、ここに記載された方法により測定したＡｇ1-xＹx合金の平均粒径は１μｍ辺りである。
図６を参照すると、多層バンプ構造４０の断面が示されている。図３の銀合金バンプ構造２０と比べると、多層バンプ構造４０は、銀合金バンプ体１０１上に金属層１０７をさらに含んでいる。いくつかの実施の形態において、多層バンプ構造４０は、図１、図３および図４に示されたものなどの銀合金バンプ構造を含み、銀合金バンプ体１０１は、導体パッド１０２に接続された底面および金属層１０７に接続された上面を有している。いくつかの実施の形態において、金属層１０７は、銀以外の金属材料である。他の実施の形態において、多層バンプ構造４０の金属層１０７は、金、金合金、銅、または銅合金を含む。他の実施の形態において、多層バンプ構造４０の金属層１０７は、Ｃｕおよびその合金を含む。金属層１０７の高さＨ２は、銀合金バンプ体１０１と外部デバイスまたは基板、例えば、フレキシブルフィルムの導電性配線（ここには示されていない）との間の接合界面を形成するのに十分に厚いものとする。
いくつかの実施の形態において、金属層１０７の高さＨ２は約１μｍから約３μｍであり、金属層１０７は電気メッキ操作により形成される。図６において、多層バンプ構造４０は、バンプ下地金属（ＵＢＭ）層１０４およびシード層１０５を含む。いくつかの実施の形態において、シード層１０５は、銀または銀合金を含有し、化学気相成長（ＣＶＤ）、スパッタリング、および電気メッキ操作の内の１つにより調製される。いくつかの実施の形態において、ＵＢＭ層１０４は、単層構造、または異なる材料から形成されたいくつかの副層を含む複合構造を有し、ニッケル層、チタン層、チタンタングステン層、パラジウム層、金層、銀層、およびそれらの組合せから選択される層を含む。
図６に示された銀合金バンプ体１０１はＡｇ1-xＹx合金を含み、ここで、種Ｙは、金、パラジウム、またはそれらの組合せである。例えば、Ａｇ1-xＹx合金は、Ａｇ1-xＡｕxまたはＡｇ1-xＰｄxなどの二成分合金であって差し支えなく、さらに、Ａｇ1-xＹx合金は、Ａｇ1-x（ＡｕＰｄ）xなどの三成分合金であって差し支えない。いくつかの実施の形態において、Ａｇ1-xＹx合金中の種Ｙの含有量は、約０．００５から約０．２５原子パーセントに及ぶ。いくつかの実施の形態において、Ａｇ1-xＹx合金中の種Ｙは、任意の質量百分率で銀と完全な固溶体を形成する金属を含む。図６に示されるように、銀合金バンプ体１０１の高さＨ１は、約９μｍから約１５μｍの範囲にある。
図７を参照すると、チップオンフィルム（ＣＯＦ）半導体構造５０の断面が示されている。いくつかの実施の形態において、半導体構造５０は半導体パッケージである。ＣＯＦ半導体構造５０は、第１の表面３０１Ａおよび第２の表面３０１Ｂを有するフレキシブルフィルム３０１を含む。このフレキシブルフィルム３０１としては、以下に限られないが、フレキシブルプリント基板（ＦＰＣＢ）またはポリイミド（ＰＩ）が挙げられる。導電性銅配線などの導電層３０２がフレキシブルフィルム３０１上の第１の表面３０１Ａ上に描かれており、ソルダレジストパターン３０５が導電層３０２上に配置されている。図７において、図１および３に示されたものなどの同じ参照番号の付いた要素は、同じ要素またはそれらの同等物と称され、簡単にするために、ここでは繰り返されていない。図７において、銀合金バンプ体１０１および金属層１０７を含む２つの多層バンプ構造（１０１，１０７）が、デバイス１００を、フレキシブルフィルム３０１の導電層３０２に電気的に連結している。いくつかの実施の形態において、適切な粘度を有する封止剤３０４、例えば、無溶剤エポキシ樹脂が、フレキシブルフィルム３０１とデバイス１００との間の空間に注入される。金属層１０７が電気メッキ金膜から製造されている場合、その後のボンディング操作には、金バンプのための当該技術分野における従来のボンディング操作を利用できる。
図７に示された銀合金バンプ体１０１はＡｇ1-xＹx合金を含み、ここで、種Ｙは、金、パラジウム、またはそれらの組合せである。例えば、Ａｇ1-xＹx合金は、Ａｇ1-xＡｕxまたはＡｇ1-xＰｄxなどの二成分合金であって差し支えなく、さらに、Ａｇ1-xＹx合金は、Ａｇ1-x（ＡｕＰｄ）xなどの三成分合金であって差し支えない。いくつかの実施の形態において、Ａｇ1-xＹx合金中の種Ｙの含有量は、約０．００５から約０．２５原子パーセントに及ぶ。いくつかの実施の形態において、Ａｇ1-xＹx合金中の種Ｙは、任意の質量百分率で銀と完全な固溶体を形成する金属を含む。図７に示された金属層１０７は、銀以外の金属材料、例えば、金または銅を含む。図７に示されるように、銀合金バンプ体１０１の高さＨ１は、約９μｍから約１５μｍの範囲にあり、隣接する銀合金バンプ体１０１の間のピッチＰは１０μｍ未満である。金属層１０７の高さＨ２は約１μｍから約３μｍの範囲にある。いくつかの実施の形態において、導体パッド１０２の幅Ｗは、約１０μｍから約２０μｍの範囲にある。
図７において、ソルダレジストパターン３０５が導電層３０２上に配置されている。多層バンプ構造（１０１，１０７）と導電層３０２の接合部にはんだ層３０８が施されている。本開示のいくつかの実施の形態において、はんだ層３０８は、従来のＳｎＰｂまたは無鉛はんだであって差し支えない。点線の枠３０７により囲まれた接合部分が、図８に拡大されて、示されている。図８を参照すると、はんだ層３０８は、はんだ材料自体だけでなく、金属層１０７がＡｕまたはその合金から製造されている場合、Ａｕ1-xＳｎx合金も含む。いくつかの実施の形態において、Ａｕ1-xＳｎx合金は少なくともＡｕ0.5Ｓｎ0.5合金を含む。他の実施の形態において、異方性導電膜（ＡＣＦ）を使用して、多層バンプ構造（１０１，１０７）と導電層３０２を接続しても差し支えない。
図９に示されるような、本開示のいくつかの実施の形態において、ここに論じられた銀合金バンプ体１０１は、チップオンガラス（ＣＯＧ）半導体構造６０にも使用できる。透明基板の第１の表面４０１Ａ上の導電性配線４０２と、実装すべきデバイス１００の銀合金バンプ体１０１との間の電気的接続は、異方性導電膜（ＡＣＦ）４０６であっても差し支えない。例えば、透明基板はガラス基板４０１である。ＡＣＦは、熱硬化性エポキシマトリクス内に分散された、約３μｍから約５μｍの直径を有するＡｕ被覆プラスチック球体４０６Ａを含む。いくつかの実施の形態において、ＣＯＧ半導体構造６０にＡＣＦを使用するためのボンディング温度は、約２００℃である。
図１０に示されるような、本開示のいくつかの実施の形態において、ここに論じられた多層バンプ構造（１０１，１０７）は、チップオンガラス（ＣＯＧ）半導体構造７０にも使用できる。実装すべきデバイス１００の多層バンプ構造（１０１，１０７）とガラス基板４０１の第１の表面４０１Ａ上の導電性配線４０２との間の電気的接続は、異方性導電膜（ＡＣＦ）４０６であって差し支えない。いくつかの実施の形態において、ガラス基板４０１上の第１の表面４０１Ａ上の導電性配線４０２は、インジウムスズ酸化物（ＩＴＯ）などの透明な導電性材料から製造される。例えば、ＡＣＦは、熱硬化性エポキシマトリクス中に分散した、約３μｍから約５μｍの直径を有するＡｕ被覆プラスチック球体４０６Ａを含む。いくつかの実施の形態において、ＣＯＧ半導体構造７０内にＡＣＦを使用するためのボンディング温度は約２００℃である。いくつかの実施の形態において、多層バンプ構造（１０１，１０７）の金属層１０７は、約１μｍから約３μｍの厚さを有する電気メッキ金膜である。この状況下で、金バンプの技術分野における従来のボンディング操作を、多層バンプ構造（１０１，１０７）とガラス基板などの外部デバイスとの接続に利用できる。
図１１に示されるような、本開示のいくつかの実施の形態において、ここに論じられた多層バンプ構造（１０１，１０７）は、チップオンガラス（ＣＯＧ）半導体構造８０にも使用できる。実装すべきデバイス１００の多層バンプ構造（１０１，１０７）とガラス基板４０１の第１の表面４０１Ａ上の導電性配線４０２との間の電気的接続は、異方性導電膜（ＡＣＦ）４０６であって差し支えない。例えば、ＡＣＦは、熱硬化性エポキシマトリクス中に分散した、約３μｍから約５μｍの直径を有するＡｕ被覆プラスチック球体４０６Ａを含む。いくつかの実施の形態において、ＣＯＧ半導体構造８０内にＡＣＦを使用するためのボンディング温度は約２００℃である。いくつかの実施の形態において、多層バンプ構造（１０１，１０７）の金属層１０７は、銀合金バンプ体１０１の上面１０１Ｂおよび側壁１０１Ａを覆う、約１μｍから約３μｍの厚さを有する電気メッキ金膜である。この状況下で、金バンプの技術分野における従来のボンディング操作を、多層バンプ構造（１０１，１０７）とガラス基板などの外部デバイスとの接続に利用できる。いくつかの実施の形態において、上面１０１Ｂ上の金属層１０７の厚さは、銀合金バンプ体１０１の側壁１０１Ａを覆う金属層１０７の厚さとは異なる。
ここに開示された銀合金バンプの硬度は、適切な電気メッキ浴を選択することによって容易に調節できる。例えば、ＣＯＧアプリケーションのための銀合金バンプの硬度は、約１００ＨＶに調節することができる。別の例では、ＣＯＧアプリケーションのための銀合金バンプの硬度は、約５５ＨＶに調節することができる。純粋な銀の硬度（約８５ＨＶ）は５５ＨＶと１００ＨＶとの間にあるので、所望の硬度を有する銀合金は、異なる電気メッキ浴を使用して銀合金バンプを電気メッキすることによって、調整することができる。いくつかの実施の形態において、ＣＯＧアプリケーションでは、ＡＣＦボンディング操作を容易にするために、より高い硬度を有する銀合金バンプが必要とされる。他の実施の形態において、ＣＯＦアプリケーションでは、フレキシブルフィルム上の導電性配線への損傷を防ぐために、低い硬度を有する銀合金バンプが必要とされる。
図１２から図２５は、本開示に記載された銀合金バンプの製造操作を示している。図１２において、パッシベーション層１０３および導体パッド１０２の一部の上にＵＢＭ層１０４が形成されている。いくつかの実施の形態において、ＵＢＭ層１０４は、ニッケル、チタン、チタンタングステン、パラジウム、金、銀、およびそれらの組合せから選択される材料のＣＶＤ、スパッタリング、電気メッキ、または無電界メッキにより形成される。いくつかの実施の形態において、ＵＢＭ層１０４の厚さＴ２は、約１０００Åから約３０００Åの範囲にあるように制御される。図１３において、ＵＢＭ層１０４上にシード層１０５が成膜されている。いくつかの実施の形態において、シード層１０５は、銀を含有する材料のＣＶＤ、スパッタリング、電気メッキ、または無電界メッキにより形成される。いくつかの実施の形態において、シード層１０５の厚さＴ１は、ＵＢＭ層１０４の厚さＴ２と同等になるように制御される。例えば、厚さＴ１は約１０００Åから約３０００Åの範囲にある。
図１４を参照すると、シード層１０５上に、硬質マスクまたはフォトレジストであり得る、第１のマスク層１０９が形成されている。導電性バンプ材料を受け入れるために、導体パッド１０２上に第１のマスク層１０９の開口１０９Ａが形成されている。いくつかの実施の形態において、第１のマスク層１０９は、メッキすべき導電性バンプの厚さよりも厚い厚さＴ３を有するポジ型フォトレジストから製造される。他の実施の形態において、第１のマスク層１０９はネガ型フォトレジストから製造される。
図１５および図１６は、電気メッキ操作とその後の結果を示している。図１５は、電気メッキ浴１１３、アノード１１１、およびカソード１１２を収容する容器１００’を含む電気メッキシステムを示している。いくつかの実施の形態において、アノード１１１は、不溶性であり、白金被覆チタンから製造されて差し支えなく、適切なシード層が成膜されたウェハーパッドがカソード１１２に配置され、電気メッキ浴１１３は、ＫＡｇ（ＣＮ）2、ＫＡｕ（ＣＮ）2、Ｋ2Ｐｄ（ＣＮ）4、およびそれらの塩の内の少なくとも１つを含むシアン化物系メッキ溶液を含有する。いくつかの実施の形態において、電気メッキ浴１１３のｐＨ値は、例えば、約６から約８の、中性辺りに制御される。電気メッキ浴１１３の温度は、４０から５０℃辺りに制御される。いくつかの実施の形態において、電気メッキ浴１１３の温度は、容器１００’の下に配置された保温プレート（図示せず）によって維持することができる。他の実施の形態において、電気メッキ浴１１３の温度は電気メッキ溶液循環システムによって維持することができ、そこでは、電気メッキ溶液が排出口１００Ｂから排出され、温度制御された電気メッキ溶液が注入口１００Ａから取り入れられている。シュウ酸イオン(oxalate)を含む適切なレベリング剤(leveling agent)を、約２ｍ／Ｌから約５ｍｌ／Ｌの濃度で電気メッキ浴１１３に加えても差し支えない。いくつかの実施の形態において、銀合金導電性バンプメッキのために印加される直流（ＤＣ）の電流密度は、約０．１ＡＳＤ（１０Ａ／ｍ2）から約０．５ＡＳＤ（５０Ａ／ｍ2）の範囲にある。
図１５を参照すると、カソード１１２は、銀または銀合金を含有するシード層１０５が成膜されたウェハーパッドを含み、カソードで生じる反応は、以下の内の１つであり得る：
ＫＡｇ（ＣＮ）2 → Ｋ+ ＋ Ａｇ+ ＋ ２ＣＮ-
ＫＡｕ（ＣＮ）2 → Ｋ+ ＋ Ａｕ+ ＋ ２ＣＮ-
Ｋ2Ｐｄ（ＣＮ）4 → ２Ｋ+ ＋ Ｐｄ2+ ＋ ４ＣＮ-
図１５に示されたアノード１１１は白金電極を含み、そこで生じる反応は：
２Ｈ2Ｏ → ４Ｈ+ ＋ Ｏ2(g) ＋ ４ｅ-
であり得る。
外部ＤＣ電流の正の端子がアノードに接続され、外部ＤＣ電流の負の端子がカソードに接続される。図１５から分かるように、還元された銀イオンと還元された金イオンが、ウェハーパッドのシード層１０５上に堆積し、第１のマスク層１０９により画成された開口１０９Ａを充填し、ＡｇＡｕ二成分合金を形成する。いくつかの実施の形態において、電気メッキ浴が、上述したのと同じ電気メッキ操作の設定により、銀イオン源（例えば、ＫＡｇ（ＣＮ）2）およびパラジウムイオン源（例えば、Ｋ2Ｐｄ（ＣＮ）4）を含む場合、還元された銀イオンと還元されたパラジウムイオンがウェハーパッドのシード層１０５上に堆積され、第１のマスク層１０９により画成された開口１０９Ａを充填し、ＡｇＰｄ二成分合金を形成する。いくつかの実施の形態において、電気メッキ浴が、上述したのと同じ電気メッキ操作の設定により、銀イオン源（例えば、ＫＡｇ（ＣＮ）2およびその塩）、金イオン源（例えば、ＫＡｕ（ＣＮ）2およびその塩）、およびパラジウムイオン源（例えば、Ｋ2Ｐｄ（ＣＮ）4およびその塩）を含む場合、還元された銀イオンと還元された金イオンと還元されたパラジウムイオンがウェハーパッドのシード層１０５上に堆積され、第１のマスク層１０９により画成された開口１０９Ａを充填し、ＡｇＡｕＰｄ三成分合金を形成する。
図６に示されたような多層バンプ構造４０を電気メッキするいくつかの実施の形態において、ＡｇＡｕ合金、ＡｄＰｄ合金、またはＡｇＡｕＰｄ合金が図１５におけるウェハーパッドのシード層上に堆積された後、次いで、このウェハーパッドは、いくつかの金属イオン源を含む電気メッキ浴から取り出され、図６に示されたような非銀金属層１０７の堆積のために金属イオン源の１つの種を含有する別の電気メッキ浴に入れられる。
図１６は、図１５に示された電気メッキ操作の完了後のウェハーパッドを示している。図１６において、導体パッド１０２上に銀合金バンプ体１０１が形成されている。図１７において、フォトレジストが使用された場合、第１のマスク層１０９が剥離されている。銀合金バンプ体１０１により覆われていないＵＢＭ層１０４およびシード層１０５は、２つの銀合金導電性バンプを隔離するために、エッチング操作により除去される。
図１６、図１８および図１９は、多層バンプ構造の製造工程を示している。いくつかの実施の形態において、図１５に示された電気メッキ浴から取り出された後であって、フォトレジストが剥離される前に、次いで、ウェハーパッドは、ＫＡｕ（ＣＮ）2およびその塩を含有する別の電気メッキ浴中に浸漬される。図１８に示されるように、銀合金バンプ体１０１の上面１０１Ｂ上に金属層１０７が形成されている。図１９に示されるように、フォトレジストが使用された場合、第１のマスク層１０９が剥離されている。銀合金バンプ体１０１により覆われていないＵＢＭ層１０４およびシード層１０５は、２つの多層合金バンプを隔離するために、エッチング操作により除去される。
図１６、図２０から図２３、および図２５は、多層バンプ構造の製造工程を示している。いくつかの実施の形態において、多層バンプ構造を形成するために電気メッキ操作が使用される。図１５に示された電気メッキ浴から取り出された後であって、フォトレジストが剥離される前に、第１のマスク層１０９の第１の幅Ｗ１を削減するために、第１のマスク層１０９上に第２のマスク層１１０が形成される。いくつかの実施の形態において、第１のマスク層１０９の第１の幅Ｗ１は、メッキされた銀合金バンプ体１０１の側壁１０１Ａに対して物理的に接触するのに十分な幅である。図２０および図２１において、第１のマスク層１０９が、部分剥離操作により、第２の幅Ｗ２に変化させられる。いくつかの実施の形態において、第２の硬質マスク層１１０により覆われていない部分が、剥離操作において除去され、その減少した第２の幅Ｗ２が得られる。いくつかの実施の形態において、第２のマスク層１１０の第２の幅Ｗ２は、それ自体と、メッキされた銀合金バンプ体１０１の側壁１０１Ａとの間に間隙を形成するほど十分に狭い。
図２２は、電気メッキ浴１１３、アノード１１１、およびカソード１１２を収容する容器１００’を含む電気メッキシステムを示している。いくつかの実施の形態において、アノード１１１は、不溶性であり、白金被覆チタンから製造されて差し支えなく、適切なシード層が成膜されたウェハーパッドがカソード１１２に配置され、電気メッキ浴１１３は、ＫＡｕ（ＣＮ）2、およびその塩を含むシアン化物系メッキ溶液を含有する。いくつかの実施の形態において、電気メッキ浴１１３のｐＨ値は、例えば、約６から約８の、中性辺りに制御される。電気メッキ浴１１３の温度は、４０から５０℃辺りに制御される。いくつかの実施の形態において、電気メッキ浴１１３の温度は、容器１００’の下に配置された保温プレート（図示せず）によって維持することができる。他の実施の形態において、電気メッキ浴１１３の温度は電気メッキ溶液循環システムによって維持することができ、そこでは、電気メッキ溶液が排出口１００Ｂから排出され、温度制御された電気メッキ溶液が注入口１００Ａから取り入れられている。シュウ酸イオンを含む適切なレベリング剤を、約２ｍ／Ｌから約５ｍｌ／Ｌの濃度で電気メッキ浴１１３に加えても差し支えない。いくつかの実施の形態において、銀合金導電性バンプメッキのために印加される直流（ＤＣ）の電流密度は、約０．１ＡＳＤ（１０Ａ／ｍ2）から約０．５ＡＳＤ（５０Ａ／ｍ2）の範囲にある。
図２３は、図２２における電気メッキ操作後に電気メッキ浴１１３から取り出されたウェハーパッドを示している。金イオンが、銀合金バンプ体１０１と、銀合金バンプ体１０１の上面１０１Ｂと側壁１０１Ａを含むその表面で反応し、銀合金バンプ体１０１の上面１０１Ｂと側壁１０１Ａとの両方を覆う金属層１０７を形成する。しかしながら、いくつかの実施の形態において、上面１０１Ｂでの金属層１０７の厚さは、銀合金バンプ体１０１の側壁１０１Ａでの金属層１０７の厚さとは異なる。他の実施の形態において、上面１０１Ｂでの金属層１０７の厚さは、銀合金バンプ体１０１の側壁１０１Ａでの金属層１０７の厚さより厚い。
図２５において、第１のマスク層１０９、並びに銀合金バンプ体１０１により覆われていないＵＢＭ層１０４およびシード層１０５は、２つの多層合金バンプを隔離するために、剥離操作およびエッチング操作により除去されている。
図１６、図２４、および図２５は、多層バンプ構造の製造工程を示している。いくつかの実施の形態において、多層バンプ構造を形成するために無電界メッキ操作が使用される。第１のマスク層１０９の除去後、次いで、第１のマスク層１０９により元々覆われていたＵＢＭ層１０４およびシード層１０５が曝露される。図２４は、無電界メッキ浴１１５を収容する容器２００を示している。第１のマスク層１０９が剥離された後のウェハーパッドが、ＫＡｕ（ＣＮ）2およびその塩などのシアン化物系メッキ溶液を含有する無電界メッキ浴１１５中に浸漬される。いくつかの実施の形態において、無電界メッキ浴１１５のｐＨ値は、例えば、約６から約８の、中性辺りに制御される。無電界メッキ浴１１５の温度は、４０から５０℃辺りに制御される。いくつかの実施の形態において、無電界メッキ浴１１５の温度は、容器２００の下に配置された保温プレート２０１によって維持することができる。他の実施の形態において、無電界メッキ浴１１５の温度は電気メッキ溶液循環システム（図示せず）によって維持することができ、そこでは、電気メッキ溶液が排出口から排出され、温度制御された電気メッキ浴が注入口から取り入れられている。シュウ酸イオンおよびその塩を含む適切なレベリング剤を、約２ｍ／Ｌから約５ｍｌ／Ｌの濃度で無電界メッキ浴１１５に加えても差し支えない。図２４および図２５に示されるように、金イオンが、銀合金バンプ体１０１と、その銀合金バンプ体１０１の上面１０１Ｂおよび側壁１０１Ａを含むその表面で反応し、銀合金バンプ体１０１の上面１０１Ｂおよび側壁１０１Ａの両方を覆う金属層１０７を形成する。しかしながら、いくつかの実施の形態において、上面１０１Ｂでの金属層１０７の厚さは、銀合金バンプ体１０１の側壁１０１Ａでの金属層１０７の厚さに匹敵する。他の実施の形態において、無電界メッキ操作により調製された金属層１０７の厚さの均一性は、電気メッキ操作により調製された金属層１０７の厚さの均一性よりも良好である。
図２５は、図２４のウェハーパッドであるが、銀合金バンプ体１０１により覆われていないＵＢＭ層１０４およびシード層１０５の除去後であるウェハーパッドを示している。
本開示のいくつかの実施の形態において、半導体構造は、デバイス、そのデバイス上の導体パッド、およびその導体パッド上のＡｇ1-xＹx合金バンプを含む。Ａｇ1-xＹx合金バンプのＹは、任意の質量百分率でＡｇと完全な固溶体を形成する金属を含み、Ａｇ1-xＹx合金バンプのＸは、約０．００５から約０．２５の範囲にある。
本開示のいくつかの実施の形態において、Ａｇ1-xＹx合金バンプのＹは、ＡｕおよびＰｄの少なくとも一方である。
本開示のいくつかの実施の形態において、Ａｇ1-xＹx合金バンプの粒径分布の１標準偏差は、約０．２μｍから約０．４μｍの範囲にある。
本開示のいくつかの実施の形態において、Ａｇ1-xＹx合金バンプの高さは、約９μｍから約１５μｍの範囲にある。
本開示のいくつかの実施の形態において、半導体構造は、導体パッドとＡｇ1-xＹx合金バンプとの間にバンプ下地金属（ＵＢＭ）層をさらに含む。このＵＢＭ層は、Ｔｉ、ＴｉＷ、およびＡｇの内の少なくとも１つを含む。
本開示のいくつかの実施の形態において、ＵＢＭ層の厚さは、約１０００Åから約３０００Åの範囲にある。
本開示のいくつかの実施の形態において、半導体構造は、ＵＢＭ層とＡｇ1-xＹx合金バンプとの間にシード層をさらに含み、このシード層はＡｇを含む。
本開示のいくつかの実施の形態において、半導体構造におけるシード層の厚さは、約１０００Åから約３０００Åの範囲にある。
本開示のいくつかの実施の形態において、半導体構造は、デバイス、そのデバイス上の導体パッド、その導体パッド上の電気メッキＡｇ1-xＹx合金バンプ、およびそのＡｇ1-xＹx合金バンプ上の金属層を含む。Ａｇ1-xＹx合金バンプのＹは、任意の質量百分率でＡｇと完全な固溶体を形成する金属を含み、Ａｇ1-xＹx合金バンプのＸは、約０．００５から約０．２５の範囲にある。Ａｇ1-xＹx合金バンプ上の金属層は、ＡｕおよびＣｕの少なくとも一方を含む。
本開示のいくつかの実施の形態において、金属層が被せられたＡｇ1-xＹx合金バンプのＹは、ＡｕおよびＰｄの少なくとも一方を含む。
本開示のいくつかの実施の形態において、金属層が被せられた電気メッキＡｇ1-xＹx合金バンプの粒径分布の１標準偏差と平均値との間の差は、約０．２μｍから約０．４μｍの範囲にある。
本開示のいくつかの実施の形態において、金属層が被せられた電気メッキＡｇ1-xＹx合金バンプの高さは、約９μｍから約１５μｍの範囲にある。
本開示のいくつかの実施の形態において、金属層が被せられた電気メッキＡｇ1-xＹx合金バンプは、導体パッドと電気メッキＡｇ1-xＹx合金バンプとの間にバンプ下地金属（ＵＢＭ）層をさらに含み、そのＵＢＭ層は、Ｔｉ、ＴｉＷ、およびＡｇの内の少なくとも１つを含む。
本開示のいくつかの実施の形態において、金属層が被せられた電気メッキＡｇ1-xＹx合金バンプは、ＵＢＭ層と電気メッキＡｇ1-xＹx合金バンプとの間にシード層をさらに含み、このシード層はＡｇを含む。
本開示のいくつかの実施の形態において、金属層は、電気メッキＡｇ1-xＹx合金バンプ上に配置されており、金属層が被せられた電気メッキＡｇ1-xＹx合金バンプの側壁を覆う。
本開示のいくつかの実施の形態において、金属層が被せられた電気メッキＡｇ1-xＹx合金バンプ上の金属層の高さは、約１μｍから約３μｍの範囲にある。
本開示のいくつかの実施の形態において、チップオンフィルム（ＣＯＦ）半導体構造は、第１の表面と第２の表面を有するフレキシブルフィルム、そのフレキシブルフィルムの第１の表面上の導電層、その導電層上の半導体チップ、および半導体チップと導電層とを電気的に連結する電気メッキＡｇ1-xＹx合金バンプを含む。電気メッキＡｇ1-xＹx合金バンプのＸは、約０．００５から約０．２５の範囲にある。
本開示のいくつかの実施の形態において、ＣＯＦ半導体構造における電気メッキＡｇ1-xＹx合金バンプのＹは、任意の質量百分率でＡｇと完全な固溶体を形成する金属を含む。
本開示のいくつかの実施の形態において、ＣＯＦ半導体構造における電気メッキＡｇ1-xＹx合金バンプ上のＹは、ＰｄまたはＡｕである。
本開示のいくつかの実施の形態において、ＣＯＦ半導体構造における電気メッキＡｇ1-xＹx合金バンプは、電気メッキＡｇ1-xＹx合金バンプと導電層との間に非銀金属層をさらに含む。
本開示のいくつかの実施の形態において、非銀金属層は、ＣＯＦ半導体構造における電気メッキＡｇ1-xＹx合金バンプの側壁を覆う。
本開示のいくつかの実施の形態において、ＣＯＦ半導体構造は、導電層と電気メッキＡｇ1-xＹx合金バンプとの間のＳｎ−Ａｇ合金層およびはんだ層をさらに含む。
本開示のいくつかの実施の形態において、ＣＯＦ半導体構造における縦断面のＡｇ1-xＹx合金バンプの平均粒径は、約０．５μｍから約１．５μｍの範囲にある。
本開示のいくつかの実施の形態において、チップオンガラス（ＣＯＧ）半導体構造は、第１の表面と第２の表面を有する透明基板、その透明基板の第１の表面上の透明導電層、その導電層上の半導体チップ、および半導体チップと導電層とを電気的に連結する電気メッキＡｇ1-xＹx合金バンプを含む。電気メッキＡｇ1-xＹx合金バンプのＸは、約０．００５から約０．２５の範囲にある。
本開示のいくつかの実施の形態において、ＣＯＧ半導体構造における電気メッキＡｇ1-xＹx合金バンプ上のＹは、ＰｄおよびＡｕの少なくとも一方を含む。
本開示のいくつかの実施の形態において、ＣＯＧ半導体構造における電気メッキＡｇ1-xＹx合金バンプは、電気メッキＡｇ1-xＹx合金バンプと導電層との間に非銀金属層をさらに含む。
本開示のいくつかの実施の形態において、非銀金属層は、ＣＯＧ半導体構造における電気メッキＡｇ1-xＹx合金バンプの側壁を覆う。
本開示のいくつかの実施の形態において、ＣＯＧ半導体構造における縦断面のＡｇ1-xＹx合金バンプの平均粒径は、約０．５μｍから約１．５μｍの範囲にある。
さらに、本出願の範囲は、本明細書に記載されたプロセス、装置、製造、物質の組成、手段、方法および工程の特定の実施の形態に制限されることを意図していない。当業者には本開示から容易に認識されるように、ここに記載された対応する実施の形態と実質的に同じ機能を果たす、または実質的に同じ結果を達成する、既存の、または後に開発される、プロセス、装置、製造、物質の組成、手段、方法、または工程を、本開示にしたがって利用してもよい。
したがって、添付の特許請求の範囲は、プロセス、装置、製造、物質の組成、手段、方法または工程などをそれらの範囲内に含むことが意図されている。その上、各請求項は、個別の実施の形態を構成し、様々な請求項および実施の形態の組合せは、本発明の範囲に含まれる。
１０，２０ 銀合金バンプ構造
３０，５０ チップオンフィルム（ＣＯＦ）半導体構造
４０ 多層バンプ構造
６０，７０，８０ チップオンガラス（ＣＯＧ）半導体構造
１００ デバイス
１０１ 銀合金バンプ体
１０２ 導体パッド
１０３ パッシベーション層
１０４ バンプ下地金属（ＵＢＭ）層
１０５ シード層
１１１ アノード
１１２ カソード
１１３ 電気メッキ浴
１１５ 無電界メッキ浴
３０１ フレキシブルフィルム
３０２ 導電層
３０４ 封止剤
３０６，３０８ はんだ層
４０１ ガラス基板

Claims (25)

  1. 半導体構造において、
    デバイス、
    前記デバイス上の導体パッド、
    前記導体パッド上のＡｇ1-xＹx合金バンプ、および
    前記導体パッドと前記Ａｇ1-xＹx合金バンプとの間の、Ａｇを含むシード層、
    を含み、
    前記Ａｇ1-xＹx合金バンプのＹは、任意の質量百分率でＡｇと完全な固溶体を形成する金属を含み、
    前記Ａｇ1-xＹx合金バンプのＸは、０．００５から０．２５の範囲にある、半導体構造。
  2. 前記ＹがＡｕおよびＰｄの少なくとも一方を含む、請求項１記載の半導体構造。
  3. 前記Ａｇ1-xＹx合金バンプの粒径分布の１標準偏差と平均値との間の差が、０．２μｍから０．４μｍの範囲にある、請求項１記載の半導体構造。
  4. 前記Ａｇ1-xＹx合金バンプの高さが９μｍから１５μｍの範囲にある、請求項１記載の半導体構造。
  5. 前記導体パッドと前記Ａｇ1-xＹx合金バンプとの間にバンプ下地金属（ＵＢＭ）層をさらに含み、該ＵＢＭ層がＴｉ、ＴｉＷ、およびＡｇの内の少なくとも１つを含む、請求項１記載の半導体構造。
  6. 前記ＵＢＭ層の厚さが１０００Åから３０００Åの範囲にある、請求項５記載の半導体構造。
  7. 前記シード層の厚さが１０００Åから３０００Åの範囲にある、請求項１記載の半導体構造。
  8. 半導体構造において、
    デバイス、
    前記デバイス上の導体パッド、
    前記導体パッド上の電気メッキＡｇ1-xＹx合金バンプ、
    前記Ａｇ1-xＹx合金バンプ上の金属層、および
    前記導体パッドと前記Ａｇ1-xＹx合金バンプとの間の、Ａｇを含むシード層、
    を含み、
    前記Ａｇ1-xＹx合金バンプのＹは、任意の質量百分率でＡｇと完全な固溶体を形成する金属を含み、
    前記Ａｇ1-xＹx合金バンプのＸは、０．００５から０．２５の範囲にあり、
    前記金属層は、ＡｕおよびＣｕの少なくとも一方を含む、半導体構造。
  9. 前記ＹがＡｕおよびＰｄの少なくとも一方を含む、請求項８記載の半導体構造。
  10. 前記電気メッキＡｇ1-xＹx合金バンプの粒径分布の１標準偏差と平均値との間の差が、０．２μｍから０．４μｍの範囲にある、請求項８記載の半導体構造。
  11. 前記電気メッキＡｇ1-xＹx合金バンプの高さが９μｍから１５μｍの範囲にある、請求項８記載の半導体構造。
  12. 前記導体パッドと前記電気メッキＡｇ1-xＹx合金バンプとの間にバンプ下地金属（ＵＢＭ）層をさらに含み、該ＵＢＭ層がＴｉ、ＴｉＷ、およびＡｇの内の少なくとも１つを含む、請求項８記載の半導体構造。
  13. 前記金属層が前記電気メッキＡｇ1-xＹx合金バンプ上に位置し、該電気メッキＡｇ1-xＹx合金バンプの側壁を覆う、請求項８記載の半導体構造。
  14. 前記金属層の高さが１μｍから３μｍの範囲にある、請求項８記載の半導体構造。
  15. チップオンフィルム（ＣＯＦ）半導体構造において、
    第１の表面と第２の表面を有するフレキシブルフィルム、
    前記フレキシブルフィルムの第１の表面上の導電層、
    前記導電層上の半導体チップ、
    前記半導体チップと前記導電層とを電気的に連結する電気メッキＡｇ1-xＹx合金バンプであって、Ｘは、０．００５から０．２５の範囲にある、電気メッキＡｇ1-xＹx合金バンプ、および
    前記導電層と前記電気メッキＡｇ1-xＹx合金バンプとの間のＳｎ−Ａｇ合金層、
    を含むことを特徴とするＣＯＦ半導体構造。
  16. 前記電気メッキＡｇ1-xＹx合金バンプのＹが、任意の質量百分率でＡｇと完全な固溶体を形成する金属を含む、請求項１５記載のＣＯＦ半導体構造。
  17. 前記電気メッキＡｇ1-xＹx合金バンプのＹがＰｄまたはＡｇである、請求項１６記載のＣＯＦ半導体構造。
  18. 前記電気メッキＡｇ1-xＹx合金バンプと前記導電層との間に非銀金属層をさらに含む、請求項１５記載のＣＯＦ半導体構造。
  19. 前記非銀金属層が前記電気メッキＡｇ1-xＹx合金バンプの側壁を覆う、請求項１８記載のＣＯＦ半導体構造。
  20. 縦断面の前記Ａｇ1-xＹx合金バンプの平均粒径が０．５μｍから１．５μｍの範囲にある、請求項１５記載のＣＯＦ半導体構造。
  21. チップオンガラス（ＣＯＧ）半導体構造において、
    第１の表面と第２の表面を有する透明基板、
    前記基板の第１の表面上の透明導電層、
    前記導電層上の半導体チップ、および
    前記半導体チップと前記導電層とを電気的に連結する電気メッキＡｇ1-xＹx合金バンプであって、Ｘが、０．００５から０．２５の範囲にある、電気メッキＡｇ1-xＹx合金バンプ、および
    前記電気メッキＡｇ1-xＹx合金バンプの下方の、Ａｇを含むシード層、
    を含むことを特徴とするＣＯＧ半導体構造。
  22. 前記電気メッキＡｇ1-xＹx合金バンプのＹがＰｄおよびＡｇの少なくとも一方を含む、請求項２１記載のＣＯＧ半導体構造。
  23. 前記電気メッキＡｇ1-xＹx合金バンプと前記導電層との間に非銀金属層をさらに含む、請求項２１記載のＣＯＧ半導体構造。
  24. 前記非銀金属層が前記電気メッキＡｇ1-xＹx合金バンプの側壁を覆う、請求項２３記載のＣＯＧ半導体構造。
  25. 縦断面の前記Ａｇ1-xＹx合金バンプの平均粒径が０．５μｍから１．５μｍの範囲にある、請求項２１記載のＣＯＧ半導体構造。
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Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20150171039A1 (en) * 2013-12-13 2015-06-18 Chipmos Technologies Inc. Redistribution layer alloy structure and manufacturing method thereof
DE102014223862A1 (de) * 2014-11-24 2016-05-25 Robert Bosch Gmbh Anordnung mit einem Trägersubstrat und einem Leistungsbauelement
US20160308100A1 (en) * 2015-04-17 2016-10-20 Chipmos Technologies Inc Semiconductor package and method of manufacturing thereof
CN105185761A (zh) * 2015-08-28 2015-12-23 周义亮 一种钯金ic封装凸块
TWI578697B (zh) * 2015-12-07 2017-04-11 穩懋半導體股份有限公司 一種用於半導體元件封裝之保護結構
US10658318B2 (en) * 2016-11-29 2020-05-19 Taiwan Semiconductor Manufacturing Co., Ltd. Film scheme for bumping
US10971442B2 (en) * 2018-04-12 2021-04-06 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device having via sidewall adhesion with encapsulant
JP7484663B2 (ja) * 2020-10-29 2024-05-16 株式会社デンソー 接合構造体、電子装置、接合構造体の製造方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070114663A1 (en) * 2005-11-23 2007-05-24 Brown Derrick L Alloys for flip chip interconnects and bumps
JP2007329409A (ja) * 2006-06-09 2007-12-20 Renesas Technology Corp 半導体装置の製造方法および半導体製造装置
JP2008205249A (ja) * 2007-02-21 2008-09-04 Renesas Technology Corp 半導体装置の製造方法
JP2009071093A (ja) * 2007-09-14 2009-04-02 Ne Chemcat Corp バンプ及びバンプ形成方法
JP2010045234A (ja) * 2008-08-14 2010-02-25 Sony Corp 半導体装置およびその製造方法

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3809625A (en) * 1972-08-15 1974-05-07 Gen Motors Corp Method of making contact bumps on flip-chips
JP3285294B2 (ja) 1995-08-08 2002-05-27 太陽誘電株式会社 回路モジュールの製造方法
US6657309B1 (en) * 1999-02-08 2003-12-02 Rohm Co., Ltd. Semiconductor chip and semiconductor device of chip-on-chip structure
EP1517364B1 (en) * 2002-06-21 2011-03-16 Fujitsu Semiconductor Limited Semiconductor device and its producing method
JP3703455B2 (ja) * 2002-12-13 2005-10-05 Ｎｅｃエレクトロニクス株式会社 二層バンプの形成方法
JP2007142271A (ja) * 2005-11-21 2007-06-07 Tanaka Electronics Ind Co Ltd バンプ材料および接合構造
TWI287846B (en) 2006-03-17 2007-10-01 Advanced Semiconductor Eng Method for forming metal bumps
KR100744149B1 (ko) * 2006-08-30 2007-08-01 삼성전자주식회사 은 범프를 이용한 반도체 패키지 구조 및 형성 방법
CN100511661C (zh) * 2007-02-01 2009-07-08 上海交通大学 带有弹性导电凸块的微电子元件及其制造方法和应用
US7964961B2 (en) * 2007-04-12 2011-06-21 Megica Corporation Chip package
TW201019440A (en) * 2008-11-03 2010-05-16 Int Semiconductor Tech Ltd Bumped chip and semiconductor flip-chip device applied from the same
US8492891B2 (en) * 2010-04-22 2013-07-23 Taiwan Semiconductor Manufacturing Company, Ltd. Cu pillar bump with electrolytic metal sidewall protection
US8501613B2 (en) * 2011-07-07 2013-08-06 Taiwan Semiconductor Manufacturing Company, Ltd. UBM etching methods for eliminating undercut
US20130183823A1 (en) * 2012-01-18 2013-07-18 Chipbond Technology Corporation Bumping process
JP5165810B1 (ja) * 2012-09-12 2013-03-21 田中電子工業株式会社 銀金パラジウム系合金バンプワイヤ
TWI395313B (zh) * 2012-11-07 2013-05-01 Wire technology co ltd 銲球凸塊結構及其形成方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070114663A1 (en) * 2005-11-23 2007-05-24 Brown Derrick L Alloys for flip chip interconnects and bumps
JP2007329409A (ja) * 2006-06-09 2007-12-20 Renesas Technology Corp 半導体装置の製造方法および半導体製造装置
JP2008205249A (ja) * 2007-02-21 2008-09-04 Renesas Technology Corp 半導体装置の製造方法
JP2009071093A (ja) * 2007-09-14 2009-04-02 Ne Chemcat Corp バンプ及びバンプ形成方法
JP2010045234A (ja) * 2008-08-14 2010-02-25 Sony Corp 半導体装置およびその製造方法

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