KR101498574B1 - 발광 장치, 프린트 헤드 및 화상 형성 장치 - Google Patents

발광 장치, 프린트 헤드 및 화상 형성 장치 Download PDF

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Abstract

본 발명은 배선수를 억제하면서, 동일 칩 내에서 복수의 발광 소자를 동시에 점등시키는 것을 과제로 한다.
이러한 과제를 해결하기 위한 수단으로서, 발광 장치는 복수의 발광 소자를 각각 갖는 복수의 발광칩과(복수의 발광칩은 복수의 그룹으로 나뉘고, 복수의 발광 소자는 각 발광칩 내에서 복수의 소자 그룹으로 나뉨), 복수의 발광칩의 복수의 발광 소자의 각 발광 소자를 점등 또는 비점등의 제어의 대상으로서 순서대로 설정하는 전송 신호를, 당해 복수의 발광칩의 각 발광칩에 송신하기 위한 제1 배선과, 각 발광 소자가 전송 신호에 의해 제어의 대상으로 설정되어 있는 기간에, 발광칩 그룹마다, 당해 발광칩 그룹을 점등의 대상으로서 선택하는 제1 선택 신호를, 공통으로 송신하기 위한 제2 배선과, 각 발광 소자가 전송 신호에 의해 제어의 대상으로 설정되어 있는 기간에, 발광 소자 그룹의 세트마다, 당해 발광 소자 그룹의 세트를 점등의 대상으로서 선택하는 제2 선택 신호를, 공통으로 송신하기 위한 제3 배선과(발광 소자 그룹의 세트는, 어느 발광칩 그룹에 속하는 발광칩 내의 제1 발광 소자 그룹과, 다른 발광칩 그룹에 속하는 발광칩 내의 제2 소자 그룹을 포함함), 각 발광 소자가 전송 신호에 의해 제어의 대상으로 설정되어 있는 기간에, 점등을 위한 전력 공급을 제어하는 점등 제어 신호를, 적어도 발광칩 그룹마다 공통으로 송신하기 위한 제4 배선을 구비한다.

Description

발광 장치, 프린트 헤드 및 화상 형성 장치{LIGHT EMITTING APPARATUS, PRINT HEAD AND IMAGE FORMING APPARATUS}
본 발명은 발광 장치, 프린트 헤드 및 화상 형성 장치에 관한 것이다.
전자 사진 방식을 채용한 프린터나 복사기, 팩시밀리 등의 화상 형성 장치에서는, 균일하게 대전(帶電)된 감광체상에, 화상 정보를 광 기록 수단에 의해 조사(照射)함으로써 정전 잠상을 얻은 후, 이 정전 잠상에 토너를 부가하여 가시화하고, 기록지상에 전사하여 정착함으로써 화상 형성이 행해진다. 이러한 광 기록 수단으로서, 레이저를 이용하여, 주(主)주사 방향으로 레이저광을 주사시켜 노광하는 광주사 방식 외에, 근래에는, 장치의 소형화의 요청을 받아 발광 소자로서의 발광 다이오드(LED : Light Emitting Diode)를 주주사 방향으로 다수 배열하여 이루어지는, LED 프린트 헤드(LPH : LED Print Head)를 이용한 기록 장치가 채용되어 있다.
특허문헌 1에는, 동일 칩 내에서 개개의 발광 소자의 점등 기간이 겹치지 않는 자기(自己) 주사형의 발광 소자칩에 관하여, 배선 개수를 억제하기 위한 구성이 기재되어 있다.
일본국 특개2010-111085호 공보
본 발명은 자기 주사형 발광 소자 어레이(SLED : Self-scanning Light Emitting Device)칩을 복수 이용한 LPH에 의한 기록 장치에 있어서, 배선수를 억제하면서, 동일 칩 내에서 복수의 발광 소자를 동시에 점등시키는 것을 목적으로 한다.
청구항 1에 기재된 발명은, 복수의 발광 소자를 각각 갖는 복수의 발광칩과, 상기 복수의 발광칩의 상기 복수의 발광 소자의 각 발광 소자를 점등 또는 비점등의 제어의 대상으로서 순서대로 설정하는 전송 신호를, 당해 복수의 발광칩의 각 발광칩에 송신하기 위한 제1 배선과, 상기 각 발광 소자가 상기 전송 신호에 의해 상기 제어의 대상으로 설정되어 있는 기간에, 상기 복수의 발광칩이 복수의 그룹으로 나뉘어 구성된 발광칩 그룹마다, 당해 발광칩 그룹을 점등의 대상으로서 선택하는 제1 선택 신호를, 공통으로 송신하기 위한 제2 배선과, 상기 각 발광 소자가 상기 전송 신호에 의해 상기 제어의 대상으로 설정되어 있는 기간에, 상기 발광칩 그룹에 속하는 각 발광칩 내에서 복수의 그룹으로 나뉜 각 발광 소자 그룹에 있어서, 다른 발광칩 그룹에 속하는 발광 소자 그룹이 세트가 되어 구성된 발광 소자 그룹의 세트마다, 당해 발광 소자 그룹의 세트를 점등의 대상으로서 선택하는 제2 선택 신호를, 공통으로 송신하기 위한 제3 배선과, 상기 각 발광 소자가 상기 전송 신호에 의해 상기 제어의 대상으로 설정되어 있는 기간에, 점등을 위한 전력 공급을 제어하는 점등 제어 신호를, 적어도 상기 발광칩 그룹마다 공통으로 송신하기 위한 제4 배선을 구비하는 발광 장치이다.
청구항 2에 기재된 발명은, 상기 복수의 발광칩의 각 발광칩은, 상기 전송 신호에 의해 상기 각 발광 소자를 상기 제어의 대상으로서 설정하는 복수의 전송 소자와, 각각이 상기 제1 선택 신호에 의해 상기 각 발광칩을 점등의 대상으로서 선택되는 복수의 설정 소자를 구비하고, 상기 복수의 발광 소자의 각 발광 소자는 상기 복수의 설정 소자의 각 설정 소자에 대응하여 설치되고, 상기 설정 소자와 당해 설정 소자에 대응하는 발광 소자와의 조합이 상기 복수의 전송 소자의 각 전송 소자에 대응하여 복수 설치되고, 상기 복수의 발광 소자 그룹의 각 발광 소자 그룹은, 상기 복수의 전송 소자의 각 전송 소자에 설치된 상기 설정 소자와 당해 설정 소자에 대응하는 발광 소자와의 복수의 조합으로부터, 당해 전송 소자마다 선택되어 구성되어 있는 것을 특징으로 하는 청구항 1에 기재된 발광 장치이다.
청구항 3에 기재된 발명은, 상기 복수의 발광칩의 각 발광칩은, 상기 발광 소자 그룹마다, 상기 설정 소자에 병렬로 허가 소자를 더 구비하는 것을 특징으로 하는 청구항 2에 기재된 발광 장치이다.
청구항 4에 기재된 발명은, 복수의 발광 소자를 각각 갖는 복수의 발광칩과, 당해 복수의 발광칩의 당해 복수의 발광 소자의 각 발광 소자를 점등 또는 비점등의 제어의 대상으로서 순서대로 설정하는 전송 신호를, 당해 복수의 발광칩의 각 발광칩에 송신하기 위한 제1 배선과, 당해 각 발광 소자가 당해 전송 신호에 의해 당해 제어의 대상으로 설정되어 있는 기간에, 당해 복수의 발광칩이 복수의 그룹으로 나뉘어 구성된 발광칩 그룹마다, 당해 발광칩 그룹을 점등의 대상으로서 선택하는 제1 선택 신호를, 공통으로 송신하기 위한 제2 배선과, 당해 각 발광 소자가 당해 전송 신호에 의해 당해 제어의 대상으로 설정되어 있는 기간에, 당해 발광칩 그룹에 속하는 각 발광칩 내에서 복수의 그룹으로 나뉜 각 발광 소자 그룹에 있어서, 다른 발광칩 그룹에 속하는 발광 소자 그룹이 세트가 되어 구성된 발광 소자 그룹의 세트마다, 당해 발광 소자 그룹의 세트를 점등의 대상으로서 선택하는 제2 선택 신호를, 공통으로 송신하기 위한 제3 배선과, 당해 각 발광 소자가 당해 전송 신호에 의해 당해 제어의 대상으로 설정되어 있는 기간에, 점등을 위한 전력 공급을 제어하는 점등 제어 신호를, 적어도 당해 발광칩 그룹마다 공통으로 송신하기 위한 제4 배선을 구비하고, 상(像) 유지체를 노광하여 정전 잠상을 형성하는 노광 수단과, 상기 노광 수단으로부터 조사되는 광을 상기 상 유지체상에 결상시키는 광학 수단을 구비하는 프린트 헤드이다.
청구항 5에 기재된 발명은, 상 유지체와, 상기 상 유지체를 대전하는 대전 수단과, 복수의 발광 소자를 각각 갖는 복수의 발광칩과, 당해 복수의 발광칩의 당해 복수의 발광 소자의 각 발광 소자를 점등 또는 비점등의 제어의 대상으로서 순서대로 설정하는 전송 신호를, 당해 복수의 발광칩의 각 발광칩에 송신하기 위한 제1 배선과, 당해 각 발광 소자가 당해 전송 신호에 의해 당해 제어의 대상으로 설정되어 있는 기간에, 당해 복수의 발광칩이 복수의 그룹으로 나뉘어 구성된 발광칩 그룹마다, 당해 발광칩 그룹을 점등의 대상으로서 선택하는 제1 선택 신호를, 공통으로 송신하기 위한 제2 배선과, 당해 각 발광 소자가 당해 전송 신호에 의해 당해 제어의 대상으로 설정되어 있는 기간에, 당해 발광칩 그룹에 속하는 각 발광칩 내에서 복수의 그룹으로 나뉜 각 발광 소자 그룹에 있어서, 다른 발광칩 그룹에 속하는 발광 소자 그룹이 세트가 되어 구성된 발광 소자 그룹의 세트마다, 당해 발광 소자 그룹의 세트를 점등의 대상으로서 선택하는 제2 선택 신호를, 공통으로 송신하기 위한 제3 배선과, 당해 각 발광 소자가 당해 전송 신호에 의해 당해 제어의 대상으로 설정되어 있는 기간에, 점등을 위한 전력 공급을 제어하는 점등 제어 신호를, 적어도 당해 발광칩 그룹마다 공통으로 송신하기 위한 제4 배선을 구비하고, 상기 상 유지체를 노광하여 정전 잠상을 형성하는 노광 수단과, 상기 노광 수단으로부터 조사되는 광을 상기 상 유지체상에 결상시키는 광학 수단과, 상기 상 유지체에 형성된 상기 정전 잠상을 현상하는 현상 수단과, 상기 상 유지체에 현상된 화상을 피전사체에 전사하는 전사 수단을 구비하는 화상 형성 장치이다.
청구항 1의 발명에 의하면, 발광칩을 그룹과 세트로 나누지 않을 경우와 비교하여, 배선수를 제어하면서, 동일 발광칩 내에서 복수의 발광 소자를 동시에 점등시킬 수 있다.
청구항 2의 발명에 의하면, 본 구성을 갖고 있지 않을 경우와 비교하여, 각 발광 소자를 점등 또는 비점등의 제어의 대상으로서 설정하는 전송 소자를 구동하는 전력을 저감할 수 있다.
청구항 3의 발명에 의하면, 본 구성을 갖고 있지 않을 경우와 비교하여, 선택되지 않은 발광칩의 점등을 억제할 수 있다.
청구항 4의 발명에 의하면, 본 구성을 갖고 있지 않을 경우와 비교하여, 프린트 헤드를 보다 소형으로 할 수 있다.
청구항 5의 발명에 의하면, 본 구성을 갖고 있지 않을 경우와 비교하여, 보다 소형의 화상 형성 장치로 할 수 있다.
도 1은 제1 실시형태가 적용되는 화상 형성 장치의 전체 구성의 일례를 나타낸 도면.
도 2는 프린트 헤드의 구성을 나타낸 단면도.
도 3은 제1 실시형태에 있어서의 발광 장치의 상면도.
도 4는 제1 실시형태에 있어서의 발광칩의 구성, 신호 발생 회로의 구성 및 회로 기판상의 배선 구성을 나타낸 도면.
도 5는 제1 실시형태에 있어서의 자기 주사형 발광 소자 어레이(SLED)칩인 발광칩의 회로 구성을 설명하기 위한 등가 회로도.
도 6은 제1 실시형태에 있어서의 발광칩의 평면 레이아웃도 및 단면도.
도 7은 제1 실시형태에 있어서의 발광 장치의 발광칩의 동작을 설명하기 위한 타이밍 차트.
도 8은 제2 실시형태에 있어서의 발광칩의 구성, 신호 발생 회로의 구성 및 회로 기판상의 배선 구성을 나타낸 도면.
도 9는 제2 실시형태에 있어서의 자기 주사형 발광 소자 어레이(SLED)칩인 발광칩의 회로 구성을 설명하기 위한 등가 회로도.
도 10은 제2 실시형태에 있어서의 발광 장치의 발광칩의 동작을 설명하기 위한 타이밍 차트.
도 11은 제3 실시형태에 있어서의 자기 주사형 발광 소자 어레이(SLED)칩인 발광칩의 회로 구성을 설명하기 위한 등가 회로도.
도 12는 제3 실시형태에 있어서의 발광 장치의 발광칩의 동작을 설명하기 위한 타이밍 차트.
도 13은 제4 실시형태에 있어서의 발광칩의 구성, 신호 발생 회로의 구성 및 회로 기판상의 배선 구성을 나타낸 도면.
도 14는 제4 실시형태의 발광칩의 회로 구성을 설명하기 위한 등가 회로.
도 15는 제4 실시형태에 있어서의 발광 장치의 발광칩의 동작을 설명하기 위한 타이밍 차트.
도 16은 제5 실시형태에 있어서의 발광칩의 구성, 신호 발생 회로의 구성 및 회로 기판상의 배선 구성을 나타낸 도면.
도 17은 제5 실시형태의 발광칩의 회로 구성을 설명하기 위한 등가 회로.
도 18은 제5 실시형태에 있어서의 발광칩의 동작을 설명하기 위한 타이밍 차트.
이하, 첨부 도면을 참조하여, 본 발명의 실시형태에 대해서 상세히 설명한다.
[제1 실시형태]
(화상 형성 장치(1))
도 1은 제1 실시형태가 적용되는 화상 형성 장치(1)의 전체 구성의 일례를 나타낸 도면이다. 도 1에 나타내는 화상 형성 장치(1)는, 일반적으로 탠덤형이라고 불리는 화상 형성 장치이다. 이 화상 형성 장치(1)는, 각 색의 화상 데이터에 대응하여 화상 형성을 행하는 화상 형성 프로세스부(10), 화상 형성 프로세스부(10)를 제어하는 화상 출력 제어부(30), 예를 들면 퍼스널 컴퓨터(PC)(2)나 화상 판독 장치(3)에 접속되어, 이들로부터 수신된 화상 데이터에 대하여 미리 정해진 화상 처리를 실시하는 화상 처리부(40)를 구비하고 있다.
화상 형성 프로세스부(10)는, 미리 정해진 간격을 두고 병렬적으로 배치되는 복수의 엔진을 포함하는 화상 형성 유닛(11)을 구비하고 있다. 이 화상 형성 유닛(11)은, 4개의 화상 형성 유닛(11Y, 11M, 11C, 11K)으로 구성되어 있다. 화상 형성 유닛(11Y, 11M, 11C, 11K)은, 각각, 정전 잠상을 형성하여 토너상을 유지하는 상 유지체의 일례로서의 감광체 드럼(12), 감광체 드럼(12)의 표면을 미리 정해진 전위로 대전하는 대전 수단의 일례로서의 대전기(13), 대전기(13)에 의해 대전된 감광체 드럼(12)을 노광하는 프린트 헤드(14), 프린트 헤드(14)에 의해 얻어진 정전 잠상을 현상하는 현상 수단의 일례로서의 현상기(15)를 구비하고 있다. 여기에서, 각 화상 형성 유닛(11Y, 11M, 11C, 11K)은, 현상기(15)에 수납된 토너를 제외하고, 마찬가지로 구성되어 있다. 그리고, 화상 형성 유닛(11Y, 11M, 11C, 11K)은, 각각 옐로우(Y), 마젠타(M), 시안(C), 흑(K)의 토너상을 형성한다.
또한, 화상 형성 프로세스부(10)는, 각 화상 형성 유닛(11Y, 11M, 11C, 11K)의 감광체 드럼(12)에 의해 형성된 각 색의 토너상을 피(被)전사체의 일례로서의 기록 용지에 다중 전사시키기 위해, 이 기록 용지를 반송하는 용지 반송 벨트(21)와, 용지 반송 벨트(21)를 구동시키는 롤인 구동 롤(22)과, 감광체 드럼(12)의 토너상을 기록 용지에 전사시키는 전사 수단의 일례로서의 전사 롤(23)과, 기록 용지에 토너상을 정착시키는 정착기(24)를 구비하고 있다.
이 화상 형성 장치(1)에 있어서, 화상 형성 프로세스부(10)는, 화상 출력 제어부(30)로부터 공급되는 각종 제어 신호에 의거하여 화상 형성 동작을 행한다. 그리고, 화상 출력 제어부(30)에 의한 제어 하에서, 퍼스널 컴퓨터(PC)(2)나 화상 판독 장치(3)로부터 수신된 화상 데이터는, 화상 처리부(40)에 의해 화상 처리가 실시되고, 화상 형성 유닛(11)에 공급된다. 그리고, 예를 들면 흑(K)색의 화상 형성 유닛(11K)에서는, 감광체 드럼(12)이 화살표 A 방향으로 회전하면서, 대전기(13)에 의해 미리 정해진 전위로 대전되고, 화상 처리부(40)로부터 공급된 화상 데이터에 의거하여 발광하는 프린트 헤드(14)에 의해 노광된다. 이에 따라, 감광체 드럼(12)상에는, 흑(K)색 화상에 관한 정전 잠상이 형성된다. 그리고, 감광체 드럼(12)상에 형성된 정전 잠상은 현상기(15)에 의해 현상되어, 감광체 드럼(12)상에는 흑(K)색의 토너상이 형성된다. 화상 형성 유닛(11Y, 11M, 11C)에 있어서도, 각각 옐로우(Y), 마젠타(M), 시안(C)의 각 색 토너상이 형성된다.
각 화상 형성 유닛(11)에 의해 형성된 감광체 드럼(12)상의 각 색 토너상은, 화살표 B 방향으로 이동하는 용지 반송 벨트(21)의 이동에 따라 공급된 기록 용지에, 전사 롤(23)에 인가된 전사 전계(電界)에 의해, 순차 정전 전사되어, 기록 용지상에 각 색 토너가 중첩된 합성 토너상이 형성된다.
그 후, 합성 토너상이 정전 전사된 기록 용지는, 정착기(24)까지 반송된다. 정착기(24)에 반송된 기록 용지상의 합성 토너상은, 정착기(24)에 의해 열 및 압력에 의한 정착 처리를 받아 기록 용지상에 정착되고, 화상 형성 장치(1)로부터 배출된다.
(프린트 헤드(14))
도 2는 프린트 헤드(14)의 구성을 나타낸 단면도이다. 이 프린트 헤드(14)는 하우징(61), 감광체 드럼(12)을 노광하는 복수의 발광 소자(본 실시형태에서는 발광 사이리스터)로 이루어지는 광원부(63)를 구비한 노광 수단의 일례로서의 발광 장치(65), 광원부(63)로부터 출사(出射)된 광을 감광체 드럼(12) 표면에 결상시키는 광학 수단의 일례로서의 로드 렌즈 어레이(64)를 구비하고 있다.
발광 장치(65)는 광원부(63), 광원부(63)를 구동하는 신호 발생 회로(110)(후술하는 도 3 참조) 등을 탑재하는 회로 기판(62)을 구비하고 있다. 또한, 발광 장치(65)가 신호 발생 회로(110)를 구비하지 않고, 발광 장치(65)의 외부의 화상 출력 제어부(30) 등이 신호 발생 회로(110)를 구비해도 된다. 이 경우, 화상 출력 제어부(30) 등으로부터, 신호 발생 회로(110)가 광원부(63)에 공급하는 신호 등이 하니스(harness) 등을 통해 발광 장치(65)에 공급된다. 이하에서는, 발광 장치(65)가 신호 발생 회로(110)를 구비하고 있는 것으로 하여 설명한다.
하우징(61)은, 예를 들면 금속으로 형성되고, 회로 기판(62) 및 로드 렌즈 어레이(64)를 지지하며, 광원부(63)의 발광 소자에 있어서의 발광점과 로드 렌즈 어레이(64)의 초점면이 일치하도록 설정되어 있다. 또한, 로드 렌즈 어레이(64)는, 감광체 드럼(12)의 축방향(주주사 방향으로서, 후술하는 도 3, 도 4의 (b)의 X 방향)을 따라 배치되어 있다.
(발광 장치(65))
도 3은 제1 실시형태에 있어서의 발광 장치(65)의 상면도이다.
도 3에 나타내는 바와 같이, 본 실시형태에 있어서의 발광 장치(65)에서는, 광원부(63)는, 회로 기판(62)상에 20개의 발광칩(Ca1∼Ca20)(발광칩 그룹(#a))과, 동일하게 20개의 발광칩(Cb1∼Cb20)(발광칩 그룹(#b))을 주주사 방향으로 이 열로 지그재그 형상으로 배치하여 구성되어 있다. 즉, 본 실시형태에서는, 2개의 발광칩 그룹(발광칩 그룹(#a)과 발광칩 그룹(#b))을 구비하고 있다. 여기에서는, 발광칩 그룹을 그룹이라고 간략하게 할 경우가 있다. 또한, 발광칩 그룹(#a)과 발광칩 그룹(#b)의 서로 마주봄에 대한 상세는 후술한다.
본 명세서에서는, 「∼」는 번호에 따라 각각이 구별된 복수의 구성 요소를 나타내는 것으로, 「∼」의 전후에 기재된 것 및 그 사이의 번호를 포함하는 것을 의미한다. 예를 들면, 발광칩(Ca1∼Ca20)은, 발광칩(Ca1)에서 번호순으로 발광칩(Ca20)까지를 포함한다.
발광칩(Ca1∼Ca20) 및 발광칩(Cb1∼Cb20)의 구성은 동일해도 된다. 따라서, 발광칩(Ca1∼Ca20) 및 발광칩(Cb1∼Cb20)을 각각 구별하지 않을 때에는, 발광칩(C)이라고 표기한다.
또한, 본 실시형태에서는, 발광칩(C)의 수로서, 합계 40개를 이용했지만, 이에 한정되지 않는다.
그리고, 발광 장치(65)는 광원부(63)를 구동하는 신호 발생 회로(110)를 탑재하고 있다. 또한, 상술한 바와 같이, 발광 장치(65)는 신호 발생 회로(110)를 탑재하고 있지 않아도 된다.
도 4는 제1 실시형태에 있어서의 발광칩(C)의 구성, 신호 발생 회로(110)의 구성 및 회로 기판(62)상의 배선 구성을 나타낸 도면이다. 도 4의 (a)는 발광칩(C)의 구성을 나타내고, 도 4의 (b)는 발광 장치(65)의 신호 발생 회로(110)의 구성 및 회로 기판(62)상의 배선 구성을 나타낸다. 본 실시형태에서는, 발광칩(C)은 2개의 발광칩 그룹(#a 및 #b)으로 나뉘어 있다.
처음에 도 4의 (a)에 나타내는 발광칩(C)의 구성을 설명한다.
발광칩(C)은 표면 형상이 장방형인 기판(80)의 표면에 있어서, 한 변의 긴 변에 가까운 측에, 긴 변을 따라 열 형상으로 설치된 복수의 발광 소자(본 실시형태에서는 발광 사이리스터(L1, L2, L3, …))로 이루어지는 발광부(102)를 구비하고 있다. 또한, 발광칩(C)은, 기판(80)상의 긴 변 방향의 양단부(兩端部)에, 각종 제어 신호 등을 도입하기 위한 복수의 본딩 패드(bonding pad)인 입력 단자(Vga 단자, Ø1 단자, Ø2 단자, ØE 단자, ØWo 단자, ØWe 단자, ØR 단자)를 구비하고 있다. 또한, 이들 입력 단자는, 기판(80)의 일단부로부터 Vga 단자, Ø2 단자, ØWo 단자, ØE 단자의 순으로 설치되고, 기판(80)의 타단부로부터 ØR 단자, ØWe 단자, Ø1 단자의 순으로 설치되어 있다. 그리고, 발광부(102)는 ØE 단자와 Ø1 단자 사이에 설치되어 있다. 또한, 기판(80)상의 이면에는 Vsub 단자로서 이면 전극(85)(후술하는 도 6 참조)이 설치되어 있다.
또한, 「열 형상」이란, 도 4의 (a)에 나타낸 바와 같이 복수의 발광 소자가 일직선상에 배치되어 있을 경우에 한하지 않고, 복수의 발광 소자의 각각의 발광 소자가, 열 방향과 직교하는 방향에 대하여, 서로 다른 편차량을 갖고 배치되어 있는 상태여도 된다. 예를 들면, 발광 소자의 발광면(312)(후술하는 도 6 참조)을 화소로 했을 때, 각각의 발광 소자가, 열 방향과 직교하는 방향에 수 화소분(分) 또는 수십 화소분의 편차량을 갖고 배치되어 있어도 된다. 또한, 인접하는 발광 소자간에서 번갈아, 또는 복수의 발광 소자마다, 지그재그로 배치되어 있어도 된다.
다음으로, 도 4의 (b)에 의해, 발광 장치(65)의 신호 발생 회로(110)의 구성 및 회로 기판(62)상의 배선 구성을 설명한다.
상술한 바와 같이, 발광 장치(65)의 회로 기판(62)에는, 신호 발생 회로(110) 및 발광칩(C)(발광칩(Ca1∼Ca20) 및 발광칩(Cb1∼Cb20))이 탑재되고, 신호 발생 회로(110)와 발광칩(C)(발광칩(Ca1∼Ca20) 및 발광칩(Cb1∼Cb20))을 상호 접속하는 배선(라인)이 설치되어 있다.
우선, 신호 발생 회로(110)의 구성에 대해서 설명한다.
신호 발생 회로(110)에는, 도시하지 않지만, 화상 출력 제어부(30) 및 화상 처리부(40)(도 1 참조)로부터, 화상 처리된 화상 데이터 및 각종 제어 신호가 입력된다. 신호 발생 회로(110)는, 이들 화상 데이터 및 각종 제어 신호에 의거하여, 화상 데이터의 대체나 발광량의 보정 등을 행한다.
그리고, 신호 발생 회로(110)는, 각종 제어 신호에 의거하여, 발광칩 그룹(#a)(발광칩(Ca1∼Ca20))에 대하여, 제1 전송 신호(Ø1a) 및 제2 전송 신호(Ø2a)를 송신하는 전송 신호 발생부(120a)와, 발광칩 그룹(#b)(발광칩(Cb1∼Cb20))에 대하여, 제1 전송 신호(Ø1b) 및 제2 전송 신호(Ø2b)를 송신하는 전송 신호 발생부(120b)를 구비하고 있다.
또한, 신호 발생 회로(110)는 각종 제어 신호에 의거하여, 발광칩 그룹(#a)(발광칩(Ca1∼Ca20))에 대하여, 허가 신호(ØEa)를 송신하는 허가 신호 발생부(130a)와, 발광칩 그룹(#b)(발광칩(Cb1∼Cb20))에 대하여, 허가 신호(ØEb)를 송신하는 허가 신호 발생부(130b)를 구비하고 있다.
그리고 또한, 신호 발생 회로(110)는 각종 제어 신호에 의거하여, 발광칩 그룹(#a)(발광칩(Ca1∼Ca20))에 대하여, 소등 신호(ØRa)를 송신하는 소등 신호 발생부(140a)와, 발광칩 그룹(#b)(발광칩(Cb1∼Cb20))에 대하여, 소등 신호(ØRb)를 송신하는 소등 신호 발생부(140b)를 구비하고 있다.
그리고, 신호 발생 회로(110)는 각종 제어 신호에 의거하여, 발광칩 그룹(#a)에 속하는 하나의 발광칩(C)과 발광칩 그룹(#b)에 속하는 하나의 발광칩(C)을 하나의 발광칩 세트로 하여, 발광칩 세트마다 설정 신호(ØWo1∼ØWo20)를 송신하는 설정 신호 발생부(150o)를 구비하고 있다. 마찬가지로, 발광칩 그룹(#a)에 속하는 하나의 발광칩(C)과 발광칩 그룹(#b)에 속하는 하나의 발광칩(C)을 하나의 발광칩 세트로 하여, 발광칩 세트마다 설정 신호(ØWe1∼ØWe20)를 송신하는 설정 신호 발생부(150e)를 구비하고 있다. 여기에서는, 발광칩 세트를 세트라고 간략하게 할 경우가 있다.
예를 들면, 설정 신호 발생부(150o)는, 발광칩 그룹(#a)에 속하는 발광칩(Ca1)과 발광칩 그룹(#b)에 속하는 발광칩(Cb1)의 발광칩 세트(#1)에 대하여, 설정 신호(ØWo1)를 송신한다. 발광칩 그룹(#a)에 속하는 발광칩(Ca2)과 발광칩 그룹(#b)에 속하는 발광칩(Cb2)의 발광칩 세트(#2)에 대하여, 설정 신호(ØWo2)를 송신한다. 이하 마찬가지로 하여, 발광칩 그룹(#a)에 속하는 발광칩(Ca20)과 발광칩 그룹(#b)에 속하는 발광칩(Cb20)의 발광칩 세트(#20)에 대하여, 설정 신호(ØWo20)를 송신한다.
한편, 설정 신호 발생부(150e)는, 발광칩 그룹(#a)에 속하는 발광칩(Ca1)과 발광칩 그룹(#b)에 속하는 발광칩(Cb1)의 발광칩 세트(#1)에 대하여, 설정 신호(ØWe1)를 송신한다. 발광칩 그룹(#a)에 속하는 발광칩(Ca2)과 발광칩 그룹(#b)에 속하는 발광칩(Cb2)의 발광칩 세트(#2)에 대하여, 설정 신호(ØWe2)를 송신한다. 이하 마찬가지로 하여, 발광칩 그룹(#a)에 속하는 발광칩(Ca20)과 발광칩 그룹(#b)에 속하는 발광칩(Cb20)의 발광칩 세트(#20)에 대하여, 설정 신호(ØWe20)를 송신한다.
그리고 또한, 신호 발생 회로(110)는, 발광칩(C)(발광칩(Ca1∼Ca20) 및 발광칩(Cb1∼Cb20))에 전위의 기준이 되는 기준 전위(Vsub)를 공급하는 기준 전위 공급부(160), 발광칩(C)(발광칩(Ca1∼Ca20) 및 발광칩(Cb1∼Cb20))의 구동을 위한 전원 전위(Vga)를 공급하는 전원 전위 공급부(170)를 구비하고 있다.
또한, 상술한 바와 같이, 도 4에서는, 전송 신호 발생부(120a)와 전송 신호 발생부(120b)를 나누어 나타냈지만, 이들을 한데 모아 전송 신호 발생부(120)라고 표기한다.
마찬가지로, 허가 신호 발생부(130a)와 허가 신호 발생부(130b)를 나누어 나타냈지만, 이들을 한데 모아 허가 신호 발생부(130)라고 표기한다.
또한 마찬가지로, 소등 신호 발생부(140a)와 소등 신호 발생부(140b)를 나누어 나타냈지만, 이들을 한데 모아 소등 신호 발생부(140)라고 표기한다.
그리고, 설정 신호 발생부(150o)와 설정 신호 발생부(150e)를 나누어 나타냈지만, 이들을 한데 모아 설정 신호 발생부(150)라고 표기한다.
또한, 제1 전송 신호(Ø1a)와 제1 전송 신호(Ø1b)를 구별하지 않을 경우에는 제1 전송 신호(Ø1)라고 부르고, 제2 전송 신호(Ø2a)와 제2 전송 신호(Ø2b)를 구별하지 않을 경우에는 제2 전송 신호(Ø2)라고 표기한다. 또한, 제1 전송 신호(Ø1)와 제2 전송 신호(Ø2)를 구별하지 않을 때에는 전송 신호라고 표기한다. 마찬가지로, 허가 신호(ØEa)와 허가 신호(ØEb)를 구별하지 않을 경우에는 허가 신호(ØE)라고 하고, 소등 신호(ØRa)와 소등 신호(ØRb)를 구별하지 않을 경우에는 소등 신호(ØR)라고 표기한다. 설정 신호(ØWo1∼ØWo20)를 한데 모아 설정 신호(ØWo)라고 하고, 설정 신호(ØWe1∼ØWe20)를 한데 모아 설정 신호(ØWe)라고 표기하며, 또한 설정 신호(ØWo)와 설정 신호(ØWe)를 구별하지 않을 때에는 설정 신호(ØW)라고 표기한다.
허가 신호(ØE)는 제1 선택 신호의 일례이며, 설정 신호(ØW)는 제2 선택 신호의 일례이다.
다음으로, 발광칩(Ca1∼Ca20) 및 발광칩(Cb1∼Cb20)의 배열에 대해서 설명한다.
발광칩 그룹(#a)에 속하는 발광칩(Ca1∼Ca20)은, 각각의 긴 변의 방향에 간격을 마련하여 일렬로 배열되어 있다. 발광칩 그룹(#b)에 속하는 발광칩(Cb1∼Cb20)도, 마찬가지로 각각의 긴 변의 방향에 일렬로 간격을 마련하여 배열되어 있다. 그리고, 발광칩 그룹(#a)에 속하는 발광칩(Ca1∼Ca20) 및 발광칩 그룹(#b)에 속하는 발광칩(Cb1∼Cb20)의 각각에 설치된 발광부(102)에 가까운 측의 긴 변이 서로 마주보도록, 서로 180° 회전한 상태에서 지그재그 형상으로 배열되어 있다. 그리고, 발광칩(C)간에 있어서도 발광 소자가 주주사 방향에 미리 정해진 간격으로 나열되도록, 발광칩(C)의 위치가 설정되어 있다. 또한, 도 4의 (b)의 발광칩(Ca1, Ca2, Ca3, …) 및 발광칩(Cb1, Cb2, Cb3, …)에, 도 4의 (a)에 나타낸 발광부(102)의 발광 소자의 나열(본 실시형태에서는 발광 사이리스터(L1, L2, L3, …)의 번호순)의 방향을 화살표로 나타내고 있다.
신호 발생 회로(110)와 발광칩(C)(발광칩(Ca1∼Ca20) 및 발광칩(Cb1∼Cb20))을 상호 접속하는 배선(라인)에 대해서 설명한다.
회로 기판(62)에는, 발광칩(C)의 기판(80) 이면에 설치된 Vsub 단자(후술하는 도 6 참조)에 접속되고, 신호 발생 회로(110)의 기준 전위 공급부(160)로부터 기준 전위(Vsub)가 부여되는 전원 라인(200a)이 설치되어 있다.
그리고, 발광칩(C)에 설치된 Vga 단자에 접속되고, 신호 발생 회로(110)의 전원 전위 공급부(170)로부터 전력 공급을 위한 전원 전위(Vga)가 부여되는 전원 라인(200b)이 설치되어 있다.
또한, 회로 기판(62)에는, 신호 발생 회로(110)의 전송 신호 발생부(120a)로부터, 발광칩 그룹(#a)의 발광칩(Ca1∼Ca20)의 Ø1 단자에, 제1 전송 신호(Ø1a)를 송신하기 위한 제1 전송 신호 라인(201a), 및 발광칩 그룹(#a)의 발광칩(Ca1∼Ca20)의 Ø2 단자에, 제2 전송 신호(Ø2a)를 송신하기 위한 제2 전송 신호 라인(202a)이 설치되어 있다. 제1 전송 신호(Ø1a) 및 제2 전송 신호(Ø2a)는, 발광칩 그룹(#a)의 발광칩(Ca1∼Ca20)에 공통(병렬)으로 송신된다.
마찬가지로, 신호 발생 회로(110)의 전송 신호 발생부(120b)로부터, 발광칩 그룹(#b)의 발광칩(Cb1∼Cb20)의 Ø1 단자에, 제1 전송 신호(Ø1b)를 송신하기 위한 제1 전송 신호 라인(201b), 및 발광칩 그룹(#b)의 발광칩(Cb1∼Cb20)의 Ø2 단자에, 제2 전송 신호(Ø2b)를 송신하기 위한 제2 전송 신호 라인(202b)이 설치되어 있다. 제1 전송 신호(Ø1b) 및 제2 전송 신호(Ø2b)는, 발광칩 그룹(#b)의 발광칩(Cb1∼Cb20)에 공통(병렬)으로 송신된다.
전송 신호 라인(201a, 201b, 202a, 202b)은 제1 배선의 일례이다.
그리고, 회로 기판(62)에는, 신호 발생 회로(110)의 허가 신호 발생부(130a)로부터, 발광칩 그룹(#a)의 발광칩(Ca1∼Ca20)의 ØE 단자에, 허가 신호(ØEa)를 송신하기 위한 허가 신호 라인(203a)이 설치되어 있다. 허가 신호(ØEa)는, 발광칩 그룹(#a)의 발광칩(Ca1∼Ca20)에 공통(병렬)으로 송신된다.
마찬가지로, 신호 발생 회로(110)의 허가 신호 발생부(130b)로부터, 발광칩 그룹(#b)의 발광칩(Cb1∼Cb20)의 ØE 단자에, 허가 신호(ØEb)를 송신하기 위한 허가 신호 라인(203b)이 설치되어 있다. 허가 신호(ØEb)는, 발광칩 그룹(#b)의 발광칩(Cb1∼Cb20)에 공통(병렬)으로 송신된다.
허가 신호 라인(203a, 203b)은 제2 배선의 일례이다.
또한, 회로 기판(62)에는, 신호 발생 회로(110)의 소등 신호 발생부(140a)로부터, 발광칩 그룹(#a)의 발광칩(Ca1∼Ca20)의 ØR 단자에, 소등 신호(ØRa)를 송신하기 위한 소등 신호 라인(204a)이 설치되어 있다. 소등 신호(ØRa)는, 발광칩 그룹(#a)의 발광칩(Ca1∼Ca20)에 공통(병렬)으로 송신된다.
마찬가지로, 신호 발생 회로(110)의 소등 신호 발생부(140b)로부터, 발광칩 그룹(#b)의 발광칩(Cb1∼Cb20)의 ØR 단자에, 소등 신호(ØRb)를 송신하기 위한 소등 신호 라인(204b)이 설치되어 있다. 소등 신호(ØRb)는, 발광칩 그룹(#b)의 발광칩(Cb1∼Cb20)에 공통(병렬)으로 송신된다.
소등 신호 라인(204a, 204b)은 제4 배선의 일례이다.
그리고 또한, 회로 기판(62)에는, 신호 발생 회로(110)의 설정 신호 발생부(150o)로부터, 발광칩 그룹(#a)에 속하는 하나의 발광칩(C)과 발광칩 그룹(#b)에 속하는 하나의 발광칩(C)을 발광칩의 세트(발광칩 세트)로 하여, 발광칩 세트마다 발광칩(C)의 ØWo 단자에 설정 신호(ØWo1∼ØWo20)를 송신하는 설정 신호 라인(205o1∼205o20)이 설치되어 있다.
그리고, 회로 기판(62)에는, 신호 발생 회로(110)의 설정 신호 발생부(150e)로부터, 발광칩 그룹(#a)에 속하는 하나의 발광칩(C)과 발광칩 그룹(#b)에 속하는 하나의 발광칩(C)을 발광칩의 세트(발광칩 세트)로 하여, 발광칩 세트마다 발광칩(C)의 ØWe 단자에 설정 신호(ØWe1∼ØWe20)를 송신하는 설정 신호 라인(205e1∼205e20)이 설치되어 있다.
또한, 도 4에서는, 설정 신호 라인(205o1∼205o5) 및 설정 신호 라인(205e1∼205e4)을 표기하고 있다.
설정 신호 라인(205o1∼205o20, 205e1∼205e20)은 제3 배선의 일례이다.
예를 들면, 설정 신호 라인(205o1)은, 발광칩 그룹(#a)의 발광칩(Ca1)의 ØWo 단자와 발광칩 그룹(#b)에 속하는 발광칩(Cb1)의 ØWo 단자에 접속되어, 발광칩(Ca1)과 발광칩(Cb1)으로 구성하는 발광칩 세트(#1)에 대하여 설정 신호(ØWo1)를 송신한다. 설정 신호 라인(205o2)은, 발광칩 그룹(#a)의 발광칩(Ca2)의 ØWo 단자와 발광칩 그룹(#b)에 속하는 발광칩(Cb2)의 ØWo 단자에 접속되어, 발광칩(Ca2)과 발광칩(Cb2)으로 구성하는 발광칩 세트(#2)에 대하여 설정 신호(ØWo2)를 송신한다. 이하 마찬가지로 하여, 설정 신호 라인(205o20)은, 발광칩 그룹(#a)의 발광칩(Ca20)의 ØWo 단자와 발광칩 그룹(#b)에 속하는 발광칩(Cb20)의 ØWo 단자에 접속되어, 발광칩(Ca20)과 발광칩(Cb20)으로 구성하는 발광칩 세트(#20)에 대하여 설정 신호(ØWo20)를 송신한다.
마찬가지로, 설정 신호 라인(205e1)은, 발광칩 그룹(#a)의 발광칩(Ca1)의 ØWe 단자와 발광칩 그룹(#b)에 속하는 발광칩(Cb1)의 ØWe 단자에 접속되어, 발광칩(Ca1)과 발광칩(Cb1)으로 구성하는 발광칩 세트(#1)에 대하여 설정 신호(ØWe1)를 송신한다. 설정 신호 라인(205e2)은, 발광칩 그룹(#a)의 발광칩(Ca2)의 ØWe 단자와 발광칩 그룹(#b)에 속하는 발광칩(Cb2)의 ØWe 단자에 접속되어, 발광칩(Ca2)과 발광칩(Cb2)으로 구성하는 발광칩 세트(#2)에 대하여 설정 신호(ØWe2)를 송신한다. 이하 마찬가지로 하여, 설정 신호 라인(205e20)은, 발광칩 그룹(#a)의 발광칩(Ca20)의 ØWe 단자와 발광칩 그룹(#b)에 속하는 발광칩(Cb20)의 ØWe 단자에 접속되어, 발광칩(Ca20)과 발광칩(Cb20)으로 구성하는 발광칩 세트(#20)에 대하여 설정 신호(ØWe20)를 송신한다.
이상 설명한 바와 같이, 회로 기판(62)상의 모든 발광칩(C)에는, 기준 전위(Vsub)와 전원 전위(Vga)가 공통으로 송신된다.
그리고, 제1 전송 신호(Ø1a), 제2 전송 신호(Ø2a), 허가 신호(ØEa), 소등 신호(ØRa)는, 발광칩 그룹(#a)에 대하여 공통으로 송신된다. 그리고, 제1 전송 신호(Ø1b), 제2 전송 신호(Ø2b), 허가 신호(ØEb), 소등 신호(ØRb)는, 발광칩 그룹(#b)에 대하여 공통으로 송신된다.
한편, 설정 신호(ØWo1∼ØWo20) 및 설정 신호(ØWe1∼ØWe20)는, 발광칩 그룹(#a)에 속하는 하나의 발광칩(C)과 발광칩 그룹(#b)에 속하는 하나의 발광칩(C)이 구성하는 발광칩 세트(#1∼#20)의 각각에 대하여 공통으로 송신된다.
여기에서, 배선(라인)수에 대해서 설명한다.
본 실시형태를 적용하지 않고, 발광 장치(65)의 발광칩(C)을 발광칩 그룹 및 발광칩 세트로 나누지 않을 경우에는, 점등 신호(Øl)(본 실시형태에 있어서의 소등 신호(ØR)에 상당)는, 발광칩(C)마다 2개 송신되기 때문에, 발광칩(C)의 수를 40개로 하면, 발광 사이리스터(L)를 점등시키기 위한 점등 신호 라인(도 4의 소등 신호 라인(204a 및 204b)에 상당)은, 후술하는 바와 같이 발광칩(C)당 2개의 발광 사이리스터(L)를 동시에 점등시키기 때문에 80개 필요하게 된다. 이에 더하여, 제1 전송 신호 라인(도 4의 제1 전송 신호 라인(201a 및 201b에 상당), 제2 전송 신호 라인(도 4의 제2 전송 신호 라인(202a 및 202b)에 상당), 전원 라인(200a, 200b)이 필요하게 된다. 따라서, 발광 장치(65)에 있어서의 배선(라인)수는 84개가 된다.
또한, 점등 신호 라인은, 발광 사이리스터(L)에 점등을 위한 전류를 송신하기 위해, 저항이 작은 것을 요한다. 따라서, 점등 신호 라인에는, 폭이 넓은 배선이 필요하게 된다. 이 때문에, 본 실시형태를 적용하지 않을 경우에는, 발광 장치(65)의 회로 기판(62)상에 폭이 넓은 배선을 다수 설치하게 되어, 회로 기판(62)의 면적이 커져버린다.
본 실시형태에서는, 도 4에 나타내는 바와 같이, 발광칩 그룹의 수를 2로 할 경우, 제1 전송 신호 라인(201a 및 201b), 제2 전송 신호 라인(202a 및 202b), 허가 신호 라인(203a, 203b), 소등 신호 라인(204a, 204b), 전원 라인(200a, 200b)의 10개가 필요하다. 또한, 설정 신호 라인(205o1∼205o20, 205e1∼205e20)의 40개가 필요하게 된다. 따라서, 본 실시형태의 발광 장치(65)에 있어서의 배선(라인)수는 50개가 된다.
따라서, 본 실시형태에서는, 본 실시형태를 적용하지 않을 경우에 비하여, 배선의 수는 60％가 된다.
또한, 본 실시형태에서는, 발광 사이리스터(L)에의 전류의 공급은 전원 라인(200a, 200b)을 통해 행하고, 후술하는 바와 같이 소등 신호 라인(204a, 204b)은, 소거 사이리스터(TR1, TR2)를 온(on) 상태로 설정하면 되므로, 저항이 낮고 폭이 넓은 배선을 요하지 않는다. 이 점에서, 본 실시형태에서는, 회로 기판(62)상에 폭이 넓은 배선을 다수 설치함을 요하지 않고, 회로 기판(62)의 면적을 억제할 수 있다.
도 5는 제1 실시형태에 있어서의 자기 주사형 발광 소자 어레이(SLED)칩인 발광칩(C)의 회로 구성을 설명하기 위한 등가 회로도이다. 또한, 도 5에서는, 입력 단자(Vga 단자, Ø1 단자, Ø2 단자, ØE 단자, ØWo 단자, ØWe 단자, ØR 단자)를 제외하고, 이하에 설명하는 각 소자는, 후술하는 도 6에서 설명하는 바와 같이, 발광칩(C)상의 레이아웃에 의거하여 배치되어 있다.
또한, 도 4의 (a)와 다르지만, 설명의 편의상, 입력 단자(Vga 단자, Ø1 단자, ØE 단자, ØWo 단자)는 도면 중 좌단에 나타내고, 입력 단자(Ø2 단자, ØWe 단자, ØR 단자)는 도면 중 우단에 나타냈다.
발광칩(C)은, 상술한 바와 같이 기판(80)상에 열 형상으로 배열된 발광 소자의 일례로서의 발광 사이리스터(L1, L2, L3, …)로 이루어지는 발광 사이리스터열(발광부(102)(도 4의 (a) 참조))을 구비하고 있다.
또한, 발광칩(C)은, 발광 사이리스터열과 마찬가지로 열 형상으로 배열된 전송 소자의 일례로서의 전송 사이리스터(T1, T2, T3, …)로 이루어지는 전송 사이리스터열 및 마찬가지로 열 형상으로 배열된 설정 소자의 일례로서의 설정 사이리스터(S1, S2, S3, …)로 이루어지는 설정 사이리스터열을 구비하고 있다.
여기에서는, 발광 사이리스터(L1, L2, L3, …)를 각각 구별하지 않을 때에는, 발광 사이리스터(L)라고 표기한다. 전송 사이리스터(T1, T2, T3, …)를 각각 구별하지 않을 때에는, 전송 사이리스터(T)라고, 설정 사이리스터(S1, S2, S3, …)를 각각 구별하지 않을 때에는 설정 사이리스터(S)라고 표기한다.
그리고 또한, 발광칩(C)은, 허가 소자의 일례로서의 설정 허가 사이리스터(TE1, TE2)를 구비하고 있다. 그리고, 소등 사이리스터(TR1, TR2)를 구비하고 있다.
또한, 상기의 사이리스터(발광 사이리스터(L), 전송 사이리스터(T), 설정 사이리스터(S), 설정 허가 사이리스터(TE1, TE2), 소등 사이리스터(TR1, TR2))는, 애노드 단자, 캐소드 단자, 게이트 단자의 3단자를 갖는 반도체 소자이다.
또한, 발광칩(C)은, 전송 사이리스터(T1, T2, T3, …)를 각각 번호순으로 2개를 페어로 하여 각각의 사이에 결합 다이오드(D1, D2, D3, …)를 구비하고 있다. 그리고, 전송 사이리스터(T1, T2, T3, …)와 설정 사이리스터(S1, S2, S3, …) 사이에 각각 접속 저항(Rx)을 구비하고 있다. 또한, 설정 사이리스터(S1, S2, S3, …)와 발광 사이리스터(L1, L2, L3, …) 사이에 각각 접속 저항(Ry)을 구비하고 있다.
또한, 발광칩(C)은, 발광 사이리스터(L1, L2, L3, …)의 각각과, 후술하는 전원선(71) 사이에, 각각 접속 저항(Rz)을 구비하고 있다.
여기에서, 발광 사이리스터(L) 등과 마찬가지로, 결합 다이오드(D1, D2, D3, …)를 각각 구별하지 않을 때에는, 결합 다이오드(D)라고 표기한다.
여기에서, 발광 사이리스터열에 있어서의 발광 사이리스터(L)의 수는, 미리 정해진 개수로 하면 된다. 제1 실시형태에 있어서, 발광 사이리스터(L)의 수를 예를 들면 512개로 하고 있다. 그리고, 설정 사이리스터(S)의 수도 512개이다. 그러나, 전송 사이리스터(T)의 수는, 발광 사이리스터(L) 및 설정 사이리스터(S)의 수의 반수인 256개이다. 즉, 1개의 발광 사이리스터(L)와 1개의 설정 사이리스터(S)를 1페어로 했을 때, 1개의 전송 사이리스터(T)는, 2페어의 발광 사이리스터(L)와 설정 사이리스터(S)를 구비하고 있다.
또한, 결합 다이오드(D)의 수는, 전송 사이리스터(T)의 수와 동일한 256개이다. 접속 저항(Rx), 접속 저항(Ry), 접속 저항(Rz)의 수도 512개이다.
그리고, 발광칩(C)은, 1개의 스타트 다이오드(Ds)를 구비하고 있다. 또한, 후술하는 제1 전송 신호(Ø1)를 송신하는 제1 전송 신호선(72)과 제2 전송 신호(Ø2)를 송신하는 제2 전송 신호선(73)에 과잉의 전류가 흐르는 것을 방지하기 위한 전류 제한 저항(R1, R2)을 구비하고 있다. 그리고 또한, 전류 제한 저항(RE, RW1, RW2, RR1, RR2, Rt)을 구비하고 있다.
이에 더하여, 발광칩(C)은, 발광 사이리스터(L)에 점등을 위한 전류를 공급하는 점등 신호선(75-1, 75-2)에 과잉의 전류가 흐르는 것을 억제하기 위한 전류 제한 저항(Rl1, Rl2, Rl3, Rl4)을 구비하고 있다.
또한, 발광 사이리스터열의 발광 사이리스터(L1, L2, L3, …), 전송 사이리스터열의 전송 사이리스터(T1, T2, T3, …), 설정 사이리스터열의 설정 사이리스터(S1, S2, S3, …)는, 도 5 중에서, 좌측으로부터 번호순으로 배열되어 있다. 그리고, 설정 허가 사이리스터(TE1, TE2)는, 설정 사이리스터열의 외측에, 설정 사이리스터(S1)에 병렬로 설치되어 있다. 또한, 결합 다이오드(D1, D2, D3, …)도 마찬가지로, 도면 중 좌측으로부터 번호순으로 배열되어 있다.
그리고, 발광 사이리스터열, 전송 사이리스터열, 설정 사이리스터열은, 도 5 중 위에서부터, 전송 사이리스터열, 설정 사이리스터열, 발광 사이리스터열의 순으로 나열되어 있다.
그럼 다음으로, 발광칩(C)에 있어서의 각 소자의 전기적인 접속에 대해서 설명한다.
발광 사이리스터(L), 전송 사이리스터(T), 설정 사이리스터(S), 설정 허가 사이리스터(TE1, TE2), 소등 사이리스터(TR1, TR2)의 각각의 애노드 단자는 기판(80)에 접속되어 있다(애노드 코먼).
그리고, 이들 애노드 단자는, 기판(80) 이면에 설치된 이면 전극(85)(후술하는 도 6 참조)인 Vsub 단자를 통해 전원 라인(200a)(도 4 참조)에 접속되어 있다. 이 전원 라인(200a)은, 기준 전위 공급부(160)로부터 기준 전위(Vsub)가 공급된다.
전송 사이리스터열을 따라, 홀수번째의 전송 사이리스터(T1, T3, …)의 캐소드 단자는, 제1 전송 신호선(72)에 접속되어 있다. 그리고, 발광칩(Ca1)에 있어서는, 제1 전송 신호선(72)은, 전류 제한 저항(R1)을 통해, 제1 전송 신호(Ø1a)의 입력 단자인 Ø1 단자에 접속되어 있다. 이 Ø1 단자에는, 제1 전송 신호 라인(201a)(도 4 참조)이 접속되고, 제1 전송 신호(Ø1a)가 송신된다.
한편, 전송 사이리스터열을 따라, 짝수번째의 전송 사이리스터(T2, T4, …)의 캐소드 단자는, 제2 전송 신호선(73)에 접속되어 있다. 그리고, 발광칩(Ca1)에 있어서는, 제2 전송 신호선(73)은, 전류 제한 저항(R2)을 통해 제2 전송 신호(Ø2a)의 입력 단자인 Ø2 단자에 접속되어 있다. 이 Ø2 단자에는, 제2 전송 신호 라인(202a)(도 4 참조)이 접속되고, 제2 전송 신호(Ø2a)가 송신된다.
설정 사이리스터열을 따라, 홀수번째의 설정 사이리스터(S1, S3, …) 및 설정 허가 사이리스터(TE1)의 캐소드 단자는, 설정 신호선(74-1)에 접속되어 있다. 그리고, 설정 신호선(74-1)은, 전류 제한 저항(RW1)을 통해, ØWo 단자에 접속되어 있다. 발광칩(Ca1)에 있어서는, 이 ØWo 단자에는, 설정 신호 라인(205o1)(도 4 참조)이 접속되고, 설정 신호(ØWo1)가 송신된다.
설정 사이리스터열을 따라, 짝수번째의 설정 사이리스터(S2, S4, …) 및 설정 허가 사이리스터(TE2)의 캐소드 단자는, 설정 신호선(74-2)에 접속되어 있다. 그리고, 설정 신호선(74-2)은, 전류 제한 저항(RW2)을 통해, ØWe 단자에 접속되어 있다. 발광칩(Ca1)에 있어서는, 이 ØWe 단자에는, 설정 신호 라인(205e1)(도 4 참조)이 접속되고, 설정 신호(ØWe1)가 송신된다.
또한, 설정 허가 사이리스터(TE1)의 게이트 단자(Gte1) 및 설정 허가 사이리스터(TE2)의 게이트 단자(Gte2)는, 허가 신호선(76)과 접속되어 있다. 허가 신호선(76)은, 전류 제한 저항(RE)을 통해, ØE 단자에 접속되어 있다. 발광칩(Ca1)에 있어서는, 이 ØE 단자에는, 허가 신호 라인(203a)(도 4 참조)이 접속되고, 허가 신호(ØEa)가 송신된다.
발광 사이리스터열을 따라, 홀수번째의 발광 사이리스터(L1, L3, …) 및 소등 사이리스터(TR1)의 게이트 단자(Gtr1)는, 점등 신호선(75-1)에 접속되어 있다. 그리고, 점등 신호선(75-1)의 일단(一端)은, 전류 제한 저항(Rl1)을 통해 전원선(71)에 접속되고, 점등 신호선(75-1)의 타단(他端)은, 전류 제한 저항(Rl3)을 통해 전원선(71)에 접속되어 있다.
발광 사이리스터열을 따라, 짝수번째의 발광 사이리스터(L2, L4, …) 및 소등 사이리스터(TR2)의 게이트 단자(Gtr2)는, 점등 신호선(75-2)에 접속되어 있다. 그리고, 점등 신호선(75-2)의 일단은, 전류 제한 저항(Rl2)을 통해 전원선(71)에 접속되고, 점등 신호선(75-2)의 타단은, 전류 제한 저항(Rl4)을 통해 전원선(71)에 접속되어 있다.
또한, 소등 사이리스터(TR1)의 캐소드 단자는, 전류 제한 저항(RR1)을 통해, 소등 사이리스터(TR2)의 캐소드 단자는, 전류 제한 저항(RR2)을 통해 소등 신호선(77)에 접속되어 있다. 그리고, 소등 신호선(77)은, ØR 단자에 접속되어 있다. 발광칩(Ca1)에서는, ØR 단자는 소등 신호 라인(204a)(도 4 참조)이 접속되고, 소등 신호(ØRa)가 송신된다.
전송 사이리스터(T)의 게이트 단자(Gt1, Gt2, Gt3, …)는, 번호 n(n은 1 이상의 정수)의 전송 사이리스터(Tn)의 게이트 단자(Gtn)가, 번호(2n-1)의 설정 사이리스터(S2n-1)의 게이트 단자(Gs2n-1)와 번호 2n의 설정 사이리스터(S2n)의 게이트 단자(GS2n)에, 각각 접속 저항(Rx)을 통해 접속되어 있다.
한편, 설정 사이리스터(S1, S2, S3, …)의 각각의 게이트 단자(Gs1, Gs2, Gs3, …)는, 동일한 번호의 발광 사이리스터(L1, L2, L3, …)의 게이트 단자(Gl1, Gl2, Gl3, …)와 각각 접속 저항(Ry)을 통해 접속되어 있다.
발광 사이리스터(L)의 게이트 단자(Gl)는, 발광 사이리스터(L)의 각각에 대응하여 설치된 접속 저항(Rz)을 통해 전원선(71)에 접속되어 있다.
여기에서도, 게이트 단자(Gt1, Gt2, Gt3, …), 게이트 단자(Gs1, Gs2, Gs3, …), 게이트 단자(Gl1, Gl2, Gl3, …)를 각각 구별하지 않을 때에는, 게이트 단자(Gt), 게이트 단자(Gs), 게이트 단자(Gl)라고 표기한다.
전송 사이리스터(T1, T2, T3, …)의 각각의 게이트 단자(Gt1, Gt2, Gt3, …)를 번호순으로 2개씩 페어로 한 게이트 단자(Gt)간에, 결합 다이오드(D1, D2, D3, …)가 각각 접속되어 있다. 즉, 결합 다이오드(D1, D2, D3, …)는 각각이 게이트 단자(Gt1, Gt2, Gt3, …)에 의해 순서대로 사이에 끼워지도록 직렬 접속되어 있다. 그리고, 결합 다이오드(D1)의 방향은, 게이트 단자(Gt1)로부터 게이트 단자(Gt2)를 향하여 전류가 흐르는 방향으로 접속되어 있다. 다른 결합 다이오드(D2, D3, D4, …)에 대해서도 마찬가지이다.
또한, 결합 다이오드(D256)는, 애노드 단자가 게이트 단자(Gt256)에 접속되고, 캐소드 단자가 전류 제한 저항(Rt)을 통해 전원선(71)에 접속되어 있다.
그리고, 스타드 다이오드(Ds)는, 캐소드 단자가 전송 사이리스터열의 일단측의 전송 사이리스터(T1)의 게이트 단자(Gt1)에 접속되고, 애노드 단자가 제2 전송 신호선(73)에 접속되어 있다.
전원선(71)은, Vga 단자에 접속되어 있다. Vga 단자는, 전원 라인(200b)에 접속되어, 전원 전위 공급부(170)로부터 전원 전위(Vga)가 공급된다.
도 6은 제1 실시형태에 있어서의 발광칩(C)의 평면 레이아웃도 및 단면도이다. 도 6에서는, 도 5에 나타낸 발광칩(C)의 좌측의 부분, 즉 발광 사이리스터(L1∼L4), 설정 사이리스터(S1∼S4), 전송 사이리스터(T1, T2)를 중심으로 한 부분을 나타내고 있다. 따라서, 도 6에서는, 도 5의 발광칩(C)의 우측의 부분, 즉 Ø2 단자, ØWe 단자, ØR 단자의 부분은 나타내고 있지 않다.
도 6의 (a)는, 발광칩(C)의 평면 레이아웃도이고, 도 6의 (b)는, 도 6의 (a)에 나타낸 VIB-VIB선에 의한 단면도이다. 따라서, 도 6의 (b)의 단면도에는, 도면 중 아래로부터 발광 사이리스터(L1), 접속 저항(Ry), 설정 사이리스터(S1), 접속 저항(Rx), 결합 다이오드(D1), 전송 사이리스터(T1)의 단면이 나타나 있다. 도 6의 (a) 및 (b)의 도면 중에는, 주요한 소자나 단자를 이름에 의해 표기하고 있다.
또한, 도 6의 (a)에서는, 각 소자간을 접속하는 배선을 실선으로 나타내고 있다. 그리고, 배선과 각 소자와 배선을 접속하기 위해, 각 소자상에 설치되는 층간 절연막에 열린 쓰루홀(through hole)을 검은 동그라미(●)로 나타내고 있다. 또한, 도 6의 (b)에서는, 층간 절연막 및 배선의 기재를 생략하고 있다.
발광칩(C)은, 도 6의 (b)에 나타내는 바와 같이, 예를 들면 GaAs나 GaAlAs 등의 화합물 반도체에 있어서, p형의 기판(80)상에, p형의 제1 반도체층(81), n형의 제2 반도체층(82), p형의 제3 반도체층(83) 및 n형의 제4 반도체층(84)이 순서대로 적층되어 구성되어 있다. 그리고, p형의 제1 반도체층(81), n형의 제2 반도체층(82), p형의 제3 반도체층(83), n형의 제4 반도체층(84)을 연속하여 에칭함으로써 상호 분리된 복수의 섬(아일랜드)(제1 아일랜드(301)∼제10 아일랜드(310) 및 부호를 부여하지 않은 아일랜드)에, 상술한 각 소자가 설치되어 있다.
도 6의 (a)에 나타내는 바와 같이, 제1 아일랜드(301)는, 평면 형상이 W자 형상이고, W자를 구성하는 좌측의 V자의 중앙부에 발광 사이리스터(L1)가, 우측의 V자의 중앙부에 발광 사이리스터(L2)가 설치되어 있다.
좌측의 V자의 부분과 우측의 V자의 부분은, 설정 사이리스터(S1) 및 설정 사이리스터(S2)의 위치가 다른 것 외에는, 좌우 대칭이다. 따라서, 좌측의 V자의 부분만을 설명한다.
좌측의 V자의 부분의 갈라진 한쪽 부분에 접속 저항(Rz)이, 갈라진 다른쪽 부분에 설정 사이리스터(S1) 및 접속 저항(Rx, Ry)이 설치되어 있다.
제2 아일랜드(302)는, 평면 형상이 장방형이고, 전송 사이리스터(T1), 결합 다이오드(D1)를 구비하고 있다.
제3 아일랜드(303)는, 평면 형상이 장방형이고, 설정 허가 사이리스터(TE1)를, 제4 아일랜드(304)도, 평면 형상이 장방형이고, 설정 허가 사이리스터(TE2)를 구비하고 있다. 제5 아일랜드(305)도, 평면 형상은 장방형이고, 스타트 다이오드(Ds)를 구비하고 있다.
제6 아일랜드(306)에는 전류 제한 저항(R1), 제7 아일랜드(307)에는 전류 제한 저항(RW1), 제8 아일랜드(308)에는 전류 제한 저항(RE), 제9 아일랜드(309)에는 전류 제한 저항(Rl1), 제10 아일랜드(310)에는 전류 제한 저항(Rl2)이 각각 설치되어 있다. 이들 아일랜드의 평면 형상은 장방형이다.
그리고, 발광칩(C)에는, 제1 아일랜드(301), 제2 아일랜드(302)와 마찬가지인 아일랜드(부호 생략)가, 이들에 병렬로 설치되어 있다. 이들 아일랜드에는, 발광 사이리스터(L2, L3, L4, …), 설정 사이리스터(S2, S3, S4, …), 전송 사이리스터(T2, T3, T4, …) 등이, 제1 아일랜드(301), 제2 아일랜드(302)와 마찬가지로 설치되어 있다. 이들에 대해서는, 설명을 생략한다.
또한, 제3 아일랜드(303), 제4 아일랜드(304)와 마찬가지인 아일랜드가 설치되고, 소등 사이리스터(TR1, TR2)가 설치되어 있다. 또한, 제6 아일랜드(306), 제7 아일랜드(307), 제9 아일랜드(309), 제10 아일랜드(310)와 마찬가지인 아일랜드가 설치되고, 전류 제한 저항(R2, RW2, RR1, RR2, Rl3, Rl4)이 설치되어 있다.
그리고 또한, 도 6의 (b)에 나타내는 바와 같이, 기판(80)의 이면에는 Vsub 단자가 되는 이면 전극(85)이 설치되어 있다.
또한, 도 6의 (a) 및 도 6의 (b)에 의해, 제1 아일랜드(301)∼제10 아일랜드(310)에 대해서 상세히 설명한다.
W자 형상의 제1 아일랜드(301)의 좌측(도 6에서)의 V자의 중앙부에 설치된 발광 사이리스터(L1)는, p형의 기판(80)상의 p형의 제1 반도체층(81)을 애노드 단자, n형의 제4 반도체층(84)의 영역(111)상에 형성된 n형 오믹(ohmic) 전극(121)을 캐소드 단자, n형의 제4 반도체층(84)을 제거하여 노출시킨 p형의 제3 반도체층(83)상에 형성된 p형 오믹 전극(131)을 게이트 단자(Gl1)로 한다. 그리고, n형 오믹 전극(121) 및 점등 신호선(75-1, 75-2)으로 덮힌 부분을 제외하고 n형의 제4 반도체층(84)의 영역(111)의 표면(발광면(312))으로부터 광을 방출한다. 또한, p형 오믹 전극(131)은, 영역(111)에 근접하여 설치되고, 제1 아일랜드(301)의 V자 형상의 부분에 연장되어 있다.
제1 아일랜드(301)의 V자 형상의 우측의 부분에 설치된 설정 사이리스터(S1)는, p형의 기판(80)상의 p형의 제1 반도체층(81)을 애노드 단자, n형의 제4 반도체층(84)의 영역(112)상에 형성된 n형 오믹 전극(122)을 캐소드 단자, p형의 제3 반도체층(83)을 게이트 단자(Gs1)로 한다. 이 p형의 제3 반도체층(83)이 게이트층으로서 기능한다. 또한, 게이트 단자(Gs1)는 개별의 전극으로서 구성되지 않고, 후술하는 접속 저항(Rx) 및 접속 저항(Ry)의 p형의 제3 반도체층(83)(저항으로서 작용하는 층)에 연속하고 있다.
동일하게, 제1 아일랜드(301)에 설치된 접속 저항(Rx)은, p형의 제3 반도체층(83)상에 설치된 p형 오믹 전극(132)과, 설정 사이리스터(S1) 사이의 p형의 제3 반도체층(83)을 저항으로 하고 있다. p형 오믹 전극(132)은, 제1 아일랜드(301)의 W자 형상의 중앙 부분에 설치되어 있다. 접속 저항(Ry)은, 설정 사이리스터(S1)와, p형 오믹 전극(131)(게이트 단자(Gl1)) 사이의 p형의 제3 반도체층(83)을 저항으로 하고 있다.
또한, 제1 아일랜드(301)에 설치된 접속 저항(Rz)은, p형 오믹 전극(131)(게이트 단자(Gl1))과, p형의 제3 반도체층(83)상에 설치된 p형 오믹 전극(133) 사이의 p형의 제3 반도체층(83)을 저항으로 하고 있다. p형 오믹 전극(133)은, 제1 아일랜드(301)의 좌측의 V자 형상으로 갈라진 좌측의 부분의 선단에 설치되어 있다.
제2 아일랜드(302)에 설치된 결합 다이오드(D1)는, n형의 제4 반도체층(84)의 영역(113)상에 설치된 n형 오믹 전극(123)을 캐소드 단자, n형의 제4 반도체층(84)을 제거하여 노출시킨 p형의 제3 반도체층(83)상에 설치된 p형 오믹 전극(134)(게이트 단자(Gt1))을 애노드 단자로 하고 있다.
동일하게, 제2 아일랜드(302)에 설치된 전송 사이리스터(T1)는, p형의 기판(80)상의 p형의 제4 반도체층(84)을 애노드 단자, n형의 제4 반도체층(84)의 영역(114)상에 형성된 n형 오믹 전극(124)을 캐소드 단자, p형 오믹 전극(134)을 게이트 단자(Gt1)로 하고 있다.
또한, 제1 아일랜드(301), 제2 아일랜드(302)와 병렬로 설치된 다른 아일랜드도 마찬가지이다.
제3 아일랜드(303)에 설치된 설정 허가 사이리스터(TE1)는, p형의 기판(80)상의 p형의 제4 반도체층(84)을 애노드 단자, n형의 제4 반도체층(84)의 영역(115)상에 형성된 n형 오믹 전극(125)을 캐소드 단자, n형의 제4 반도체층(84)을 제거하여 노출시킨 p형의 제3 반도체층(83)상에 형성된 p형 오믹 전극(135)을 게이트 단자(Gte1)로 하고 있다.
제4 아일랜드(304)에 설치된 설정 허가 사이리스터(TE2)는, p형의 기판(80)상의 p형의 제4 반도체층(84)을 애노드 단자, n형의 제4 반도체층(84)의 영역(116)상에 형성된 n형 오믹 전극(126)을 캐소드 단자, n형의 제4 반도체층(84)을 제거하여 노출시킨 p형의 제3 반도체층(83)상에 형성된 p형 오믹 전극(136)을 게이트 단자(Gte2)로 하고 있다.
제5 아일랜드(305)에 설치된 스타트 다이오드(Ds)는, n형의 제4 반도체층(84)의 영역(117)상에 설치된 n형 오믹 전극(127)을 캐소드 단자, n형의 제4 반도체층(84)을 제거하여 노출시킨 p형의 제3 반도체층(83)상에 형성된 p형 오믹 전극(137)을 애노드 단자로 하고 있다.
제6 아일랜드(306)에 설치된 전류 제한 저항(R1), 제7 아일랜드(307)에 설치된 전류 제한 저항(RW1), 제8 아일랜드(308)에 설치된 전류 제한 저항(RE), 제9 아일랜드(309)에 설치된 전류 제한 저항(Rl1), 제10 아일랜드(310)에 설치된 전류 제한 저항(Rl2)은, p형의 제3 반도체층(83)상에 형성된 한 세트의 p형 오믹 전극(부호 생략)간의 p형의 제3 반도체층(83)을 저항으로서 형성되어 있다.
도 6의 (a)에서, 각 소자간의 접속 관계를 설명한다.
제1 아일랜드(301)의 발광 사이리스터(L1)의 캐소드 단자인 n형 오믹 전극(121)은 점등 신호선(75-1)에 접속되어 있다. 점등 신호선(75-1)은 제9 아일랜드(309)에 설치된 전류 제한 저항(Rl1)을 통해, 전원선(71)에 접속되어 있다. 다른 홀수 번호의 발광 사이리스터(L3, …)도 마찬가지이다.
한편, 제1 아일랜드(301)에 인접하는 아일랜드에 설치된 짝수 번호의 발광 사이리스터(L2)의 캐소드 단자인 n형 오믹 전극(부호 생략)은 점등 신호선(75-2)에 접속되어 있다. 점등 신호선(75-2)은 제10 아일랜드(310)에 설치된 전류 제한 저항(Rl2)을 통해, 전원선(71)에 접속되어 있다. 다른 짝수 번호의 발광 사이리스터(L4, …)도 마찬가지이다.
제1 아일랜드(301)의 설정 사이리스터(S1)의 캐소드 단자인 n형 오믹 전극(122)은 설정 신호선(74-1)에 접속되어 있다. 다른 홀수 번호의 설정 사이리스터(S3, S5, …)에 대해서도 마찬가지이다. 또한, 제3 아일랜드(303)의 설정 허가 사이리스터(TE1)의 캐소드 단자인 n형 오믹 전극(125)도 설정 신호선(74-1)에 접속되어 있다. 설정 신호선(74-1)은, 제7 아일랜드(307)에 설치된 전류 제한 저항(RW1)을 통해, ØWo 단자에 접속되어 있다.
제1 아일랜드(301)에 설정 사이리스터(S1)와 마찬가지로 설치된 설정 사이리스터(S2)의 캐소드 단자인 n형 오믹 전극(부호 생략)은 설정 신호선(74-2)에 접속되어 있다. 다른 짝수 번호의 설정 사이리스터(S2, S6, …)에 대해서도 마찬가지이다. 또한, 제4 아일랜드(304)에 설치된 설정 허가 사이리스터(TE2)의 캐소드 단자인 n형 오믹 전극(126)도 설정 신호선(74-2)에 접속되어 있다. 설정 신호선(74-2)은, 도시하지 않은 아일랜드에 설치된 전류 제한 저항(RW2)을 통해, 도시하지 않은 ØWe 단자에 접속되어 있다.
제3 아일랜드(303)에 설치된 설정 허가 사이리스터(TE1)의 게이트 단자(Gte1)인 p형 오믹 전극(135)과, 제4 아일랜드(304)에 설치된 설정 허가 사이리스터(TE2)의 게이트 단자(Gte2)인 p형 오믹 전극(136)은, 허가 신호선(76)에 접속되어 있다. 허가 신호선(76)은, 제8 아일랜드(308)에 설치된 전류 제한 저항(RE)을 통해 ØE 단자에 접속되어 있다.
제1 아일랜드(301)의 p형 오믹 전극(132)은, 제2 아일랜드(302)의 p형 오믹 전극(134)(게이트 단자(Gt1))에 접속되어 있다. 제1 아일랜드(301)의 p형 오믹 전극(133)은 전원선(71)에 접속되어 있다.
제1 아일랜드(301), 제2 아일랜드(302)와 병렬로 설치된, 제1 아일랜드(301), 제2 아일랜드(302)와 마찬가지인 아일랜드에 대해서도 마찬가지이다. 전원선(71)은 Vga 단자에 접속되어 있다.
제2 아일랜드(302)의 p형 오믹 전극(134)(게이트 단자(Gt1))은, 제5 아일랜드(305)에 설치된 스타드 다이오드(Ds)의 캐소드 단자인 n형 오믹 전극(127)에 접속되어 있다.
제2 아일랜드(302)에 설치된 전송 사이리스터(T1)의 캐소드 단자인 n형 오믹 전극(124)은, 제1 전송 신호선(72)에 접속되어 있다. 제1 전송 신호선(72)은, 제6 아일랜드(306)에 설치된 전류 제한 저항(R1)을 통해, Ø1 단자에 접속되어 있다.
제2 아일랜드(302)에 병렬로 설치되고, 제2 아일랜드(302)와 마찬가지인 아일랜드에 설치된 홀수 번호의 전송 사이리스터(T3, …)도 마찬가지이다.
제2 아일랜드(302)에 병렬로 설치되고, 제2 아일랜드(302)와 마찬가지인 아일랜드에 설치된 짝수 번호의 전송 사이리스터(T2, …)의 캐소드 단자는, 제2 전송 신호선(73)에 접속되어 있다. 제5 아일랜드(305)에 설치된 스타트 다이오드(Ds)의 애노드 단자인 p형 오믹 전극(137)도 제2 전송 신호선(73)에 접속되어 있다. 그리고, 제2 전송 신호선(73)은, 도시하지 않은 아일랜드에 설치된 전류 제한 저항(R1)을 통해, 도시하지 않은 Ø1 단자에 접속되어 있다.
제2 아일랜드(302)에 설치된 결합 다이오드(D1)의 캐소드 단자는, 인접하는 제2 아일랜드(302)와 마찬가지인 아일랜드에 설치된 전송 사이리스터(T2)의 게이트 단자(Gt2)인 p형 오믹 전극(138)에 접속되어 있다. 제2 아일랜드(302)에 병렬하는 제2 아일랜드(302)와 마찬가지인 아일랜드에 설치된 결합 다이오드(D2, …)에 있어서도 마찬가지이다.
또한, 설명을 생략하지만, 제3 아일랜드(303), 제4 아일랜드(304)와 마찬가지인 아일랜드에 설치된 소등 사이리스터(TR1, TR2), 제6 아일랜드(306), 제7 아일랜드(307), 제9 아일랜드(309), 제10 아일랜드(310)와 마찬가지인 아일랜드에 설치된 전류 제한 저항(R2, RW2, RR1, RR2, Rl3, Rl4)에 대해서도, 마찬가지로 구성되어 있다.
이와 같이 하여, 도 5에 나타낸 발광칩(C)이 구성된다.
다음으로, 사이리스터(발광 사이리스터(L), 전송 사이리스터(T), 설정 사이리스터(S), 설정 허가 사이리스터(TE1, TE2), 소등 사이리스터(TR1, TR2))의 기본적인 동작(기본 동작)에 대해서 설명한다.
<사이리스터의 기본 동작>
사이리스터는, 애노드 단자, 캐소드 단자, 게이트 단자의 3단자를 갖는 반도체 소자이다.
이하에서는, 예로서 도 5, 도 6에 나타낸 바와 같이 발광칩(C)의 Vsub 단자(사이리스터의 애노드 단자)에 공급되는 기준 전위(Vsub)를 하이레벨의 전위(이하, 「H」라고 기재함)로서 0V, Vga 단자에 공급되는 전원 전위(Vga)를 로우레벨의 전위(이하, 「L」이라고 기재함)로서 -3.3V로 한다. 그리고, 사이리스터는, 도 6의 (b)에 나타낸 바와 같이, GaAs, GaAlAs 등에 의한 p형의 반도체층(제1 반도체층(81), 제3 반도체층(83)), n형의 반도체층(제2 반도체층(82), 제4 반도체층(84))을 적층하여 구성되어 있다고 하고, pn 접합의 확산 전위(순방향 전위)(Vd)를 1.5V로 한다.
오프(off) 상태의 사이리스터에서는, 애노드 단자와 캐소드 단자 사이에 흐르는 전류가 온 상태에 비하여 작다. 오프 상태의 사이리스터는, 문턱 전압보다 낮은 전위(절대값이 큰 음의 전위)가 캐소드 단자에 인가되면 온 상태로 이행(턴온)한다. 사이리스터는, 턴온하면, 애노드 단자와 캐소드 단자 사이에 오프 상태에 비하여 큰 전류가 흐르는 상태(온 상태)가 된다. 여기에서, 사이리스터의 문턱 전압은, 게이트 단자의 전위에서 pn 접합의 순방향 전위(Vd)를 뺀 값이다. 따라서, 사이리스터의 게이트 단자의 전위가 -1.5V이면, 문턱 전압은 -3.0V가 된다. 즉, -3.0V보다 낮은 전위가 캐소드 단자에 인가되면, 사이리스터가 턴온한다. 또한, 사이리스터의 게이트 단자의 전위가 0V이면, 문턱 전압은 -1.5V가 된다.
온 상태의 사이리스터의 게이트 단자는, 사이리스터의 애노드 단자의 전위에 가까운 전위가 된다. 여기에서는, 애노드 단자를 「H」(0V)로 설정하고 있으므로, 게이트 단자의 전위는 「H」(0V)가 되는 것으로 설명한다. 또한, 온 상태의 사이리스터의 캐소드 단자는, 애노드 단자의 전위에서 pn 접합의 순방향 전위(Vd)를 뺀 전위가 된다. 즉, 캐소드 단자의 전위는 -1.5V가 된다.
사이리스터는, 한 번 턴온하면, 캐소드 단자의 전위가, 온 상태를 유지하기 위해 필요한 전위(유지 전위)보다 높은 전위(절대값이 작은 음의 전위, 0 또는 양의 전위)가 될 때까지 온 상태를 유지한다. 온 상태의 사이리스터의 캐소드 단자의 전위는 -1.5V이므로, 캐소드 단자에 -1.5V보다 낮은 전위가 계속적으로 인가되어, 온 상태를 유지할 수 있는 전류가 공급되면, 사이리스터는 온 상태를 유지한다. 유지 전위는 -Vd(-1.5V)이다.
한편, 사이리스터는, 캐소드 단자에 -1.5V보다 높은 전위가 인가되면, 오프 상태로 이행(턴오프)한다. 예를 들면, 캐소드 단자가 「H」(0V)가 되면, 캐소드 단자가 애노드 단자와 동(同)전위가 되므로, 사이리스터는 턴오프한다.
그리고, 사이리스터는, 온 상태에서는 전류가 흐른 상태를 유지하고, 게이트 단자의 전위에 의해서는 오프 상태로 이행하지 않는다. 즉, 사이리스터는 온 상태를 유지(기억, 보유)하는 기능을 갖고 있다.
상술한 바와 같이, 사이리스터의 온 상태를 유지하기 위해 캐소드 단자에 인가되는 전위는, 사이리스터를 턴온시키기 위해 캐소드 단자에 인가되는 전위에 비하여 낮아도 된다.
발광 사이리스터(L)는, 턴온하면 점등(발광)하고, 턴오프하면 소등(비점등)한다. 온 상태의 발광 사이리스터(L)의 발광 출력(발광량)은, 캐소드 단자와 애노드 단자간에 흘리는 전류에 의해 정해진다. 또한, 전송 사이리스터(T), 설정 사이리스터(S), 설정 허가 사이리스터(TE1, TE2), 소등 사이리스터(TR1, TR2)도 턴온에 의해 발광할 경우가 있다. 이들 사이리스터는, 발광량이 크면 화상 형성에 영향을 미치므로, 차광 등에 의해 발광량이 억제되고 있다.
(발광 장치(65)의 동작)
상술한 바와 같이, 제1 전송 신호(Ø1a), 제2 전송 신호(Ø2a), 허가 신호(ØEa), 소등 신호(ØRa)는, 발광칩 그룹(#a)에 대하여 공통으로 송신된다. 따라서, 발광칩 그룹(#a)의 발광칩(Ca1∼Ca20)은 병행하여(동시에) 동작한다. 그리고, 제1 전송 신호(Ø1b)는, 제2 전송 신호(Ø2b), 허가 신호(ØEb), 소등 신호(ØRb)는, 발광칩 그룹(#b)에 대하여 공통으로 송신된다. 따라서, 발광칩 그룹(#b)의 발광칩(Cb1∼Cb20)은 병행하여(동시에) 동작한다.
한편, 설정 신호(ØWo1∼ØWo20) 및 설정 신호(ØWe1∼ØWe20)는, 발광칩 그룹(#a)에 속하는 하나의 발광칩(C)과 발광칩 그룹(#b)에 속하는 하나의 발광칩(C)이 구성하는 발광칩 세트(#1∼#20)의 각각에 대하여 공통으로 송신된다. 따라서, 발광칩 세트(#1∼#20)는 병행하여(동시에) 동작한다.
이상에서, 발광칩 세트(#1)(발광칩(Ca1, Cb1))의 동작을 설명하면 충분하다.
도 7은 제1 실시형태에 있어서의 발광 장치(65)의 발광칩(C)의 동작을 설명하기 위한 타이밍 차트이다.
도 7에서는 발광 장치(65)에 있어서 발광칩 세트(#1)(발광칩(Ca1, Cb1))의 동작을 설명하는 타이밍 차트를 나타내고 있다. 그리고, 도 7에서는 각각의 발광칩(C)에 있어서, 발광 사이리스터(L1∼L8)의 각 8개의 발광 사이리스터(L)의 점등 또는 비점등을 제어하는 부분의 타이밍 차트를 나타내고 있다. 또한, 이하에서는, 발광 사이리스터(L)의 점등 또는 비점등을 제어하는 것을 점등 제어라고 부른다.
발광칩(Ca1)에서는, 발광 사이리스터(L1∼L8)를 모두 점등시키기로 했다. 발광칩(Cb1)에서는, 발광 사이리스터(L1∼L3, L5∼L8)를 점등시키기로 하고, 발광 사이리스터(L4)를 비점등으로 했다.
또한, 도 7에서는 발광칩(Ca1)은, 홀수 번호의 발광 사이리스터(L1, 3, 5, …)를 나타내는 발광칩(Ca1)(odd)과, 짝수 번호의 발광 사이리스터(L2, 4, 6, …)를 나타내는 발광칩(Ca1)(even)으로 나누어 나타내고 있다. 발광칩(Cb1)에 대해서도 마찬가지이다.
후술하는 바와 같이, 제1 실시형태에서는, 짝수 번호의 발광 사이리스터(L)와, 홀수 번호의 발광 사이리스터(L)가 각각 발광 소자 그룹을 구성하고, 각각의 발광 소자 그룹 중 1개의 발광 사이리스터(L), 즉 홀수 번호 중 1개의 발광 사이리스터(L)와 짝수 번호 중 1개의 발광 사이리스터(L)가 페어가 되어 점등 제어된다.
도 7에서, 시각 a로부터 시각 y로 알파벳순으로 시각이 경과한다고 한다. 발광칩 그룹(#a)의 발광칩(Ca1)의 발광 사이리스터(L1, L2)는, 시각 c 내지 시각 p의 기간 Ta(1)에 있어서 점등 제어된다. 발광칩 그룹(#a)의 발광칩(Ca1)의 발광 사이리스터(L3, L4)는, 시각 p 내지 시각 u의 기간 Ta(2)에 있어서 점등 제어된다. 발광칩 그룹(#a)의 발광칩(Ca1)의 발광 사이리스터(L5, L6)는, 시각 u 내지 시각 w의 기간 Ta(3)에 있어서 점등 제어된다. 발광칩 그룹(#a)의 발광칩(Ca1)의 발광 사이리스터(L7, L8)는, 시각 w 내지 시각 y의 기간 Ta(4)에 있어서 점등 제어된다. 이하, 마찬가지로 하여 번호가 5 이상의 발광 사이리스터(L)가 점등 제어된다.
한편, 발광칩 그룹(#b)의 발광칩(Cb1)의 발광 사이리스터(L1, L2)는, 시각 i 내지 시각 r의 기간 Tb(1)에 있어서 점등 제어된다. 발광칩 그룹(#b)의 발광칩(Cb1)의 발광 사이리스터(L3, L4)는, 시각 r 내지 시각 v의 기간 Tb(2)에 있어서 점등 제어된다. 발광칩 그룹(#b)의 발광칩(Cb1)의 발광 사이리스터(L5, L6)는, 시각 v 내지 시각 x의 기간 Tb(3)에 있어서 점등 제어된다. 발광칩 그룹(#b)의 발광칩(Cb1)의 발광 사이리스터(L7, L8)(도시 생략)는, 시각 x 이후의 기간 Tb(4)에 있어서 점등 제어된다.
이하, 마찬가지로 하여 번호가 9 이상의 발광 사이리스터(L)가 점등 제어된다.
본 실시형태에서는, 기간 Ta(1), Ta(2), Ta(3), … 및 기간 Tb(1), Tb(2), Tb(3), …은 동일한 길이의 기간으로 하고, 각각을 구별하지 않을 때에는 기간 T라고 부른다.
그리고, 발광칩 그룹(#a)의 발광칩(Ca1∼Ca20)을 제어하는 기간 Ta(1), Ta(2), Ta(3), …와, 발광칩 그룹(#b)의 발광칩(Cb1∼Cb20)을 제어하는 기간 Tb(1), Tb(2), Tb(3), …는, 기간 T의 절반의 길이(위상으로 말하면 180°) 어긋나 있다고 한다. 즉, 기간 Tb(1)는, 기간 Ta(1)가 개시한 후, 기간 T의 절반의 기간이 경과했을 때에 개시한다.
따라서, 이하에서는, 발광칩 그룹(#a)의 발광칩(Ca1)을 제어하는 기간 Ta(1), Ta(2), Ta(3), …에 대해서 설명한다.
또한, 이하에 설명하는 신호의 상호의 관계가 유지되도록 하면, 기간 T의 길이를 가변으로 해도 된다.
기간 Ta(1), Ta(2), Ta(3), …에 있어서의 신호 파형은, 화상 데이터에 의해 변화하는 설정 신호 ØWo(ØWo1∼ØWo20) 및 설정 신호 ØWe(ØWe1∼ØWe20)를 제외하고, 동일한 파형의 반복이다.
따라서, 이하에서는, 시각 c에서 시각 p까지의 기간 Ta(1)만을 설명한다. 또한, 시각 a에서 시각 c까지의 기간은, 발광칩(Ca1) 및 발광칩(Cb1)이 동작을 개시하는 기간이다. 이 기간의 신호에 대해서는, 동작의 설명에서 설명한다.
기간 Ta(1)에 있어서의 제1 전송 신호(Ø1a), 제2 전송 신호(Ø2a), 허가 신호(ØEa), 소등 신호(ØRa)의 신호 파형에 대해서 설명한다.
제1 전송 신호(Ø1a)는 시각 c에서 「L」이며, 시각 n에서 「L」로부터 「H」로 이행하고, 시각 p에서 「H」를 유지하고 있다.
제2 전송 신호(Ø2a)는 시각 c에서 「H」이며, 시각 m에서 「H」로부터 「L」로 이행하고, 시각 p에서 「L」을 유지하고 있다.
여기에서, 제1 전송 신호(Ø1a)와 제2 전송 신호(Ø2a)를 비교하면, 기간 Ta(1)에 있어서의 제1 전송 신호(Ø1a)의 파형이, 기간 Ta(2)에 있어서의 제2 전송 신호(Ø2a)의 파형이 되어 있다. 그리고, 기간 Ta(1)에 있어서의 제2 전송 신호(Ø2a)의 파형이, 기간 Ta(2)에 있어서의 제1 전송 신호(Ø1a)의 파형이 되어 있다.
즉, 제1 전송 신호(Ø1a)와 제2 전송 신호(Ø2a)는 기간 T의 2배의 기간(2T)을 단위로 하여 반복하는 신호 파형이다. 그리고, 시각 m에서 시각 n까지의 기간과 같이, 모두 「L」이 되는 기간을 사이에 끼워, 교대로 「H」와 「L」을 반복하고 있다. 그리고, 시각 a에서 시각 b까지의 기간을 제외하고, 제1 전송 신호(Ø1a)와 제2 전송 신호(Ø2a)는, 동시에 「H」가 되는 기간을 갖지 않는다.
제1 전송 신호(Ø1a)와 제2 전송 신호(Ø2a)의 한 세트의 전송 신호에 의해, 도 5에 나타낸 전송 사이리스터(T)가, 후술하는 바와 같이, 차례대로 온 상태가 되어, 점등 또는 비점등의 제어의 대상인(점등 제어하는) 발광 사이리스터(L)를 설정한다.
허가 신호(ØEa)는, 시각 c에서 「H」이며, 시각 d에서 「H」로부터 「L」로 이행하고, 시각 h에서 「L」로부터 「H」로 이행한다. 그리고, 시각 p에서 「H」를 유지하고 있다.
허가 신호(ØEa)는, 후술하는 바와 같이, 점등 또는 비점등의 제어의 대상인(점등 제어하는) 발광 사이리스터(L)를 점등 가능한 상태로 설정한다.
소등 신호(ØRa)는, 시각 c에서 「H」이며, 시각 o에서 「H」로부터 「L」로 이행하고, 시각 p에서 「L」로부터 「H」로 이행한다.
소등 신호(ØRa)는, 후술하는 바와 같이, 점등(발광)하고 있는 발광 사이리스터(L)를 턴오프시켜, 소등시키는 신호이다.
설정 신호(ØWo1)는, 시각 c에서 「H」이며, 시각 e에서 「H」로부터 「L」로 이행하고, 시각 f에서 「L」로부터 「H」로 이행한다. 또한, 시각 k에서 「H」로부터 「L」로 이행하고, 시각 l에서 「L」로부터 「H」로 이행한다. 즉, 설정 신호(ØWo1)는, 기간 Ta(1)에 있어서, 「L」의 기간이 2개 있다.
여기에서는, 기간 Ta(1)에 있어서의 설정 신호(ØWe1)의 파형은, 설정 신호(ØWo1)의 파형과 동일하다.
그리고, 설정 신호(ØWo1, ØWe1)와 허가 신호(ØEa)의 관계를 보면, 설정 신호(ØWo1, ØWe1)는 허가 신호(ØEa)가 「L」인 시각 d에서 시각 h까지의 기간에 포함되는 시각 e에서 시각 f까지의 기간에 있어서 「L」이 되어 있다.
한편, 허가 신호(ØEa)에 대하여 위상이 180° 어긋나 송신되는 허가 신호(ØEb)와, 설정 신호(ØWo1, ØWe1)의 관계를 보면, 설정 신호(ØWo1, ØWe1)는 허가 신호(ØEb)가 「L」인 시각 j에서 시각 o까지의 기간에 포함되는 시각 k에서 시각 l까지의 기간에 있어서 「L」이 되어 있다.
즉, 기간 Ta(1)에 있어서, 설정 신호(ØWo1, ØWe1)가 맨 처음에 「L」이 되는 기간(시각 e 내지 시각 f)은, 발광칩(Ca1)의 발광 사이리스터(L1, L2)를 턴온시켜, 점등(발광)시키기 위한 신호이며, 설정 신호(ØWo1)가 나중에 「L」이 되는 기간(시각 k 내지 시각 l)은, 발광칩(Cb1)의 발광 사이리스터(L1, L2)를 턴온시켜, 점등(발광)시키기 위한 신호이다.
이 때문에, 허가 신호(ØEa)가 「L」인 기간(시각 d 내지 시각 h)은, 발광칩(Cb1)의 발광 사이리스터(L1)를 턴온시켜 점등(발광)시키기 위해, 설정 신호(ØWo1, ØWe1)가 「L」이 되는 기간(시각 k 내지 시각 l)과 겹치지 않도록 설정되어 있다. 마찬가지로, 허가 신호(ØEb)가 「L」인 기간(시각 j 내지 시각 o)은, 발광칩(Ca1)의 발광 사이리스터(L1)를 턴온시켜 점등(발광)시키기 위해, 설정 신호(ØWo1, ØWe1)가 「L」이 되는 기간(시각 e 내지 시각 f)과 겹치지 않도록 설정되어 있다.
후술하는 바와 같이, 발광 사이리스터(L)는, 허가 신호(ØE)(허가 신호(ØEa, ØEb))가 「L」이며, 설정 신호(ØW)(설정 신호(ØWo, ØWe))가 「L」이 될 때, 턴온하여 점등(발광)한다.
그러면, 도 4 및 도 5를 참조하면서, 도 7에 나타낸 타이밍 차트에 따라, 발광 장치(65)에 있어서의 발광칩(C)의 동작을 설명한다.
(1) 시각 a
발광 장치(65)에 기준 전위(Vsub) 및 전원 전위(Vga)의 공급을 개시한 시각 a에서의 상태(초기 상태)에 대해서 설명한다.
<발광 장치(65)>
도 7에 나타낸 타이밍 차트의 시각 a에 있어서, 전원 라인(200a)은 「H」(OV)의 기준 전위(Vsub)로 설정되고, 전원 라인(200b)은 「L」(-3.3V)의 전원 전위(Vga)로 설정된다(도 4 참조). 따라서, 모든 발광칩(C)(발광칩(Ca1∼Ca20) 및 발광칩(Cb1∼Cb20))의 각각의 Vsub 단자는 「H」로 설정되고, 각각의 Vga 단자는 「L」(-3.3V)로 설정된다. 그리고, Vga 단자에 접속되어 있는 전원선(71)이 「L」이 된다. 또한, 전류 제한 저항(Rl1, Rl3)을 통해 전원선(71)에 접속되어 있는 점등 신호선(75-1)이 「L」이 되고, 전류 제한 저항(Rl2, Rl4)을 통해 전원선(71)에 접속되어 있는 점등 신호선(75-2)이 「L」이 된다(도 5 참조).
그리고, 신호 발생 회로(110)의 전송 신호 발생부(120a)는 제1 전송 신호(Ø1a), 제2 전송 신호(Ø2a)를 각각 「H」로, 전송 신호 발생부(120b)는 제1 전송 신호(Ø1b), 제2 전송 신호(Ø2b)를 각각 「H」로 설정한다. 그러면, 제1 전송 신호 라인(201a, 201b) 및 제2 전송 신호 라인(202a, 202b)이 「H」가 된다(도 4 참조). 이에 따라, 발광칩(C)(발광칩(Ca1∼Ca20) 및 발광칩(Cb1∼Cb20))의 각각의 Ø1 단자 및 Ø2 단자가 「H」가 된다. 전류 제한 저항(R1)을 통해 Ø1 단자에 접속되어 있는 제1 전송 신호선(72)의 전위도 「H」가 되고, 전류 제한 저항(R2)을 통해 Ø1 단자에 접속되어 있는 제2 전송 신호선(73)도 「H」가 된다(도 5 참조).
또한, 신호 발생 회로(110)의 허가 신호 발생부(130a)는 허가 신호(ØEa)를 「H」로, 허가 신호 발생부(130b)는 허가 신호(ØEb)를 「H」로 설정한다. 그러면, 허가 신호 라인(203a, 203b)이 「H」가 된다(도 4 참조). 이에 따라, 발광칩(C)의 ØE 단자가 「H」가 된다(도 5 참조).
그리고 또한, 신호 발생 회로(110)의 소등 신호 발생부(140a)는 소등 신호(ØRa)를 「H」로, 소등 신호 발생부(140b)는 소등 신호(Ølb)를 「H」로 설정한다. 그러면, 소등 신호 라인(204a, 204b)이 「H」가 된다(도 4 참조). 이에 따라, 발광칩(C)의 ØR 단자가 「H」가 된다. ØR 단자에 접속되어 있는 소등 신호선(77)도 「H」가 된다(도 5 참조).
신호 발생 회로(110)의 설정 신호 발생부(150a)는 설정 신호(ØWo1∼ØWo20)를 「H」로 설정한다. 그러면, 설정 신호 라인(205o1∼205o20)이 「H」가 된다. 설정 신호 발생부(150b)는 설정 신호(ØWe1∼ØWe20)를 「H」로 설정한다. 그러면, 설정 신호 라인(205e1∼205e20)이 「H」가 된다(도 4 참조). 이에 따라, 발광칩(C)의 ØWo 단자 및 ØWe 단자가 「H」가 된다(도 5 참조).
발광칩(C)의 ØWo 단자는, 전류 제한 저항(RW1)을 통해, 설정 신호선(74-1)에 접속되어 있다. 발광칩(C)의 ØWe 단자는, 전류 제한 저항(RW2)을 통해, 설정 신호선(74-2)에 접속되어 있다. 따라서, 설정 신호선(74-1, 74-2)도 「H」가 된다(도 5 참조).
다음으로, 도 5를 참조하면서, 도 7에 나타낸 타이밍 차트에 따라, 발광칩(C)의 동작을, 발광칩 세트(#1)에 속하는 발광칩(Ca1, Cb1)에서 설명한다.
또한, 도 7 및 이하에서의 설명에서는, 각 단자의 전위가 스텝 형상으로 변화한다고 하고 있지만, 각 단자의 전위는 서서히 변화하고 있다. 따라서, 전위 변화의 동안이어도, 하기에 나타내는 조건이 충족되어지면, 사이리스터는, 턴온 및 턴오프 등의 상태의 변화를 보인다.
<발광칩(Ca1)>
전송 사이리스터(T), 설정 사이리스터(S), 발광 사이리스터(L), 설정 허가 사이리스터(TE1, TE2) 및 소등 사이리스터(TR1, TR2)의 애노드 단자는 Vsub 단자에 접속되어 있으므로, 「H」로 설정된다.
한편, 홀수 번호의 전송 사이리스터(T1, T3, T5, …)의 각각의 캐소드 단자는, 제1 전송 신호선(72)에 접속되고, 「H」로 설정되어 있다. 짝수 번호의 전송 사이리스터(T2, T4, T6, …)의 각각의 캐소드 단자는, 제2 전송 신호선(73)에 접속되고, 「H」로 설정되어 있다. 따라서, 전송 사이리스터(T)의 애노드 단자 및 캐소드 단자는 모두 「H」가 되고, 전송 사이리스터(T)는 오프 상태에 있다.
마찬가지로, 홀수 번호의 설정 사이리스터(S1, S3, S5, …) 및 설정 허가 사이리스터(TE1)의 각각의 캐소드 단자는, 설정 신호선(74-1)에 접속되고, 「H」로 설정되어 있다. 짝수 번호의 설정 사이리스터(S2, S4, S6, …) 및 설정 허가 사이리스터(TE2)의 각각의 캐소드 단자는, 설정 신호선(74-2)에 접속되고, 「H」로 설정되어 있다. 설정 신호선(74-1, 74-2)은 「H」이므로, 설정 사이리스터(S) 및 설정 허가 사이리스터(TE1, TE2)의 애노드 단자 및 캐소드 단자는 모두 「H」가 되고, 오프 상태에 있다.
또한, 홀수 번호의 발광 사이리스터(L1, L3, L5, …) 및 소등 사이리스터(TR2)의 게이트 단자(Gtr2)는, 점등 신호선(75-1)에 접속되고, 「L」(-3.3V)로 설정되어 있다. 짝수 번호의 발광 사이리스터(L2, L4, L6, …) 및 소등 사이리스터(TR1)의 게이트 단자(Gtr1)는, 점등 신호선(75-2)에 접속되고, 「L」(-3.3V)로 설정되어 있다.
따라서, 발광 사이리스터(L)의 애노드 단자 및 캐소드 단자는 모두 「L」(-3.3V)로 되어 있다. 소등 사이리스터(TR1, TR2)는, 문턱 전압이 모두 -4.8V로 되어 있다.
설정 허가 사이리스터(TE1)의 게이트 단자(Gte1) 및 설정 허가 사이리스터(TE2)의 게이트 단자(Gte2)는 허가 신호선(76)에 접속되고, 「H」(OV)로 설정되어 있다. 따라서, 설정 허가 사이리스터(TE1) 및 설정 허가 사이리스터(TE2)는，모두 문턱 전압은 -1.5V이다.
소등 사이리스터(TR1)의 캐소드 단자는 전류 제한 저항(RR1)을 통해, 소등 사이리스터(TR2)의 캐소드 단자는 전류 제한 저항(RR2)을 통해 소등 신호선(77)에 접속되어 있다. 소등 신호선(77)은 「H」로 설정되어 있다. 따라서, 소등 사이리스터(TR1) 및 소등 사이리스터(TR2)는, 애노드 단자 및 캐소드 단자는 모두 「H」로 오프 상태에 있다.
전송 사이리스터(T)의 게이트 단자(Gt)는, 접속 저항(Rx)을 통해 설정 사이리스터(S)의 게이트 단자(Gs)에 접속되어 있다. 설정 사이리스터(S)의 게이트 단자(Gs)는, 접속 저항(Ry)을 통해 발광 사이리스터(L)의 게이트 단자(Gl)에 접속되어 있다. 그리고, 발광 사이리스터(L)의 게이트 단자(Gl)는, 접속 저항(Rz)을 통해 「L」(-3.3V)의 전원선(71)에 접속되어 있다.
즉, 게이트 단자(Gt)의 전위와 전원선(71)의 「L」(-3.3V) 사이의 전위가, 접속 저항(Rx, Ry, Rz)에 의해 분압되어, 게이트 단자(Gs) 및 게이트 단자(Gl)로 설정된다.
또한, 1개의 전송 사이리스터(T)에 대하여, 설정 사이리스터(S)와 발광 사이리스터(L)의 페어가 2페어 접속되어 있다.
여기에서는, 접속 저항(Rx)의 저항값(Rx)을 2kΩ, 접속 저항(Ry)의 저항값(Ry)을 16kΩ, 접속 저항(Rz)의 저항값(Rz)을 6kΩ으로 하여 설명한다. 또한, 후술하는 바와 같이, 접속 저항(Ry)의 저항값(Ry)은, 설정 사이리스터(S)가 온 상태가 되면, 변조를 받아 O.8kΩ 정도로 저하한다. 이들 저항값은, 후술하는 동작을 실현할 수 있으면 되고, 다른 저항값이어도 된다.
스타트 다이오드(Ds)의 애노드 단자는, 「H」(0V)의 제2 전송 신호선(73)에 접속되어 있다. 스타트 다이오드(Ds)의 캐소드 단자(게이트 단자(Gt1))는, 접속 저항(Rx, Ry, Rz)을 통해, 「L」(-3.3V)의 전원선(71)에 접속되어 있다. 따라서, 스타트 다이오드(Ds)는 순방향으로 바이어스(순바이어스)되어 있다. 이에 따라, 스타트 다이오드(Ds)의 캐소드 단자(게이트 단자(Gt1))의 전위는, 애노드 단자의 「H」(OV)에서 pn 접합의 순방향 전위(Vd)(1.5V)를 뺀 -1.5V가 되고, 전송 사이리스터(T1)는 문턱 전압이 -3V가 된다.
이에 따라, 게이트 단자(Gs1, Gs2)의 전위는 -1.65V가 된다. 따라서, 설정 사이리스터(S1, S2)의 문턱 전압은 -3.15V가 된다.
한편, 게이트 단자(Gl1, Gl2)의 전위는 -2.85V가 된다. 따라서, 발광 사이리스터(L1, L2)의 문턱 전압은 -4.35V가 된다. 또한, 상술한 바와 같이 점등 신호선(75-1, 75-2)은 「L」(-3.3V)이지만, 발광 사이리스터(L1, L2)의 문턱 전압이 보다 낮기 때문에, 발광 사이리스터(L1, L2)는 턴온하지 않는다.
마찬가지로, 결합 다이오드(D1)도 순바이어스가 되어, 결합 다이오드(D1)의 캐소드 단자(게이트 단자(Gt2))의 전위는 -3V가 된다.
이에 따라, 게이트 단자(Gs3, Gs4)의 전위는 -3.02V가 되고, 설정 사이리스터(S3, S4)의 문턱 전압은 -4.52V가 된다.
한편, 게이트 단자(Gl3, Gl4)의 전위는 -3.23V가 된다. 따라서, 발광 사이리스터(L3, L4)의 문턱 전압은 -4.73V가 된다.
번호가 3 이상의 전송 사이리스터(T)의 게이트 단자(Gt)의 전위는, 스타트 다이오드(Ds)의 캐소드 단자가 「H」(OV)인 영향을 받지 않으므로, 「L」(-3.3V)이 되어 있다. 따라서, 번호가 3 이상의 전송 사이리스터(T)의 문턱 전압은 -4.8V가 된다.
또한, 번호가 5 이상의 설정 사이리스터(S)의 게이트 단자(Gs)의 전위 및 발광 사이리스터(L)의 게이트 단자(Gl)의 전위도 -3.3V가 된다. 따라서, 번호가 5 이상의 설정 사이리스터(S) 및 발광 사이리스터(L)의 문턱 전압은 -4.8V가 된다.
<발광칩(Cb1)>
발광칩(Cb1)에 있어서도, 초기 상태는 발광칩(Ca1)과 동일하므로, 설명을 생략한다.
(2) 시각 b
도 7에 나타내는 시각 b에 있어서, 발광칩 그룹(#a)에 송신되는 제1 전송 신호(Ø1a)가, 「H」(OV)로부터 「L」(-3.3V)로 이행한다. 이에 따라 발광 장치(65)는 동작 상태에 들어간다.
<발광칩(Ca1)>
문턱 전압이 -3V인 전송 사이리스터(T1)가 턴온한다. 그러나, 전송 사이리스터(T3) 이후의 번호가 큰 홀수번째의 전송 사이리스터(T)는 문턱 전압이 -4.8V이므로, 턴온할 수 없다.
전송 사이리스터(T1)가 턴온하면, 게이트 단자(Gt1)의 전위는, 애노드 단자의 「H」(OV)가 된다. 그러면, 순바이어스의 결합 다이오드(D1)에 의해, 게이트 단자(Gt2)의 전위는 -1.5V가 된다. 이에 따라, 전송 사이리스터(T2)의 문턱 전압은 -3V가 된다. 전송 사이리스터(T2)의 게이트 단자(Gt2)에 결합 다이오드(D2)를 통해 접속된 게이트 단자(Gt3)의 전위는 -3V가 된다. 이에 따라, 전송 사이리스터(T3)의 문턱 전압은 -4.5V가 된다. 번호가 4 이상의 전송 사이리스터(T)는, 문턱 전압은 -4.8V가 유지된다.
그리고, 전송 사이리스터(T1)의 캐소드 단자(도 5의 제1 전송 신호선(72))의 전위는, 전송 사이리스터(T1)의 애노드 단자의 「H」(OV)에서 pn 접합의 순방향 전위(Vd)(1.5V)를 뺀 -1.5V가 된다.
한편, 전송 사이리스터(T1)가 턴온하여 게이트 단자(Gt1)의 전위가 「H」(OV)가 되면, 게이트 단자(Gs1, Gs2)의 전위는 -O.27V가 되고, 설정 사이리스터(S1, S2)는 문턱 전압이 ―1.77V가 된다. 또한, 게이트 단자(Gl1, Gl2)의 전위는 -2.48V가 되고, 발광 사이리스터(L1, L2)의 문턱 전압이 -3.98V가 된다. 또한, 점등 신호선(75-1, 75-2)은 「L」(-3.3V)이지만, 발광 사이리스터(L1, L2)는 문턱 전압이 보다 낮기 때문에, 턴온하지 않는다.
또한, 게이트 단자(Gt2)의 전위가 -1.5V가 되면, 게이트 단자(Gs3, Gs3)의 전위는 -1.65V가 되고, 설정 사이리스터(S3, S4)는 문턱 전압이 -3.15V가 된다. 또한, 게이트 단자(Gl3, Gl4)의 전위는 -2.85V가 되고, 발광 사이리스터(L3, L4)는 문턱 전압이 -4.35V가 된다.
그리고 또한, 게이트 단자(Gt3)의 전위가 -3V가 되면, 게이트 단자(Gs5, Gs6)의 전위는 -3.02V가 되고, 설정 사이리스터(S5, S6)는 문턱 전압이 -4.52V가 된다. 또한, 게이트 단자(Gl5, Gl6)의 전위는 -3.23V가 되고, 발광 사이리스터(L3, L4)는 문턱 전압이 -4.73V가 된다.
이와 같이, 게이트 단자(Gt)의 전위가 변화하면, 게이트 단자(Gs, Gl)의 전위가 변화하고, 설정 사이리스터(S), 발광 사이리스터(L)의 문턱 전압이 변화한다.
이하에서는, 턴온 또는 턴오프에 관계하는 사이리스터에 대해서만 설명한다.
즉, 시각 b에 있어서, 턴온하는 것은 전송 사이리스터(T1)뿐이다. 그리고, 시각 b의 직후(여기서는, 시각 b에 있어서의 신호의 전위의 변화에 의해 사이리스터 등의 변화가 생긴 후, 정상 상태가 되었을 때를 말함)에 있어서, 전송 사이리스터(T1)가 온 상태에 있다. 다른 전송 사이리스터(T), 설정 사이리스터(S), 발광 사이리스터(L), 설정 허가 사이리스터(TE1, TE2), 소등 사이리스터(TR1, TR2)는 오프 상태에 있다.
이하에서는, 온 상태에 있는 사이리스터(전송 사이리스터(T), 설정 사이리스터(S), 발광 사이리스터(L), 설정 허가 사이리스터(TE1, TE2), 소등 사이리스터(TR1, TR2))만을 표기한다.
<발광칩(Cb1)>
발광칩(Cb1)이 속하는 발광칩 그룹(#b)에 송신되는 신호는 변화하지 않으므로, 발광칩(Cb1)은 초기 상태가 유지되고 있다.
(3) 시각 c
시각 c는 기간 Ta(1)의 개시 시각이다. 신호의 변화는 없다.
(4) 시각 d
시각 d에 있어서, 발광칩 그룹(#a)에 송신되는 허가 신호(ØEa)가, 「H」(OV)로부터 「L」(-3.3V)로 이행한다.
<발광칩(Ca1)>
허가 신호선(76)이, 전류 제한 저항(RE)을 통해 「L」(-3.3V)이 된다. 그러면, 허가 신호선(76)에 접속된 게이트 단자(Gte1, Gte2)의 전위가 「L」(-3.3V)이 된다. 그러면, 설정 허가 사이리스터(TEl, TE2)의 문턱 전압이 -1.5V로부터 -4.8V가 된다.
시각 d의 직후에 있어서, 전송 사이리스터(T1)가 온 상태에 있다.
<발광칩(Cb1)>
발광칩(Cb1)이 속하는 발광칩 그룹(#b)에 송신되는 신호는 변화하지 않으므로, 발광칩(Cb1)은 초기 상태가 유지되고 있다.
(5) 시각 e
시각 e에 있어서, 발광칩 그룹(#a)의 발광칩(Ca1)과 발광칩 그룹(#b)의 발광칩(Cb1)이 속하는 발광칩 세트(#1)에 송신되는 설정 신호(ØWo1, ØWe1)가, 「H」(OV)로부터 「L」(-3.3V)로 이행한다.
<발광칩(Ca1)>
설정 신호선(74-1)의 전위가, 전류 제한 저항(RW1)을 통해, 「L」(-3.3V)이 된다. 그러면, 설정 신호선(74-1)에 캐소드 단자가 접속된 설정 사이리스터(S1, S2)는, 문턱 전압이 -1.77V로 되어 있으므로, 턴온한다.
그러면, 게이트 단자(Gs1, Gs2)의 전위가 0V가 된다. 이에 따라, 게이트 단자(Gl1, Gl2)의 전위는, 게이트 단자(Gs1, Gs2)의 전위(0V)와, 전원선(71)의 전위(Vga)(「L」(-3.3V))와의 차의 전위를 접속 저항(Ry)과 접속 저항(Rz)으로 분압한 저항값이 된다. 또한, 접속 저항(Ry)은, 설정 사이리스터(S)가 온 상태가 됨으로써, O.8kΩ 정도가 된다. 따라서, 게이트 단자(Gl1, Gl2)의 전위는 -0.39V가 된다. 이에 따라, 발광 사이리스터(L1, L2)의 문턱 전압은 -1.89V가 된다.
발광 사이리스터(L1)의 캐소드 단자가 접속되어 있는 점등 신호선(75-1) 및 발광 사이리스터(L2)의 캐소드 단자가 접속되어 있는 점등 신호선(75-2)은 모두 전원 전위(Vga)(「L」(-3.3V))로 되어 있으므로, 발광 사이리스터(L1, L2)가 턴온한다(도 7에서의 Ca1(odd), Ca1(even)). 이에 따라, 점등 신호선(75-1, 75-2)의 전위는, 발광 사이리스터(L1, L2)의 애노드 단자의 전위에서 pn 접합의 순방향 전위(Vd)를 뺀 값인 -1.5V가 된다.
이에 따라, 소등 사이리스터(TR1, TR2)의 게이트 단자(Gtr1, Gtr2)의 전위가 -1.5V가 되고, 소등 사이리스터(TR1, TR2)의 문턱 전압이 -3V가 된다.
또한, 설정 신호(ØWo1)와 설정 신호(ØWe1)를, 시각 e에 있어서 동시에 「H」(0V)로부터 「L」(-3.3V)로 이행시켰다. 설정 신호(ØWo1) 및 설정 신호(ØWe1)의 「H」로부터 「L」로의 이행은, 동시가 아니어도 된다. 설정 신호(ØWo1)가 설정 신호(ØWe1)보다 먼저 「H」로부터 「L」로 이행하고, 점등 신호선(75-1)의 전위가 -1.5V가 되어도, 점등 신호선(75-1)은, 전류 제한 저항(Rl1, Rl2)을 통해 전원선(71)에 접속되어 있으므로, 점등 신호선(75-2)의 전위는 전원 전위(Vga)(「L」(-3.3V))로 유지되고 있다. 따라서, 설정 신호(ØWe1)가 설정 신호(ØWo1)보다 나중에 「H」로부터 「L」로 이행해도, 발광 사이리스터(L2)는 턴온한다. 이에 따라, 점등 신호선(75-2)의 전위가 -1.5V가 된다.
따라서, 시각 e의 직후에 있어서는, 전송 사이리스터(T1), 설정 사이리스터(S1, S2)가 온 상태에 있으며, 발광 사이리스터(L1, L2)가 온 상태에 있다. 즉, 발광칩(Ca1)에 있어서, 2개의 발광 사이리스터(L1, L2)가 동시에 점등(발광)하고 있다.
<발광칩(Cb1)>
설정 허가 사이리스터(TE1, TE2)의 문턱 전압은 -1.5V이므로, 설정 신호(ØWo1)가 「H」로부터 「L」로 이행하고, 설정 신호선(74-1, 74-2)의 전위가 「H」(OV)로부터 「L」(-3.3V)로 이행하면, 설정 허가 사이리스터(TE1, TE2)가 턴온한다. 그리고, 설정 신호선(74-1, 74-2)의 전위를 -1.5V로 한다.
(6) 시각 f
시각 f에 있어서, 발광칩 그룹(#a)의 발광칩(Ca1)과 발광칩 그룹(#b)의 발광칩(Cb1)이 속하는 발광칩 세트(#1)에 송신되는 설정 신호(ØWo1, ØWe1)가 「L」(-3.3V)로부터 「H」(OV)로 이행한다.
<발광칩(Ca1)>
설정 신호선(74-1, 74-2)의 전위가 「H」가 되어, 설정 사이리스터(S1, S2)는, 캐소드 단자와 애노드 단자가 모두 「H」가 되므로, 턴오프한다.
그러나, 온 상태의 발광 사이리스터(L1, L2)는, 온 상태를 유지하고, 게이트 단자(Gl1, Gl2)의 전위가 OV이다. 또한, 전송 사이리스터(T1)는 온 상태이므로, 게이트 단자(Gt1)의 전위도 0V이다. 따라서, 게이트 단자(Gt1)와 게이트 단자(Gl1, Gl2)에, 각각 접속 저항(Rx) 및 접속 저항(Ry)에 의해 접속된 게이트 단자(Gs1, Gs2)의 전위도 0V이며, 설정 사이리스터(S1, S2)의 문턱 전압은 -1.5V이다.
시각 f의 직후에 있어서는, 전송 사이리스터(T1)가 온 상태에 있으며, 발광 사이리스터(L1, L2)가 온 상태로 점등(발광)하고 있다.
<발광칩(Cb1)>
설정 신호선(74-1, 74-2)의 전위가 「H」가 되어, 설정 허가 사이리스터(TE1, TE2)는, 캐소드 단자와 애노드 단자가 모두 「H」가 되므로 턴오프한다.
(7) 시각 g
시각 g에 있어서, 발광칩 그룹(#b)에 송신되는 제1 전송 신호(Ø1b)가, 「H」(OV)로부터 「L」(-3.3V)로 이행한다.
<발광칩(Ca1)>
발광칩(Ca1)이 속하는 발광칩 그룹(#a)에 송신되는 신호에는 변화가 없으므로, 시각 f의 직후의 상태가 유지된다.
<발광칩(Cb1)>
발광칩(Cb1)의 동작은, 시각 b에 있어서의 발광칩(Ca1)의 동작과 마찬가지이다. 즉, 전송 사이리스터(T1)가 턴온한다. 이에 따라, 설정 사이리스터(S1, S2)의 문턱 전압이 -1.77V가 된다. 또한, 제1 전송 신호선(72)의 전위가 -1.5V가 된다.
즉, 발광칩(Cb1)은, 시프트한 타이밍(위상이 180° 어긋난 관계)으로 발광칩(Ca1)과 마찬가지로 동작한다.
(8) 시각 h
시각 h에 있어서, 발광칩 그룹(#a)에 송신되는 허가 신호(ØEa)가, 「L」(-3.3V)로부터 「H」(OV)로 이행한다.
<발광칩(Ca1)>
허가 신호선(76)의 전위가 OV가 되어, 설정 허가 사이리스터(TE1, TE2)의 게이트 단자(Gte1, Gte2)의 전위가 OV가 된다. 그러면, 설정 허가 사이리스터(TE1, TE2)의 문턱 전압이 -1.5V가 된다.
그리고, 시각 h의 직후에 있어서는, 전송 사이리스터(T1)가 온 상태에 있으며, 발광 사이리스터(L1, L2)가 온 상태로 점등(발광)하고 있다.
<발광칩(Cb1)>
발광칩(Cb1)이 속하는 발광칩 그룹(#b)에 송신되는 신호에 변화가 없으므로, 시각 g의 직후의 상태가 유지된다.
(9) 시각 i
시각 i에 있어서 기간(Tb)(1)이 개시한다. 신호의 변화는 없다.
(10) 시각 j
시각 j에 있어서, 발광칩 그룹(#b)에 송신되는 허가 신호(ØEb)가, 「H」(OV)로부터 「L」(-3.3V)로 이행한다.
<발광칩(Ca1)>
발광칩(Ca1)이 속하는 발광칩 그룹(#a)에 송신되는 신호에 변화가 없으므로, 시각 h의 직후의 상태가 유지된다.
<발광칩(Cb1)>
발광칩(Cb1)의 동작은, 시각 d에 있어서의 발광칩(Ca1)의 동작과 마찬가지이므로, 상세한 설명을 생략한다.
시각 j의 직후에 있어서는, 전송 사이리스터(T1)가 온 상태에 있다.
(11) 시각 k
시각 k에 있어서, 발광칩 그룹(#a)의 발광칩(Ca1)과 발광칩 그룹(#b)의 발광칩(Cb1)이 속하는 발광칩 세트(#1)에 송신되는 설정 신호(ØWo1, ØWe1)가, 「H」(OV)로부터 「L」(-3.3V)로 이행한다.
<발광칩(Ca1)>
설정 신호선(74-1, 74-2)의 전위가, 각각 전류 제한 저항(RW1, RW2)을 통해, 「H」(OV)로부터 「L」(-3.3V)이 된다. 그러면, 설정 신호선(74-1, 74-2)에 각각 캐소드 단자가 접속된 설정 허가 사이리스터(TE1, TE2)는, 시각 h에 있어서 문턱 전압이 -1.5V로 되어 있으므로 턴온한다.
또한, 상술한 바와 같이, 발광 사이리스터(L1, L2)가 온 상태이기 때문에, 설정 사이리스터(S1, S2)의 문턱 전압도 -1.5V로 되어 있다. 따라서, 설정 허가 사이리스터(TE1) 대신에, 또는 모두 설정 사이리스터(S1)가 턴온할 경우가 있을 수 있다. 마찬가지로, 설정 허가 사이리스터(TE2) 대신에, 또는 모두 설정 사이리스터(S2)가 턴온할 경우가 있을 수 있다. 이미 발광 사이리스터(L1)가 온 상태이므로, 설정 사이리스터(S1)가 턴온해도 상관없다. 마찬가지로, 이미 발광 사이리스터(L2)가 온 상태이므로, 설정 사이리스터(S2)가 턴온해도 상관없다.
시각 k의 직후에 있어서는, 전송 사이리스터(T1), 설정 허가 사이리스터(TE1)(및／또는 설정 사이리스터(S1)), 설정 허가 사이리스터(TE2)(및／또는 설정 사이리스터(S2))가 온 상태에 있으며, 발광 사이리스터(L1, L2)가 온 상태로 점등(발광)하고 있다.
<발광칩(Cb1)>
시각 e의 발광칩(Ca1)과 마찬가지로, 설정 사이리스터(S1, S2)가 턴온하고, 계속하여 발광 사이리스터(L1, L2)가 턴온하여 점등(발광)한다(도 7에서의 Cb1(odd), Cb1(even)).
시각 k의 직후에 있어서는, 전송 사이리스터(T1), 설정 사이리스터(S1, S2)가 온 상태에 있으며, 발광 사이리스터(L1, L2)가 온 상태로 점등(발광)하고 있다. 즉, 발광칩(Cb1)에 있어서, 2개의 발광 사이리스터(L1, L2)가 동시에 점등(발광)하고 있다.
(12) 시각 l
시각 l에 있어서, 발광칩 그룹(#a)의 발광칩(Ca1)과 발광칩 그룹(#b)의 발광칩(Cb1)이 속하는 발광칩 세트(#1)에 송신되는 설정 신호(ØWe1)가, 「L」(-3.3V)로부터 「H」(OV)로 이행한다.
<발광칩(Ca1)>
설정 신호선(74-1, 74-2)의 전위가 「H」가 되어, 온 상태에 있던 설정 허가 사이리스터(TE1)(및／또는 설정 사이리스터(S1)), 설정 허가 사이리스터(TE2)(및／또는 설정 사이리스터(S2))는, 캐소드 단자와 애노드 단자가 모두 「H」가 되므로, 턴오프한다.
그러나, 온 상태의 발광 사이리스터(L1, L2)는 온 상태를 유지한다. 또한, 설정 사이리스터(S1, S2)의 문턱 전압은 -1.5V이다.
시각 l의 직후에 있어서는, 전송 사이리스터(T1)가 온 상태에 있으며, 발광 사이리스터(L1, L2)가 온 상태로 점등(발광)하고 있다.
<발광칩(Cb1)>
시각 f에 있어서의 발광칩(Ca1)의 동작과 마찬가지로, 설정 신호선(74-1, 74-2)의 전위가 「L」로부터 「H」가 되어, 설정 사이리스터(S1, S2)가 턴오프한다.
시각 l의 직후에 있어서는, 전송 사이리스터(T1)가 온 상태에 있으며, 발광 사이리스터(L1 , L2)가 온 상태로 점등(발광)하고 있다.
(13) 시각 m
시각 m에 있어서, 발광칩 그룹(#a)에 송신되는 제2 전송 신호(Ø2a)가, 「H」(0V)로부터 「L」(-3.3V)로 이행한다.
<발광칩(Ca1)>
문턱 전압이 -3V인 전송 사이리스터(T2)가 턴온한다. 그러나, 번호가 4 이상의 짝수번째의 전송 사이리스터(T)는, 문턱 전압이 -4.8V이므로, 턴온할 수 없다.
전송 사이리스터(T2)가 턴온하면, 게이트 단자(Gt2)는 「H」(0V)가 된다. 그러면, 전송 사이리스터(T2)의 게이트 단자(Gt2)에 결합 다이오드(D2)를 통해 접속된 게이트 단자(Gt3)의 전위는 -1.5V가 된다. 이에 따라, 전송 사이리스터(T3)의 문턱 전압은 -3V가 된다.
그리고, 제2 전송 신호선(73)은 -1.5V가 된다.
한편, 전송 사이리스터(T2)가 턴온하여 게이트 단자(Gt2)가 「H」(0V)가 되면, 게이트 단자(Gs3, Gs4)의 전위가 -0.27V가 되고, 설정 사이리스터(S3, S4)의 문턱 전압이 -1.77V가 된다. 그러면, 게이트 단자(Gl3, Gl4)의 전위가 -2.48V가 되고, 발광 사이리스터(L3, L4)의 문턱 전압이 -3.98V가 된다.
시각 m의 직후에 있어서는, 전송 사이리스터(T1), 전송 사이리스터(T2)가 온 상태에 있으며, 발광 사이리스터(L1, L2)가 온 상태로 점등(발광)하고 있다.
<발광칩(Cb1)>
발광칩(Cb1)이 속하는 발광칩 그룹(#b)에 송신되는 신호에 변화가 없으므로, 시각 l의 직후의 상태가 유지된다.
(14) 시각 n
시각 n에 있어서, 발광칩 그룹(#a)에 송신되는 제1 전송 신호(Ø1a)가, 「L」(-3.3V)로부터 「H」(0V)로 이행한다.
<발광칩(Ca1)>
온 상태에 있던 전송 사이리스터(T1)는, 캐소드 단자 및 애노드 단자가 모두 「H」가 되므로 턴오프한다. 또한, 발광 사이리스터(L1, L2)가 온 상태에 있으며, 게이트 단자(Gl1)의 전위는 OV로 유지된다. 따라서, 전송 사이리스터(T1)의 문턱 전압은 -1.5V가 유지된다.
시각 n의 직후에 있어서는, 전송 사이리스터(T2)가 온 상태에 있으며, 발광 사이리스터(L1, L2)가 온 상태로 점등(발광)하고 있다.
<발광칩(Cb1)>
발광칩(Cb1)이 속하는 발광칩 그룹(#b)에 송신되는 신호에 변화가 없으므로, 시각 l의 상태가 유지된다.
(15) 시각 o
시각 o에 있어서, 발광칩 그룹(#a)에 송신되는 소등 신호(ØRa)가, 「H」(OV)로부터 「L」(-3.3V)로 이행한다. 또한, 발광칩 그룹(#b)에 송신되는 허가 신호(ØEb)가, 「L」(-3.3V)로부터 「H」(OV)로 이행한다.
<발광칩(Ca1)>
소등 신호(ØRa)가 「H」로부터 「L」(-3.3V)로 이행하면, 소등 신호선(77)이 「L」(-3.3V)이 된다. 그러면, 시각 e에서 문턱 전압이 -3V가 된 소등 사이리스터(TR1, TR2)가 모두 턴온한다. 또한, 소등 사이리스터(TR1, TR2) 중 어느 한쪽이 먼저 턴온하여 캐소드 단자가 -1.5V가 되어도, 전류 제한 저항(RR1, RR2)에 의해, ØR 단자의 전위는 「L」(-3.3V)이 유지된다. 따라서, 소등 사이리스터(TR1, TR2)는 모두가 턴온한다.
그러면, 소등 사이리스터(TR1, TR2)의 각각의 게이트 단자(Gtr1, Gtr2)의 전위가 모두 OV가 되고, 점등 신호선(75-1, 75-2)의 전위가 「H」(OV)가 된다.
이에 따라, 발광 사이리스터(L1, L2)의 애노드 단자와 캐소드 단자의 전위가 모두 「H」(0V)가 되어, 턴오프한다.
그러면, 발광 사이리스터(L1)의 게이트 단자(Gt1) 및 발광 사이리스터(L2)의 게이트 단자(Gt2)는 「H」(0V)를 유지할 수 없게 된다. 전송 사이리스터(T1), 설정 사이리스터(S1), 설정 사이리스터(S2)가 오프 상태이므로, 게이트 단자(Gl1, Gl2, Gs1, Gs2, Gt1)가 전원 전위(Vga)(「L」(-3.3V))가 된다. 이에 따라, 발광 사이리스터(L1, L2), 설정 사이리스터(S1, S2), 전송 사이리스터(T1)는, 각각 문턱 전압이 -4.8V가 된다.
즉, 발광칩(Ca1)의 발광 사이리스터(L1)는, 시각 e의 설정 신호(ØWo1)가 「H」로부터 「L」로 이행하는 타이밍에 점등(발광)(턴온)하고, 시각 o의 소등 신호(ØRa)가 「L」로부터 「H」로 이행하는 타이밍에 소등(턴오프)한다. 시각 e에서 시각 o까지의 기간이, 발광칩(Ca1)의 발광 사이리스터(L1)의 점등(발광) 기간에 대응한다.
또한, 발광칩(Ca1)의 발광 사이리스터(L2)는, 시각 e의 설정 신호(ØWe1)가 「H」로부터 「L」로 이행하는 타이밍에 점등(발광)(턴온)하고, 시각 o의 소등 신호(ØRa)가 「L」로부터 「H」로 이행하는 타이밍에 소등(턴오프)한다. 시각 e에서 시각 o까지의 기간이, 발광칩(Ca1)의 발광 사이리스터(L1)의 점등(발광) 기간에 대응한다.
시각 o의 직후에 있어서는, 전송 사이리스터(T2), 소등 사이리스터(TR1, TR2)가 온 상태에 있다.
<발광칩(Cb1)>
발광칩 그룹(#b)에 송신되는 허가 신호(ØEb)가 「L」(-3.3V)로부터 「H」(OV)로 이행하면, 발광칩(Ca1)에 있어서의 시각 h와 마찬가지로, 허가 신호선(76)의 전위가 OV가 되어, 설정 허가 사이리스터(TE1, TE2)의 게이트 단자(Gte1, Gte2)의 전위가 OV가 된다. 그리고, 설정 허가 사이리스터(TE1, TE2)의 문턱 전압이 -1.5V가 된다.
시각 o의 직후에 있어서는, 전송 사이리스터(T1)가 온 상태에 있으며, 발광 사이리스터(L1, L2)가 온 상태로 점등(발광)하고 있다.
또한, 본 실시형태에서는, 시각 o에 있어서, 발광칩 그룹(#a)에 송신되는 소등 신호(ØRa)를 「L」로부터 「H」로 이행하고, 발광칩 그룹(#b)에 송신되는 허가 신호(ØEb)를 「L」로부터 「H」로 이행했지만, 이들 이행을 동시에 할 필요는 없고, 어느 쪽이 먼저여도 상관없다.
(16) 시각 p
시각 p에 있어서, 발광칩 그룹(#a)에 송신되는 소등 신호(ØRa)가 「L」(-3.3V)로부터 「H」(OV)로 이행한다.
<발광칩(Ca1)>
소등 사이리스터(TR1, TR2)의 애노드 단자와 캐소드 단자의 전위가 모두 「H」(OV)가 되므로, 소등 사이리스터(TR1, TR2)가 턴오프한다. 그러면, 게이트 단자(Gtr1, Gtr2)의 전위가 0V가 아니게 되어, 점등 신호선(75-1, 75-2)의 전위가 전원 전위(Vga)(「L」(-3.3V))가 된다.
시각 p에서는, 발광 사이리스터(L2)의 점등 제어의 기간 Ta(2)에 들어간다.
제1 전송 신호(Ø1a) 및 제2 전송 신호(Ø2a)는, 기간 Ta(1) 및 Ta(2)를 주기로 하여 변화하기 때문에, 이들 신호의 파형은 다르지만, 발광칩(Ca1)의 동작은, 시각 c에서 시각 p까지의 기간 Ta(1)의 반복이 된다. 따라서, 기간 Ta(2)에서는, 제1 전송 신호(Ø1a), 제2 전송 신호(Ø2a) 및 이들에 관련하는 전송 사이리스터(T)의 설명을 제외하고, 발광칩(Ca1)의 동작의 설명을 생략한다.
시각 p에 있어서는, 전송 사이리스터(T2)가 온 상태에 있다.
<발광칩(Cb1)>
발광칩(Cb1)이 속하는 발광칩 그룹(#b)에 송신되는 신호에 변화가 없으므로, 시각 o의 직후의 상태가 유지된다.
(17) 시각 q
시각 q에 있어서, 발광칩 그룹(#a)에 송신되는 허가 신호(ØEa)가, 「L」(-3.3V)로부터 「H」(OV)로 이행한다. 또한, 발광칩 그룹(#b)에 송신되는 소등 신호(ØRb)가, 「H」(OV)로부터 「L」(-3.3V)로 이행한다.
<발광칩(Ca1)>
시각 h와 마찬가지이므로 설명을 생략한다.
시각 q의 직후에 있어서는, 전송 사이리스터(T2)가 온 상태에 있으며, 발광 사이리스터(L3, L4)가 온 상태로 점등(발광)하고 있다.
<발광칩(Cb1)>
시각 o에 있어서의 발광칩(Ca1)의 동작과 마찬가지로, 소등 신호(ØRb)가 「H」(OV)로부터 「L」(-3.3V)로 이행하면, 온 상태의 발광 사이리스터(L1, L2)는, 캐소드 단자 및 애노드 단자가 모두 「H」가 되어 턴오프하여 소등한다.
즉, 발광칩(Cb1)의 발광 사이리스터(L1)는, 시각 k의 설정 신호(ØWo1)가 「H」로부터 「L」로 이행하는 타이밍에 점등(발광)(턴온)하고, 시각 q의 소등 신호(ØRb)가 「L」로부터 「H」로 이행하는 타이밍에 소등(턴오프)한다. 시각 k에서 시각 q까지의 기간이, 발광칩(Cb1)의 발광 사이리스터(L1)의 점등(발광) 기간에 대응한다.
발광칩(Cb1)의 발광 사이리스터(L2)는, 시각 k의 설정 신호(ØWe1)가 「H」로부터 「L」로 이행하는 타이밍에 점등(발광)(턴온)하고, 시각 q의 소등 신호(ØRb)가 「L」로부터 「H」로 이행하는 타이밍에 소등(턴오프)한다. 시각 k에서 시각 q까지의 기간이, 발광칩(Cb1)의 발광 사이리스터(L2)의 점등(발광) 기간에 대응한다.
시각 q의 직후에 있어서는, 전송 사이리스터(T2), 소등 사이리스터(TR1, TR2)가 온 상태에 있다.
(18) 시각 r
시각 r에 있어서, 발광칩 그룹(#b)에 송신되는 소등 신호(ØRb)가 「L」(-3.3V)로부터 「H」(OV)로 이행한다.
<발광칩(Ca1)>
발광칩(Ca1)이 속하는 발광칩 그룹(#a)에 송신되는 신호에 변화가 없으므로, 시각 q의 직후의 상태가 유지된다.
<발광칩(Cb1)>
발광칩(Ca1)에 있어서의 시각 p와 마찬가지로, 온 상태의 소등 사이리스터(TR1, TR2)가 턴오프한다. 그리고, 점등 신호선(75-1, 75-2)의 전위가 전원 전위(Vga)(「L」(-3.3V))가 된다. 어느 쪽의 발광 사이리스터(L)도 문턱 전압은 -3.3V보다 낮으므로, 턴온하지 않는다.
시각 r의 직후에 있어서는, 전송 사이리스터(T2)가 온 상태에 있다.
시각 r에 있어서, 발광칩 그룹(#b)의 발광 사이리스터(L1)를 제어하는 기간 Tb(1)가 종료한다.
(19) 시각 s
시각 s에 있어서, 발광칩(Ca1)이 속하는 발광칩 그룹(#a)에 송신되는 제1 전송 신호(Ø1a)가 「H」(OV)로부터 「L」(-3.3V)로 이행한다.
<발광칩(Ca1)>
문턱 전압이 -3V였던 전송 사이리스터(T3)가 턴온한다. 이에 따라, 게이트 단자(Gt3)는 「H」(0V)가 된다. 그리고, 게이트 단자(Gt4)의 전위는 -1.5V가 되고, 전송 사이리스터(T4)의 문턱 전압은 -3V가 된다.
또한, 시각 s의 직후에 있어서는, 전송 사이리스터(T2, T3)가 온 상태에 있으며, 발광 사이리스터(L3, L4)가 온 상태로 점등(발광)하고 있다.
<발광칩(Cb1)>
발광칩(Cb1)이 속하는 발광칩 그룹(#b)에 송신되는 신호에 변화가 없으므로, 상태의 변화는 없다.
또한, 시각 s의 직후에 있어서는, 전송 사이리스터(T2)가 온 상태로 되어 있어, 발광 사이리스터(L3)가 온 상태로 점등(발광)하고 있다. 또한, 발광 사이리스터(L4)는 소등 상태가 유지되고 있다. 이에 대해서는 후술한다.
(20) 시각 t
시각 t에 있어서, 발광칩(Ca1)이 속하는 발광칩 그룹(#a)에 송신되는 제2 전송 신호(Ø2a)가 「L」(-3.3V)로부터 「H」(0V)로 이행한다.
<발광칩(Ca1)>
온 상태에 있던 전송 사이리스터(T2)는, 캐소드 단자 및 애노드 단자가 모두 「H」가 되므로, 턴오프한다.
시각 t의 직후에 있어서는, 전송 사이리스터(T3)가 온 상태에 있으며, 발광 사이리스터(L3, L4)가 온 상태로 점등(발광)하고 있다.
<발광칩(Cb1)>
발광칩(Cb1)이 속하는 발광칩 그룹(#b)에 송신되는 신호에 변화가 없으므로, 상태의 변화는 없다.
또한, 시각 t의 직후에 있어서는, 전송 사이리스터(T2)가 온 상태에 있으며, 발광 사이리스터(L3)가 온 상태로 점등(발광)하고 있다.
(21) 기타
시각 u에 있어서, 발광칩(Ca1)의 발광 사이리스터(L3, L4)를 제어하는 기간 Ta(2)가 종료한다. 시각 v에 있어서, 발광칩(Cb1)의 발광 사이리스터(L3, L4)를 제어하는 기간 Tb(2)가 종료한다. 시각 w에 있어서, 발광칩(Ca1)의 발광 사이리스터(L5, L6)를 제어하는 기간 Ta(3)가 종료한다. 시각 x에 있어서, 발광칩(Cb1)의 발광 사이리스터(L5, L6)를 제어하는 기간 Tb(3)가 종료한다. 그리고, 시각 y에 있어서, 발광칩(Ca1)의 발광 사이리스터(L7, L8)를 제어하는 기간 Ta(4)가 종료한다. 이하 마찬가지로, 발광칩(C)의 모든 발광 사이리스터(L)의 점등 제어를 행한다.
이상 설명한 발광칩(C)의 동작을 정리하여 설명한다.
처음에 전송 사이리스터(T)의 동작을 설명한다.
제1 실시형태에 있어서의 발광칩(C)에서는, 2상(相)의 전송 신호(제1 전송 신호(Ø1) 및 제2 전송 신호(Ø2))에 의해, 전송 사이리스터(T)의 온 상태를 순서대로 옮기고 있다.
즉, 2상의 전송 신호 내의 한쪽의 전송 신호가 「L」(-3.3V)이 됨으로써, 한쪽의 전송 신호가 캐소드 단자에 송신된 번호 n의 전송 사이리스터(Tn)가 온 상태가 되고, 그 게이트 단자(Gtn)가 「H」(OV)가 된다. 「H」(OV)가 된 게이트 단자(Gtn)와 순바이어스의 결합 다이오드(Dn)에 의해 접속된 인접하는 전송 사이리스터(Tn+1)의 게이트 단자(Gtn+1)의 전위가 -1.5V가 된다. 이에 따라, 전송 사이리스터(Tn+1)는, 문턱 전압이 상승(본 실시형태에서는, -4.5V로부터 -3V)하고, 다른쪽의 전송 신호가 「L」(-3.3V)이 되는 타이밍에 온 상태가 된다.
즉, 2상의 전송 신호(제1 전송 신호(Ø1) 및 제2 전송 신호(Ø2))를, 「L」(-3.3V)의 기간이 겹치(도 7에서의 시각 m에서 시각 n까지의 기간)도록, 위상을 어긋나게 하여 송신함으로써, 전송 사이리스터(T)를 순차 온 상태로 설정한다.
그리고, 전송 사이리스터(Tn)가 온 상태가 되어, 게이트 단자(Gtn)가 「H」(0V)가 되면, 게이트 단자(Gtn)에 접속 저항(Rx)을 통해 접속된 설정 사이리스터(S2n-1)의 게이트 단자(Gs2n-1)와 설정 사이리스터(S2n)의 게이트 단자(Gs2n)의 전위가 -O.27V가 되고, 설정 사이리스터(S2n-l) 및 설정 사이리스터(S2n)의 문턱 전압이 -1.77V가 된다.
그리고, 허가 신호(ØE)가 「L」(-3.3V)인 기간에, 설정 신호(ØWo)(설정 신호(ØWo1∼ØWo20)), ØWe(설정 신호(ØWe1∼ØWe20))가 「L」이 되면, 설정 신호선(74-1, 74-2)의 전위가 「L」(-3.3V)이 되어, 설정 사이리스터(S2n-1, S2n)가 턴온한다.
설정 사이리스터(S2n-1, S2n)가 턴온하여, 게이트 단자(Gs2n-1, Gs2n)의 전위가 OV가 되면, 접속 저항(Ry)을 통해 접속된 게이트 단자(Gl2n-1, Gl2n)의 전위가 -O.39V가 되고, 발광 사이리스터(L2n-1, L2n)의 문턱 전압이 -1.89V가 된다.
이때, 점등 신호선(75-1, 75-2)은, 전원 전위(Vga)(「L」(-3.3V))로 되어 있으므로, 문턱 전압이 -1.89V의 발광 사이리스터(L2n-1, L2n)가 턴온하여, 점등(발광)한다.
즉, 제1 실시형태에서는, 발광칩(C)당 2개의 발광 사이리스터(L)를 동시에 점등시킬 수 있다. 이는, 발광칩(C)에 있어서, 1개의 전송 사이리스터(T)에 2페어의 설정 사이리스터(S)와 발광 사이리스터(L)를 접속하고, 홀수 번호의 발광 사이리스터(L2n-1)를 점등시키는 설정 신호(ØWo)와, 짝수 번호의 발광 사이리스터(L2n)를 점등시키는 설정 신호(ØWe)를 송신하고 있음에 의한다.
그리고, 발광 사이리스터(L2n-1, L2n)가 온 상태일 때, 소등 신호(ØRa, ØRb)가 「H」로부터 「L」로 이행하면, 소등 사이리스터(TR1, TR2)가 턴온한다. 그러면, 소등 사이리스터(TR1, TR2)의 각각의 게이트 단자(Gtr1, Gtr2)의 전위가 「H」(0V)가 되어, 점등 신호선(75-1, 75-2)의 전위가 「H」(OV)가 된다. 따라서, 온 상태에 있던 발광 사이리스터(L2n-1, L2n)가 턴오프한다.
즉, 발광 사이리스터(L)가 점등(발광)하는 점등 기간은, 설정 신호(ØWo)(설정 신호(ØWo1∼ØWo20), 설정 신호(ØWe)(설정 신호(ØWe1∼ØWe20))가, 「L」이 되는 타이밍(시각)으로부터, 소등 신호(ØRa, ØRb)가 「H」에서 「L」이 되는 시각(예를 들면, 도 7에서의 시각 e에서 시각 o)까지가 된다.
다음으로, 발광 사이리스터(L)를 점등시키지 않을 때에 대해서 설명한다.
발광 사이리스터(L2n-1) 또는 발광 사이리스터(L2n)를 점등시키지 않을 때에는, 점등시킬 경우에 「H」로부터 「L」로 이행시키는 시각(타이밍)(예를 들면, 시각 e)에 있어서, 설정 신호(ØWo)(설정 신호(ØWo1∼ØWo20)) 또는 설정 신호(ØWe)(설정 신호(ØWe1∼ØWe20))를 「H」(OV)인 상태로 유지한다. 이에 따라, 설정 사이리스터(S2n-1) 또는 설정 사이리스터(S2n)는 턴온하지 않고, 게이트 단자(Gl2n-1) 또는 게이트 단자(Gl2n)의 전압이 -2.48V로 유지된다. 이 때문에, 발광 사이리스터(L2n-1) 또는 발광 사이리스터(L2n)는, 문턱 전압이 -3.98V이기 때문에, 턴온하지 않는다.
또한, 설정 신호(ØWo)(설정 신호(ØWo1∼ØWo20)) 및 설정 신호(ØWe)(설정 신호(ØWe1∼ØWe20))를 상기의 시각에 있어서 「H」(OV)로 유지함으로써, 발광 사이리스터(L2n-1, L2n)의 양쪽을 소등인 상태로 할 수 있다.
이상 설명한 바와 같이, 발광칩(C)의 발광 사이리스터(L)를 개별로 점등 제어할 수 있다.
그리고, 발광 사이리스터(L2n-1) 또는 발광 사이리스터(L2n)를 점등시키지 않을 때에는, 점등 신호선(75-1) 또는 점등 신호선(75-2)은 -1.5V로 이행하지 않고, 전원 전위(Vga)(「L」(-3.3V))로 유지된다. 이 때문에, 소등 사이리스터(TR1) 또는 소등 사이리스터(TR2)의 문턱 전압은 -4.8V이다.
따라서, 소등 신호(ØR)가 「H」(OV)로부터 「L」(-3.3V)로 이행해도, 소등 사이리스터(TR1) 또는 소등 사이리스터(TR2)는 턴온하지 않는다(예를 들면 도 7에서의 시각 o). 그러나, 발광 사이리스터(L2n-1) 또는 발광 사이리스터(L2n)는 오프 상태로 점등(발광)하고 있지 않기 때문에, 소등 사이리스터(TR1) 또는 소등 사이리스터(TR2)를 턴온하여 소등시키는 것을 요하지 않는다.
발광 사이리스터(L2n-l) 및 발광 사이리스터(L2n)의 양쪽을 점등시키지 않을 때도 마찬가지이다.
또한, 설정 허가 사이리스터(TE1, TE2)의 동작에 대해서 설명한다.
허가 신호(ØE)는 허가 신호선(76)을 통해, 설정 허가 사이리스터(TE1, TE2)의 각각의 게이트 단자(Gte1, Gte2)에 공급되기 때문에, 허가 신호(ØE)가 「L」(-3.3V)이면, 설정 허가 사이리스터(TE1, TE2)의 문턱 전압은 모두 -4.8V이다. 이 때문에, 설정 신호(ØWo)(설정 신호(ØWo1∼ØWo20)) 및／또는 설정 신호(ØWe)(설정 신호(ØWe1∼ØWe20))가 「L」(-3.3V)이 되어도, 설정 허가 사이리스터(TE1, TE2)는 턴온하지 않고, 설정 사이리스터(S2n-1) 및／또는 설정 사이리스터(S2n)가 턴온한다.
한편, 허가 신호(ØE)가 「H」(OV)이면, 설정 허가 사이리스터(TE1, TE2)는, 각각의 게이트 단자(Gte1, Gte2)의 전위가 0V가 되고, 문턱 전압이 모두 -1.5V가 된다. 이 때문에, 설정 신호(ØWo)(설정 신호(ØWo1∼ØWo20)) 및／또는 설정 신호(ØWe)(설정 신호(ØWe1∼ØWe20))가 「L」(-3.3V)이 되면, 설정 허가 사이리스터(TE1, TE2)가 턴온한다. 이에 따라, 문턱 전압이 -1.5V보다 낮은 -1.77V인 설정 사이리스터(S2n-1) 및／또는 설정 사이리스터(S2n)는 턴온할 수 없다.
즉, 허가 신호(ØE)(허가 신호(ØEa, ØEb))가 「L」이면, 설정 허가 사이리스터(TE1, TE2)를 오프 상태로 설정하여, 발광칩(C)이 점등하는 것을 허가하고, 「H」이면, 설정 허가 사이리스터(TE1, TE2)를 온 상태로 설정하여, 발광칩(C)이 점등하는 것을 저지한다. 따라서, 허가 신호(ØE)(허가 신호(ØEa, ØEb))는 발광칩(C)의 점등을 제어하는 이네이블 신호로서 작용하고 있다.
그리고, 발광칩 그룹(#a)의 발광칩(Ca) 및 발광칩 그룹(#b)의 발광칩(Cb)의 점등 제어에 대해서 설명한다.
제1 실시형태에서는, 발광칩 그룹(#a)에 속하는 발광칩(C)과 발광칩 그룹(#b)에 속하는 발광칩(C)으로 구성되는 발광칩 세트에 대하여, 각각의 발광칩(C)의 발광 사이리스터(L)를 함께 점등(발광)시킬 때에는, 공통으로 송신하는 설정 신호(ØW)(설정 신호(ØWo)(ØWo1∼ØWo20), 설정 신호(ØWe)(ØWe1∼ØWe20))에 「L」이 되는 기간을 2개 마련하고 있다(도 7의 시각 e에서 시각 f까지의 기간 및 시각 k에서 시각 l까지의 기간). 앞의 「L」의 기간은 발광칩 그룹(#a)의 발광칩(C)에 대하여, 뒤의 「L」의 기간은 발광칩 그룹(#b)의 발광칩(C)에 대하여, 점등의 개시를 설정한다.
그리고, 본 실시형태에서는, 발광칩 그룹(#a)과 발광칩 그룹(#b)으로, 각각에 송신하는 전송 신호(제1 전송 신호(Ø1a, Ø1b) 및 제2 전송 신호(Ø2a, Ø2b)), 허가 신호(ØE)(허가 신호(ØEa, ØEb)) 및 소등 신호(ØR)(소등 신호(ØRa, ØRb))의 위상을 180° 어긋나게 하고 있다. 이에 따라, 설정 신호(ØW)(설정 신호(ØWo)(ØWo1∼ØWo20), 설정 신호(ØWe)(ØWe1∼ØWe20))에 각각 마련한 2개의 「L」의 기간을 설정하기 위한 기간의 폭(마진)을 최대로 하고 있다.
즉, 위상을 180° 어긋나게 하고 있으므로, 설정 신호(ØW)(설정 신호(ØWo)(ØWo1∼ØWo20) 및 설정 신호(ØWe)(ØWe1∼ØWe20))에 각각 마련하는 2개의 「L」의 시각은, 각각 기간 T의 전반의 1／2과 후반의 1／2의 기간에 마련하면 된다.
또한, 허가 신호(ØE)(ØEa, ØEb)가 「L」일 때에, 설정 신호(ØW)(설정 신호(ØWo)(ØWo1∼ØWo20), 설정 신호(ØWe)(ØWe1∼ØWe20))가 「L」이 됨으로써, 발광 사이리스터(L)를 점등시킨다.
따라서, 발광칩 그룹(#a)의 발광칩(C)에 송신하는 허가 신호(ØEa)의 「L」의 기간과, 그 발광칩(C)에 송신하는 설정 신호(ØWo)(ØWo1∼ØWo20) 및 설정 신호(ØWe)(ØWe1∼ØWe20)의 「L」의 기간이 겹치도록 하고, 발광칩 그룹(#b)의 발광칩(C)에 송신하는 설정 신호(ØWo)(ØWo1∼ØWo20) 및 설정 신호(ØWe)(ØWe1∼ØWe20)의 「L」의 기간과 겹치지 않도록 하면 된다. 허가 신호(ØEb)에 대해서도 마찬가지이다.
한편, 발광 사이리스터(L)가 발하는 발광량은, 제조 조건의 변동 등에 의해, 발광칩(C)간, 발광 사이리스터(L)간에서 다른 경우가 있다. 이 때문에, 발광 사이리스터(L)의 발광량을 보정(광량 보정)한다. 광량 보정의 방법에는, 발광 사이리스터(L)에 흘리는 전류를 조정하여 행하는 방법과, 발광 사이리스터(L)의 점등 기간을 조정하여 행하는 방법이 있다.
상술한 바와 같이, 발광 사이리스터(L)의 점등 기간은, 설정 신호(ØW)가 「L」로 이행하여 발광 사이리스터(L)를 턴온하는 시각부터, 소등 신호(ØR)가 「L」로부터 「H」로 이행하여 발광 사이리스터(L)를 턴오프(소등)하는 시각까지이다. 본 실시형태에서는, 점등 개시 시각을 조정하여 광량 보정하는 방법을 이용하고 있다.
따라서, 도 7에서는, 설정 신호(ØWo)(ØWo1∼ØWo20) 및 설정 신호(ØWe)(ØWe1∼ØWe20)가 「L」이 되는 시각(타이밍)을 동일(예를 들면 도 7에서 시각 d 또는 시각 k)하게 했지만, 각각의 기간 T에 있어서, 설정 신호(ØWo)(ØWo1∼ØWo20)와 설정 신호(ØWe)(ØWe1∼ØWe20)가 「H」로부터 「L」로 이행하는 시각(타이밍)을 조정함으로써, 광량 보정할 수 있다.
따라서, 제1 실시형태에 있어서, 「동시에 점등」이란, 동(同)시각에 점등을 개시하는 상태뿐만 아니라, 점등해 있는 기간이 일부 겹쳐 있을 경우를 포함한다.
제1 실시형태의 발광칩(C)에서는, 다음에 나타내는 제2 실시형태의 발광칩(C)에 비하여, 전송 사이리스터(T)의 수가 발광 사이리스터(L)의 수의 1／2이어도 된다. 이에 따라, 전송 사이리스터(T)를 구동하기 위한 전력이 적어도 된다.
또한, 제1 실시형태의 발광칩(C)에서는, 설정 허가 사이리스터(TE1, TE2), 소등 사이리스터(TR1, TR2)를 발광칩(C)의 기판(80)상의 좌우 중 어느 측에 배치해도 된다.
제1 실시형태의 발광칩(C)에서는, 인접하는 발광 사이리스터(L)(예를 들면 발광 사이리스터(L1)와 발광 사이리스터(L2))를 동시에 점등 제어한다. 발광 사이리스터(L1)와 발광 사이리스터(L2)에서는, 기판(80)상의 위치가 가까우므로, 발광 사이리스터(L)의 특성이 근사한다. 따라서, 발광 사이리스터(L1)와 발광 사이리스터(L2)에서 동일한 광량 보정 데이터를 사용할 수 있고, 광량 보정 데이터를 유지하는 메모리의 사이즈가 작아도 된다.
제1 실시형태에서는, 발광칩(C)당 최대 2개의 발광 사이리스터(L)를 동시에 점등(발광)시켰다. 그러나, 전송 사이리스터(T)당 접속하는 설정 사이리스터(S), 발광 사이리스터(L)의 페어를 3 이상으로 함으로써, 3 이상의 발광 사이리스터(L)를 동시에 점등(발광)시킬 수 있다.
이와 같이, 본 실시형태에서는, 동일 발광칩(C) 내에서 복수의 발광 사이리스터(L)를 동시에 점등시킬 수 있기 때문에, 예를 들면, 주주사 방향(도 3, 4의 X 방향)의 1라인에 필요한 시간을 단축하거나, 주주사 1라인에 필요한 시간을 단축하지 않는 대신에, 개개의 발광 사이리스터(L)에 할당하는 발광 시간을 증가시킴으로써 발광 전류를 억제하거나 하는 것이 가능해진다.
[제2 실시형태]
제2 실시형태에서는, 발광칩(C)의 구성이 제1 실시형태와 다르다. 이에 따라, 발광칩(C)의 구성, 신호 발생 회로(110)의 구성 및 회로 기판(62)상의 배선 구성이 제3 실시형태와 다르다.
도 8은 제2 실시형태에 있어서의 발광칩(C)의 구성, 신호 발생 회로(110)의 구성 및 회로 기판(62)상의 배선 구성을 나타낸 도면이다. 도 8의 (a)는 발광칩(C)의 구성을 나타내고, 도 8의 (b)는 발광 장치(65)의 신호 발생 회로(110)의 구성 및 회로 기판(62)상의 배선 구성을 나타낸다. 본 실시형태에서는, 발광칩(C)은 2개의 발광칩 그룹(#a 및 #b)으로 나뉘어 있다.
도 8의 (a)의 제2 실시형태의 발광칩(C)에서는, 도 4의 (a)에서의 ØWo 단자를 ØWl 단자로, ØWe 단자를 ØWr 단자로 치환하고 있다.
그리고, 도 8의 (b)의 제2 실시형태의 회로 기판(62)에서는, 도 4의 (b)에서의 설정 신호 발생부(150o)를 설정 신호 발생부(150l)로, 설정 신호(ØWo1∼ØWo20)를 설정 신호(ØWl1∼ØWl20)로, 설정 신호 라인(205o1∼205o20)을 설정 신호 라인(205l1∼205l20)으로 치환하고 있다.
마찬가지로, 도 8의 (b)의 제2 실시형태의 회로 기판(62)에서는, 도 4의 (b)에서의 설정 신호 발생부(150e)를 설정 신호 발생부(150r)로, 설정 신호(ØWe1∼ØWe20)를 설정 신호(ØWr1∼ØWr20)로, 설정 신호 라인(205e1∼205e20)을 설정 신호 라인(205r1∼205r20)으로 치환하고 있다.
또한, 다른 구성은 제1 실시형태와 마찬가지이므로, 다른 부분을 설명하고, 동일한 부분의 설명을 생략한다.
도 9는 제2 실시형태에 있어서의 자기 주사형 발광 소자 어레이(SLED)칩인 발광칩(C)의 회로 구성을 설명하기 위한 등가 회로도이다.
제2 실시형태의 발광칩(C)은, 전송 사이리스터(T1∼T256), 설정 사이리스터(S1∼S256), 발광 사이리스터(L1∼L256)를 구비하는 SLED-l과, 전송 사이리스터(T257∼T512), 설정 사이리스터(S257∼S512), 발광 사이리스터(L257∼L512)를 구비하는 SLED-r을 구비하고 있다. 즉, 512개의 발광 사이리스터(L) 등이 좌우로 나뉘어 있다.
그리고, 전송 사이리스터(T)의 개수가, 제1 실시형태의 256개와 달리, 512개로 되어 있다. 이에 따라, 결합 다이오드(D)의 개수가 511개로 되어 있다. 또한, 스타트 다이오드(Ds)가 스타트 다이오드(Dsl)가 되고, 새롭게 스타트 다이오드(Dsr)가 더해지고 있다. 또한, 발광칩(C)은, 전류 제한 저항(R1)을 2개, 전류 제한 저항(R2)을 2개 구비하고 있다.
다음으로, 각 소자의 접속 관계를 설명한다.
홀수 번호의 전송 사이리스터(T1, T3, …, T255)의 캐소드 단자가 제1 전송 신호선(72l)에, 짝수 번호의 전송 사이리스터(T2, T4, …, T256)의 캐소드 단자가 제2 전송 신호선(73l)에 접속되어 있다.
마찬가지로, 홀수 번호의 전송 사이리스터(T257, T259, …, T511)의 캐소드 단자가 제1 전송 신호선(72r)에, 짝수 번호의 전송 사이리스터(T258, T260, …, T512)의 캐소드 단자가 제2 전송 신호선(73r)에 접속되어 있다.
제1 전송 신호선(72l) 및 제1 전송 신호선(72r)은 각각 전류 제한 저항(R1)을 통해, Ø1 단자에 접속되어 있다. 또한, 제2 전송 신호선(73l) 및 제2 전송 신호선(73r)은 각각 전류 제한 저항(R1)을 통해, Ø2 단자에 접속되어 있다.
결합 다이오드(D1∼D255)는, 전송 사이리스터(T1∼T256)의 각각의 게이트 단자(Gt)의 사이에 끼워지도록 설치되어 있다. 그리고, 결합 다이오드(D1)는, 전송 사이리스터(T1)의 게이트 단자(Gt1)로부터 전송 사이리스터(T2)의 게이트 단자(Gt2)로 전류가 흐르는 방향으로 접속되어 있다. 다른 결합 다이오드(D2∼D255)도 마찬가지이다.
그리고, 스타트 다이오드(Dsl)의 캐소드 단자는 게이트 단자(Gt1)에, 애노드 단자는 제2 전송 신호선(73l)에 접속되어 있다.
한편, 결합 다이오드(D257∼D511)는, 전송 사이리스터(T257∼T512)의 각각의 게이트 단자(Gt) 사이에 끼워지도록 설치되어 있다. 그리고, 결합 다이오드(D257)는, 전송 사이리스터(T258)의 게이트 단자(Gt258)로부터 전송 사이리스터(T257)의 게이트 단자(Gt257)로 전류가 흐르는 방향으로 접속되어 있다. 다른 결합 다이오드(D258∼D511)도 마찬가지이다.
그리고, 스타트 다이오드(Dsr)의 캐소드 단자는 게이트 단자(Gt512)에, 애노드 단자는 제2 전송 신호선(73r)에 접속되어 있다.
설정 사이리스터(S1∼S256)의 캐소드 단자 및 설정 허가 사이리스터(TE1)의 캐소드 단자는, 설정 신호선(74l)에 접속되어 있다. 설정 신호선(74l)은 전류 제한 저항(RW1)을 통해, ØWl 단자에 접속되어 있다.
설정 사이리스터(S257∼S512)의 캐소드 단자 및 설정 허가 사이리스터(TE2)의 캐소드 단자는 설정 신호선(74r)에 접속되어 있다. 설정 신호선(74r)은 전류 제한 저항(RW2)을 통해, ØWr 단자에 접속되어 있다.
발광 사이리스터(L1∼L256)의 캐소드 단자 및 소등 사이리스터(TR1)의 게이트 단자(Gtr1)는 점등 신호선(75l)에 접속되어 있다. 점등 신호선(75l)은, 발광 사이리스터(L1)의 캐소드 단자에서, 순서대로 발광 사이리스터(L256)의 캐소드 단자까지를 접속한 후, 발광 사이리스터(L1)로 되돌아가도록 U자 형상으로 구성되어 있다(리턴 라인). 이에 따라, 점등 신호선(75l)의 저항값이 저감된다. 그리고, 점등 신호선(75l)의 U자 형상의 양단부가, 각각 전류 제한 저항(Rl1, Rl2)을 통해, 전원선(71)에 접속되어 있다.
마찬가지로, 발광 사이리스터(L257∼L512)의 캐소드 단자 및 소등 사이리스터(TR2)의 게이트 단자(Gtr2)는, 점등 신호선(75r)에 접속되어 있다. 점등 신호선(75r)은, 발광 사이리스터(L512)의 캐소드 단자에서, 역순으로 발광 사이리스터(L257)의 캐소드 단자까지를 접속한 후, 발광 사이리스터(L512)로 되돌아가도록 U자 형상으로 구성되어 있다(리턴 라인). 이에 따라, 점등 신호선(75r)의 저항값이 저감된다. 그리고, 점등 신호선(75r)의 U자 형상의 양단부가, 각각 전류 제한 저항(Rl3, Rl4)을 통해 전원선(71)에 접속되어 있다.
그리고, 전송 사이리스터(T)의 게이트 단자(Gt)가 접속 저항(Rx)을 통해 설정 사이리스터(S)의 게이트 단자(Gs)에 접속되고, 설정 사이리스터(S)의 게이트 단자(Gs)가 발광 사이리스터(L)의 게이트 단자(Gl)에 접속되어 있다. 그리고, 게이트 단자(Gl)가 접속 저항(Rz)을 통해 전원선(71)에 접속되어 있다.
즉, 본 실시형태를 이용하지 않는 발광칩(C)에서는, 1개의 전송 사이리스터(T)에 대하여, 1개의 설정 사이리스터(S)와 1개의 발광 사이리스터(L)가 접속되어 있다.
이 발광칩(C)은, 제1 실시형태에서 설명한 것과 마찬가지로 구성된다.
도 10은 제2 실시형태에 있어서의 발광 장치(65)의 발광칩(C)의 동작을 설명하기 위한 타이밍 차트이다. 도 7의 타이밍 차트에 있어서, Ca1(odd)을 Ca1(SLED-l), Ca1(even)을 Ca1(SLED-r)로 치환하고 있다. 또한, 발광칩(Cb1)에 있어서도 마찬가지이다.
제2 실시형태에서는, SLED-l의 발광 사이리스터(L)와, SLED-r의 발광 사이리스터(L)가 각각 발광 소자 그룹을 구성하고, 각각의 발광 소자 그룹 중 1개의 발광 사이리스터(L), 즉 SLED-l 중 1개의 발광 사이리스터(L)와 SLED-r 중 1개의 발광 사이리스터(L)가 페어가 되어 점등 제어된다.
제2 실시형태의 발광칩(C)에서는, 도 9에서 알 수 있는 바와 같이, 양단의 발광 사이리스터(L)로부터 내측을 향하여, 2개의 발광 사이리스터(L)가 순서대로 점등 제어되어 간다. 즉, 기간 Ta(1)에서는, 발광칩(Ca1)의 발광 사이리스터(L1)와 발광 사이리스터(L512)가, 기간 Ta(2)에서는, 발광칩(Ca1)의 발광 사이리스터(L2)와 발광 사이리스터(L511)가 점등 제어된다. 다른 기간(T) 및 발광칩(Cb1)에 있어서도 마찬가지이다. 또한, 발광칩 그룹(#a)에 속하는 발광칩(Ca2∼Ca20), 발광칩 그룹(#b)에 속하는 발광칩(Cb2∼Cb20)에 대해서도 마찬가지이다.
이와 같이, 제2 실시형태의 발광칩(C)에 있어서도, 발광칩(C)당 최대 2개의 발광 사이리스터(L)를 동시에 점등(발광)시킬 수 있다.
발광 장치(65) 및 발광칩(Ca 및 Cb)의 동작은, 제1 실시형태에서 설명한 것과 마찬가지이므로, 설명을 생략한다.
또한, 본 실시형태에서는, 발광 사이리스터(L)를 발광 사이리스터열의 양단부에서 점등 제어했다. 결합 다이오드(D)의 접속의 방향 및 스타트 다이오드(Dsl, Dsr)의 배치를 발광 사이리스터열의 중앙부로 변경함으로써, 중앙부에서 점등 제어할 수도 있다.
여기에서, 제1 실시형태와 제2 실시형태를 비교한다.
제2 실시형태의 발광칩(C)에서는, 도 9에서 알 수 있는 바와 같이, SLED-r의 전송 사이리스터(T)에 접속되는 제1 전송 신호선(72r)은, SLED-l의 부분을 가로질러 배선되고, SLED-l의 전송 사이리스터(T)에 접속되는 제2 전송 신호선(73l)은, SLED-r의 부분을 가로질러 배선되어 있다.
마찬가지로, SLED-r의 설정 사이리스터(S)에 접속되는 설정 신호선(74r)은, SLED-l의 부분을 가로질러 배선되어 있다.
또한, 소등 사이리스터(TR1)의 게이트 단자(Gtr1)에 접속되는 점등 신호선(75l)은, SLED-r의 부분을 가로질러 배선되어 있다.
즉, 제2 실시형태의 발광칩(C)에서는, SLED-l의 부분 또는 SLED-r의 부분에 있어서 접속되지 않는 배선이 설치되어 있다.
이에 대하여, 제1 실시형태의 발광칩(C)에서는, 도 5에 나타내는 바와 같이, 접속되지 않는 배선이 없다.
따라서, 제1 실시형태의 발광칩(C)에서는, 제2 실시형태의 발광칩(C)에 비하여, 기판(80)을 가로지르는 배선이 2개 적어, 기판(80)의 폭을 좁게 할 수 있다.
제2 실시형태에서도, 발광칩(C)당 최대 2개의 발광 사이리스터(L)를 동시에 점등(발광)시켰다. 그러나, SLED(SLED-l, SLED-r)를 2를 초과하는 수로 함으로써, 3 이상의 발광 사이리스터(L)를 동시에 점등(발광)시킬 수 있다.
[제3 실시형태]
제3 실시형태는, 제1 실시형태와 자기 주사형 발광 소자 어레이(SLED)칩인 발광칩(C)의 회로 구성이 다르다. 이에 따라, 타이밍 차트가 다르다. 다른 구성은, 제1 실시형태와 마찬가지이므로, 다른 부분을 설명하고, 동일한 부분의 설명을 생략한다.
도 11은 제3 실시형태에 있어서의 자기 주사형 발광 소자 어레이(SLED)칩인 발광칩(C)의 회로 구성을 설명하기 위한 등가 회로도이다.
제3 실시형태의 발광칩(C)에서는, 제1 실시형태의 발광칩(C)에 있어서의 설정 사이리스터(S1, S2, S3, …) 대신에, 설정 소자의 일례로서의 설정 쇼트키(schottky) 다이오드(SDw1, SDw2, SDw3, …)가 설치되어 있다. 그리고, 설정 허가 사이리스터(TE1, TE2) 대신에, 허가 소자의 일례로서 허가 쇼트키 다이오드(SDe1, SDe2, SDe3, …)가 설치되어 있다. 여기에서도, 설정 쇼트키 다이오드(SDw1, SDw2, SDw3, …)를 각각 구별하지 않을 때에는 설정 쇼트키 다이오드(SDw)라고, 허가 쇼트키 다이오드(SDe1, SDe2, SDe3, …)를 각각 구별하지 않을 때에는 허가 쇼트키 다이오드(SDe)라고 표기한다.
그리고, 제3 실시형태의 발광칩(C)에서는, 제1 실시형태의 발광칩(C)에 있어서의 접속 저항(Ry, Rz)을 설치하고 있지 않다.
또한, 제3 실시형태의 발광칩(C)에서는, 제1 실시형태의 발광칩(C)에 있어서의 설정 허가 사이리스터(TE1, TE2) 및 전류 제한 저항(RE, RW1, RW2)을 설치하고 있지 않다.
다음으로, 각 소자의 접속 관계를 설명한다.
전송 사이리스터(T1)의 게이트 단자(Gt1)는, 접속 저항(Rx)을 통해, 허가 쇼트키 다이오드(SDe1)의 애노드 단자, 설정 쇼트키 다이오드(SDw1)의 애노드 단자 및 발광 사이리스터(L1)의 게이트 단자(Gl1)에 접속되어 있다. 또한, 전송 사이리스터(T1)의 게이트 단자(Gt1)는, 다른 접속 저항(Rx)을 통해, 허가 쇼트키 다이오드(SDe2)의 애노드 단자, 설정 쇼트키 다이오드(SDw2)의 애노드 단자 및 발광 사이리스터(L2)의 게이트 단자(Gl2)에 접속되어 있다. 다른 전송 사이리스터(T)에서도 마찬가지이다.
즉, 1개의 접속 저항(Rx)을 통해 접속되는 1개의 허가 쇼트키 다이오드(SDe), 1개의 설정 쇼트키 다이오드(SDw) 및 1개의 발광 사이리스터(L)를 1페어로 하면, 1개의 전송 사이리스터(T)의 게이트 단자(Gt)는, 2페어의 허가 쇼트키 다이오드(SDe), 설정 쇼트키 다이오드(SDw) 및 발광 사이리스터(L)에 접속되어 있다.
홀수 번호의 설정 쇼트키 다이오드(SDw1, SDw3, …)의 캐소드 단자는, 설정 신호선(74-1)에 접속되어 있다. 설정 신호선(74-1)은, ØWe 단자에 접속되어 있다. 짝수 번호의 설정 쇼트키 다이오드(SDw2, SDw4, …)의 캐소드 단자는, 설정 신호선(74-2)에 접속되어 있다. 설정 신호선(74-2)은, ØWo 단자에 접속되어 있다.
허가 쇼트키 다이오드(SDe1, SDe2, SDe3, …)의 캐소드 단자는, 허가 신호선(76)에 접속되어 있다. 허가 신호선(76)은, ØE 단자에 접속되어 있다.
허가 쇼트키 다이오드(SDe), 설정 쇼트키 다이오드(SDw)는, 쇼트키 접합(배리어)을 이용한 다이오드이며, 순방향 전위(Vs)의 값이 pn 접합의 순방향 전위(Vd)의 값에 비하여 작다. 여기에서는, 쇼트키 접합의 순방향 전위(Vs)를 0.5V로 하여 설명한다.
또한, 허가 쇼트키 다이오드(SDe), 설정 쇼트키 다이오드(SDw)는, 도 6의 (a), (b)에서 영역(112)의 n형의 제4 반도체층(84) 및 n형 오믹 전극(122) 대신에, 영역(111)이 있던 부분에 p형의 제3 반도체층(83)에 대하여 쇼트키 접합하는 2개의 쇼트키 전극을 설치하면 된다. 상세한 설명은 생략한다.
이 발광칩(C)도, 제1 실시형태에서 설명한 것과 마찬가지로 구성된다.
여기에서, 허가 쇼트키 다이오드(SDe)와 설정 쇼트키 다이오드(SDw)의 동작을 설명한다.
제1 실시형태에서 설명한 바와 같이, 전송 사이리스터(T)가 턴온하면, 게이트 단자(Gt)의 전위는 OV가 된다. 이하에서는, 전송 사이리스터(T)의 게이트 단자(Gt)의 전위가 OV인 경우를 설명한다.
설정 신호(ØWe, ØWo)가 「H」(OV)이면, 설정 쇼트키 다이오드(SDw)의 캐소드 단자가 접속된 설정 신호선(74-1, 74-2)의 전위가 「H」(OV)가 된다. 그러면, 전송 사이리스터(T)의 게이트 단자(Gt)가 0V여도, 설정 쇼트키 다이오드(SDw)는 순바이어스가 되지 않는다. 따라서, 설정 쇼트키 다이오드(SDw)의 애노드 단자의 전위는, 「H」(0V)인 설정 신호(ØWe, ØWo)의 영향을 받지 않는다.
이 상태에서, 허가 신호(ØE)가 「L」(-3.3V)이면, 허가 신호(ØE)가 송신되는 ØE 단자에 접속된 허가 신호선(76)이 「L」(-3.3V)이 된다. 전송 사이리스터(T)의 게이트 단자(Gt)의 전위가 0V일 때에는, 허가 쇼트키 다이오드(SDe)가 순바이어스가 된다. 그리고, 허가 쇼트키 다이오드(SDe)의 애노드 단자(발광 사이리스터(L)의 게이트 단자(Gl))의 전위가, 「L」(-3.3V)에서 쇼트키 접합의 순방향 전위(Vs)(0.5V)를 뺀 -2.8V가 된다. 따라서, 발광 사이리스터(L)의 문턱 전압은 -4.3V가 된다. 따라서, 점등 신호선(75-1, 75-2)의 전위가 전원 전위(Vga)(「L」(-3.3V))여도, 발광 사이리스터(L)는 턴온하지 않는다.
한편, 허가 신호(ØE)가 「H」(OV)이면, 전송 사이리스터(T)의 게이트 단자(Gt)가 OV일 때, 허가 쇼트키 다이오드(SDe)는 순바이어스가 되지 않는다. 따라서, 발광 사이리스터(L)의 게이트 단자(Gl)의 전위는, 「H」(OV)인 허가 신호(ØE)의 영향을 받지 않고, 전송 사이리스터(T)의 게이트 단자(Gt)의 전위가 된다.
즉, 전송 사이리스터(T)의 게이트 단자(Gt)의 전위가 0V에서는, 발광 사이리스터(L)는, 게이트 단자(Gl)의 전위가 0V에서 문턱 전압이 -1.5V가 된다. 따라서, 점등 신호선(75-1, 75-2)의 전위가 전원 전위(Vga)(「L」(-3.3V))이면, 발광 사이리스터(L)가 턴온한다.
또한, 설정 신호(ØW)(설정 신호(ØWe, ØWo))가 「L」(-3.3V)이면, 설정 쇼트키 다이오드(SDw)의 캐소드 단자가 접속된 설정 신호선(74-1, 74-2)의 전위가 「L」(-3.3V)이 된다. 그러면, 전송 사이리스터(T)의 게이트 단자(Gt)가 OV일 때, 설정 쇼트키 다이오드(SDw)는 순바이어스가 된다. 따라서, 설정 쇼트키 다이오드(SDw)의 애노드 단자(발광 사이리스터(L)의 게이트 단자(Gl))의 전위가 -2.8V가 된다. 따라서, 발광 사이리스터(L)의 문턱 전압은 -4.3V가 된다.
이 상태는, 허가 신호(ØE)가 「H」(OV) 또는 「L」(-3.3V) 중 어느 것이어도 마찬가지이다.
또한, 도 11에 나타내는 바와 같이, 허가 쇼트키 다이오드(SDe)와 설정 쇼트키 다이오드(SDw)는 게이트 단자(Gt)에 대하여 대칭으로 설치되어 있으며, 역할을 교환해도 된다. 즉, 허가 신호(ØE)와 설정 신호(ØW)(설정 신호(ØWe, ØWo))를 교체해도 된다.
이상 설명한 바와 같이, 허가 신호(ØE)와 설정 신호(ØW)(설정 신호(ØWe, ØWo))가 모두 「H」(OV)일 때, 발광 사이리스터(L)가 턴온하여 점등(발광)한다.
한편, 허가 신호(ØE)와 설정 신호(ØW)(설정 신호(ØWe, ØWo)) 중 적어도 한쪽이 「L」(-3.3V)이면, 발광 사이리스터(L)는 턴온하지 않는다.
이 점에서, 허가 쇼트키 다이오드(SDe)는, 제1 실시형태의 발광칩(C)에 있어서의, 설정 허가 사이리스터(TE1, TE2)와 마찬가지로 동작한다. 한편, 설정 쇼트키 다이오드(SDw)는, 제1 실시형태의 발광칩(C)에 있어서의, 설정 사이리스터(S)와 마찬가지로 동작한다.
단, 제3 실시형태에 있어서의 허가 신호(ØE) 및 설정 신호(ØW)(설정 신호(ØWe, ØWo))는, 제1 실시형태의 경우와는, 「H」(OV)와 「L」(-3.3V)의 관계가 역으로 되어 있다.
도 12는 제3 실시형태에 있어서의 발광 장치(65)의 발광칩(C)의 동작을 설명하기 위한 타이밍 차트이다.
상술한 바와 같이, 허가 신호(ØEa, ØEb) 및 설정 신호(ØWe1, ØWo1)는, 「H」(0V)와 「L」(-3.3V)의 관계가 역으로 되어 있다.
따라서, 상세한 설명을 생략하지만, 제2 실시형태에 있어서의 발광칩(C)은, 제1 실시형태에서의 발광칩(C)과 마찬가지로 동작한다.
즉, 제3 실시형태에서는, 짝수 번호의 발광 사이리스터(L)와, 홀수 번호의 발광 사이리스터(L)가 각각 발광 소자 그룹을 구성하고, 각각의 발광 소자 그룹 중 1개의 발광 사이리스터(L), 즉 홀수 번호 중 1개의 발광 사이리스터(L)와 짝수 번호 중 1개의 발광 사이리스터(L)가 페어가 되어 점등 제어된다.
제3 실시형태의 발광칩(C)에서는, 제1 실시형태의 발광칩(C)에 있어서의 설정 허가 사이리스터(TE1, TE2), 접속 저항(Ry, Rz)을 설치하지 않기 때문에, 발광칩(C)의 기판(80)의 크기가 작아진다.
제3 실시형태에서도, 발광칩(C)당 최대 2개의 발광 사이리스터(L)를 동시에 점등(발광)시켰다. 그러나, 전송 사이리스터(T)당 접속하는 설정 쇼트키 다이오드(SDw), 허가 쇼트키 다이오드(SDe), 발광 사이리스터(L)의 페어를 3 이상으로 함으로써, 3 이상의 발광 사이리스터(L)를 동시에 점등(발광)시킬 수 있다.
[제4 실시형태]
제4 실시형태는, 제3 실시형태와 발광칩(C)의 회로 구성이 다르다.
이에 따라, 발광칩(C)의 구성, 신호 발생 회로(110)의 구성 및 회로 기판(62)상의 배선 구성이 제3 실시형태와 다르다.
도 13은 제4 실시형태에 있어서의 발광칩(C)의 구성, 신호 발생 회로(110)의 구성 및 회로 기판(62)상의 배선 구성을 나타낸 도면이다. 도 13의 (a)는 발광칩(C)의 구성을 나타내고, 도 13의 (b)는 발광 장치(65)의 신호 발생 회로(110)의 구성 및 회로 기판(62)상의 배선 구성을 나타낸다. 본 실시형태에서는, 발광칩(C)은 2개의 발광칩 그룹(#a 및 #b)으로 나뉘어 있다.
도 13의 (a)의 제4 실시형태의 발광칩(C)에서는, 도 4의 (a)에 나타내는 제1 실시형태의 발광칩(C)의 ØWo 단자를 ØWl 단자로, ØWe 단자를 ØWr 단자로, ØR 단자를 Øl 단자로 치환하고 있다.
그리고, 도 13의 (b)의 제4 실시형태에서는, 도 4의 (b)에 나타내는 제1 실시형태의 설정 신호 발생부(150o)를 설정 신호 발생부(150l)로, 설정 신호(ØWo1∼ØWo20)를 설정 신호(ØWl1∼ØWl20)로, 설정 신호 라인(205o1∼205o20)을 설정 신호 라인(205l1∼205l20)으로 치환하고 있다. 또한, 소등 신호 발생부(140a)를 점등 신호 발생부(180a)로, 소등 신호(ØRa)를 점등 신호(Øla)로 치환하고 있다.
마찬가지로, 도 13의 (b)의 제4 실시형태의 회로 기판(62)에서는, 도 4의 (b)에 나타내는 제1 실시형태의 설정 신호 발생부(150e)를 설정 신호 발생부(150r)로, 설정 신호(ØWe1∼ØWe20)를 설정 신호(ØWr1∼ØWr20)로, 설정 신호 라인(205e1∼205e20)을 설정 신호 라인(205r1∼205r20)으로 치환하고 있다. 또한, 소등 신호 발생부(140b)를 점등 신호 발생부(180b)로, 소등 신호(ØRb)를 점등 신호(Ølb)로 치환하고 있다.
여기에서도, 점등 신호(Øla, Ølb)를 각각 구별하지 않을 때에는, 점등 신호(Øl)라고 표기한다.
또한, 다른 구성은 제1 실시형태와 마찬가지이므로, 다른 부분을 설명하고, 동일한 부분의 설명을 생략한다.
점등 신호(Øl)는, 제1, 제2 실시형태에 있어서의 소등 신호(ØR)와 마찬가지로, 점등 제어 신호의 일례이다.
도 14는 제4 실시형태의 발광칩(C)의 회로 구성을 설명하기 위한 등가 회로이다.
제4 실시형태의 발광칩(C)은, 전송 사이리스터(T1∼T256), 허가 쇼트키 다이오드(SDe1∼SDe256), 설정 쇼트키 다이오드(SDw1∼SDw256), 발광 사이리스터(L1∼L256)를 구비하는 SLED-l과, 전송 사이리스터(T257∼T512), 허가 쇼트키 다이오드(SDe257∼SDe512), 설정 쇼트키 다이오드(SDw257∼SDw512), 발광 사이리스터(L257∼L512)를 구비하는 SLED-r을 구비하고 있다. 즉, 512개의 발광 사이리스터(L) 등이 좌우로 나뉘어 있다.
제3 실시형태의 발광칩(C)에서는, 1개의 허가 쇼트키 다이오드(SDw), 1개의 설정 쇼트키 다이오드(SDw), 1개의 발광 사이리스터(L)를 1페어로 했을 때, 1개의 전송 사이리스터(T)에 대하여, 2페어의 허가 쇼트키 다이오드(SDe), 설정 쇼트키 다이오드(SDw), 발광 사이리스터(L)가 접속되어 있었다.
이에 대하여, 제4 실시형태의 발광칩(C)은, 1개의 전송 사이리스터(T)에 대하여, 1페어의 허가 쇼트키 다이오드(SDe), 설정 쇼트키 다이오드(SDw), 발광 사이리스터(L)가 접속되어 있다. 이 구성은, 제2 실시형태와 마찬가지이다.
따라서, 제4 실시형태에서는, 제2 실시형태와 마찬가지로, 양단의 발광 사이리스터(L)로부터 내측을 향하여, 2개의 발광 사이리스터(L)가 순서대로 점등 제어되어 간다.
그리고, 제4 실시형태의 발광칩(C)에서는, 도 14에 나타내는 바와 같이, 전송 사이리스터(T)의 게이트 단자(Gt)는, 접속 저항(Rz)을 통해 전원선(71)에 접속되어 있다.
또한, SLED-l의 발광 사이리스터(L1∼L256)의 캐소드 단자는, 점등 신호선(75-1)에 접속되고, 점등 신호선(75-1)은 전류 제한 저항(Rl1)을 통해, Øl 단자에 접속되어 있다. 마찬가지로, SLED-r의 발광 사이리스터(L257∼L512)의 캐소드 단자는, 점등 신호선(75-2)에 접속되고, 점등 신호선(75-2)은 전류 제한 저항(Rl2)을 통해, Øl 단자에 접속되어 있다.
또한, 제4 실시형태의 발광칩(C)은, 도 11에 나타낸 제3 실시형태의 발광칩(C)에 있어서의 소등 사이리스터(TR1, TR2), 전류 제한 저항(RR1, RR2, Rl3, Rl4)을 구비하고 있지 않다.
이 발광칩(C)도, 제1 실시형태에서 설명한 것과 마찬가지로 구성된다.
제4 실시형태의 발광칩(C)에서는, 게이트 단자(Gt)를 접속 저항(Rz)으로 전원선(71)에 접속하고 있다. 이는, 번호 n의 전송 사이리스터(Tn)가 온 상태일 때, 게이트 단자(Gtn), 전송 사이리스터(Tn+1)의 게이트 단자(Gtn+1), 전송 사이리스터(Tn+2)의 게이트 단자(Gtn+2)를 제외하고, 게이트 단자(Gt)의 전위가 전원 전위(Vga)(「L」(-3.3V))로 설정되기 때문에, 발광칩(C)이 보다 안정하게 동작한다.
도 15는 제4 실시형태에 있어서의 발광 장치(65)의 발광칩(C)의 동작을 설명하기 위한 타이밍 차트이다.
도 15의 타이밍 차트에서는, 도 12에 나타낸 제3 실시형태에 있어서의 발광칩(C)의 동작을 설명하는 타이밍 차트에 있어서, 소등 신호(ØRa)가 점등 신호(Øla)로, 소등 신호(ØRb)가 점등 신호(Ølb)로, 발광칩(Ca1)(odd)이 발광칩(Ca1)(SLED-l)으로, 발광칩(Cb1)(odd)이 발광칩(Cb1)(SLED-l)으로, 발광칩(Ca1)(even)이 발광칩(Ca1)(SLED-r)으로, 발광칩(Cb1)(even)이 발광칩(Cb1)(SLED-r)으로 치환하고 있다.
즉, 제4 실시형태에서는, SLED-l의 발광 사이리스터(L)와, SLED-r의 발광 사이리스터(L)가 각각 발광 소자 그룹을 구성하고, 각각의 발광 소자 그룹의 1개의 발광 사이리스터(L), 즉 SLED-l의 1개의 발광 사이리스터(L)와 SLED-r의 1개의 발광 사이리스터(L)가 페어가 되어 점등 제어된다.
도 15의 타이밍 차트의 설정 신호(ØWl1, ØWr1)는, 도 12의 제3 실시형태에 있어서의 타이밍 차트의 설정 신호(ØWo1, ØWe1)와 동일하다.
한편, 도 15의 타이밍 차트의 점등 신호(Ø1a, Ø1b)는, 도 12의 제3 실시형태에 있어서의 타이밍 차트의 소등 신호(ØRa, ØRb)의 「H」(OV)와 「L」(-3.3V)의 관계를 역으로 한 것과 동일하다. 그리고, 제4 실시형태와 제3 실시형태에서, 점등 신호선(75-1, 75-2)의 전위는 동일하다.
즉, 점등 신호(Øla)가 시각 c에서 「H」(OV)로부터 「L」(-3.3V)로 이행하면, 점등 신호선(75-1)은, 「H」(0V)로부터 「L」(-3.3V)이 된다. 즉, 제3 실시형태에 있어서의 도 12의 시각 c에 있어서, 점등 신호선(75-1)이 「L」(-3.3V)이 되어 있는 상태와 동일하다. 또한, 시각 a ∼ 시각 c 사이의 점등 신호선(75-1)의 전위는 다르지만, 발광칩(C)의 동작에는 영향을 주지 않는다.
그리고, 점등 신호(Øla)가 시각 o에서 「L」(-3.3V)로부터 「H」(0V)로 이행하고, 점등 신호선(75-1)이 「L」(-3.3V)로부터 「H」(OV)가 되면, 온 상태에 있던 발광 사이리스터(L1)가 애노드 단자와 캐소드 단자가 모두 「H」(OV)가 되어, 턴오프하여 소등한다.
이는, 제3 실시형태에 있어서의 도 12의 시각 o에 있어서, 소등 신호(ØRa)가 「H」(OV)로부터 「L」(-3.3V)로 이행하여, 점등 신호선(75-1)이 「L」(-3.3V)로부터 「H」(OV)가 되는 것과 동일하다
따라서, 제4 실시형태의 발광 장치(65) 및 발광칩(C)은, 제3 실시형태의 발광 장치(65) 및 발광칩(C)과 마찬가지로 동작한다.
즉, 1개의 발광칩(C)에 있어서, 2개의 발광 사이리스터(L)가 동시에 점등(발광)할 수 있다.
제4 실시형태에서도, 발광칩(C)당 최대 2개의 발광 사이리스터(L)를 동시에 점등(발광)시켰다. 그러나, SLED를 2를 초과하는 수로 함으로써, 3 이상의 발광 사이리스터(L)를 동시에 점등(발광)시킬 수 있다.
[제5 실시형태]
제5 실시형태는, 제4 실시형태와 발광칩(C)의 회로 구성이 다르다.
이에 따라, 발광칩(C)의 구성, 신호 발생 회로(110)의 구성 및 회로 기판(62)상의 배선 구성이 제3 실시형태와 다르다.
도 16은 제5 실시형태에 있어서의 발광칩(C)의 구성, 신호 발생 회로(110)의 구성 및 회로 기판(62)상의 배선 구성을 나타낸 도면이다. 도 16의 (a)는 발광칩(C)의 구성을 나타내고, 도 16의 (b)는 발광 장치(65)의 신호 발생 회로(110)의 구성 및 회로 기판(62)상의 배선 구성을 나타낸다. 본 실시형태에서도, 발광칩(C)은 2개의 발광칩 그룹(#a 및 #b)으로 나뉘어 있다.
도 16의 (a)의 제5 실시형태의 발광칩(C)에서는, 도 13의 (a)에 나타낸 제4 실시형태의 발광칩(C)에 있어서, ØWl 단자를 ØEl 단자로, ØWr 단자를 ØEr 단자로 치환하고 있다. 그리고, ØW 단자를 ØE 단자로 치환하고 있다.
그리고, 도 16의 (b)의 제5 실시형태에서는, 도 13의 (b)에 나타낸 제4 실시형태의 설정 신호 발생부(150o)를 허가 신호 발생부(130l)로, 설정 신호(ØWo1∼ØWo20)를 허가 신호(ØEl1∼ØEl2O)로, 설정 신호 라인(205o1∼205o20)을 허가 신호 라인(203l1∼203l20)으로 치환하고 있다. 또한, 허가 신호 발생부(130a)를 설정 신호 발생부(150a)로, 허가 신호(ØEa)를 설정 신호(ØWa)로 치환하고 있다.
마찬가지로, 도 16의 (b)의 제5 실시형태에서는, 도 13의 (b)에 나타낸 제4 실시형태의 설정 신호 발생부(150e)를 허가 신호 발생부(130r)로, 설정 신호(ØWe1∼ØWe2O)를 허가 신호(ØEr1∼ØEr20)로, 설정 신호 라인(205e1∼205e20)을 허가 신호 라인(203r1∼203r20)으로 치환하고 있다. 또한, 허가 신호 발생부(130b)를 설정 신호 발생부(150b)로, 허가 신호(ØEb)를 설정 신호(ØWb)로 치환하고 있다.
도 17은 제5 실시형태의 발광칩(C)의 회로 구성을 설명하기 위한 등가 회로이다.
제5 실시형태의 발광칩(C)에서는, 설정 쇼트키 다이오드(SDw)의 캐소드 단자는, 설정 신호선(74)에 접속되어 있다. 설정 신호선(74)은 ØW 단자에 접속되어 있다. 한편, SLED-l의 허가 쇼트키 다이오드(SDe1∼SDe128)의 캐소드 단자는 허가 신호선(76l)에 접속되어 있다. 허가 신호선(76l)은 ØEl 단자에 접속되어 있다. 마찬가지로, SLED-r의 허가 쇼트키 다이오드(SDe129∼SDe512)의 캐소드 단자는, 허가 신호선(76r)에 접속되어 있다. 허가 신호선(76r)은 ØEr 단자에 접속되어 있다.
이 발광칩(C)도, 제1 실시형태에서 설명한 것과 마찬가지로 구성된다.
도 18은 제5 실시형태에 있어서의 발광칩(C)의 동작을 설명하기 위한 타이밍 차트이다.
도 18의 타이밍 차트는, 도 15에 나타낸 제4 실시형태에 있어서의 타이밍 차트에 있어서, 허가 신호(ØEa)를 설정 신호(ØWa)로, 허가 신호(ØEb)를 설정 신호(ØWb)로, 설정 신호(ØWl1)를 허가 신호(ØEl1)로, 설정 신호(ØWr1)를 허가 신호(ØEr1)로 치환한 것이다.
즉, 제5 실시형태에서는, 제4 실시형태에 있어서의 허가 신호(ØE)와 설정 신호(ØW)의 기능을 역으로 하고 있다. 이는, 제3 실시형태에서 설명한 바와 같이, 허가 쇼트키 다이오드(SDe)와 설정 쇼트키 다이오드(SDw)를 이용할 경우에는, 허가 신호(ØE)와 설정 신호(ØW)를 교체해도 됨에 의한다. 또한, 도 17에서, 허가 쇼트키 다이오드(SDe)와 설정 쇼트키 다이오드(SDw)는, 게이트 단자(Gt)에 대하여 대칭의 위치에 배치되어, 마찬가지로 동작한다. 따라서, 제5 실시형태에 있어서의 동작의 상세에 대한 설명을 생략한다.
제5 실시형태에서도, 발광칩(C)당 최대 2개의 발광 사이리스터(L)를 동시에 점등(발광)시켰다. 그러나, 제5 실시형태에서도, 발광칩(C)당 최대 2개의 발광 사이리스터(L)를 동시에 점등(발광)시켰다. 그러나, SLED를 2를 초과하는 수로 함으로써, 3 이상의 발광 사이리스터(L)를 동시에 점등(발광)시킬 수 있다.
제1 실시형태에 있어서 설명한 바와 같이, 제1 실시형태 내지 제5 실시형태에 있어서, 「동시에 점등」이란, 동시각에 점등을 개시하는 상태뿐만 아니라, 점등하고 있는 기간이 일부 겹쳐 있을 경우를 포함한다. 예를 들면, 각각의 발광 사이리스터(L)의 발광량의 변동에 따라, 점등 개시 시각을 늦춤으로써 발광 시간을 제어하여, 각각의 발광 사이리스터(L)의 발광량의 변동을 억제하도록 해도 된다.
제1 실시형태 내지 제5 실시형태에 있어서, 전원 전위(Vga)는, 제1 전송 신호(Ø1), 제2 전송 신호(Ø2), 허가 신호(ØE)(허가 신호(ØEa, ØEb)), 설정 신호(ØW)(설정 신호(ØWo, ØWe))의 「L」과 다른 값으로 설정해도 된다.
제1 실시형태 내지 제5 실시형태에 있어서, 전송 사이리스터(T)는, 제1 전송 신호(Ø1)와 제2 전송 신호(Ø2)의 2상으로 구동했지만, 전송 사이리스터(T)를 3개마다 3상의 전송 신호를 송신하여 구동해도 된다. 마찬가지로 하여, 4상 이상의 전송 신호를 송신해도 구동해도 된다.
또한, 제1 실시형태 내지 제5 실시형태에 있어서, 제1 전송 신호(Ø1)와 제2 전송 신호(Ø2)를 그룹마다 나누었지만, 제1 전송 신호(Ø1)와 제2 전송 신호(Ø2)를 그룹마다 나누지 않고 각 그룹에 공통의 배선을 통해 각 그룹에 공통으로 공급해도 된다.
또한, 제1 실시형태 내지 제5 실시형태에 있어서, 전기적 수단으로서 저항이나 결합 다이오드(D)를 이용했지만, 전기적 수단은, 한쪽 단자의 전위의 변화가 다른쪽 단자의 전위의 변화를 보이는 것이면 된다.
그리고, 제1 실시형태 내지 제5 실시형태에 있어서, 발광칩 그룹을 구성하는 발광칩(C)의 수 및 발광칩 세트를 구성하는 발광칩(C)의 수를 동일하게 했지만, 달라도 된다. 또한, 발광칩 세트를 구성하는 발광칩(C)은, 각각이 다른 발광칩 그룹에 속해 있다고 했지만, 동일한 발광칩 그룹에 속하는 발광칩(C)을 포함하고 있어도 된다.
또한, 제1 실시형태 내지 제5 실시형태에서는, 사이리스터(발광 사이리스터(L), 전송 사이리스터(T), 설정 사이리스터(S), 설정 허가 사이리스터(TE1, TE2), 소등 사이리스터(TR1, TR2))의 애노드 단자를 기판(80)에 있어서 공통으로 한 애노드 코먼으로서 설명했다. 캐소드 단자를 기판(80)으로 한 캐소드 코먼에 있어서도, 회로의 극성을 변경함으로써 이용할 수 있다.
1 : 화상 형성 장치 10 : 화상 형성 프로세스부
11 : 화상 형성 유닛 12 : 감광체 드럼
14 : 프린트 헤드 30 : 화상 출력 제어부
40 : 화상 처리부 62 : 회로 기판
63 : 광원부 64 : 로드 렌즈 어레이
65 : 발광 장치 110 : 신호 발생 회로
120(120a, 120b) : 전송 신호 발생부
130(130a, 130b) : 허가 신호 발생부
140(140a, 140b) : 소등 신호 발생부
150(150o, 150e, 150a, 150b) : 설정 신호 발생부
160 : 기준 전위 공급부
170 : 전원 전위 공급부
180(180a, 180b) : 점등 신호 발생부
Ø1(Ø1a, Ø1b) : 제1 전송 신호
Ø2(Ø2a, Ø2b) : 제2 전송 신호
ØE(ØEa, ØEb, ØEl, ØEr) : 허가 신호
ØW(ØWo1∼ØWo20, ØWe1∼ØWe20, ØWl1∼ØWl20, ØWr1∼ØWr20, ØWa, ØWb) : 설정 신호
ØR(ØRa, ØRb) : 소등 신호
Øl(Øla, Ølb) : 점등 신호
C(Ca1∼Ca20, Cb1∼Cb20) : 발광칩
L : 발광 사이리스터 T : 전송 사이리스터
S : 설정 사이리스터 TE1, TE2 : 설정 허가 사이리스터
TR1, TR2 : 소등 사이리스터 D : 결합 다이오드
Rx, Ry, Rz : 접속 저항 SDw : 설정 쇼트키 다이오드
SDe : 허가 쇼트키 다이오드 Vga : 전원 전위
Vsub : 기준 전위

Claims (5)

  1. 복수의 발광 소자를 각각 갖는 복수의 발광칩과 - 복수의 발광칩은 복수의 그룹(group)으로 나뉘고, 복수의 발광 소자는 각 발광칩 내에서 복수의 소자 그룹으로 나뉨 - ,
    상기 복수의 발광칩의 상기 복수의 발광 소자의 각 발광 소자를 점등 또는 비점등의 제어의 대상으로서 순서대로 설정하는 전송 신호를, 당해 복수의 발광칩의 각 발광칩에 송신하기 위한 제1 배선과,
    상기 각 발광 소자가 상기 전송 신호에 의해 상기 제어의 대상으로 설정되어 있는 기간에, 상기 발광칩 그룹마다, 당해 발광칩 그룹을 점등의 대상으로서 선택하는 제1 선택 신호를, 공통으로 송신하기 위한 제2 배선과,
    상기 각 발광 소자가 상기 전송 신호에 의해 상기 제어의 대상으로 설정되어 있는 기간에, 발광 소자 그룹의 세트마다, 당해 발광 소자 그룹의 세트를 점등의 대상으로서 선택하는 제2 선택 신호를, 공통으로 송신하기 위한 제3 배선과 - 발광 소자 그룹의 세트는, 어느 발광칩 그룹에 속하는 발광칩 내의 제1 발광 소자 그룹과, 다른 발광칩 그룹에 속하는 발광칩 내의 제2 소자 그룹을 포함함 - ,
    상기 각 발광 소자가 상기 전송 신호에 의해 상기 제어의 대상으로 설정되어 있는 기간에, 점등을 위한 전력 공급을 제어하는 점등 제어 신호를, 적어도 상기 발광칩 그룹마다 공통으로 송신하기 위한 제4 배선을 구비하는 발광 장치.
  2. 제1항에 있어서,
    상기 복수의 발광칩의 각 발광칩은,
    상기 전송 신호에 의해 상기 각 발광 소자를 상기 제어의 대상으로서 설정하는 복수의 전송 소자와,
    상기 제1 선택 신호에 의해 상기 각 발광칩을 점등의 대상으로서 선택하는 복수의 설정 소자를 구비하고,
    상기 복수의 발광 소자의 각 발광 소자는 상기 복수의 설정 소자의 각 설정 소자에 대응하여 설치되고,
    상기 각 설정 소자와 상기 각 설정 소자에 대응하는 상기 각 발광 소자로 각각 이루어지는 복수의 조합이 상기 복수의 전송 소자의 각 전송 소자에 대응하여 마련되고,
    상기 복수의 발광 소자 그룹의 각 발광 소자 그룹은, 상기 복수의 전송 소자의 각 전송 소자에 대응하여 마련된 상기 각 설정 소자와 상기 각 설정 소자에 대응하는 상기 각 발광 소자로 각각 이루어지는 상기 복수의 조합으로부터, 상기 각 전송 소자마다 선택되어 구성되어 있는 것을 특징으로 하는 발광 장치.
  3. 제2항에 있어서,
    상기 복수의 발광칩의 각 발광칩은, 상기 발광 소자 그룹마다, 상기 복수의 설정 소자와 병렬로 설치되는 설정 허가 소자를 더 구비하는 것을 특징으로 하는 발광 장치.
  4. 제1항에 기재된 발광 장치를 포함하고, 상(像) 유지체를 노광하여 정전 잠상을 형성하는 노광 수단과,
    상기 노광 수단으로부터 조사(照射)되는 광을 상기 상 유지체상에 결상시키는 광학 수단을 구비하는 프린트 헤드.
  5. 상 유지체와,
    상기 상 유지체를 대전(帶電)하는 대전 수단과,
    제1항에 기재된 발광 장치를 포함하고, 상기 상 유지체를 노광하여 정전 잠상을 형성하는 노광 수단과,
    상기 노광 수단으로부터 조사되는 광을 상기 상 유지체상에 결상시키는 광학 수단과,
    상기 상 유지체에 형성된 상기 정전 잠상을 현상하는 현상 수단과,
    상기 상 유지체에 현상된 화상을 피(被)전사체에 전사하는 전사 수단을 구비하는 화상 형성 장치.

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