KR101490751B1 - 반도체장치 및 그 제조방법 - Google Patents
반도체장치 및 그 제조방법 Download PDFInfo
- Publication number
- KR101490751B1 KR101490751B1 KR20130117667A KR20130117667A KR101490751B1 KR 101490751 B1 KR101490751 B1 KR 101490751B1 KR 20130117667 A KR20130117667 A KR 20130117667A KR 20130117667 A KR20130117667 A KR 20130117667A KR 101490751 B1 KR101490751 B1 KR 101490751B1
- Authority
- KR
- South Korea
- Prior art keywords
- die pad
- resin sheet
- concave portion
- resin
- semiconductor element
- Prior art date
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 145
- 238000004519 manufacturing process Methods 0.000 title abstract description 15
- 229920005989 resin Polymers 0.000 claims abstract description 175
- 239000011347 resin Substances 0.000 claims abstract description 175
- 239000000945 filler Substances 0.000 claims description 31
- 238000007789 sealing Methods 0.000 claims description 25
- 238000000034 method Methods 0.000 claims description 14
- 238000005538 encapsulation Methods 0.000 claims description 8
- 238000003825 pressing Methods 0.000 claims description 2
- 230000017525 heat dissipation Effects 0.000 abstract description 8
- 229910052751 metal Inorganic materials 0.000 description 20
- 239000002184 metal Substances 0.000 description 20
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 10
- 239000000463 material Substances 0.000 description 7
- 229910052802 copper Inorganic materials 0.000 description 6
- 239000010949 copper Substances 0.000 description 6
- 229910045601 alloy Inorganic materials 0.000 description 5
- 239000000956 alloy Substances 0.000 description 5
- 239000011889 copper foil Substances 0.000 description 4
- 239000002245 particle Substances 0.000 description 4
- 230000005855 radiation Effects 0.000 description 4
- 229910000679 solder Inorganic materials 0.000 description 4
- 230000035882 stress Effects 0.000 description 4
- 229910052782 aluminium Inorganic materials 0.000 description 3
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 239000000203 mixture Substances 0.000 description 3
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 3
- KDLHZDBZIXYQEI-UHFFFAOYSA-N Palladium Chemical compound [Pd] KDLHZDBZIXYQEI-UHFFFAOYSA-N 0.000 description 2
- BQCADISMDOOEFD-UHFFFAOYSA-N Silver Chemical compound [Ag] BQCADISMDOOEFD-UHFFFAOYSA-N 0.000 description 2
- 239000000853 adhesive Substances 0.000 description 2
- 230000001070 adhesive effect Effects 0.000 description 2
- 238000005452 bending Methods 0.000 description 2
- 230000006835 compression Effects 0.000 description 2
- 238000007906 compression Methods 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 239000003822 epoxy resin Substances 0.000 description 2
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 2
- 229910052737 gold Inorganic materials 0.000 description 2
- 239000010931 gold Substances 0.000 description 2
- 238000009413 insulation Methods 0.000 description 2
- 238000007747 plating Methods 0.000 description 2
- 229920000647 polyepoxide Polymers 0.000 description 2
- 229910010271 silicon carbide Inorganic materials 0.000 description 2
- 229910052709 silver Inorganic materials 0.000 description 2
- 239000004332 silver Substances 0.000 description 2
- 239000002904 solvent Substances 0.000 description 2
- 238000001721 transfer moulding Methods 0.000 description 2
- 229910018072 Al 2 O 3 Inorganic materials 0.000 description 1
- 229910017083 AlN Inorganic materials 0.000 description 1
- JMASRVWKEDWRBT-UHFFFAOYSA-N Gallium nitride Chemical compound [Ga]#N JMASRVWKEDWRBT-UHFFFAOYSA-N 0.000 description 1
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 239000011230 binding agent Substances 0.000 description 1
- 239000012141 concentrate Substances 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 239000010419 fine particle Substances 0.000 description 1
- 230000020169 heat generation Effects 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 230000001771 impaired effect Effects 0.000 description 1
- 238000002844 melting Methods 0.000 description 1
- 230000008018 melting Effects 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 229910052763 palladium Inorganic materials 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 230000008646 thermal stress Effects 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/495—Lead-frames or other flat leads
- H01L23/49503—Lead-frames or other flat leads characterised by the die pad
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
- H01L21/4814—Conductive parts
- H01L21/4821—Flat leads, e.g. lead frames with or without insulating supports
- H01L21/4842—Mechanical treatment, e.g. punching, cutting, deforming, cold welding
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/495—Lead-frames or other flat leads
- H01L23/49575—Assemblies of semiconductor devices on lead frames
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
- H01L2224/48137—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
- H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73265—Layer and wire connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/12—Passive devices, e.g. 2 terminal devices
- H01L2924/1203—Rectifying Diode
- H01L2924/12032—Schottky diode
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/13—Discrete devices, e.g. 3 terminal devices
- H01L2924/1304—Transistor
- H01L2924/1305—Bipolar Junction Transistor [BJT]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/13—Discrete devices, e.g. 3 terminal devices
- H01L2924/1304—Transistor
- H01L2924/1305—Bipolar Junction Transistor [BJT]
- H01L2924/13055—Insulated gate bipolar transistor [IGBT]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/13—Discrete devices, e.g. 3 terminal devices
- H01L2924/1304—Transistor
- H01L2924/1306—Field-effect transistor [FET]
- H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
- Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)
- Lead Frames For Integrated Circuits (AREA)
Abstract
본 발명은, 반도체 소자를 재치한 다이 패드와 수지 시트의 높은 밀착성 및 높은 방열성을 갖는 반도체장치 및 그 제조방법의 제공을 목적으로 한다. 본 발명에 관한 반도체장치(100)는, 다이 패드(5)와, 다이 패드(5) 윗면에 접합된 반도체 소자(7)와, 다이 패드(5) 밑면에 밀착된 수지 시트(4)를 구비하고, 반도체 소자(7)는 다이 패드(5) 및 수지 시트(4)와 함께 수지봉지되어 있고, 다이 패드(5) 밑면에는, 오목부(5a)가 형성되고, 수지 시트(4)의 일부가 오목부(5a)에 충전됨으로써, 오목부(5a) 내부를 포함하는 다이 패드(5) 밑면과 수지 시트(4)가 밀착하는 것을 특징으로 한다.
Description
본 발명은 반도체장치 및 그 제조방법에 관한 것으로서, 특히 전력 용도의 반도체 소자를 탑재한 반도체장치에 관한 것이다.
반도체장치 중에서도 전력용 반도체장치는, 철도 차량, 하이브리드 카, 전기 자동차 등의 차량, 가전기기, 산업용 기기 등에 있어서, 비교적 큰 전력을 제어, 정류하기 위해 이용되고 있다. 따라서, 전력용 반도체장치에 사용되는 반도체 소자는, 100A/㎠을 초과하는 전류 밀도에서 통전하는 것이 요구되고 있다. 그 때문에, 최근에는 실리콘(Si)을 대신하는 반도체 재료로서, 와이드 밴드갭 반도체 재료인 탄화 규소(SiC)나 질화 갈륨(GaN)이 주목받고 있고, 특히 SiC로 이루어진 반도체 소자는, 500A/㎠을 초과하는 전류 밀도에서의 동작이 가능하다. 또한, SiC으로 이루어진 반도체 소자는 150℃ 내지 300℃의 고온 상태에서도 안정 동작이 가능하여, 고전류 밀도 동작과 고온 동작의 양립이 가능한 반도체 재료로서 기대되고 있다.
이와 같은 전력용 반도체장치의 구성으로서는, 예를 들면, 다이 패드의 윗면에 복수의 반도체 소자가 배치되고, 다이 패드의 이면에 고방열 절연 수지 시트(이하, 간단히 수지 시트로 기술)가 밀착된 구성이다. 이때, 외부 단자로서 리드프레임이 구비되어 있고, 반도체 소자는, 다이 패드 및 수지 시트와 함께 수지봉지된다. 일반적으로, 수지 시트는, 수지 봉지에 사용되는 봉지 수지보다도 열전도율이 높은 것이 사용된다(예를 들면, 특허문헌 1 참조).
와이드 밴드갭 반도체에서는, 고전류 밀도·고온 동작에 적응하기 위해, 방열성이 높고 절연성이 높은 수지 시트를 사용할 필요가 있다. 일반적으로, 수지 시트의 방열성을 높이기 위해, 절연 수지 중에 필러가 고충전되지만, 접착을 담당하는 수지의 함유 비율이 감소함으로써, 접착 강도는 저하한다. 접착 강도가 저하하고, 수지 시트가, 반도체 소자가 배치된 다이 패드 밑면으로부터 박리하면, 박리 부분과 박리하고 있지 않은 부분의 경계에 전위 구배가 집중하고 부분 방전이 발생하여, 반도체장치의 절연 내압이 저하한다.
반도체장치는 동작에 따라 온도가 변화하기 때문에, 선팽창계수가 다른 부재 사이에서 열응력이 발생하여, 각 부재 사이의 계면에서 박리가 발생하는 문제가 있다. 따라서, 발열하는 반도체 소자를 배치한 다이 패드와 수지 시트의 밀착성을 향상시킨 반도체장치가 제안되어 있다(예를 들면, 특허문헌 2 참조).
특허문헌 1에 기재된 구성의 경우, 수지 시트와 다이 패드와 인너 리드를 예를 들면 트랜스퍼 몰드 공법으로 일괄하여 수지봉지한다. 수지 시트는 다이 패드와의 밀착성을 유지하기 위해 반경화 상태이기 때문에, 수지 봉지시의 열에 의해, 수지 시트 중의 용제 성분이 휘발하여, 수지봉지 내에 공극을 발생시키는 일이 있다. 이 공극이 다이 패드와 수지 시트의 계면에 발생하면, 반도체장치의 방열성을 저하시킬 뿐만 아니라 절연 내압을 저하시킨다고 하는 문제가 있었다.
또한, 특허문헌 2에 기재된 구성의 경우, 수지 시트와 반도체 소자를 배치한 다이 패드를 미리 콤프레션 몰드 공법에 의해 밀착시킨 후, 트랜스퍼 몰드 공법에 의해 수지봉지한다. 콤프레션 몰드 후에 트랜스퍼 몰드를 행하기 때문에 공정수가 증가하여, 생산성이 낮아지는 문제가 있었다. 더구나, 반도체 소자와 와이어 등을 실장한 리드프레임을 핸들링하는 회수가 증가하기 때문에 수율이 저하하는 문제가 있었다.
본 발명은, 상기와 같은 문제점을 해결하기 위해 이루어진 것으로, 반도체 소자를 재치한 다이 패드와 수지 시트의 높은 밀착성 및 높은 방열성을 갖는 반도체장치 및 그 제조방법의 제공을 목적으로 한다.
본 발명에 관한 반도체장치는, 다이 패드와, 다이 패드 윗면에 접합된 반도체 소자와, 다이 패드 밑면에 밀착된 수지 시트를 구비하고, 반도체 소자는 다이 패드 및 수지 시트와 함께 수지봉지되어 있고, 다이 패드 밑면에는, 오목부가 형성되고, 수지 시트의 일부가 오목부에 충전됨으로써, 오목부 내부를 포함하는 다이 패드 밑면과 수지 시트가 밀착하는 것을 특징으로 한다.
또한, 본 발명에 관한 반도체장치의 제조방법은, (a) 다이 패드 밑면에, 오목부를 형성하는 공정과, (b) 공정 (a)의 후에, 다이 패드 윗면에 반도체 소자를 접합하는 공정과, (c) 공정 (b)의 후에, 봉지 수지가 용융가능한 온도로 유지된 금형 내에 수지 시트를 배치하고, 그것의 윗면에 다이 패드를 배치하는 공정과, (d) 공정 (c)의 후에, 봉지 수지를 금형 내에 주입하고, 봉지 수지를 금형 내에 주입하는 압력에 의해 다이 패드 밑면을 수지 시트에 누르면서, 수지 시트의 일부를 오목부에 충전함으로써, 오목부 내부를 포함하는 다이 패드 밑면에 수지 시트를 밀착시키는 동시에, 반도체 소자를, 다이 패드 및 수지 시트와 함께 봉지 수지에 의해 수지봉지하는 공정을 구비한다.
본 발명에 관한 반도체장치에 따르면, 다이 패드 밑면에 오목부를 설치함으로써, 다이 패드 밑면에 오목부를 설치하고 있지 않은 구조와 비교하여, 다이 패드와 수지 시트의 접촉 면적을 크게 할 수 있으므로, 다이 패드와 수지 시트의 밀착성을 향상시키는 것이 가능하다. 또한, 접촉 면적이 커짐으로써, 다이 패드 위에 접합된 반도체 소자로부터 생기는 열을, 다이 패드를 거쳐 수지 시트에 효율적으로 전달하는 것이 가능해진다. 즉 방열성이 향상됨으로써, 동작중의 반도체 소자를 적절한 온도로 유지하는 것이 가능해지고, 예를 들면, 반도체 소자가 스위칭 반도체 소자인 경우에는, 스위칭 손실을 억제하는 것이 가능해진다. 또한, 다이 패드와 수지 시트의 밀착성이 향상됨으로써, 수지 시트의 박리를 억제할 수 있으므로, 반도체장치의 신뢰성이 향상된다.
또한, 본 발명에 관한 반도체장치의 제조방법에 따르면, 다이 패드 밑면에의 수지 시트의 밀착과, 수지봉지를 1개의 공정으로 동시에 행하기 때문에, 반도체 소자 등이 실장된 리드프레임을 핸들링하는 회수를 억제하는 것이 가능하여, 수율이 향상된다.
도 1은 실시형태 1에 관한 반도체장치의 사시도다.
도 2는 실시형태 1에 관한 반도체장치의 저면도 및 측면도다.
도 3은 실시형태 1에 관한 반도체장치의 평면도 및 단면도다.
도 4는 실시형태 1에 관한 반도체장치의 부분적인 단면도다.
도 5는 실시형태 1에 관한 반도체장치의 제조방법을 도시한 도면이다.
도 6은 실시형태 2에 관한 반도체장치에 구비된 다이 패드의 구성을 도시한 도면이다.
도 7은 실시형태 3에 관한 반도체장치에 구비되는 다이 패드의 구성을 도시한 도면이다.
도 2는 실시형태 1에 관한 반도체장치의 저면도 및 측면도다.
도 3은 실시형태 1에 관한 반도체장치의 평면도 및 단면도다.
도 4는 실시형태 1에 관한 반도체장치의 부분적인 단면도다.
도 5는 실시형태 1에 관한 반도체장치의 제조방법을 도시한 도면이다.
도 6은 실시형태 2에 관한 반도체장치에 구비된 다이 패드의 구성을 도시한 도면이다.
도 7은 실시형태 3에 관한 반도체장치에 구비되는 다이 패드의 구성을 도시한 도면이다.
<실시형태 1>
<구성>
도 1에, 본 실시형태에 있어서의 반도체장치(100)의 사시도를 나타낸다. 또한, 도 2는, 본 실시형태에 있어서의 반도체장치(100)의 저면 및 측면의 도면이다. 반도체장치(100)의 패키지는 봉지 수지(2)로 수지봉지되어 있고, 측면으로부터 리드프레임(1)이 돌출하고 있다. 반도체장치(100)의 저면에는, 예를 들면 동박으로 이루어진 금속판(3)의 한쪽 주면이 노출하고 있다. 금속판(3)은, 봉지 수지(2)보다도 열전도율이 높은 재료이면 되고, 예를 들면 알루미늄이어도 된다. 후술하는 것과 같이, 금속판(3)의 다른쪽 주면에는, 수지 시트가 밀착되어 있다. 봉지 수지는, 예를 들면, 에폭시 수지이다.
도 3은, 반도체장치(100)의 평면도 및 선분 AB 및 선분 CD에 따른 단면도다. 반도체장치(100)는 복수의 리드프레임(1)을 포함한다. 선분 CD에 따른 단면도에 나타낸 것과 같이, 좌측의 리드프레임(1)은, 다이 패드(5)와 일체화되어 있다. 즉, 좌측의 리드프레임(1)은, 봉지 수지(2)로 수지봉지되어 있지 않은 아우터 리드(1a)와, 봉지 수지(2)로 수지봉지되어 있는 인너 리드(1b)와, 다이 패드(5)와, 다이 패드(5)와 인너 리드를 접속하는 단차부(1c)로 구성된다. 인너 리드(1b)와 다이 패드(5)는, 반드시 단차부(1c)를 거쳐 접속되어 있을 필요는 없다.
다이 패드(5) 윗면에는, 반도체 소자(7)가, 땜납 혹은 은 페이스트에 의한 접합부(6)에 의해 접합되어 있다. 이때, 다이 패드(5) 윗면에 접합되는 반도체 소자(7)는 예를 들면 전력 용도의 반도체 소자이며, FWD(Free Wheeling Diode), IGBT(Insulated Gate Bipolar Transistor), MOSFET(Metal Oxide Semiconductor Field Effect Transistor), SBD(Schottky Barrier Diode) 등이다. 본 실시형태에서는, 다이 패드(5) 윗면에는 반도체 소자(7)로서, 본 발명의 적합한 적용예인 SiC 반도체 소자로서의 IGBT와, FWD가 병렬로 접합되어 있는 것으로 한다.
다이 패드(5)와 직접 접속되어 있지 않는 리드프레임(1)에 있어서, 인너 리드(1b) 윗면에는 IC(집적회로) 반도체 소자(10)가, 접합부(6)를 거쳐 접합되어 있다. IC 반도체 소자(10)는, 예를 들면, 로직 칩이다. IC 반도체 소자(10)에 의해 반도체 소자(7)의 동작이 제어되고 있다.
반도체 소자(7) 사이 및 반도체 소자(7)와 인너 리드(1b) 사이에는, 예를 들면 금이나 알루미늄으로 이루어진 굵은선 본딩 와이어(8a)로 접속되어 있다. 굵은선 본딩 와이어(8a)는, 알루미늄이나 구리 또는 그것의 합금으로 이루어진다. 또한, IC 반도체 소자(10)와 인너 리드(1b)의 접속에는, 굵은선 본딩 와이어(8a)보다도 선 직경이 작은 금이나 구리 또는 그것의 합금으로 이루어진 가는선 본딩 와이어(8b)가 사용된다.
이때, 반도체 소자(7), 및 IC 반도체 소자(10)는, 반도체장치(100)의 기능에 따라 복수개 설치해도 상관없다.
반도체장치(100)의 패키지 표면은, 봉지 수지(2)에 의해 덮여 있다. 즉, 반도체 소자(7) 및 IC 반도체 소자(10)는, 다이 패드(5) 및 수지 시트(4)와 함께, 봉지 수지(2)에 의해 수지봉지되어 있다. 또한, 반도체장치(100)의 이면에 있어서 금속판(3)이 노출되어 있다. 금속판(3)은, 수지 시트(4)를 대미지로부터 보호하기 때문에, 수지 시트(4)는 높은 절연성을 유지할 수 있다. 이 대미지란, 예를 들면, 반도체장치(100)를 외부 히트싱크(미도시)에, 예를 들면, 나사고정할 때에, 반도체장치(100)와 외부 히트싱크 사이에 이물질이 달라 붙은 채 나사고정을 행한 경우에 발생하는 대미지로 생각된다.
이때, 상기한 것과 같은 대미지가 발생하기 어려운 경우에는, 금속판(3)을 설치하지 않는 구조를 채용해도 된다. 이 경우, 반도체장치(100)의 이면으로부터는, 수지 시트(4)가 노출하게 된다.
본 실시형태에 있어서, 금속판(3)은 두께 0.1mm의 동박이지만, 후술하는 것과 같이, 수지 시트(4)를 부착한 금속판(3)을 수지봉지할 때, 금형 캐비티 내부로 반송할 때에 구조가 변형하지 않는 정도의 강도를 갖고 있으면 되고, 두께가 0.075mm 이상이면 된다. 예를 들면, 0.05mm보다도 동박이 얇아지면, 동박이 깨지거나 변형한다.
수지 시트(4)의 윗면에는, 다이 패드(5)의 이면이 밀착하고 있다. 수지 시트(4)의 면적은 다이 패드(5)의 면적보다도 큰 것으로 한다. 수지 시트(4)의 두께는, 예를 들면 0.1mm이다.
도 4a에 나타낸 것과 같이, 다이 패드(5) 이면, 즉 수지 시트(4)와 접하는 면에는 단면 형상이 V자 형상의 오목부(5a)가 형성되어 있다. 수지 시트(4)의 일부는, 오목부(5a)에 충전되어 있고, 오목부(5a) 내부에 있어서 다이 패드(5)와 밀착하고 있다. 이와 같이, 오목부(5a)에 의해, 다이 패드(5) 이면과 수지 시트(4)의 접촉 면적이 커지기 때문에, 다이 패드(5)와 수지 시트(4)가 밀착한다.
이때, 수지 시트(4)에는, 방열성 필러가 혼합되어도 되고, 수지 시트(4)에 있어서, 다이 패드 이면에 설치한 오목부(5a)에 충전된 부분의 필러 밀도는, 오목부(5a)에 충전되어 있지 않은 부분의 필러 밀도보다 작아도 된다.
또한, 도 4b에 나타낸 것과 같이, 오목부(5a)의 단면 형상은 사각형이어도 된다. 또한, 도 4c에 나타낸 것과 같이 반원형이어도 되고, 후술하는 것과 같이 오목부(5a)에 수지 시트(4)가 침입하는 것이 가능하면 어떤 형상이어도 된다.
오목부(5a)의 깊이는 오목부(5a)를 설치한 다이 패드(5)가 용이하게 변형하지 않는 깊이이면 된다. 다이 패드(5)의 가장 얇은 부분이 0.1mm 이상이면, 오목부(5a)의 깊이는 제한되지 않는다. 예를 들면, 다이 패드(5)의 판 두께가 0.4mm인 경우, 오목부(5a)의 깊이는, 0.3mm 이하이면 된다.
이때, 오목부(5a)의 형상에 대해, 오목부(5a)의 개구부의 폭보다도, 오목부(5a)의 내부의 폭이 큰 형상으로 하면, 더욱 바람직하다. 이와 같은 형상으로 함으로써, 오목부(5a)에 충전된 수지 시트(4)가 오목부(5a)로부터 박리하기 어려워지기 때문에, 다이 패드(5)와 수지 시트(4)를 더욱 강력하게 밀착시킬 수 있다.
이하에서, 수지 시트(4)의 조성에 대해 설명한다. 수지 시트(4)는, 모재가 되고, 또한, 필러와의 바인더 및 다이 패드(5) 및 금속판(3)과의 접착제가 되는 에폭시계의 수지 성분(이하, 절연 수지)과, 수지 시트의 방열성을 향상시키기 위한 방열성 필러가 혼련된 것으로 이루어진다. 수지 시트(4)의 두께는 0.1mm이다. 후술하는 것과 같이, 반도체장치(100)에 요구되는 열저항에 의해 그 두께는 변경되지만, 수지 시트(4)의 두께는, 0.05mm∼0.5mm의 범위인 것이 바람직하다. 수지 시트(4)가 함유하는 필러에 대해 상세히 설명하면 필러는, SiO2, Al2O3, AlN, Si3N2 및 BN으로 이루어진 군으로부터 선택되는 것이며, 비늘 형상의 형상이나 구 형상의 형상이다. 또한, 그것의 입경은 필러가 응집하여 0.05mm 내지 0.1mm 정도가 되는 일도 있지만, 그 이하의 입경인 필러 입자가 사용되고 있다. 본 발명에 있어서는, 필러는, 비늘 형상의 필러와 수 10nm 정도의 미세 입자의 혼합물이지만, 필러 재료나 입경의 조합을 지정하는 것은 아니고, 반도체장치(100)에 요구되는 열저항에 의해 복수의 재료를 조합해도 된다. 또한, 본 실시형태에 있어서는, 수지 시트(4)의 열전도율을 높이기 위해, 필러의 체적 함유율은 80%이며, 10W/mK 정도의 열전도율을 갖고 있다. 이때, 필러의 체적 함유율은, 반도체장치(100)에 요구되는 열저항, 나아가서는 수지 시트(4)에 요구되는 열전도율을 만족하는 것이 가능하다면 어느 값이어도 되고, 50% 내지 90%의 체적 함유율인 것이 현실적이다. 수지 시트(4)에 있어서의 열전달의 기구에 대해 설명한다. 수지 시트(4)의 절연 수지 단체의 열전도율은 0.5W/mK 정도이고, 필러의 열전도율은 약 80W/mK 정도이다. 수지 시트(4) 내부에 있어서, 방열 필러끼리의 접촉 경로가, 우선적 또한 선택적으로 열전달 경로로 되고 있다.
<제조방법>
본 실시형태에 있어서의 반도체장치(100)의 제조방법에 대해 설명한다. 우선, 다이 패드(5), 인너 리드(1b), 아우터 리드(1a), 및 단차부(1c)로 이루어진 리드프레임(1)의 제조공정에 대해 설명한다. 적당한 사이즈에 잘라낸 동판에 대해, 1회 또는 복수회의 프레스가공을 행함으로써, 다이 패드(5), 인너 리드(1b), 아우터 리드(1a), 및 단차부(1c)로 이루어진 리드프레임(1)을 성형한다. 여기에서, 동판의 조성은 예를 들면 Cu-0.03P-0.1Fe로 이루어진 구리를 주성분으로 하는 합금, 또는 Cu-0.15Sn으로 이루어진 합금이어도 된다. 또한, A5052재와 같이 Al을 주성분으로 하는 합금이어도 되고, 순동이어도 된다. 더구나, 리드프레임(1)의 두께는 본 발명에 있어서 0.4mm이지만, 프레스가공이 가능하고, 프레스 성형후에도 용이하게 변형하는 일이 없는 두께이면 되고, 예를 들면, 0.1∼1.5mm의 범위인 것이 바람직하다. 이때, 반도체 소자(7)의 납땜성을 향상시키기 위해, 다이 패드(5)의 윗면에 은 도금 또는 팔라듐 도금을 실시해도 된다.
다음에, 다이 패드(5) 밑면에 있어서의 오목부(5a)의 형성 공정에 대해 설명한다. 코이닝(coining)에 의해, 단면 형상이 V자이고, 오목부(5a)의 개구부의 폭보다도, 오목부(5a)의 내부의 폭이 큰 오목부(5a)를 형성하는 절차를 도 5에 나타낸다.
도 5a에 나타낸 것과 같이, 단면이 V자 형상인 돌기(16)가 부착된 금형(15)에 의해 다이 패드(5) 밑면을 코이닝한다. 이때, 코이닝에 의해 형성된 오목부(5a)의 개구부 근방에, 돌기부(17)가 형성된다(도 5b 및 도 5c) .다음에, 이 돌기부(17)를, 평탄한 금형(18)으로 다시 코이닝함으로써, 오목부(5a)의 개구부 근방에 형성된 돌기부(17)가 눌러 으깨진다(도 5d). 그 결과, 오목부(5a)의 개구부에 손톱(19)이 형성되어, 개구부의 폭이 좁아진다. 이상의 2회의 코이닝에 의해, 오목부(5a)의 개구부의 폭보다도, 오목부(5a)의 내부의 폭이 큰 오목부(5a)가, 다이 패드(5) 밑면에 형성된다. 오목부(5a)의 개구부의 폭은, 예를 들면, 0.05mm로 형성된다.
이때, 오목부(5a)의 개구부의 폭보다도, 오목부(5a)의 내부의 폭을 크게 형성할 필요가 없는 경우에는, 평탄한 금형(18)에 의한 코이닝을 생략한다.
또한, 단면 형상이 사각형인 오목부(5a)를 형성하는 경우에 대해 설명한다. 우선, 하프 에칭에 의해 사각형의 오목부를 형성한다. 다음에, 그 오목부에 대해, 금형(15)의 돌기(16)의 단면 형상을 사각형으로 한 금형에 의해, 코이닝을 행함으로써, 깊은 사각형의 오목부가 형성된다. 또한, 동시에 오목부의 개구부 근방에 돌기부가 형성된다. 더구나, 평탄한 금형에 의해 코이닝을 행함으로써, 돌기부가 눌러 으깨져, 개구부에 손톱이 형성된다.
다음에, 다이 패드(5)윗면에, 예를 들면, 땜납에 의해 반도체 소자(7)를, 접합부(6)를 거쳐 접합한다. 이 경우, 접합부(6)는, 땜납이다. 또한, 다른 리드프레임(1) 윗면에는, IC 반도체 소자(10)를 접합한다.
다음에, 다이 패드(5) 밑면과 수지 시트(4)를 밀착시키는 밀착공정 및 봉지 수지(2)에 의한 봉지공정에 대해 설명한다. 밀착공정 및 봉지공정은, 금형(미도시)을 사용하여 동시에 행해진다.
우선, 반경화 상태의 수지 시트(4)가 금형에 배치된다. 금형은, 봉지 수지(2)의 용융 온도 이상의 고온, 예를 들면, 180°이상의 온도로 유지되어 있다. 또한, 금속판(3)을 설치하는 경우에는, 수지 시트(4)의 밑면에 접하도록, 금형과 수지 시트(4) 사이에 금속판(3)을 배치한다.
다음에, 수지 시트(4) 윗면에, 다이 패드(5) 밑면이 수지 시트(4) 윗면과 접하도록, 다이 패드(5)를 배치한다. 이때, 반경화 상태이었던 수지 시트(4)는 고온으로 유지된 금형으로부터 열을 받음으로써 용융 상태로 되어 있다. 또한, 다이 패드(5)에 접속되지 않고 있는, 다른 리드프레임(1)을 금형의 소정의 위치에 배치한다.
다음에, 금형 내에 봉지 수지(2)가 주입된다. 용융한 봉지 수지(2)에 의해 봉지될 때의 압력에 의해, 다이 패드(5)는 수지 시트(4)에 눌린다. 이때, 수지 시트(4)는 용융 상태가 되어 적당한 유동성을 갖게 되지만, 수지 시트(4)에 포함되는 필러는 용융하지 않는다. 따라서, 다이 패드(5) 이면의 오목부(5a)에, 용융한 절연 수지가 우선적으로 침입해 간다. 오목부(5a)의 개구폭이 0.05mm이기 때문에, 응집한 필러가 오목부(5a)에 침입하는 일은 거의 없고, 수지 시트(4) 내부의 필러 밀도가 상대적으로 증가하여 수지 시트의 열전도율이 증가한다.
상기한 것과 같이, 수지 시트(4)의 일부가 오목부(5a)에 충전됨으로써, 오목부 내부를 포함하는 다이 패드(5) 밑면에, 수지 시트(4)가 밀착한다. 또한, 다이 패드(5)와 수지 시트(4)가 밀착하는 것과 동시에, 반도체 소자(7)는, 다이 패드(5)및 수지 시트(4)와 함께, 봉지 수지(2)에 의해 수지봉지된다. 이때, 금형과 수지 시트(4) 사이에 금속판(3)을 배치한 경우, 금속판(3)의 한쪽 주면은 수지 시트(4) 밑면에 접착되고, 금속판(3)의 다른쪽 주면은 반도체장치(100) 저면으로 노출한다. 이상의 제조공정에 의해, 본 실시형태에 있어서의 반도체장치(100)가 제조된다.
<효과>
본 실시형태에 있어서의 반도체장치(100)는, 다이 패드(5)와, 다이 패드(5)윗면에 배치된 반도체 소자(7)와, 다이 패드(5) 밑면에 밀착된 수지 시트(4)를 구비하고, 반도체 소자(7)는 다이 패드(5) 및 수지 시트(4)와 함께 수지봉지되어 있고, 다이 패드(5) 밑면에는, 오목부(5a)가 형성되어, 수지 시트(4)의 일부가 오목부(5a)에 충전됨으로써, 오목부(5a) 내부를 포함하는 다이 패드(5) 밑면과 수지 시트(4)가 밀착하는 것을 특징으로 한다.
따라서, 다이 패드(5) 밑면에 오목부(5a)를 설치함으로써, 다이 패드(5) 밑면에 오목부를 설치하지 않고 있는 구조와 비교하여, 다이 패드(5)와 수지 시트(4)의 접촉 면적을 크게 할 수 있으므로, 다이 패드(5)와 수지 시트(4)의 밀착성을 향상시키는 것이 가능하다. 또한, 접촉 면적이 커짐으로써, 다이 패드(5) 위에 접합된 반도체 소자(7)로부터 생기는 열을, 다이 패드(5)를 거쳐 수지 시트(4)에 효율적으로 전달하는 것이 가능해진다. 즉, 방열성이 향상됨으로써, 동작중인 반도체 소자(7)를 적절한 온도로 유지하는 것이 가능해지고, 예를 들면, 반도체 소자(7)가 스위칭 반도체 소자인 경우에는, 스위칭 손실을 억제하는 것이 가능해진다. 또한, 다이 패드(5)와 수지 시트(4)의 밀착성이 향상됨으로써, 수지 시트(4)의 박리를 억제할 수 있기 때문에, 반도체장치(100)의 신뢰성이 향상된다.
또한, 본 실시형태에 있어서의 반도체장치(100)에 있어서, 오목부(5a)의 단면은 V자 형상인 것을 특징으로 한다.
따라서, 오목부(5a)의 단면을 V자 형상으로 함으로써, 오목부(5a)의 형성이 용이해지기 때문에, 제조공정에 있어서 비용의 삭감을 기대할 수 있다.
또한, 본 실시형태에 있어서의 반도체장치(100)에 있어서, 오목부(5a)의 개구부의 폭보다도, 오목부(5a)의 내부의 폭이 큰 것을 특징으로 한다.
따라서, 오목부(5a)의 개구부에 형성된 손톱(19)에 의해, 오목부(5a)에 충전된 수지 시트(4)가 오목부(5a)로부터 떨어지기 어려워지기 때문에, 다이 패드(5)와 수지 시트(4)의 밀착성이 향상된다.
또한, 본 실시형태에 있어서의 반도체장치(100)에 있어서, 수지 시트(4)에는, 방열성의 필러가 혼합되어 있고, 수지 시트(4)의 오목부(5a)에 충전된 부분의 필러의 밀도가, 다른 부분의 필러의 밀도보다도 낮은 것을 특징으로 한다.
따라서, 수지 시트(4)의 오목부(5a)에 충전된 부분의 필러의 밀도가, 다른 부분의 필러의 밀도보다도 낮은 것에 의해, 오목부(5a)와의 접착이 보다 강고해진다. 한편, 오목부(5a)에 충전되어 있지 않은 부분의 필러의 밀도는, 오목부(5a)에 충전된 부분의 필러의 밀도보다도 높기 때문에, 열전도성이 우수하고, 효율적으로 방열을 행하는 것이 가능하다. 또한, 오목부(5a)를 설치하지 않은 경우와 비교하여, 필러 밀도가 높아지기 때문에, 오목부(5a)를 설치하지 않는 경우와 같은 정도의 방열성이 요구되는 경우에는, 수지 시트(4)의 두께를 상대적으로 얇게 하는 것이 가능하다.
또한, 본 실시형태에 있어서의 반도체장치(100)에 있어서, 반도체 소자(7)는, SIC 반도체 소자인 것을 특징으로 한다. 따라서, Si 반도체 소자에 비해 보다 고온에서의 동작이 가능한 SIC 반도체 소자는, 특히 큰 발열(예를 들면, 200℃ 이상)이 상정되기 때문에, 본 발명에 있어서 다이 패드(5)와 수지 시트(4)의 밀착성을 향상시킨 것에 의해, 반도체 소자(7)가 고온이 된 경우에도, 선팽창계수의 차이에 의한 다이 패드(5)와 수지 시트(4)의 박리를 억제하는 것이 가능해진다. 따라서, 반도체장치(100)의 신뢰성을 향상시키는 것이 가능하다.
또한, 본 실시형태에 있어서의 반도체장치(100)의 제조방법은, 다이 패드(5) 밑면에, 오목부(5a)를 형성하는 공정(a)과, 공정 (a)의 후에, 다이 패드(5) 윗면에 반도체 소자(7)를 접합하는 공정(b)과, 공정 (b)의 후에, 봉지 수지(2)가 용융가능한 온도로 유지된 금형 내에, 수지 시트(4)를 배치하고, 그 윗면에 다이 패드(5)를 배치하는 공정 (c)과, 공정 (c)의 후에, 봉지 수지(2)를 금형 내에 주입하고, 봉지 수지(2)를 금형 내에 주입하는 압력에 의해 다이 패드(5) 밑면을 수지 시트(4)에 누르면서, 수지 시트(4)의 일부를 오목부(5a)에 충전함으로써, 오목부(5a) 내부를 포함하는 다이 패드(5) 밑면에 수지 시트(4)를 밀착시키는 동시에, 반도체 소자(7)를, 다이 패드(5)및 수지 시트(4)와 함께 봉지 수지(2)에 의해 수지봉지하는 공정(d)을 구비한다.
따라서, 다이 패드(5)와 수지 시트(4)의 밀착과, 수지봉지를 1개의 공정으로 동시에 행하기 때문에, 종래기술과 같이 봉지공정을 늘리지 않고, 본 실시형태에 있어서의 반도체장치(100)를 제조하는 것이 가능하다. 따라서, 반도체 소자(7) 등을 실장한 리드프레임(1)을 핸들링하는 회수를 억제하는 것이 가능하고, 수율이 향상된다.
또한, 본 실시형태에 있어서의 반도체장치(100)의 제조방법에 있어서, 다이 패드(5) 밑면에 오목부(5a)를 형성하는 공정에 있어서, 코이닝을 복수회 행함으로써, 오목부(5a)의 개구부의 폭보다도, 오목부(5a)의 내부의 폭을 크게 형성하는 것을 특징으로 한다.
따라서, 오목부(5a)의 개구부의 폭보다도, 오목부(5a)의 내부의 폭을 크게 형성함으로써, 개구부에 형성된 손톱(19)에 의해, 오목부(5a)에 충전된 수지 시트(4)가 오목부(5a)로부터 떨어지기 어려워지기 때문에, 다이 패드(5) 밑면과 수지 시트(4)의 밀착성을 향상시키는 것이 가능하다.
<실시형태 2>
<구성>
본 실시형태에 있어서의 반도체장치(100)는, 다이 패드(5) 밑면에 형성되는 오목부(5a)의 구성이, 실시형태 1에 있어서의 반도체장치(100)와 다르다. 그 이외의 구성은 실시형태 1과 같기 때문에, 설명을 생략한다.
도 6에, 본 실시형태에 있어서의 반도체장치(100)의 다이 패드(5) 밑면의 평면도 및 다이 패드(5)의 측면도를 나타낸다. 다이 패드(5)의 윗면에는, 반도체 소자(7)가 접합부(6)를 거쳐 접합되어 있다. 다이 패드(5) 밑면이란, 수지 시트(4)와 밀착하는 쪽의 면이다.
도 6에 나타낸 것과 같이, 오목부(5a)는, 다이 패드(5) 밑면의 한 변으로부터 다른 변으로 연장되어 설치되어 있다. 또한, 오목부(5a)는 격자형으로 복수 형성되어 있다. 이때, 도 6에 있어서 오목부(5a)가 연장되는 경로는 직선이지만, 곡선이어도 된다. 또한, 오목부(5a)는 격자 형상으로 형성되지 않아도 되고, 또한, 복수가 아니어도 된다. 이때, 본 실시형태에서는, 오목부(5a)의 단면 형상은 V자이지만, 사각형 혹은 반원형이어도 된다.
반도체장치(100)의 제조공정에 있어서, 수지 시트(4)를 금형 내부에 배치한 후, 수지 시트(4) 상부에 다이 패드(5)를 배치하고, 가열한 금형의 내부에 봉지 수지(2)를 주입하여 봉지할 때에, 가열에 의해 수지 시트(4) 중의 용제가 휘발하여 가스가 발생하는 경우가 있다.
다이 패드(5)를 본 실시형태의 같은 구성으로 함으로써, 가스는 다이 패드(5) 밑면에 설치한 오목부(5a)의 연장되는 경로를 통과하여, 다이 패드(5)와 수지 시트(4)의 접촉면의 외부로 배출된다. 즉, 가스가 다이 패드(5)와 수지 시트(4)의 접촉면에 머물어, 접촉면에 공극이 생기는 것이 억제된다.
<효과>
본 실시형태에 있어서의 반도체장치(100)에 있어서, 오목부(5a)는, 다이 패드(5) 밑면의 한 변으로부터 다른 변으로 연장되는 것을 특징으로 한다.
따라서, 반도체장치(100)를 제조할 때에, 수지 시트(4)로부터 발생하는 가스가, 오목부(5a)의 연장되는 경로를 통과하여, 다이 패드(5)와 수지 시트(4)의 접촉면으로부터 배출된다. 즉, 가스가 다이 패드(5)과 수지 시트(4)의 접촉면에 머물어, 접촉면에 공극이 생기는 것이 억제된다. 따라서, 다이 패드(5)와 수지 시트(4)의 접촉면에 공극이 생기는 것에 의한, 열전도율의 저하를 억제하는 것이 가능하다.
<실시형태 3>
본 실시형태에 있어서의 반도체장치(100)는, 실시형태 2(도 6)에 있어서의 다이 패드(5) 밑면의 오목부(5a)의 구성을, 도 7에 나타낸 구성으로 치환한 것이다. 그 이외의 구성은, 실시형태 1과 같기 때문에, 설명을 생략한다.
도 7에 있어서, 오목부(5a)는, 평면에서 볼 때 반도체 소자(7)와 겹치는 영역을 중심으로 하여, 방사형으로 설치되어 있다. 또한, 오목부(5a)의 각각은, 다이 패드(5) 밑면의 한 변으로부터 다른 변으로 연장되어 있다.
반도체장치(100)를 제조할 때, 다이 패드(5) 윗면에 반도체 소자(7)를 예를 들면 땜납에 의해 접합하면, 반도체 소자(7)와 다이 패드(5)의 선팽창계수의 차이에 의해, 반도체 소자(7)의 접합부를 중심으로 하여, 다이 패드(5)가 볼록형으로 휘어지는 일이 있다.
다이 패드(5)를 본 실시형태의 구성(도 7)으로 함으로써, 다이 패드(5)가 휘어질 때에 발생하는 다이 패드(5)에 생기는 압축응력을 완화하는 것이 가능해진다. 또한, 금형 내에 봉지 수지(2)를 주입하고, 봉지 수지(2)의 압력에 의해 다이 패드(5)를 수지 시트(4)에 눌러 밀착시킬 때에, 다이 패드(5)의 휘어짐을 교정하여, 평탄한 상태로 되돌리는 것이 가능해진다.
또한, 반도체장치(100)저면에 외부 히트싱크를 접촉시켜 사용하는 것이 일반적인데, 반도체 소자(7)가 동작시에 발열하면, 전술한 선팽창계수의 차이에 의해, 다이 패드(5)가 볼록형으로 휘어지는 일이 있다. 다이 패드(5)가 볼록형으로 휘어지면, 다이 패드(5) 밑면에 밀착한 수지 시트(4) 및 금속판(3)도 마찬가지로 볼록형으로 휘어지기 때문에, 반도체장치(100) 저면과 외부 히트싱크 사이에 공극이 생겨 방열성을 손상하는 문제가 있었다.
다이 패드(5)를 본 실시형태의 구성(도 7)으로 함으로써, 다이 패드(5)가 휘어질 때에 발생하는 다이 패드(5)에 생기는 압축응력을 완화하는 것이 가능해지기 때문에, 다이 패드(5)의 휘어짐이 완화되어, 반도체장치(100) 저면과 외부 히트싱크의 접촉면에 공극이 생기는 것을 억제하는 것이 가능하다.
<효과>
본 실시형태에 있어서의 반도체장치(100)에 있어서, 오목부(5a)는, 평면에서 볼 때에 반도체 소자(7)와 겹치는 영역을 중심으로 하여, 방사형에 설치되는 것을 특징으로 한다.
따라서, 다이 패드(5) 밑면에 형성하는 오목부(5a)를, 평면에서 볼 때에 반도체 소자(7)와 겹치는 영역을 중심으로 하여 방사형으로 설치함으로써, 반도체 소자(7)를 다이 패드(5)에 접합할 때에 다이 패드(5)에 생기는 응력을 완화하여 접합부(6)의 신뢰성을 향상시키는 것이 가능하다. 더구나, 다이 패드(5)의 응력이 완화되어, 다이 패드(5)의 휘어짐이 억제됨으로써, 다이 패드(5)와 수지 시트(4)를 밀착시킬 때에, 수지 시트(4)에 압력이 균일하게 걸리기 때문에, 밀착후의 수지 시트(4)의 두께를 균일하게 하는 것이 가능해진다. 더구나, 다이 패드(5)의 휘어짐이 억제됨으로써, 반도체장치(100) 저면의 휘어짐이 억제되어, 반도체장치(100) 저면과 외부 히트싱크의 접촉면에 틈이 생기는 것을 억제하는 것이 가능하다.
이때, 본 발명은, 그 발명의 범위 내에 있어서, 각 실시형태를 자유롭게 조합하거나, 각 실시형태를 적절히, 변형, 생략하는 것이 가능하다.
1 리드프레임, 1a 아우터 리드, 1b 인너 리드, 1c 단차부, 2 봉지 수지, 3 금속판, 4 수지 시트, 5 다이 패드, 5a 오목부, 6 접합부, 7 반도체 소자, 8a 굵은선 본딩 와이어, 8b 가는선 본딩 와이어, 10 IC 반도체 소자, 15,18 금형, 16 돌기, 17 돌기부, 19 손톱, 100 반도체장치.
Claims (9)
- 다이 패드와,
상기 다이 패드 윗면에 접합된 반도체 소자와,
상기 다이 패드 밑면에 밀착된 수지 시트를 구비하고,
상기 반도체 소자는 상기 다이 패드 및 상기 수지 시트와 함께 수지봉지되어 있고,
상기 다이 패드 밑면에는, 오목부가 형성되고,
상기 수지 시트의 일부가 상기 오목부에 충전됨으로써, 상기 오목부 내부를 포함하는 상기 다이 패드 밑면과 상기 수지 시트가 밀착되고,
상기 오목부의 단면은 V자 형상인 것을 특징으로 하는, 반도체장치.
- 삭제
- 제 1항에 있어서,
상기 오목부의 개구부의 폭보다도, 상기 오목부의 내부의 폭이 큰 것을 특징으로 하는, 반도체장치.
- 제 1항에 있어서,
상기 오목부는, 상기 다이 패드 밑면의 한 변으로부터 다른 변으로 연장되는 것을 특징으로 하는, 반도체장치.
- 제 4항에 있어서,
상기 오목부는, 평면에서 볼 때에 상기 반도체 소자와 겹치는 영역을 중심으로 하여, 방사형으로 설치되는 것을 특징으로 하는, 반도체장치.
- 제 1항에 있어서,
상기 수지 시트에는, 방열성의 필러가 혼합되어 있고,
상기 수지 시트의 상기 오목부에 충전된 부분의 상기 필러의 밀도가, 다른 부분의 상기 필러의 밀도보다도 낮은 것을 특징으로 하는, 반도체장치.
- 제 1항, 제 3항 내지 제 6항 중 어느 한 항에 있어서,
상기 반도체 소자는, SIC 반도체 소자인 것을 특징으로 하는, 반도체장치.
- (a) 다이 패드 밑면에, 오목부를 형성하는 공정과,
(b) 상기 공정 (a)의 후에, 상기 다이 패드 윗면에 반도체 소자를 접합하는 공정과,
(c) 상기 공정 (b)의 후에, 봉지 수지가 용융가능한 온도로 유지된 금형 내에, 수지 시트를 배치하고, 그것의 윗면에 상기 다이 패드를 배치하는 공정과,
(d) 상기 공정 (c)의 후에, 봉지 수지를 상기 금형 내에 주입하여, 상기 봉지 수지를 상기 금형 내에 주입하는 압력에 의해 상기 다이 패드 밑면을 상기 수지 시트에 누르면서, 상기 수지 시트의 일부를 상기 오목부에 충전함으로써, 상기 오목부 내부를 포함하는 상기 다이 패드 밑면에 상기 수지 시트를 밀착시키는 동시에, 상기 반도체 소자를, 상기 다이 패드 및 상기 수지 시트와 함께 상기 봉지 수지에 의해 수지봉지하는 공정을 구비하고,
상기 공정 (a)에 있어서, 코이닝(coining)을 복수회 행함으로써, 상기 오목부의 개구부의 폭보다도, 상기 오목부의 내부의 폭을 크게 형성하는 것을 특징으로 하는 반도체장치의 제조방법.
- 삭제
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JPJP-P-2012-261829 | 2012-11-30 | ||
JP2012261829A JP2014107519A (ja) | 2012-11-30 | 2012-11-30 | 半導体装置およびその製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
KR20140070350A KR20140070350A (ko) | 2014-06-10 |
KR101490751B1 true KR101490751B1 (ko) | 2015-02-06 |
Family
ID=50821612
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR20130117667A KR101490751B1 (ko) | 2012-11-30 | 2013-10-02 | 반도체장치 및 그 제조방법 |
Country Status (5)
Country | Link |
---|---|
US (1) | US20140151718A1 (ko) |
JP (1) | JP2014107519A (ko) |
KR (1) | KR101490751B1 (ko) |
CN (1) | CN103855103A (ko) |
DE (1) | DE102013216003A1 (ko) |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2015076442A (ja) * | 2013-10-07 | 2015-04-20 | ローム株式会社 | パワーモジュールおよびその製造方法 |
US20170047271A1 (en) * | 2015-08-10 | 2017-02-16 | Freescale Semiconductor, Inc. | Method for making a semiconductor device having an interposer |
DE102015116807A1 (de) | 2015-10-02 | 2017-04-06 | Infineon Technologies Austria Ag | Funktionalisierte Schnittstellenstruktur |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0786485A (ja) * | 1993-09-17 | 1995-03-31 | Toshiba Corp | 樹脂封止型半導体装置 |
KR20070104497A (ko) * | 2003-09-30 | 2007-10-26 | 미쓰비시덴키 가부시키가이샤 | 반도체 장치 및 그 제조 방법 |
JP2008098500A (ja) | 2006-10-13 | 2008-04-24 | Matsushita Electric Ind Co Ltd | 樹脂外囲器付きリードフレームとその製造方法 |
JP2011082389A (ja) * | 2009-10-08 | 2011-04-21 | Shindengen Electric Mfg Co Ltd | 半導体パッケージ及びその製造方法 |
Family Cites Families (16)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS60186044A (ja) * | 1983-12-12 | 1985-09-21 | テキサス インスツルメンツ インコ−ポレイテツド | 集積回路装置 |
JPS60118252U (ja) * | 1984-01-18 | 1985-08-09 | 沖電気工業株式会社 | 樹脂封止半導体装置用リ−ドフレ−ム |
JP2507343B2 (ja) * | 1986-09-08 | 1996-06-12 | 株式会社東芝 | 樹脂封止型半導体装置 |
US6294409B1 (en) * | 2000-01-27 | 2001-09-25 | Siliconware Precisionware Industries Co., Ltd. | Method of forming a constricted-mouth dimple structure on a leadframe die pad |
JP3740116B2 (ja) * | 2002-11-11 | 2006-02-01 | 三菱電機株式会社 | モールド樹脂封止型パワー半導体装置及びその製造方法 |
JP4277168B2 (ja) | 2002-11-18 | 2009-06-10 | サンケン電気株式会社 | 樹脂封止型半導体装置及びその製法 |
JP2006344770A (ja) * | 2005-06-09 | 2006-12-21 | Mitsubishi Electric Corp | 半導体モジュールおよび半導体装置 |
CN101026133A (zh) * | 2006-02-24 | 2007-08-29 | 日月光半导体制造股份有限公司 | 具有散热片的半导体封装结构及其制造方法 |
JP2008153430A (ja) * | 2006-12-18 | 2008-07-03 | Mitsubishi Electric Corp | 放熱基板並びに熱伝導性シートおよびこれらを用いたパワーモジュール |
JP2008300379A (ja) * | 2007-05-29 | 2008-12-11 | Sumitomo Electric Ind Ltd | パワーモジュール |
US20080308886A1 (en) * | 2007-06-15 | 2008-12-18 | Infineon Technologies Ag | Semiconductor Sensor |
JP2009016659A (ja) * | 2007-07-06 | 2009-01-22 | Denso Corp | 部品接続構造体および部品の接続方法 |
JP5415823B2 (ja) | 2008-05-16 | 2014-02-12 | 株式会社デンソー | 電子回路装置及びその製造方法 |
CN101740539B (zh) * | 2008-11-07 | 2011-11-30 | 矽品精密工业股份有限公司 | 四方平面无导脚封装单元及其制法和其导线架 |
JP5279632B2 (ja) * | 2009-06-25 | 2013-09-04 | 三菱電機株式会社 | 半導体モジュール |
JP5063710B2 (ja) * | 2010-01-05 | 2012-10-31 | 三菱電機株式会社 | パワーモジュール |
-
2012
- 2012-11-30 JP JP2012261829A patent/JP2014107519A/ja active Pending
-
2013
- 2013-07-25 US US13/951,327 patent/US20140151718A1/en not_active Abandoned
- 2013-08-13 DE DE102013216003.8A patent/DE102013216003A1/de not_active Ceased
- 2013-10-02 KR KR20130117667A patent/KR101490751B1/ko not_active IP Right Cessation
- 2013-10-21 CN CN201310495880.XA patent/CN103855103A/zh active Pending
Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0786485A (ja) * | 1993-09-17 | 1995-03-31 | Toshiba Corp | 樹脂封止型半導体装置 |
KR20070104497A (ko) * | 2003-09-30 | 2007-10-26 | 미쓰비시덴키 가부시키가이샤 | 반도체 장치 및 그 제조 방법 |
JP2008098500A (ja) | 2006-10-13 | 2008-04-24 | Matsushita Electric Ind Co Ltd | 樹脂外囲器付きリードフレームとその製造方法 |
JP2011082389A (ja) * | 2009-10-08 | 2011-04-21 | Shindengen Electric Mfg Co Ltd | 半導体パッケージ及びその製造方法 |
Also Published As
Publication number | Publication date |
---|---|
CN103855103A (zh) | 2014-06-11 |
JP2014107519A (ja) | 2014-06-09 |
US20140151718A1 (en) | 2014-06-05 |
DE102013216003A1 (de) | 2014-06-18 |
KR20140070350A (ko) | 2014-06-10 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US8772923B2 (en) | Semiconductor device having leads with cutout and method of manufacturing the same | |
JP6115738B2 (ja) | 半導体装置およびその製造方法 | |
CN108604578B (zh) | 电力用半导体装置及其制造方法 | |
US10312178B2 (en) | Semiconductor device | |
KR20050031877A (ko) | 반도체 장치 및 그 제조 방법 | |
US10262912B2 (en) | Semiconductor device | |
JP6336138B2 (ja) | 半導体装置 | |
US11862542B2 (en) | Dual side cooling power module and manufacturing method of the same | |
US20140284783A1 (en) | Semiconductor device | |
US8841166B2 (en) | Manufacturing method of semiconductor device, and semiconductor device | |
KR101490751B1 (ko) | 반도체장치 및 그 제조방법 | |
JP4463146B2 (ja) | 半導体装置の製造方法 | |
CN111433910B (zh) | 半导体装置以及半导体装置的制造方法 | |
US11152275B2 (en) | Semiconductor device and method for manufacturing semiconductor device | |
JP2012209469A (ja) | 電力用半導体装置 | |
KR101204223B1 (ko) | 전력 모듈 패키지 및 그 제조방법 | |
JP2017135310A (ja) | 半導体装置 | |
JP2022044158A (ja) | 半導体モジュールの製造方法 | |
JP2023077978A (ja) | 半導体装置及びその製造方法 | |
JP2022062316A (ja) | 半導体装置の製造方法 | |
JP2008004971A (ja) | 半導体装置およびその製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A201 | Request for examination | ||
E902 | Notification of reason for refusal | ||
E701 | Decision to grant or registration of patent right | ||
GRNT | Written decision to grant | ||
LAPS | Lapse due to unpaid annual fee |