KR101466429B1 - 데이터 처리에서 시퀀스 검출을 위한 시스템 및 방법 - Google Patents

데이터 처리에서 시퀀스 검출을 위한 시스템 및 방법 Download PDF

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Abstract

본 발명의 다양한 실시예는 시퀀스 검출을 위한 시스템 및 방법을 제공한다. 일 예로서, 데이터 검출을 위한 방법이 개시되며, 그 데이터 검출 방법은 검출기 회로에서 일련의 데이터 샘플을 수신하는 단계, 상기 일련의 데이터 샘플 중 일부와 제 1 이진 천이에 대응하는 제 1 상관기 값을 승산하여 제 1 값을 산출하는 단계, 상기 일련의 데이터 샘플 중 상기 일부와 제 2 이진 천이에 대응하는 제 2 상관기 값을 승산하여 제 2 값을 산출하는 단계, 상기 제 1 값과 이전 상태 값을 가산하여 제 1 중간 값을 산출하는 단계, 상기 제 2 값과 상기 이전 상태 값을 가산하여 제 2 중간 값을 산출하는 단계, 및 상기 제 1 중간 값과 상기 제 2 중간 값 중 더 큰 값을 선택하여 생존 중간 값을 산출하는 단계를 포함한다.

Description

데이터 처리에서 시퀀스 검출을 위한 시스템 및 방법{SYSTEMS AND METHODS FOR SEQUENCE DETECTION IN DATA PROCESSING}
본 발명은 데이터를 처리하기 위한 시스템 및 방법에 관한 것으로서, 보다 구체적으로는 데이터 시퀀스를 검출하기 위한 시스템 및 방법에 관한 것이다.
전형적인 데이터 처리 시스템은 일련의 디지탈 샘플을 산출하도록 샘플링된 아날로그 입력 신호를 수신한다. 데이터는 종종 데이터 동기(data synchronization) 및/또는 다른 목적을 위해 사용된 데이터 시퀀스를 포함한다. 다양한 기존의 데이터 처리 시스템은 예를 들어 비터비(Viterbi) 시퀀스 검출 회로를 이용한다. 이러한 회로는 아날로그 입력 신호의 수신된 디지탈 샘플이 표적 응답으로 정확하게 균등화되고 정확한 타이밍 및 이득 제어가 적용되는 경우에 잘 작동한다. 몇몇 경우에, 충분한 정확도가 곤란하여 시퀀스 검출의 열화된 성능으로 귀착되게 된다. 다른 접근법은 낮은 잡음 환경에서 상당히 잘 작동하는 문턱 검출 공정에 의존하지만, 채널 비트 밀도가 증가함에 따라 잡음 증가의 효과가 이러한 문턱 접근법을 덜 효과적이 되도록 한다.
따라서, 적어도 전술한 이유로, 데이터 시퀀스 검출을 위한 개선된 시스템 및 방법에 대한 필요성이 당업계에 존재한다.
본 발명은 데이터를 처리하기 위한 시스템 및 방법을 제공하기 위한 것이며, 보다 구체적으로는 데이터 시퀀스를 검출하기 위한 시스템 및 방법을 제공하기 위한 것이다.
본 발명의 다양한 실시예는 데이터 검출을 위한 방법을 제공하며, 그 데이터 검출 방법은 검출기 회로에서 일련의 데이터 샘플을 수신하는 단계, 상기 일련의 데이터 샘플 중 일부와 제 1 이진 천이에 상응하는 제 1 상관기 값을 승산하여 제 1 값을 산출하는 단계, 상기 일련의 데이터 샘플 중 상기 일부와 제 2 이진 천이에 상응하는 제 2 상관기 값을 승산하여 제 2 값을 산출하는 단계, 상기 제 1 값과 제 1 이전 상태 값을 가산하여 제 1 중간 값을 산출하는 단계, 상기 제 2 값과 제 2 이전 상태 값을 가산하여 제 2 중간 값을 산출하는 단계, 및 상기 제 1 중간 값과 상기 제 2 중간 값 중 더 큰 값을 선택하여 생존 중간 값을 산출하는 단계를 포함한다. 몇몇 경우에, 상기 방법은 상기 생존 중간 값을 상기 이전 상태 값으로서 저장하는 단계를 더 포함한다.
전술된 실시예의 다양한 예시에서, 상기 생존 중간 값은 제 1 생존 중간 값이고, 상기 이전 상태는 제 1 이전 상태이다. 이런 경우에, 상기 방법은, 상기 일련의 데이터 샘플 중 상기 일부와 제 3 이진 천이에 상응하는 제 3 상관기 값을 승산하여 제 3 값을 산출하는 단계, 상기 일련의 데이터 샘플 중 상기 일부와 제 4 이진 천이에 상응하는 제 4 상관기 값을 승산하여 제 4 값을 산출하는 단계, 상기 제 3 값과 제 2 이전 상태 값을 가산하여 제 3 중간 값을 산출하는 단계, 상기 제 4 값과 상기 제 1 이전 상태 값을 가산하여 제 4 중간 값을 산출하는 단계, 및 상기 제 3 중간 값과 상기 제 4 중간 값 중 더 큰 값을 선택하여 제 2 생존 중간 값을 산출하는 단계를 더 포함한다. 전술된 실시예의 몇몇 예시에서, 상기 방법은 상기 제 2 생존 중간 값을 상기 제 1 이전 상태 값으로서 저장하는 단계를 더 포함한다.
전술된 실시예의 다양한 예시에서, 상기 방법은 상기 제 1 생존 중간 값과 상기 제 2 생존 중간 값 중 더 큰 값을 선택하여 생존 상태 값을 산출하는 단계를 더 포함하며, 상기 생존 상태 값은 생존 상태에 연관된다. 이런 경우에, 상기 생존 상태는 비트 시퀀스에서의 가장 최근의 비트로서 선택된다. 몇몇 경우에, 상기 방법은 상기 제 1 생존 중간 값과 상기 제 2 생존 중간 값 중 상기 선택된 생존 중간 값을 계산하는 데 사용된 상기 제 1 이전 상태 값과 상기 제 2 이전 상태 값 중 하나의 이전 상태 값에 상응하는 이전 상태를 상기 비트 시퀀스에서의 가장 최근의 비트에 선행하는 비트로서 선택하는 단계를 더 포함한다.
전술된 실시예의 하나 이상의 예시에서, 상기 제 1 이전 상태 값은 1 상태에 상응하고, 상기 제 2 이전 상태 값은 0 상태에 상응한다. 몇몇 경우에, 상기 제 1 이진 상태는 1 상태에서 0 상태로의 천이이고, 상기 제 2 이진 상태는 0 상태에서 0 상태로의 천이이고, 상기 제 3 이진 천이는 0 상태에서 1 상태로의 천이이며, 상기 제 4 이진 천이는 1 상태에서 1 상태로의 천이이다. 하나의 특별한 경우에, 상기 제 1 상관기 값은 어레이 1, 0, -1, -1이고, 상기 제 2 상관기 값은 어레이 0, 1, 0, -1이고, 상기 제 3 상관기 값은 어레이 -1, 0, 1, 1이며, 상기 제 4 상관기 값은 어레이 0, -1, 0, 1이다.
본 발명의 다른 실시예는 시퀀스 검출기 회로를 제공하며, 그 시퀀스 검출기 회로는, 제 1, 제 2, 제 3 및 제 4 승산기 회로, 제 1, 제 2, 제 3 및 제 4 가산기 회로, 및 제 1 및 제 2 선택기 회로를 포함한다. 제 1 승산기 회로는 일련의 디지탈 샘플과 1 상태에서 1 상태로의 천이에 상응하는 제 1 상관기 값을 승산하여 제 1 값을 산출하도록 작동 가능하다. 제 2 승산기 회로는 상기 일련의 디지탈 샘플과 0 상태에서 1 상태로의 천이에 상응하는 제 2 상관기 값을 승산하여 제 2 값을 산출하도록 작동 가능하다. 제 3 승산기 회로는 상기 일련의 디지탈 샘플과 1 상태에서 0 상태로의 천이에 상응하는 제 3 상관기 값을 승산하여 제 3 값을 산출하도록 작동 가능하다. 제 4 승산기 회로는 상기 일련의 디지탈 샘플과 0 상태에서 0 상태로의 천이에 상응하는 제 4 상관기 값을 승산하여 제 4 값을 산출하도록 작동 가능하다. 제 1 가산기 회로는 상기 제 1 값과 이전 1 상태 값을 가산하여 제 1 중간 상태 값을 산출하도록 작동 가능하다. 제 2 가산기 회로는 상기 제 2 값과 상기 이전 1 상태 값을 가산하여 제 2 중간 상태 값을 산출하도록 작동 가능하다. 제 3 가산기 회로는 상기 제 3 값과 이전 0 상태 값을 가산하여 제 3 중간 상태 값을 산출하도록 작동 가능하다. 제 4 가산기 회로는 상기 제 4 값과 상기 이전 0 상태 값을 가산하여 제 4 중간 상태 값을 산출하도록 작동 가능하다. 제 1 선택기 회로는 상기 제 1 중간 상태 값과 상기 제 2 중간 상태 값 중 더 큰 값을 선택하여 제 1 생존 중간 상태 값을 산출하도록 작동 가능하며, 제 2 선택기 회로는 상기 제 3 중간 상태 값과 상기 제 4 중간 상태 값 중 더 큰 값을 선택하여 제 2 생존 중간 상태 값을 산출하도록 작동 가능하다.
이러한 요약은 본 발명의 몇 가지 실시예의 일반적인 개요만을 제공한다. 본 발명의 많은 다른 목적, 특징, 장점 및 다른 실시예들이 다음의 상세한 설명, 첨부된 특허청구범위 및 첨부된 도면으로부터 보다 완전하게 명백해질 것이다.
도 1은 공지된 자기 저장 매체 및 섹터 데이터 방안에 대한 블록 다이어그램이다.
도 2는 본 발명의 하나 이상의 실시예에 따른 데이터 시퀀스 검출기 회로를 도시한다.
도 3은 본 발명의 다양한 실시예에 따른 시퀀스 검출 공정을 도시하는 흐름도이다.
도 4a 내지 도 4c는 도 3의 흐름도에 도시된 공정 및/또는 도 2에 도시된 회로에 상응하는 예시적인 상태 천이 맵을 도시한다.
도 5는 본 발명의 몇 가지 실시예에 따른 중간 상태 시퀀스 검출을 갖는 판독 채널 회로를 포함하는 저장 시스템을 도시한다.
명세서의 나머지 부분에 기재된 도면을 참조하여 본 발명의 다양한 실시예에 대한 추가적인 이해가 실현될 수 있다. 도면에서, 유사한 구성 요소를 지칭하기 위해서 몇 개의 도면을 통해서 유사한 참조 부호가 사용된다. 몇몇 경우에, 복수의 유사한 구성 요소 중 하나의 구성 요소를 나타내기 위해 소문자로 구성된 하위 부호가 참조 부호에 연관된다. 기존의 하위 부호에 대한 설명 없이 참조 부호가 참조될 때에는 이러한 모든 복수의 유사한 구성요소를 지칭하도록 의도된다.
본 발명은 데이터를 처리하기 위한 시스템 및 방법에 관한 것이며, 보다 구체적으로는 데이터 시퀀스를 검출하기 위한 시스템 및 방법에 관한 것이다.
도 1을 참조하면, 점선으로 표시된 두 개의 예시적인 트랙(20, 22)을 구비한 저장 매체(1)가 도시된다. 트랙은 웨지(19, 18) 내에 기록된 서보 데이터에 의해 분리된다. 이들 웨지는 저장 매체(1) 상의 요구된 위치에 대한 기록/판독 헤드 어셈블리의 제어 및 동기를 위해 사용된 서보 데이터(10)를 포함한다. 특히, 이러한 서보 데이터는 일반적으로 전제부(preamble) 패턴(11)을 포함하며, 그 다음에는 서보 주소 표시(12, servo address mark, SAM)가 뒤따른다. 서보 주소 표시(12) 다음에는 그레이(Gray) 코드(13)가 뒤따르며, 그레이 코드(13) 다음에는 버스트 정보(14)가 뒤따른다. 두 개의 트랙과 두 개의 웨지가 도시되지만, 각각 수백 개가 주어진 저장 매체 상에 전형적으로 포함될 것이라는 것을 주목해야 한다. 또한, 서보 데이터 세트는 두 개 이상의 버스트 정보 필드를 가질 수 있다는 것을 주목해야 한다. 또한, 버스트 정보(14) 뒤에 나타날 수 있는 예를 들어 반복 가능한 런-아웃(run-out) 정보와 같이 서보 필드 내에 상이한 정보가 포함될 수 있다는 것을 주목해야 한다. 서보 데이터 비트 패턴(10a, 10b) 사이에 사용자 데이터 영역(16)이 제공된다.
작동 시에, 저장 매체(1)는 저장 매체로부터 정보를 감지하는 센서와 관련하여 회전된다. 판독 작동 시에, 센서는 웨지(19)로부터(즉, 서보 데이터 주기 동안에) 서보 데이터를 감지한 다음, 웨지(19)와 웨지(18) 사이의 사용자 데이터 영역으로부터(즉, 사용자 데이터 주기 동안에) 사용자 데이터를 감지하며, 그런 다음 웨지(18)로부터 서보 데이터를 감지할 것이다. 기록 작동 시에, 센서는 웨지(19)로부터 서보 데이터를 감지한 다음, 웨지(19)와 웨지(18) 사이의 사용자 데이터 영역에 데이터를 기록할 것이다. 그런 다음, 센서는 절환되어 사용자 데이터 영역의 나머지 부분을 감지한 다음, 웨지(18)로부터 서보 데이터를 감지할 것이다.
본 발명의 다양한 실시예는 표적 응답에 대한 개략적인 균등화 다음에 수신된 디지탈 샘플에 상관된 데이터 의존형 정합 필터링(data dependent match filtering)에 의존하는 시퀀스 검출을 위한 시스템 및 방법을 제공한다. 이러한 정보를 사용하여, 데이터 의존형 정합 필터링의 출력을 최대화하여 가장 확률이 높은 데이터 시퀀스를 산출하는 시퀀스를 트래버스(traverse)하는 데이터 경로가 결정될 수 있다. N이 부분 응답의 길이인 경우에 N-1 개의 상태를 나타내는 채널 메모리를 갖는 표준 비터비 시퀀스 검출기(standard Viterbi sequence detector)와 달리, 본 발명의 하나 이상의 실시예는 이진 데이트를 검출하기 위한 두 개의 별개인 상태를 이용한다. 이러한 시스템 및 방법은 본 발명의 상이한 실시예에서 가져올 수 있는 다양한 장점을 제공한다. 예를 들어, 몇몇 경우에, 표준 비터비 검출 공정에 의해 요구된 것보다 낮은 정확도의 균등화, 타이밍 및 이득 제어가 허용 가능할 수 있다. 이것이 사실인 경우에, 균등화 검사에 할당된 시간 량에서의 감소로 인해 데이터 검출 회로에 의존하는 제품 제조 효율이 증가되어 달성될 수 있다. 또 다른 예에서, 몇몇 경우에, 문턱 기반 시퀀스 검출 시스템에 비교될 때 잡음 면역성(noise immunity)이 강화되어 달성될 수 있다. 본 명세서에서 제공된 개시 사항에 기반하여, 당업계의 당업자는 전술된 장점 대신에 또는 전술된 장점에 더하여 달성될 수 있는 본 발명의 상이한 실시예의 구현을 통해 달성 가능한 다양한 다른 장점을 인식할 것이다.
도 2를 참조하면, 본 발명의 하나 이상의 실시예에 따른 데이터 시퀀스 검출기 회로(100)가 도시된다. 데이터 시퀀스 검출기 회로(100)는 아날로그 입력 신호(105)를 수신하며 아날로그 입력 신호(105)를 나타내는 일련의 디지탈 샘플(115)을 제공하는 아날로그 대 디지탈 변환기 회로(110)를 포함한다. 디지탈 샘플(115)은 4T 샘플 클럭(107)과 동기된다. 아날로그 대 디지탈 변환기 회로(110)는 연속 신호를 일련의 디지탈 샘플로 변환할 수 있는 당업계에서 공지된 임의의 회로 또는 시스템일 수 있다. 아날로그 입력 신호(107)는 복수의 비트 주기를 나타내는 연속 신호이다. 비트 주기는 주기 T로 반복되며, 4T 샘플 클럭은 아날로그 대 디지탈 변환기 회로(110)가 각각의 주기 T에 대해 아날로그 입력 신호(105)의 네 개의 샘플을 생성하게 한다. 본 실시예가 주기당 네 개의 샘플을 이용하는 것으로 기술되지만, 본 발명의 다른 실시예는 예를 들어 2T 클럭과 같은 더 낮은 샘플링 주파수를 사용할 수 있거나 또는 예를 들어 8T 클럭 또는 16T 클럭과 같은 더 높은 샘플링 주파수를 사용할 수 있다는 것을 주목해야 한다. 본 명세서에 제공된 개시 사항에 기반하여, 당업계의 당업자는 본 발명의 상이한 실시예와 관련하여 사용될 수 있는 다양한 샘플링 주파수 및 상응하는 비트 주기를 인식할 것이다. 아날로그 입력 신호(105)는 다양한 소스로부터 얻을 수 있다. 예를 들어, 아날로그 입력 신호는 저장 매체와 관련하여 배치된 판독/기록 헤드 어셈블리로부터 수신될 수 있다. 또 다른 예로서, 아날로그 입력 신호는 무선 송신을 수신하는 수신기 회로로부터 얻을 수 있다. 본 명세서에 제공된 개시 사항에 기반하여, 당업계의 당업자는 아날로그 입력 신호(105)의 다양한 다른 소스를 인식할 것이다.
디지탈 샘플(115)은 수신된 디지탈 샘플과 특정 천이 경로를 나타내는 어레이를 각각 승산하는 한 벌의 승산기 회로에 병렬로 제공된다. 임의의 주어진 이전 상태로부터 두 개의 가능한 다음 상태가 존재하는 이러한 경우에, 네 개의 승산기 회로가 사용된다. 특히, 승산기 회로(121)는 디지탈 샘플(115)과 이전 0 상태로부터 다음 0 상태로의 천이를 나타내는 상관기 값(122)을 승산한다. 승산기 회로(123)는 디지탈 샘플(115)과 이전 1 상태로부터 다음 0 상태로의 천이를 나타내는 상관기 값(124)을 승산한다. 승산기 회로(125)는 디지탈 샘플(115)과 이전 0 상태로부터 다음 1 상태로의 천이를 나타내는 상관기 값(126)을 승산한다. 승산기 회로(127)는 디지탈 샘플(115)과 이전 1 상태로부터 다음 1 상태로의 천이를 나타내는 상관기 값(128)을 승산한다. 승산기 회로(121, 123, 125, 127)로부터의 결과적인 곱은 각각의 가산기 회로에 제공된다.
가산기 회로(131)는 승산기 회로(121)로부터의 곱과 이전 0 상태 메트릭(132)의 부호식 가산(signed sum)을 수행하여 합(136)을 산출하며, 또 다른 가산기 회로(135)는 승산기 회로(125)로부터의 곱과 동일한 이전 0 상태 메트릭(132)의 부호식 가산을 수행하여 합(139)을 산출한다. 가산기 회로(133)는 승산기 회로(123)로부터의 곱과 이전 1 상태 메트릭(134)의 부호식 가산을 수행하여 합(138)을 산출하며, 가산기 회로(137)은 승산기 회로(127)로부터의 곱과 동일한 이전 1 상태 메트릭(134)의 부호식 가산을 수행하여 합(199)을 산출한다. 이전 0 상태 메트릭(132)은 디지탈 샘플(115)의 선행하는 네 개의 샘플의 처리 동안에 다음 0 상태를 위해 계산된 값이며, 0 상태 메모리(172)로부터 이용 가능하다. 마찬가지로, 이전 1 상태 메트릭(134)는 디지탈 샘플(115)의 선행하는 네 개의 샘플의 처리 동안에 다음 1 상태를 위해 계산된 값이며, 1 상태 메모리(174)로부터 이용 가능하다.
중간 상태 메트릭 선택기 회로(142)는 합(136)과 합(138) 중 어느 값이 더 큰 값인 지를 결정하며, 더 큰 값을 중간 출력(146)으로서 제공한다. 마찬가지로, 중간 상태 메트릭 선택기 회로(144)는 합(139)과 합(199) 중 어느 값이 더 큰 값인 지를 결정하며, 더 큰 값을 중간 출력(148)으로서 제공한다. 중간 출력(146)이 0 상태 메모리(172)에 제공되어 저장되며, 디지탈 샘플(115)의 다음 네 개의 샘플을 처리할 때 사용하기 위한 이전 0 상태 메트릭(132)으로서 유지된다. 중간 출력(148)은 1 상태 메모리(174)에 제공되어 저장되며, 디지탈 샘플(115)의 다음 네 개의 샘플을 처리할 때 사용하기 위한 이전 1 상태 메트릭(134)으로서 유지된다.
중간 출력(146)과 중간 출력(148)은 중간 출력(146)과 중간 출력(148) 중 더 큰 값을 생존 상태의 값으로서 선택하는 생존 상태 메트릭 선택기 회로(152)에 제공된다. 더 큰 값에 상응하는 상태가 생존 상태이며, 생존 상태의 표시가 상태 메모리 및 전지 회로(162, state memory and pruning circuit)로 보내진다. 상태 메모리 및 전지 회로(162)는 식별된 생존 상태로부터 뒤로 연장되면서 생존 상태 메트릭 선택기 회로(152)에 의해 선택된 값으로 귀착되는 상태에서 상태 경로를 결정한다. 그렇게 할 때, 이전 주기 T 동안에 상태 메모리 및 전지 회로(162)는 미리 계산되고 저장된 가산값(즉, 합(136, 138, 139, 199)) 및 이전 승산 곱(즉, 승산기(121, 123, 125, 127)로부터의 곱)에 의존한다.
작동 시에, 아날로그 입력 신호(105)가 아날로그 대 디지탈 변환기 회로(110)에 제공된다. 아날로그 입력 신호(105)는 복수의 디지탈 데이터 비트를 나타낸다. 몇몇 경우에, 아날로그 입력 신호에 의해 나타낸 데이터는 저장 매체에 기록하거나 전송 시스템을 통해 전달하기 전에 와이드 바이페이즈 부호화(wide bi-phase encoding)된다. 이러한 부호화에서, 논리 0은 다음의 일련의 디지탈 샘플 '1100'로 나타내고, 논리 1은 다음의 일련의 디지탈 샘플 '0011'로 나타낸다. 예를 들어, 비트 시퀀스 '10011'은 아날로그 신호 도메인으로의 변환 이전에 '00111100110000110011'로 부호화되며, '10011' 비트 패턴의 각각의 비트는 1T 주기에 상응하고, 부호화된 비트 값 각각은 주기 1T/4에 상응한다.
표적 [5 5 -5 -5]이 사용되는 경우에, 아날로그 신호가 저장 매체 또는 전달 매체로부터 검색될 때, 선행하는 예는 이상적으로는 다음의 디지탈 샘플(115) '20 10 0 -10 -20 0 20 0 -20 -10 0 10 20 0 -20 0 20'으로 귀착될 것이다. 알 수 있는 바와 같이, 논리 1로부터 논리 0으로의 천이에서, 디지탈 샘플(115)은 20 대 10으로부터 0 대 -10으로 천이한다. 이 경우, 샘플 '10 0 -10 -20'과 어레이[1 0 -1 -1](즉, 1->0 상관기 값(124))를 승산하여 출력 값 +40(즉, [1*10]+[0*0]+[-1*-10]+[-1*-20]=40)을 산출하는 상관기 회로(예를 들어, 승산기(123))가 사용된다. 마찬가지로, 논리 0로부터 논리 0으로의 천이에서, 상관기 회로(즉, 승산기(121))에 의해 어레이(즉, 0->0 상관기 값(122))[0 1 0 -1]가 사용된다. 논리 0으로부터 논리 1로의 천이에서 상관기 회로(즉, 승산기(125))에 의해 어레이(즉, 0->1 상관기 값(126))[-1 0 1 1]가 사용된다. 마지막으로, 논리 1로부터 논리 1로의 천이에서, 상관기 회로(즉, 승산기(127))에 의해 어레이(즉, 1->1 상관기 값(128))[0 -1 0 1]가 사용된다. 본 발명의 상이한 실시예와 관련하여 다른 부호화 접근법 및/또는 상관기 값이 사용될 수 있다는 것을 주목해야 한다.
잡음 및 타이밍 오차는 아날로그 대 디지탈 변환기(110)로부터 디지탈 샘플(115)로서 제공되는 이상적인 샘플 값이 아닌 어떤 값으로 귀착된다. 일예 로서, 다음의 디지탈 샘플(115)
[... 124][51, -35, -102, -112][-16, 28, 48, 13][-76, -42, 70, 52][42, 56, -12, 99]이 4T 샘플 클럭에 동기되어 수신된다고 가정하자.
선행하는 일련의 샘플에서, 여러 벌의 네 개의 샘플들이 데이터 시퀀스 검출기 회로(100) 대신에 단순 문턱 검출기 회로가 사용된 경우에 단일 샘플로서 사용되었을 샘플인 각각의 그룹에서의 마지막 샘플을 이용하여 그룹핑된다. 이러한 단순 문턱 검출 접근법이 이용되는 경우에, 디지탈 샘플(115) '124, -112, 13, 52, 99'는 검출된 시퀀스 '1 0 1 1 1'을 산출할 것이라는 것을 주목하자. 이하에 설명된 바와 같이, 데이터 시퀀스 검출기 회로(100)는 단순 문턱 검출 회로만큼 잡음에 민감하지 않으므로 정확한 시퀀스 '1 0 0 1 1'을 산출한다.
전술된 일련의 디지탈 샘플(115)을 사용하며 도 4a의 트렐리스 다이어그램(990)을 참조하여, 데이터 시퀀스 검출기 회로(100)의 예시적인 작동이 추가로 설명된다. 비트 주기(901)(4T 주기 X-4) 동안에, 1 상태는 상태 값 '124'을 가지면서 상태 메트릭 선택기 회로(152)에 의해 선택된 바와 같은 생존 상태(즉, 1 상태(920))이며, 비트 주기(902)(4T 주기 X-3) 동안에, 0 상태는 상태 값 '389'를 가지면서 상태 메트릭 선택기 회로(152)에 의해 선택된 바와 같은 생존 상태(즉, 0 상태(910))이고, 1 대 0 천이 경로(931)에 상응하는 합(138)은 값 '265'를 갖는다. 값 '265'는 1->0 상관기 값(124)(즉, [1 0 -1 -1]과 디지탈 샘플 '51, -35, -102, -112]의 승산기 회로(123)에 의한 선행하는 승산에 의해 다음과 같이
경로(931)의 값 = (1*51)+(0*-35)+(-1*-102)+(-1*-112)=265로 얻어진다. 경로(931)의 값(즉, '265')은 1 상태(920)의 값(즉, '124')에 가산되어 0 상태(910)의 값 '389'를 산출한다. 비트 주기(903)(4T 주기 X-2) 동안에, 검출된 시퀀스의 최종 상태는 1 상태(921)라는 것을 주목하자.
0 상태(910)로부터, 두 개의 가능한 경로인 0 대 1 천이 경로(932)와 0 대 0 천이 경로(951)가 도시된다. 승산기(125)가 다음 일련의 네 개의 샘플(즉, '-16, 28, 48, 13')과 0->1 상관기 값(126)(즉, [-1 0 1 1])을 다음과 같이
경로(932)의 값 = (-1*-16)+(0*28)+(1*48)+(1*13)=77로 승산하여, 0 대 1 천이 경로(932)의 값이 계산된다. 마찬가지로, 승산기(121)가 다음 일련의 네 개의 샘플(즉, '-16, 28, 48, 13')과 0->0 상관기 값(122)(즉, [0 1 0 -1])을 다음과 같이
경로(951)의 값 = (0*-16)+(1*28)+(0*48)+(-1*13)=15으로 승산하여, 0 대 0 천이 경로(951)의 값이 계산된다. 가산기(135)는 승산기 회로(125)로부터 얻은 경로(931)의 값과 이전 0 상태의 값(즉, 본 예에서 '389'인 0 상태(910)의 값)을 가산하여 다음의 수학식에 따라
합(139) = 389+77 = 466으로 합(139)를 산출한다.
가산기(131)는 승산기 회로(121)로부터 얻은 경로(951)의 값과 이전 0 상태의 값(즉, 본 예에서 '389'인 0 상태(910)의 값)을 가산하여 다음의 수학식에 따라
합(136) = 389+15 = 404으로 합(136)을 산출한다. 이 시점에서 데이터 시퀀스 검출기 회로(100)의 작동을 설명하는 것을 종결하기에 충분한 과거의 데이터가 밝혀지며, 과거의 데이터는 검출된 데이터 비트 시퀀스를 결정하도록 트렐리스 다이어그램(990)에 의해 나타낸 상태 옵션을 통해 경로를 역추적(tracing back)하는 것을 허용하면서 상태 메모리 및 전지 회로(162)에 저장된다.
다음 일련의 네 개의 디지탈 샘플(115)의 예는 '-76, -42, 70, 52'로서 수신된다. 이들 데이터 샘플은 각각의 상관기 값과 승산되어 0으로부터 0으로의 천이, 0으로부터 1로의 천이, 1로부터 0으로의 천이, 및 1로부터 1로의 천이에 대한 경로 값을 산출한다. 특히, 수신된 데이터 샘플은 승산기(121)에 제공되며, 승산기(121)에서 데이터 샘플은 0->0 상관기 값(122)[0 1 0 -1]과 승산되어 다음 수학식
경로(952)의 값 = (0*-76)+(1*-42)+(0*70)+(-1*52) = -94에 따라 경로 값(952)을 산출한다. 수신된 데이터 샘플은 또한 승산기(123)에도 제공되며, 승산기(123)에서 데이터 샘플은 1->0 상관기 값(124)[1 0 -1 -1]과 승산되어 다음 수학식
경로(941)의 값 = (1*-76)+(0*-42)+(-1*70)+(-1*52) = -198에 따라 경로 값(941)을 산출한다. 수신된 데이터 샘플은 또한 승산기(125)에도 제공되며, 승산기(125)에서 데이터 샘플은 0->1 상관기 값(126)[-1 0 1 1]과 승산되어 다음 수학식
경로(933)의 값 = (-1*-76)+(0*-42)+(1*70)+(1*52) = 198에 따라 경로 값(933)을 산출한다. 또한, 수신된 데이터 샘플은 승산기(127)에도 제공되며, 승산기(127)에서 데이터 샘플은 1->1 상관기 값(128)[0 -1 0 1]과 승산되어 다음 수학식
경로(961)의 값 = (0*-76)+(-1*-42)+(0*70)+(1*52) = 94에 따라 경로 값(961)을 산출한다.
미리 계산된 경로 값이 상태와 가산되며, 그로부터 각각은 상응하는 합을 산출하기 시작한다. 특히, 경로 값(952)은 가산기(131)에 제공되며, 가산기(131)에서 경로 값(952)은 이전 0 상태 메트릭(132)(즉, 본 예에서 '404'인 0 상태(911)의 값)과 가산되어 다음 수학식
합(136) = 404-94 = 310에 따라 합(136)을 산출한다. 경로 값(941)은 가산기(133)에 제공되며, 가산기(133)에서 경로 값(941)은 이전 1 상태 메트릭(134)(즉, 본 예에서 '466'인 1 상태(921)의 값)과 가산되어 다음 수학식
합(138) = 466-198 = 268에 따라 합(138)을 산출한다. 경로 값(933)은 가산기(135)에 제공되며, 가산기(135)에서 경로 값(933)은 이전 0 상태 메트릭(132)(즉, 본 예에서 '404'인 0 상태(911)의 값)과 가산되어 다음 수학식
합(139) = 404+198 = 602에 따라 합(139)을 산출한다. 경로 값(961)은 가산기(137)에 제공되며, 가산기(137)에서 경로 값(961)은 이전 1 상태 메트릭(134)(즉, 본 예에서 '466'인 1 상태(921)의 값)과 가산되어 다음 수학식
합(199) = 466+94 = 560에 따라 합(199)을 산출한다.
중간 상태 메트릭 선택기 회로(142)는 합(136)과 합(138) 중 더 큰 값을 선택하며, 선택된 값이 0 상태 메모리(172)에 기록되게 한다. 0 상태 메모리(172)는 저장된 값을 이전 0 상태 메트릭(132)으로 출력한다. 이 경우에, 합(136)이 합(138)을 누르고 선택되며, 더 큰 값(즉, 310)이 생존 상태 메트릭 선택기 회로(152)에 중간 출력(146)으로서 제공된다. 마찬가지로, 중간 상태 메트릭 선택기 회로(144)는 합(139)과 합(199) 중 더 큰 값을 선택하며, 선택된 값이 1 상태 메모리(174)에 기록되게 한다. 1 상태 메모리(174)는 저장된 값을 이전 1 상태 메트릭(134)으로 출력한다. 이 경우에, 합(139)이 합(199)을 누르고 선택되며, 더 큰 값(즉, 602)이 생존 상태 메트릭 선택기 회로(152)에 중간 출력(148)으로서 제공된다. 다음에, 생존 상태 메트릭 선택기 회로(152)는 중간 출력(146)과 중간 출력(148) 중 더 큰 값을 선택한다. 이 경우에, 생존 상태는 최대 중간 출력 '602'와 연관되므로 1 상태(922)로서 선택된다. 따라서, 비트 주기(904)(4T 주기 X-1) 동안에, 검출된 시퀀스의 최종 상태는 1 상태(922)이다.
1 상태(922)의 선택은 상태 메모리 및 전지 회로(162)에 제공된다. 다음에, 상태 메모리 및 전지 회로(162)는 선택된 1 상태(922)로 귀착되도록 트래버스된 상태를 추적한다. 이 경우에, 다음의 상태 시퀀스
시퀀스 출력(170) = [1 상태(920), 0 상태(910), 0 상태(911), 1 상태(922)] = '1 0 0 1'가 트래버스되어 1 상태(922)를 산출한다. 시퀀스 출력(170)은 예상된 시퀀스에서의 비트의 수에 따라 예시적인 4 비트보다 많거나 작은 비트를 포함할 수 있다. 더 긴 시퀀스는 상태 메모리 및 전지 회로(162)에 의한 더 많은 중간 경로 및 상태 값의 저장을 포함할 수 있다. 이와 달리, 더 짧은 시퀀스는 상태 메모리 및 전지 회로(162)에 의한 더 짧은 중간 경로 및 상태 값의 저장을 이용할 수 있다. 오직 4 비트 시퀀스만 검출된 경우에, 1 상태(920)의 값을 저장하는 메모리가 제거되며 그와 함께 상태 메모리 및 전지 회로(162)로부터 상응하는 정보가 제거된다(즉, 전지된다).
다음의 일련의 샘플이 디지탈 샘플(115)로서 수신된다. 이러한 예에서, 다음 4 개의 샘플은 '42, 56, -12, 99'이다. 이들 데이터 샘플은 각각의 상관기 값과 승산되어 0으로부터 0으로의 천이, 0으로부터 1로의 천이, 1로부터 0으로의 천이, 및 1로부터 1로의 천이에 대한 경로 값을 산출한다. 특히, 수신된 데이터 샘플은 승산기 회로(121)에 제공되며, 승산기 회로(121)에서 데이터 샘플은 0->0 상관기 값(122)[0 1 0 -1]과 승산되어 다음 수학식
경로(953)의 값 = (0*42)+(1*56)+(0*-12)+(-1*99) = -43에 따라 경로 값(953)을 산출한다. 수신된 데이터 샘플은 또한 승산기 회로(123)에 제공되며, 승산기 회로(123)에서 데이터 샘플은 1->0 상관기 값(124)[1 0 -1 -1]과 승산되어 다음 수학식
경로(942)의 값 = (1*42)+(0*56)+(-1*-12)+(-1*99) = -45에 따라 경로 값(942)을 산출한다. 수신된 데이터 샘플은 또한 승산기 회로(125)에 제공되며, 승산기 회로(125)에서 데이터 샘플은 0->1 상관기 값(126)[-1 0 1 1]과 승산되어 다음 수학식
경로(934)의 값 = (-1*42)+(0*56)+(1*-12)+(1*99) = 45에 따라 경로 값(934)을 산출한다. 또한, 수신된 데이터 샘플은 승산기 회로(127)에 제공되며, 승산기 회로(127)에서 데이터 샘플은 1->1 상관기 값(128)[0 -1 0 1]과 승산되어 다음 수학식
경로(962)의 값 = (0*42)+(-1*56)+(0*-12)+(1*99) = 43에 따라 경로 값(962)을 산출한다.
미리 계산된 경로 값은 상태와 가산되며, 그로부터 각각은 상응하는 합을 산출하기 시작한다. 특히, 경로 값(953)은 가산기(131)에 제공되며, 가산기(131)에서 경로 값(953)은 이전 0 상태 메트릭(132)(즉, 본 예에서 '310'인 0 상태(912)의 값)과 가산되어 다음 수학식
합(136) = 310-43 = 267에 따라 합(136)을 산출한다. 경로 값(942)은 가산기(133)에 제공되며, 가산기(133)에서 경로 값(942)은 이전 1 상태 메트릭(134)(즉, 본 예에서 '602'인 1 상태(922)의 값)과 가산되어 다음 수학식
합(138) = 602-45 = 557에 따라 합(138)을 산출한다. 경로 값(934)은 가산기(135)에 제공되며, 가산기(135)에서 경로 값(934)은 이전 0 상태 메트릭(132)(즉, 본 예에서 '310'인 0 상태(912)의 값)과 가산되어 다음 수학식
합(139) = 310+45 = 355에 따라 합(139)을 산출한다. 경로 값(962)은 가산기(137)에 제공되며, 가산기(137)에서 경로 값(962)은 이전 1 상태 메트릭(134)(즉, 본 예에서 '602'인 1 상태(922)의 값)과 가산되어 다음 수학식
합(199) = 602+43 = 645에 따라 합(199)을 산출한다.
중간 상태 메트릭 선택기 회로(142)는 합(136)과 합(138) 중 더 큰 값을 선택하며, 선택된 값이 0 상태 메모리(172)에 기록되게 한다. 0 상태 메모리(172)는 저장된 값을 이전 0 상태 메트릭(132)으로 출력한다. 이 경우에, 합(138)이 합(136)을 누르고 선택되며, 더 큰 값(즉, 557)이 생존 상태 메트릭 선택기 회로(152)에 중간 출력(146)으로서 제공된다. 마찬가지로, 중간 상태 메트릭 선택기 회로(144)는 합(139)과 합(199) 중 더 큰 값을 선택하며, 선택된 값이 1 상태 메모리(174)에 기록되게 한다. 1 상태 메모리(174)는 저장된 값을 이전 1 상태 메트릭(134)으로 출력한다. 이 경우에, 합(199)이 합(139)을 누르고 선택되며, 더 큰 값(즉, 645)이 생존 상태 메트릭 선택기 회로(152)에 중간 출력(148)으로서 제공된다. 다음에, 생존 상태 메트릭 선택기 회로(152)는 중간 출력(146)과 중간 출력(148) 중 더 큰 값을 선택한다. 이 경우에, 생존 상태는 최대 중간 출력 '645'와 연관되므로 1 상태(923)로서 선택된다. 따라서, 비트 주기(905)(4T 주기 X) 동안에, 검출된 시퀀스의 최종 상태는 1 상태(923)이다.
1 상태(923)의 선택은 상태 메모리 및 전지 회로(162)에 제공된다. 다음에, 상태 메모리 및 전지 회로(162)는 선택된 1 상태(923)로 귀착되도록 트래버스된 상태를 추적한다. 이 경우에, 다음의 상태 시퀀스
시퀀스 출력(170) = [0 상태(910), 0 상태(911), 1 상태(922), 1 상태(923)] = '0 0 1 1'가 트래버스되어 1 상태(923)를 산출한다. 다시, 오직 4 비트 시퀀스만 검출된 경우에, 0 상태 (910)의 값과 0 상태(910)로부터 연장되는 경로의 값을 저장하는 메모리가 도 4b의 트렐리스 다이어그램(991)에 도시된 바와 같이 상태 메모리 및 전지 회로(162)로부터 제거된다(전지된다).
도 4b를 참조하면, 다음 일련의 샘플이 디지탈 샘플(115)로서 수신된다. 본 예에서, 다음 네 개의 샘플이 '-34, 1, 14, 64'라고 가정하자. 이들 데이터 샘플은 각각의 상관기 값과 승산되어 0으로부터 0으로의 천이, 0으로부터 1로의 천이, 1로부터 0으로의 천이, 및 1로부터 1로의 천이에 대한 경로 값을 산출한다. 특히, 수신된 데이터 샘플은 승산기(121)에 제공되며, 승산기(121)에서 데이터 샘플은 0->0 상관기 값(122)[0 1 0 -1]과 승산되어 다음 수학식
경로(954)의 값 = (0*-34)+(1*1)+(0*14)+(-1*64) = -63에 따라 경로 값(954)을 산출한다. 수신된 데이터 샘플은 또한 승산기(123)에도 제공되며, 승산기(123)에서 데이터 샘플은 1->0 상관기 값(124)[1 0 -1 -1]과 승산되어 다음 수학식
경로(943)의 값 = (1*-34)+(0*1)+(-1*14)+(-1*64) = -112에 따라 경로 값(943)을 산출한다. 수신된 데이터 샘플은 또한 승산기(125)에도 제공되며, 승산기(125)에서 데이터 샘플은 0->1 상관기 값(126)[-1 0 1 1]과 승산되어 다음 수학식
경로(935)의 값 = (-1*-34)+(0*1)+(1*14)+(1*64) = 112에 따라 경로 값(935)을 산출한다. 또한, 수신된 데이터 샘플은 승산기(127)에도 제공되며, 승산기(127)에서 데이터 샘플은 1->1 상관기 값(128)[0 -1 0 1]과 승산되어 다음 수학식
경로(963)의 값 = (0*-34)+(-1*1)+(0*14)+(1*64) = 63에 따라 경로 값(963)을 산출한다.
미리 계산된 경로 값이 상태와 가산되며, 그로부터 각각은 상응하는 합을 산출하기 시작한다. 특히, 경로 값(954)은 가산기(131)에 제공되며, 가산기(131)에서 경로 값(954)은 이전 0 상태 메트릭(132)(즉, 본 예에서 '355'인 0 상태(913)의 값)과 가산되어 다음 수학식
합(136) = 355-63 = 292에 따라 합(136)을 산출한다. 경로 값(943)은 가산기(133)에 제공되며, 가산기(133)에서 경로 값(943)은 이전 1 상태 메트릭(134)(즉, 본 예에서 '645'인 1 상태(923)의 값)과 가산되어 다음 수학식
합(138) = 645-112 = 533에 따라 합(138)을 산출한다. 경로 값(935)은 가산기(135)에 제공되며, 가산기(135)에서 경로 값(935)은 이전 0 상태 메트릭(132)(즉, 본 예에서 '355'인 0 상태(913)의 값)과 가산되어 다음 수학식
합(139) = 355+63 = 418에 따라 합(139)을 산출한다. 경로 값(963)은 가산기(137)에 제공되며, 가산기(137)에서 경로 값(963)은 이전 1 상태 메트릭(134)(즉, 본 예에서 '645'인 1 상태(923)의 값)과 가산되어 다음 수학식
합(199) = 645+112 = 757에 따라 합(199)을 산출한다.
중간 상태 메트릭 선택기 회로(142)는 합(136)과 합(138) 중 더 큰 값을 선택하며, 선택된 값이 0 상태 메모리(172)에 기록되게 한다. 0 상태 메모리(172)는 저장된 값을 이전 0 상태 메트릭(132)으로 출력한다. 이 경우에, 합(138)이 합(136)을 누르고 선택되며, 더 큰 값(즉, 533)이 생존 상태 메트릭 선택기 회로(152)에 중간 출력(146)으로서 제공된다. 마찬가지로, 중간 상태 메트릭 선택기 회로(144)는 합(139)과 합(199) 중 더 큰 값을 선택하며, 선택된 값이 1 상태 메모리(174)에 기록되게 한다. 1 상태 메모리(174)는 저장된 값을 이전 1 상태 메트릭(134)으로 출력한다. 이 경우에, 합(199)이 합(139)을 누르고 선택되며, 더 큰 값(즉, 757)이 생존 상태 메트릭 선택기 회로(152)에 중간 출력(148)으로서 제공된다. 다음에, 생존 상태 메트릭 선택기 회로(152)는 중간 출력(146)과 중간 출력(148) 중 더 큰 값을 선택한다. 이 경우에, 생존 상태는 최대 중간 출력 '757'와 연관되므로 1 상태(924)로서 선택된다. 따라서, 비트 주기(906)(4T 주기 X+1) 동안에, 검출된 시퀀스의 최종 상태는 1 상태(924)이다.
1 상태(924)의 선택은 상태 메모리 및 전지 회로(162)에 제공된다. 다음에, 상태 메모리 및 전지 회로(162)는 선택된 1 상태(924)로 귀착되도록 트래버스된 상태를 추적한다. 이 경우에, 다음의 상태 시퀀스
시퀀스 출력(170) = [0 상태(911), 1 상태(922), 1 상태(923), 1 상태(924)] = '0 1 1 1'가 트래버스되어 1 상태(924)를 산출한다. 다시, 오직 4 비트 시퀀스만 검출된 경우에, 0 상태 (911)의 값과 0 상태(911)로부터 연장되는 경로의 값을 저장하는 메모리가 도 4c의 트렐리스 다이어그램(992)에 도시된 바와 같이 상태 메모리 및 전지 회로(162)로부터 제거된다(전지된다). 이러한 공정은 추가적인 일련의 데이터 비트가 수신됨에 따라 계속된다.
도 3을 참조하면, 흐름도(200)는 본 발명의 다양한 실시예에 따른 시퀀스 검출 공정을 도시한다. 흐름도(200)를 따라, 4T 샘플이 수신되는 지 여부가 결정된다(블록 210). 미리 설명된 바와 같이, 4T 샘플은 각각의 비트 천이에 대해 네 개의 샘플을 수반한다. 본 발명의 상이한 실시예와 관련하여 비트 천이 당 더 많거나 더 작은 샘플이 사용될 수 있다는 것을 주목해야 한다. 일단 미리 정해진 개수의 샘플이 수신되면(블록 210), 수신된 샘플은 각각의 상관기 값과 승산되어 0으로부터 0으로의 천이, 0로부터 1으로의 천이, 1으로부터 0로의 천이, 및 1로부터 1로의 천이에 대한 경로 값을 산출한다. 예로서, 네 개의 샘플은 51, -35, -102, -112이다. 이전 0 상태 값은 '12'이고, 이전 1 상태 값은 '124'이다. 특히, 0 대 1 천이에 상응하는 상관기 값('-1, 0, 1, 1')을 사용하여 0 대 1 천이의 브랜치 메트릭이 계산된다(블록 222). 전술된 예시적인 입력을 사용하여, 다음 수학식
브랜치 메트릭 = (-1*51)+(0*-35)+(1*-102)+(1*-112) = -265에 따라 브랜치 메트릭이 계산된다. 마찬가지로, 1 대 1 천이에 상응하는 상관기 값('0, -1, 0, 1')을 사용하여 1 대 1 천이의 브랜치 메트릭이 계산된다(블록 224). 전술된 예시적인 입력을 사용하여, 다음 수학식
브랜치 메트릭 = (0*51)+(-1*-35)+(0*-102)+(1*-112) = -77에 따라 브랜치 메트릭이 계산된다. 1 대 0 천이에 상응하는 상관기 값('1, 0, -1, -1')을 사용하여 1 대 0 천이의 브랜치 메트릭이 계산된다(블록 226). 전술된 예시적인 입력을 사용하여, 다음 수학식
브랜치 메트릭 = (1*51)+(0*-35)+(-1*-102)+(-1*-112) = 265에 따라 브랜치 메트릭이 계산된다. 또한, 0 대 0 천이에 상응하는 상관기 값('0, 1, 0, -1')을 사용하여 0 대 0 천이의 브랜치 메트릭이 계산된다(블록 228). 전술된 예시적인 입력을 사용하여, 다음 수학식
브랜치 메트릭 = (0*51)+(1*-35)+(0*-102)+(-1*-112) = 77에 따라 브랜치 메트릭이 계산된다.
일단 브랜치 메트릭이 이용 가능하면, 브랜치 메트릭은 브랜치 메트릭이 얻어지게 되었던 상태의 값과 가산된다. 특히, 0 대 1 천이 상태에 대한 상태 메트릭이 계산되어 제 1 중간 상태를 산출한다(블록 232). 전술된 예시적인 입력을 사용하여, 다음 수학식
제 1 중간 값 = 이전 0 상태 값 + 0->1 브랜치 메트릭 = 12-265 = -253에 따라 제 1 중간 상태 값이 계산된다. 1 대 1 천이 상태에 대한 상태 메트릭이 계산되어 제 2 중간 상태를 산출한다(블록 234). 전술된 예시적인 입력을 사용하여, 다음 수학식
제 2 중간 값 = 이전 1 상태 값 + 1->1 브랜치 메트릭 = 124-77 = 47에 따라 제 2 중간 상태 값이 계산된다. 1 대 0 천이 상태에 대한 상태 메트릭이 계산되어 제 3 중간 상태를 산출한다(블록 236). 전술된 예시적인 입력을 사용하여, 다음 수학식
제 3 중간 값 = 이전 1 상태 값 + 1->0 브랜치 메트릭 = 124+265 = 389에 따라 제 3 중간 상태 값이 계산된다. 또한, 0 대 0 천이 상태에 대한 상태 메트릭이 계산되어 제 4 중간 상태를 산출한다(블록 238). 전술된 예시적인 입력을 사용하여, 다음 수학식
제 4 중간 값 = 이전 0 상태 값 + 0->0 브랜치 메트릭 = 12+77 = 89에 따라 제 4 중간 상태 값이 계산된다.
미리 계산된 제 1 중간 값과 제 2 중간 값 사이에 제 1 생존 상태 메트릭이 선택된다(블록 242). 이것은 본 예에서 '47'인 제 1 중간 값과 제 2 중간 값 중에서 더 큰 값을 선택함으로써 수행된다. 이 값은 (예를 들어, 블록(222, 224, 226, 228)에서) 다음 일련의 데이터 샘플의 승산에 사용하기 위한 이전 1 상태 메트릭으로서 저장된다. 또한, 미리 계산된 제 3 중간 값과 제 4 중간 값 사이에 제 2 생존 상태 메트릭이 선택된다(블록 244). 이것은 본 예에서 '389'인 제 3 중간 값과 제 4 중간 값 중에서 더 큰 값을 선택함으로써 수행된다. 이 값은 (예를 들어, 블록(222, 224, 226, 228)에서) 다음 일련의 데이터 샘플의 승산에 사용하기 위한 이전 0 상태 메트릭으로서 저장된다. 미리 결정된 제 1 생존 중간 상태 및 제 2 생존 중간 상태에 기반하여, 생존 상태 메트릭이 선택된다(블록 252). 이것은 본 예에서 '389'인 제 1 생존 중간 상태와 제 2 생존 중간 상태 중에서의 더 큰 값을 선택함으로써 수행된다. 이 경우에 생존 상태 메트릭은 0 상태이다. 이러한 생존 상태 메트릭은 검출된 시퀀스에서 가장 최근의 비트에 상응하며, 요구된 개수의 비트에 대한 검출된 비트 시퀀스를 산출하도록 시간상으로 역추적하기 위해 사용된다(블록 262). 이것은 궁극적으로 생존 상태 메트릭의 값의 계산으로 귀착된 경로에서의 이전 상태 메트릭을 계산함으로써 수행된다. 그런 다음, 식별된 비트 시퀀스가 출력으로서 제공되며(블록 272), 공정은 수신된 다음 일련의 디지탈 샘플에 대하여 반복된다(블록 210).
도 5를 참조하면, 중간 상태 시퀀스 검출을 구비한 판독 채널 회로(310)를 포함한 저장 시스템(300)이 본 발명의 다양한 실시예에 따라 도시된다. 예를 들어, 저장 시스템(300)은 하드 디스크 드라이브일 수 있다. 낮은 잠재 루프 회복(low latency loop recovery)은 당업계에 공지된 임의의 데이터 검출기일 수 있는 데이터 검출기 회로를 포함한다. 저장 시스템(300)은 또한 프리 앰프(370), 인터페이스 제어기(320), 하드 디스크 제어기(366), 모터 제어기(368), 스핀들 모터(372), 디스크 플래터(378), 및 판독/기록 헤드(376)를 포함한다. 인터페이스 제어기(320)는 디스크 플래터(378)로의/로부터의 데이터의 어드레싱(addressing) 및 타이밍(timing)을 제어한다. 디스크 플래터(378) 상의 데이터는 어셈블리가 디스크 플래터(378) 상에 적절히 위치될 때 판독/기록 헤드(376)에 의해 검출될 수 있는 자기 신호 그룹(groups of magnetic signals)으로 구성된다. 일 실시예에서, 디스크 플래터(378)는 길이 또는 수직 레코딩 방안에 따라 레코딩되는 자기 신호를 포함한다.
전형적인 판독 작동에서, 판독/기록 헤드 어셈블리(376)는 디스크 플래터(378) 상의 요구된 데이터 트랙 상에 모터 제어기(368)에 의해 정확하게 위치된다. 모터 제어기(368)는 하드 디스크 제어기(366)의 지시에 따라 디스크 플래터(378) 상의 적절한 데이터 트랙으로 판독/기록 헤드 어셈블리를 이동시킴으로써 디스크 플래터(378)와 관련하여 판독/기록 헤드 어셈블리(376)를 위치시키고 스핀들 모터(372)를 구동시킨다. 스핀들 모터(372)는 결정된 회전 속도(RPM)로 디스크 플래터(378)를 회전시킨다. 일단 디스크 플래터(376)가 적절한 데이터 트랙에 인접하여 위치되면, 디스크 플래터(378)가 스핀들 모터(372)에 의해 회전됨에 따라 디스크 플래터(378) 상의 데이터를 나타내는 자기 신호가 판독/기록 헤드(376)에 의해 감지된다. 감지된 자기 신호는 디스크 플래터(378) 상의 자기 데이터를 나타내는 연속적이고 미세한 아날로그 신호로서 제공된다. 이러한 미세한 아날로그 신호는 판독/기록 헤드(376)로부터 프리 앰프(370)를 거쳐 판독 채널 모듈(364)로 전달된다. 프리 앰프(370)는 디스크 플래터(378)로부터 입수된 미세한 아날로그 신호를 증폭하도록 작동 가능하다. 다음에, 판독 채널 회로(310)는 수신된 아날로그 신호를 복호화하고 디지탈화하여 디스크 플래터(378)에 최초로 기록된 정보를 재생한다. 이러한 데이터는 판독 데이터(303)로서 수신 회로에 제공된다. 수신된 정보를 복호화하는 일부로서, 판독 채널 회로(310)는 서보 데이터 세트 내의 전제부(preamble)를 포함하지만 그에 제한되지 않는 다양한 정보 마커(information marker)를 식별하기 위한 데이터 시퀀스 검출 공정을 수행하여 디스크 플래터(378)에 대한 판독/기록 헤드(376)의 위치를 결정한다. 이러한 데이터 시퀀스 검출은 도 2와 관련하여 전술된 회로 및/또는 도 3a와 관련하여 전술된 방법을 사용하여 수행될 수 있다. 기록 작동은 선행하는 판독 작동의 실질적으로 정반대이며, 기록 데이터(301)가 판독 채널 회로(310)에 제공된다. 그런 다음 이러한 데이터가 부호화되어 디스크 플래터(378)로 기록된다.
결론적으로, 본 발명은 데이터 처리를 수행하기 위한 신규한 시스템, 장치, 방법 및 배열을 제공한다. 본 발명의 하나 이상의 실시예의 상세한 설명이 전술되었지만, 다양한 대안, 변형 및 등가물들이 본 발명의 사상으로부터 변화되지 않으면서 당업계의 당업자에게 명백할 것이다. 그러므로, 전술된 설명은 첨부된 특허청구범위에 의해 한정된 본 발명의 범위를 제한하는 것으로 간주되지 않아야 한다.
100: 데이터 시퀀스 검출기 회로
110: 아날로그 대 디지탈 변환기 회로
121, 123, 125, 127: 승산기
131, 133, 135, 137: 가산기
142: 중간 상태 메트릭 선택기 회로
144: 중간 상태 메트릭 선택기 회로
152: 생존 상태 메트릭 선택기 회로
162; 상태 메모리 및 전지 회로
172: 0 상태 메모리
174: 1 상태 메모리
300: 저장 시스템
301: 기록 데이터
303; 판독 데이터
310: 판독 채널 회로
320: 인터페이스 제어기
366: 하드 디스크 제어기
368: 모터 제어기
370: 프리 앰프
372: 스핀들 모터
376: 판독/기록 헤드
378: 디스크 플래터

Claims (20)

  1. 일련의 데이터 샘플을 수신하는 단계와,
    상기 일련의 데이터 샘플 중 일부와 제 1 이진 천이에 대응하는 제 1 상관기 값을 승산하여 제 1 값을 산출하는 단계와,
    상기 일련의 데이터 샘플 중 상기 일부와 제 2 이진 천이에 대응하는 제 2 상관기 값을 승산하여 제 2 값을 산출하는 단계와,
    가산기 회로에 의해 상기 제 1 값과 제 1 이전 상태 값(prior state value)을 가산하여 제 1 중간 값을 산출하는 단계와,
    상기 제 2 값과 제 2 이전 상태 값을 가산하여 제 2 중간 값을 산출하는 단계와,
    상기 제 1 중간 값과 상기 제 2 중간 값 중 더 큰 값을 선택하여 제 1 생존 중간 값(surviving interim value)을 산출하는 단계와,
    상기 일련의 데이터 샘플 중 상기 일부와 제 3 이진 천이에 대응하는 제 3 상관기 값을 승산하여 제 3 값을 산출하는 단계와,
    상기 일련의 데이터 샘플 중 상기 일부와 제 4 이진 천이에 대응하는 제 4 상관기 값을 승산하여 제 4 값을 산출하는 단계와,
    상기 제 3 값과 상기 제 2 이전 상태 값을 가산하여 제 3 중간 값을 산출하는 단계와,
    상기 제 4 값과 상기 제 1 이전 상태 값을 가산하여 제 4 중간 값을 산출하는 단계와,
    상기 제 3 중간 값과 상기 제 4 중간 값 중 더 큰 값을 선택하여 제 2 생존 중간 값을 산출하는 단계를 포함하되,
    상기 제 1 이진 천이는 1 상태에서 0 상태로의 천이이고, 상기 제 2 이진 천이는 0 상태에서 0 상태로의 천이이고, 상기 제 3 이진 천이는 0 상태에서 1 상태로의 천이이고, 상기 제 4 이진 천이는 1 상태에서 1 상태로의 천이이며,
    상기 제 1 이전 상태 값은 1 상태에 대응하고, 상기 제 2 이전 상태 값은 0 상태에 대응하며,
    상기 제 1 상관기 값은 어레이 1, 0, -1, -1이고, 상기 제 2 상관기 값은 어레이 0, 1, 0, -1이고, 상기 제 3 상관기 값은 어레이 -1, 0, 1, 1이며, 상기 제 4 상관기 값은 어레이 0, -1, 0, 1인
    데이터 검출 방법.
  2. 제 1 항에 있어서,
    상기 데이터 검출 방법은 상기 제 1 생존 중간 값을 상기 제 2 이전 상태 값으로서 저장하는 단계를 더 포함하는
    데이터 검출 방법.
  3. 제 1 항에 있어서,
    상기 데이터 검출 방법은 상기 제 2 생존 중간 값을 상기 제 1 이전 상태 값으로서 저장하는 단계를 더 포함하는
    데이터 검출 방법.
  4. 제 1 항에 있어서,
    상기 데이터 검출 방법은,
    상기 제 1 생존 중간 값과 상기 제 2 생존 중간 값 중 더 큰 값을 선택하여 생존 상태에 연관된 생존 상태 값을 산출하는 단계와,
    상기 생존 상태를 비트 시퀀스에서의 가장 최근의 비트로서 선택하는 단계를 더 포함하는
    데이터 검출 방법.
  5. 제 4 항에 있어서,
    상기 데이터 검출 방법은 상기 제 1 생존 중간 값과 상기 제 2 생존 중간 값 중 상기 선택된 생존 중간 값을 계산하는 데 사용된 상기 제 1 이전 상태 값과 상기 제 2 이전 상태 값 중 하나의 이전 상태 값에 대응하는 이전 상태를, 상기 비트 시퀀스에서의 가장 최근의 비트에 선행하는 비트로서 선택하는 단계를 더 포함하는
    데이터 검출 방법.
  6. 삭제
  7. 삭제
  8. 삭제
  9. 삭제
  10. 일련의 디지탈 샘플과 1 상태에서 1 상태로의 천이에 대응하는 제 1 상관기 값을 승산하여 제 1 값을 산출하도록 작동 가능한 제 1 승산기 회로와,
    상기 일련의 디지탈 샘플과 0 상태에서 1 상태로의 천이에 대응하는 제 2 상관기 값을 승산하여 제 2 값을 산출하도록 작동 가능한 제 2 승산기 회로와,
    상기 일련의 디지탈 샘플과 1 상태에서 0 상태로의 천이에 대응하는 제 3 상관기 값을 승산하여 제 3 값을 산출하도록 작동 가능한 제 3 승산기 회로와,
    상기 일련의 디지탈 샘플과 0 상태에서 0 상태로의 천이에 대응하는 제 4 상관기 값을 승산하여 제 4 값을 산출하도록 작동 가능한 제 4 승산기 회로와,
    상기 제 1 값과 이전 1 상태 값을 가산하여 제 1 중간 상태 값을 산출하도록 작동 가능한 제 1 가산기 회로와,
    상기 제 2 값과 이전 0 상태 값을 가산하여 제 2 중간 상태 값을 산출하도록 작동 가능한 제 2 가산기 회로와,
    상기 제 1 중간 상태 값과 상기 제 2 중간 상태 값 중 더 큰 값을 선택하여 제 1 생존 중간 상태 값을 산출하도록 작동 가능한 제 1 선택기 회로와,
    상기 제 3 값과 상기 이전 1 상태 값을 가산하여 제 3 중간 상태 값을 산출하도록 작동 가능한 제 3 가산기 회로와,
    상기 제 4 값과 상기 이전 0 상태 값을 가산하여 제 4 중간 상태 값을 산출하도록 작동 가능한 제 4 가산기 회로와,
    상기 제 3 중간 상태 값과 상기 제 4 중간 상태 값 중 더 큰 값을 선택하여 제 2 생존 중간 상태 값을 산출하도록 작동 가능한 제 2 선택기 회로를 포함하되,
    상기 제 1 상관기 값은 어레이 0, -1, 0, 1이고, 상기 제 2 상관기 값은 어레이 -1, 0, 1, 1이고, 상기 제 3 상관기 값은 어레이 1, 0, -1, -1이며, 상기 제 4 상관기 값은 어레이 0, 1, 0, -1인
    시퀀스 검출기 회로.
  11. 제 10 항에 있어서,
    상기 시퀀스 검출기 회로는,
    상기 제 1 생존 중간 상태 값을 상기 이전 1 상태 값으로서 저장하도록 작동 가능한 이전 1 상태 메모리와,
    상기 제 2 생존 중간 상태 값을 상기 이전 0 상태 값으로서 저장하도록 작동 가능한 이전 0 상태 메모리를 더 포함하는
    시퀀스 검출기 회로.
  12. 제 11 항에 있어서,
    상기 시퀀스 검출기 회로는,
    상기 제 1 생존 중간 상태 값과 상기 제 2 생존 중간 상태 값 중 더 큰 값을 선택하여 생존 상태 값을 산출하도록 작동 가능한 제 3 선택기 회로와,
    상기 생존 상태 값에 연관된 상태를 비트 시퀀스에서의 가장 최근의 비트로서 식별하도록 작동 가능한 상태 회로를 더 포함하는
    시퀀스 검출기 회로.
  13. 제 12 항에 있어서,
    상기 상태 회로는 상기 생존 상태 값을 계산하기 위해 사용된 경로에서의 일련의 하나 이상의 선행하는 상태를 식별하도록 추가로 작동 가능한
    시퀀스 검출기 회로.
  14. 제 12 항에 있어서,
    상기 상태 회로는 상기 생존 상태 값을 계산하기 위해 사용된 상기 이전 0 상태 값과 상기 이전 1 상태 값 중 하나에 대응하는 상태를, 상기 비트 시퀀스에서의 가장 최근의 비트에 선행하는 비트로서 식별하도록 추가로 작동 가능한
    시퀀스 검출기 회로.
  15. 삭제
  16. 판독/기록 헤드 어셈블리를 통해 저장 매체에 유지된 정보를 수신하도록 작동 가능한 검출기 회로를 포함하되,
    상기 검출기 회로는,
    일련의 디지탈 샘플과 1 상태에서 1 상태로의 천이에 대응하는 제 1 상관기 값을 승산하여 제 1 값을 산출하도록 작동 가능한 제 1 승산기 회로와,
    상기 일련의 디지탈 샘플과 0 상태에서 1 상태로의 천이에 대응하는 제 2 상관기 값을 승산하여 제 2 값을 산출하도록 작동 가능한 제 2 승산기 회로와,
    상기 일련의 디지탈 샘플과 1 상태에서 0 상태로의 천이에 대응하는 제 3 상관기 값을 승산하여 제 3 값을 산출하도록 작동 가능한 제 3 승산기 회로와,
    상기 일련의 디지탈 샘플과 0 상태에서 0 상태로의 천이에 대응하는 제 4 상관기 값을 승산하여 제 4 값을 산출하도록 작동 가능한 제 4 승산기 회로와,
    상기 제 1 값과 이전 1 상태 값을 가산하여 제 1 중간 상태 값을 산출하도록 작동 가능한 제 1 가산기 회로와,
    상기 제 2 값과 이전 0 상태 값을 가산하여 제 2 중간 상태 값을 산출하도록 작동 가능한 제 2 가산기 회로와,
    상기 제 1 중간 상태 값과 상기 제 2 중간 상태 값 중 더 큰 값을 선택하여 제 1 생존 중간 상태 값을 산출하도록 작동 가능한 제 1 선택기 회로와,
    상기 제 3 값과 상기 이전 1 상태 값을 가산하여 제 3 중간 상태 값을 산출하도록 작동 가능한 제 3 가산기 회로와,
    상기 제 4 값과 상기 이전 0 상태 값을 가산하여 제 4 중간 상태 값을 산출하도록 작동 가능한 제 4 가산기 회로와,
    상기 제 3 중간 상태 값과 상기 제 4 중간 상태 값 중 더 큰 값을 선택하여 제 2 생존 중간 상태 값을 산출하도록 작동 가능한 제 2 선택기 회로를 포함하고,
    상기 제 1 상관기 값은 어레이 0, -1, 0, 1이고, 상기 제 2 상관기 값은 어레이 -1, 0, 1, 1이고, 상기 제 3 상관기 값은 어레이 1, 0, -1, -1이며, 상기 제 4 상관기 값은 어레이 0, 1, 0, -1인
    저장 장치.
  17. 제 16 항에 있어서,
    상기 저장 장치는,
    상기 제 1 생존 중간 상태 값을 상기 이전 1 상태 값으로서 저장하도록 작동 가능한 이전 1 상태 메모리와,
    상기 제 2 생존 중간 상태 값을 상기 이전 0 상태 값으로서 저장하도록 작동 가능한 이전 0 상태 메모리를 더 포함하는
    저장 장치.
  18. 제 17 항에 있어서,
    상기 저장 장치는,
    상기 제 1 생존 중간 상태 값과 상기 제 2 생존 중간 상태 값 중 더 큰 값을 선택하여 생존 상태 값을 산출하도록 작동 가능한 제 3 선택기 회로와,
    상기 생존 상태 값에 연관된 상태를 비트 시퀀스에서의 가장 최근의 비트로서 식별하도록 작동 가능한 상태 회로를 더 포함하는
    저장 장치.
  19. 제 18 항에 있어서,
    상기 상태 회로는, 상기 생존 상태 값을 계산하기 위해 사용된 상기 이전 0 상태 값과 상기 이전 1 상태 값 중 하나에 대응하는 상태를, 상기 비트 시퀀스에서의 가장 최근의 비트에 선행하는 비트로서 식별하도록 추가로 작동 가능한
    저장 장치.
  20. 삭제
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