CN102376329A - 用于数据处理中的序列检测的系统和方法 - Google Patents

用于数据处理中的序列检测的系统和方法 Download PDF

Info

Publication number
CN102376329A
CN102376329A CN2011100928223A CN201110092822A CN102376329A CN 102376329 A CN102376329 A CN 102376329A CN 2011100928223 A CN2011100928223 A CN 2011100928223A CN 201110092822 A CN201110092822 A CN 201110092822A CN 102376329 A CN102376329 A CN 102376329A
Authority
CN
China
Prior art keywords
value
state
circuit
formerly
interim
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN2011100928223A
Other languages
English (en)
Other versions
CN102376329B (zh
Inventor
V·安那姆皮杜
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Avago Technologies International Sales Pte Ltd
Original Assignee
Infineon Technologies North America Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Infineon Technologies North America Corp filed Critical Infineon Technologies North America Corp
Publication of CN102376329A publication Critical patent/CN102376329A/zh
Application granted granted Critical
Publication of CN102376329B publication Critical patent/CN102376329B/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
    • G11B20/00—Signal processing not specific to the method of recording or reproducing; Circuits therefor
    • G11B20/10—Digital recording or reproducing
    • G11B20/10009—Improvement or modification of read or write signals
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
    • G11B20/00—Signal processing not specific to the method of recording or reproducing; Circuits therefor
    • G11B20/10—Digital recording or reproducing
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
    • G11B20/00—Signal processing not specific to the method of recording or reproducing; Circuits therefor
    • G11B20/10—Digital recording or reproducing
    • G11B20/10009—Improvement or modification of read or write signals
    • G11B20/10046—Improvement or modification of read or write signals filtering or equalising, e.g. setting the tap weights of an FIR filter
    • G11B20/10055—Improvement or modification of read or write signals filtering or equalising, e.g. setting the tap weights of an FIR filter using partial response filtering when writing the signal to the medium or reading it therefrom
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
    • G11B20/00—Signal processing not specific to the method of recording or reproducing; Circuits therefor
    • G11B20/10—Digital recording or reproducing
    • G11B20/10009—Improvement or modification of read or write signals
    • G11B20/10268—Improvement or modification of read or write signals bit detection or demodulation methods
    • G11B20/10277—Improvement or modification of read or write signals bit detection or demodulation methods the demodulation process being specifically adapted to partial response channels, e.g. PRML decoding
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
    • G11B20/00—Signal processing not specific to the method of recording or reproducing; Circuits therefor
    • G11B20/10—Digital recording or reproducing
    • G11B20/10009—Improvement or modification of read or write signals
    • G11B20/10268—Improvement or modification of read or write signals bit detection or demodulation methods
    • G11B20/10287—Improvement or modification of read or write signals bit detection or demodulation methods using probabilistic methods, e.g. maximum likelihood detectors
    • G11B20/10296—Improvement or modification of read or write signals bit detection or demodulation methods using probabilistic methods, e.g. maximum likelihood detectors using the Viterbi algorithm
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L25/00—Baseband systems
    • H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
    • H04L25/03—Shaping networks in transmitter or receiver, e.g. adaptive shaping networks
    • H04L25/03006—Arrangements for removing intersymbol interference
    • H04L25/03178—Arrangements involving sequence estimation techniques
    • H04L25/03184—Details concerning the metric
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/37—Decoding methods or techniques, not specific to the particular type of coding provided for in groups H03M13/03 - H03M13/35
    • H03M13/39—Sequence estimation, i.e. using statistical methods for the reconstruction of the original codes
    • H03M13/41—Sequence estimation, i.e. using statistical methods for the reconstruction of the original codes using the Viterbi algorithm or Viterbi processors
    • H03M13/4161—Sequence estimation, i.e. using statistical methods for the reconstruction of the original codes using the Viterbi algorithm or Viterbi processors implementing path management

Landscapes

  • Engineering & Computer Science (AREA)
  • Signal Processing (AREA)
  • Physics & Mathematics (AREA)
  • Probability & Statistics with Applications (AREA)
  • Power Engineering (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Error Detection And Correction (AREA)
  • Signal Processing For Digital Recording And Reproducing (AREA)
  • Compression, Expansion, Code Conversion, And Decoders (AREA)
  • Manipulation Of Pulses (AREA)
  • Dc Digital Transmission (AREA)

Abstract

本发明涉及用于数据处理中的序列检测的系统和方法。本发明的各种实施例提供了用于序列检测的系统和方法。作为示例，公开了用于数据检测的方法，其包括：在检测器电路处接收数据采样系列；使数据采样系列的一部分乘以与第一二进制变换对应的第一相关器值以产生第一值；使数据采样系列的所述部分乘以与第二二进制变换对应的第二相关器值以产生第二值；将第一值与在先状态值相加以产生第一临时值；将第二值与在先状态值相加以产生第二临时值；以及选择第一临时值和第二临时值中的较大者以产生幸存临时值。

Description

用于数据处理中的序列检测的系统和方法
技术领域
本发明涉及用于数据处理的系统和方法，更具体地，涉及用于检测数据序列的系统和方法。 
背景技术
典型的数据处理系统接收模拟输入信号，该模拟输入信号被采样以产生一系列数字采样。所述数据常常包括用于数据同步和/或其他目的的数据序列。各种现有的数据处理系统利用例如维特比(Viterbi)序列检测电路。该电路在接收到的模拟输入信号的数字采样准确地与目标响应均衡并且应用准确的定时和增益控制的情况下操作良好。在某些情况下，难以实现足够的准确性，导致序列检测的性能劣化。其他方法依赖于阈值检测处理，其在低噪声环境中工作得相当好，但是随着通道比特密度增加，噪声的影响增加，致使这种阈值方法不太有效。 
因此，至少出于上述原因，在本领域中需要更先进的用于数据序列检测的系统和方法。 
发明内容
本发明涉及用于数据处理的系统和方法，更具体地，涉及用于检测数据序列的系统和方法。 
本发明的多种实施例提供了用于数据检测的方法，其包括：在检测器电路处接收数据采样系列；将数据采样系列的一部分乘以与第一二进制变换对应的第一相关器值以产生第一值；将数据采样系列的所述部分乘以与第二二进制变换对应的第二相关器值以产生第二值；将第一值与在先状态值相加以产生第一临时值；将第二值与所述在先状态值相加以产生第二临时值；以及选择第一临时值和第二临时值中的较大者以产生 幸存临时值。在某些情况下，这种方法进一步包括将所述幸存临时值存储作为在先状态值。 
在上述实施例的多种实例中，幸存临时值是第一幸存临时值，并且在先状态是第一在先状态。在这些实例中，所述方法进一步包括将数据采样系列的所述部分乘以与第三二进制变换对应的第三相关器值以产生第三值；将数据采样系列的所述部分乘以与第四二进制变换对应的第四相关器值以产生第四值；将第三值与第二在先状态值相加以产生第三临时值；将第四值与第二在先状态值相加以产生第四临时值；以及选择第三临时值和第四临时值中的较大者以产生第二幸存临时值。在上述实施例的某些实例中，所述方法进一步包括将第二幸存临时值存储作为所述第二在先状态值。 
在上述实施例的多种实例中，所述方法进一步包括选择第一幸存临时值和第二幸存临时值中的较大者以产生幸存状态值，其中所述幸存状态值与幸存状态关联。在这些情况下，幸存状态被选择作为比特序列中的最新近的比特。在某些情况下，所述方法进一步包括选择与第一在先状态值和第二在先状态值中的在计算第一幸存临时值和第二幸存临时值中的选定的一个时被使用的一个在先状态值对应的在先状态，作为比特序列中的在所述最新近的比特之前的比特。 
在上述实施例的一个或更多个实例中，第一在先状态值对应于零状态，并且第二在先状态值对应于一状态。在某些情况下，第一二进制状态是一状态到零状态的变换，第二二进制状态是零状态到零状态的变换，第三二进制变换是零状态到一状态的变换，并且第四二进制变换是一状态到一状态的变换。在一个特定情况下，第一相关器值是阵列1，0，-1，-1；第二相关器值是阵列0，1，0，-1；第三相关器值是阵列-1，0，1，1；并且第四相关器值是阵列0，-1，0，1。 
本发明的其他实施例提供了序列检测器电路，其包括第一、第二、第三和第四乘法器电路，第一、第二、第三和第四加法器电路，以及第一和第二选择器电路。第一乘法器电路可操作用于将数字采样系列与对应于一状态到一状态的变换的第一相关器值相乘以产生第一值。第二乘 法器电路可操作用于将所述数字采样系列与对应于零状态到一状态的变换的第二相关器值相乘以产生第二值。第三乘法器电路可操作用于将所述数字采样系列与对应于一状态到零状态的变换的第三相关器值相乘以产生第三值。第四乘法器电路可操作用于将所述数字采样系列与对应于零状态到零状态的变换的第四相关器值相乘以产生第四值。第一加法器电路可操作用于对第一值和在先的一状态值求和以产生第一临时状态值。第二加法器电路可操作用于对第二值和在先的一状态值求和以产生第二临时状态值。第三加法器电路可操作用于对第三值和在先的零状态值求和以产生第三临时状态值。第四加法器电路可操作用于对第四值和在先的零状态值求和以产生第四临时状态值。第一选择器电路可操作用于选择第一临时状态值和第二临时状态值中的较大者以产生第一幸存临时状态值，并且第二选择器电路可操作用于选择第三临时状态值和第四临时状态值中的较大者以产生第二幸存临时状态值。 
该发明内容仅提供了本发明的某些实施例的一般概述。通过下面的详细描述、所附权利要求和附图，本发明的许多其他的目的、特征、优点和其他实施例将变得更加全面明显。 
附图说明
通过参照在说明书的剩余部分中描述的附图，可以实现对本发明的各种实施例的进一步的理解。在附图中，在若干个附图中使用相同的附图标记表示相似的部件。在某些实例中，由小写字母构成的下标与附图标记关联以表示多个类似部件中的一个。当在没有指明现有下标的情况下引用附图标记时，其意在表示所有这些多个类似的部件。 
图1是已知的磁存储介质和扇区数据方案的框图； 
图2示出了根据本发明的一个或更多个实施例的数据序列检测器电路； 
图3是示出了根据本发明的多种实施例的序列检测处理的流程图； 
图4a-4c示出了对应于图3的流程图中描述的处理和/或图2中示出的电路的示例状态变换图；以及 
图5示出了根据本发明的某些实施例的包括具有临时状态序列检测的读通道电路的存储系统。 
具体实施方式
本发明涉及用于数据处理的系统和方法，更具体地，涉及用于检测数据序列的系统和方法。 
转到图1，示出了具有如虚线指示的两个示例性轨道20、22的存储介质1。这些轨道通过写在楔形区(wedge)19、18中的伺服数据隔离。这些楔形区包括伺服数据10，其用于读/写头组件在存储介质1上的期望位置上的控制和同步。特别地，该伺服数据通常包括前导码码型11，其后是伺服地址标记12(SAM)。伺服地址标记12后面是格雷码13，并且格雷码13后面是猝发信息14。应当注意，尽管示出了两个轨道和两个楔形区，但是在给定的存储介质上典型地将包括数百个轨道和楔形区。此外，应当注意，伺服数据集可以具有两个或更多个猝发信息的字段。此外，应当注意，在伺服字段中可以包括不同的信息，诸如例如，可以在猝发信息14之后出现的可重复的完退(run-out)信息。在伺服数据比特码型10a和10b之间，设置用户数据区域16。 
在操作中，存储介质1相对于从存储介质感测信息的传感器旋转。在读操作中，传感器将感测来自楔形区19的伺服数据(即，在伺服数据周期期间)，接着感测来自楔形区19和楔形区18之间的用户数据区域的用户数据(即，在用户数据周期期间)，并且随后感测来自楔形区18的伺服数据。在写操作中，传感器将感测来自楔形区19的伺服数据，随后将数据写入楔形区19和楔形区18之间的用户数据区域。随后，传感器将切换来感测用户数据区域的剩余部分，接着感测来自楔形区18的伺服数据。 
本发明的多种实施例提供了用于序列检测的系统和方法，其依赖于对目标响应的粗略均衡化以及随后进行的与接收到的数字采样相关的数据依赖性匹配滤波(data dependent match filtering)。使用该信息，可以确定如下经历(traverse)序列的数据路径，其使数据依赖性匹配滤 波的输出最大化以产生最可能的数据序列。不同于具有表示数目为N-1(其中N是部分响应的长度)个状态的通道存储器的标准的维特比序列检测器，本发明的一个或更多个实施例利用两个不同的状态来检测二进制数据。这些系统和方法提供了在本发明的不同实施例中可以具有的多种优点。例如，在某些情况下，可以允许没有标准维特比检测处理所要求的那么精确的均衡、定时和增益控制。在这种情况下，由于分配用于均衡化测试的时间量减少，因此可以实现提高依赖于数据检测电路的产品的制造效率。作为另一示例，在某些情况下，较之基于阈值的序列检测系统，可以实现增强的噪声免疫性。基于这里提供的公开，本领域普通技术人员将认识到可以替代地实现的或者除了上述优点之外还可以实现的、可以通过本发明不同实施例的实现方案实现的多种其他优点。 
转到图2，示出了根据本发明的一个或更多个实施例的数据序列检测器电路100。数据序列检测器电路100包括模数转换器电路110，其接收模拟输入信号105，并且提供表示模拟输入信号105的一系列数字采样115。使数字采样115与4T采样时钟107同步。模数转换器电路110可以是本领域中已知的任何能够将连续信号转换为数字采样系列的电路或系统。模拟输入信号107是表示许多比特周期的连续信号。比特周期以T的周期性重现，并且4T采样时钟使模数转换器电路110对于每个周期T生成模拟输入信号105的四个采样。应当注意，尽管本实施例被描述为利用每个周期四个采样，但是本发明的其他实施例可以使用更低的采样频率，诸如例如，2T时钟，或者可以使用更高的采样频率，诸如例如，8T时钟或16T时钟。基于这里提供的公开，本领域普通技术人员将认识到可以结合本发明的不同实施例使用的多种采样频率和相应的比特周期。模拟输入信号105可以得自多种源。例如，模拟输入信号可以接收自与存储介质相关地安置的读/写头组件。作为另一示例，模拟输入信号可以得自正在接收无线传送的接收器电路。基于这里提供的公开，本领域普通技术人员将认识到模拟输入信号105的多种其他源。 
数字采样115被并行地提供给乘法器电路的块，每个乘法器电路将 接收到的数字采样乘以表示特定变换路径的阵列。在其中从任何给定在先状态存在两个可能的接下来的状态的情况下，使用四个乘法器电路。具体地，乘法器电路121将数字采样115乘以表示从在先零状态到下一零状态的变换的相关器值122。乘法器电路123将数字采样115乘以表示从在先一状态到接下来的零状态的变换的相关器值124。乘法器电路125将数字采样115乘以表示从在先零状态到接下来的一状态的变换的相关器值126。乘法器电路127将数字采样115乘以表示从在先一状态到接下来的一状态的变换的相关器值128。从乘法器电路121、123、125、127得到的积被提供给相应的加法器电路。 
加法器电路131执行来自乘法器电路121的积与在先零状态量度132的符号求和以产生和136，并且加法器电路135执行来自乘法器电路123的积与同一在先零状态量度132的符号求和以产生和139。加法器电路133执行来自乘法器电路123的积与在先一状态量度134的符号求和以产生和138，并且加法器电路137执行来自乘法器电路127的积与同一在先一状态量度134的符号求和以产生和199。在先零状态量度132是在数字采样115的前面的四个采样的处理期间针对接下来的零状态计算的值，并且可从零状态存储器172获得。类似地，在先一状态量度134是在数字采样115的前面的四个采样的处理期间针对接下来的一状态计算的值，并且可从一状态存储器174获得。 
临时状态量度选择器电路142确定和136与和138中的哪个较大，并提供较大的值作为临时输出146。类似地，临时状态量度选择器电路144确定和139与和199中的哪个较大，并提供较大的值作为临时输出148。临时输出146被提供给零状态存储器172，在这里该临时输出146被存储并且保持作为在先零状态量度132，以用于在处理数字采样115的接下来的四个采样时使用。临时输出148被提供给一状态存储器174，在这里该临时输出148被存储并且保持作为在先一状态量度134，用于在处理数字采样115的接下来的四个采样时使用。 
临时输出146和临时输出148两者均被提供给幸存状态量度选择器电路152，其将临时值146和临时值148中的较大者选择作为幸存状态 的值。对应于较大的值的状态是幸存状态，并且幸存状态的指示被传递到状态存储器和修剪(pruning)电路162。状态存储器和修剪电路162确定状态到状态的路径，其从所识别的幸存状态向后延伸并且导致由幸存状态量度选择器电路152选择的值。在这样做时，状态存储器和修剪电路162依赖于先前计算并存储的和值(即，和136、138、139、199)以及对于在先周期T的在先乘法积(即，来自乘法器121、123、125、127的积)。 
在操作中，模拟输入信号105被提供给模数转换器110。模拟输入信号105表示若干数字数据比特。在某些情况下，由模拟输入信号表示的数据在写入到存储介质或者经由传输系统传输之前被宽双相编码。在这种编码中，逻辑零由如下的数字采样系列“1100”表示，而逻辑一由如下的数字采样系列“0011”表示。作为示例，比特序列“1 0 0 1 1”在转换到模拟信号域之前被编码为“00111100110000110011”，其中“10 0 1 1”比特码型的每个比特对应于1T周期并且每个编码比特值对应于1T/4周期。 
在使用[55-5-5]的目标(target)的情况下，当从存储介质或传输介质取回模拟信号时，前面的示例将理想地导致如下的数字采样115：“20 10 0-10-20 0 20 0-20-10 0 10 20 0-20 0 20”。如可以看到的，在从逻辑一到逻辑零的变换中，数字采样115从20变换到10，到0，到-10。在该情况下，其中使用相关器电路(例如，乘法器123)，其将采样“100-10-20”乘以阵列[10-1-1](即，1-＞0相关器值124)，产生+40的输出值(即，[1＊10]+[0＊0]+[-1＊-10]+[-1＊-20]＝40)。类似地，在从逻辑零到逻辑零的变换中，相关器电路(即，乘法器121)使用阵列(即，0-＞0相关器值122)[0 1 0-1]。在从逻辑零到逻辑一的变换中，相关器电路(即，乘法器125)使用阵列(即，0-＞1相关器值126)[-10 1 1]。最后，在从逻辑一到逻辑一的变换中，相关器电路(即，乘法器127)使用阵列(即，1-＞1相关器值128)[0-1 0 1]。应当注意，可以结合本发明的不同实施例使用其他编码方法和/或相关器值。 
噪声和定时误差导致不同于理想采样值的某些值被提供作为来自模 数转换器10的数字采样115。作为示例，假设与4T采样时钟107同步地接收到如下数字采样115： 
[...124][51，-35，-102，-112][-16，28，48，13][-76，-42，70，52][42，56，-12，99]。 
在前面的采样系列中，四采样的块被编组，每个组中的最后的采样是在已经使用了简单的阈值检测器电路替代数据序列检测器电路100的情况下已经被用作单个采样的采样。注意，在使用这种简单的阈值检测方法的情况下，数字采样115“124，-112，13，52，99”将产生检测序列“1 0 1 1 1”。如下文所示，数据序列检测器电路100产生正确的序列“1 0 1 1 1”，因为其不像简单的阈值检测器电路那样易受噪声影响。 
使用上述系列的数字采样115并且参照图4a的格图990，进一步描述数据了序列检测器电路100的示例操作。假设对于比特周期901(4T周期X-4)，一状态是由状态量度选择器电路152选择的具有“124”的状态值的幸存状态(即，1状态920)；并且对于比特周期902(4T周期X-3)，零状态是由状态量度选择器电路152选择的具有“389”的状态值的幸存状态(即，0状态910)，并且和138对应于具有“265”的值的一到零变换路径931。如下通过乘法器123的1-＞0相关器值124(即，[1 0 -1 -1])与数字采样“51，-35，-102，-112”的先前乘法，得到了值“265”： 
路径931的值＝(1＊51)+(0＊-35)+(-1＊-102)+(-1＊-112)＝265。 
路径931的值(即，“265”)被加到1状态920的值(即，“124”)以产生0状态910的值“389”。注意，对于比特周期903(4T周期X-2)，所检测的序列的结束状态是1状态921。 
示出了从0状态910的两个可能的路径：零到一变换路径932和零到零变换路径951。计算零到一变换路径932的值，其中乘法器125如下将接下来的四个采样的系列(即，“-16，28，48，13”)乘以0-＞1相关器值126(即，[-1 0 1 1])： 
路径932的值＝(-1＊-16)+(0＊28)+(1＊48)+(1＊13)＝77。 
类似地，计算零到零变换路径951的值，其中乘法器121如下将接 下来的四个采样的系列(即，“-16，28，48，13”)乘以0-＞0相关器值122(即，[0 1 0 -1])： 
路径951的值＝(0＊-16)+(1＊28)+(0＊48)+(-1＊13)＝15。 
加法器135根据下式将从乘法器125得到的路径931的值与在先零状态的值(即，0状态910的值，其在该示例中是“389”)相加以产生和139： 
和139＝389+77＝466。 
加法器131根据下式将从乘法器121得到的路径951的值与在先零状态的值(即，0状态910的值，其在该示例中是“389”)相加以产生和136： 
和136＝389+15＝404。 
此时，已形成了足以完成对数据序列检测器电路100的操作的描述的历史数据，其中该历史数据被存储到状态存储器和修剪电路162，允许通过由格图990表示的状态选项回溯路径以确定检测到的数据比特序列。 
接收接下来的数据采样115的四个实例的系列，为“-76，-42，70，52”。将这些数据采样乘以相应的相关器值以产生对于从零到零、从零到一、从一到零和从一到一的变换的路径值。具体地，接收到的数据采样被提供给乘法器121，其中根据下式将它们乘以0-＞0相关器值122[010-1]以产生路径值952： 
路径值952＝(0＊-76)+(1＊-42)+(0＊70)+(-1＊52)＝-94。 
接收到的数据采样还被提供给乘法器123，其中根据下式将它们乘以1-＞0相关器值124[1 0 -1 -1]以产生路径值941： 
路径值941＝(1＊-76)+(0＊-42)+(-1＊70)+(-1＊52)＝-198。 
接收到的数据采样还被提供给乘法器125，其中根据下式将它们乘以0-＞1相关器值126[-1 0 1 1]以产生路径值933： 
路径值933＝(-1＊-76)+(0＊-42)+(1＊70)+(1＊52)＝198。 
此外，接收到的数据采样被提供给乘法器127，其中根据下式将它们乘以1-＞1相关器值128[0 -1 0 1]以产生路径值961： 
路径值961＝(0＊-76)+(-1＊-42)+(0＊70)+(1＊52)＝94。 
先前计算的路径值被加到相应的从其开始的状态以产生相应的和。具体地，路径值952被提供给加法器131，其中根据下式将它与在先零状态量度132(即，0状态911的值，其在该示例中是“404”)相加以产生和136： 
和136＝404-94＝310。 
路径值941被提供给加法器133，其中根据下式将它与在先一状态量度134(即，1状态921的值，其在该示例中是“466”)相加以产生和138： 
和138＝466-198＝268。 
路径值933被提供给加法器135，其中根据下式将它与在先零状态量度132(即，0状态911的值，其在该示例中是“404”)相加以产生和139： 
和139＝404+198＝602。 
路径值961被提供给加法器137，其中根据下式将它与在先一状态量度134(即，1状态921的值，其在该示例中是“466”)相加以产生和199： 
和199＝466+94＝560。 
临时状态量度选择器电路142选择和136与和138中的较大者，并使所选择的值写入到零状态存储器172。零状态存储器172输出所存储的值作为在先零状态量度132。在该情况下，相比和138选择和136，并且较大的值(即，310)被作为临时输出146提供给幸存状态量度选择器电路152。类似地，临时状态量度选择器电路144选择和139与和199中的较大者，并使所选择的值写入到一状态存储器174。一状态存储器174输出所存储的值作为在先一状态量度134。在该情况下，相比和199选择和139。，并且较大的值(即，602)被作为临时输出148提供给幸存状态量度选择器电路152。幸存状态量度选择器电路152又选择临时输出146和临时输出148中的较大者。在该情况下，幸存状态被选择为1状态922，因为其与最大的临时输出“602”关联。因此，对于 比特周期904(4T周期X-1)，所检测的序列的结束状态是1状态922。 
1状态922的选择被提供给状态存储器和修剪电路162。状态存储器和修剪电路162又追踪被经历而导致所选择的1状态922的各状态。在该情况下，如下的状态序列被经历以产生1状态922： 
序列输出170＝[1状态920，0状态910，0状态911，1状态922]＝“1 0 0 1”。 
应当注意，根据预期序列中的比特数目，序列输出170可以包括比示例的四个比特更多或更少的比特。较长的序列可以包括状态存储器和修剪电路162的较多的临时路径和状态值的存储。相反地，较短的序列可以利用状态存储器和修剪电路162的较少的临时路径和状态值的存储。在仅检测到四比特序列的情况下，从状态存储器和修剪电路162去除存储1状态920的值的存储器以及去除相应的信息(即，被修剪)。 
接收接下来的采样系列作为数字采样115。在该示例中，接下来的四个采样是“42，56，-12，99”。将这些数据采样乘以相应的相关器值以产生对于从零到零、从零到一、从一到零和从一到一的变换的路径值。具体地，接收到的数据采样被提供给乘法器121，其中根据下式将它们乘以0-＞0相关器值122[0 1 0 -1]以产生路径值953： 
路径值953＝(0＊42)+(1＊56)+(0＊-12)+(-1＊99)＝-43。 
接收到的数据采样还被提供给乘法器123，其中根据下式将它们乘以1-＞0相关器值124[1 0 -1 -1]以产生路径值942： 
路径值942＝(1＊42)+(0＊56)+(-1＊-12)+(-1＊99)＝-45。 
接收到的数据采样还被提供给乘法器125，其中根据下式将它们乘以0-＞1相关器值126[-1 0 1 1]以产生路径值934： 
路径值934＝(-1＊42)+(0＊56)+(1＊-12)+(1＊99)＝45。 
此外，接收到的数据采样被提供给乘法器127，其中根据下式将它们乘以1-＞1相关器值128[0 -1 0 1]以产生路径值962： 
路径值962＝(0＊42)+(-1＊56)+(0＊-12)+(1＊99)＝43。 
先前计算的路径值被加到相应从其开始的状态以产生相应的和。具 体地，路径值953被提供给加法器131，其中根据下式将它与在先零状态量度132(即，0状态912的值，其在该示例中是“310”)相加以产生和136： 
和136＝310-43＝267。 
路径值942被提供给加法器133，其中根据下式将它与在先一状态量度134(即，1状态922的值，其在该示例中是“602”)相加以产生和138： 
和138＝602-45＝557。 
路径值934被提供给加法器135，其中根据下式将它与在先零状态量度132(即，0状态912的值，其在该示例中是“310”)相加以产生和139： 
和139＝310+45＝355。 
路径值962被提供给加法器137，其中根据下式将它与在先一状态量度134(即，1状态922的值，其在该示例中是“602”)相加以产生和199： 
和199＝602+43＝645。 
临时状态量度选择器电路142选择和136与和138中的较大者，并使所选择的值写入到零状态存储器172。零状态存储器172输出所存储的值作为在先零状态量度132。在该情况下，相比和136选择和138，并且较大的值(即，557)被作为临时输出146提供给幸存状态量度选择器电路152。类似地，临时状态量度选择器电路144选择和139与和199中的较大者，并使所选择的值写入到一状态存储器174。一状态存储器174输出所存储的值作为在先一状态量度134。在该情况下，相比和139选择和199，并且较大的值(即，645)被作为临时输出148提供给幸存状态量度选择器电路152。幸存状态量度选择器电路152又选择临时输出146和临时输出148中的较大者。在该情况下，幸存状态被选择为1状态923，因为其与最大的临时输出“645”关联。因此，对于比特周期905(4T周期X)，所检测的序列的结束状态是1状态923。 
1状态923的选择被提供给状态存储器和修剪电路162。接下来， 状态存储器和修剪电路162又追踪被经历而导致所选择的1状态923的各状态。在该情况下，如下的状态序列被经历以产生1状态923： 
序列输出170＝[0状态910，0状态911，1状态922，1状态923]＝“0 0 1 1”。 
再次地，如图4b的格图991中所示，在仅检测到四比特序列的情况下，从状态存储器和修剪电路162去除存储0状态910的值和从0状态910延伸的路径的值的存储器(即，被剪除)。 
转到图4b，接收接下来的采样系列作为数字采样115。在该示例中，假设接下来的四个采样是“‘-34，1，14，64”。将这些数据采样乘以相应的相关器值以产生对于从零到零、从零到一、从一到零和从一到一的变换的路径值。具体地，接收到的数据采样被提供给乘法器121，其中根据下式将它们乘以0-＞0相关器值122[0 1 0 -1]以产生路径值954： 
路径值954＝(0＊-34)+(1＊1)+(0＊14)+(-1＊64)＝-63。 
接收到的数据采样还被提供给乘法器123，其中根据下式将它们乘以1-＞0相关器值124[1 0 -1 -1]以产生路径值943： 
路径值943＝(1＊-34)+(0＊1)+(-1＊14)+(-1＊64)＝-112。 
接收到的数据采样还被提供给乘法器125，其中根据下式将它们乘以0-＞1相关器值126[-1 0 1 1]以产生路径值935： 
路径值935＝(-1＊-34)+(0＊1)+(1＊14)+(1＊64)＝112。 
此外，接收到的数据采样被提供给乘法器127，其中根据下式将它们乘以1-＞1相关器值128[0 -1 0 1]以产生路径值963： 
路径值963＝(0＊-34)+(-1＊1)+(0＊14)+(1＊64)＝63。 
先前计算的路径值被加到相应的从其开始的状态以产生相应的和。具体地，路径值954被提供给加法器131，其中根据下式将它与在先零状态量度132(即，0状态913的值，其在该示例中是“355”)相加以产生和136： 
和136＝366-63＝292。 
路径值943被提供给加法器133，其中根据下式将它与在先一状态量度134(即，1状态923的值，其在该示例中是“645”)相加以产生 和138： 
和138＝645-112＝533。 
路径值935被提供给加法器135，其中根据下式将它与在先零状态量度132(即，0状态913的值，其在该示例中是“355”)相加以产生和139： 
和139＝355+63＝418。 
路径值963被提供给加法器137，其中根据下式将它与在先一状态量度134(即，1状态923的值，其在该示例中是“645”)相加以产生和199： 
和199＝645+112＝757。 
临时状态量度选择器电路142选择和136与和138中的较大者，并将所选择的值写入到零状态存储器172。零状态存储器172输出所存储的值作为在先零状态量度132。在该情况下，相比和136选择和138，并且较大的值(即，533)被作为临时输出146提供给幸存状态量度选择器电路152。类似地，临时状态量度选择器电路144选择和139与和199中的较大者，并使所选择的值写入到一状态存储器174。一状态存储器174输出所存储的值作为在先一状态量度134。在该情况下，相比和139选择和199，并且较大的值(即，757)被作为临时输出148提供给幸存状态量度选择器电路152。接下来，幸存状态量度选择器电路152又选择临时输出146和临时输出148中的较大者。在该情况下，幸存状态被选择为1状态924，因为其与最大的临时输出“757”关联。因此，对于比特周期906(4T周期X+1)，所检测的序列的结束状态是1状态924。 
1状态924的选择被提供给状态存储器和修剪电路162。接下来，状态存储器和修剪电路162追踪被经历以导致所选择的1状态924的各状态。在该情况下，如下状态序列被经历以产生1状态924： 
序列输出170＝[0状态911，1状态922，1状态923，1状态924]＝“0 1 1 1”。 
再次地，如图4c的格图992中所示，在仅检测到四比特的序列的 情况下，从状态存储器和修剪电路162去除存储0状态911的值和从0状态911延伸的路径的值的存储器(即，被剪除)。当接收到另外的数据比特系列时，该过程继续。 
转到图3，流程图200示出了根据本发明多种实施例的序列检测处理。遵循流程图200，确定是否已接收到4T采样(框210)。如先前描述的，4T采样暗示了对于每个比特变换四个采样。应当注意，可以结合本发明的不同实施例使用每个比特变换更多或更少的采样。一旦已接收到规定数目的采样(框210)，则将接收到的采样乘以相应的相关器值以产生对于从零到零、从零到一、从一到零和从一到一的变换的路径值。作为示例，四个采样是：51、-35、-102、-112。在先零状态值是“12”并且在先一状态值是“124”。具体地，使用对应于零到一变换的相关器值(“-1 0 1 1”)计算零到一变换的分支量度(框222)。使用上述示例输入，根据下式计算该分支量度： 
分支量度＝(-1＊51)+(0＊-35)+(1＊-102)+(1＊-112)＝-265。 
类似地，使用对应于一到一变换的相关器值(“0 -1 0 -1”)计算一到一变换的分支量度(框224)。使用上述示例输入，根据下式计算该分支量度： 
分支量度＝(0＊51)+(-1＊-35)+(0＊-102)+(1＊-112)＝-77。 
使用对应于一到零变换的相关器值(“1 0 -1 -1”)计算一到零变换的分支量度(框226)。使用上述示例输入，根据下式计算该分支量度： 
分支量度＝(1＊51)+(0＊-35)+(-1＊-102)+(-1＊-112)＝265。 
此外，使用对应于零到零变换的相关器值(“0 1 0 -1”)计算零到零变换的分支量度(框228)。使用上述示例输入，根据下式计算该分支量度： 
分支量度＝(0＊51)+(1＊-35)+(0＊-102)+(-1＊-112)＝77。 
一旦分支量度可用，则将分支量度添与从其得到该分支量度的状态值相加。具体地，计算对于零到一变换状态的状态量度以产生第一临时状态(框232)。使用上述示例输入，根据下式计算第一临时状态值： 
第一临时值＝在先零状态值+0-＞1分支量度＝12-265＝-253。 
计算对于一到一变换状态的状态量度以产生第二临时状态(框234)。使用上述示例输入，根据下式计算第二临时状态值： 
第二临时值＝在先一状态值+1-＞1分支量度＝124-77＝47。 
计算对于一到零变换状态的状态量度以产生第三临时状态(框236)。使用上述示例输入，根据下式计算第三临时状态值： 
第三临时值＝在先一状态值+1-＞0分支量度＝124+265＝389。 
此外，计算对于零到零变换状态的状态量度以产生第四临时状态(框238)。使用上述示例输入，根据下式计算第四临时状态值： 
第四临时值＝在先零状态值+0-＞0分支量度＝12+77＝89。 
在先前计算的第一临时值和第二临时值之间选择第一幸存状态量度(框242)。这是通过选择第一临时值和第二临时值中的较大者(在该示例中是“47”)来进行的。该值被存储作为在乘接下来的数据采样系列时使用的在先一状态量度(例如，在框222、224、226、228中)。此外，在先前计算的第三临时值和第四临时值之间选择第二幸存状态量度(框244)。这是通过选择第三临时值和第四临时值中的较大者(在该示例中是“389”)来进行的。该值被存储作为在乘接下来的数据采样系列时使用的在先零状态量度(例如，在框222、224、226、228中)。基于先前确定的第一幸存临时状态和第二幸存临时状态，选择幸存状态量度(框252)。这是通过选择第一幸存临时状态和第二幸存临时状态中的较大者(在该示例中是“389”)来进行的。该情况下的幸存状态量度是零状态。该幸存状态量度对应于所检测的序列中的最新近的比特，并且用于在时间上回溯以在期望数目的比特上产生检测的比特序列(框262)。这是通过确定最终导致幸存状态量度的值的计算的路径中的在先状态量度来进行的。随后作为输出提供所识别的比特序列(框272)，并且对于接收到的接下来的数字采样系列重复该过程(框210)。 
转到图5，示出了根据本发明多种实施例的包括具有临时状态序列检测的读通道电路310的存储系统300。存储系统300可以是例如，硬盘驱动器。低延时回路恢复包括数据检测器电路，该数据检测器电路可以是本领域中已知的任何数据检测器。存储系统300还包括前置放大器370、接口控制器320、硬盘控制器366、马达控制器368、主轴马达 372、硬盘盘片378和读/写头376。接口控制器320控制去往/来自硬盘盘片378的数据的寻址和定时。硬盘盘片378上的数据由磁信号组构成，当读/写头组件376被适当地安置在硬盘盘片378上时，可以由该组件检测这些磁信号。在一个实施例中，硬盘盘片378包括根据纵向或垂直记录方案记录的磁信号。 
在典型的读操作中，读/写头组件376由马达控制器368准确地安置在硬盘盘片378上的期望的数据轨道上。马达控制器368与硬盘盘片378相关地安置读/写头组件376，并且通过在硬盘控制器366的引导下将读/写头组件移动到硬盘盘片378上的适当的数据轨道来驱动主轴马达372。主轴马达372使硬盘盘片378以确定的旋转速率(RPM)旋转。一旦读/写头组件378被安置为与适当的数据轨道相邻，当主轴马达372使硬盘盘片378旋转时，由读/写头组件376感测表示硬盘盘片378上的数据的磁信号。感测到的磁信号被提供作为表示硬盘盘片378上的磁数据的连续的微小模拟信号。该微小模拟信号从读/写头组件376经由前置放大器370被传输到读通道模块364。前置放大器370可操作用于放大从硬盘盘片378获取的微小模拟信号。接下来，读通道电路310又对接收到的模拟信号解码和数字化，以重建原始写入硬盘盘片378的信息。该数据作为读数据303被提供给接收电路。作为对接收到的信息解码的一部分，读通道电路310执行数据序列检测处理以识别各种信息标志，其包括但不限于，伺服数据集中的用于确定读/写头组件376相对于硬盘盘片378的位置的前导码。该数据序列检测可以使用上文就图2描述的电路和/或上文就图3讨论的方法执行。写操作基本上与前面的读操作相反，写数据301被提供给读通道电路310。该数据随后被编码并且写入到硬盘盘片378。 
总之，本发明提供了用于执行数据处理的新型的系统、设备、方法和布置。尽管上文已给出了本发明的一个或更多个实施例的详细描述，但是各种替选方案、修改方案和等同方案对于本领域的技术人员将是明显的而不偏离本发明的精神。因此，以上描述不应被视为限制由所附权利要求限定的本发明的范围。 

Claims (20)

1.一种用于数据检测的方法，所述方法包括：
在检测器电路处接收数据采样系列；
将所述数据采样系列的一部分乘以与第一二进制变换对应的第一相关器值以产生第一值；
将所述数据采样系列的所述部分乘以与第二二进制变换对应的第二相关器值以产生第二值；
将所述第一值与在先状态值相加以产生第一临时值；
将所述第二值与所述在先状态值相加以产生第二临时值；以及
选择所述第一临时值和所述第二临时值中的较大者以产生幸存临时值。
2.根据权利要求1所述的方法，其中所述方法进一步包括：
将所述幸存临时值存储为所述在先状态值。
3.根据权利要求1所述的方法，其中所述幸存临时值是第一幸存临时值，其中所述在先状态是第一在先状态，并且其中所述方法进一步包括：
将所述数据采样系列的所述部分乘以与第三二进制变换对应的第三相关器值以产生第三值；
将所述数据采样系列的所述部分乘以与第四二进制变换对应的第四相关器值以产生第四值；
将所述第三值与第二在先状态值相加以产生第三临时值；
将所述第四值与所述第二在先状态值相加以产生第四临时值；以及
选择所述第三临时值和所述第四临时值中的较大者以产生第二幸存临时值。
4.根据权利要求3所述的方法，其中所述方法进一步包括：
将所述第二幸存临时值存储为所述第二在先状态值。
5.根据权利要求3所述的方法，其中所述方法进一步包括：
选择所述第一幸存临时值和所述第二幸存临时值中的较大者以产生幸存状态值，其中所述幸存状态值与幸存状态关联；以及
将所述幸存状态选择作为比特序列中的最新近的比特。
6.根据权利要求5所述的方法，其中所述方法进一步包括：
选择与在计算所述第一幸存临时值和所述第二幸存临时值中的选定的一个时使用的所述第一在先状态值和所述第二在先状态值中的一个对应的在先状态，作为所述比特序列中的最新近的比特之前的比特。
7.根据权利要求3所述的方法，其中所述第一在先状态值对应于零状态，并且其中所述第二在先状态值对应于一状态。
8.根据权利要求3所述的方法，其中所述第三二进制变换是零状态到一状态的变换；以及其中所述第四二进制变换是一状态到一状态的变换。
9.根据权利要求8所述的方法，其中所述第一二进制状态是一状态到零状态的变换；以及其中所述第二二进制状态是零状态到零状态的变换。
10.根据权利要求9所述的方法，其中所述第一相关器值是阵列1，0，-1，-1；其中所述第二相关器值是阵列0，1，0，-1；其中所述第三相关器值是阵列-1，0，1，1；以及其中所述第四相关器值是阵列0，-1，0，1。
11.一种序列检测器电路，所述电路包括：
第一乘法器电路，其可操作用于将数字采样系列与对应于一状态到一状态的变换的第一相关器值相乘以产生第一值；
第二乘法器电路，其可操作用于将所述数字采样系列与对应于零状态到一状态的变换的第二相关器值相乘以产生第二值；
第三乘法器电路，其可操作用于将所述数字采样系列与对应于一状态到零状态的变换的第三相关器值相乘以产生第三值；
第四乘法器电路，其可操作用于将所述数字采样系列与对应于零状态到零状态的变换的第四相关器值相乘以产生第四值；
第一加法器电路，其可操作用于对所述第一值和在先一状态值求和以产生第一临时状态值；
第二加法器电路，其可操作用于对所述第二值和所述在先一状态值求和以产生第二临时状态值；
第一选择器电路，其可操作用于选择所述第一临时状态值和所述第二临时状态值中的较大者以产生第一幸存临时状态值；
第三加法器电路，其可操作用于对所述第三值和在先零状态值求和以产生第三临时状态值；
第四加法器电路，其可操作用于对所述第四值和所述在先零状态值求和以产生第四临时状态值；以及
第二选择器电路，其可操作用于选择所述第三临时状态值和所述第四临时状态值中的较大者以产生第二幸存临时状态值。
12.根据权利要求11所述的电路，其中所述电路进一步包括：
在先一状态存储器，其可操作用于存储所述第一幸存临时状态值作为所述在先一状态值；以及
在先零状态存储器，其可操作用于存储所述第二幸存临时状态值作为所述在先零状态值。
13.根据权利要求12所述的电路，其中所述电路进一步包括：
第三选择器电路，其中所述第三选择器电路可操作用于选择所述第一幸存临时状态值和所述第二幸存临时状态值中的较大者以产生幸存状态值；以及
状态电路，其中所述状态电路可操作用于将与所述幸存状态值关联的状态识别作为比特序列中的最新近的比特。
14.根据权利要求13所述的电路，其中所述状态电路进一步可操作用于识别用于计算所述幸存状态值的路径中的一个或更多个先前状态的系列。
15.根据权利要求13所述的电路，其中所述状态电路进一步可操作用于将与所述在先零状态值和所述在先一状态值中的在计算所述幸存状态值时使用的一个对应的状态识别作为所述比特序列中的最新近的比特之前的比特。
16.根据权利要求11所述的电路，其中所述第一相关器值是阵列0，-1，0，1；其中所述第二相关器值是阵列-1，0，1，1；其中所述第三相关器值是阵列1，0，-1，-1；以及其中所述第四相关器值是阵列0，1，0，-1。
17.一种存储设备，所述存储设备包括：
检测器电路，其可操作用于经由读/写头组件接收保持在存储介质上的信息，并且其中所述检测器电路包括：
第一乘法器电路，其可操作用于将数字采样系列与对应于一状态到一状态的变换的第一相关器值相乘以产生第一值；
第二乘法器电路，其可操作用于将所述数字采样系列与对应于零状态到一状态的变换的第二相关器值相乘以产生第二值；
第三乘法器电路，其可操作用于将所述数字采样系列与对应于一状态到零状态的变换的第三相关器值相乘以产生第三值；
第四乘法器电路，其可操作用于将所述数字采样系列与对应于零状态到零状态的变换的第四相关器值相乘以产生第四值；
第一加法器电路，其可操作用于对所述第一值和在先一状态值求和以产生第一临时状态值；
第二加法器电路，其可操作用于对所述第二值和所述在先一状态值求和以产生第二临时状态值；
第一选择器电路，其可操作用于选择所述第一临时状态值和所述第二临时状态值中的较大者以产生第一幸存临时状态值；
第三加法器电路，其可操作用于对所述第三值和在先零状态值求和以产生第三临时状态值；
第四加法器电路，其可操作用于对所述第四值和所述在先零状态值求和以产生第四临时状态值；以及
第二选择器电路，其可操作用于选择所述第三临时状态值和所述第四临时状态值中的较大者以产生第二幸存临时状态值。
18.根据权利要求17所述的存储设备，其中所述存储设备进一步包括：
在先一状态存储器，其可操作用于存储所述第一幸存临时状态值作为所述在先一状态值；以及
在先零状态存储器，其可操作用于存储所述第二幸存临时状态值作为所述在先零状态值。
19.根据权利要求18所述的存储设备，其中所述存储设备进一步包括：
第三选择器电路，其中所述第三选择器电路可操作用于选择所述第一幸存临时状态值和所述第二幸存临时状态值中的较大者以产生幸存状态值；以及
状态电路，其中所述状态电路可操作用于将与所述幸存状态值关联的状态识别作为比特序列中的最新近的比特。
20.根据权利要求19所述的存储设备，其中所述状态电路进一步可操作用于将与所述在先零状态值和所述在先一状态值中的、在计算所述幸存状态值时使用的一个对应的状态识别作为所述比特序列中的所述最新近的比特之前的比特。
CN201110092822.3A 2010-08-05 2011-04-14 用于数据处理中的序列检测的系统和方法 Expired - Fee Related CN102376329B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US12/851,475 US8566381B2 (en) 2010-08-05 2010-08-05 Systems and methods for sequence detection in data processing
US12/851,475 2010-08-05

Publications (2)

Publication Number Publication Date
CN102376329A true CN102376329A (zh) 2012-03-14
CN102376329B CN102376329B (zh) 2016-09-14

Family

ID=44312294

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201110092822.3A Expired - Fee Related CN102376329B (zh) 2010-08-05 2011-04-14 用于数据处理中的序列检测的系统和方法

Country Status (6)

Country Link
US (1) US8566381B2 (zh)
EP (1) EP2416319B1 (zh)
JP (1) JP5859221B2 (zh)
KR (1) KR101466429B1 (zh)
CN (1) CN102376329B (zh)
TW (1) TWI445321B (zh)

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8261171B2 (en) * 2011-01-27 2012-09-04 Lsi Corporation Systems and methods for diversity combined data detection
US8565047B2 (en) 2011-04-28 2013-10-22 Lsi Corporation Systems and methods for data write loopback based timing control
US20130094619A1 (en) * 2011-10-17 2013-04-18 Qualcomm Incorporated Systems and methods for packet detection
US8773811B2 (en) 2011-12-12 2014-07-08 Lsi Corporation Systems and methods for zone servo timing gain recovery
US8625216B2 (en) 2012-06-07 2014-01-07 Lsi Corporation Servo zone detector
US8681444B2 (en) 2012-06-07 2014-03-25 Lsi Corporation Multi-zone servo processor
US8564897B1 (en) 2012-06-21 2013-10-22 Lsi Corporation Systems and methods for enhanced sync mark detection
US9019641B2 (en) 2012-12-13 2015-04-28 Lsi Corporation Systems and methods for adaptive threshold pattern detection
US9053217B2 (en) 2013-02-17 2015-06-09 Lsi Corporation Ratio-adjustable sync mark detection system
US9196297B2 (en) 2013-03-14 2015-11-24 Avago Technologies General Ip (Singapore) Pte. Ltd. Systems and methods for enhanced sync mark mis-detection protection
US9275655B2 (en) 2013-06-11 2016-03-01 Avago Technologies General Ip (Singapore) Pte. Ltd. Timing error detector with diversity loop detector decision feedback
US10152999B2 (en) 2013-07-03 2018-12-11 Avago Technologies International Sales Pte. Limited Systems and methods for correlation based data alignment
US9129650B2 (en) 2013-07-25 2015-09-08 Avago Technologies General Ip (Singapore) Pte. Ltd. Array-reader based magnetic recording systems with frequency division multiplexing
US9129646B2 (en) 2013-09-07 2015-09-08 Avago Technologies General Ip (Singapore) Pte. Ltd. Array-reader based magnetic recording systems with mixed synchronization
US9323625B2 (en) 2013-11-12 2016-04-26 Avago Technologies General Ip (Singapore) Pte. Ltd. Systems and methods for lost synchronization data set reprocessing

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4644564A (en) * 1983-08-05 1987-02-17 International Business Machines Corporation Decoding the output signal of a partial-response class-IV communication or recording device channel
CN1961484A (zh) * 2004-06-04 2007-05-09 德州仪器公司 三值解码器电路及方法

Family Cites Families (125)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3973183A (en) 1971-08-20 1976-08-03 Agency Of Industrial Science & Technology Method and apparatus for detecting uneven magnetic field by a change in resistance of semiconductor element
US3973182A (en) 1971-08-20 1976-08-03 Agency Of Industrial Science & Technology Method and apparatus for detecting uneven magnetic field by hall effect in semiconductor
US4024571A (en) 1975-08-14 1977-05-17 Rca Corporation Synchronizing system employing burst crossover detection
US4571734A (en) * 1983-08-05 1986-02-18 International Business Machines Corporation Method and apparatus for decoding the output signal of a partial-response class-IV communication or recording-device channel
US4777544A (en) 1986-08-15 1988-10-11 International Business Machine Corporation Method and apparatus for in-situ measurement of head/recording medium clearance
DE3938520A1 (de) 1989-11-21 1991-05-29 Teves Gmbh Alfred Verfahren und system zur messdatenerfassung und -auswertung
US5130866A (en) 1990-07-17 1992-07-14 International Business Machines Corporation Method and circuitry for in-situ measurement of transducer/recording medium clearance and transducer magnetic instability
US5278703A (en) 1991-06-21 1994-01-11 Digital Equipment Corp. Embedded servo banded format for magnetic disks for use with a data processing system
US5309357A (en) 1992-01-28 1994-05-03 Independent Scintillation Imaging Systems (Isis) Inc. Scintillation data collecting apparatus and method
WO1993026106A1 (en) * 1992-06-18 1993-12-23 Oki Electric Industry Co., Ltd. Maximum likelihood sequence estimating device and method therefor
US5341249A (en) 1992-08-27 1994-08-23 Quantum Corporation Disk drive using PRML class IV sampling data detection with digital adaptive equalization
US5377058A (en) 1992-12-31 1994-12-27 International Business Machines Corporation Fly height servo control of read/write head suspension
US5400201A (en) 1993-10-25 1995-03-21 Syquest Technology, Inc. Servo burst pattern for removing offset caused by magnetic distortion and method associated therewith
JPH07302938A (ja) 1994-04-28 1995-11-14 Sony Corp 圧電セラミックトランス及びその製造方法
US5798885A (en) 1994-06-06 1998-08-25 Fujitsu Limited Head positioning control for disk apparatus using peak detection, polarity detection and sector mark detection
US5594341A (en) 1994-06-27 1997-01-14 Varian Associates, Inc. Nuclear magnetic resonance receiver, method and system
US5862005A (en) 1994-10-11 1999-01-19 Quantum Corporation Synchronous detection of wide bi-phase coded servo information for disk drive
JPH08242179A (ja) * 1995-03-02 1996-09-17 Toshiba Corp ビタビ復号装置
US5796535A (en) 1995-05-12 1998-08-18 Cirrus Logic, Inc. Sampled amplitude read channel employing a user data frequency synthesizer and a servo data frequency synthesizer
US5696639A (en) 1995-05-12 1997-12-09 Cirrus Logic, Inc. Sampled amplitude read channel employing interpolated timing recovery
US5668679A (en) 1995-12-21 1997-09-16 Quantum Corporation System for self-servowriting a disk drive
US5987562A (en) 1996-03-08 1999-11-16 Texas Instruments Incorporated Waveform sampler and method for sampling a signal from a read channel
US6023383A (en) 1996-03-19 2000-02-08 Texas Instruments Incorporated Error estimation circuit and method for providing a read channel error signal
US5787125A (en) 1996-05-06 1998-07-28 Motorola, Inc. Apparatus for deriving in-phase and quadrature-phase baseband signals from a communication signal
FR2748571B1 (fr) 1996-05-09 1998-08-07 Europ Agence Spatiale Dispositif de recepteur pour systeme de navigation notamment par satellite
US6005903A (en) * 1996-07-08 1999-12-21 Mendelovicz; Ephraim Digital correlator
US5844920A (en) 1996-11-07 1998-12-01 Cirrus Logic, Inc. Thermal asperity compensation using multiple sync marks for retroactive and split segment data synchronization in a magnetic disk storage system
US5835295A (en) 1996-11-18 1998-11-10 Cirrus Logice, Inc. Zero phase restart interpolated timing recovery in a sampled amplitude read channel
US5892632A (en) 1996-11-18 1999-04-06 Cirrus Logic, Inc. Sampled amplitude read channel employing a residue number system FIR filter in an adaptive equalizer and in interpolated timing recovery
US5901010A (en) 1997-02-07 1999-05-04 Cirrus Logic, Inc. Magnetic disc recording system employing two stage actuators for simultaneous accesses through multiple recording heads
US5781129A (en) 1997-03-03 1998-07-14 Motorola, Inc. Adaptive encoder circuit for multiple data channels and method of encoding
US6411452B1 (en) 1997-03-11 2002-06-25 Western Digital Technologies, Inc. Disk drive employing read error tolerant sync mark detection
US5970104A (en) 1997-03-19 1999-10-19 Cadence Design Systems, Inc. Method and apparatus for generating branch metrics and branch indices for convolutional code Viterbi decoders
US6081397A (en) 1997-04-08 2000-06-27 International Business Machines Corporation Method and apparatus for SID-to-SID period estimation
US6009549A (en) 1997-05-15 1999-12-28 Cirrus Logic, Inc. Disk storage system employing error detection and correction of channel coded data, interpolated timing recovery, and retroactive/split-segment symbol synchronization
US5955783A (en) 1997-06-18 1999-09-21 Lsi Logic Corporation High frequency signal processing chip having signal pins distributed to minimize signal interference
US5986830A (en) 1997-07-30 1999-11-16 Cirrus Logic, Inc. Read/write channel write precompensation system and method using one or more delay clocks
US6493162B1 (en) 1997-12-05 2002-12-10 Seagate Technology Llc Frame synchronization for viterbi detector
US6111712A (en) 1998-03-06 2000-08-29 Cirrus Logic, Inc. Method to improve the jitter of high frequency phase locked loops used in read channels
US6158107A (en) 1998-04-02 2000-12-12 International Business Machines Corporation Inverted merged MR head with plated notched first pole tip and self-aligned second pole tip
WO2000000975A1 (fr) 1998-06-30 2000-01-06 Asahi Kasei Kogyo Kabushiki Kaisha Circuit a boucle a phase asservie
US6208478B1 (en) 1998-07-07 2001-03-27 Texas Instruments Incorporated Read clock interface for read channel device
US6657802B1 (en) 1999-04-16 2003-12-02 Infineon Technologies Corporation Phase assisted synchronization detector
US6404829B1 (en) 1999-06-29 2002-06-11 Oak Technology, Inc. DC insensitive AGC circuit for optical PRML read channel
JP4238425B2 (ja) * 1999-08-03 2009-03-18 ソニー株式会社 ディスクドライブ装置およびサーボ情報検出方法
EP1435609B1 (en) 2000-01-14 2009-04-08 Panasonic Corporation Optical disc and optical disc address reading apparatus and method
US6530060B1 (en) 2000-02-08 2003-03-04 Cirrus Logic, Inc. Sampled amplitude read channel employing a post processor with a boundary error compensator which compensates for boundary error events in a split-field data sector
US6519102B1 (en) 2000-04-27 2003-02-11 International Business Machines Corporation Method and apparatus for implementing an in-situ digital harmonic computation facility for direct access storage device (DASD)
US6775529B1 (en) 2000-07-31 2004-08-10 Marvell International Ltd. Active resistive summer for a transformer hybrid
US6717764B2 (en) 2000-06-02 2004-04-06 Seagate Technology Llc Method and apparatus for head fly height measurement
US6816328B2 (en) 2000-06-20 2004-11-09 Infineon Technologies North America Corp. Pseudo-synchronous interpolated timing recovery for a sampled amplitude read channel
US6400518B1 (en) 2000-11-01 2002-06-04 International Business Machines Corporation Magneto-resistive asymmetry correction circuit
US6606048B1 (en) 2000-11-16 2003-08-12 Marvell International, Ltd. Method and apparatus for equalizing the digital performance of multiple ADC's
US6490110B2 (en) 2000-12-05 2002-12-03 Cirrus Logic, Inc. Servo data detection with improved phase shift tolerance
JP2002175673A (ja) 2000-12-07 2002-06-21 Nec Corp Ｐｌｌ回路、データ検出回路及びディスク装置
JP4112809B2 (ja) 2001-01-31 2008-07-02 株式会社東芝 垂直磁気記録方式の磁気ディスク装置及びディスク製造方法
US6603622B1 (en) 2001-02-28 2003-08-05 Western Digital Technologies, Inc. Disk drive employing a sync mark detector comprising a matched filter and a dual polarity correlator
US6963521B2 (en) 2001-03-30 2005-11-08 Sony Corporation Disc drive apparatus
JP2002329329A (ja) 2001-04-27 2002-11-15 Sony Corp 相変化記録方式の光ディスク及び光ディスク装置
US6865040B2 (en) 2001-05-22 2005-03-08 Seagate Technology, Llc Method and system for measuring fly height
US6633447B2 (en) 2001-05-25 2003-10-14 Infineon Technologies Ag Method and apparatus for compensation of second order distortion
US7010065B2 (en) * 2001-05-25 2006-03-07 Hitachi Global Storage Technologies Netherlands B.V. Method and apparatus for word synchronization with large coding distance and fault tolerance for PRML systems
JP4726337B2 (ja) 2001-06-27 2011-07-20 ルネサスエレクトロニクス株式会社 ワンチップマイクロコンピュータ
US6856183B2 (en) 2001-10-12 2005-02-15 Agere Systems Inc. Scheme to improve performance of timing recovery systems for read channels in a disk drive
US7082005B2 (en) 2001-10-24 2006-07-25 Agere Systems Inc. Servo data detection in the presence or absence of radial incoherence using digital interpolators
US6813108B2 (en) 2001-10-24 2004-11-02 Agere Systems Inc. Servo data detection in presence of radial incoherence using multiple data detectors
JP4109003B2 (ja) 2002-01-21 2008-06-25 富士通株式会社 情報記録再生装置、信号復号回路及び方法
US7126776B1 (en) 2002-04-17 2006-10-24 Western Digital Technologies, Inc. Disk drive having a sector clock that is synchronized to the angular speed of the spindle motor
US7088533B1 (en) 2002-04-23 2006-08-08 Maxtor Corporation Method of self-servo writing in a disk drive using a spiral pattern
TW563318B (en) 2002-05-20 2003-11-21 Via Optical Solution Inc Timing recovery circuit and method
JP2004014090A (ja) 2002-06-11 2004-01-15 Fujitsu Ltd データ再生装置、再生方法、及び再生装置の制御を行う回路
JP2004095047A (ja) 2002-08-30 2004-03-25 Toshiba Corp ディスク記憶装置及び同装置におけるサーボアドレスマーク検出方法
US6999264B2 (en) 2002-12-27 2006-02-14 Matsushita Electric Industrial Co., Ltd. Methods for variable multi-pass servowriting and self-servowriting
US7092462B2 (en) 2003-01-14 2006-08-15 Agere Systems Inc. Asynchronous servo RRO detection employing interpolation
US7116504B1 (en) 2003-03-25 2006-10-03 Marvell International Ltd. DC-offset compensation loops for magnetic recording system
US7136250B1 (en) 2003-03-25 2006-11-14 Marvell International Ltd. Detecting fly height of a head over a storage medium
US7199961B1 (en) 2003-03-25 2007-04-03 Marvell International Ltd. Detecting fly height of a head over a storage medium
US7002761B1 (en) 2003-03-27 2006-02-21 Marvell International Ltd. Demodulation compensation for spiral servo tracks in hard disk drives
US6912099B2 (en) * 2003-05-13 2005-06-28 Agere Systems Inc. Maximum likelihood detection of asynchronous servo data employing interpolation
KR20060017788A (ko) 2003-05-16 2006-02-27 톰슨 라이센싱 Ｄｓｐ-기반의 데이터 복구
US7191382B2 (en) 2003-06-02 2007-03-13 Fujitsu Limited Methods and apparatus for correcting data and error detection codes on the fly
US7308057B1 (en) 2003-06-05 2007-12-11 Maxtor Corporation Baseline wander compensation for perpendicular recording
US7038875B2 (en) 2003-07-31 2006-05-02 Seagate Technology Llc Dynamic measurement of head media spacing modulation
US7016131B2 (en) 2003-08-29 2006-03-21 Agency For Science, Technology And Research Method and implementation of in-situ absolute head medium spacing measurement
US7203017B1 (en) 2003-09-23 2007-04-10 Marvell International Ltd. Timing recovery for data storage channels with buffered sectors
US7620101B1 (en) 2003-09-24 2009-11-17 Cypress Semiconductor Corporation Equalizer circuit, communication system, and method that is adaptive to varying launch amplitudes for reducing receiver error
US7002767B2 (en) 2003-09-30 2006-02-21 Agere Systems Inc. Detection of recorded data employing interpolation with gain compensation
KR20060107536A (ko) 2003-11-18 2006-10-13 소니 가부시끼 가이샤 재생 장치 및 재생 방법, 기록 매체, 및 프로그램
SG125102A1 (en) 2004-01-21 2006-09-29 Seagate Technology Llc Head polarity detection algorithm and apparatus
US7154689B1 (en) 2004-02-05 2006-12-26 Maxtor Corporation Apparatus for writing servo bursts on a disk with servo track pitch based on read element width and methods of manufacturing same
US7230789B1 (en) 2004-04-08 2007-06-12 Maxtor Corporation Method and apparatus for performing a self-servo write operation in a disk drive using spiral servo information
US7180693B2 (en) 2004-04-14 2007-02-20 Agere Systems Inc. Method and apparatus for maximum likelihood detection of data employing interpolation with compensation of signal asymmetry
US8405924B2 (en) 2004-04-30 2013-03-26 Agere Systems Llc Method and apparatus for improved address mark detection
JP4427392B2 (ja) 2004-06-22 2010-03-03 株式会社東芝 磁気記録媒体、その製造方法及び磁気記録再生装置
US7079342B1 (en) 2004-07-26 2006-07-18 Marvell International Ltd. Method and apparatus for asymmetry correction in magnetic recording channels
US7248426B1 (en) 2004-07-30 2007-07-24 Western Digital Technologies, Inc. Servo writing a disk drive from spiral tracks by shifting a demodulation window an integer number of sync mark intervals
US7253984B1 (en) 2004-09-02 2007-08-07 Maxtor Corporation Disk drive that generates a position error signal and a fly height signal from a servo burst pattern
US7193544B1 (en) 2004-09-08 2007-03-20 Northrop Grumman Corporation Parallel, adaptive delta sigma ADC
US7206146B2 (en) 2004-10-27 2007-04-17 Hitachi Global Storage Technologies Netherlands B.V. Biphase magnetic pattern detector using multiple matched filters for hard disk drive
US7248425B2 (en) 2004-12-14 2007-07-24 Samsung Electronics Co., Ltd. Disk writing/reproducing apparatus and method
US7167328B2 (en) 2004-12-17 2007-01-23 Agere Systems Inc. Synchronizing an asynchronously detected servo signal to synchronous servo demodulation
US7193798B2 (en) 2005-01-12 2007-03-20 Agere Systems, Inc. Method and apparatus for encoding and decoding a runout correction bit pattern of servo field
US7362536B1 (en) 2005-07-08 2008-04-22 Maxtor Corporation Disk drive that compensates for phase incoherence between radially adjacent servo tracks and methods thereof
JP2007087537A (ja) 2005-09-22 2007-04-05 Rohm Co Ltd 信号処理装置、信号処理方法、および記憶システム
US7693243B2 (en) 2005-09-26 2010-04-06 Via Technologies, Inc. Method and circuit for timing recovery
US7432750B1 (en) 2005-12-07 2008-10-07 Netlogic Microsystems, Inc. Methods and apparatus for frequency synthesis with feedback interpolation
US7400464B1 (en) 2006-02-24 2008-07-15 Marvell International Ltd. Synchronous RRO write
JP4413199B2 (ja) 2006-03-23 2010-02-10 東芝ストレージデバイス株式会社 偏心補正方法、信号処理回路、磁気記憶装置及び垂直磁気記録媒体
JP4379814B2 (ja) 2006-03-28 2009-12-09 富士通株式会社 記憶装置、制御方法、制御装置及びプログラム
US7423827B2 (en) 2006-04-20 2008-09-09 Agere Systems Inc. Systems and methods for accessing data from a variable polarity head assembly
US7679850B2 (en) 2006-05-11 2010-03-16 Seagate Technology Llc Position determination using circular shift codes
US7265937B1 (en) 2006-06-09 2007-09-04 Seagate Technology Llc Positioning of a head array over a data storage medium
US7411531B2 (en) 2006-06-30 2008-08-12 Agere Systems Inc. Methods and apparatus for asynchronous sampling of a received signal at a downsampled rate
US7525460B1 (en) 2006-07-13 2009-04-28 Marvell International Ltd. Timing loop based on analog to digital converter output and method of use
FR2904168B1 (fr) 2006-07-18 2008-12-19 Thales Sa Systeme d'estimation de la qualite de reception d'une transmission numerique.
US20080056403A1 (en) 2006-09-01 2008-03-06 On Demand Microelectronics Method and apparatus for timing recovery of pam signals
US7499238B2 (en) 2006-09-22 2009-03-03 Agere Systems Inc. Systems and methods for improving disk drive synchronization
US7643235B2 (en) 2006-09-28 2010-01-05 Seagate Technology Llc Synchronization for data communication
US8107573B2 (en) 2006-10-06 2012-01-31 Realtek Semiconductor Corp. Method and apparatus for baseline wander compensation in Ethernet application
US7446690B2 (en) 2006-11-06 2008-11-04 Atmel Corporation Apparatus and method for implementing an analog-to-digital converter in programmable logic devices
US7420498B2 (en) 2006-11-22 2008-09-02 Infineon Technologies Ag Signal converter performing a role
US7768730B2 (en) 2007-04-30 2010-08-03 Broadcom Corporation Base line control electronics architecture
US7602567B2 (en) 2007-06-28 2009-10-13 Lsi Corporation Feed-forward DC restoration in a perpendicular magnetic read channel
US8102960B2 (en) 2008-03-28 2012-01-24 Intel Corporation Adaptation of a digital receiver
US8599973B2 (en) 2008-04-30 2013-12-03 HGST Netherlands B.V. Detection of synchronization mark from output of matched filter upstream of Viterbi detector

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4644564A (en) * 1983-08-05 1987-02-17 International Business Machines Corporation Decoding the output signal of a partial-response class-IV communication or recording device channel
CN1961484A (zh) * 2004-06-04 2007-05-09 德州仪器公司 三值解码器电路及方法

Also Published As

Publication number Publication date
JP2012038409A (ja) 2012-02-23
EP2416319B1 (en) 2015-11-11
TWI445321B (zh) 2014-07-11
KR101466429B1 (ko) 2014-11-28
KR20120015420A (ko) 2012-02-21
JP5859221B2 (ja) 2016-02-10
EP2416319A2 (en) 2012-02-08
CN102376329B (zh) 2016-09-14
US20120036173A1 (en) 2012-02-09
US8566381B2 (en) 2013-10-22
TW201208261A (en) 2012-02-16
EP2416319A3 (en) 2014-03-12

Similar Documents

Publication Publication Date Title
CN102376329A (zh) 用于数据处理中的序列检测的系统和方法
TWI533297B (zh) 用於資料處理的電路和方法、及儲存裝置
US8614858B2 (en) Systems and methods for sync mark detection metric computation
US20080062554A1 (en) Timing recovery for data storage channels with buffered sectors
US7900124B2 (en) Bit detection for multitrack digital data storage
US7360147B2 (en) Second stage SOVA detector
CN102037513A (zh) 用于噪声降低的数据检测的系统和方法
US7788572B1 (en) Parallel maximum a posteriori detectors with forward and reverse viterbi operators having different convergence lengths on a sampled data sequence
KR100623786B1 (ko) 저장 디바이스내의 균등화된 신호대잡음비를 검출하는방법 및 장치
US7724844B2 (en) Detection of servo data for a servo system
EP2843662B1 (en) Systems and methods for multi-level encoding and decoding
GB2403111A (en) Maximum likelihood detector which splits the trellis into sections in time and hierarchically processes it, combining adjacent sections at each level
US6516136B1 (en) Iterative decoding of concatenated codes for recording systems
US8250431B2 (en) Systems and methods for phase dependent data detection in iterative decoding
JP2013243653A5 (zh)
US20130148226A1 (en) Systems and Methods for Zone Servo Timing Gain Recovery
US9053217B2 (en) Ratio-adjustable sync mark detection system
US8874410B2 (en) Systems and methods for pattern detection
CN102622186B (zh) 用于分集组合数据检测的系统和方法
CN115694520A (zh) 伴随式计算方法及计算装置
JP2001052454A (ja) ディスクドライブ装置およびサーボ情報検出方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
ASS Succession or assignment of patent right

Owner name: AVAGO TECHNOLOGIES GENERAL IP (SINGAPORE) CORPORAT

Free format text: FORMER OWNER: INFINEON TECHNOLOGIES CORP.

Effective date: 20150806

C41 Transfer of patent application or patent right or utility model
TA01 Transfer of patent application right

Effective date of registration: 20150806

Address after: Singapore Singapore

Applicant after: Avago Technologies General IP (Singapore) Pte. Ltd.

Address before: California, USA

Applicant before: LSI Corp.

C14 Grant of patent or utility model
GR01 Patent grant
TR01 Transfer of patent right
TR01 Transfer of patent right

Effective date of registration: 20181018

Address after: Singapore Singapore

Patentee after: Avago Technologies General IP (Singapore) Pte. Ltd.

Address before: Singapore Singapore

Patentee before: Avago Technologies General IP (Singapore) Pte. Ltd.

CF01 Termination of patent right due to non-payment of annual fee
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20160914

Termination date: 20200414