JP5859221B2 - データ処理でのシーケンス検出のシステムおよび方法 - Google Patents

データ処理でのシーケンス検出のシステムおよび方法 Download PDF

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Description

本発明は、データを処理するシステムおよび方法に関し、より具体的には、データ・シーケンスを検出するシステムおよび方法に関する。
通常のデータ処理システムは、アナログ入力信号を受け取り、このアナログ入力信号は、一連のディジタル・サンプルを作るためにサンプリングされる。このデータは、しばしば、データ同期化および／または他の目的に使用されるデータのシーケンスを含む。さまざまな既存のデータ処理システムは、たとえば、ビタビ・シーケンス検出回路を利用する。そのような回路は、アナログ入力信号の受け取られるディジタル・サンプルが、ターゲット応答に正確に等化され、正確なタイミング制御および利得制御が適用されるときには良好に動作する。いくつかの場合に、十分な正確さは、達成がむずかしく、シーケンス検出の劣化した性能をもたらす。他の手法は、低雑音環境で穏当に良好に働くしきい値検出処理に頼るが、チャネル・ビット密度が高まるときには、雑音の影響が増え、そのようなしきい値手法がより有効でないものになる。
したがって、少なくとも前述の理由から、データ・シーケンス検出の高度なシステムおよび方法の必要性が当技術分野に存在する。
本発明は、データを処理するシステムおよび方法に関し、より具体的には、データ・シーケンスを検出するシステムおよび方法に関する。
本発明のさまざまな実施形態は、検出器回路で一連のデータ・サンプルを受け取ることと、第１値を作るために第１の２進遷移に対応する第１相関器値によって一連のデータ・サンプルの一部を乗算することと、第２値を作るために第２の２進遷移に対応する第２相関器値によって一連のデータ・サンプルの一部を乗算することと、第１中間値を作るために以前の状態値に第１値を加算することと、第２中間値を作るために以前の状態値に第２値を加算することと、存続中間値（ｓｕｒｖｉｖｉｎｇ ｉｎｔｅｒｉｍ ｖａｌｕｅ）を作るために第１中間値および第２中間値のうちのより大きいものを選択することとを含む、データ検出の方法を提供する。いくつかの場合に、これらの方法は、以前の状態値として存続中間値を格納することをさらに含む。
前述の実施形態のさまざまな実例では、存続中間値は、第１の存続中間値であり、以前の状態は、第１の以前の状態である。そのような実例では、この方法は、第３値を作るために第３の２進遷移に対応する第３相関器値によって一連のデータ・サンプルの一部を乗算することと、第４値を作るために第４の２進遷移に対応する第４相関器値によって一連のデータ・サンプルの一部を乗算することと、第３中間値を作るために第２の以前の状態値に第３値を加算することと、第４中間値を作るために第２の以前の状態値に第４値を加算することと、第２の存続中間値を作るために第３中間値および第４中間値のうちのより大きいものを選択することとをさらに含む。前述の実施形態のいくつかの実例では、この方法は、第２の以前の状態値として第２の存続中間値を格納することをさらに含む。
前述の実施形態のさまざまな実例では、この方法は、存続状態値（ｓｕｒｖｉｖｉｎｇ ｓｔａｔｅ ｖａｌｕｅ）を作るために第１の存続中間値および第２の存続中間値のうちのより大きいものを選択することであって、存続状態値は、存続状態に関連する、選択することをさらに含む。そのような事例では、存続状態は、ビット・シーケンス内の最も最近のビットとして選択される。いくつかの場合に、この方法は、第１の存続中間値および第２の存続中間値のうちの選択された１つを計算する際に使用された第１の以前の状態値および第２の以前の状態値のうちの１つに対応する以前の状態をビット・シーケンス内の最も最近のビットに先行するビットとして選択することをさらに含む。
前述の実施形態の１つまたは複数の実例では、第１の以前の状態値は、０状態に対応し、第２の以前の状態値は、１状態に対応する。いくつかの場合に、第１の２進遷移は、１状態から０状態への遷移であり、第２の２進遷移は、０状態から０状態への遷移であり、第３の２進遷移は、０状態から１状態への遷移であり、第４の２進遷移は、１状態から１状態への遷移である。一特定の場合に、第１相関器値は、配列１，０，−１，−１であり、第２相関器値は、配列０，１，０，−１であり、第３相関器値は、配列−１，０，１，１であり、第４相関器値は、配列０，−１，０，１である。
本発明の他の実施形態は、第１、第２、第３、および第４の乗算器回路と、第１、第２、第３、および第４の加算器回路と、第１および第２のセレクタ回路とを含むシーケンス検出器回路を提供する。第１乗算器回路は、第１値を作るために１状態から１状態への遷移に対応する第１相関器値によって一連のディジタル・サンプルを乗算するように動作可能である。第２乗算器回路は、第２値を作るために０状態から１状態への遷移に対応する第２相関器値によって一連のディジタル・サンプルを乗算するように動作可能である。第３乗算器回路は、第３値を作るために１状態から０状態への遷移に対応する第３相関器値によって一連のディジタル・サンプルを乗算するように動作可能である。第４乗算器回路は、第４値を作るために０状態から０状態への遷移に対応する第４相関器値によって一連のディジタル・サンプルを乗算するように動作可能である。第１加算器回路は、第１中間状態値を作るために第１値と以前の１状態値とを合計するように動作可能である。第２加算器回路は、第２中間状態値を作るために第２値と以前の１状態値とを合計するように動作可能である。第３加算器回路は、第３中間状態値を作るために第３値と以前の０状態値とを合計するように動作可能である。第４加算器回路は、第４中間状態値を作るために第４値と以前の０状態値とを合計するように動作可能である。第１セレクタ回路は、第１の存続中間状態値を作るために第１中間状態値および第２中間状態値のうちのより大きいものを選択するように動作可能であり、第２セレクタ回路は、第２の存続中間状態値を作るために第３中間状態値および第４中間状態値のうちのより大きいものを選択するように動作可能である。
この要約は、本発明のいくつかの実施形態の全般的概要だけを提供する。本発明の多数の他の目的、特徴、利益、および他の実施形態は、次の詳細な説明、添付の特許請求の範囲、および添付図面からより十分に明白になる。
本発明のさまざまな実施形態のさらなる理解は、本明細書の残りの部分で説明される図面を参照することによって実現することができる。図面では、同様の符号が、複数の図面を通じて同様のコンポーネントを参照するのに使用される。いくつかの場合に、小文字からなるサブラベルが、複数の同様のコンポーネントのうちの１つを表すために符号に関連付けられる。参照が、既存サブレベルへの指定を伴わずに符号に対して行われるときには、これは、すべてのそのような複数の同様のコンポーネントを参照することが意図されている。
既知の磁気記憶媒体およびセクタ・データ方式を示すブロック図である。 本発明の１つまたは複数の実施形態によるデータ・シーケンス検出器回路を示す図である。 本発明のさまざまな実施形態によるシーケンス検出プロセスを示す流れ図である。 図３の流れ図で説明されたプロセスおよび／または図２に示された回路に対応する例の状態遷移マップを示す図である。 図３の流れ図で説明されたプロセスおよび／または図２に示された回路に対応する例の状態遷移マップを示す図である。 図３の流れ図で説明されたプロセスおよび／または図２に示された回路に対応する例の状態遷移マップを示す図である。 本発明のいくつかの実施形態による中間状態シーケンス検出と共に読取チャネル回路を含むストレージ・システムを示す図である。
本発明は、データを処理するシステムおよび方法に関し、より具体的には、データ・シーケンスを検出するシステムおよび方法に関する。
図１に移ると、破線として示された２つの例示的なトラック２０および２２と共に、記憶媒体１が示されている。これらのトラックは、ウェッジ（ｗｅｄｇｅ）１９および１８内に書き込まれるサーボ・データによって分離される。これらのウェッジは、記憶媒体１上の所望の位置の上での読取／書込ヘッド・アセンブリの制御および同期に使用されるサーボ・データ１０を含む。具体的に言うと、このサーボ・データは、一般に、プリアンブル・パターン１１と、それに続くサーボ・アドレス・マーク１２（ＳＡＭ）とを含む。サーボ・アドレス・マーク１２には、グレイ・コード１３が続き、グレイ・コード１３には、バースト情報１４が続く。２つのトラックおよび２つのウェッジが示されているが、通常は、数百個のトラックおよびウェッジが、所与の記憶媒体に含まれることに留意されたい。さらに、サーボ・データ・セットが、バースト情報の複数のフィールドを有する場合があることに留意されたい。さらに、バースト情報１４の後に現れることができる、繰返し回転振れ（ｒｅｐｅａｔａｂｌｅ ｒｕｎ−ｏｕｔ）情報などの異なる情報をサーボ・フィールドに含めることができることに留意されたい。サーボ・データ・ビット・パターン１０ａと１０ｂとの間に、ユーザ・データ領域１６が設けられる。
動作中に、記憶媒体１は、センサに関して回転され、このセンサは、記憶媒体から情報を感知する。読取動作では、センサは、ウェッジ１９から（すなわち、サーボ・データ期間中に）サーボ・データを感知し、その後、ウェッジ１９とウェッジ１８との間のユーザ・データ領域から（すなわち、ユーザ・データ期間中に）ユーザ・データを感知し、その後、ウェッジ１８からサーボ・データを感知する。書込動作では、センサは、ウェッジ１９からサーボ・データを感知し、その後、データをウェッジ１９とウェッジ１８との間のユーザ・データ領域に書き込む。その後、センサは、ユーザ・データ領域の残りの部分およびその後のウェッジ１８からのサーボ・データを感知するために切り替えられる。
本発明のさまざまな実施形態は、ターゲット応答への粗い等化およびそれに続く受け取られたディジタル・サンプルに相関するデータ依存のマッチ・フィルタリング（ｍａｔｃｈ ｆｉｌｔｅｒｉｎｇ）に頼る、シーケンス検出のシステムおよび方法を提供する。この情報を使用して、最尤データ・シーケンスを作るためにデータ依存マッチ・フィルタリングの出力を最大にする、シーケンスをトラバースするデータ経路を判定することができる。Ｎ−１個の状態（Ｎは、パーシャル・レスポンスの長さである）を表すチャネル・メモリを有する標準ビタビ・シーケンス検出器とは異なって、本発明の１つまたは複数の実施形態は、２進データを検出するのに２つの別個の状態を利用する。そのようなシステムおよび方法は、本発明の異なる実施形態で有することができるさまざまな利益を提供する。たとえば、いくつかの場合に、標準ビタビ検出プロセスによって要求されるものより不正確な等化、タイミング、および利得制御を、許容可能とすることができる。そうである場合に、データ検出回路に頼る製品の高められた製造効率を、等化テストに割り当てられる時間の量の削減に起因して達成することができる。もう１つの例として、いくつかの場合に、しきい値ベースのシーケンス検出システムと比較したときに高められたノイズ余裕度を達成することができる。本明細書で提供される開示に基づいて、当業者は、上で説明した利益の代わりにまたはこれに加えて達成できる本発明の異なる実施形態の実施を介して達成可能なさまざまな他の利益を認めるであろう。
図２に移ると、本発明の１つまたは複数の実施形態によるデータ・シーケンス検出器回路１００が示されている。データ・シーケンス検出器回路１００は、アナログ入力信号１０５を受け取り、アナログ入力信号１０５を表す一連のディジタル・サンプル１１５を供給するアナログ−ディジタル変換器回路１１０を含む。ディジタル・サンプル１１５は、４Ｔサンプル・クロック１０７に同期化される。アナログ−ディジタル変換器回路１１０は、連続信号を一連のディジタル・サンプルに変換することのできる、当技術分野で既知の任意の回路またはシステムとすることができる。アナログ入力信号１０５は、複数のビット周期を表す連続信号である。ビット周期は、Ｔの周期で繰り返し、４Ｔサンプル・クロックは、アナログ−ディジタル変換器回路１１０に、周期Ｔごとにアナログ入力信号１０５の４つのサンプルを生成させる。本実施形態は、１周期あたり４サンプルを利用するものとして説明されるが、本発明の他の実施形態が、たとえば２Ｔクロックなど、より低いサンプリング周波数を使用することができ、あるいは、８Ｔクロックまたは１６Ｔクロックなど、より高いサンプリング周波数を使用することができることに留意されたい。本明細書で提供される開示に基づいて、当業者は、本発明の異なる実施形態に関して使用できるさまざまなサンプリング周波数および対応するビット周期を認めるであろう。アナログ入力信号１０５を、さまざまな源から導出することができる。たとえば、アナログ入力信号を、記憶媒体に関して配置された読取／書込ヘッド・アセンブリから受け取ることができる。もう１つの例として、アナログ入力信号を、無線伝送を受信している受信器回路から導出することができる。本明細書で提供される開示に基づいて、当業者は、アナログ入力信号１０５のさまざまな他の源を認めるであろう。
ディジタル・サンプル１１５は、乗算器回路のブロックに並列に供給され、これらの乗算器回路のそれぞれは、受け取られたディジタル・サンプルに特定の遷移経路を表す配列を乗算する。任意の所与の以前の状態からの２つの可能な次の状態がある、この事例では、４つの乗算器回路が使用される。具体的に言うと、乗算器回路１２１は、ディジタル・サンプル１１５に、以前の０状態から次の０状態への遷移を表す相関器値１２２を乗算する。乗算器回路１２３は、ディジタル・サンプル１１５に、以前の１状態から次の０状態への遷移を表す相関器値１２４を乗算する。乗算器回路１２５は、ディジタル・サンプル１１５に、以前の０状態から次の１状態への遷移を表す相関器値１２６を乗算する。乗算器回路１２７は、ディジタル・サンプル１１５に、以前の１状態から次の１状態への遷移を表す相関器値１２８を乗算する。乗算器回路１２１、１２３、１２５、および１２７からの結果の積は、それぞれの加算器回路に供給される。
加算器回路１３１は、和１３６を作るために以前の０状態メトリック１３２との乗算器回路１２１からの積の符号付き和を実行し、加算器回路１３５は、和１３９を作るために同一の以前の０状態メトリック１３２との乗算器回路１２５からの積の符号付き和を実行する。加算器回路１３３は、和１３８を作るために以前の１状態メトリック１３４との乗算器回路１２３からの積の符号付き和を実行し、加算器回路１３７は、和１９９を作るために同一の以前の１状態メトリック１３４との乗算器回路１２７からの積の符号付き和を実行する。以前の０状態メトリック１３２は、ディジタル・サンプル１１５の先行する４つのサンプルの処理中に次の０状態について計算された値であり、０状態メモリ１７２から使用可能である。同様に、以前の１状態メトリック１３４は、ディジタル・サンプル１１５の先行する４つのサンプルの処理中に次の１状態について計算された値であり、１状態メモリ１７４から使用可能である。
中間状態メトリック・セレクタ回路１４２は、和１３６および和１３８のうちのどれがより大きいのかを判定し、より大きい値を中間出力１４６として供給する。同様に、中間状態メトリック・セレクタ回路１４４は、和１３９および和１９９のうちのどれがより大きいのかを判定し、より大きい値を中間出力１４８として供給する。中間出力１４６は、０状態メモリ１７２に供給され、ここで、中間出力１４６が、ディジタル・サンプル１１５の次の４つのサンプルの処理で使用するために、以前の０状態メトリック１３２として格納され、維持される。中間出力１４８は、１状態メモリ１７４に供給され、ここで、中間出力１４８が、ディジタル・サンプル１１５の次の４つのサンプルの処理で使用するために、以前の１状態メトリック１３４として格納され、維持される。
中間出力１４６と中間出力１４８との両方が、中間値１４６および中間値１４８のうちのより大きいものを存続状態の値として選択する存続状態メトリック・セレクタ回路１５２に供給される。より大きい値に対応する状態が、存続状態であり、存続状態の表示が、状態メモリおよび枝刈り回路１６２に渡される。状態メモリおよび枝刈り回路１６２は、識別された存続状態から後方に延びる、存続状態メトリック・セレクタ回路１５２によって選択された値をもたらす、状態から状態への経路を判定する。それを行う際に、状態メモリおよび枝刈り回路１６２は、以前の周期Ｔの、以前に計算され格納された和の値（すなわち、和１３６、１３８、１３９、および１９９）および以前の乗算の積（すなわち、乗算器１２１、１２３、１２５、および１２７からの積）に頼る。
動作中に、アナログ入力信号１０５は、アナログ−ディジタル変換器回路１１０に供給される。アナログ入力信号１０５は、複数のディジタル・データ・ビットを表す。いくつかの場合に、アナログ入力信号によって表されるデータは、記憶媒体への書込または伝送システムを介する転送の前に、ワイド・バイ・フェーズ符号化（ｗｉｄｅ ｂｉ ｐｈａｓｅ ｅｎｃｏｄｅｄ）される。そのような符号化では、論理０が、次の一連のディジタル・サンプル「１１００」によって表され、論理１が、次の一連のディジタル・サンプル「００１１」によって表される。一例として、ビット・シーケンス「１ ０ ０ １ １」は、アナログ信号領域への変換の前に「００１１１１００１１００００１１００１１」として符号化され、ここで、「１ ０ ０ １ １」ビット・パターンの各ビットは、１Ｔ周期に対応し、符号化されたビット値のそれぞれは、周期１Ｔ／４に対応する。
［５ ５ −５ −５］というターゲットが使用される場合には、アナログ信号が記憶媒体または転送媒体から取り出されるときに、先行する例は、理想的には、次のディジタル・サンプル１１５「２０ １０ ０ −１０ −２０ ０ ２０ ０ −２０ −１０ ０ １０ ２０ ０ −２０ ０ ２０」をもたらすはずである。これからわかるように、論理１から論理０への遷移では、ディジタル・サンプル１１５は、２０から１０、０、−１０へと遷移する。相関器回路（たとえば、乗算器１２３）が使用されるこの事例では、その相関器回路は、サンプル「１０ ０ −１０ −２０」に配列［１ ０ −１ −１］（すなわち１→０相関器値１２４）を乗算し、＋４０の出力値（すなわち、［１＊１０］＋［０＊０］＋［−１＊−１０］＋［−１＊−２０］＝４０）を作る。同様に、論理０から論理０への遷移では、配列（すなわち、０→０相関器値１２２）［０ １ ０ −１］が、相関器回路（すなわち、乗算器１２１）によって使用される。論理０から論理１への遷移では、配列（すなわち、０→１相関器値１２６）［−１ ０ １ １］が、相関器回路（すなわち、乗算器１２５）によって使用される。最後に、論理１から論理１への遷移では、配列（すなわち、１→１相関器値１２８）［０ −１ ０ １］が、相関器回路（すなわち、乗算器１２７）によって使用される。他の符号化手法および／または相関器値を、本発明の異なる実施形態に関して使用できることに留意されたい。
雑音およびタイミング誤差は、理想的ではないサンプル値がアナログ−ディジタル変換器１１０からディジタル・サンプル１１５として供給されることをもたらす。一例として、次のディジタル・サンプル１１５が、４Ｔサンプル・クロック１０７に同期して受け取られると仮定する。

［・・・１２４］［５１，−３５，−１０２，−１１２］［−１６，２８，４８，１３］［−７６，−４２，７０，５２］［４２，５６，−１２，９９］

先行する一連のサンプルでは、４サンプルのブロックがグループ化され、各グループ内の最後のサンプルは、単純なしきい値検出器回路がデータ・シーケンス検出器回路１００の代わりに使用される場合に単一サンプルとして使用されるはずのサンプルである。注目すべきことに、そのような単純なしきい値検出手法が使用される場合には、ディジタル・サンプル１１５「１２４，−１１２，１３，５２，９９」は、「１ ０ １ １ １」という検出されたシーケンスを作るはずである。下で示すように、データ・シーケンス検出器回路１００は、単純なしきい値検出器回路のように雑音に影響されやすくはないので、「１ ０ ０ １ １」という正しいシーケンスを作る。
前述の一連のディジタル・サンプル１１５を使用し、図４ａのトレリス図９９０を参照して、データ・シーケンス検出器回路１００の例の動作をさらに説明する。ビット周期９０１（４Ｔ周期Ｘ−４）について、１状態が、「１２４」の状態値を伴う、状態メトリック・セレクタ回路１５２によって選択される存続状態（すなわち、１状態９２０）であり、ビット周期９０２（４Ｔ周期Ｘ−３）について、０状態が、「３８９」の状態値を伴う、状態メトリック・セレクタ回路１５２によって選択される存続状態（すなわち、０状態９１０）であり、１から０への遷移経路９３１に対応する和１３８が、「２６５」の値を有すると仮定する。値「２６５」は、ディジタル・サンプル「５１，−３５，−１０２，−１１２」による１→０相関器値１２４（すなわち、［１ ０ −１ −１］）の乗算器１２３による先行する乗算によって、次のように導出される。

経路９３１の値＝（１＊５１）＋（０＊−３５）＋（−１＊−１０２）＋（−１＊−１１２）＝２６５

経路９３１の値（すなわち、「２６５」）は、１状態９２０の値（すなわち、「１２４」）に加算されて、「３８９」という０状態９１０の値を作る。注目すべきことに、ビット周期９０３（４Ｔ周期Ｘ−２）について、検出されるシーケンスの最後の状態は、１状態９２１である。
０状態９１０からは、２つの可能な経路すなわち、０から１への遷移経路９３２および０から０への遷移経路９５１が図示されている。０から１への遷移経路９３２の値が計算され、ここでは、次のように乗算器１２５が次の一連の４つのサンプル（すなわち、「−１６，２８，４８，１３」に０→１相関器値１２６（すなわち、［−１ ０ １ １］）を乗算する。

経路９３２の値＝（−１＊−１６）＋（０＊２８）＋（１＊４８）＋（１＊１３）＝７７

同様に、０から０への遷移経路９５１の値が計算され、ここでは、次のように乗算器１２１が次の一連の４つのサンプル（すなわち、「−１６，２８，４８，１３」に０→０相関器値１２２（すなわち、［０ １ ０ −１］）を乗算する。

経路９５１の値＝（０＊−１６）＋（１＊２８）＋（０＊４８）＋（−１＊１３）＝１５

加算器１３５は、乗算器１２５から導出された経路９３１の値を以前の０状態の値（すなわち、この例では「３８９」である、０状態９１０の値）に加算して、次式に従って和１３９を作る。

和１３９＝３８９＋７７＝４６６

加算器１３１は、乗算器１２１から導出された経路９５１の値を以前の０状態の値（すなわち、この例では「３８９」である、０状態９１０の値）に加算して、次式に従って和１３６を作る。

和１３６＝３８９＋１５＝４０４

この際に、データ・シーケンス検出器回路１００の動作の記述を終了するのに十分なヒストリカル・データが展開され終えており、ここで、このヒストリカル・データは、状態メモリおよび枝刈り回路１６２に格納され、データ・ビットの検出されたシーケンスを判定するためにトレリス図９９０によって表される状態オプションを通って経路をトレース・バックすることが可能になる。
ディジタル・サンプル１１５の次の一連の４つのインスタンスが、「−７６，−４２，７０，５２」として受け取られる。これらのデータ・サンプルは、それぞれの相関器値によって乗算されて、０から０へ、０から１へ、１から０へ、および１から１への遷移の経路値が作られる。具体的に言うと、受け取られたデータ・サンプルは、乗算器１２１に供給され、ここで、データ・サンプルは、０→０相関器値１２２［０ １ ０ −１］を乗算されて、次式に従って経路値９５２を作る。

経路の値９５２＝（０＊−７６）＋（１＊−４２）＋（０＊７０）＋（−１＊５２）＝−９４

受け取られたデータ・サンプルは、乗算器１２３にも供給され、ここで、データ・サンプルは、１→０相関器値１２４［１ ０ −１ −１］を乗算されて、次式に従って経路値９４１を作る。

経路の値９４１＝（１＊−７６）＋（０＊−４２）＋（−１＊７０）＋（−１＊５２）＝−１９８

受け取られたデータ・サンプルは、乗算器１２５にも供給され、ここで、データ・サンプルは、０→１相関器値１２６［−１ ０ １ １］を乗算されて、次式に従って経路値９３３を作る。

経路の値９３３＝（−１＊−７６）＋（０＊−４２）＋（１＊７０）＋（１＊５２）＝１９８

さらに、受け取られたデータ・サンプルは、乗算器１２７に供給され、ここで、データ・サンプルは、１→１相関器値１２８［０ −１ ０ １］を乗算されて、次式に従って経路値９６１を作る。

経路の値９６１＝（０＊−７６）＋（−１＊−４２）＋（０＊７０）＋（１＊５２）＝９４
以前に計算された経路値は、状態に加算され、この状態から、それぞれが対応する和を作り始める。具体的に言うと、経路値９５２は、加算器１３１に供給され、ここで、経路値９５２は、以前の０状態メトリック１３２（すなわち、この例では「４０４」である、０状態９１１の値）に加算されて、次式に従って和１３６を作る。

和１３６＝４０４−９４＝３１０

経路値９４１は、加算器１３３に供給され、ここで、経路値９４１は、以前の１状態メトリック１３４（すなわち、この例では「４６６」である、１状態９２１の値）に加算されて、次式に従って和１３８を作る。

和１３８＝４６６−１９８＝２６８

経路値９３３は、加算器１３５に供給され、ここで、経路値９３３は、以前の０状態メトリック１３２（すなわち、この例では「４０４」である、０状態９１１の値）に加算されて、次式に従って和１３９を作る。

和１３９＝４０４＋１９８＝６０２

経路値９６１は、加算器１３７に供給され、ここで、経路値９６１は、以前の１状態メトリック１３４（すなわち、この例では「４６６」である、１状態９２１の値）に加算されて、次式に従って和１９９を作る。

和１９９＝４６６＋９４＝５６０
中間状態メトリック・セレクタ回路１４２は、和１３６および和１３８のうちのより大きいものを選択し、選択された値を０状態メモリ１７２に書き込ませる。０状態メモリ１７２は、格納された値を以前の０状態メトリック１３２として出力する。この事例では、和１３８ではなく和１３６が選択され、より大きい値（すなわち、３１０）が、中間出力１４６として存続状態メトリック・セレクタ回路１５２に供給される。同様に、中間状態メトリック・セレクタ回路１４４は、和１３９および和１９９のうちのより大きいものを選択し、選択された値を１状態メモリ１７４に書き込ませる。１状態メモリ１７４は、格納された値を以前の１状態メトリック１３４として出力する。この事例では、和１９９ではなく和１３９が選択され、より大きい値（すなわち、６０２）が、中間出力１４８として存続状態メトリック・セレクタ回路１５２に供給される。存続状態メトリック・セレクタ回路１５２は、中間出力１４６および中間出力１４８のうちのより大きいものを選択する。この事例では、存続状態は、１状態９２２が、最大の中間出力「６０２」に関連するので、１状態９２２として選択される。したがって、ビット周期９０４（４Ｔ周期Ｘ−１）について、検出されるシーケンスの最後の状態は、１状態９２２である。
１状態９２２の選択は、状態メモリおよび枝刈り回路１６２に供給される。状態メモリおよび枝刈り回路１６２は、選択された１状態９２２をもたらすためにトラバースされた状態をトレースする。この事例では、状態の次のシーケンスがトラバースされて、１状態９２２を生じた。

シーケンス出力１７０＝［１状態９２０，０状態９１０，０状態９１１，１状態９２２］＝「１ ０ ０ １」

シーケンス出力１７０が、期待されるシーケンス内のビット数に依存して、例の４ビットより多数またはより少数を含む場合があることに留意されたい。より長いシーケンスは、状態メモリおよび枝刈り回路１６２によるより多くの中間経路および状態値の格納を含む場合がある。対照的に、より短いシーケンスは、状態メモリおよび枝刈り回路１６２によるより少数の中間経路および状態値の格納を利用する場合がある。４ビット・シーケンスだけが検出される場合には、１状態９２０の値を格納するメモリは、状態メモリおよび枝刈り回路１６２から除去される（すなわち、枝刈りされる）対応する情報と一緒に除去される。
次の一連のサンプルが、ディジタル・サンプル１１５として受け取られる。この例では、次の４つのサンプルは「４２，５６，−１２，９９」である。これらのデータ・サンプルは、それぞれの相関器値を乗算されて、０から０へ、０から１へ、１から０へ、および１から１への遷移の経路値が作られる。具体的に言うと、受け取られたデータ・サンプルは、乗算器１２１に供給され、ここで、データ・サンプルは、０→０相関器値１２２［０ １ ０ −１］を乗算されて、次式に従って経路値９５３を作る。

経路の値９５３＝（０＊４２）＋（１＊５６）＋（０＊−１２）＋（−１＊９９）＝−４３

受け取られたデータ・サンプルは、乗算器１２３にも供給され、ここで、データ・サンプルは、１→０相関器値１２４［１ ０ −１ −１］を乗算されて、次式に従って経路値９４２を作る。

経路の値９４２＝（１＊４２）＋（０＊５６）＋（−１＊−１２）＋（−１＊９９）＝−４５

受け取られたデータ・サンプルは、乗算器１２５にも供給され、ここで、データ・サンプルは、０→１相関器値１２６［−１ ０ １ １］を乗算されて、次式に従って経路値９３４を作る。

経路の値９３４＝（−１＊４２）＋（０＊５６）＋（１＊−１２）＋（１＊９９）＝４５

さらに、受け取られたデータ・サンプルは、乗算器１２７に供給され、ここで、データ・サンプルは、１→１相関器値１２８［０ −１ ０ １］を乗算されて、次式に従って経路値９６２を作る。

経路の値９６２＝（０＊４２）＋（−１＊５６）＋（０＊−１２）＋（１＊９９）＝４３
以前に計算された経路値は、状態に加算され、この状態から、それぞれが対応する和を作り始める。具体的に言うと、経路値９５３は、加算器１３１に供給され、ここで、経路値９５３は、以前の０状態メトリック１３２（すなわち、この例では「３１０」である、０状態９１２の値）に加算されて、次式に従って和１３６を作る。

和１３６＝３１０−４３＝２６７

経路値９４２は、加算器１３３に供給され、ここで、経路値９４２は、以前の１状態メトリック１３４（すなわち、この例では「６０２」である、１状態９２２の値）に加算されて、次式に従って和１３８を作る。

和１３８＝６０２−４５＝５５７

経路値９３４は、加算器１３５に供給され、ここで、経路値９３４は、以前の０状態メトリック１３２（すなわち、この例では「３１０」である、０状態９１２の値）に加算されて、次式に従って和１３９を作る。

和１３９＝３１０＋４５＝３５５

経路値９６２は、加算器１３７に供給され、ここで、経路値９６２は、以前の１状態メトリック１３４（すなわち、この例では「６０２」である、１状態９２２の値）に加算されて、次式に従って和１９９を作る。

和１９９＝６０２＋４３＝６４５
中間状態メトリック・セレクタ回路１４２は、和１３６および和１３８のうちのより大きいものを選択し、選択された値を０状態メモリ１７２に書き込ませる。０状態メモリ１７２は、格納された値を以前の０状態メトリック１３２として出力する。この事例では、和１３６ではなく和１３８が選択され、より大きい値（すなわち、５５７）が、中間出力１４６として存続状態メトリック・セレクタ回路１５２に供給される。同様に、中間状態メトリック・セレクタ回路１４４は、和１３９および和１９９のうちのより大きいものを選択し、選択された値を１状態メモリ１７４に書き込ませる。１状態メモリ１７４は、格納された値を以前の１状態メトリック１３４として出力する。この事例では、和１３９ではなく和１９９が選択され、より大きい値（すなわち、６４５）が、中間出力１４８として存続状態メトリック・セレクタ回路１５２に供給される。存続状態メトリック・セレクタ回路１５２は、中間出力１４６および中間出力１４８のうちのより大きいものを選択する。この事例では、存続状態は、１状態９２３が、最大の中間出力「６４５」に関連するので、１状態９２３として選択される。したがって、ビット周期９０５（４Ｔ周期Ｘ）について、検出されるシーケンスの最後の状態は、１状態９２３である。
１状態９２３の選択は、状態メモリおよび枝刈り回路１６２に供給される。状態メモリおよび枝刈り回路１６２は、選択された１状態９２３をもたらすためにトラバースされた状態をトレースする。この事例では、状態の次のシーケンスがトラバースされて、１状態９２３を生じた。

シーケンス出力１７０＝［０状態９１０，０状態９１１，１状態９２２，１状態９２３］＝「０ ０ １ １」

やはり、４ビット・シーケンスだけが検出される場合には、０状態９１０の値および０状態９１０から延びる経路の値を格納するメモリは、図４ｂのトレリス図９９１に示されているように、状態メモリおよび枝刈り回路１６２から除去される（すなわち、枝刈りされる）。
図４ｂに移って、次の一連のサンプルが、ディジタル・サンプル１１５として受け取られる。この例では、次の４つのサンプルが「−３４，１，１４，６４」であると仮定する。これらのデータ・サンプルは、それぞれの相関器値を乗算されて、０から０へ、０から１へ、１から０へ、および１から１への遷移の経路値が作られる。具体的に言うと、受け取られたデータ・サンプルは、乗算器１２１に供給され、ここで、データ・サンプルは、０→０相関器値１２２［０ １ ０ −１］を乗算されて、次式に従って経路値９５４を作る。

経路の値９５４＝（０＊−３４）＋（１＊１）＋（０＊１４）＋（−１＊６４）＝−６３

受け取られたデータ・サンプルは、乗算器１２３にも供給され、ここで、データ・サンプルは、１→０相関器値１２４［１ ０ −１ −１］を乗算されて、次式に従って経路値９４３を作る。

経路の値９４３＝（１＊−３４）＋（０＊１）＋（−１＊１４）＋（−１＊６４）＝−１１２

受け取られたデータ・サンプルは、乗算器１２５にも供給され、ここで、データ・サンプルは、０→１相関器値１２６［−１ ０ １ １］を乗算されて、次式に従って経路値９３５を作る。

経路の値９３５＝（−１＊−３４）＋（０＊１）＋（１＊１４）＋（１＊６４）＝１１２

さらに、受け取られたデータ・サンプルは、乗算器１２７に供給され、ここで、データ・サンプルは、１→１相関器値１２８［０ −１ ０ １］を乗算されて、次式に従って経路値９６３を作る。

経路の値９６３＝（０＊−３４）＋（−１＊１）＋（０＊１４）＋（１＊６４）＝６３
以前に計算された経路値は、状態に加算され、この状態から、それぞれが対応する和を作り始める。具体的に言うと、経路値９５４は、加算器１３１に供給され、ここで、経路値９５４は、以前の０状態メトリック１３２（すなわち、この例では「３５５」である、０状態９１３の値）に加算されて、次式に従って和１３６を作る。

和１３６＝３５５−６３＝２９２

経路値９４３は、加算器１３３に供給され、ここで、経路値９４３は、以前の１状態メトリック１３４（すなわち、この例では「６４５」である、１状態９２３の値）に加算されて、次式に従って和１３８を作る。

和１３８＝６４５−１１２＝５３３

経路値９３５は、加算器１３５に供給され、ここで、経路値９３５は、以前の０状態メトリック１３２（すなわち、この例では「３５５」である、０状態９１３の値）に加算されて、次式に従って和１３９を作る。

和１３９＝３５５＋６３＝４１８

経路値９６３は、加算器１３７に供給され、ここで、経路値９６３は、以前の１状態メトリック１３４（すなわち、この例では「６４５」である、１状態９２３の値）に加算されて、次式に従って和１９９を作る。

和１９９＝６４５＋１１２＝７５７
中間状態メトリック・セレクタ回路１４２は、和１３６および和１３８のうちのより大きいものを選択し、選択された値を０状態メモリ１７２に書き込ませる。０状態メモリ１７２は、格納された値を以前の０状態メトリック１３２として出力する。この事例では、和１３６ではなく和１３８が選択され、より大きい値（すなわち、５３３）が、中間出力１４６として存続状態メトリック・セレクタ回路１５２に供給される。同様に、中間状態メトリック・セレクタ回路１４４は、和１３９および和１９９のうちのより大きいものを選択し、選択された値を１状態メモリ１７４に書き込ませる。１状態メモリ１７４は、格納された値を以前の１状態メトリック１３４として出力する。この事例では、和１３９ではなく和１９９が選択され、より大きい値（すなわち、７５７）が、中間出力１４８として存続状態メトリック・セレクタ回路１５２に供給される。存続状態メトリック・セレクタ回路１５２は、中間出力１４６および中間出力１４８のうちのより大きいものを選択する。この事例では、存続状態は、１状態９２４が、最大の中間出力「７５７」に関連するので、１状態９２４として選択される。したがって、ビット周期９０６（４Ｔ周期Ｘ＋１）について、検出されるシーケンスの最後の状態は、１状態９２４である。
１状態９２４の選択は、状態メモリおよび枝刈り回路１６２に供給される。状態メモリおよび枝刈り回路１６２は、選択された１状態９２４をもたらすためにトラバースされた状態をトレースする。この事例では、状態の次のシーケンスがトラバースされて、１状態９２４を生じた。

シーケンス出力１７０＝［０状態９１１，１状態９２２，１状態９２３，１状態９２４］＝「０ １ １ １」

やはり、４ビット・シーケンスだけが検出される場合には、０状態９１１の値および０状態９１１から延びる経路の値を格納するメモリは、図４ｃのトレリス図９９２に示されているように、状態メモリおよび枝刈り回路１６２から除去される（すなわち、枝刈りされる）。このプロセスは、追加の一連のデータ・ビットが受け取られるときに継続される。
図３に移ると、流れ図２００は、本発明のさまざまな実施形態によるシーケンス検出プロセスを示す。流れ図２００に従って、４Ｔサンプルを受け取ったかどうかを判定する（ブロック２１０）。前に説明したように、４Ｔサンプルは、ビット遷移ごとに４つのサンプルを暗示する。本発明の異なる実施形態に関して、より多数またはより少数のビット遷移あたりのサンプルを使用できることに留意されたい。規定された個数のサンプルを受け取った後には（ブロック２１０）、受け取られたサンプルにそれぞれの相関器値を乗算して、０から０へ、０から１へ、１から０へ、および１から１への遷移の経路値を作る。一例として、４つのサンプルは、５１，−３５，−１０２，−１１２である。以前の０状態値は、「１２」であり、以前の１状態値は、「１２４」である。具体的に言うと、０から１への遷移に対応する相関器値（「−１ ０ １ １」）を使用して、０から１への遷移のブランチメトリック（ｂｒａｎｃｈ ｍｅｔｒｉｃ）を計算する（ブロック２２２）。前述の例の入力を使用すると、ブランチメトリックは、次式に従って計算される。

ブランチメトリック＝（−１＊５１）＋（０＊−３５）＋（１＊−１０２）＋（１＊−１１２）＝−２６５

同様に、１から１への遷移に対応する相関器値（「０ −１ ０ １」）を使用して、１から１への遷移のブランチメトリックを計算する（ブロック２２４）。前述の例の入力を使用すると、ブランチメトリックは、次式に従って計算される。

ブランチメトリック＝（０＊５１）＋（−１＊−３５）＋（０＊−１０２）＋（１＊−１１２）＝−７７

１から０への遷移に対応する相関器値（「１ ０ −１ −１」）を使用して、１から０への遷移のブランチメトリックを計算する（ブロック２２６）。前述の例の入力を使用すると、ブランチメトリックは、次式に従って計算される。

ブランチメトリック＝（１＊５１）＋（０＊−３５）＋（−１＊−１０２）＋（−１＊−１１２）＝２６５

さらに、０から０への遷移に対応する相関器値（「０ １ ０ −１」）を使用して、０から０への遷移のブランチメトリックを計算する（ブロック２２８）。前述の例の入力を使用すると、ブランチメトリックは、次式に従って計算される。

ブランチメトリック＝（０＊５１）＋（１＊−３５）＋（０＊−１０２）＋（−１＊−１１２）＝７７
ブランチメトリックが使用可能になった後に、ブランチメトリックを、ブランチメトリックがそれから導出された状態の値に加算する。具体的に言うと、０から１への遷移状態の状態メトリックを計算して、第１中間状態を作る（ブロック２３２）。前述の例の入力を使用すると、第１中間状態値は、次式に従って計算される。

第１中間値＝以前の０状態値＋０→１ブランチメトリック＝１２−２６５＝−２５３

１から１への遷移状態の状態メトリックを計算して、第２中間状態を作る（ブロック２３４）。前述の例の入力を使用すると、第２中間状態値は、次式に従って計算される。

第２中間値＝以前の０状態値＋１→１ブランチメトリック＝１２４−７７＝４７

１から０への遷移状態の状態メトリックを計算して、第３中間状態を作る（ブロック２３６）。前述の例の入力を使用すると、第３中間状態値は、次式に従って計算される。

第３中間値＝以前の０状態値＋１→０ブランチメトリック＝１２４＋２５６＝３８９

さらに、０から０への遷移状態の状態メトリックを計算して、第４中間状態を作る（ブロック２３８）。前述の例の入力を使用すると、第４中間状態値は、次式に従って計算される。

第４中間値＝以前の０状態値＋０→０ブランチメトリック＝１２＋７７＝８９
第１の存続状態メトリックを、以前に計算された第１中間値と第２中間値との間で選択する（ブロック２４２）。これは、第１中間値および第２中間値のうちでより大きいものを選択することによって行われ、より大きいものは、この例では「４７」である。この値を、次の一連のデータ・サンプルを乗算する際に（たとえば、ブロック２２２、２２４、２２６、２２８で）使用するために、以前の１状態メトリックとして格納する。さらに、第２の存続状態メトリックを、以前に計算された第３中間値と第４中間値との間で選択する（ブロック２４４）。これは、第３中間値および第４中間値のうちでより大きいものを選択することによって行われ、より大きいものは、この例では「３８９」である。この値を、次の一連のデータ・サンプルを乗算する際に（たとえば、ブロック２２２、２２４、２２６、２２８で）使用するために、以前の０状態メトリックとして格納する。以前に判定された第１の存続中間状態および第２の存続中間状態に基づいて、存続状態メトリックを選択する（ブロック２５２）。これは、第１の存続中間状態および第２の存続中間状態のうちでより大きいものを選択することによって行われ、より大きいものは、この例では「３８９」である。この場合の存続状態メトリックは、０状態である。この存続状態メトリックは、検出されたシーケンス内の最も最近のビットに対応し、所望の個数のビットにまたがって検出されたビット・シーケンスを作るために、間に合ってトレース・バックするのに使用される（ブロック２６２）。これは、存続状態メトリックの値の計算を最終的にもたらした経路内の以前の状態メトリックを判定することによって行われる。識別されたビット・シーケンスを出力として供給し（ブロック２７２）、このプロセスを、受け取られる次の一連のディジタル・サンプルについて繰り返す（ブロック２１０）。
図５に移ると、本発明のさまざまな実施形態による中間状態シーケンス検出と共に読取チャネル回路３１０を含むストレージ・システム３００が示されている。ストレージ・システム３００は、たとえば、ハード・ディスク・ドライブとすることができる。低待ち時間ループ回復は、当技術分野で既知の任意のデータ検出器とすることができるデータ検出器回路を含む。ストレージ・システム３００は、前置増幅器３７０、インターフェース・コントローラ３２０、ハード・ディスク・コントローラ３６６、モーター・コントローラ３６８、スピンドル・モーター３７２、ディスク・プラッタ３７８、および読取／書込ヘッド３７６をも含む。インターフェース・コントローラ３２０は、ディスク・プラッタ３７８へ／からのデータのアドレッシングおよびタイミングを制御する。ディスク・プラッタ３７８上のデータは、読取／書込ヘッド・アセンブリ３７６がディスク・プラッタ３７８の上で正しく位置決めされているときにこのアセンブリによって検出できる磁気信号のグループからなる。一実施形態では、ディスク・プラッタ３７８は、長手記録方式または垂直記録方式のいずれかに従って記録された磁気信号を含む。
通常の読取動作では、読取／書込ヘッド・アセンブリ３７６は、ディスク・プラッタ３７８上の所望のデータ・トラックの上で、モーター・コントローラ３６８によって正確に位置決めされる。モーター・コントローラ３６８は、ハード・ディスク・コントローラ３６６の指示の下でディスク・プラッタ３７８上の正しいデータ・トラックに読取／書込ヘッド・アセンブリを移動することによって、ディスク・プラッタ３７８に関して読取／書込ヘッド・アセンブリ３７６を位置決めすると同時に、スピンドル・モーター３７２を駆動する。スピンドル・モーター３７２は、ディスク・プラッタ３７８を決定されたスピン・レート（ＲＰＭ）で回転させる。読取／書込ヘッド・アセンブリ３７６が、正しいデータ・トラックに隣接して位置決めされた後に、ディスク・プラッタ３７８がスピンドル・モーター３７２によって回転されるときに、ディスク・プラッタ３７８上のデータを表す磁気信号が、読取／書込ヘッド・アセンブリ３７６によって感知される。感知された磁気信号は、ディスク・プラッタ３７８上の磁気データを表す連続する微細なアナログ信号として供給される。この微細なアナログ信号は、読取／書込ヘッド・アセンブリ３７６から前置増幅器３７０を介して読取チャネル・モジュール３６４に転送される。前置増幅器３７０は、ディスク・プラッタ３７８からアクセスされる微細なアナログ信号を増幅するように動作可能である。読取チャネル回路３１０は、受け取られたアナログ信号を復号し、ディジタル化して、ディスク・プラッタ３７８に最初に書き込まれた情報を再作成する。このデータは、受け取る回路に読取データ３０３として供給される。受け取られた情報の復号の一部として、読取チャネル回路３１０は、データ・シーケンス検出プロセスを実行して、サーボ・データ・セット内のプリアンブルを含むがこれに限定はされないさまざまな情報マーカーを識別して、ディスク・プラッタ３７８に対する相対的な読取／書込ヘッド・アセンブリ３７６の位置を判定する。そのようなデータ・シーケンス検出を、図２に関して上で説明した回路および／または図３ａに関して上で述べた方法を使用して実行することができる。書込動作は、実質的に先行する読取動作の逆であり、書込データ３０１は、読取チャネル回路３１０に供給される。このデータは、その後、符号化され、ディスク・プラッタ３７８に書き込まれる。
結論として、本発明は、データ処理の実行に関する新規のシステム、デバイス、方法、および配置を提供する。本発明の１つまたは複数の実施形態の詳細な説明を上で与えたが、本発明の趣旨から逸脱しない、さまざまな代替形態、修正形態、および同等物が、当業者に明白であろう。したがって、上の説明を、本発明の範囲を限定するものと解釈してはならず、本発明の範囲は、添付の特許請求の範囲によって定義される。

Claims (17)

  1. 一連のデータ・サンプルを受け取り、
    第１の２進遷移に対応する第１相関器値によって前記一連のデータ・サンプルの一部を乗算して第１値を作り、
    第２の２進遷移に対応する第２相関器値によって前記一連のデータ・サンプルの前記一部を乗算して第２値を作り、
    加算器回路によって第１の以前の状態値に前記第１値を加算して第１中間値を作り、
    第２の以前の状態値に前記第２値を加算して第２中間値を作り、
    前記第１中間値および前記第２中間値のうちのより大きいものを選択して第１の存続中間値を作り、
    第３の２進遷移に対応する第３相関器値によって前記一連のデータ・サンプルの前記一部を乗算して第３値を作り、
    第４の２進遷移に対応する第４相関器値によって前記一連のデータ・サンプルの前記一部を乗算して第４値を作り、
    前記第１の以前の状態値に前記第３値を加算して第３中間値を作り、
    前記第２の以前の状態値に前記第４値を加算して第４中間値を作り、
    前記第３中間値および前記第４中間値のうちのより大きいものを選択して第２の存続中間値を作り、
    前記第１の存続中間値および前記第２の存続中間値のうちのより大きいものを選択して存続状態値を作り、前記存続状態値は存続状態に関連しており、
    ビット・シーケンス内の最も最近のビットとして前記存続状態を選択する、ことを含む、データ検出の方法。
  2. 前記第１の存続中間値および前記第２の存続中間値のうちの前記選択された１つを計算する際に使用された前記第１の以前の状態値および前記第２の以前の状態値のうちの１つに対応する以前の状態を前記ビット・シーケンス内の前記最も最近のビットに先行するビットとして選択することをさらに含む、請求項１に記載の方法。
  3. 前記第１の以前の状態値として前記第１の存続中間値を格納することをさらに含む、請求項１又は２に記載の方法。
  4. 前記第２の以前の状態値として前記第２の存続中間値を格納することをさらに含む、請求項１又は２に記載の方法。
  5. 前記第１の以前の状態値は０状態に対応し、前記第２の以前の状態値は１状態に対応する、請求項１〜４の何れかに記載の方法。
  6. 前記第３の２進遷移は０状態から１状態への遷移であり、前記第４の２進遷移は１状態から１状態への遷移である、請求項１〜５のに記載の方法。
  7. 前記第１の２進遷移は１状態から０状態への遷移であり、前記第２の２進遷移は０状態から０状態への遷移である、請求項６に記載の方法。
  8. 前記第１相関器値は配列１，０，−１，−１であり、前記第２相関器値は配列０，１，０，−１であり、前記第３相関器値は配列−１，０，１，１であり、前記第４相関器値は配列０，−１，０，１である、請求項１〜７の何れかに記載の方法。
  9. １状態から１状態への遷移に対応する第１相関器値によって一連のディジタル・サンプルを乗算して第１値を作るよう動作可能な第１乗算器回路と、
    ０状態から１状態への遷移に対応する第２相関器値によって前記一連のディジタル・サンプルを乗算して第２値を作るよう動作可能な第２乗算器回路と、
    １状態から０状態への遷移に対応する第３相関器値によって前記一連のディジタル・サンプルを乗算して第３値を作るよう動作可能な第３乗算器回路と、
    ０状態から０状態への遷移に対応する第４相関器値によって前記一連のディジタル・サンプルを乗算して第４値を作るよう動作可能な第４乗算器回路と、
    前記第１値と以前の１状態値とを合計して第１中間状態値を作るよう動作可能な第１加算器回路と、
    前記第２値と以前の０状態値とを合計して第２中間状態値を作るよう動作可能な第２加算器回路と、
    前記第１中間状態値および前記第２中間状態値のうちのより大きいものを選択して第１の存続中間状態値を作るよう動作可能な第１セレクタ回路と、
    前記第３値と以前の０状態値とを合計して第３中間状態値を作るよう動作可能な第３加算器回路と、
    前記第４値と前記以前の１状態値とを合計して第４中間状態値を作るよう動作可能な第４加算器回路と、
    前記第３中間状態値および前記第４中間状態値のうちのより大きいものを選択して第２の存続中間状態値を作るよう動作可能な第２セレクタ回路と、
    前記第１の存続中間状態値および前記第２の存続中間状態値のうちのより大きいものを選択して存続状態値を作るよう動作可能な第３セレクタ回路と、
    前記存続状態値に関連する状態をビット・シーケンス内の最も最近のビットとして識別するように動作可能な状態回路とを含む、シーケンス検出器回路。
  10. 前記状態回路は、前記存続状態値を計算するのに使用された経路内の一連の１つまたは複数の先行する状態を識別するようさらに動作可能である、請求項９に記載の回路。
  11. 前記状態回路は、前記存続状態値を計算する際に使用された前記以前の０状態値および前記以前の１状態値のうちの１つに対応する状態を前記ビット・シーケンス内の前記最も最近のビットに先行するビットとして識別するようさらに動作可能である、請求項９に記載のシーケンス検出器回路。
  12. 前記第１の存続中間状態値を前記以前の１状態値として格納するよう動作可能な以前の１状態メモリと、
    前記第２の存続中間状態値を前記以前の０状態値として格納するよう動作可能な以前の０状態メモリとをさらに含む、請求項９〜１１の何れかに記載の回路。
  13. 前記第１相関器値は配列０，−１，０，１であり、前記第２相関器値は配列−１，０，１，１であり、前記第３相関器値は配列１，０，−１，−１であり、前記第４相関器値は配列０，１，０，−１である、請求項９〜１２の何れかに記載の回路。
  14. 記憶媒体上で維持される情報を読取／書込ヘッド・アセンブリを介して受け取るように動作可能な検出器回路を含むストレージ・デバイスであって、前記検出器回路が、
    １状態から１状態への遷移に対応する第１相関器値によって一連のディジタル・サンプルを乗算して第１値を作るよう動作可能な第１乗算器回路と、
    ０状態から１状態への遷移に対応する第２相関器値によって前記一連のディジタル・サンプルを乗算して第２値を作るよう動作可能な第２乗算器回路と、
    １状態から０状態への遷移に対応する第３相関器値によって前記一連のディジタル・サンプルを乗算して第３値を作るよう動作可能な第３乗算器回路と、
    ０状態から０状態への遷移に対応する第４相関器値によって前記一連のディジタル・サンプルを乗算して第４値を作るよう動作可能な第４乗算器回路と、
    前記第１値と以前の１状態値とを合計して第１中間状態値を作るよう動作可能な第１加算器回路と、
    前記第２値と以前の０状態値とを合計して第２中間状態値を作るよう動作可能な第２加算器回路と、
    前記第１中間状態値および前記第２中間状態値のうちのより大きいものを選択して第１の存続中間状態値を作るよう動作可能な第１セレクタ回路と、
    前記第３値と前記以前の０状態値とを合計して第３中間状態値を作るよう動作可能な第３加算器回路と、
    前記第４値と前記以前の１状態値とを合計して第４中間状態値を作るよう動作可能な第４加算器回路と、
    前記第３中間状態値および前記第４中間状態値のうちのより大きいものを選択して第２の存続中間状態値を作るよう動作可能な第２セレクタ回路と、
    前記第１の存続中間状態値および前記第２の存続中間状態値のうちのより大きいものを選択して存続状態値を作るよう動作可能な第３セレクタ回路と、
    前記存続状態値に関連する状態をビット・シーケンス内の最も最近のビットとして識別するよう動作可能な状態回路とを含む、ストレージ・デバイス。
  15. 前記状態回路は、前記存続状態値を計算する際に使用された前記以前の０状態値および以前の１状態値のうちの１つに対応する状態を前記ビット・シーケンス内の前記最も最近のビットに先行するビットとして識別するようさらに動作可能である、請求項１４に記載のストレージ・デバイス。
  16. 前記第１の存続中間状態値を前記以前の１状態値として格納するよう動作可能な以前の１状態メモリと、
    前記第２の存続中間状態値を前記以前の０状態値として格納するよう動作可能な以前の０状態メモリとをさらに含む、請求項１４又は１５に記載のストレージ・デバイス。
  17. 前記第１相関器値は配列０，−１，０，１であり、前記第２相関器値は配列−１，０，１，１であり、前記第３相関器値は配列１，０，−１，−１であり、前記第４相関器値は配列０，１，０，−１である、請求項１４〜１６の何れかに記載のストレージ・デバイス。
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Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8261171B2 (en) * 2011-01-27 2012-09-04 Lsi Corporation Systems and methods for diversity combined data detection
US8565047B2 (en) 2011-04-28 2013-10-22 Lsi Corporation Systems and methods for data write loopback based timing control
US20130094619A1 (en) * 2011-10-17 2013-04-18 Qualcomm Incorporated Systems and methods for packet detection
US8773811B2 (en) 2011-12-12 2014-07-08 Lsi Corporation Systems and methods for zone servo timing gain recovery
US8625216B2 (en) 2012-06-07 2014-01-07 Lsi Corporation Servo zone detector
US8681444B2 (en) 2012-06-07 2014-03-25 Lsi Corporation Multi-zone servo processor
US8564897B1 (en) 2012-06-21 2013-10-22 Lsi Corporation Systems and methods for enhanced sync mark detection
US9019641B2 (en) 2012-12-13 2015-04-28 Lsi Corporation Systems and methods for adaptive threshold pattern detection
US9053217B2 (en) 2013-02-17 2015-06-09 Lsi Corporation Ratio-adjustable sync mark detection system
US9196297B2 (en) 2013-03-14 2015-11-24 Avago Technologies General Ip (Singapore) Pte. Ltd. Systems and methods for enhanced sync mark mis-detection protection
US9275655B2 (en) 2013-06-11 2016-03-01 Avago Technologies General Ip (Singapore) Pte. Ltd. Timing error detector with diversity loop detector decision feedback
US10152999B2 (en) 2013-07-03 2018-12-11 Avago Technologies International Sales Pte. Limited Systems and methods for correlation based data alignment
US9129650B2 (en) 2013-07-25 2015-09-08 Avago Technologies General Ip (Singapore) Pte. Ltd. Array-reader based magnetic recording systems with frequency division multiplexing
US9129646B2 (en) 2013-09-07 2015-09-08 Avago Technologies General Ip (Singapore) Pte. Ltd. Array-reader based magnetic recording systems with mixed synchronization
US9323625B2 (en) 2013-11-12 2016-04-26 Avago Technologies General Ip (Singapore) Pte. Ltd. Systems and methods for lost synchronization data set reprocessing

Family Cites Families (127)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3973183A (en) 1971-08-20 1976-08-03 Agency Of Industrial Science & Technology Method and apparatus for detecting uneven magnetic field by a change in resistance of semiconductor element
US3973182A (en) 1971-08-20 1976-08-03 Agency Of Industrial Science & Technology Method and apparatus for detecting uneven magnetic field by hall effect in semiconductor
US4024571A (en) 1975-08-14 1977-05-17 Rca Corporation Synchronizing system employing burst crossover detection
US4644564A (en) * 1983-08-05 1987-02-17 International Business Machines Corporation Decoding the output signal of a partial-response class-IV communication or recording device channel
US4571734A (en) * 1983-08-05 1986-02-18 International Business Machines Corporation Method and apparatus for decoding the output signal of a partial-response class-IV communication or recording-device channel
US4777544A (en) 1986-08-15 1988-10-11 International Business Machine Corporation Method and apparatus for in-situ measurement of head/recording medium clearance
DE3938520A1 (de) 1989-11-21 1991-05-29 Teves Gmbh Alfred Verfahren und system zur messdatenerfassung und -auswertung
US5130866A (en) 1990-07-17 1992-07-14 International Business Machines Corporation Method and circuitry for in-situ measurement of transducer/recording medium clearance and transducer magnetic instability
US5278703A (en) 1991-06-21 1994-01-11 Digital Equipment Corp. Embedded servo banded format for magnetic disks for use with a data processing system
US5309357A (en) 1992-01-28 1994-05-03 Independent Scintillation Imaging Systems (Isis) Inc. Scintillation data collecting apparatus and method
WO1993026106A1 (en) * 1992-06-18 1993-12-23 Oki Electric Industry Co., Ltd. Maximum likelihood sequence estimating device and method therefor
US5341249A (en) 1992-08-27 1994-08-23 Quantum Corporation Disk drive using PRML class IV sampling data detection with digital adaptive equalization
US5377058A (en) 1992-12-31 1994-12-27 International Business Machines Corporation Fly height servo control of read/write head suspension
US5400201A (en) 1993-10-25 1995-03-21 Syquest Technology, Inc. Servo burst pattern for removing offset caused by magnetic distortion and method associated therewith
JPH07302938A (ja) 1994-04-28 1995-11-14 Sony Corp 圧電セラミックトランス及びその製造方法
US5798885A (en) 1994-06-06 1998-08-25 Fujitsu Limited Head positioning control for disk apparatus using peak detection, polarity detection and sector mark detection
US5594341A (en) 1994-06-27 1997-01-14 Varian Associates, Inc. Nuclear magnetic resonance receiver, method and system
US5862005A (en) 1994-10-11 1999-01-19 Quantum Corporation Synchronous detection of wide bi-phase coded servo information for disk drive
JPH08242179A (ja) * 1995-03-02 1996-09-17 Toshiba Corp ビタビ復号装置
US5796535A (en) 1995-05-12 1998-08-18 Cirrus Logic, Inc. Sampled amplitude read channel employing a user data frequency synthesizer and a servo data frequency synthesizer
US5696639A (en) 1995-05-12 1997-12-09 Cirrus Logic, Inc. Sampled amplitude read channel employing interpolated timing recovery
US5668679A (en) 1995-12-21 1997-09-16 Quantum Corporation System for self-servowriting a disk drive
US5987562A (en) 1996-03-08 1999-11-16 Texas Instruments Incorporated Waveform sampler and method for sampling a signal from a read channel
US6023383A (en) 1996-03-19 2000-02-08 Texas Instruments Incorporated Error estimation circuit and method for providing a read channel error signal
US5787125A (en) 1996-05-06 1998-07-28 Motorola, Inc. Apparatus for deriving in-phase and quadrature-phase baseband signals from a communication signal
FR2748571B1 (fr) 1996-05-09 1998-08-07 Europ Agence Spatiale Dispositif de recepteur pour systeme de navigation notamment par satellite
US6005903A (en) * 1996-07-08 1999-12-21 Mendelovicz; Ephraim Digital correlator
US5844920A (en) 1996-11-07 1998-12-01 Cirrus Logic, Inc. Thermal asperity compensation using multiple sync marks for retroactive and split segment data synchronization in a magnetic disk storage system
US5835295A (en) 1996-11-18 1998-11-10 Cirrus Logice, Inc. Zero phase restart interpolated timing recovery in a sampled amplitude read channel
US5892632A (en) 1996-11-18 1999-04-06 Cirrus Logic, Inc. Sampled amplitude read channel employing a residue number system FIR filter in an adaptive equalizer and in interpolated timing recovery
US5901010A (en) 1997-02-07 1999-05-04 Cirrus Logic, Inc. Magnetic disc recording system employing two stage actuators for simultaneous accesses through multiple recording heads
US5781129A (en) 1997-03-03 1998-07-14 Motorola, Inc. Adaptive encoder circuit for multiple data channels and method of encoding
US6411452B1 (en) 1997-03-11 2002-06-25 Western Digital Technologies, Inc. Disk drive employing read error tolerant sync mark detection
US5970104A (en) 1997-03-19 1999-10-19 Cadence Design Systems, Inc. Method and apparatus for generating branch metrics and branch indices for convolutional code Viterbi decoders
US6081397A (en) 1997-04-08 2000-06-27 International Business Machines Corporation Method and apparatus for SID-to-SID period estimation
US6009549A (en) 1997-05-15 1999-12-28 Cirrus Logic, Inc. Disk storage system employing error detection and correction of channel coded data, interpolated timing recovery, and retroactive/split-segment symbol synchronization
US5955783A (en) 1997-06-18 1999-09-21 Lsi Logic Corporation High frequency signal processing chip having signal pins distributed to minimize signal interference
US5986830A (en) 1997-07-30 1999-11-16 Cirrus Logic, Inc. Read/write channel write precompensation system and method using one or more delay clocks
US6493162B1 (en) 1997-12-05 2002-12-10 Seagate Technology Llc Frame synchronization for viterbi detector
US6111712A (en) 1998-03-06 2000-08-29 Cirrus Logic, Inc. Method to improve the jitter of high frequency phase locked loops used in read channels
US6158107A (en) 1998-04-02 2000-12-12 International Business Machines Corporation Inverted merged MR head with plated notched first pole tip and self-aligned second pole tip
WO2000000975A1 (fr) 1998-06-30 2000-01-06 Asahi Kasei Kogyo Kabushiki Kaisha Circuit a boucle a phase asservie
US6208478B1 (en) 1998-07-07 2001-03-27 Texas Instruments Incorporated Read clock interface for read channel device
US6657802B1 (en) 1999-04-16 2003-12-02 Infineon Technologies Corporation Phase assisted synchronization detector
US6404829B1 (en) 1999-06-29 2002-06-11 Oak Technology, Inc. DC insensitive AGC circuit for optical PRML read channel
JP4238425B2 (ja) * 1999-08-03 2009-03-18 ソニー株式会社 ディスクドライブ装置およびサーボ情報検出方法
EP1435609B1 (en) 2000-01-14 2009-04-08 Panasonic Corporation Optical disc and optical disc address reading apparatus and method
US6530060B1 (en) 2000-02-08 2003-03-04 Cirrus Logic, Inc. Sampled amplitude read channel employing a post processor with a boundary error compensator which compensates for boundary error events in a split-field data sector
US6519102B1 (en) 2000-04-27 2003-02-11 International Business Machines Corporation Method and apparatus for implementing an in-situ digital harmonic computation facility for direct access storage device (DASD)
US6775529B1 (en) 2000-07-31 2004-08-10 Marvell International Ltd. Active resistive summer for a transformer hybrid
US6717764B2 (en) 2000-06-02 2004-04-06 Seagate Technology Llc Method and apparatus for head fly height measurement
US6816328B2 (en) 2000-06-20 2004-11-09 Infineon Technologies North America Corp. Pseudo-synchronous interpolated timing recovery for a sampled amplitude read channel
US6400518B1 (en) 2000-11-01 2002-06-04 International Business Machines Corporation Magneto-resistive asymmetry correction circuit
US6606048B1 (en) 2000-11-16 2003-08-12 Marvell International, Ltd. Method and apparatus for equalizing the digital performance of multiple ADC's
US6490110B2 (en) 2000-12-05 2002-12-03 Cirrus Logic, Inc. Servo data detection with improved phase shift tolerance
JP2002175673A (ja) 2000-12-07 2002-06-21 Nec Corp Ｐｌｌ回路、データ検出回路及びディスク装置
JP4112809B2 (ja) 2001-01-31 2008-07-02 株式会社東芝 垂直磁気記録方式の磁気ディスク装置及びディスク製造方法
US6603622B1 (en) 2001-02-28 2003-08-05 Western Digital Technologies, Inc. Disk drive employing a sync mark detector comprising a matched filter and a dual polarity correlator
US6963521B2 (en) 2001-03-30 2005-11-08 Sony Corporation Disc drive apparatus
JP2002329329A (ja) 2001-04-27 2002-11-15 Sony Corp 相変化記録方式の光ディスク及び光ディスク装置
US6865040B2 (en) 2001-05-22 2005-03-08 Seagate Technology, Llc Method and system for measuring fly height
US6633447B2 (en) 2001-05-25 2003-10-14 Infineon Technologies Ag Method and apparatus for compensation of second order distortion
US7010065B2 (en) * 2001-05-25 2006-03-07 Hitachi Global Storage Technologies Netherlands B.V. Method and apparatus for word synchronization with large coding distance and fault tolerance for PRML systems
JP4726337B2 (ja) 2001-06-27 2011-07-20 ルネサスエレクトロニクス株式会社 ワンチップマイクロコンピュータ
US6856183B2 (en) 2001-10-12 2005-02-15 Agere Systems Inc. Scheme to improve performance of timing recovery systems for read channels in a disk drive
US7082005B2 (en) 2001-10-24 2006-07-25 Agere Systems Inc. Servo data detection in the presence or absence of radial incoherence using digital interpolators
US6813108B2 (en) 2001-10-24 2004-11-02 Agere Systems Inc. Servo data detection in presence of radial incoherence using multiple data detectors
JP4109003B2 (ja) 2002-01-21 2008-06-25 富士通株式会社 情報記録再生装置、信号復号回路及び方法
US7126776B1 (en) 2002-04-17 2006-10-24 Western Digital Technologies, Inc. Disk drive having a sector clock that is synchronized to the angular speed of the spindle motor
US7088533B1 (en) 2002-04-23 2006-08-08 Maxtor Corporation Method of self-servo writing in a disk drive using a spiral pattern
TW563318B (en) 2002-05-20 2003-11-21 Via Optical Solution Inc Timing recovery circuit and method
JP2004014090A (ja) 2002-06-11 2004-01-15 Fujitsu Ltd データ再生装置、再生方法、及び再生装置の制御を行う回路
JP2004095047A (ja) 2002-08-30 2004-03-25 Toshiba Corp ディスク記憶装置及び同装置におけるサーボアドレスマーク検出方法
US6999264B2 (en) 2002-12-27 2006-02-14 Matsushita Electric Industrial Co., Ltd. Methods for variable multi-pass servowriting and self-servowriting
US7092462B2 (en) 2003-01-14 2006-08-15 Agere Systems Inc. Asynchronous servo RRO detection employing interpolation
US7116504B1 (en) 2003-03-25 2006-10-03 Marvell International Ltd. DC-offset compensation loops for magnetic recording system
US7136250B1 (en) 2003-03-25 2006-11-14 Marvell International Ltd. Detecting fly height of a head over a storage medium
US7199961B1 (en) 2003-03-25 2007-04-03 Marvell International Ltd. Detecting fly height of a head over a storage medium
US7002761B1 (en) 2003-03-27 2006-02-21 Marvell International Ltd. Demodulation compensation for spiral servo tracks in hard disk drives
US6912099B2 (en) * 2003-05-13 2005-06-28 Agere Systems Inc. Maximum likelihood detection of asynchronous servo data employing interpolation
KR20060017788A (ko) 2003-05-16 2006-02-27 톰슨 라이센싱 Ｄｓｐ-기반의 데이터 복구
US7191382B2 (en) 2003-06-02 2007-03-13 Fujitsu Limited Methods and apparatus for correcting data and error detection codes on the fly
US7308057B1 (en) 2003-06-05 2007-12-11 Maxtor Corporation Baseline wander compensation for perpendicular recording
US7038875B2 (en) 2003-07-31 2006-05-02 Seagate Technology Llc Dynamic measurement of head media spacing modulation
US7016131B2 (en) 2003-08-29 2006-03-21 Agency For Science, Technology And Research Method and implementation of in-situ absolute head medium spacing measurement
US7203017B1 (en) 2003-09-23 2007-04-10 Marvell International Ltd. Timing recovery for data storage channels with buffered sectors
US7620101B1 (en) 2003-09-24 2009-11-17 Cypress Semiconductor Corporation Equalizer circuit, communication system, and method that is adaptive to varying launch amplitudes for reducing receiver error
US7002767B2 (en) 2003-09-30 2006-02-21 Agere Systems Inc. Detection of recorded data employing interpolation with gain compensation
KR20060107536A (ko) 2003-11-18 2006-10-13 소니 가부시끼 가이샤 재생 장치 및 재생 방법, 기록 매체, 및 프로그램
SG125102A1 (en) 2004-01-21 2006-09-29 Seagate Technology Llc Head polarity detection algorithm and apparatus
US7154689B1 (en) 2004-02-05 2006-12-26 Maxtor Corporation Apparatus for writing servo bursts on a disk with servo track pitch based on read element width and methods of manufacturing same
US7230789B1 (en) 2004-04-08 2007-06-12 Maxtor Corporation Method and apparatus for performing a self-servo write operation in a disk drive using spiral servo information
US7180693B2 (en) 2004-04-14 2007-02-20 Agere Systems Inc. Method and apparatus for maximum likelihood detection of data employing interpolation with compensation of signal asymmetry
US8405924B2 (en) 2004-04-30 2013-03-26 Agere Systems Llc Method and apparatus for improved address mark detection
US7098833B2 (en) * 2004-06-04 2006-08-29 Texas Instruments Incorporated Tri-value decoder circuit and method
JP4427392B2 (ja) 2004-06-22 2010-03-03 株式会社東芝 磁気記録媒体、その製造方法及び磁気記録再生装置
US7079342B1 (en) 2004-07-26 2006-07-18 Marvell International Ltd. Method and apparatus for asymmetry correction in magnetic recording channels
US7248426B1 (en) 2004-07-30 2007-07-24 Western Digital Technologies, Inc. Servo writing a disk drive from spiral tracks by shifting a demodulation window an integer number of sync mark intervals
US7253984B1 (en) 2004-09-02 2007-08-07 Maxtor Corporation Disk drive that generates a position error signal and a fly height signal from a servo burst pattern
US7193544B1 (en) 2004-09-08 2007-03-20 Northrop Grumman Corporation Parallel, adaptive delta sigma ADC
US7206146B2 (en) 2004-10-27 2007-04-17 Hitachi Global Storage Technologies Netherlands B.V. Biphase magnetic pattern detector using multiple matched filters for hard disk drive
US7248425B2 (en) 2004-12-14 2007-07-24 Samsung Electronics Co., Ltd. Disk writing/reproducing apparatus and method
US7167328B2 (en) 2004-12-17 2007-01-23 Agere Systems Inc. Synchronizing an asynchronously detected servo signal to synchronous servo demodulation
US7193798B2 (en) 2005-01-12 2007-03-20 Agere Systems, Inc. Method and apparatus for encoding and decoding a runout correction bit pattern of servo field
US7362536B1 (en) 2005-07-08 2008-04-22 Maxtor Corporation Disk drive that compensates for phase incoherence between radially adjacent servo tracks and methods thereof
JP2007087537A (ja) 2005-09-22 2007-04-05 Rohm Co Ltd 信号処理装置、信号処理方法、および記憶システム
US7693243B2 (en) 2005-09-26 2010-04-06 Via Technologies, Inc. Method and circuit for timing recovery
US7432750B1 (en) 2005-12-07 2008-10-07 Netlogic Microsystems, Inc. Methods and apparatus for frequency synthesis with feedback interpolation
US7400464B1 (en) 2006-02-24 2008-07-15 Marvell International Ltd. Synchronous RRO write
JP4413199B2 (ja) 2006-03-23 2010-02-10 東芝ストレージデバイス株式会社 偏心補正方法、信号処理回路、磁気記憶装置及び垂直磁気記録媒体
JP4379814B2 (ja) 2006-03-28 2009-12-09 富士通株式会社 記憶装置、制御方法、制御装置及びプログラム
US7423827B2 (en) 2006-04-20 2008-09-09 Agere Systems Inc. Systems and methods for accessing data from a variable polarity head assembly
US7679850B2 (en) 2006-05-11 2010-03-16 Seagate Technology Llc Position determination using circular shift codes
US7265937B1 (en) 2006-06-09 2007-09-04 Seagate Technology Llc Positioning of a head array over a data storage medium
US7411531B2 (en) 2006-06-30 2008-08-12 Agere Systems Inc. Methods and apparatus for asynchronous sampling of a received signal at a downsampled rate
US7525460B1 (en) 2006-07-13 2009-04-28 Marvell International Ltd. Timing loop based on analog to digital converter output and method of use
FR2904168B1 (fr) 2006-07-18 2008-12-19 Thales Sa Systeme d'estimation de la qualite de reception d'une transmission numerique.
US20080056403A1 (en) 2006-09-01 2008-03-06 On Demand Microelectronics Method and apparatus for timing recovery of pam signals
US7499238B2 (en) 2006-09-22 2009-03-03 Agere Systems Inc. Systems and methods for improving disk drive synchronization
US7643235B2 (en) 2006-09-28 2010-01-05 Seagate Technology Llc Synchronization for data communication
US8107573B2 (en) 2006-10-06 2012-01-31 Realtek Semiconductor Corp. Method and apparatus for baseline wander compensation in Ethernet application
US7446690B2 (en) 2006-11-06 2008-11-04 Atmel Corporation Apparatus and method for implementing an analog-to-digital converter in programmable logic devices
US7420498B2 (en) 2006-11-22 2008-09-02 Infineon Technologies Ag Signal converter performing a role
US7768730B2 (en) 2007-04-30 2010-08-03 Broadcom Corporation Base line control electronics architecture
US7602567B2 (en) 2007-06-28 2009-10-13 Lsi Corporation Feed-forward DC restoration in a perpendicular magnetic read channel
US8102960B2 (en) 2008-03-28 2012-01-24 Intel Corporation Adaptation of a digital receiver
US8599973B2 (en) 2008-04-30 2013-12-03 HGST Netherlands B.V. Detection of synchronization mark from output of matched filter upstream of Viterbi detector

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