JP4087564B2 - Ｐｌｌ回路 - Google Patents

Description

本発明は、ＰＬＬ回路（Ｐｈａｓｅ−Ｌｏｃｋｅｄ Ｌｏｏｐ）に係わり、特に、ＭＯディスク（光磁気ディスク）、ＣＤ（コンパクト・ディスク）、ＭＤ（ミニディスク）、ＨＤ（ハードディスク）等の記憶媒体から読み出された信号に対し、従来より誤ロックを少なくできる上に、早期にロック（同期）動作ができるようにしたＰＬＬ回路に関する。

従来のＰＬＬ回路を含んで構成される復号装置について、図１０を参照して説明する。
この復号装置は、ＭＯ、ＣＤ、ＭＤ、ＨＤ等の読み出し信号を入力信号とし、この入力信号に対して所望の増幅動作を行うゲイン調整器１０と、このゲイン調整器１０の出力をフィルタリングするイコライズフィルタ２０と、ＰＬＬ回路１００と、ビタビ復号結果を出力するビタビ復号回路８０とを有している。

ＰＬＬ回路１００は、図１０に示すように、イコライズフィルタ２０の出力をアナログ・デジタル変換するＡ／Ｄ変換器３０と、このＡ／Ｄ変換器３０からの出力に基づいて位相誤差を求める位相誤差演算部４０と、この位相誤差をデジタル・アナログ変換して出力するＤ／Ａ変換器５０と、Ｄ／Ａ変換器５０の出力を積分するループフィルタ６０と、その積分された信号に応じたサンプリングクロックを生成するＶＣＯ（電圧制御発振器）７０とを備えている。

このＰＬＬ回路１００の各構成要素は全体としてＰＬＬループを構成し、このＰＬＬループによって、位相誤差演算部４０で求められた位相誤差が「０」になるように位相引き込み動作が行われる。また、Ａ／Ｄ変換器３０のサンプリング動作は、ＶＣＯ７０から出力されるサンプリングクロックに同期して行われる。 次に、このような構成からなるＰＬＬ回路１００の動作について、図面を参照して説明する。

Ａ／Ｄ変換器３０は、図１１（ａ）に示すようなアナログ信号が入力されると、同図（ｂ）に示すようなＶＣＯ７０からのサンプリングクロックの立ち上がりに同期してそのアナログ信号をサンプリングしてサンプル値を生成し、このサンプル値を出力する。図１１（ａ）の丸印はサンプリング点を示し、その数値は具体的なサンプル値を示している。位相誤差演算部４０は、上記のように得られた４つのサンプル値に基づき、次の式（１）により上記の入力アナログ信号とサンプリングクロックとの位相誤差を求める。
位相誤差＝｛Ｓｍｐｌ＋（−＋）−Ｓｍｐｌ＋（＋−）｝＋｛Ｓｍｐｌ−（−＋）−Ｓｍｐｌ−（＋−）｝ …式（１）
ここで、式（１）において、Ｓｍｐｌ＋（−＋）はデジタルサンプリング値が負（−）から正（＋）に変化したときの正のサンプル値、Ｓｍｐｌ＋（＋−）はサンプル値が正から負に変化したときの正のサンプル値、Ｓｍｐｌ−（−＋）はサンプル値が負から正に変化したときの負のサンプル値、Ｓｍｐｌ−（＋−）はサンプル値が正から負に変化したときの負のサンプル値である。

位相誤差演算部４０は、サンプル値を２個新たに取り込むたびに、この新たな値を用いて式（１）により位相誤差を求め、位相誤差の値を順次更新していく。この求められた位相誤差は、Ｄ／Ａ変換器５０でデジタル・アナログ変換されてループフィルタ６０で積分され、この積分された信号がＶＣＯ７０の制御信号となり、この制御信号によりＶＣＯ７０の発振周波数が随時制御される。
この時、Ａ／Ｄ変換器３０の入力アナログ信号とＶＣＯ７０からのサンプリングクロックとの関係が図１１に示すような場合には、式（１）による位相誤差は「０」となり、サンプリングクロックによるサンプリング動作は正確に行われている。

一方、入力アナログ信号とサンプリングクロックとの関係が図１２に示すような場合には、式（１）による位相誤差を図中のサンプル値を用いて求めると、位相誤差＝（７−３）＋（−３−（−７））＝８のように正の値となり、入力アナログ信号のサンプルタイミングが遅れた状態にある。このため、サンプリングクロック位相を進める方向の帰還動作が行われる。

また、入力アナログ信号とサンプリングクロックとの関係が図１３に示すような場合には、式（１）による位相誤差を図中のサンプル値を用いて求めると、位相誤差＝（３−７）＋（−７−（−３））＝−８のように負の値となり、入力アナログ信号のサンプルタイミングが進んだ状態となる。このため、サンプリングクロックの位相を遅らせる方向の帰還動作が行われる。このような帰還制御を行うと、最終的に式（１）の位相誤差値が零となる様に帰還がかかり位相引き込み動作が完了して、ロック動作が行われることになる。

ところで、上述したものとは異なる従来の同期手法として、例えば、図１１（ａ）に示す入力アナログ信号のゼロクロスポイント（信号が零になる点）に、サンプリングクロックのエッヂを対応させるようにサンプリングクロックを生成する手法が提案されている。ところが、この同期手法では、図１０に示すようなＰＬＬループではなく、いわゆるエッヂ引き込みタイプのＰＬＬ回路とする必要があると共に、遅延素子等の他の回路素子も必要となる。このタイプのＰＬＬ回路は、アナログ型ＰＬＬ回路と称され、ＰＲＭＬ（Ｐａｒｔｉａｌ Ｒｅｓｐｏｎｓｅ Ｍａｘｉｍｕｍ Ｌｉｋｅｌｉｈｏｏｄ）方式のように信号をデジタル変換した後のデータに対して、位相引き込みを行う必要がある場合には、精度の良い引き込み動作が行えない。

さらに、この種の他の従来技術としては、位相（周波数を含む）引き込み時の高速化のために、図１０に示したＤ／Ａ変換器５０、ループフィルタ６０、およびＶＣＯ７０を含むＰＬＬループを２系統設け、一方のＰＬＬのＰＬＬループは引き込み時に可能な限りゲインを高く設定し、他方のＰＬＬのＰＬＬループは引き込み後にできるだけループを安定状態とするためにゲインを低く設定するもの等があった。

しかしながら、従来のＰＬＬ回路においては、以下に説明するような誤ロックが生じ、ＰＬＬ回路の性能を著しく低下させていた。

図１４に示すものは、入力信号の周波数は所望の値になっているがサンプリング点が所望の位置ではなく、Ｓｍｐｌ−（＋−）とＳｍｐｌ−（−＋）とが同一のサンプリング点に対応してしまい、式（１）の演算結果が「０」となり位相誤差が「０」になってしまう場合である。この場合には、本来安定してはならない状態でＰＬＬループによるフィードバック制御状態が安定してしまい、誤ロック（第１の誤ロック）が発生することになる。

これと同様の事態について、図１５を参照してより具体的に説明する。入力信号のサンプリング点が図１５に示すようになった場合、従来はサンプリング点がゼロクロスの前後であることだけを判断し、サンプル値を式（１）の各項に割り当てるようにしていた。このため、図１５に示す具体的な数値（サンプル値）により式（１）により位相誤差を求めると、位相誤差＝（Ｃ−Ａ）＋（Ｂ−Ｂ）＝（２−２）＋（−６−（６））＝０となる。このように、位相誤差が「０」になると、ＰＬＬループによるフィードバック制御が効かず、誤った位相で安定する可能性があった。

また、図１６に示すものは、入力信号の周波数に対して、ＶＣＯ７０から出力されるサンプリングクロックの周波数が遅れた場合に発生する誤ロックである。図１６（ａ）は、ＶＣＯ７０の発振周波数（ｆＶＣｏ）が入力信号に同期して正確なサンプリングが行われている場合である。図１６（ｂ）および図１６（ｃ）は、入力信号の周波数に対して、ＶＣＯ７０から出力されるサンプリングクロックの周波数が遅い場合（図１６（ｂ）では通常の２倍、図１６（ｃ）では通常の６倍）である。

この場合には、例えば、図１６（ｂ）に示すように、入力信号の正、負のピーク位置でデジタルサンプリングが行われると、Ｓｍｐｌ−（＋−）とＳｍｐｌ−（−＋）とが同一のサンプリング点に対応してしまい、式（１）の演算結果は「０」となり位相誤差が「０」になってしまう。したがって、これによっても誤ロック（第２の誤ロック）が発生することになる。

ところで、Ａ／Ｄ変換器３０への入力信号がオフセットを有するような場合もあり、このような場合には、サンプリング点がずれてしまい誤ロックが発生してしまう可能性があり、その入力信号のオフセットはできるだけ低減することが望まれる。

以上述べたような誤ロックの発生を防止するためには、ＰＬＬループによる引き込み動作が開始されるまでに、ＶＣＯの発振周波数を予想される入力信号の周波数に極力近づけるようにして引き込み動作を行うための回路や、オフセットを小さくするための回路を設ける必要がある。しかし、そのため回路系が複雑になってコスト上昇を招いたり、システム全体の能力を落とすような弊害が考えられる。

本発明は、このような従来の課題を解決するためになされたもので、その第１の目的は、簡易な構成で上述の誤ロックを防止可能なＰＬＬ回路を提供することにある。

また、本発明の第２の目的は、簡易な構成で上述の誤ロックを防止可能な上に、入力信号のオフセットを低減化できるＰＬＬ回路を提供することにある。

本発明は、アナログ信号をサンプリングクロックに同期してサンプリングしてサンプル値を順次得るＡ／Ｄ変換器と、前記サンプル値に基づき、前記アナログ信号と前記サンプリングクロックとの間の位相誤差を求める位相誤差検出回路と、前記位相誤差を積分し該位相誤差に応じて前記サンプリングクロックのタイミングを制御する電圧制御発振器とを備え、前記位相誤差検出回路は、前記Ａ／Ｄ変換器からの振幅と正負符号の２つの情報を持つサンプル値を順次記憶する第１の記憶手段と、前記第１の記憶手段に記憶された所定個数の時系列の前記サンプル値の前記正負符号パターンを求め、該時系列の正負符号パターンに応じて、前記第１の記憶手段に保持された前記サンプル振幅値を第２の記憶手段に下記演算式に基づき位相誤差入力値として更新し、または更新しない処理を行う符号判定手段と、前記符号判定手段の決定に基づき前記演算式に従って前記位相誤差を求める演算手段と、から構成することを特徴とするＰＬＬ回路を提供する。
位相誤差＝｛Ｓｍｐｌ＋（−＋）−Ｓｍｐｌ＋（＋−）｝＋｛Ｓｍｐｌ−（−＋）−Ｓｍｐｌ−（＋−）｝
ここにおいて、Ｓｍｐｌ＋（−＋）はデジタルサンプリング値が負（−）から正（＋）に変化したときの正のサンプル値、Ｓｍｐｌ＋（＋−）はサンプル値が正から負に変化したときの正のサンプル値、Ｓｍｐｌ−（−＋）はサンプル値が負から正に変化したときの負のサンプル値、Ｓｍｐｌ−（＋−）はサンプル値が正から負に変化したときの負のサンプル値である。

本発明のＰＬＬ回路の実施態様として、前記位相誤差検出回路は、前記正負符号パターンと前記演算式の入力値との関係を記述したテーブルを有し、前記正負符号パターンと前記テーブルを参照して前記演算式の入力値を決定するように成したＰＬＬ回路が挙げられる。

本発明のＰＬＬ回路の実施態様として、前記所定個数のサンプル値は、最新の所定個数のサンプル値とそれよりも過去のサンプル値であることを特徴とするＰＬＬ回路が挙げられる。

本発明のＰＬＬ回路の実施態様として、前記所定個数のサンプル値は最新時のものを含めて４個であり、前記過去のサンプル値の個数は最新の４個に連続する２個であるＰＬＬ回路が挙げられる。

本発明のＰＬＬ回路の実施態様として、前記位相誤差検出回路は、前記Ａ／Ｄ変換器からのサンプル値を順次記憶する前記第１の記憶手段と、該第１の記憶手段に記憶されたサンプル値の前記正負符号パターンと状態値から次の状態値を決定して記憶する第３の記憶手段と、前記第１の記憶手段に記憶された最新の所定個数のサンプル値の正負符号パターンと、前記第３の記憶手段に記憶された状態に応じて、前記演算式の入力値として前記第１の記憶手段に記憶された所定のサンプル値に更新、または更新しない処理を決定する符号判定部と、この符号判定部の決定に基づき前記演算式に従って前記位相誤差を求める演算部と、から構成することを特徴とするＰＬＬ回路が挙げられる。

本発明のＰＬＬ回路の実施態様として、前記第３の記憶手段に格納される状態は、前記正負符号パターンが正常であるという状態、該正負符号パターンが異常であるという状態、および該正負符号パターンが上記のいずれかで未定という状態のうちのいずれかであることを特徴とするＰＬＬ回路が挙げられる。

本発明のＰＬＬ回路の実施態様として、前記Ａ／Ｄ変換器の入力アナログ信号が２Ｔパターンであることを特徴とするＰＬＬ回路が挙げられる。

本発明のＰＬＬ回路の実施態様として、前記正負符号パターンが、「＋−＋−」または「−＋−＋」のときには、サンプル値の符号の変化がある場合であっても、前記符号判定部は位相誤差の更新処理を行わない様に成したことを特徴とするＰＬＬ回路が挙げられる。

本発明のＰＬＬ回路の実施態様として、前記符号判定部は、前記正負符号パターンが予め定められたときにのみ、前記演算式の入力値を所定のサンプル値に更新することを特徴とするＰＬＬ回路が挙げられる。

本発明のＰＬＬ回路の実施態様として、前記正負符号パターンが「＋＋−−」または「−−＋＋」、さらに、該正負符号パターンと類似する正負符号パターンとみなせる「＋−＋＋」または「−＋−−」、さらにこの類似パターンと位相がずれたパターンの時には、最新の２つのサンプル値の間で正負符号の変化がない場合であっても、前記演算式の入力値を予め定められたサンプル値に更新することを特徴とするＰＬＬ回路が挙げられる。

本発明のＰＬＬ回路の実施態様として、前記ＰＬＬ回路と、前記Ａ／Ｄ変器から順次出力される複数のサンプル値に対して前記演算式のＳｍｐｌ＋（−＋）および｛Ｓｍｐｌ＋（＋−）を加算する第１の加算手段と、Ｓｍｐｌ−（−＋）およびＳｍｐｌ−（＋−）を減算する第２の加算手段からの出力を加算する第３の加算手段により演算をして、前記アナログ信号のオフセットを検出するオフセット検出手段と、このオフセット検出手段で検出したオフセットを相殺する信号を生成し、この信号を前記Ａ／Ｄ変換器の入力側に供給するオフセット消去手段と、を備えたことを特徴とするＰＬＬ回路が挙げられる。

以下、本発明の実施の形態を図面を参照しつつ説明する。
図１は、本発明の第１の実施形態に係るＰＬＬ回路の構成を示すブロック図である。このＰＬＬ回路は、図１に示すように、入力されるアナログ信号をアナログ・デジタル変換してデジタルサンプリングするＡ／Ｄ変換器３０と、このＡ／Ｄ変換器３０からの出力に基づいて後述のように位相誤差を求める位相誤差演算手段４００と、この求められた位相誤差をデジタル・アナログ変換するＤ／Ａ変換器５０と、デジタル・アナログ変換された位相誤差を積分するループフィルタ６０と、この積分値に応じてサンプリングクロックを生成するＶＣＯ（電圧制御発振器）７０とを有している。位相誤差演算部４００は、後述のような第１の記憶手段を構成するシフトレジスタ４１０と、符号判定部４２０と、演算部４３０とを有している。

Ａ／Ｄ変換器３０は、アナログ信号が入力されると、このアナログ信号をＶＣＯ７０からのサンプリングクロックに同期してサンプリングしてサンプル値を得るように構成されている。このサンプル値は、複数ビットから構成され、その大きさ（振幅値）と符号（正または負）の２つの情報を持っている。

シフトレジスタ４１０は、図１に示すように、Ａ／Ｄ変換器３０から出力される各サンプル値（サンプリングデータ）をそれぞれ保持（記憶）する６つの記憶素子Ｓ０〜Ｓ５から構成されている。そして、このシフトレジスタ４１０は、Ａ／Ｄ変換器３０からサンプル値が送られてくるたびに、サンプル値のシフト動作を行うようになっている。

ここで、シフトレジスタ４１０は、順次２つずつサンプリングデータをＳ１、Ｓ０に取り込んで行くと共に、既に保持されているサンプリングデータを順次２つ分シフトしていくようなものでも良い。この場合には、例えば、あるタイミングで２つのサンプリングデータがＳ１、Ｓ０として取り込まれると、既にＳ３、Ｓ２に保持されているサンプリングデータは、Ｓ５、Ｓ４にシフトされると共に、既にＳ１、Ｓ０に保持されているサンプリングデータは、Ｓ３、Ｓ２にシフトされるように、２つのサンプリング符号がＡ／Ｄ変換器３０から送られてくる毎にシフト動作を行う。

演算部４３０は、Ｓｍｐｌ＋（−＋）の値を保持する第２の記憶手段を構成するレジスタ４３１と、Ｓｍｐｌ＋（＋−）の値を保持する同じく第２の記憶手段を構成するレジスタ４３２と、レジスタ４３１に保持された値とレジスタ４３２に保持された値に負の符号を付したものを加算する（減算する）加算器４３５と、Ｓｍｐｌ−（−＋）の値を保持する同じく第２の記憶手段を構成するレジスタ４３３と、Ｓｍｐｌ−（＋−）の値を保持する同じく第２の記憶手段を構成するレジスタ４３４と、レジスタ４３３に保持された値とレジスタ４３４に保持された値に負の符号を付したものを加算する（減算する）加算器４３６と、加算器４３５および加算器４３６の夫々の加算結果を加算する加算器４３７とを有している。

加算器４３５が、レジスタ４３１に保持された値とレジスタ４３２に保持された値に負の符号を付したものを加算すると共に、加算器４３６は、レジスタ４３３に保持された値とレジスタ４３４に保持された値に負の符号を付したものを加算し、さらに、加算器４３７が、両加算器４３５、４３６の夫々の加算結果を加算出力するので、「｛Ｓｍｐｌ＋（−＋）−Ｓｍｐｌ＋（＋−）｝＋｛Ｓｍｐｌ−（−＋）−Ｓｍｐｌ−（＋−）｝」で求まる値が位相誤差として求められてＤ／Ａ変換器５０に送られる。

符号判定部４２０は、第１の記憶手段であるシフトレジスタ４１０の記憶素子Ｓ０〜Ｓ５に保持されているサンプル値の正負符号パターン（図４（ｂ）に示すような時系列の符号パターン）を求め、この求めた符号パターンに応じて、シフトレジスタ４１０の記憶素子Ｓ０〜Ｓ３に保持されているサンプル値を所定のレジスタ４３１〜４３４に格納する処理を行う。

換言すると、この符号判定部４２０は、シフトレジスタ４１０がサンプル値を２つ取り込むたびに、上記の時系列の正負符号パターンを求め、この求めた正負符号パターンに応じてシフトレジスタ４１０の記憶素子Ｓ０〜Ｓ３に保持されているサンプル振幅値をレジスタ４３１〜４３４に割り当てる処理をする。ここで、符号判定部４２０が処理をする際に、シフトレジスタ４１０の記憶素子Ｓ０〜Ｓ３の内容が最新のサンプル値となり、記憶素子Ｓ４、Ｓ５のサンプル値が過去のサンプル値となる。なお、符号判定部４２０の処理は、シフトレジスタ４１０がサンプル値を１つ取り込むたびに行うようにしても良く、この場合は高速処理が可能である。図２は、上述の符号判定部４２０が上記の処理を行うためのテーブルの一例であり、シフトレジスタ４１０の記憶素子Ｓ５〜Ｓ０に保持されるデジタル値の正負符号パターン（図中の＊は、いずれの符号でも良いことを意味する）と、その処理内容の関係が記述されている。

例えば、図２の符号Ａ１で示すように、記憶素子Ｓ５〜Ｓ０までに保持されるデジタル値の符号パターンが「＊＋＋−＋＋」ならば、符号判定部４２０は、記憶素子Ｓ１のサンプル値をレジスタ４３３に格納すると共に、記憶素子Ｓ０のサンプル値をレジスタ４３１に格納する。

一方、図２の符号Ｂ１で示すように、記憶素子Ｓ５〜Ｓ０までに保持されるデジタル値の符号パターンが「＊＊＋−＋−」ならば、符号判定部４２０は、レジスタ４３１〜４３４の値の更新を行わず、したがって、演算部４３０で求められる位相誤差は更新されない（図中処理内容「−」で示す）。

演算部４３０により位相誤差が求められると、これがＤ／Ａ変換器５０によってデジタル・アナログ変換され、このアナログ変換値がループフィルタ６０によって積分されて、さらに、ＶＣＯ７０は、この積分値に対応する周波数のサンプリングクロックをＡ／Ｄ変換器３０に供給して、通常のＰＬＬ動作を行う。

この第１実施形態によれば、図２の符号Ａ１〜Ａ６やＢ１〜Ｂ４で示された、サンプル値の符号パターンに対する処理を行うことによって、前述した第１や第２の誤ロックの発生を防止することが可能になる。以下、この理由について説明する。

図１４に示す第１の誤ロックは、サンプリング周期の４倍の周波数の波形に同期を取る際に位相誤差が「０」になって安定してしまう場合である。この波形は、ＭＯディスク（光磁気ディスク）の読み取り波形の先頭部分で「２Ｔパターン」と称されている。

符号の変化が「＋＋−−」、「−−＋＋」、「−＋＋−」、「＋−−＋」である場合には、最新の入力符号だけを考慮していれば引き込み動作を行えたが、符号変化が「＋−＋＋」、「−＋−−」、「−＋＋＋」、「＋−−−」の繰り返しの場合に、従来方式による位相誤差計算を行うと、Ｓｍｐｌ−（＋−）とＳｍｐｌ−（−＋）（あるいはＳｍｐｌ＋（＋−）とＳｍｐｌ＋（−＋））が同じ値となって、その結果、位相誤差が「０」になり誤ロックする場合があった。

即ち、位相誤差が「｛Ｓｍｐｌ＋（＋−）−Ｓｍｐｌ＋（−＋）｝＋｛Ｓｍｐｌ−（−＋）−Ｓｍｐｌ−（＋−）｝＝｛Ｓｍｐｌ＋（＋−）−Ｓｍｐｌ＋（−＋）｝」となり、Ｓｍｐｌ＋（＋−）＝Ｓｍｐｌ＋（−＋）の場合には位相誤差が「０」になり誤ロックが発生していた。

これに対して、この第１実施形態によれば、最新のサンプル値の符号だけではなく、過去の符号変化のパターンを考慮することで、既知のパターンが入力されたと推定してその既知パターンに引き込むことが可能となる。

図３の模式的説明図は、図２の符号Ａ１に対応する場合を示したもので、サンプリング点が矢印で図示する方向にずれるよう、フィードバックループが機能するように位相誤差が計算され、具体的には位相誤差は「｛Ｓｍｐｌ＋（＋−）−Ｓｍｐｌ＋（−＋）｝＋｛Ｓｍｐｌ−（−＋）−Ｓｍｐｌ−（＋−）｝＝（Ｓ３−Ｓ０）＋（Ｓ１−Ｓ２）」となる。

このように、図２中の符号Ａ１からＡ６に示すものは、従来方式によれば最新の２つのサンプル値の間では符号の変化がないのでこの２つのサンプル値を用いて位相誤差は更新されないが、第１実施形態によれば、最新サンプル以前のパターンも考慮して位相誤差が更新されて第１の誤ロックの発生を防止できる。なお、符号パターンから自動的に既知のパターンに引き込むことができ、外部から２Ｔパターンの開始と終了を指示しなくてもよいので、回路自体を小型化することも可能となる。

次に、同様な例を図４、図５、および図１５を用い、具体的な数値を用いて説明する。

いま、入力信号のサンプリング点が図４に示すような場合とすると、従来の方法では上述のような理由により、位相誤差は「０」となる。図４の数値は、サンプリング点の具体的なサンプル振幅値である。

ところが、第１実施形態によれば、図２に従う処理がされ、この処理はシフトレジスタ４１０のサンプル値が２つ更新されるたびに行われるので、図４の場合には、図５（ａ）に示す場合と、それに対して位相がずれた同図（ｂ）に示す場合の２つケースがある。

いま、例えば、シフトレジスタ４１０の記憶素子Ｓ３〜Ｓ０のサンプル値の符号パターンが「＋＋＋−」の場合には、図５（ａ）に示すように、図２の処理内容は同図の符号Ｄ１で示すものなる。また、その符号パターンが「＋＋−＋」の場合には、図５（ｂ）に示すように、図２の処理内容は同図の符号Ａ５で示すものなる。

このように図５（ａ）（ｂ）に示す符号パターンに対応する処理内容がいずれの場合でも、図中のサンプル値を用いて位相誤差を求めると、位相誤差＝（Ｄ−Ａ）＋（Ｃ−Ｂ）＝８＋８＝１６となる。

このように第１実施形態によれば、位相誤差が従来方式のように「０」となって安定することなくＰＬＬループにおいてフィードバック制御がかかる。

また、図１６を用いて説明した上記の第２の誤ロックは、安定していたＶＣＯのクロック周波数が大幅に変化し、ＶＣＯの動作開始時にＶＣＯが低い周波数で動作して符号変化が「＋−」となるのを繰り返す場合であり、第１実施形態では、このような符号パターンは異常なものであると判定する。その理由は、前述の２Ｔパターンが、実際に入力される最高周波数パターンであるので、「＋−＋−」あるいは「−＋−＋」のような符号パターンはありえないからである。
そこで、第１実施形態では、「＋−＋−」、「−＋−＋」のような異常パターン、あるいは、異常パターンに類似したパターンを検出した場合には、そのサンプル値を用いた位相誤差計算を行わずに、それまでの位相誤差の値を用いることでＰＬＬループを動作させる。

このような異常パターンあるいはこれに類似したパターンを図２中の符号Ｂ１〜Ｂ４に示し、このような正負符号パターンの時には位相誤差の更新を行わないので第２の誤ロックの発生を防止できる。

以上説明してきたように、この発明の第１実施形態によれば、従来発生していた誤ロックの発生を防止可能なＰＬＬ回路を簡易な構成で実現可能である。
次に、本発明の第２実施形態に係るＰＬＬ回路について、図６を参照して説明する。この第２実施形態は、図１の第１実施形態と同一符号を付した部分は基本的に同一の構成であるので、以下では同一部分については適宜その説明を省略し、その異なる部分について詳述する。

この第２実施形態にかかるＰＬＬ回路は、図６に示すように、Ａ／Ｄ変換器３０からのサンプル値を順次記憶するシフトレジスタ４１０Ａと、このシフトレジスタ４１０Ａに記憶されたサンプル値の正負符号パターンに応じた状態を記憶する状態レジスタ４１１と、シフトレジスタ４１０Ａの記憶素子Ｓ０〜Ｓ３に記憶されたサンプル値の正負符号パターンと、状態レジスタ４１１に記憶された状態とに応じて、レジスタ４１０Ａの記憶素子Ｓ０〜Ｓ３に保持されているサンプル値を所定のレジスタ４３１〜４３４に格納する処理を行う符号判定部４２０Ａなどから構成されている。

状態レジスタ４１１に格納される状態は、符号判定部４２０Ａが前回の処理した際のシフトレジスタ４１０Ａに記憶された過去のサンプル値の正負符号パターンが正常であるという状態（Ｖａｌｉｄ）、その正負符号パターンが異常であるという状態（Ｃａｎｃｅｌ）、および、その正負符号パターンが上記のいずれか未定であるという状態（ＵｎＫｎｏｗｎ）のうちのいずれかである。状態レジスタ４１１に「００」、「０１」および「１０」が設定されている場合、夫々「Ｖａｌｉｄ」、「ＵｎＫｎｏｗｎ」、「Ｃａｎｃｅｌ」に対応する。

この第２実施形態では、シフトレジスタ４１０Ａが４つの記憶素子Ｓ０〜Ｓ３から構成されるとともに、符号判定部４２０Ａは、状態レジスタ４１１の参照や該レジスタ４１１へのデータの設定も行うようになっている。

符号判定部４２０Ａは、シフトレジスタ４１０Ａがサンプル値を２つ取り込むたびに、シフトレジスタ４１０Ａの記憶素子Ｓ０〜Ｓ３に記憶されたサンプル値の時系列の正負符号パターンを求め、この求めた正負符号パターンと、状態レジスタ４１１に記憶された状態とに応じて、レジスタ４１０Ａの記憶素子Ｓ０〜Ｓ３に保持されているサンプル振幅値をレジスタ４３１〜４３４に割り当てる処理をする。

図７は、この符号判定部４２０Ａが上記の処理を行うためのテーブルの一例であり、状態レジスタ４１１に保持されている状態（Ｓｔａｔｅ）およびシフトレジスタ４１０Ａの記憶素子Ｓ３〜Ｓ０に保持されるデジタル値の正負符号パターン（図中の＊は、いずれの符号でも良いことを意味する）と、その処理内容の関係が記述されている。

例えば、図中の符号Ｃ１で示すように、状態レジスタ４１１の保持内容が「００」でかつシフトレジスタ４１０Ａの記憶素子Ｓ３〜Ｓ０までのサンプル値の正負符号パターンが「＋−＋＋」ならば、符号判定部４２０Ａは、記憶素子Ｓ１の値をレジスタ４３３に格納すると共に、記憶素子Ｓ０の値をレジスタ４３１に格納し、さらに、状態レジスタ４１１には「００（Ｖａｌｉｄ）」を設定する。
一方、図７の符号Ｃ２で示すように、状態レジスタ４１１の保持内容が「０１」でかつ記憶素子Ｓ３〜Ｓ０までのサンプル値の符号パターンが「−＋−−」ならば、符号判定部４２０Ａは、レジスタ４３１〜４３４の値の更新を行わず、したがって、演算部４３０で求められる位相誤差は更新されない（図中処理内容「−」で示す）。この時、符号判定部４２０Ａは、状態レジスタ４１１に「００（Ｖａｌｉｄ）」を設定する。

このように位相誤差が求められると、これがＤ／Ａ変換器５０によってデジタル・アナログ変換され、このアナログ変換値がループフィルタ６０によって積分されて、さらに、ＶＣＯ７０は、この積分値に対応する周波数のサンプリングクロックをＡ／Ｄ変換器３０に供給して、通常のＰＬＬ動作を行う。

以上のように、本発明の第２実施形態によれば、現在のサンプル値の符号パターンと、符号判定部４２０Ａが前回の位相誤差を求める際に使用したサンプル値の符号パターンの状態をも考慮してＰＬＬ制御動作を行うようにしたので、第１実施形態と同様に誤ロックの発生を防止することが可能となる。
次に、本発明の第３実施形態に係るＰＬＬ回路について、図８を参照して説明する。

この第３実施形態に係るＰＬＬ回路は、図１に示した第１の実施形態に係るＰＬＬ回路に、さらに、Ａ／Ｄ変換器３０の入力信号のオフセットを検出し、この検出したオフセットを相殺する信号を生成し、その信号によりその入力信号のオフセットを消去するための手段を設けるようにしたものである。
従って、この第３実施形態は、第１の実施形態と共通する部分があるので、その共通部分については同一符号を付してその説明は適宜省略し、その構成が異なるオフセットの検出、消去に係る部分について以下に詳述する。
この第３実施形態は、Ａ／Ｄ変換器３０の入力信号のオフセットを、次の式（２）により求めるものである。
オフセット＝Ｓｍｐｌ＋（−＋）＋Ｓｍｐｌ＋（＋−）＋Ｓｍｐｌ−（−＋）＋Ｓｍｐｌ−（＋−） …式（２）
ここで、式（２）中の各項の意味は、式（１）と同様である。

この式（２）によりオフセットを求めるために、この第３実施形態では、図８に示すように、演算器４３０Ａが、Ｓｍｐｌ＋（−＋）を格納するレジスタ４３１の値とＳｍｐｌ＋（＋−）を格納するレジスタ４３２の値とを加算する加算器４４１と、Ｓｍｐｌ−（−＋）を格納するレジスタ４３３の値とＳｍｐｌ−（＋−）を格納するレジスタ４３４の値とを加算する加算器４４２と、加算器４４１の加算結果と加算器４４２の加算結果とを加算する加算器４４３とを備えている。さらに、加算器４４３から得られるデジタル形態のオフセットが、Ｄ／Ａ変換器１１０でデジタル・アナログ変換されてアナログ信号に変換され、この信号がローパスフィルタ１２０で平滑化され加算器１３０に帰還され、加算器１３０で入力信号と加算処理されるようになっている。

次に、このような構成からなる第３実施形態に係るＰＬＬ回路の動作について説明する。１ いま、Ａ／Ｄ変換器３０の入力信号とそのサンプリング点の関係が図９（ａ）に示すような場合には、オフセットを式（２）により図中のサンプル値を用いて求めると、｛７＋７＋（−７）＋（−７）｝＝０となる。
次に、Ａ／Ｄ変換器３０の入力信号にオフセットがあり、その入力信号とそのサンプリング点の関係が図９（ｂ）に示すような場合には、オフセットを図中のサンプル値を用いて求めると、｛３＋３＋（−１０）＋（−１０）｝＝−１４となる。このときには、現在の入力信号が負（−）の方向にずれているので、それを正（＋）の方向に持ち上げる必要がある。そこで、その求めたオフセットをＤ／Ａ変換器１１０、ローパスフィルタ１２０を経由して加算器１３０に帰還させ、これにより現在の入力信号のオフセットを軽減できる。

さらに、Ａ／Ｄ変換器３０の入力信号にオフセットがあり、その入力信号とそのサンプリング点の関係が図９（ｃ）に示すような場合には、オフセットを図中のサンプル値を用いて求めると、｛１０＋１０＋（−３）＋（−３）｝＝＋１４となる。このときには、現在の入力信号が正の方向にずれているので、それを負の方向に下げる必要がある。そこで、その求めたオフセットをＤ／Ａ変換器１１０、ローパスフィルタ１２０を経由して加算器１３０に帰還させて、現在の入力信号のオフセットを軽減できる。

以上の説明は、図９からも明らかなように、Ａ／Ｄ変換器３０の入力信号とＶＣＯ７０のサンプリングクロックとの位相誤差が「０」の場合である。しかし、この第３実施形態は、入力信号とそのサンプリング点が図４（ａ）に示すような場合にもその入力信号のオフセットを確実に求めることができ、この求めたオフセットを軽減できる動作を行うことができる。

すなわち、図４（ａ）中のサンプル値を用いてこの場合のオフセットを計算すると、オフセット＝Ｄ＋Ａ＋Ｃ＋Ｂ＝１０＋２＋２−６＝８となり、現在の入力信号を負の方向に下げる方向にフィードバック制御が正しく作用する。

以上述べたように、第３実施形態では、Ａ／Ｄ変換器３０の入力信号のオフセットを検出し、この検出したオフセットを相殺する信号を生成し、その信号によりその入力信号のオフセットを消去するための手段を設けるようにしたので、誤ロックを防止できる上に、入力信号のオフセットを低減化できる。
なお、第３実施形態は、第１実施形態にさらに上記のような入力信号のオフセットを軽減化させる手段を設けたものである。しかし、その手段は第２実施形態に設けることも可能であり、この場合には第３実施形態と同様に動作し、同様の作用効果を得ることができる。

なおまた、第３実施形態では、３つの加算器４４１〜４４３を用いてオフセットを求めるようにしているが、１つ加算器で求めるようにしてもよい。さらに、第３実施形態では、加算器４４３からのオフセットをＤ／Ａ変換器１１０、ローパスフィタ１２０を介して加算器１３０に帰還する構成とした。しかし、これに代えて、ローパスフィルタ１２０をデジタルフィルタで構成してＤ／Ａ変換器１１０の入力側に配置し、このＤ／Ａ変換器１１０の出力を加算器１３０に供給するようにしても良い。また、Ｄ／Ａ変換器１１０、ローパスフィルタ１２０、および加算器１３０を省略し、上記デジタルフィルタの出力を用いて、Ａ／Ｄ変換器３０から出力されるサンプリングデータに含まれるオフセットを直接キャンセルするようにしても良い。

以上説明したように、本発明によれば、入力信号のサンプル値の正負符号パターンを求め、この求めた正負符号パターンに応じて位相誤差を求める演算式の入力値を決定するようにしたので、簡易な構成で正確な位相誤差を検出できるＰＬＬ回路が提供できる。
また、本発明によれば、入力信号のオフセットを検出し、この検出したオフセットを相殺する信号を生成し、その信号によりその入力信号のオフセットを消去するようにしたので、正確な位相誤差を検出できる上に、入力信号のオフセットを低減化できる。

本発明の第１実施形態に係るＰＬＬ回路の構成を示すブロック図である。 符号処理判定部が処理を行う際のテーブルの一例を示す図である。 第１実施形態の動作を説明する図である。 第１実施形態の他の動作を説明する図である。 図４における符号パターンに対する処理内容を説明する図である。 本発明の第２実施形態に係るＰＬＬ回路の構成を示すブロック図である。 符号処理判定部が処理を行う際のテーブルの一例を示す図である。 本発明の第３実施形態に係るＰＬＬ回路の構成を示すブロック図である。 第３実施形態の動作を説明する波形図である。 従来のＰＬＬ回路のブロック図である。 ＰＬＬ回路の動作を説明する波形図である。 同じくその波形図である。 同じくその波形図である。 従来技術の問題点（第１の誤ロック）の説明図である。 従来技術の問題点の説明図である。 従来技術の問題点（第２の誤ロック）の説明図である。

Claims (11)

1. アナログ信号をサンプリングクロックに同期してサンプリングしてサンプル値を順次得るＡ／Ｄ変換器と、
   前記サンプル値に基づき、前記アナログ信号と前記サンプリングクロックとの間の位相誤差を求める位相誤差検出回路と、
   前記位相誤差を積分し該位相誤差に応じて前記サンプリングクロックのタイミングを制御する電圧制御発振器と、を備え、
   前記位相誤差検出回路は、前記Ａ／Ｄ変換器からの振幅と正負符号の２つの情報を持つサンプル値を順次記憶する第１の記憶手段と、
   前記第１の記憶手段に記憶された所定個数の時系列の前記サンプル値の前記正負符号パターンを求め、該時系列の正負符号パターンに応じて、前記第１の記憶手段に保持された前記サンプル振幅値を第２の記憶手段に下記演算式に基づき位相誤差入力値として更新し、または更新しない処理を行う符号判定手段と、
   前記符号判定手段の決定に基づき前記演算式に従って前記位相誤差を求める演算手段と、から構成することを特徴とするＰＬＬ回路。
   位相誤差＝｛Ｓｍｐｌ＋（−＋）−Ｓｍｐｌ＋（＋−）｝＋｛Ｓｍｐｌ−（−＋）−Ｓｍｐｌ−（＋−）｝
   ここにおいて、Ｓｍｐｌ＋（−＋）はデジタルサンプリング値が負（−）から正（＋）に変化したときの正のサンプル値、Ｓｍｐｌ＋（＋−）はサンプル値が正から負に変化したときの正のサンプル値、Ｓｍｐｌ−（−＋）はサンプル値が負から正に変化したときの負のサンプル値、Ｓｍｐｌ−（＋−）はサンプル値が正から負に変化したときの負のサンプル値である。
2. 前記位相誤差検出回路は、
   前記正負符号パターンと前記演算式の入力値との関係を記述したテーブルを有し、
   前記正負符号パターンと前記テーブルを参照して前記演算式の入力値を決定するように成したことを特徴とする請求の範囲第１項記載のＰＬＬ回路。
3. 前記所定個数のサンプル値は、最新の所定個数のサンプル値とそれよりも過去のサンプル値であることを特徴とする請求の範囲第１項または第２項記載のＰＬＬ回路。
4. 前記所定個数のサンプル値は最新時のものを含めて４個であり、前記過去のサンプル値の個数は最新の４個に連続する２個であることを特徴する請求の範囲第３項に記載のＰＬＬ回路。
5. 前記位相誤差検出回路は、前記Ａ／Ｄ変換器からのサンプル値を順次記憶する前記第１の記憶手段と、
   前記第１の記憶手段に記憶されたサンプル値の前記正負符号パターンと状態値から次の状態値を決定して記憶する第３の記憶手段と、
   前記第１の記憶手段に記憶された最新の所定個数のサンプル値の正負符号パターンと、
   前記第３の記憶手段に記憶された状態に応じて、前記演算式の入力値として前記第１の記憶手段に記憶された所定のサンプル値に更新、または更新しない処理を決定する符号判定部と、
   前記符号判定部の決定に基づき前記演算式に従って前記位相誤差を求める演算部と、
   から構成することを特徴とする請求の範囲第１項に記載のＰＬＬ回路。
6. 前記第３の記憶手段に格納される状態は、前記正負符号パターンが正常であるという状態、該正負符号パターンが異常であるという状態、および該正負符号パターンが上記のいずれか未定であるという状態のうちのいずれかであることを特徴とする請求の範囲第５項に記載のＰＬＬ回路。
7. 前記Ａ／Ｄ変換器の入力アナログ信号が２Ｔパターンであることを特徴とする請求の範囲第１項から第６項のうちのいずれ１の項に記載のＰＬＬ回路。
8. 前記正負符号パターンが、「＋−＋−」または「−＋−＋」のときには、サンプル値の符号の変化がある場合であっても、前記符号判定部は位相誤差の更新処理を行わない様に成したことを特徴とする請求の範囲第７項に記載のＰＬＬ回路。
9. 前記符号判定部は、前記正負符号パターンが予め定められたときにのみ、前記演算式の入力値を所定のサンプル値に更新することを特徴とする請求の範囲第８項に記載のＰＬＬ回路。
10. 前記正負符号パターンが「＋＋−−」または「−−＋＋」、さらに、該正負符号パターンと類似する正負符号パターンとみなせる「＋−＋＋」または「−＋−−」、さらにこの類似パターンと位相がずれたパターンの時には、最新の２つのサンプル値の間で正負符号の変化がない場合であっても、前記演算式の入力値を予め定められたサンプル値に更新することを特徴とする請求の範囲第９項に記載のＰＬＬ回路。
11. 前記ＰＬＬ回路と、
    前記Ａ／Ｄ変換器から順次出力される複数のサンプル値に対して前記演算式のＳｍｐｌ＋（−＋）および｛Ｓｍｐｌ＋（＋−）を加算する第１の加算手段と、Ｓｍｐｌ−（−＋）およびＳｍｐｌ−（＋−）を加算する第２の加算手段からの出力を加算する第３の加算手段による演算をして、前記アナログ信号のオフセットを検出するオフセット検出手段と、
    前記オフセット検出手段で検出したオフセットを相殺する信号を生成し、この信号を前記Ａ／Ｄ変換器の入力側に供給するオフセット消去手段と、
    を備えたことを特徴とする請求の範囲第１乃至第１０項のいずれか１項に記載のＰＬＬ回路。

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