KR101457006B1 - 반도체 디바이스 및 그 제조 방법 - Google Patents
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Abstract
전계 효과 트랜지스터를 포함하는 반도체 디바이스는, 채널 형성 영역을 가지는 반도체 기판과, 상기 반도체 기판 상에 형성된 절연막과, 상기 절연막에 형성된 게이트 전극 트렌치와, 상기 게이트 전극 트렌치의 저부에 형성된 게이트 절연막과, 상기 게이트 전극 트렌치를 채우도록 상기 게이트 절연막 위에 형성된 게이트 전극과, 산화 실리콘, 또는 붕소를 함유하는 질화 실리콘으로 이루어지며, 상기 절연막의 일부로서 상기 게이트 전극 트렌치의 측벽을 구성하는 오프셋 스페이서와, 상기 절연막의 일부로서 상기 게이트 전극으로부터 먼 측의 상기 오프셋 스페이서의 양 측부에 형성된 측벽 스페이서와, 그리고 연장 영역을 가지며, 상기 반도체 기판 내에 그리고 적어도 상기 오프셋 스페이서 및 상기 측벽 스페이서의 하부에 형성된 소스-드레인 영역을 포함한다.
Description
본 발명은 반도체 디바이스 및 그 제조 방법에 관한 것이며, 특히, 전계 효과 트랜지스터를 가지는 반도체 디바이스 및 그 제조 방법에 관한 것이다.
반도체 디바이스의 제조 방법에 있어서, 배선의 형성 방법으로서 일반적으로 다마신(Damascene) 프로세스가 알려져 있다.
다마신 프로세스에서, 예를 들면, 기판 상의 절연막에 게이트 전극용 트렌치를 형성하고, 게이트 전극용 트렌치를 채우도록 도전성 재료를 증착시킨 다음, 이 트렌치의 외부로부터 CMP(화학 기계 연마) 처리를 행하고, 게이트 전극용 트렌치 내에 도전성 재료를 남겨 배선을 형성한다.
그런데 반도체 디바이스의 기본적인 소자인 MOSFET(금속-산화물-반도체 전계 효과 트랜지스터; 이하 "MOS 트랜지스터"로 칭함)는, 반도체 디바이스의 소형화 및 고집적화를 진행시킴에 따라 더욱 미세화되고 있다. 그러므로 스케일링(scaling)에 따라 게이트 길이와 게이트 절연막도 감소된다.
게이트 절연막으로서 사용되는 SiON 절연막은, 32nm 이후의 세대로는 누 설(leakage)이 커져 버려, SiON 절연막을 게이트 절연막으로서 사용하는 것은 어렵다.
그래서, 게이트 절연막 재료로서, 물리적 막 두께를 두껍게 할 수 있는 고유전율막(이른바 High-k막)을 사용하는 방법이 검토되어 있다.
일반적으로, High-k막은 내열성이 약하기 때문에, 고온 처리가 필요한 소스-드레인 영역의 확산 열처리의 다음에, 게이트 절연막을 형성할 필요가 있다.
상기의 공정을 가능하게 하는 방법으로서 상기의 다마신 프로세스를 사용하여, MOS 트랜지스터의 게이트 전극을 형성하는 다마신 게이트 프로세스가 일반적으로 사용된다.
일본 특개2005-303256호 공보에는, 상기의 다마신 게이트 프로세스를 사용하여, 연장 영역이 형성된 소스-드레인 영역을 가지는 MOS 트랜지스터를 형성하는 방법이 개시되어 있다.
이 방법에서는, 예를 들면, 반도체 기판의 활성 영역 상에 더미 게이트 절연막과 더미 게이트 전극을 형성하고, 더미 게이트 절연막의 양 측부에 있어서의 기판 상에 질화 실리콘으로 이루어지는 오프셋 스페이서를 형성하고, 더미 게이트 전극과 오프셋 스페이서를 마스크로 사용하여 반도체 기판에 이온 주입하여, 연장 영역을 형성한다.
다음에, 오프셋 스페이서의 양 측부에 있어서의 기판 상에 측벽 스페이서를 형성하고, 더미 게이트 전극, 오프셋 스페이서 및 측벽 스페이서를 마스크로 사용하여 반도체 기판에 이온 주입하여, 소스-드레인 영역을 형성한다.
이상과 같이 하여, 연장 영역이 형성된 소스-드레인 영역을 형성할 수 있다.
다음에, 더미 게이트 전극을 피복하여 전체 면에 층간 절연막을 형성하고, 더미 게이트 전극의 표면이 노출되기까지 상부 표면으로부터 연마하고, 에칭 처리에 의해 더미 게이트 전극 및 더미 게이트 절연막을 제거하여, 게이트 전극 트렌치를 형성한다.
다음에, 게이트 전극용 트렌치의 저부에 게이트 절연막을 형성한 다음, 게이트 전극용 트렌치를 채우도록 게이트 절연막 위에 게이트 전극을 형성한다.
이상과 같이 하여, 다마신 게이트 프로세스를 사용하여 MOS 트랜지스터를 형성할 수 있다.
게이트 전극용 트렌치를 형성할 때, 더미 게이트 절연막은, 기판에 손상을 주지 않기 위해 습식 에칭에 의해 양호하게 제거된다. 그러므로 일본 특개2005-303256호 공보에는, 습식 에칭으로 오프셋 스페이서가 제거되지 않도록 하기 위해, 오프셋 스페이서를 질화 실리콘으로 구성하고 있다.
그러나 상기의 습식 에칭으로 오프셋 스페이서의 제거는 방지할 수 있지만, 질화 실리콘은 산화 실리콘보다 유전율이 높으므로 게이트 전극과 소스-드레인 간의 기생 용량이 커져 버린다. 이에 의해 MOS 트랜지스터의 특성의 열화를 일으키게 된다.
해결하려고 하는 과제는, 다마신 게이트 프로세스를 사용하여 MOS 트랜지스터를 형성할 때, 특성이 높은 트랜지스터를 형성하는 것이 곤란하다는 것이다.
본 발명의 실시예에 따른 반도체 디바이스는, 채널 형성 영역을 가지는 반도체 기판과, 반도체 기판 상에 형성된 절연막과, 절연막에 형성된 게이트 전극 트렌치와, 게이트 전극 트렌치의 저부에 형성된 게이트 절연막과, 게이트 전극 트렌치를 채우도록 게이트 절연막 위에 형성된 게이트 전극과, 산화 실리콘, 또는 붕소를 함유하는 질화 실리콘으로 이루어지며, 절연막의 일부로서 게이트 전극 트렌치의 측벽을 구성하는 오프셋 스페이서와, 절연막의 일부로서 게이트 전극으로부터 먼 측의 오프셋 스페이서의 양 측부에 형성된 측벽 스페이서와, 그리고 연장 영역을 각각 가지며, 반도체 기판 내에 그리고 적어도 오프셋 스페이서 및 측벽 스페이서의 하부에 형성된 소스-드레인 영역을 포함하는 전계 효과 트랜지스터를 포함한다.
반도체 디바이스는, 채널 형성 영역을 가지는 반도체 기판 상에 형성된 절연막과, 절연막에 형성된 게이트 전극 트렌치와, 게이트 전극 트렌치의 저부에 형성된 게이트 절연막과, 그리고 게이트 전극 트렌치를 채우도록 게이트 절연막의 위에 형성된 게이트 전극을 포함한다.
산화 실리콘, 또는 붕소를 함유하는 질화 실리콘으로 이루어지는 오프셋 스페이서를 절연막의 일부로서 형성하여 게이트 전극 트렌치의 측벽을 구성하고, 절 연막의 일부로서 게이트 전극으로부터 먼 측의 오프셋 스페이서의 양 측부에 측벽 스페이서를 형성한다.
또, 연장 영역을 각각 가지는 소스-드레인 영역을, 반도체 기판 내에 그리고 적어도 오프셋 스페이서 및 측벽 스페이서의 하부에 형성한다.
상기와 같이 하여, 전계 효과 트랜지스터가 구성된다.
본 발명의 다른 실시예에 따른 반도체 디바이스는, 전계 효과 트랜지스터를 포함하는 반도체 디바이스는, 채널 형성 영역을 가지는 반도체 기판과, 반도체 기판 상에 형성된 절연막과, 절연막에 형성된 게이트 전극 트렌치와, 게이트 전극 트렌치의 저부에 형성된 게이트 절연막과, 게이트 전극 트렌치를 채우도록 게이트 절연막 위에 형성된 게이트 전극과, 질화 실리콘 막, 또는 게이트 전극으로부터 적층되어 있는 질화 실리콘 막 및 산화 실리콘을 함유하는 붕소 막을 각각 포함하며, 절연막의 일부로서 게이트 전극 트렌치의 측벽을 구성하는 오프셋 스페이서와, 절연막의 일부로서 게이트 전극으로부터 먼 측의 오프셋 스페이서의 양 측부에 형성된 측벽 스페이서와, 절연막의 일부로서 게이트 전극으로부터 먼 측의 오프셋 스페이서의 양 측부에 형성된 측벽 스페이서와, 그리고 연장 영역을 각각 가지며, 반도체 기판 내에 그리고 적어도 오프셋 스페이서 및 측벽 스페이서의 하부에 형성된 소스-드레인 영역을 포함하는 전계 효과 트랜지스터를 포함한다.
반도체 디바이스는, 채널 형성 영역을 가지는 반도체 기판 상에 형성된 절연막과, 절연막에 형성된 게이트 전극 트렌치와, 게이트 전극 트렌치의 저부에 형성된 게이트 절연막과, 게이트 전극 트렌치를 채우도록 게이트 절연막의 위에 형성된 게이트 전극을 포함한다.
또, 질화 실리콘 막, 또는 게이트 전극으로부터 적층되어 있는 질화 실리콘 막 및 산화 실리콘을 함유하는 붕소 막을 각각 포함하는 오프셋 스페이서를, 절연막의 일부로서 형성하여 게이트 전극 트렌치의 측벽을 구성하고, 절연막의 일부로서 게이트 전극으로부터 먼 측의 오프셋 스페이서의 양 측부에 측벽 스페이서를 형성한다.
또, 연장 영역을 각각 가지는 소스-드레인 영역이 반도체 기판 내에 그리고 적어도 오프셋 스페이서 및 측벽 스페이서의 하부에 형성된다.
이상과 같이 하여, 전계 효과 트랜지스터가 구성된다.
본 발명의 추가의 실시예에 따른 반도체 디바이스의 제조 방법은, 채널 형성 영역을 가지는 반도체 기판에 더미 게이트 절연막 및 더미 게이트 전극을 형성하는 공정과, 더미 게이트 전극의 양 측부에 산화 실리콘 또는 붕소를 함유하는 질화 실리콘으로 이루어지는 오프셋 스페이서를 형성하는 공정과, 오프셋 스페이서 및 게이트 전극을 마스크로 사용하여 반도체 기판에 연장 영역을 형성하는 공정과, 오프셋 스페이서의 양 측부에 측벽 스페이서를 형성하는 공정과, 측벽 스페이서, 오프셋 스페이서 및 게이트 전극을 마스크로 사용하여 반도체 기판에 소스-드레인 영역을 형성하는 공정과, 더미 게이트 전극을 피복하는 절연막을 형성하는 공정과, 절연막의 상부 표면으로부터 더미 게이트 전극이 노출되기까지 절연막을 제거하는 공정과, 게이트 전극 트렌치를 형성하기 위해 더미 게이트 전극 및 더미 게이트 절연막을 제거하는 공정과, 게이트 전극 트렌치의 저부에 게이트 절연막을 형성하는 공 정과, 게이트 전극 트렌치를 채우기 위해 게이트 절연막 위에 도전층을 형성하는 공정과, 그리고 게이트 전극 트렌치의 외부로부터 도전층을 제거하여 전계 효과 트랜지스터를 형성하는 공정을 포함한다. 적어도 더미 게이트 절연막을 제거하는 공정은, 노출된 절연층의 표면을 암모니아 및 불화 수소를 포함하는 에칭 가스로 처리하는 제1 처리와, 제1 처리에서 형성된 생성물을 분해 및 증발시키는 제2 처리를 포함하는 에칭 처리를 포함한다.
반도체 디바이스의 제조 방법은, 채널 형성 영역을 가지는 반도체 기판에 더미 게이트 절연막 및 더미 게이트 전극을 형성하고, 더미 게이트 전극의 양 측부에 산화 실리콘으로 이루어지는 오프셋 스페이서를 형성하고, 오프셋 스페이서 및 게이트 전극을 마스크로 사용하여 반도체 기판에 연장 영역을 형성한다.
다음에, 오프셋 스페이서의 양 측부에 측벽 스페이서를 형성하고, 측벽 스페이서, 오프셋 스페이서 및 게이트 전극을 마스크로 사용하여 반도체 기판에 소스-드레인 영역을 형성한다.
다음에, 더미 게이트 전극을 피복하는 절연막을 형성하고, 절연막의 상부 표면으로부터 더미 게이트 전극이 노출되기까지 절연막을 제거하고, 더미 게이트 전극 및 더미 게이트 절연막을 제거하여 게이트 전극 트렌치를 형성한다.
다음에, 게이트 전극 트렌치의 저부에 게이트 절연막을 형성하고, 게이트 전극 트렌치를 채우도록 게이트 절연막 위에 도전층을 형성하고, 게이트 전극 트렌치의 외부로부터 도전층을 제거한다.
이 방법으로, 전계 효과 트랜지스터를 형성한다.
적어도 더미 게이트 절연막을 제거하는 공정은, 노출된 절연층의 표면을 암모니아 및 불화 수소를 포함하는 에칭 가스로 처리를 행하는 제1 처리와, 이 제1 처리에서 형성된 생성물을 분해 및 증발시키는 공정을 행하는 제2 처리를 포함하는 에칭 처리를 포함한다.
본 발명의 또 다른 추가의 실시예에 따른 반도체 디바이스의 제조 방법은, 채널 형성 영역을 가지는 반도체 기판에 더미 게이트 절연막 및 더미 게이트 전극을 형성하는 공정과, 더미 게이트 전극의 양 측부에 오프셋 스페이서를 형성하기 위해 질화 실리콘 막 및 산화 실리콘 막 또는 붕소를 함유하는 질화 실리콘 막을 차례로 적층하는 공정과, 오프셋 스페이서 및 게이트 전극을 마스크로 사용하여 반도체 기판에 연장 영역을 형성하는 공정과, 오프셋 스페이서의 양 측부에 측벽 스페이서를 형성하는 공정과, 측벽 스페이서, 오프셋 스페이서 및 게이트 전극을 마스크로 사용하여 반도체 기판에 소스-드레인 영역을 형성하는 공정과, 더미 게이트 전극을 피복하는 절연막을 형성하는 공정과, 절연막의 상부 표면으로부터 더미 게이트 전극이 노출되기까지 절연막을 제거하는 공정과, 게이트 전극 트렌치를 형성하기 위해 더미 게이트 전극 및 더미 게이트 절연막을 제거하고, 오프셋 스페이서를 구성하는 질화 실리콘 막을 제거하는 공정과, 게이트 전극 트렌치의 저부에 게이트 절연막을 형성하는 공정과, 게이트 전극 트렌치를 채우기 위해 게이트 절연막 위에 도전층을 형성하는 공정과, 그리고 게이트 전극 트렌치의 외부로부터 도전층을 제거하여 전계 효과 트랜지스터를 형성하는 공정을 포함한다.
이 반도체 디바이스의 제조 방법에서는, 채널 형성 영역을 가지는 반도체 기 판에 더미 게이트 절연막 및 더미 게이트 전극을 형성하고, 더미 게이트 전극의 양 측부에 질화 실리콘 막 및 산화 실리콘 막 또는 붕소를 함유하는 질화 실리콘 막을 차례로 적층시켜 오프셋 스페이서를 형성하고, 오프셋 스페이서 및 게이트 전극을 마스크로 사용하여 반도체 기판에 연장 영역을 형성한다.
다음에, 오프셋 스페이서의 양 측부에 측벽 스페이서를 형성하고, 측벽 스페이서, 오프셋 스페이서 및 게이트 전극을 마스크로 사용하여 반도체 기판에 소스-드레인 영역을 형성한다.
다음에, 더미 게이트 전극을 피복하는 절연막을 형성하고, 절연막의 상부 표면으로부터 더미 게이트 전극이 노출되기까지 절연막을 제거하고, 더미 게이트 전극 및 더미 게이트 절연막을 제거하여 게이트 전극 트렌치를 형성한다.
다음에, 게이트 전극 트렌치의 저부에 게이트 절연막을 형성하고, 게이트 전극 트렌치를 채우도록 게이트 절연막 위에 도전층을 형성하고, 게이트 전극 트렌치의 외부로부터 도전층을 제거한다.
이 방법으로, 전계 효과 트랜지스터를 형성한다.
본 발명의 또 다른 추가의 실시예에 따른 반도체 기기 제조 공정은, 채널 형성 영역을 가지는 반도체 기판에 더미 게이트 절연막 및 더미 게이트 전극을 형성하는 공정과, 더미 게이트 전극의 양 측부에 오프셋 스페이서를 형성하기 위해 질화 실리콘 막 또는 질화 실리콘을 포함하는 붕소 막 및 산화 실리콘 막을 차례로 적층하는 공정과, 오프셋 스페이서 및 게이트 전극을 마스크로 사용하여 반도체 기판에 연장 영역을 형성하는 공정과, 오프셋 스페이서의 양 측부에 측벽 스페이서를 형성하는 공정과, 측벽 스페이서, 오프셋 스페이서 및 게이트 전극을 마스크로 사용하여 반도체 기판에 소스-드레인 영역을 형성하는 공정과, 더미 게이트 전극을 피복하는 절연막을 형성하는 공정과, 절연막의 상부 표면으로부터 더미 게이트 전극이 노출되기까지 절연막을 제거하는 공정과, 게이트 전극 트렌치를 형성하기 위해 더미 게이트 전극 및 더미 게이트 절연막을 제거하는 동시에, 오프셋 스페이서를 구성하는 질화 실리콘 막 또는 붕소를 함유하는 질화 실리콘 막의 적어도 일부를 남기는 공정과, 게이트 전극 트렌치의 저부에 게이트 절연막을 형성하는 공정과, 게이트 전극 트렌치를 채우기 위해 게이트 절연막 위에 도전층을 형성하는 공정과, 그리고 게이트 전극 트렌치의 외부로부터 도전층을 제거하여 전계 효과 트랜지스터를 형성하는 공정을 포함한다.
이 반도체 디바이스의 제조 방법에서는, 채널 형성 영역을 가지는 반도체 기판에 더미 게이트 절연막 및 더미 게이트 전극을 형성하고, 더미 게이트 전극의 양 측부에 질화 실리콘 막 또는 붕소를 함유하는 질화 실리콘 막 및 산화 실리콘 막을 차례로 적층시켜 오프셋 스페이서를 형성하고, 오프셋 스페이서 및 게이트 전극을 마스크로 사용하여 반도체 기판에 연장 영역을 형성한다.
다음에, 오프셋 스페이서의 양 측부에 측벽 스페이서를 형성하고, 측벽 스페이서, 오프셋 스페이서 및 게이트 전극을 마스크로 사용하여 반도체 기판에 소스-드레인 영역을 형성한다.
다음에, 더미 게이트 전극을 피복하는 절연막을 형성하고, 절연막의 상부 표면으로부터 더미 게이트 전극이 노출되기까지 절연막을 제거하고, 오프셋 스페이서 를 구성하는 질화 실리콘 막 또는 붕소를 함유하는 질화 실리콘 막의 적어도 일부를 남기면서 더미 게이트 전극 및 더미 게이트 절연막을 제거하여 게이트 전극 트렌치를 형성한다.
다음에, 게이트 전극 트렌치의 저부에 게이트 절연막을 형성하고, 게이트 전극 트렌치를 채우도록 게이트 절연막 위에 도전층을 형성하고, 게이트 전극 트렌치의 외부로부터 도전층을 제거한다.
이 방법으로, 전계 효과 트랜지스터를 형성한다.
본 발명의 실시예에 따른 반도체 디바이스는, 질화 실리콘으로 이루어지는 오프셋 스페이서와 비교하여 유전율(dielectric constant)이 낮은 산화 실리콘 막이 사용되고, 제조 프로세스 후에 남게 된다. 그러므로 다마신 게이트 프로세스에 의해 형성된 MOS 트랜지스터로서, 높은 특성을 확보할 수 있다.
본 발명의 실시예에 따른 반도체 디바이스의 제조 방법은, 다마신 게이트 프로세스를 사용하여 MOS 트랜지스터를 형성할 때, 질화 실리콘으로 이루어지는 오프셋 스페이서와 비교하여 유전율이 낮은 산화 실리콘 막을 각각 포함하는 오프셋 스페이서들을 형성하는 공정을 포함한다. 산화 실리콘 막은 제조 프로세스 후에 제거되지 않으므로, MOS 트랜지스터의 특성을 높일 수 있다.
이하에, 본 발명의 반도체 디바이스 및 그 제조 방법 실시예에 대하여, 도면을 참조하여 설명한다.
제1
실시예
도 1은 본 실시예에 따른 반도체 디바이스의 개략 단면도이다.
예를 들면, 채널 형성 영역을 가지는 실리콘의 반도체 기판(10) 상에, 활성 영역을 격리시키기 위해 STI(shallow trench isolation)법에 의해 소자 분리 절연막(11)이 형성된다. 또, 반도체 기판(10) 상에, 오프셋 스페이서(15), 질화 실리콘 막(측벽 스페이서)(17a) 및 층간 절연막(20)을 포함하는 절연막 I가 형성되어 있다.
예를 들면, 절연막 I에는 게이트 전극 트렌치 A가 형성되어 있고, 게이트 전극 트렌치 A의 저부에는, 산화 실리콘보다 유전율이 높은, 이른바 High-k막인 산화 하프늄 막 또는 산화 알루미늄 막 또는 산화 실리콘 막을 포함하는 게이트 절연막(21)이 형성되어 있다. 또, 게이트 절연막(21) 위에 게이트 전극 트렌치 A를 폴리실리콘 또는 금속 재료로 채움으로써 게이트 전극(22)이 형성된다. 또, 게이트 전극(22)이 폴리실리콘 등으로 이루어지는 경우, 도 1에 도시된 바와 같이 게이트 전극(22)의 상부 표면에 NiSi 등의 고융점 금속 실리사이드층(refractory metal silicide)(23)이 형성되어 있다. 게이트 전극(22)이 금속 재료로 이루어지는 경우에는, 예를 들면, 텅스텐, 하프늄, 탄탈, 티탄, 몰리브덴, 루테늄, 니켈, 백금으로 이루어지는 군으로부터 선택된 금속, 이들 금속을 포함하는 합금, 또는 이들 금속의 화합물로 이루어진다.
예를 들면, 오프셋 스페이서(15)는, 절연막 I의 일부로서 반도체 기판(10)에 접하도록, 그리고 게이트 전극 트렌치 A의 측벽을 구성하도록 형성된다. 오프셋 스페이서(15)는 산화 실리콘으로 구성된다.
질화 실리콘 막(측벽 스페이서)(17a)는, 절연막 I의 일부로서 반도체 기판(10)에 접하여 형성된다. 질화 실리콘 막(17a)은 게이트 전극(22)으로부터 먼 측의 오프셋 스페이서(15)의 양 측부에 형성되어 있다.
층간 절연막(20)은, 예를 들면, 산화 실리콘으로 형성되어 있다.
또, 예를 들면, 적어도 오프셋 스페이서(15) 및 질화 실리콘 막(측벽 스페이서)(17a)의 하부에 그리고 반도체 기판(10) 상에, 연장 영역(16)을 가지는 소스-드레인 영역(18)이 형성되어 있다. 소스-드레인 영역(18) 각각의 표면 층에, NiSi의 고융점 금속 실리사이드층(19)이 형성되어 있다.
상기와 같이 하여, 전계 효과 트랜지스터가 구성된다.
또, 절연막 I 및 게이트 전극(22)(또는 고융점 금속 실리사이드층(23))을 피복하여, 산화 실리콘으로 이루어지는 상부 절연막(24)이 형성되어 있다. 또, 상부 절연막(24) 및 층간 절연막(20)을 관통하여, 각각의 소스-드레인 영역(18)의 고융점 금속 실리사이드층(19) 및 게이트 전극(22)의 고융점 금속 실리사이드층(23)에 이르는 개구부 CH가 설치된다. 각각의 개구부 CH는 금속 등의 도전성 재료로 이루어지는 플러그(25)로 채워진다. 또, 플러그(25)의 각각에 접속되도록 상부 절연막(24) 상에 도전성 재료로 이루어지는 상층 배선(26)이 형성된다.
오프셋 스페이서(15)는, 연장 영역을 형성하기 위한 마스크로 사용된다. 따라서, 활성화 열처리의 조건에 의존하여, 게이트 전극(22)으로부터 먼 오프셋 스페이서(15)의 단부 위치가, 실질적으로 연장 영역(16)의 채널 측의 단면의 위치를 결 정하는 데 사용된다. 따라서, 오프셋 스페이서 각각의 폭은 연장 영역의 프로파일과 관련되어 있고, 프로파일로부터, 산화 실리콘 막이 오프셋 스페이서로서 사용된다는 것을 결정할 수 있다.
또, 질화 실리콘 막(측벽 스페이서)(17a)도 또한, 소스-드레인 영역을 형성하기 위한 마스크 층으로 사용된다. 따라서, 활성화 열처리의 조건에 의존하여, 게이트 전극(22)으로부터 먼 질화 실리콘 막(측벽 스페이서)(17a)의 단부 위치가, 실질적으로 소스-드레인 영역(18)의 채널 측의 단부의 위치를 결정하는 데 사용된다.
본 실시예에 따른 반도체 디바이스는, 질화 실리콘으로 이루어지는 오프셋 스페이서와 비교하여 유전율이 낮은 산화 실리콘 막이 사용되고, 제조 프로세스 후에 남겨진 구조를 갖는다. 그러므로 다마신 게이트 프로세스를 사용하여 형성된 MOS 트랜지스터로서, 높은 특성을 확보할 수 있다.
오프셋 스페이서(15)의 재료는 산화 실리콘으로 제한되지 않으며, 붕소를 함유하는 질화 실리콘(SiBN) 막을 사용할 수도 있다. SiBN 막은 질화 실리콘 막보다 낮은 유전율(dielectric constant)을 가지며, 그 유전율은 2의 B/N 비율에서 약 5이다. 또한, SiBN 막은 산화 실리콘 막보다 높은 내산성(acid resistance)을 가지며, 이에 따라 에칭량이 상대적으로 작다. 그러므로 SiBN 막을 사용하여도, 전술한 실시예에서와 같이, 높은 트랜지스터 특성을 확보할 수 있다.
다음에, 본 실시예에 따른 반도체 디바이스의 제조 방법에 대하여 도면을 참조하여 설명한다.
먼저, 도 2a에 나타낸 바와 같이, 채널 형성 영역을 가지는 실리콘의 반도체 기판(10)에, STI(shallow trench isolation)법에 의해, 활성 영역을 격리시키기 위한 소자 분리 절연막(11)을 형성한다.
다음에, 예를 들면, 열산화법에 의해 전체 면에 걸쳐 막 두께 약 4nm의 산화 실리콘을 증착하고, 또한 CVD(화학 기상 성장)법에 의해 막 두께 150 ~ 200nm의 폴리실리콘을 증착하고, 또한 막 두께 50 ~ 100nm의 질화 실리콘을 증착시킨다. 계속해서, 포토리소그래피 에칭에 의해 게이트 형성 영역을 제외하여 에칭 가공함으로써, 반도체 기판(10)의 활성 영역 내의 게이트 전극 형성 영역 상에, 산화 실리콘의 더미 게이트 절연막(12), 폴리실리콘으로 이루어지는 더미 게이트 전극(13), 및 질화 실리콘으로 이루어지는 하드 마스크 층(14)을 적층한다.
다음에, 도 2b에 나타낸 바와 같이, 예를 들면, TEOS(tetraethylorthosilicate)를 원료 가스로 하는 CVD법에 의해 전체 면에 8 ~ 14nm의 두께의 산화 실리콘을 증착하고, 전체 면에 에칭백함으로써, 더미 게이트 전극(13)의 양 측부에 반도체 기판(10)에 접하여 오프셋 스페이서(15)를 형성한다.
다음에, 도 3a에 나타낸 바와 같이, 예를 들면, 활성 영역에 있어서 오프셋 스페이서(15) 및 하드 마스크 층(14)(또는 더미 게이트 전극(13))을 마스크로 사용하여 불순물을 이온 주입하여, 반도체 기판(10)에 포켓층(Halo; 도시하지 않음) 및 연장 영역(16)을 형성한다.
다음에, 도 3b에 나타낸 바와 같이, 예를 들면, 플라즈마 CVD법에 의해 전체 면에 20nm의 두께의 질화 실리콘을 증착하고, 또한 50nm의 두께의 산화 실리콘을 증착하고, 전체 면에 에칭백함으로써, 오프셋 스페이서(15)의 양 측부에 반도체 기판(10)에 접하여, 질화 실리콘 막(17a)과 산화 실리콘 막(17b)으로 이루어지는 측벽 스페이서(17)를 형성한다. 각각의 측벽 스페이서(17)는, 산화 실리콘 막/질화 실리콘 막/산화 실리콘 막 등의 3층 적층 절연막이 될 수 있다.
다음에, 도 4a에 나타낸 바와 같이, 예를 들면, 활성 영역에 있어서 측벽 스페이서(17), 오프셋 스페이서(15) 및 하드 마스크 층(14)(또는 더미 게이트 전극(13))을 마스크로 사용하여 불순물을 이온 주입하여, 반도체 기판(10) 중에 소스-드레인 영역(18)을 형성한다.
예를 들면, 붕소를 1.5 ~ 3. 5×1015/cm2의 도스량, 2 ~ 4 keV의 에너지로 주입한다.
이상과 같이 하여, 반도체 기판(10) 내에 그리고 적어도 오프셋 스페이서(15) 및 측벽 스페이서(17)의 하부에, 연장 영역(16)을 가지는 소스-드레인 영역(18)이 형성된다.
이 후, 불순물의 활성화를 위해 RTA(급속 열 어닐링, 1050℃) 열처리를 행한다.
다음에, 도 4b에 나타낸 바와 같이, 예를 들면, 희불화 수소산(DHF)을 이용한 사전 처리를 거쳐, 스퍼터링에 의해 전체 면에 니켈, 코발트, 백금 등의 고융점 금속을 8nm의 막 두께로 증착시킨 다음, 소스-드레인 영역의 표면에, 즉 고융점 금속과 실리콘이 접하고 있는 상태에서, 실리사이드화 하여, 고융점 금속 실리사이드 층(19)을 형성한다. 그런 다음, 미반응의 고융점 금속을 제거한다.
이 DHF 처리에 있어서, 측벽 스페이서를 구성하는 산화 실리콘 막(17b)이 제거된다. 이후는, 질화 실리콘 막(17a)을 "측벽 스페이서"로 칭할 수 있다.
다음에, 도 5a에 나타낸 바와 같이, 예를 들면, 하드 마스크 층(14)(또는 더미 게이트 전극(13))을 피복하도록 전체 면에 CVD법으로 산화 실리콘을 증착시켜 층간 절연막(20)을 형성한다. 그 후, 하드 마스크 층(14)(또는 더미 게이트 전극(13))의 표면이 노출되기까지 상부 표면으로부터 CMP(화학 기계 연마)법에 의해 연마한다.
상기와 같이 하여 형성된 층간 절연막(20)과 오프셋 스페이서(15) 및 질화 실리콘 막(측벽 스페이서)(17a)을 "절연막 I"라고 한다.
다음에, 도 5b에 나타낸 바와 같이, 예를 들면, 미리 결정된 조건의 에칭 처리에 의해 더미 게이트 전극(13)(및 하드 마스크 층(14))을 제거한다.
상기의 에칭은, 산화 실리콘의 더미 게이트 절연막에 대하여 충분한 선택비를 나타내는 조건 하에서 수행된다.
다음에, 도 6a에 나타낸 바와 같이, 예를 들면, 하기에 상세를 기재하는 에칭 처리에 의해, 더미 게이트 절연막(12)을 제거한다.
더미 게이트 절연막(12)의 제거를 위한 에칭 처리는, 먼저, 노출된 더미 게이트 절연막(12)의 표면을 암모니아 및 불화 수소를 포함하는 에칭 가스로 처리하는 제1 처리와, 이 제1 처리에서 형성된 생성물을 분해 및 증발시키는 제2 처리를 포함한다.
제1 처리에 대하여 설명한다.
더미 게이트 절연막(12)의 표면을, NH3, HF, Ar으로 이루어지는 혼합 가스 분위기에서 화학적으로 에칭한다.
구체적으로는, 에칭 장치의 화학적 에칭실에 웨이퍼(반도체 기판(10))를 반송하고, 웨이퍼용 스테이지에 웨이퍼를 탑재한 후에, 이하의 가스 분위기를 형성하여 더미 게이트 절연막(12)의 표면에 Si를 포함하는 합성물(complex)을 형성한다.
가스 분위기는 다음과 같다:
NH3/HF/Ar=50/50/80sccm, 압력= 6.7Pa, 스테이지 온도= 30℃
이 혼합 가스 분위기에서의 화학반응은, 다음과 같이 설명된다.
화학적 에칭실에, 기상(vapor phase)으로 HF/NH3/Ar가 공급되면, 더미 게이트 절연막(12)의 표면에 노출되어 있는 산화 실리콘의 표면에, 가스가 랑뮤아 흡착(Langmuir adsorption)에 의해 흡착된다. 동시에 다음과 같은 화학반응이 진행한다.
즉, HF와의 반응에 의해 SiF4와 H2O를 생성한 후에, NH3와 HF와 SiF4의 화학 반응에 의해, 산화 실리콘으로 이루어지는 절연층의 표면에, (NH4)2SiF6의 합성물의 층이 형성되는 것이다.
이 반응은, 랑뮤아 흡착에 의한 수 개의 분자 층 레벨의 가스 흡착에 의해 제어되고, 흡착 가스 분자의 피복율(coverage)이 포화되면 자기 정지(self-terminated)한다. 따라서, (NH4)2SiF6 합성물의 생성량도 포화한다.
다음에, 제2 처리에서, (NH4)2SiF6의 합성물로 피복된 웨이퍼를 가열실에 반송하여, 가열용 스테이지에 탑재한 후에, 히터 가열을 개시하여, (NH4)2SiF6의 합성물을 SiF4 등으로 분해하여 증발시킨다.
가열 조건은 다음과 같다:
스테이지 온도= 200℃, 압력= 26.7Pa
이 반응은 이하에서 설명된다. 산화 실리콘의 더미 게이트 절연막(12)의 표면에 증착된 (NH4)2SiF6의 합성물은, 기판 온도가 200℃로 가열되면, SiF4, NH3, HF로 분해되어 증발하고, 드라이 펌프를 통해 가스로서 배기된다.
(NH4)2SiF6 → SiF4 + 2NH3 + HF
이 화학적 에칭은 표면 반응을 이용하고 있으므로, 패턴의 밀도 차가 생기지 않는 이점이 있다.
예를 들면, 가스의 공급 시간을 설정함으로써, 산화 실리콘의 더미 게이트 절연막(12)의 에칭량을 원하는 값으로 할 수 있다.
상기의 더미 게이트 절연막의 제거 처리에 있어서는, 반도체 기판의 표면이 노출되지만 기판이 손상되지는 않는다.
이상과 같이 하여, 절연막 I에 게이트 전극 트렌치 A를 형성한다.
이러한 에칭에 있어서는, 후술하는 바와 같이, 에칭 시간을 선택함으로써, 열산화법에 의해 형성된 산화 실리콘 막의 에칭량을, TEOS를 원료로 하는 CVD법에 의해 형성된 산화 실리콘 막의 에칭량보다 많게 설정할 수 있다. 따라서, 더미 게이트 절연막(12)이 완전하게 제거되기까지, 오프셋 스페이서(15)의 일부만이 제거된다. 오프셋 스페이서(15)의 약간의 후퇴는 있지만, 게이트 전극 트렌치의 폭이 확대되는 것을 방지할 수 있다. 따라서, 트랜지스터의 성능을 어느 정도 확보할 수 있다.
예를 들면, 오프셋 스페이서(15)의 두께를 8nm, 더미 게이트 절연막(12)의 두께를 4nm로 할 때, 전술한 에칭 조건 하에서의 에칭은, 더미 게이트 절연막(12)을 완전하게 에칭하기까지 45초를 필요로 한다. 이 사이에 각각의 오프셋 스페이서(15)는 3.9nm만큼 제거되고, 이에 따라, 약 4.1nm 두께의 오프셋 스페이서가 남는다.
다음에, 도 6b에 나타낸 바와 같이, 예를 들면, 열산화법에 의해 게이트 전극 트렌치 A의 저면을 피복하도록 질화 산화 실리콘을 피복하거나, 또는 ALD법에 의해 게이트 전극 트렌치 A의 내측 표면을 피복하여, 산화 하프늄 또는 산화 알루미늄 등의 High-k막으로 이루어지는 게이트 절연막(21)을 형성한다. High-k막을 형성한 후, High-k막은 내열성이 낮기 때문에, 처리 온도가 500℃ 미만인 공정에 서 행한다.
다음에, 예를 들면, 스퍼터링법 또는 CVD법에 의해 게이트 절연막(21) 위에, 게이트 전극 트렌치 A의 내벽면을 피복하도록, 루테늄, 질화 티탄, 하프늄 실리사이드(HfSix) 또는 텅스텐의 금속 재료 또는 폴리실리콘의 도전체 재료를 증착시킨다. 그런 다음, 연마 등에 의해 게이트 전극 트렌치 A의 외부에 증착된 도전체 재료를 제거하고, 게이트 전극(22)을 형성한다.
또한, 게이트 전극(22)을 폴리실리콘을 사용하여 형성한 경우에는, 게이트 전극(22)의 상부 표면에 NiSi의 고융점 금속 실리사이드층(23)을 형성할 수 있다.
이후의 공정에서는, 예를 들면, CVD법에 의해 절연막 I 및 게이트 전극(22)(또는 고융점 금속 실리사이드층(23))을 피복하도록 산화 실리콘을 증착시켜, 상부 절연막(24)을 형성한다.
다음에, 상부 절연막(24) 및 층간 절연막(20)을 관통하여, 소스-드레인 영역(18)의 고융점 금속 실리사이드층(19) 및 게이트 전극(22)의 고융점 금속 실리사이드층(23)에 이르는 개구부 CH를 형성한다.
얻어진 각각의 개구부 CH 내에, 금속 등의 도전성 재료로 이루어지는 플러그(25)를 채우고, 이 플러그(25)에 접속되도록 상부 절연막(24) 상에 도전성 재료로 이루어지는 상층 배선(26)을 형성한다.
이상으로, 도 1에 나타내는 구조의 반도체 디바이스와 마찬가지의 반도체 디바이스를 제조할 수 있다.
오프셋 스페이서(15)는, 연장 영역을 형성하기 위한 마스크로서 사용되고 있 으므로, 활성화 열처리의 조건에 의존하여, 게이트 전극(22)으로부터 먼 오프셋 스페이서(15)의 단부 위치는 실질적으로 연장 영역(16)의 채널 측의 단부의 위치를 결정하는 데 사용된다.
또, 질화 실리콘 막(측벽 스페이서)(17a)도 또한, 소스-드레인 영역을 형성하기 위한 마스크로서 사용되며, 활성화 열처리의 조건에 의존하여, 게이트 전극(22)으로부터 먼 질화 실리콘 막(측벽 스페이서)(17a)의 단부 위치는, 실질적으로 소스-드레인 영역(18)의 채널 측의 단부의 위치를 결정하는 데 사용된다.
본 발명의 반도체 디바이스의 제조 방법에 의하면, 다마신 게이트 프로세스를 사용하여 MOS 트랜지스터를 형성할 때, 질화 실리콘으로 이루어지는 오프셋 스페이서와 비교하여 유전율이 낮은 산화 실리콘 막을 포함하는 오프셋 스페이서를 형성한다. 산화 실리콘 막은 제조 프로세스 후에 제거되지 않으므로, MOS 트랜지스터의 특성을 높일 수 있다.
제2
실시예
본 실시예에 따른 반도체 디바이스는, 실질적으로 제1 실시예와 마찬가지이다.
본 실시예에 따른 반도체 디바이스의 제조 방법에 대하여 도면을 참조하여 설명한다.
먼저, 도 7a에 나타낸 바와 같이, 먼저, 채널 형성 영역을 가지는 실리콘의 반도체 기판(10)에, STI법에 의해 활성 영역을 격리시키는 소자 분리 절연막(11)을 형성한다. 다음에, 열산화법에 의해 전체 면에 막 두께 4nm 정도의 산화 실리콘을 증착한다. 또한, CVD법에 의해 폴리실리콘 및 질화 실리콘을 증착시키고, 포토리소그래피 에칭에 의해 게이트 형성 영역을 제외하여 에칭 가공함으로써, 더미 게이트 절연막(12), 폴리실리콘으로 이루어지는 더미 게이트 전극(13), 및 질화 실리콘으로 이루어지는 하드 마스크 층(14)을 적층한다.
다음에, 예를 들면, 플라즈마 CVD법 또는 ALD(원자층 증착)법 등에 의해, 전체 면에 0.28nm의 두께로 질화 실리콘을 증착하고, 또한 CVD법에 의해 8 ~ 14nm의 두께의 추가의 산화 실리콘을 증착한다. 그런 다음, 전체 면에 에칭백함으로써, 더미 게이트 전극(13)의 양 측부에 반도체 기판(10)에 접하여, 질화 실리콘 막(15a) 및 산화 실리콘 막(15b)으로 이루어지는 오프셋 스페이서(15)를 형성한다.
이후의 공정은 제1 실시예와 마찬가지로 하여, 도 7b에 나타낸 바와 같이, 층간 절연막(20)이 형성될 때까지 행한다.
다음에, 도 8a에 나타낸 바와 같이, 예를 들면, 미리 결정된 조건의 에칭 처리에 의해 더미 게이트 전극(13)(및 하드 마스크 층(14))을 제거한다.
이 에칭은, 산화 실리콘의 더미 게이트 절연막에 대하여 충분한 선택비를 가지는 조건 하에서 수행된다.
다음에, 도 8b에 나타낸 바와 같이, 예를 들면, 제1 실시예에 있어서 더미 게이트 절연막(12)을 제거한 것과 동일한 에칭 처리를 사용하여, 더미 게이트 절연막(12)을 제거한다.
이상과 같이 하여, 절연막 I에 게이트 전극 트렌치 A를 형성한다.
전술한 에칭에 있어서는, 후술하는 바와 같이, 열산화법에 의해 형성된 산화 실리콘 막에 대하여, 질화 실리콘의 에칭 속도는 충분히 낮다. 예를 들면, 각각의 오프셋 스페이서(15)가, 0.28nm의 두께의 질화 실리콘 막과 8nm의 두께의 산화 실리콘 막을 포함할 때, 더미 게이트 절연막(12)을 완전하게 에칭하기까지 필요한 45초 동안, 오프셋 스페이서(15)의 질화 실리콘 막(15a)이 0.28nm 제거되고, 즉 질화 실리콘 막이 완전하게 제거된다. 따라서, 8nm의 두께의 산화 실리콘으로 이루어지는 부분은 완전하게 그대로 남고, 이에 의해 게이트 전극 트렌치의 폭이 확대하는 것을 방지할 수 있다. 이때, 산화 실리콘 막(15b)은 오프셋 스페이서(15)를 구성한다.
전술한 바와 같이, 본 실시예에 있어서는, 더미 게이트 절연막을 제거하는 데 필요한 시간 동안 반드시 제거되는 질화 실리콘 막의 두께로 오프셋 스페이서의 트렌치 측의 일부로서 질화 실리콘을 미리 증착시킨다.
더미 게이트 절연막을 제거하는 데 필요한 처리 시간이 변경된 경우에는, 질화 실리콘 막(15a)의 두께를 적당히 변경할 수 있다.
이것은 더미 게이트 절연막을 제거하기 위한 DHF 처리에도 적용될 수 있다. 이 경우, 열산화법에 의해 형성된 산화 실리콘 막 4nm를 제거하는 데 103초가 걸리지만, 이 시간 동안 DHF 처리에서는 질화 실리콘이 0.86nm 제거된다. 따라서, 예를 들면, 각각의 오프셋 스페이서(15)가, 0.86nm의 두께의 질화 실리콘 막과 8nm의 두께의 산화 실리콘막으로 이루어지는 적층체를 포함하면, 더미 게이트 절연막(12)을 완전하게 에칭하기까지의 103초 동안에, 각각의 오프셋 스페이서(15)의 질화 실리콘 막(15a)이 0.86nm 제거되고, 즉 질화 실리콘 막이 완전하게 제거된다. 따라 서, 8nm의 두께의 산화 실리콘 막을 완전하게 그대로 남기는 것이 가능해진다.
이후는, 제1 실시예와 마찬가지로 하여, 예를 들면, 게이트 전극 트렌치 A에 게이트 절연막(21), 게이트 전극(22) 및 고융점 금속 실리사이드층(23)을 형성하고, 상부 절연막(24)을 형성하고, 개구부 CH를 형성하여 플러그(25)를 채워 상층 배선(26)을 형성한다.
이상으로, 본 실시예에 따른 반도체 디바이스와 마찬가지의 반도체 디바이스를 제조할 수 있다.
본 발명의 이 실시예에 따른 반도체 디바이스의 제조 방법은, 다마신 게이트 프로세스를 사용하여 MOS 트랜지스터를 형성할 때, 질화 실리콘으로 이루어지는 오프셋 스페이서와 비교하여 유전율이 낮은 산화 실리콘 막을 각각 포함하는 오프셋 스페이서를 형성하는 공정을 포함한다. 제조 프로세스 중에 산화 실리콘 막이 제거되지 않으므로, MOS 트랜지스터의 특성을 높일 수 있다.
산화 실리콘 막(15b)을 오프셋 스페이서(15)를 구성하는 막으로 사용하여도, 오프셋 스페이서(15)는 이에 제한되지 않으며, 붕소를 함유하는 질화 실리콘(SiBN) 막을 산화 실리콘 막 대신에 사용할 수도 있다. SiBN 막은 질화 실리콘 막보다 낮은 유전율(dielectric constant)을 가지며, 그 유전율은 2의 B/N 비율에서 약 5이다. 또한, SiBN 막은 산화 실리콘 막보다 높은 내산성(acid resistance)을 가지며, 이에 따라 에칭량이 상대적으로 작다. 그러므로 SiBN 막을 사용하여도, 전술한 실시예에서와 같이, 높은 트랜지스터 특성을 확보할 수 있다.
제3
실시예
도 9는 제3 실시예에 따른 반도체 디바이스의 단면도이다.
본 실시예는 실질적으로 제1 실시예와 마찬가지이지만, 각각의 오프셋 스페이서(15)가, 질화 실리콘 막(15a)과 산화 실리콘 막(15b)의 적층체로서 남아 있는 것이 상이하다. 그외 다른 구성요소는 제1 실시예와 마찬가지이다.
본 실시예에 따른 반도체 디바이스의 제조 방법에 대하여 도면을 참조하여 설명한다.
먼저, 도 10a에 나타낸 바와 같이, 예를 들면, 제2 실시예와 마찬가지로, 더미 게이트 전극(13)(및 하드 마스크 층(14))을 제거할 때까지 동일한 공정을 행한다.
다음에, 도 10b에 나타낸 바와 같이, 예를 들면, 각각의 오프셋 스페이서(15)를 구성하는 질화 실리콘 막(15a)의 두께를, 제1 실시예 또는 DHF 처리에서와 동일한 더미 게이트 절연막(12)을 제거하는 에칭 처리에 의해, 이 더미 게이트 절연막(12)을 제거하는 데 필요한 시간 동안 질화 실리콘 막이 완전하게 제거되지 않도록 제어한다.
이상과 같이 하여, 절연막 I에 게이트 전극 트렌치 A를 형성한다.
전술한 에칭에 있어서는, 후술하는 바와 같이, 열산화법에 의해 형성된 산화 실리콘 막보다 질화 실리콘의 에칭 속도가 낮다. 예를 들면, 각각의 오프셋 스페이서(15)가, 0.50nm의 두께의 질화 실리콘 막과 8nm의 두께의 산화 실리콘막으로 이루어지는 적층체를 포함할 때, 더미 게이트 절연막(12)을 완전하게 에칭하기까지의 45초 동안, 각각의 오프셋 스페이서(15)의 질화 실리콘 막(15a)이 0.28nm 제거 된다. 즉 질화 실리콘 막(15a)은 0.22nm의 두께로 박막화되지만 완전하게 제거되지는 않는다. 따라서, 8nm의 두께의 산화 실리콘은 완전하게 그대로 남게 되고, 이에 의해 게이트 전극 트렌치의 폭이 확대되는 것을 방지할 수 있다.
상기와 같이, 본 실시예에 있어서는, 더미 게이트 절연막을 제거하는 데 걸리는 시간 동안 반드시 제거되는 두께보다 두꺼운 질화 실리콘 막을 오프셋 스페이서의 트렌치 측의 일부로서 미리 형성한다. 질화 실리콘 막을 남기는 경우라도, 유전율이 높은 질화 실리콘 막은 가능한 한 얇은 편이 바람직하고, 각각의 오프셋 스페이서를 구성하는 산화 실리콘 막보다 충분히 얇은 막으로 하는 것이 바람직하다.
더미 게이트 절연막을 제거하는 데 걸리는 처리 시간이 변경된 경우에는, 질화 실리콘 막(15a)의 두께를 적절히 변경할 수 있다.
이 처리는 더미 게이트 절연막을 제거하기 위한 DHF 처리에도 적용할 수 있다. 이 경우, 열산화법에 의해 형성된 산화 실리콘 막 4nm를 제거하는 데 103초 걸리지만, 이 시간 동안 DHF 처리에서는 질화 실리콘이 0.86nm 제거된다. 따라서, 예를 들면, 각각의 오프셋 스페이서(15)가, 1.3nm의 두께의 질화 실리콘 막과 8nm의 두께의 산화 실리콘막으로 이루어지는 적층체를 포함하면, 더미 게이트 절연막(12)을 완전하게 에칭하기까지의 103초 동안에, 각각의 오프셋 스페이서(15)의 질화 실리콘 막(15a)이 0.86nm만큼 제거되고, 즉 질화 실리콘 막이 0.44nm 남는다. 따라서, 8nm의 두께의 산화 실리콘 막(15b)은 완전하게 그대로 남는다.
이후는, 제1 실시예와 마찬가지로 하여, 예를 들면, 게이트 전극 트렌치 A에 게이트 절연막(21), 게이트 전극(22) 및 고융점 금속 실리사이드층(23)을 형성하고, 상부 절연막(24)을 형성하고, 개구부 CH를 형성하여 플러그(25)를 채워 상층 배선(26)을 형성한다.
이상으로, 본 실시예에 따른 반도체 디바이스와 마찬가지의 반도체 디바이스를 제조할 수 있다.
본 발명의 반도체 디바이스의 제조 방법은, 다마신 게이트 프로세스를 사용하여 MOS 트랜지스터를 형성할 때, 질화 실리콘으로 이루어지는 오프셋 스페이서와 비교하여 유전율이 낮은 산화 실리콘 막을 포함하는 오프셋 스페이서를 형성하는 공정을 포함한다. 제조 프로세스 중에 산화 실리콘 막은 제거되지 않으므로, MOS 트랜지스터의 특성을 높일 수 있다.
제4
실시예
도 11은 본 실시예에 따른 반도체 디바이스의 단면도이다.
본 실시예는 실질적으로 제1 실시예와 마찬가지이지만, 오프셋 스페이서(15), 질화 실리콘 막(측벽 스페이서)(17a), 층간 절연막(20)을 포함하는 절연막 I의 두께가 보다 얇게 되어 있고, 즉 게이트 전극(22)의 높이도 보다 낮게 형성되어 있는 것이 상이하다. 다른 구성요소는 제1 실시예와 마찬가지이다.
본 실시예에 따른 반도체 디바이스의 제조 방법에 대하여 도면을 참조하여 설명한다.
먼저, 도 12a에 나타낸 바와 같이, 예를 들면, 제1 실시예와 마찬가지로 하여, 소스-드레인 영역의 표면에 고융점 금속 실리사이드층(19)을 형성하는 공정까 지를 행한다.
다음에, 도 12b에 나타낸 바와 같이, 예를 들면, 하드 마스크 층(14)(또는 더미 게이트 전극(13))을 피복하여 전체 면에 CVD법 등으로 산화 실리콘을 증착시켜 층간 절연막(20)을 형성하고, 하드 마스크 층(14)(또는 더미 게이트 전극(13))의 표면이 노출되기까지 상부 표면으로부터 CMP(화학 기계 연마)법에 의해 연마한다.
상기와 같이 하여 얻어진 층간 절연막(20)과 오프셋 스페이서(15) 및 질화 실리콘 막(측벽 스페이서)(17a)을 "절연막 I"라고 한다.
본 실시예에 있어서는, 연마 처리를 행하여 절연막 I를 박막화한다.
예를 들면, 하드 마스크 층(14)이 존재하는 경우에는, 하드 마스크 층(14)이 완전하게 연마 제거되어 더미 게이트 전극(13)의 표면이 노출될 때까지 또는 더미 게이트 전극(13)의 중간의 높이까지 절연막 I를 연마할 수 있다.
또, 하드 마스크 층(14)이 존재하지 않는 경우에는, 더미 게이트 전극(13)의 중간의 높이까지 절연막 I를 연마하여 제거한다.
이후는, 제1 실시예와 마찬가지로 하여, 더미 게이트 전극(13)(및 하드 마스크 층(14)), 더미 게이트 절연막(12)을 제거하여, 절연막 I에 게이트 전극 트렌치 A를 형성하고, 게이트 전극 트렌치 A에 게이트 절연막(21), 게이트 전극(22) 및 고융점 금속 실리사이드층(23)을 형성하고, 상부 절연막(24)을 형성하고, 개구부 CH를 형성하여 플러그(25)를 채워 상층 배선(26)을 형성한다.
이상으로, 본 실시예에 따른 반도체 디바이스와 마찬가지의 반도체 디바이스 를 제조할 수 있다.
본 발명의 반도체 디바이스의 제조 방법은, 다마신 게이트 프로세스를 사용하여 MOS 트랜지스터를 형성할 때, 질화 실리콘으로 이루어지는 오프셋 스페이서와 비교하여 유전율이 낮은 산화 실리콘 막을 각각 포함하는 오프셋 스페이서를 형성하는 공정을 포함한다. 제조 프로세스 중에 산화 실리콘 막이 제거되지 않으므로, MOS 트랜지스터의 특성을 높일 수 있다.
본 실시예에 있어서는, 제2 실시예와 마찬가지로, 더미 게이트 절연막을 제거하는 데 걸리는 시간 동안 반드시 제거되는 질화 실리콘의 두께를 오프셋 스페이서의 트렌치 측의 일부로서 미리 형성할 수 있다.
제5
실시예
도 13은 본 실시예에 따른 반도체 디바이스의 단면도이다.
본 실시예는 실질적으로 제3 실시예와 마찬가지이지만, 제4 실시예와 마찬가지로 오프셋 스페이서(15), 질화 실리콘 막(측벽 스페이서)(17a), 층간 절연막(20)을 포함하는 절연막 I의 두께가 보다 얇게 되어 있고, 즉 게이트 전극(22)의 높이도 보다 낮게 형성되어 있는 것이 상이하다.
다른 구성요소는 제3 실시예와 마찬가지이다.
본 실시예에 따른 반도체 디바이스의 제조 방법은, 제3 실시예의 제조 방법과 마찬가지이지만, 제4 실시예와 마찬가지로, 절연막 I를 추가로 박막화하는 것이 상이하다.
본 발명의 반도체 디바이스의 제조 방법에 의하면, 다마신 게이트 프로세스 를 사용하여 MOS 트랜지스터를 형성할 때, 질화 실리콘으로 이루어지는 오프셋 스페이서와 비교하여 유전율이 낮은 산화 실리콘 막을 각각 포함하는 오프셋 스페이서를 형성한다. 제조 프로세스 중에 산화 실리콘 막이 제거되지 않으므로, MOS 트랜지스터의 특성을 높일 수 있다.
제6
실시예
도 14 ~ 도 17은 본 실시예에 따른 반도체 디바이스의 단면도이다.
본 실시예는 실질적으로 상기의 제1 ~ 제5 실시예와 마찬가지이지만, 게이트 절연막으로서, ALD법에 의해 게이트 전극 트렌치 A의 내벽을 피복하여, 산화 하프늄이나 산화 알루미늄 등의 이른바 High-k 재료로 이루어지는 게이트 절연막(30)이 형성되어 있고, 게이트 전극 트렌치 A를 루테늄이나 텅스텐과 같은 금속 재료로 채워 게이트 절연막(30) 위에 게이트 전극(31)이 형성되어 있는 것이 상이하다.
도 14가 제1 및 제2 실시예, 도 15가 제3 실시예, 도 16이 제4 실시예, 도 17이 제5 실시예에 각각 대응하고 있다.
본 발명의 반도체 디바이스의 제조 방법에 의하면, 다마신 게이트 프로세스를 사용하여 MOS 트랜지스터를 형성할 때, 질화 실리콘으로 이루어지는 오프셋 스페이서와 비교하여 유전율이 낮은 산화 실리콘 막을 각각 포함하는 오프셋 스페이서를 형성한다. 제조 프로세스 중에 산화 실리콘 막이 제거되지 않으므로, MOS 트랜지스터의 특성을 높일 수 있다.
예
제1 실시예에 기재된 더미 게이트 절연막을 제거하기 위한 에칭법에 대하여, 열산화법에 따르는 산화 실리콘 막(a), TEOS를 원료로 하는 플라즈마 CVD법에 따르는 산화 실리콘 막(b), 플라즈마 CVD법에 따르는 질화 실리콘 막(c)에 대하여, 에칭 처리 시간과 에칭량의 관계를 조사하였다.
결과가 도 18에 도시되어 있다.
도 18은, 에칭 시간이 40초를 넘었을 때, 열산화법에 따르는 산화 실리콘 막(a)의 에칭량이 TEOS를 원료로 하는 플라즈마 CVD법에 의해 형성된 산화 실리콘 막(b)의 에칭량보다 크다는 것을 나타내고 있다. 그러므로 이들 막 (a) 및 (b)를 각각 더미 게이트 절연막과 오프셋 스페이서로서 사용하는 경우에는, 오프셋 스페이서를 남기면서, 더미 게이트 전극을 제거할 수 있다.
또, 질화 실리콘 막(c)의 에칭량은, 항상 열산화법에 따르는 산화 실리콘 막(a)의 에칭량보다 작다. 그러므로 이들 막 (a) 및 (c)를 더미 게이트 절연막과 오프셋 스페이서로서 사용하는 경우, 오프셋 스페이서를 남기면서, 더미 게이트 전극을 제거할 수 있다.
본 발명은 상기의 설명에 한정되지 않는다.
예를 들면, 게이트 절연막 및 게이트 전극을 구성하는 재료는, 전술한 실시예에 한정되지 않는다.
고융점 금속 실리사이드층은 형성되어 있지 않아도 된다.
제1 실시예에서 산화 실리콘 막 대신에 붕소를 함유하는 질화 실리콘(SiBN) 막이 사용될 수 있으며, 제2 실시예에서 질화 실리콘 막과 산화 실리콘 막으로 이루어지는 적층체 대신 질화 실리콘 막 및 붕소를 함유하는 질화 실리콘 막으로 이 루어지는 적층체가 사용될 수 있으며, 제3 실시예에서 질화 실리콘 막과 산화 실리콘 막으로 이루어지는 적층체 대신에 질화 실리콘을 함유하는 막과 산화 실리콘 막으로 이루어지는 적층체가 사용될 수 있다.
붕소를 함유하는 질화 실리콘 막은 질화 실리콘 막보다 낮은 유전율을 가지며, 그 유전율은 2의 B/N 비율에서 약 5이다. 또한, SiBN 막은 산화 실리콘 막보다 높은 내산성을 가지며, 이에 따라 에칭량이 상대적으로 작다. 그러므로 산화 실리콘 막을 오프셋 스페이서용으로 사용할 때에 비해 더 박막의 오프셋 스페이서를 형성할 수 있다.
첨부된 청구의 범위 및 그 등가물의 범주 내에 있는 한 다양한 변형, 조합, 하부조합, 및 대안이 설계 요건 및 요인에 따라 수행될 수 있다는 것은 당업자에게 자명하다.
도 1은 본 발명의 제1 실시예에 관한 반도체 디바이스의 개략 단면도이다.
도 2a 및 도 2b는 본 발명의 제1 실시예에 관한 반도체 디바이스의 제조 방법의 공정을 각각 나타낸 단면도이다.
도 3a 및 도 3b는 본 발명의 제1 실시예에 관한 반도체 디바이스의 제조 방법의 공정을 각각 나타낸 단면도이다.
도 4a 및 도 4b는 본 발명의 제1 실시예에 관한 반도체 디바이스의 제조 방법의 공정을 각각 나타낸 단면도이다.
도 5a 및 도 5b는 본 발명의 제1 실시예에 관한 반도체 디바이스의 제조 방법의 공정을 각각 나타낸 단면도이다.
도 6a 및 도 6b는 본 발명의 제1 실시예에 관한 반도체 디바이스의 제조 방법의 공정을 각각 나타낸 단면도이다.
도 7a 및 도 7b는 본 발명의 제2 실시예에 관한 반도체 디바이스의 제조 방법의 공정을 각각 나타낸 단면도이다.
도 8a 및 도 8b는 본 발명의 제2 실시예에 관한 반도체 디바이스의 제조 방법의 공정을 각각 나타낸 단면도이다.
도 9는 본 발명의 제3 실시예에 관한 반도체 디바이스의 개략 단면도이다.
도 10a 및 도 10b는 본 발명의 제3 실시예에 관한 반도체 디바이스의 제조 방법의 공정을 각각 나타낸 단면도이다.
도 11은 본 발명의 제4 실시예에 관한 반도체 디바이스의 개략 단면도이다.
도 12a 및 도 12b는 본 발명의 제4 실시예에 관한 반도체 디바이스의 제조 방법의 공정을 각각 나타낸 단면도이다.
도 13은 본 발명의 제5 실시예에 관한 반도체 디바이스의 개략 단면도이다.
도 14는 본 발명의 제6 실시예에 관한 반도체 디바이스의 개략 단면도이다.
도 15는 본 발명의 제7 실시예에 관한 반도체 디바이스의 개략 단면도이다.
도 16은 본 발명의 제8 실시예에 관한 반도체 디바이스의 개략 단면도이다.
도 17은 본 발명의 제9 실시예에 관한 반도체 디바이스의 개략 단면도이다.
도 18은 본 발명의 실시예에 관한 에칭 속도를 나타내는 그래프이다.
Claims (16)
- 반도체 디바이스에 있어서,채널 형성 영역을 가지는 반도체 기판;상기 반도체 기판 상에 형성된 절연막;상기 절연막에 형성된 게이트 전극 트렌치;상기 게이트 전극 트렌치의 저부에 형성된 게이트 절연막;상기 게이트 전극 트렌치를 채우도록 상기 게이트 절연막 위에 형성된 게이트 전극;상기 절연막의 일부로서 상기 게이트 전극 트렌치의 측벽을 구성하고, 상기 게이트 전극 측으로부터 붕소를 함유하는 질화 실리콘막 및 산화 실리콘막이 적층되어 구성되는 오프셋 스페이서;상기 절연막의 일부로서 상기 게이트 전극으로부터 먼 측의 상기 오프셋 스페이서의 양 측부에 형성된 측벽 스페이서; 및상기 반도체 기판 내에 그리고 적어도 상기 오프셋 스페이서 및 상기 측벽 스페이서의 하부에서 상기 반도체 기판에 대해 형성된 연장 영역을 가진 소스-드레인 영역을 포함하는 전계 효과 트랜지스터가 구성되어 있고,상기 오프셋 스페이서의 상기 게이트 전극 측 단면의 위치가 상기 연장 영역의 채널 측의 선단 위치를 결정하도록 되어 있고,상기 오프셋 스페이서에 있어서, 상기 붕소를 함유하는 질화 실리콘막이 상기 산화 실리콘막보다 얇은,반도체 디바이스.
- 제1항에 있어서,상기 게이트 전극은, 텅스텐, 하프늄, 탄탈, 티탄, 몰리브덴, 루테늄, 니켈, 백금으로 이루어지는 군으로부터 선택된 금속, 상기 금속을 포함하는 합금, 또는 상기 금속의 화합물로 이루어지는, 반도체 디바이스.
- 반도체 기기 제조 공정에 있어서,채널 형성 영역을 가지는 반도체 기판에 더미 게이트 절연막 및 더미 게이트 전극을 형성하는 공정;상기 더미 게이트 전극의 양 측부에 붕소를 함유하는 질화 실리콘 막 및 산화 실리콘 막을 차례로 적층하여 오프셋 스페이서를 형성하는 공정으로서, 상기 붕소를 함유하는 질화 실리콘막이 상기 산화 실리콘막보다 얇은, 상기 오프셋 스페이서를 형성하는 공정;상기 오프셋 스페이서 및 상기 게이트 전극을 마스크로 사용하여 상기 반도체 기판에 연장 영역을 형성하는 공정;상기 오프셋 스페이서의 양 측부에 측벽 스페이서를 형성하는 공정;상기 측벽 스페이서, 상기 오프셋 스페이서 및 상기 게이트 전극을 마스크로 사용하여 상기 반도체 기판에 소스-드레인 영역을 형성하는 공정;상기 더미 게이트 전극을 피복하는 절연막을 형성하는 공정;상기 절연막의 상부 표면으로부터 상기 더미 게이트 전극이 노출되기까지 상기 절연막을 제거하는 공정;상기 오프셋 스페이서를 구성하는 상기 붕소를 함유하는 질화 실리콘막의 적어도 일부를 남겨두고, 상기 더미 게이트 전극 및 더미 게이트 절연막을 제거하여 게이트 전극용 트렌치를 형성하는 공정;상기 게이트 전극 트렌치의 저부에 게이트 절연막을 형성하는 공정;상기 게이트 전극 트렌치를 채우기 위해 상기 게이트 절연막 위에 도전층을 형성하는 공정; 및상기 게이트 전극 트렌치의 외부로부터 상기 도전층을 제거하여 전계 효과 트랜지스터를 형성하는 공정을 포함하는 반도체 디바이스의 제조 방법.
- 제3항에 있어서,적어도 상기 더미 게이트 절연막을 제거하는 공정은, 노출된 절연층의 표면을 암모니아 및 불화 수소를 포함하는 에칭 가스로 처리하는 제1 처리와, 상기 제1 처리에서 형성된 생성물을 분해 및 증발시키는 제2 처리를 포함하는 에칭 처리를 포함하는, 반도체 디바이스의 제조 방법.
- 제4항에 있어서,상기 에칭 처리에서의 상기 제1 처리에서 형성되고, 상기 제2 처리에서 분해 및 증발되는 상기 생성물은 (NH4)2SiF6 합성물(complex)인, 반도체 디바이스의 제조 방법.
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