KR101457006B1 - 반도체 디바이스 및 그 제조 방법 - Google Patents
반도체 디바이스 및 그 제조 방법 Download PDFInfo
- Publication number
- KR101457006B1 KR101457006B1 KR1020080035540A KR20080035540A KR101457006B1 KR 101457006 B1 KR101457006 B1 KR 101457006B1 KR 1020080035540 A KR1020080035540 A KR 1020080035540A KR 20080035540 A KR20080035540 A KR 20080035540A KR 101457006 B1 KR101457006 B1 KR 101457006B1
- Authority
- KR
- South Korea
- Prior art keywords
- gate electrode
- insulating film
- film
- silicon nitride
- dummy gate
- Prior art date
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 126
- 238000000034 method Methods 0.000 title claims description 76
- 238000004519 manufacturing process Methods 0.000 title claims description 43
- 125000006850 spacer group Chemical group 0.000 claims abstract description 167
- 229910052581 Si3N4 Inorganic materials 0.000 claims abstract description 99
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims abstract description 99
- 229910052814 silicon oxide Inorganic materials 0.000 claims abstract description 88
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims abstract description 85
- 239000000758 substrate Substances 0.000 claims abstract description 64
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 claims abstract description 22
- 229910052796 boron Inorganic materials 0.000 claims abstract description 22
- 230000005669 field effect Effects 0.000 claims abstract description 18
- 238000005530 etching Methods 0.000 claims description 46
- 239000007789 gas Substances 0.000 claims description 14
- 229910052751 metal Inorganic materials 0.000 claims description 13
- 239000002184 metal Substances 0.000 claims description 13
- QGZKDVFQNNGYKY-UHFFFAOYSA-N Ammonia Chemical compound N QGZKDVFQNNGYKY-UHFFFAOYSA-N 0.000 claims description 9
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 claims description 6
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 claims description 6
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Chemical compound [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 claims description 6
- KJTLSVCANCCWHF-UHFFFAOYSA-N Ruthenium Chemical compound [Ru] KJTLSVCANCCWHF-UHFFFAOYSA-N 0.000 claims description 4
- 229910021529 ammonia Inorganic materials 0.000 claims description 4
- 230000015572 biosynthetic process Effects 0.000 claims description 4
- 238000001704 evaporation Methods 0.000 claims description 4
- 229910000040 hydrogen fluoride Inorganic materials 0.000 claims description 4
- 229910052707 ruthenium Inorganic materials 0.000 claims description 4
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 claims description 4
- 229910052721 tungsten Inorganic materials 0.000 claims description 4
- 239000010937 tungsten Substances 0.000 claims description 4
- 150000001875 compounds Chemical class 0.000 claims description 3
- 238000010030 laminating Methods 0.000 claims description 3
- 229910052759 nickel Inorganic materials 0.000 claims description 3
- 229910052697 platinum Inorganic materials 0.000 claims description 3
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 claims description 2
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 claims description 2
- 229910045601 alloy Inorganic materials 0.000 claims description 2
- 239000000956 alloy Substances 0.000 claims description 2
- 229910052735 hafnium Inorganic materials 0.000 claims description 2
- VBJZVLUMGGDVMO-UHFFFAOYSA-N hafnium atom Chemical compound [Hf] VBJZVLUMGGDVMO-UHFFFAOYSA-N 0.000 claims description 2
- 229910052750 molybdenum Inorganic materials 0.000 claims description 2
- 239000011733 molybdenum Substances 0.000 claims description 2
- 229910052715 tantalum Inorganic materials 0.000 claims description 2
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 claims description 2
- 229910052719 titanium Inorganic materials 0.000 claims description 2
- 239000010936 titanium Substances 0.000 claims description 2
- 239000010408 film Substances 0.000 description 309
- 239000010410 layer Substances 0.000 description 50
- 229910021332 silicide Inorganic materials 0.000 description 16
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 16
- 239000011229 interlayer Substances 0.000 description 12
- 239000003870 refractory metal Substances 0.000 description 12
- 230000003647 oxidation Effects 0.000 description 11
- 238000007254 oxidation reaction Methods 0.000 description 11
- 229910003697 SiBN Inorganic materials 0.000 description 10
- 238000005229 chemical vapour deposition Methods 0.000 description 10
- 238000010438 heat treatment Methods 0.000 description 10
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 9
- 229920005591 polysilicon Polymers 0.000 description 9
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 8
- 239000004020 conductor Substances 0.000 description 8
- 229910052710 silicon Inorganic materials 0.000 description 8
- 239000010703 silicon Substances 0.000 description 8
- 201000002950 dengue hemorrhagic fever Diseases 0.000 description 7
- 239000000463 material Substances 0.000 description 6
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 5
- 238000006243 chemical reaction Methods 0.000 description 5
- 238000002955 isolation Methods 0.000 description 5
- 239000007769 metal material Substances 0.000 description 5
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 5
- 230000004913 activation Effects 0.000 description 4
- 238000000231 atomic layer deposition Methods 0.000 description 4
- 230000008018 melting Effects 0.000 description 4
- 238000002844 melting Methods 0.000 description 4
- 238000005498 polishing Methods 0.000 description 4
- 239000002994 raw material Substances 0.000 description 4
- 229910005883 NiSi Inorganic materials 0.000 description 3
- 239000002253 acid Substances 0.000 description 3
- 238000003486 chemical etching Methods 0.000 description 3
- 229910000449 hafnium oxide Inorganic materials 0.000 description 3
- WIHZLLGSGQNAGK-UHFFFAOYSA-N hafnium(4+);oxygen(2-) Chemical compound [O-2].[O-2].[Hf+4] WIHZLLGSGQNAGK-UHFFFAOYSA-N 0.000 description 3
- 239000012535 impurity Substances 0.000 description 3
- TWNQGVIAIRXVLR-UHFFFAOYSA-N oxo(oxoalumanyloxy)alumane Chemical compound O=[Al]O[Al]=O TWNQGVIAIRXVLR-UHFFFAOYSA-N 0.000 description 3
- 238000001179 sorption measurement Methods 0.000 description 3
- 239000000126 substance Substances 0.000 description 3
- 238000001039 wet etching Methods 0.000 description 3
- 150000004767 nitrides Chemical class 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- 229920006395 saturated elastomer Polymers 0.000 description 2
- 238000004544 sputter deposition Methods 0.000 description 2
- 229910004014 SiF4 Inorganic materials 0.000 description 1
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 1
- TWRSDLOICOIGRH-UHFFFAOYSA-N [Si].[Si].[Hf] Chemical compound [Si].[Si].[Hf] TWRSDLOICOIGRH-UHFFFAOYSA-N 0.000 description 1
- 229910017052 cobalt Inorganic materials 0.000 description 1
- 239000010941 cobalt Substances 0.000 description 1
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 description 1
- 239000002131 composite material Substances 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 239000002052 molecular layer Substances 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 238000007517 polishing process Methods 0.000 description 1
- 238000004151 rapid thermal annealing Methods 0.000 description 1
- -1 silicon oxide nitride Chemical class 0.000 description 1
- ABTOQLMXBSRXSM-UHFFFAOYSA-N silicon tetrafluoride Chemical compound F[Si](F)(F)F ABTOQLMXBSRXSM-UHFFFAOYSA-N 0.000 description 1
- 239000002344 surface layer Substances 0.000 description 1
- 238000006557 surface reaction Methods 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
- 239000012808 vapor phase Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/6656—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using multiple spacer layers, e.g. multiple sidewall spacers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66568—Lateral single gate silicon transistors
- H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
- H01L29/6659—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate with both lightly doped source and drain extensions and source and drain self-aligned to the sides of the gate, e.g. lightly doped drain [LDD] MOSFET, double diffused drain [DDD] MOSFET
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
전계 효과 트랜지스터를 포함하는 반도체 디바이스는, 채널 형성 영역을 가지는 반도체 기판과, 상기 반도체 기판 상에 형성된 절연막과, 상기 절연막에 형성된 게이트 전극 트렌치와, 상기 게이트 전극 트렌치의 저부에 형성된 게이트 절연막과, 상기 게이트 전극 트렌치를 채우도록 상기 게이트 절연막 위에 형성된 게이트 전극과, 산화 실리콘, 또는 붕소를 함유하는 질화 실리콘으로 이루어지며, 상기 절연막의 일부로서 상기 게이트 전극 트렌치의 측벽을 구성하는 오프셋 스페이서와, 상기 절연막의 일부로서 상기 게이트 전극으로부터 먼 측의 상기 오프셋 스페이서의 양 측부에 형성된 측벽 스페이서와, 그리고 연장 영역을 가지며, 상기 반도체 기판 내에 그리고 적어도 상기 오프셋 스페이서 및 상기 측벽 스페이서의 하부에 형성된 소스-드레인 영역을 포함한다.
Description
본 발명은 반도체 디바이스 및 그 제조 방법에 관한 것이며, 특히, 전계 효과 트랜지스터를 가지는 반도체 디바이스 및 그 제조 방법에 관한 것이다.
반도체 디바이스의 제조 방법에 있어서, 배선의 형성 방법으로서 일반적으로 다마신(Damascene) 프로세스가 알려져 있다.
다마신 프로세스에서, 예를 들면, 기판 상의 절연막에 게이트 전극용 트렌치를 형성하고, 게이트 전극용 트렌치를 채우도록 도전성 재료를 증착시킨 다음, 이 트렌치의 외부로부터 CMP(화학 기계 연마) 처리를 행하고, 게이트 전극용 트렌치 내에 도전성 재료를 남겨 배선을 형성한다.
그런데 반도체 디바이스의 기본적인 소자인 MOSFET(금속-산화물-반도체 전계 효과 트랜지스터； 이하 "MOS 트랜지스터"로 칭함)는, 반도체 디바이스의 소형화 및 고집적화를 진행시킴에 따라 더욱 미세화되고 있다. 그러므로 스케일링(scaling)에 따라 게이트 길이와 게이트 절연막도 감소된다.
게이트 절연막으로서 사용되는 SiON 절연막은, 32nm 이후의 세대로는 누 설(leakage)이 커져 버려, SiON 절연막을 게이트 절연막으로서 사용하는 것은 어렵다.
그래서, 게이트 절연막 재료로서, 물리적 막 두께를 두껍게 할 수 있는 고유전율막(이른바 High－k막)을 사용하는 방법이 검토되어 있다.
일반적으로, High－k막은 내열성이 약하기 때문에, 고온 처리가 필요한 소스-드레인 영역의 확산 열처리의 다음에, 게이트 절연막을 형성할 필요가 있다.
상기의 공정을 가능하게 하는 방법으로서 상기의 다마신 프로세스를 사용하여, MOS 트랜지스터의 게이트 전극을 형성하는 다마신 게이트 프로세스가 일반적으로 사용된다.
일본 특개2005-303256호 공보에는, 상기의 다마신 게이트 프로세스를 사용하여, 연장 영역이 형성된 소스-드레인 영역을 가지는 MOS 트랜지스터를 형성하는 방법이 개시되어 있다.
이 방법에서는, 예를 들면, 반도체 기판의 활성 영역 상에 더미 게이트 절연막과 더미 게이트 전극을 형성하고, 더미 게이트 절연막의 양 측부에 있어서의 기판 상에 질화 실리콘으로 이루어지는 오프셋 스페이서를 형성하고, 더미 게이트 전극과 오프셋 스페이서를 마스크로 사용하여 반도체 기판에 이온 주입하여, 연장 영역을 형성한다.
다음에, 오프셋 스페이서의 양 측부에 있어서의 기판 상에 측벽 스페이서를 형성하고, 더미 게이트 전극, 오프셋 스페이서 및 측벽 스페이서를 마스크로 사용하여 반도체 기판에 이온 주입하여, 소스-드레인 영역을 형성한다.
이상과 같이 하여, 연장 영역이 형성된 소스-드레인 영역을 형성할 수 있다.
다음에, 더미 게이트 전극을 피복하여 전체 면에 층간 절연막을 형성하고, 더미 게이트 전극의 표면이 노출되기까지 상부 표면으로부터 연마하고, 에칭 처리에 의해 더미 게이트 전극 및 더미 게이트 절연막을 제거하여, 게이트 전극 트렌치를 형성한다.
다음에, 게이트 전극용 트렌치의 저부에 게이트 절연막을 형성한 다음, 게이트 전극용 트렌치를 채우도록 게이트 절연막 위에 게이트 전극을 형성한다.
이상과 같이 하여, 다마신 게이트 프로세스를 사용하여 MOS 트랜지스터를 형성할 수 있다.
게이트 전극용 트렌치를 형성할 때, 더미 게이트 절연막은, 기판에 손상을 주지 않기 위해 습식 에칭에 의해 양호하게 제거된다. 그러므로 일본 특개2005-303256호 공보에는, 습식 에칭으로 오프셋 스페이서가 제거되지 않도록 하기 위해, 오프셋 스페이서를 질화 실리콘으로 구성하고 있다.
그러나 상기의 습식 에칭으로 오프셋 스페이서의 제거는 방지할 수 있지만, 질화 실리콘은 산화 실리콘보다 유전율이 높으므로 게이트 전극과 소스-드레인 간의 기생 용량이 커져 버린다. 이에 의해 MOS 트랜지스터의 특성의 열화를 일으키게 된다.
해결하려고 하는 과제는, 다마신 게이트 프로세스를 사용하여 MOS 트랜지스터를 형성할 때, 특성이 높은 트랜지스터를 형성하는 것이 곤란하다는 것이다.
본 발명의 실시예에 따른 반도체 디바이스는, 채널 형성 영역을 가지는 반도체 기판과, 반도체 기판 상에 형성된 절연막과, 절연막에 형성된 게이트 전극 트렌치와, 게이트 전극 트렌치의 저부에 형성된 게이트 절연막과, 게이트 전극 트렌치를 채우도록 게이트 절연막 위에 형성된 게이트 전극과, 산화 실리콘, 또는 붕소를 함유하는 질화 실리콘으로 이루어지며, 절연막의 일부로서 게이트 전극 트렌치의 측벽을 구성하는 오프셋 스페이서와, 절연막의 일부로서 게이트 전극으로부터 먼 측의 오프셋 스페이서의 양 측부에 형성된 측벽 스페이서와, 그리고 연장 영역을 각각 가지며, 반도체 기판 내에 그리고 적어도 오프셋 스페이서 및 측벽 스페이서의 하부에 형성된 소스-드레인 영역을 포함하는 전계 효과 트랜지스터를 포함한다.
반도체 디바이스는, 채널 형성 영역을 가지는 반도체 기판 상에 형성된 절연막과, 절연막에 형성된 게이트 전극 트렌치와, 게이트 전극 트렌치의 저부에 형성된 게이트 절연막과, 그리고 게이트 전극 트렌치를 채우도록 게이트 절연막의 위에 형성된 게이트 전극을 포함한다.
산화 실리콘, 또는 붕소를 함유하는 질화 실리콘으로 이루어지는 오프셋 스페이서를 절연막의 일부로서 형성하여 게이트 전극 트렌치의 측벽을 구성하고, 절 연막의 일부로서 게이트 전극으로부터 먼 측의 오프셋 스페이서의 양 측부에 측벽 스페이서를 형성한다.
또, 연장 영역을 각각 가지는 소스-드레인 영역을, 반도체 기판 내에 그리고 적어도 오프셋 스페이서 및 측벽 스페이서의 하부에 형성한다.
상기와 같이 하여, 전계 효과 트랜지스터가 구성된다.
본 발명의 다른 실시예에 따른 반도체 디바이스는, 전계 효과 트랜지스터를 포함하는 반도체 디바이스는, 채널 형성 영역을 가지는 반도체 기판과, 반도체 기판 상에 형성된 절연막과, 절연막에 형성된 게이트 전극 트렌치와, 게이트 전극 트렌치의 저부에 형성된 게이트 절연막과, 게이트 전극 트렌치를 채우도록 게이트 절연막 위에 형성된 게이트 전극과, 질화 실리콘 막, 또는 게이트 전극으로부터 적층되어 있는 질화 실리콘 막 및 산화 실리콘을 함유하는 붕소 막을 각각 포함하며, 절연막의 일부로서 게이트 전극 트렌치의 측벽을 구성하는 오프셋 스페이서와, 절연막의 일부로서 게이트 전극으로부터 먼 측의 오프셋 스페이서의 양 측부에 형성된 측벽 스페이서와, 절연막의 일부로서 게이트 전극으로부터 먼 측의 오프셋 스페이서의 양 측부에 형성된 측벽 스페이서와, 그리고 연장 영역을 각각 가지며, 반도체 기판 내에 그리고 적어도 오프셋 스페이서 및 측벽 스페이서의 하부에 형성된 소스-드레인 영역을 포함하는 전계 효과 트랜지스터를 포함한다.
반도체 디바이스는, 채널 형성 영역을 가지는 반도체 기판 상에 형성된 절연막과, 절연막에 형성된 게이트 전극 트렌치와, 게이트 전극 트렌치의 저부에 형성된 게이트 절연막과, 게이트 전극 트렌치를 채우도록 게이트 절연막의 위에 형성된 게이트 전극을 포함한다.
또, 질화 실리콘 막, 또는 게이트 전극으로부터 적층되어 있는 질화 실리콘 막 및 산화 실리콘을 함유하는 붕소 막을 각각 포함하는 오프셋 스페이서를, 절연막의 일부로서 형성하여 게이트 전극 트렌치의 측벽을 구성하고, 절연막의 일부로서 게이트 전극으로부터 먼 측의 오프셋 스페이서의 양 측부에 측벽 스페이서를 형성한다.
또, 연장 영역을 각각 가지는 소스-드레인 영역이 반도체 기판 내에 그리고 적어도 오프셋 스페이서 및 측벽 스페이서의 하부에 형성된다.
이상과 같이 하여, 전계 효과 트랜지스터가 구성된다.
본 발명의 추가의 실시예에 따른 반도체 디바이스의 제조 방법은, 채널 형성 영역을 가지는 반도체 기판에 더미 게이트 절연막 및 더미 게이트 전극을 형성하는 공정과, 더미 게이트 전극의 양 측부에 산화 실리콘 또는 붕소를 함유하는 질화 실리콘으로 이루어지는 오프셋 스페이서를 형성하는 공정과, 오프셋 스페이서 및 게이트 전극을 마스크로 사용하여 반도체 기판에 연장 영역을 형성하는 공정과, 오프셋 스페이서의 양 측부에 측벽 스페이서를 형성하는 공정과, 측벽 스페이서, 오프셋 스페이서 및 게이트 전극을 마스크로 사용하여 반도체 기판에 소스-드레인 영역을 형성하는 공정과, 더미 게이트 전극을 피복하는 절연막을 형성하는 공정과, 절연막의 상부 표면으로부터 더미 게이트 전극이 노출되기까지 절연막을 제거하는 공정과, 게이트 전극 트렌치를 형성하기 위해 더미 게이트 전극 및 더미 게이트 절연막을 제거하는 공정과, 게이트 전극 트렌치의 저부에 게이트 절연막을 형성하는 공 정과, 게이트 전극 트렌치를 채우기 위해 게이트 절연막 위에 도전층을 형성하는 공정과, 그리고 게이트 전극 트렌치의 외부로부터 도전층을 제거하여 전계 효과 트랜지스터를 형성하는 공정을 포함한다. 적어도 더미 게이트 절연막을 제거하는 공정은, 노출된 절연층의 표면을 암모니아 및 불화 수소를 포함하는 에칭 가스로 처리하는 제1 처리와, 제1 처리에서 형성된 생성물을 분해 및 증발시키는 제2 처리를 포함하는 에칭 처리를 포함한다.
반도체 디바이스의 제조 방법은, 채널 형성 영역을 가지는 반도체 기판에 더미 게이트 절연막 및 더미 게이트 전극을 형성하고, 더미 게이트 전극의 양 측부에 산화 실리콘으로 이루어지는 오프셋 스페이서를 형성하고, 오프셋 스페이서 및 게이트 전극을 마스크로 사용하여 반도체 기판에 연장 영역을 형성한다.
다음에, 오프셋 스페이서의 양 측부에 측벽 스페이서를 형성하고, 측벽 스페이서, 오프셋 스페이서 및 게이트 전극을 마스크로 사용하여 반도체 기판에 소스-드레인 영역을 형성한다.
다음에, 더미 게이트 전극을 피복하는 절연막을 형성하고, 절연막의 상부 표면으로부터 더미 게이트 전극이 노출되기까지 절연막을 제거하고, 더미 게이트 전극 및 더미 게이트 절연막을 제거하여 게이트 전극 트렌치를 형성한다.
다음에, 게이트 전극 트렌치의 저부에 게이트 절연막을 형성하고, 게이트 전극 트렌치를 채우도록 게이트 절연막 위에 도전층을 형성하고, 게이트 전극 트렌치의 외부로부터 도전층을 제거한다.
이 방법으로, 전계 효과 트랜지스터를 형성한다.
적어도 더미 게이트 절연막을 제거하는 공정은, 노출된 절연층의 표면을 암모니아 및 불화 수소를 포함하는 에칭 가스로 처리를 행하는 제1 처리와, 이 제1 처리에서 형성된 생성물을 분해 및 증발시키는 공정을 행하는 제2 처리를 포함하는 에칭 처리를 포함한다.
본 발명의 또 다른 추가의 실시예에 따른 반도체 디바이스의 제조 방법은, 채널 형성 영역을 가지는 반도체 기판에 더미 게이트 절연막 및 더미 게이트 전극을 형성하는 공정과, 더미 게이트 전극의 양 측부에 오프셋 스페이서를 형성하기 위해 질화 실리콘 막 및 산화 실리콘 막 또는 붕소를 함유하는 질화 실리콘 막을 차례로 적층하는 공정과, 오프셋 스페이서 및 게이트 전극을 마스크로 사용하여 반도체 기판에 연장 영역을 형성하는 공정과, 오프셋 스페이서의 양 측부에 측벽 스페이서를 형성하는 공정과, 측벽 스페이서, 오프셋 스페이서 및 게이트 전극을 마스크로 사용하여 반도체 기판에 소스-드레인 영역을 형성하는 공정과, 더미 게이트 전극을 피복하는 절연막을 형성하는 공정과, 절연막의 상부 표면으로부터 더미 게이트 전극이 노출되기까지 절연막을 제거하는 공정과, 게이트 전극 트렌치를 형성하기 위해 더미 게이트 전극 및 더미 게이트 절연막을 제거하고, 오프셋 스페이서를 구성하는 질화 실리콘 막을 제거하는 공정과, 게이트 전극 트렌치의 저부에 게이트 절연막을 형성하는 공정과, 게이트 전극 트렌치를 채우기 위해 게이트 절연막 위에 도전층을 형성하는 공정과, 그리고 게이트 전극 트렌치의 외부로부터 도전층을 제거하여 전계 효과 트랜지스터를 형성하는 공정을 포함한다.
이 반도체 디바이스의 제조 방법에서는, 채널 형성 영역을 가지는 반도체 기 판에 더미 게이트 절연막 및 더미 게이트 전극을 형성하고, 더미 게이트 전극의 양 측부에 질화 실리콘 막 및 산화 실리콘 막 또는 붕소를 함유하는 질화 실리콘 막을 차례로 적층시켜 오프셋 스페이서를 형성하고, 오프셋 스페이서 및 게이트 전극을 마스크로 사용하여 반도체 기판에 연장 영역을 형성한다.
다음에, 오프셋 스페이서의 양 측부에 측벽 스페이서를 형성하고, 측벽 스페이서, 오프셋 스페이서 및 게이트 전극을 마스크로 사용하여 반도체 기판에 소스-드레인 영역을 형성한다.
다음에, 더미 게이트 전극을 피복하는 절연막을 형성하고, 절연막의 상부 표면으로부터 더미 게이트 전극이 노출되기까지 절연막을 제거하고, 더미 게이트 전극 및 더미 게이트 절연막을 제거하여 게이트 전극 트렌치를 형성한다.
다음에, 게이트 전극 트렌치의 저부에 게이트 절연막을 형성하고, 게이트 전극 트렌치를 채우도록 게이트 절연막 위에 도전층을 형성하고, 게이트 전극 트렌치의 외부로부터 도전층을 제거한다.
이 방법으로, 전계 효과 트랜지스터를 형성한다.
본 발명의 또 다른 추가의 실시예에 따른 반도체 기기 제조 공정은, 채널 형성 영역을 가지는 반도체 기판에 더미 게이트 절연막 및 더미 게이트 전극을 형성하는 공정과, 더미 게이트 전극의 양 측부에 오프셋 스페이서를 형성하기 위해 질화 실리콘 막 또는 질화 실리콘을 포함하는 붕소 막 및 산화 실리콘 막을 차례로 적층하는 공정과, 오프셋 스페이서 및 게이트 전극을 마스크로 사용하여 반도체 기판에 연장 영역을 형성하는 공정과, 오프셋 스페이서의 양 측부에 측벽 스페이서를 형성하는 공정과, 측벽 스페이서, 오프셋 스페이서 및 게이트 전극을 마스크로 사용하여 반도체 기판에 소스-드레인 영역을 형성하는 공정과, 더미 게이트 전극을 피복하는 절연막을 형성하는 공정과, 절연막의 상부 표면으로부터 더미 게이트 전극이 노출되기까지 절연막을 제거하는 공정과, 게이트 전극 트렌치를 형성하기 위해 더미 게이트 전극 및 더미 게이트 절연막을 제거하는 동시에, 오프셋 스페이서를 구성하는 질화 실리콘 막 또는 붕소를 함유하는 질화 실리콘 막의 적어도 일부를 남기는 공정과, 게이트 전극 트렌치의 저부에 게이트 절연막을 형성하는 공정과, 게이트 전극 트렌치를 채우기 위해 게이트 절연막 위에 도전층을 형성하는 공정과, 그리고 게이트 전극 트렌치의 외부로부터 도전층을 제거하여 전계 효과 트랜지스터를 형성하는 공정을 포함한다.
이 반도체 디바이스의 제조 방법에서는, 채널 형성 영역을 가지는 반도체 기판에 더미 게이트 절연막 및 더미 게이트 전극을 형성하고, 더미 게이트 전극의 양 측부에 질화 실리콘 막 또는 붕소를 함유하는 질화 실리콘 막 및 산화 실리콘 막을 차례로 적층시켜 오프셋 스페이서를 형성하고, 오프셋 스페이서 및 게이트 전극을 마스크로 사용하여 반도체 기판에 연장 영역을 형성한다.
다음에, 오프셋 스페이서의 양 측부에 측벽 스페이서를 형성하고, 측벽 스페이서, 오프셋 스페이서 및 게이트 전극을 마스크로 사용하여 반도체 기판에 소스-드레인 영역을 형성한다.
다음에, 더미 게이트 전극을 피복하는 절연막을 형성하고, 절연막의 상부 표면으로부터 더미 게이트 전극이 노출되기까지 절연막을 제거하고, 오프셋 스페이서 를 구성하는 질화 실리콘 막 또는 붕소를 함유하는 질화 실리콘 막의 적어도 일부를 남기면서 더미 게이트 전극 및 더미 게이트 절연막을 제거하여 게이트 전극 트렌치를 형성한다.
다음에, 게이트 전극 트렌치의 저부에 게이트 절연막을 형성하고, 게이트 전극 트렌치를 채우도록 게이트 절연막 위에 도전층을 형성하고, 게이트 전극 트렌치의 외부로부터 도전층을 제거한다.
이 방법으로, 전계 효과 트랜지스터를 형성한다.
본 발명의 실시예에 따른 반도체 디바이스는, 질화 실리콘으로 이루어지는 오프셋 스페이서와 비교하여 유전율(dielectric constant)이 낮은 산화 실리콘 막이 사용되고, 제조 프로세스 후에 남게 된다. 그러므로 다마신 게이트 프로세스에 의해 형성된 MOS 트랜지스터로서, 높은 특성을 확보할 수 있다.
본 발명의 실시예에 따른 반도체 디바이스의 제조 방법은, 다마신 게이트 프로세스를 사용하여 MOS 트랜지스터를 형성할 때, 질화 실리콘으로 이루어지는 오프셋 스페이서와 비교하여 유전율이 낮은 산화 실리콘 막을 각각 포함하는 오프셋 스페이서들을 형성하는 공정을 포함한다. 산화 실리콘 막은 제조 프로세스 후에 제거되지 않으므로, MOS 트랜지스터의 특성을 높일 수 있다.
이하에, 본 발명의 반도체 디바이스 및 그 제조 방법 실시예에 대하여, 도면을 참조하여 설명한다.
제1
실시예
도 1은 본 실시예에 따른 반도체 디바이스의 개략 단면도이다.
예를 들면, 채널 형성 영역을 가지는 실리콘의 반도체 기판(10) 상에, 활성 영역을 격리시키기 위해 STI(shallow trench isolation)법에 의해 소자 분리 절연막(11)이 형성된다. 또, 반도체 기판(10) 상에, 오프셋 스페이서(15), 질화 실리콘 막(측벽 스페이서)(17a) 및 층간 절연막(20)을 포함하는 절연막 I가 형성되어 있다.
예를 들면, 절연막 I에는 게이트 전극 트렌치 A가 형성되어 있고, 게이트 전극 트렌치 A의 저부에는, 산화 실리콘보다 유전율이 높은, 이른바 High－k막인 산화 하프늄 막 또는 산화 알루미늄 막 또는 산화 실리콘 막을 포함하는 게이트 절연막(21)이 형성되어 있다. 또, 게이트 절연막(21) 위에 게이트 전극 트렌치 A를 폴리실리콘 또는 금속 재료로 채움으로써 게이트 전극(22)이 형성된다. 또, 게이트 전극(22)이 폴리실리콘 등으로 이루어지는 경우, 도 1에 도시된 바와 같이 게이트 전극(22)의 상부 표면에 NiSi 등의 고융점 금속 실리사이드층(refractory metal silicide)(23)이 형성되어 있다. 게이트 전극(22)이 금속 재료로 이루어지는 경우에는, 예를 들면, 텅스텐, 하프늄, 탄탈, 티탄, 몰리브덴, 루테늄, 니켈, 백금으로 이루어지는 군으로부터 선택된 금속, 이들 금속을 포함하는 합금, 또는 이들 금속의 화합물로 이루어진다.
예를 들면, 오프셋 스페이서(15)는, 절연막 I의 일부로서 반도체 기판(10)에 접하도록, 그리고 게이트 전극 트렌치 A의 측벽을 구성하도록 형성된다. 오프셋 스페이서(15)는 산화 실리콘으로 구성된다.
질화 실리콘 막(측벽 스페이서)(17a)는, 절연막 I의 일부로서 반도체 기판(10)에 접하여 형성된다. 질화 실리콘 막(17a)은 게이트 전극(22)으로부터 먼 측의 오프셋 스페이서(15)의 양 측부에 형성되어 있다.
층간 절연막(20)은, 예를 들면, 산화 실리콘으로 형성되어 있다.
또, 예를 들면, 적어도 오프셋 스페이서(15) 및 질화 실리콘 막(측벽 스페이서)(17a)의 하부에 그리고 반도체 기판(10) 상에, 연장 영역(16)을 가지는 소스-드레인 영역(18)이 형성되어 있다. 소스-드레인 영역(18) 각각의 표면 층에, NiSi의 고융점 금속 실리사이드층(19)이 형성되어 있다.
상기와 같이 하여, 전계 효과 트랜지스터가 구성된다.
또, 절연막 I 및 게이트 전극(22)(또는 고융점 금속 실리사이드층(23))을 피복하여, 산화 실리콘으로 이루어지는 상부 절연막(24)이 형성되어 있다. 또, 상부 절연막(24) 및 층간 절연막(20)을 관통하여, 각각의 소스-드레인 영역(18)의 고융점 금속 실리사이드층(19) 및 게이트 전극(22)의 고융점 금속 실리사이드층(23)에 이르는 개구부 CH가 설치된다. 각각의 개구부 CH는 금속 등의 도전성 재료로 이루어지는 플러그(25)로 채워진다. 또, 플러그(25)의 각각에 접속되도록 상부 절연막(24) 상에 도전성 재료로 이루어지는 상층 배선(26)이 형성된다.
오프셋 스페이서(15)는, 연장 영역을 형성하기 위한 마스크로 사용된다. 따라서, 활성화 열처리의 조건에 의존하여, 게이트 전극(22)으로부터 먼 오프셋 스페이서(15)의 단부 위치가, 실질적으로 연장 영역(16)의 채널 측의 단면의 위치를 결 정하는 데 사용된다. 따라서, 오프셋 스페이서 각각의 폭은 연장 영역의 프로파일과 관련되어 있고, 프로파일로부터, 산화 실리콘 막이 오프셋 스페이서로서 사용된다는 것을 결정할 수 있다.
또, 질화 실리콘 막(측벽 스페이서)(17a)도 또한, 소스-드레인 영역을 형성하기 위한 마스크 층으로 사용된다. 따라서, 활성화 열처리의 조건에 의존하여, 게이트 전극(22)으로부터 먼 질화 실리콘 막(측벽 스페이서)(17a)의 단부 위치가, 실질적으로 소스-드레인 영역(18)의 채널 측의 단부의 위치를 결정하는 데 사용된다.
본 실시예에 따른 반도체 디바이스는, 질화 실리콘으로 이루어지는 오프셋 스페이서와 비교하여 유전율이 낮은 산화 실리콘 막이 사용되고, 제조 프로세스 후에 남겨진 구조를 갖는다. 그러므로 다마신 게이트 프로세스를 사용하여 형성된 MOS 트랜지스터로서, 높은 특성을 확보할 수 있다.
오프셋 스페이서(15)의 재료는 산화 실리콘으로 제한되지 않으며, 붕소를 함유하는 질화 실리콘(SiBN) 막을 사용할 수도 있다. SiBN 막은 질화 실리콘 막보다 낮은 유전율(dielectric constant)을 가지며, 그 유전율은 2의 B/N 비율에서 약 5이다. 또한, SiBN 막은 산화 실리콘 막보다 높은 내산성(acid resistance)을 가지며, 이에 따라 에칭량이 상대적으로 작다. 그러므로 SiBN 막을 사용하여도, 전술한 실시예에서와 같이, 높은 트랜지스터 특성을 확보할 수 있다.
다음에, 본 실시예에 따른 반도체 디바이스의 제조 방법에 대하여 도면을 참조하여 설명한다.
먼저, 도 2a에 나타낸 바와 같이, 채널 형성 영역을 가지는 실리콘의 반도체 기판(10)에, STI(shallow trench isolation)법에 의해, 활성 영역을 격리시키기 위한 소자 분리 절연막(11)을 형성한다.
다음에, 예를 들면, 열산화법에 의해 전체 면에 걸쳐 막 두께 약 4nm의 산화 실리콘을 증착하고, 또한 CVD(화학 기상 성장)법에 의해 막 두께 150 ~ 200nm의 폴리실리콘을 증착하고, 또한 막 두께 50 ~ 100nm의 질화 실리콘을 증착시킨다. 계속해서, 포토리소그래피 에칭에 의해 게이트 형성 영역을 제외하여 에칭 가공함으로써, 반도체 기판(10)의 활성 영역 내의 게이트 전극 형성 영역 상에, 산화 실리콘의 더미 게이트 절연막(12), 폴리실리콘으로 이루어지는 더미 게이트 전극(13), 및 질화 실리콘으로 이루어지는 하드 마스크 층(14)을 적층한다.
다음에, 도 2b에 나타낸 바와 같이, 예를 들면, TEOS(tetraethylorthosilicate)를 원료 가스로 하는 CVD법에 의해 전체 면에 8 ~ 14nm의 두께의 산화 실리콘을 증착하고, 전체 면에 에칭백함으로써, 더미 게이트 전극(13)의 양 측부에 반도체 기판(10)에 접하여 오프셋 스페이서(15)를 형성한다.
다음에, 도 3a에 나타낸 바와 같이, 예를 들면, 활성 영역에 있어서 오프셋 스페이서(15) 및 하드 마스크 층(14)(또는 더미 게이트 전극(13))을 마스크로 사용하여 불순물을 이온 주입하여, 반도체 기판(10)에 포켓층(Halo; 도시하지 않음) 및 연장 영역(16)을 형성한다.
다음에, 도 3b에 나타낸 바와 같이, 예를 들면, 플라즈마 CVD법에 의해 전체 면에 20nm의 두께의 질화 실리콘을 증착하고, 또한 50nm의 두께의 산화 실리콘을 증착하고, 전체 면에 에칭백함으로써, 오프셋 스페이서(15)의 양 측부에 반도체 기판(10)에 접하여, 질화 실리콘 막(17a)과 산화 실리콘 막(17b)으로 이루어지는 측벽 스페이서(17)를 형성한다. 각각의 측벽 스페이서(17)는, 산화 실리콘 막/질화 실리콘 막/산화 실리콘 막 등의 3층 적층 절연막이 될 수 있다.
다음에, 도 4a에 나타낸 바와 같이, 예를 들면, 활성 영역에 있어서 측벽 스페이서(17), 오프셋 스페이서(15) 및 하드 마스크 층(14)(또는 더미 게이트 전극(13))을 마스크로 사용하여 불순물을 이온 주입하여, 반도체 기판(10) 중에 소스-드레인 영역(18)을 형성한다.
예를 들면, 붕소를 1.5 ~ 3. 5×1015/cm2의 도스량, 2 ~ 4 keV의 에너지로 주입한다.
이상과 같이 하여, 반도체 기판(10) 내에 그리고 적어도 오프셋 스페이서(15) 및 측벽 스페이서(17)의 하부에, 연장 영역(16)을 가지는 소스-드레인 영역(18)이 형성된다.
이 후, 불순물의 활성화를 위해 RTA(급속 열 어닐링, 1050℃) 열처리를 행한다.
다음에, 도 4b에 나타낸 바와 같이, 예를 들면, 희불화 수소산(DHF)을 이용한 사전 처리를 거쳐, 스퍼터링에 의해 전체 면에 니켈, 코발트, 백금 등의 고융점 금속을 8nm의 막 두께로 증착시킨 다음, 소스-드레인 영역의 표면에, 즉 고융점 금속과 실리콘이 접하고 있는 상태에서, 실리사이드화 하여, 고융점 금속 실리사이드 층(19)을 형성한다. 그런 다음, 미반응의 고융점 금속을 제거한다.
이 DHF 처리에 있어서, 측벽 스페이서를 구성하는 산화 실리콘 막(17b)이 제거된다. 이후는, 질화 실리콘 막(17a)을 "측벽 스페이서"로 칭할 수 있다.
다음에, 도 5a에 나타낸 바와 같이, 예를 들면, 하드 마스크 층(14)(또는 더미 게이트 전극(13))을 피복하도록 전체 면에 CVD법으로 산화 실리콘을 증착시켜 층간 절연막(20)을 형성한다. 그 후, 하드 마스크 층(14)(또는 더미 게이트 전극(13))의 표면이 노출되기까지 상부 표면으로부터 CMP(화학 기계 연마)법에 의해 연마한다.
상기와 같이 하여 형성된 층간 절연막(20)과 오프셋 스페이서(15) 및 질화 실리콘 막(측벽 스페이서)(17a)을 "절연막 I"라고 한다.
다음에, 도 5b에 나타낸 바와 같이, 예를 들면, 미리 결정된 조건의 에칭 처리에 의해 더미 게이트 전극(13)(및 하드 마스크 층(14))을 제거한다.
상기의 에칭은, 산화 실리콘의 더미 게이트 절연막에 대하여 충분한 선택비를 나타내는 조건 하에서 수행된다.
다음에, 도 6a에 나타낸 바와 같이, 예를 들면, 하기에 상세를 기재하는 에칭 처리에 의해, 더미 게이트 절연막(12)을 제거한다.
더미 게이트 절연막(12)의 제거를 위한 에칭 처리는, 먼저, 노출된 더미 게이트 절연막(12)의 표면을 암모니아 및 불화 수소를 포함하는 에칭 가스로 처리하는 제1 처리와, 이 제1 처리에서 형성된 생성물을 분해 및 증발시키는 제2 처리를 포함한다.
제1 처리에 대하여 설명한다.
더미 게이트 절연막(12)의 표면을, NH3, HF, Ar으로 이루어지는 혼합 가스 분위기에서 화학적으로 에칭한다.
구체적으로는, 에칭 장치의 화학적 에칭실에 웨이퍼(반도체 기판(10))를 반송하고, 웨이퍼용 스테이지에 웨이퍼를 탑재한 후에, 이하의 가스 분위기를 형성하여 더미 게이트 절연막(12)의 표면에 Si를 포함하는 합성물(complex)을 형성한다.
가스 분위기는 다음과 같다:
NH3/HF/Ar=50/50/80sccm, 압력= 6.7Pa, 스테이지 온도= 30℃
이 혼합 가스 분위기에서의 화학반응은, 다음과 같이 설명된다.
화학적 에칭실에, 기상(vapor phase)으로 HF/NH3/Ar가 공급되면, 더미 게이트 절연막(12)의 표면에 노출되어 있는 산화 실리콘의 표면에, 가스가 랑뮤아 흡착(Langmuir adsorption)에 의해 흡착된다. 동시에 다음과 같은 화학반응이 진행한다.
즉, HF와의 반응에 의해 SiF4와 H2O를 생성한 후에, NH3와 HF와 SiF4의 화학 반응에 의해, 산화 실리콘으로 이루어지는 절연층의 표면에, (NH4)2SiF6의 합성물의 층이 형성되는 것이다.
이 반응은, 랑뮤아 흡착에 의한 수 개의 분자 층 레벨의 가스 흡착에 의해 제어되고, 흡착 가스 분자의 피복율(coverage)이 포화되면 자기 정지(self-terminated)한다. 따라서, (NH4)2SiF6 합성물의 생성량도 포화한다.
다음에, 제2 처리에서, (NH4)2SiF6의 합성물로 피복된 웨이퍼를 가열실에 반송하여, 가열용 스테이지에 탑재한 후에, 히터 가열을 개시하여, (NH4)2SiF6의 합성물을 SiF4 등으로 분해하여 증발시킨다.
가열 조건은 다음과 같다:
스테이지 온도= 200℃, 압력= 26.7Pa
이 반응은 이하에서 설명된다. 산화 실리콘의 더미 게이트 절연막(12)의 표면에 증착된 (NH4)2SiF6의 합성물은, 기판 온도가 200℃로 가열되면, SiF4, NH3, HF로 분해되어 증발하고, 드라이 펌프를 통해 가스로서 배기된다.
(NH4)2SiF6 → SiF4 + 2NH3 ＋ HF
이 화학적 에칭은 표면 반응을 이용하고 있으므로, 패턴의 밀도 차가 생기지 않는 이점이 있다.
예를 들면, 가스의 공급 시간을 설정함으로써, 산화 실리콘의 더미 게이트 절연막(12)의 에칭량을 원하는 값으로 할 수 있다.
상기의 더미 게이트 절연막의 제거 처리에 있어서는, 반도체 기판의 표면이 노출되지만 기판이 손상되지는 않는다.
이상과 같이 하여, 절연막 I에 게이트 전극 트렌치 A를 형성한다.
이러한 에칭에 있어서는, 후술하는 바와 같이, 에칭 시간을 선택함으로써, 열산화법에 의해 형성된 산화 실리콘 막의 에칭량을, TEOS를 원료로 하는 CVD법에 의해 형성된 산화 실리콘 막의 에칭량보다 많게 설정할 수 있다. 따라서, 더미 게이트 절연막(12)이 완전하게 제거되기까지, 오프셋 스페이서(15)의 일부만이 제거된다. 오프셋 스페이서(15)의 약간의 후퇴는 있지만, 게이트 전극 트렌치의 폭이 확대되는 것을 방지할 수 있다. 따라서, 트랜지스터의 성능을 어느 정도 확보할 수 있다.
예를 들면, 오프셋 스페이서(15)의 두께를 8nm, 더미 게이트 절연막(12)의 두께를 4nm로 할 때, 전술한 에칭 조건 하에서의 에칭은, 더미 게이트 절연막(12)을 완전하게 에칭하기까지 45초를 필요로 한다. 이 사이에 각각의 오프셋 스페이서(15)는 3.9nm만큼 제거되고, 이에 따라, 약 4.1nm 두께의 오프셋 스페이서가 남는다.
다음에, 도 6b에 나타낸 바와 같이, 예를 들면, 열산화법에 의해 게이트 전극 트렌치 A의 저면을 피복하도록 질화 산화 실리콘을 피복하거나, 또는 ALD법에 의해 게이트 전극 트렌치 A의 내측 표면을 피복하여, 산화 하프늄 또는 산화 알루미늄 등의 High－k막으로 이루어지는 게이트 절연막(21)을 형성한다. High－k막을 형성한 후, High－k막은 내열성이 낮기 때문에, 처리 온도가 500℃ 미만인 공정에 서 행한다.
다음에, 예를 들면, 스퍼터링법 또는 CVD법에 의해 게이트 절연막(21) 위에, 게이트 전극 트렌치 A의 내벽면을 피복하도록, 루테늄, 질화 티탄, 하프늄 실리사이드(HfSix) 또는 텅스텐의 금속 재료 또는 폴리실리콘의 도전체 재료를 증착시킨다. 그런 다음, 연마 등에 의해 게이트 전극 트렌치 A의 외부에 증착된 도전체 재료를 제거하고, 게이트 전극(22)을 형성한다.
또한, 게이트 전극(22)을 폴리실리콘을 사용하여 형성한 경우에는, 게이트 전극(22)의 상부 표면에 NiSi의 고융점 금속 실리사이드층(23)을 형성할 수 있다.
이후의 공정에서는, 예를 들면, CVD법에 의해 절연막 I 및 게이트 전극(22)(또는 고융점 금속 실리사이드층(23))을 피복하도록 산화 실리콘을 증착시켜, 상부 절연막(24)을 형성한다.
다음에, 상부 절연막(24) 및 층간 절연막(20)을 관통하여, 소스-드레인 영역(18)의 고융점 금속 실리사이드층(19) 및 게이트 전극(22)의 고융점 금속 실리사이드층(23)에 이르는 개구부 CH를 형성한다.
얻어진 각각의 개구부 CH 내에, 금속 등의 도전성 재료로 이루어지는 플러그(25)를 채우고, 이 플러그(25)에 접속되도록 상부 절연막(24) 상에 도전성 재료로 이루어지는 상층 배선(26)을 형성한다.
이상으로, 도 1에 나타내는 구조의 반도체 디바이스와 마찬가지의 반도체 디바이스를 제조할 수 있다.
오프셋 스페이서(15)는, 연장 영역을 형성하기 위한 마스크로서 사용되고 있 으므로, 활성화 열처리의 조건에 의존하여, 게이트 전극(22)으로부터 먼 오프셋 스페이서(15)의 단부 위치는 실질적으로 연장 영역(16)의 채널 측의 단부의 위치를 결정하는 데 사용된다.
또, 질화 실리콘 막(측벽 스페이서)(17a)도 또한, 소스-드레인 영역을 형성하기 위한 마스크로서 사용되며, 활성화 열처리의 조건에 의존하여, 게이트 전극(22)으로부터 먼 질화 실리콘 막(측벽 스페이서)(17a)의 단부 위치는, 실질적으로 소스-드레인 영역(18)의 채널 측의 단부의 위치를 결정하는 데 사용된다.
본 발명의 반도체 디바이스의 제조 방법에 의하면, 다마신 게이트 프로세스를 사용하여 MOS 트랜지스터를 형성할 때, 질화 실리콘으로 이루어지는 오프셋 스페이서와 비교하여 유전율이 낮은 산화 실리콘 막을 포함하는 오프셋 스페이서를 형성한다. 산화 실리콘 막은 제조 프로세스 후에 제거되지 않으므로, MOS 트랜지스터의 특성을 높일 수 있다.
제2
실시예
본 실시예에 따른 반도체 디바이스는, 실질적으로 제1 실시예와 마찬가지이다.
본 실시예에 따른 반도체 디바이스의 제조 방법에 대하여 도면을 참조하여 설명한다.
먼저, 도 7a에 나타낸 바와 같이, 먼저, 채널 형성 영역을 가지는 실리콘의 반도체 기판(10)에, STI법에 의해 활성 영역을 격리시키는 소자 분리 절연막(11)을 형성한다. 다음에, 열산화법에 의해 전체 면에 막 두께 4nm 정도의 산화 실리콘을 증착한다. 또한, CVD법에 의해 폴리실리콘 및 질화 실리콘을 증착시키고, 포토리소그래피 에칭에 의해 게이트 형성 영역을 제외하여 에칭 가공함으로써, 더미 게이트 절연막(12), 폴리실리콘으로 이루어지는 더미 게이트 전극(13), 및 질화 실리콘으로 이루어지는 하드 마스크 층(14)을 적층한다.
다음에, 예를 들면, 플라즈마 CVD법 또는 ALD(원자층 증착)법 등에 의해, 전체 면에 0.28nm의 두께로 질화 실리콘을 증착하고, 또한 CVD법에 의해 8 ~ 14nm의 두께의 추가의 산화 실리콘을 증착한다. 그런 다음, 전체 면에 에칭백함으로써, 더미 게이트 전극(13)의 양 측부에 반도체 기판(10)에 접하여, 질화 실리콘 막(15a) 및 산화 실리콘 막(15b)으로 이루어지는 오프셋 스페이서(15)를 형성한다.
이후의 공정은 제1 실시예와 마찬가지로 하여, 도 7b에 나타낸 바와 같이, 층간 절연막(20)이 형성될 때까지 행한다.
다음에, 도 8a에 나타낸 바와 같이, 예를 들면, 미리 결정된 조건의 에칭 처리에 의해 더미 게이트 전극(13)(및 하드 마스크 층(14))을 제거한다.
이 에칭은, 산화 실리콘의 더미 게이트 절연막에 대하여 충분한 선택비를 가지는 조건 하에서 수행된다.
다음에, 도 8b에 나타낸 바와 같이, 예를 들면, 제1 실시예에 있어서 더미 게이트 절연막(12)을 제거한 것과 동일한 에칭 처리를 사용하여, 더미 게이트 절연막(12)을 제거한다.
이상과 같이 하여, 절연막 I에 게이트 전극 트렌치 A를 형성한다.
전술한 에칭에 있어서는, 후술하는 바와 같이, 열산화법에 의해 형성된 산화 실리콘 막에 대하여, 질화 실리콘의 에칭 속도는 충분히 낮다. 예를 들면, 각각의 오프셋 스페이서(15)가, 0.28nm의 두께의 질화 실리콘 막과 8nm의 두께의 산화 실리콘 막을 포함할 때, 더미 게이트 절연막(12)을 완전하게 에칭하기까지 필요한 45초 동안, 오프셋 스페이서(15)의 질화 실리콘 막(15a)이 0.28nm 제거되고, 즉 질화 실리콘 막이 완전하게 제거된다. 따라서, 8nm의 두께의 산화 실리콘으로 이루어지는 부분은 완전하게 그대로 남고, 이에 의해 게이트 전극 트렌치의 폭이 확대하는 것을 방지할 수 있다. 이때, 산화 실리콘 막(15b)은 오프셋 스페이서(15)를 구성한다.
전술한 바와 같이, 본 실시예에 있어서는, 더미 게이트 절연막을 제거하는 데 필요한 시간 동안 반드시 제거되는 질화 실리콘 막의 두께로 오프셋 스페이서의 트렌치 측의 일부로서 질화 실리콘을 미리 증착시킨다.
더미 게이트 절연막을 제거하는 데 필요한 처리 시간이 변경된 경우에는, 질화 실리콘 막(15a)의 두께를 적당히 변경할 수 있다.
이것은 더미 게이트 절연막을 제거하기 위한 DHF 처리에도 적용될 수 있다. 이 경우, 열산화법에 의해 형성된 산화 실리콘 막 4nm를 제거하는 데 103초가 걸리지만, 이 시간 동안 DHF 처리에서는 질화 실리콘이 0.86nm 제거된다. 따라서, 예를 들면, 각각의 오프셋 스페이서(15)가, 0.86nm의 두께의 질화 실리콘 막과 8nm의 두께의 산화 실리콘막으로 이루어지는 적층체를 포함하면, 더미 게이트 절연막(12)을 완전하게 에칭하기까지의 103초 동안에, 각각의 오프셋 스페이서(15)의 질화 실리콘 막(15a)이 0.86nm 제거되고, 즉 질화 실리콘 막이 완전하게 제거된다. 따라 서, 8nm의 두께의 산화 실리콘 막을 완전하게 그대로 남기는 것이 가능해진다.
이후는, 제1 실시예와 마찬가지로 하여, 예를 들면, 게이트 전극 트렌치 A에 게이트 절연막(21), 게이트 전극(22) 및 고융점 금속 실리사이드층(23)을 형성하고, 상부 절연막(24)을 형성하고, 개구부 CH를 형성하여 플러그(25)를 채워 상층 배선(26)을 형성한다.
이상으로, 본 실시예에 따른 반도체 디바이스와 마찬가지의 반도체 디바이스를 제조할 수 있다.
본 발명의 이 실시예에 따른 반도체 디바이스의 제조 방법은, 다마신 게이트 프로세스를 사용하여 MOS 트랜지스터를 형성할 때, 질화 실리콘으로 이루어지는 오프셋 스페이서와 비교하여 유전율이 낮은 산화 실리콘 막을 각각 포함하는 오프셋 스페이서를 형성하는 공정을 포함한다. 제조 프로세스 중에 산화 실리콘 막이 제거되지 않으므로, MOS 트랜지스터의 특성을 높일 수 있다.
산화 실리콘 막(15b)을 오프셋 스페이서(15)를 구성하는 막으로 사용하여도, 오프셋 스페이서(15)는 이에 제한되지 않으며, 붕소를 함유하는 질화 실리콘(SiBN) 막을 산화 실리콘 막 대신에 사용할 수도 있다. SiBN 막은 질화 실리콘 막보다 낮은 유전율(dielectric constant)을 가지며, 그 유전율은 2의 B/N 비율에서 약 5이다. 또한, SiBN 막은 산화 실리콘 막보다 높은 내산성(acid resistance)을 가지며, 이에 따라 에칭량이 상대적으로 작다. 그러므로 SiBN 막을 사용하여도, 전술한 실시예에서와 같이, 높은 트랜지스터 특성을 확보할 수 있다.
제3
실시예
도 9는 제3 실시예에 따른 반도체 디바이스의 단면도이다.
본 실시예는 실질적으로 제1 실시예와 마찬가지이지만, 각각의 오프셋 스페이서(15)가, 질화 실리콘 막(15a)과 산화 실리콘 막(15b)의 적층체로서 남아 있는 것이 상이하다. 그외 다른 구성요소는 제1 실시예와 마찬가지이다.
본 실시예에 따른 반도체 디바이스의 제조 방법에 대하여 도면을 참조하여 설명한다.
먼저, 도 10a에 나타낸 바와 같이, 예를 들면, 제2 실시예와 마찬가지로, 더미 게이트 전극(13)(및 하드 마스크 층(14))을 제거할 때까지 동일한 공정을 행한다.
다음에, 도 10b에 나타낸 바와 같이, 예를 들면, 각각의 오프셋 스페이서(15)를 구성하는 질화 실리콘 막(15a)의 두께를, 제1 실시예 또는 DHF 처리에서와 동일한 더미 게이트 절연막(12)을 제거하는 에칭 처리에 의해, 이 더미 게이트 절연막(12)을 제거하는 데 필요한 시간 동안 질화 실리콘 막이 완전하게 제거되지 않도록 제어한다.
이상과 같이 하여, 절연막 I에 게이트 전극 트렌치 A를 형성한다.
전술한 에칭에 있어서는, 후술하는 바와 같이, 열산화법에 의해 형성된 산화 실리콘 막보다 질화 실리콘의 에칭 속도가 낮다. 예를 들면, 각각의 오프셋 스페이서(15)가, 0.50nm의 두께의 질화 실리콘 막과 8nm의 두께의 산화 실리콘막으로 이루어지는 적층체를 포함할 때, 더미 게이트 절연막(12)을 완전하게 에칭하기까지의 45초 동안, 각각의 오프셋 스페이서(15)의 질화 실리콘 막(15a)이 0.28nm 제거 된다. 즉 질화 실리콘 막(15a)은 0.22nm의 두께로 박막화되지만 완전하게 제거되지는 않는다. 따라서, 8nm의 두께의 산화 실리콘은 완전하게 그대로 남게 되고, 이에 의해 게이트 전극 트렌치의 폭이 확대되는 것을 방지할 수 있다.
상기와 같이, 본 실시예에 있어서는, 더미 게이트 절연막을 제거하는 데 걸리는 시간 동안 반드시 제거되는 두께보다 두꺼운 질화 실리콘 막을 오프셋 스페이서의 트렌치 측의 일부로서 미리 형성한다. 질화 실리콘 막을 남기는 경우라도, 유전율이 높은 질화 실리콘 막은 가능한 한 얇은 편이 바람직하고, 각각의 오프셋 스페이서를 구성하는 산화 실리콘 막보다 충분히 얇은 막으로 하는 것이 바람직하다.
더미 게이트 절연막을 제거하는 데 걸리는 처리 시간이 변경된 경우에는, 질화 실리콘 막(15a)의 두께를 적절히 변경할 수 있다.
이 처리는 더미 게이트 절연막을 제거하기 위한 DHF 처리에도 적용할 수 있다. 이 경우, 열산화법에 의해 형성된 산화 실리콘 막 4nm를 제거하는 데 103초 걸리지만, 이 시간 동안 DHF 처리에서는 질화 실리콘이 0.86nm 제거된다. 따라서, 예를 들면, 각각의 오프셋 스페이서(15)가, 1.3nm의 두께의 질화 실리콘 막과 8nm의 두께의 산화 실리콘막으로 이루어지는 적층체를 포함하면, 더미 게이트 절연막(12)을 완전하게 에칭하기까지의 103초 동안에, 각각의 오프셋 스페이서(15)의 질화 실리콘 막(15a)이 0.86nm만큼 제거되고, 즉 질화 실리콘 막이 0.44nm 남는다. 따라서, 8nm의 두께의 산화 실리콘 막(15b)은 완전하게 그대로 남는다.
이후는, 제1 실시예와 마찬가지로 하여, 예를 들면, 게이트 전극 트렌치 A에 게이트 절연막(21), 게이트 전극(22) 및 고융점 금속 실리사이드층(23)을 형성하고, 상부 절연막(24)을 형성하고, 개구부 CH를 형성하여 플러그(25)를 채워 상층 배선(26)을 형성한다.
이상으로, 본 실시예에 따른 반도체 디바이스와 마찬가지의 반도체 디바이스를 제조할 수 있다.
본 발명의 반도체 디바이스의 제조 방법은, 다마신 게이트 프로세스를 사용하여 MOS 트랜지스터를 형성할 때, 질화 실리콘으로 이루어지는 오프셋 스페이서와 비교하여 유전율이 낮은 산화 실리콘 막을 포함하는 오프셋 스페이서를 형성하는 공정을 포함한다. 제조 프로세스 중에 산화 실리콘 막은 제거되지 않으므로, MOS 트랜지스터의 특성을 높일 수 있다.
제4
실시예
도 11은 본 실시예에 따른 반도체 디바이스의 단면도이다.
본 실시예는 실질적으로 제1 실시예와 마찬가지이지만, 오프셋 스페이서(15), 질화 실리콘 막(측벽 스페이서)(17a), 층간 절연막(20)을 포함하는 절연막 I의 두께가 보다 얇게 되어 있고, 즉 게이트 전극(22)의 높이도 보다 낮게 형성되어 있는 것이 상이하다. 다른 구성요소는 제1 실시예와 마찬가지이다.
본 실시예에 따른 반도체 디바이스의 제조 방법에 대하여 도면을 참조하여 설명한다.
먼저, 도 12a에 나타낸 바와 같이, 예를 들면, 제1 실시예와 마찬가지로 하여, 소스-드레인 영역의 표면에 고융점 금속 실리사이드층(19)을 형성하는 공정까 지를 행한다.
다음에, 도 12b에 나타낸 바와 같이, 예를 들면, 하드 마스크 층(14)(또는 더미 게이트 전극(13))을 피복하여 전체 면에 CVD법 등으로 산화 실리콘을 증착시켜 층간 절연막(20)을 형성하고, 하드 마스크 층(14)(또는 더미 게이트 전극(13))의 표면이 노출되기까지 상부 표면으로부터 CMP(화학 기계 연마)법에 의해 연마한다.
상기와 같이 하여 얻어진 층간 절연막(20)과 오프셋 스페이서(15) 및 질화 실리콘 막(측벽 스페이서)(17a)을 "절연막 I"라고 한다.
본 실시예에 있어서는, 연마 처리를 행하여 절연막 I를 박막화한다.
예를 들면, 하드 마스크 층(14)이 존재하는 경우에는, 하드 마스크 층(14)이 완전하게 연마 제거되어 더미 게이트 전극(13)의 표면이 노출될 때까지 또는 더미 게이트 전극(13)의 중간의 높이까지 절연막 I를 연마할 수 있다.
또, 하드 마스크 층(14)이 존재하지 않는 경우에는, 더미 게이트 전극(13)의 중간의 높이까지 절연막 I를 연마하여 제거한다.
이후는, 제1 실시예와 마찬가지로 하여, 더미 게이트 전극(13)(및 하드 마스크 층(14)), 더미 게이트 절연막(12)을 제거하여, 절연막 I에 게이트 전극 트렌치 A를 형성하고, 게이트 전극 트렌치 A에 게이트 절연막(21), 게이트 전극(22) 및 고융점 금속 실리사이드층(23)을 형성하고, 상부 절연막(24)을 형성하고, 개구부 CH를 형성하여 플러그(25)를 채워 상층 배선(26)을 형성한다.
이상으로, 본 실시예에 따른 반도체 디바이스와 마찬가지의 반도체 디바이스 를 제조할 수 있다.
본 발명의 반도체 디바이스의 제조 방법은, 다마신 게이트 프로세스를 사용하여 MOS 트랜지스터를 형성할 때, 질화 실리콘으로 이루어지는 오프셋 스페이서와 비교하여 유전율이 낮은 산화 실리콘 막을 각각 포함하는 오프셋 스페이서를 형성하는 공정을 포함한다. 제조 프로세스 중에 산화 실리콘 막이 제거되지 않으므로, MOS 트랜지스터의 특성을 높일 수 있다.
본 실시예에 있어서는, 제2 실시예와 마찬가지로, 더미 게이트 절연막을 제거하는 데 걸리는 시간 동안 반드시 제거되는 질화 실리콘의 두께를 오프셋 스페이서의 트렌치 측의 일부로서 미리 형성할 수 있다.
제5
실시예
도 13은 본 실시예에 따른 반도체 디바이스의 단면도이다.
본 실시예는 실질적으로 제3 실시예와 마찬가지이지만, 제4 실시예와 마찬가지로 오프셋 스페이서(15), 질화 실리콘 막(측벽 스페이서)(17a), 층간 절연막(20)을 포함하는 절연막 I의 두께가 보다 얇게 되어 있고, 즉 게이트 전극(22)의 높이도 보다 낮게 형성되어 있는 것이 상이하다.
다른 구성요소는 제3 실시예와 마찬가지이다.
본 실시예에 따른 반도체 디바이스의 제조 방법은, 제3 실시예의 제조 방법과 마찬가지이지만, 제4 실시예와 마찬가지로, 절연막 I를 추가로 박막화하는 것이 상이하다.
본 발명의 반도체 디바이스의 제조 방법에 의하면, 다마신 게이트 프로세스 를 사용하여 MOS 트랜지스터를 형성할 때, 질화 실리콘으로 이루어지는 오프셋 스페이서와 비교하여 유전율이 낮은 산화 실리콘 막을 각각 포함하는 오프셋 스페이서를 형성한다. 제조 프로세스 중에 산화 실리콘 막이 제거되지 않으므로, MOS 트랜지스터의 특성을 높일 수 있다.
제6
실시예
도 14 ~ 도 17은 본 실시예에 따른 반도체 디바이스의 단면도이다.
본 실시예는 실질적으로 상기의 제1 ~ 제5 실시예와 마찬가지이지만, 게이트 절연막으로서, ALD법에 의해 게이트 전극 트렌치 A의 내벽을 피복하여, 산화 하프늄이나 산화 알루미늄 등의 이른바 High－k 재료로 이루어지는 게이트 절연막(30)이 형성되어 있고, 게이트 전극 트렌치 A를 루테늄이나 텅스텐과 같은 금속 재료로 채워 게이트 절연막(30) 위에 게이트 전극(31)이 형성되어 있는 것이 상이하다.
도 14가 제1 및 제2 실시예, 도 15가 제3 실시예, 도 16이 제4 실시예, 도 17이 제5 실시예에 각각 대응하고 있다.
본 발명의 반도체 디바이스의 제조 방법에 의하면, 다마신 게이트 프로세스를 사용하여 MOS 트랜지스터를 형성할 때, 질화 실리콘으로 이루어지는 오프셋 스페이서와 비교하여 유전율이 낮은 산화 실리콘 막을 각각 포함하는 오프셋 스페이서를 형성한다. 제조 프로세스 중에 산화 실리콘 막이 제거되지 않으므로, MOS 트랜지스터의 특성을 높일 수 있다.
예
제1 실시예에 기재된 더미 게이트 절연막을 제거하기 위한 에칭법에 대하여, 열산화법에 따르는 산화 실리콘 막(a), TEOS를 원료로 하는 플라즈마 CVD법에 따르는 산화 실리콘 막(b), 플라즈마 CVD법에 따르는 질화 실리콘 막(c)에 대하여, 에칭 처리 시간과 에칭량의 관계를 조사하였다.
결과가 도 18에 도시되어 있다.
도 18은, 에칭 시간이 40초를 넘었을 때, 열산화법에 따르는 산화 실리콘 막(a)의 에칭량이 TEOS를 원료로 하는 플라즈마 CVD법에 의해 형성된 산화 실리콘 막(b)의 에칭량보다 크다는 것을 나타내고 있다. 그러므로 이들 막 (a) 및 (b)를 각각 더미 게이트 절연막과 오프셋 스페이서로서 사용하는 경우에는, 오프셋 스페이서를 남기면서, 더미 게이트 전극을 제거할 수 있다.
또, 질화 실리콘 막(c)의 에칭량은, 항상 열산화법에 따르는 산화 실리콘 막(a)의 에칭량보다 작다. 그러므로 이들 막 (a) 및 (c)를 더미 게이트 절연막과 오프셋 스페이서로서 사용하는 경우, 오프셋 스페이서를 남기면서, 더미 게이트 전극을 제거할 수 있다.
본 발명은 상기의 설명에 한정되지 않는다.
예를 들면, 게이트 절연막 및 게이트 전극을 구성하는 재료는, 전술한 실시예에 한정되지 않는다.
고융점 금속 실리사이드층은 형성되어 있지 않아도 된다.
제1 실시예에서 산화 실리콘 막 대신에 붕소를 함유하는 질화 실리콘(SiBN) 막이 사용될 수 있으며, 제2 실시예에서 질화 실리콘 막과 산화 실리콘 막으로 이루어지는 적층체 대신 질화 실리콘 막 및 붕소를 함유하는 질화 실리콘 막으로 이 루어지는 적층체가 사용될 수 있으며, 제3 실시예에서 질화 실리콘 막과 산화 실리콘 막으로 이루어지는 적층체 대신에 질화 실리콘을 함유하는 막과 산화 실리콘 막으로 이루어지는 적층체가 사용될 수 있다.
붕소를 함유하는 질화 실리콘 막은 질화 실리콘 막보다 낮은 유전율을 가지며, 그 유전율은 2의 B/N 비율에서 약 5이다. 또한, SiBN 막은 산화 실리콘 막보다 높은 내산성을 가지며, 이에 따라 에칭량이 상대적으로 작다. 그러므로 산화 실리콘 막을 오프셋 스페이서용으로 사용할 때에 비해 더 박막의 오프셋 스페이서를 형성할 수 있다.
첨부된 청구의 범위 및 그 등가물의 범주 내에 있는 한 다양한 변형, 조합, 하부조합, 및 대안이 설계 요건 및 요인에 따라 수행될 수 있다는 것은 당업자에게 자명하다.
도 1은 본 발명의 제1 실시예에 관한 반도체 디바이스의 개략 단면도이다.
도 2a 및 도 2b는 본 발명의 제1 실시예에 관한 반도체 디바이스의 제조 방법의 공정을 각각 나타낸 단면도이다.
도 3a 및 도 3b는 본 발명의 제1 실시예에 관한 반도체 디바이스의 제조 방법의 공정을 각각 나타낸 단면도이다.
도 4a 및 도 4b는 본 발명의 제1 실시예에 관한 반도체 디바이스의 제조 방법의 공정을 각각 나타낸 단면도이다.
도 5a 및 도 5b는 본 발명의 제1 실시예에 관한 반도체 디바이스의 제조 방법의 공정을 각각 나타낸 단면도이다.
도 6a 및 도 6b는 본 발명의 제1 실시예에 관한 반도체 디바이스의 제조 방법의 공정을 각각 나타낸 단면도이다.
도 7a 및 도 7b는 본 발명의 제2 실시예에 관한 반도체 디바이스의 제조 방법의 공정을 각각 나타낸 단면도이다.
도 8a 및 도 8b는 본 발명의 제2 실시예에 관한 반도체 디바이스의 제조 방법의 공정을 각각 나타낸 단면도이다.
도 9는 본 발명의 제3 실시예에 관한 반도체 디바이스의 개략 단면도이다.
도 10a 및 도 10b는 본 발명의 제3 실시예에 관한 반도체 디바이스의 제조 방법의 공정을 각각 나타낸 단면도이다.
도 11은 본 발명의 제4 실시예에 관한 반도체 디바이스의 개략 단면도이다.
도 12a 및 도 12b는 본 발명의 제4 실시예에 관한 반도체 디바이스의 제조 방법의 공정을 각각 나타낸 단면도이다.
도 13은 본 발명의 제5 실시예에 관한 반도체 디바이스의 개략 단면도이다.
도 14는 본 발명의 제6 실시예에 관한 반도체 디바이스의 개략 단면도이다.
도 15는 본 발명의 제7 실시예에 관한 반도체 디바이스의 개략 단면도이다.
도 16은 본 발명의 제8 실시예에 관한 반도체 디바이스의 개략 단면도이다.
도 17은 본 발명의 제9 실시예에 관한 반도체 디바이스의 개략 단면도이다.
도 18은 본 발명의 실시예에 관한 에칭 속도를 나타내는 그래프이다.
Claims (16)
- 반도체 디바이스에 있어서,채널 형성 영역을 가지는 반도체 기판;상기 반도체 기판 상에 형성된 절연막;상기 절연막에 형성된 게이트 전극 트렌치;상기 게이트 전극 트렌치의 저부에 형성된 게이트 절연막;상기 게이트 전극 트렌치를 채우도록 상기 게이트 절연막 위에 형성된 게이트 전극;상기 절연막의 일부로서 상기 게이트 전극 트렌치의 측벽을 구성하고, 상기 게이트 전극 측으로부터 붕소를 함유하는 질화 실리콘막 및 산화 실리콘막이 적층되어 구성되는 오프셋 스페이서;상기 절연막의 일부로서 상기 게이트 전극으로부터 먼 측의 상기 오프셋 스페이서의 양 측부에 형성된 측벽 스페이서; 및상기 반도체 기판 내에 그리고 적어도 상기 오프셋 스페이서 및 상기 측벽 스페이서의 하부에서 상기 반도체 기판에 대해 형성된 연장 영역을 가진 소스-드레인 영역을 포함하는 전계 효과 트랜지스터가 구성되어 있고,상기 오프셋 스페이서의 상기 게이트 전극 측 단면의 위치가 상기 연장 영역의 채널 측의 선단 위치를 결정하도록 되어 있고,상기 오프셋 스페이서에 있어서, 상기 붕소를 함유하는 질화 실리콘막이 상기 산화 실리콘막보다 얇은,반도체 디바이스.
- 제1항에 있어서,상기 게이트 전극은, 텅스텐, 하프늄, 탄탈, 티탄, 몰리브덴, 루테늄, 니켈, 백금으로 이루어지는 군으로부터 선택된 금속, 상기 금속을 포함하는 합금, 또는 상기 금속의 화합물로 이루어지는, 반도체 디바이스.
- 반도체 기기 제조 공정에 있어서,채널 형성 영역을 가지는 반도체 기판에 더미 게이트 절연막 및 더미 게이트 전극을 형성하는 공정;상기 더미 게이트 전극의 양 측부에 붕소를 함유하는 질화 실리콘 막 및 산화 실리콘 막을 차례로 적층하여 오프셋 스페이서를 형성하는 공정으로서, 상기 붕소를 함유하는 질화 실리콘막이 상기 산화 실리콘막보다 얇은, 상기 오프셋 스페이서를 형성하는 공정;상기 오프셋 스페이서 및 상기 게이트 전극을 마스크로 사용하여 상기 반도체 기판에 연장 영역을 형성하는 공정;상기 오프셋 스페이서의 양 측부에 측벽 스페이서를 형성하는 공정;상기 측벽 스페이서, 상기 오프셋 스페이서 및 상기 게이트 전극을 마스크로 사용하여 상기 반도체 기판에 소스-드레인 영역을 형성하는 공정;상기 더미 게이트 전극을 피복하는 절연막을 형성하는 공정;상기 절연막의 상부 표면으로부터 상기 더미 게이트 전극이 노출되기까지 상기 절연막을 제거하는 공정;상기 오프셋 스페이서를 구성하는 상기 붕소를 함유하는 질화 실리콘막의 적어도 일부를 남겨두고, 상기 더미 게이트 전극 및 더미 게이트 절연막을 제거하여 게이트 전극용 트렌치를 형성하는 공정;상기 게이트 전극 트렌치의 저부에 게이트 절연막을 형성하는 공정;상기 게이트 전극 트렌치를 채우기 위해 상기 게이트 절연막 위에 도전층을 형성하는 공정; 및상기 게이트 전극 트렌치의 외부로부터 상기 도전층을 제거하여 전계 효과 트랜지스터를 형성하는 공정을 포함하는 반도체 디바이스의 제조 방법.
- 제3항에 있어서,적어도 상기 더미 게이트 절연막을 제거하는 공정은, 노출된 절연층의 표면을 암모니아 및 불화 수소를 포함하는 에칭 가스로 처리하는 제1 처리와, 상기 제1 처리에서 형성된 생성물을 분해 및 증발시키는 제2 처리를 포함하는 에칭 처리를 포함하는, 반도체 디바이스의 제조 방법.
- 제4항에 있어서,상기 에칭 처리에서의 상기 제1 처리에서 형성되고, 상기 제2 처리에서 분해 및 증발되는 상기 생성물은 (NH4)2SiF6 합성물(complex)인, 반도체 디바이스의 제조 방법.
- 삭제
- 삭제
- 삭제
- 삭제
- 삭제
- 삭제
- 삭제
- 삭제
- 삭제
- 삭제
- 삭제
Applications Claiming Priority (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2007108953 | 2007-04-18 | ||
| JPJP-P-2007-00108953 | 2007-04-18 | ||
| JPJP-P-2008-00060164 | 2008-03-10 | ||
| JP2008060164A JP5282419B2 (ja) | 2007-04-18 | 2008-03-10 | 半導体装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20080093911A KR20080093911A (ko) | 2008-10-22 |
| KR101457006B1 true KR101457006B1 (ko) | 2014-10-31 |
Family
ID=40147954
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020080035540A KR101457006B1 (ko) | 2007-04-18 | 2008-04-17 | 반도체 디바이스 및 그 제조 방법 |
Country Status (4)
| Country | Link |
|---|---|
| JP (1) | JP5282419B2 (ko) |
| KR (1) | KR101457006B1 (ko) |
| CN (1) | CN101335300B (ko) |
| TW (1) | TWI446522B (ko) |
Families Citing this family (104)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8048733B2 (en) * | 2009-10-09 | 2011-11-01 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method for fabricating a gate structure |
| KR20230173233A (ko) * | 2009-11-13 | 2023-12-26 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 표시 장치 및 이 표시 장치를 구비한 전자 기기 |
| CN102479722B (zh) * | 2010-11-30 | 2014-03-12 | 中芯国际集成电路制造(北京)有限公司 | 晶体管的制作方法 |
| CN102479694B (zh) * | 2010-11-30 | 2013-09-04 | 中芯国际集成电路制造(北京)有限公司 | 一种金属栅极及mos晶体管的形成方法 |
| CN102487085B (zh) * | 2010-12-01 | 2014-04-23 | 中国科学院微电子研究所 | 半导体器件及其制造方法 |
| US10283321B2 (en) | 2011-01-18 | 2019-05-07 | Applied Materials, Inc. | Semiconductor processing system and methods using capacitively coupled plasma |
| US8999856B2 (en) | 2011-03-14 | 2015-04-07 | Applied Materials, Inc. | Methods for etch of sin films |
| US9064815B2 (en) | 2011-03-14 | 2015-06-23 | Applied Materials, Inc. | Methods for etch of metal and metal-oxide films |
| CN102738225A (zh) * | 2011-04-06 | 2012-10-17 | 联华电子股份有限公司 | 半导体元件及其制作方法 |
| US8334198B2 (en) * | 2011-04-12 | 2012-12-18 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method of fabricating a plurality of gate structures |
| CN102779751B (zh) * | 2011-05-11 | 2015-09-09 | 中国科学院微电子研究所 | 一种半导体器件的制造方法 |
| CN102956544B (zh) * | 2011-08-25 | 2015-06-17 | 中芯国际集成电路制造(上海)有限公司 | 金属互连线的制造方法 |
| US20130260564A1 (en) * | 2011-09-26 | 2013-10-03 | Applied Materials, Inc. | Insensitive dry removal process for semiconductor integration |
| US9059263B2 (en) | 2011-11-09 | 2015-06-16 | QUALCOMM Incorpated | Low-K dielectric protection spacer for patterning through substrate vias through a low-K wiring layer |
| CN103545209A (zh) * | 2012-07-13 | 2014-01-29 | 中芯国际集成电路制造(上海)有限公司 | 形成高k金属栅极器件的方法 |
| US9267739B2 (en) | 2012-07-18 | 2016-02-23 | Applied Materials, Inc. | Pedestal with multi-zone temperature control and multiple purge capabilities |
| US9373517B2 (en) | 2012-08-02 | 2016-06-21 | Applied Materials, Inc. | Semiconductor processing with DC assisted RF power for improved control |
| US9132436B2 (en) | 2012-09-21 | 2015-09-15 | Applied Materials, Inc. | Chemical control features in wafer process equipment |
| US10256079B2 (en) | 2013-02-08 | 2019-04-09 | Applied Materials, Inc. | Semiconductor processing systems having multiple plasma configurations |
| US9362130B2 (en) | 2013-03-01 | 2016-06-07 | Applied Materials, Inc. | Enhanced etching processes using remote plasma sources |
| KR102106885B1 (ko) * | 2013-03-15 | 2020-05-06 | 삼성전자 주식회사 | 실리콘 산화막 증착용 전구체 조성물 및 상기 전구체 조성물을 이용한 반도체 소자 제조 방법 |
| US9299537B2 (en) | 2014-03-20 | 2016-03-29 | Applied Materials, Inc. | Radial waveguide systems and methods for post-match control of microwaves |
| US9903020B2 (en) | 2014-03-31 | 2018-02-27 | Applied Materials, Inc. | Generation of compact alumina passivation layers on aluminum plasma equipment components |
| US9309598B2 (en) | 2014-05-28 | 2016-04-12 | Applied Materials, Inc. | Oxide and metal removal |
| US9461144B2 (en) * | 2014-06-13 | 2016-10-04 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method for semiconductor device fabrication |
| US9613822B2 (en) | 2014-09-25 | 2017-04-04 | Applied Materials, Inc. | Oxide etch selectivity enhancement |
| US9355922B2 (en) | 2014-10-14 | 2016-05-31 | Applied Materials, Inc. | Systems and methods for internal surface conditioning in plasma processing equipment |
| US9966240B2 (en) | 2014-10-14 | 2018-05-08 | Applied Materials, Inc. | Systems and methods for internal surface conditioning assessment in plasma processing equipment |
| US11637002B2 (en) | 2014-11-26 | 2023-04-25 | Applied Materials, Inc. | Methods and systems to enhance process uniformity |
| US10224210B2 (en) | 2014-12-09 | 2019-03-05 | Applied Materials, Inc. | Plasma processing system with direct outlet toroidal plasma source |
| US10573496B2 (en) | 2014-12-09 | 2020-02-25 | Applied Materials, Inc. | Direct outlet toroidal plasma source |
| US11257693B2 (en) | 2015-01-09 | 2022-02-22 | Applied Materials, Inc. | Methods and systems to improve pedestal temperature control |
| US20160225652A1 (en) | 2015-02-03 | 2016-08-04 | Applied Materials, Inc. | Low temperature chuck for plasma processing systems |
| US9728437B2 (en) | 2015-02-03 | 2017-08-08 | Applied Materials, Inc. | High temperature chuck for plasma processing systems |
| US9881805B2 (en) | 2015-03-02 | 2018-01-30 | Applied Materials, Inc. | Silicon selective removal |
| US9691645B2 (en) | 2015-08-06 | 2017-06-27 | Applied Materials, Inc. | Bolted wafer chuck thermal management systems and methods for wafer processing systems |
| US9741593B2 (en) | 2015-08-06 | 2017-08-22 | Applied Materials, Inc. | Thermal management systems and methods for wafer processing systems |
| US9349605B1 (en) | 2015-08-07 | 2016-05-24 | Applied Materials, Inc. | Oxide etch selectivity systems and methods |
| US10504700B2 (en) | 2015-08-27 | 2019-12-10 | Applied Materials, Inc. | Plasma etching systems and methods with secondary plasma injection |
| US10522371B2 (en) | 2016-05-19 | 2019-12-31 | Applied Materials, Inc. | Systems and methods for improved semiconductor etching and component protection |
| US10504754B2 (en) | 2016-05-19 | 2019-12-10 | Applied Materials, Inc. | Systems and methods for improved semiconductor etching and component protection |
| JP6594261B2 (ja) * | 2016-05-24 | 2019-10-23 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| US9865484B1 (en) | 2016-06-29 | 2018-01-09 | Applied Materials, Inc. | Selective etch using material modification and RF pulsing |
| US10062575B2 (en) | 2016-09-09 | 2018-08-28 | Applied Materials, Inc. | Poly directional etch by oxidation |
| US10629473B2 (en) | 2016-09-09 | 2020-04-21 | Applied Materials, Inc. | Footing removal for nitride spacer |
| US9934942B1 (en) | 2016-10-04 | 2018-04-03 | Applied Materials, Inc. | Chamber with flow-through source |
| US10546729B2 (en) | 2016-10-04 | 2020-01-28 | Applied Materials, Inc. | Dual-channel showerhead with improved profile |
| US10062585B2 (en) | 2016-10-04 | 2018-08-28 | Applied Materials, Inc. | Oxygen compatible plasma source |
| US10062579B2 (en) | 2016-10-07 | 2018-08-28 | Applied Materials, Inc. | Selective SiN lateral recess |
| US9947549B1 (en) | 2016-10-10 | 2018-04-17 | Applied Materials, Inc. | Cobalt-containing material removal |
| US10163696B2 (en) | 2016-11-11 | 2018-12-25 | Applied Materials, Inc. | Selective cobalt removal for bottom up gapfill |
| US9768034B1 (en) | 2016-11-11 | 2017-09-19 | Applied Materials, Inc. | Removal methods for high aspect ratio structures |
| US10026621B2 (en) | 2016-11-14 | 2018-07-17 | Applied Materials, Inc. | SiN spacer profile patterning |
| US10242908B2 (en) | 2016-11-14 | 2019-03-26 | Applied Materials, Inc. | Airgap formation with damage-free copper |
| US10566206B2 (en) | 2016-12-27 | 2020-02-18 | Applied Materials, Inc. | Systems and methods for anisotropic material breakthrough |
| US10403507B2 (en) | 2017-02-03 | 2019-09-03 | Applied Materials, Inc. | Shaped etch profile with oxidation |
| US10431429B2 (en) | 2017-02-03 | 2019-10-01 | Applied Materials, Inc. | Systems and methods for radial and azimuthal control of plasma uniformity |
| US10043684B1 (en) | 2017-02-06 | 2018-08-07 | Applied Materials, Inc. | Self-limiting atomic thermal etching systems and methods |
| US10319739B2 (en) | 2017-02-08 | 2019-06-11 | Applied Materials, Inc. | Accommodating imperfectly aligned memory holes |
| US10943834B2 (en) | 2017-03-13 | 2021-03-09 | Applied Materials, Inc. | Replacement contact process |
| US10319649B2 (en) | 2017-04-11 | 2019-06-11 | Applied Materials, Inc. | Optical emission spectroscopy (OES) for remote plasma monitoring |
| US11276559B2 (en) | 2017-05-17 | 2022-03-15 | Applied Materials, Inc. | Semiconductor processing chamber for multiple precursor flow |
| US11276590B2 (en) | 2017-05-17 | 2022-03-15 | Applied Materials, Inc. | Multi-zone semiconductor substrate supports |
| US10049891B1 (en) | 2017-05-31 | 2018-08-14 | Applied Materials, Inc. | Selective in situ cobalt residue removal |
| US10497579B2 (en) | 2017-05-31 | 2019-12-03 | Applied Materials, Inc. | Water-free etching methods |
| US10920320B2 (en) | 2017-06-16 | 2021-02-16 | Applied Materials, Inc. | Plasma health determination in semiconductor substrate processing reactors |
| US10541246B2 (en) | 2017-06-26 | 2020-01-21 | Applied Materials, Inc. | 3D flash memory cells which discourage cross-cell electrical tunneling |
| US10727080B2 (en) | 2017-07-07 | 2020-07-28 | Applied Materials, Inc. | Tantalum-containing material removal |
| US10541184B2 (en) | 2017-07-11 | 2020-01-21 | Applied Materials, Inc. | Optical emission spectroscopic techniques for monitoring etching |
| US10354889B2 (en) | 2017-07-17 | 2019-07-16 | Applied Materials, Inc. | Non-halogen etching of silicon-containing materials |
| US10170336B1 (en) | 2017-08-04 | 2019-01-01 | Applied Materials, Inc. | Methods for anisotropic control of selective silicon removal |
| US10043674B1 (en) | 2017-08-04 | 2018-08-07 | Applied Materials, Inc. | Germanium etching systems and methods |
| US10297458B2 (en) | 2017-08-07 | 2019-05-21 | Applied Materials, Inc. | Process window widening using coated parts in plasma etch processes |
| US10128086B1 (en) | 2017-10-24 | 2018-11-13 | Applied Materials, Inc. | Silicon pretreatment for nitride removal |
| US10283324B1 (en) | 2017-10-24 | 2019-05-07 | Applied Materials, Inc. | Oxygen treatment for nitride etching |
| US10256112B1 (en) | 2017-12-08 | 2019-04-09 | Applied Materials, Inc. | Selective tungsten removal |
| US10903054B2 (en) | 2017-12-19 | 2021-01-26 | Applied Materials, Inc. | Multi-zone gas distribution systems and methods |
| US11328909B2 (en) | 2017-12-22 | 2022-05-10 | Applied Materials, Inc. | Chamber conditioning and removal processes |
| US10854426B2 (en) | 2018-01-08 | 2020-12-01 | Applied Materials, Inc. | Metal recess for semiconductor structures |
| US10679870B2 (en) | 2018-02-15 | 2020-06-09 | Applied Materials, Inc. | Semiconductor processing chamber multistage mixing apparatus |
| US10964512B2 (en) | 2018-02-15 | 2021-03-30 | Applied Materials, Inc. | Semiconductor processing chamber multistage mixing apparatus and methods |
| TWI716818B (zh) | 2018-02-28 | 2021-01-21 | 美商應用材料股份有限公司 | 形成氣隙的系統及方法 |
| US10593560B2 (en) | 2018-03-01 | 2020-03-17 | Applied Materials, Inc. | Magnetic induction plasma source for semiconductor processes and equipment |
| US10319600B1 (en) | 2018-03-12 | 2019-06-11 | Applied Materials, Inc. | Thermal silicon etch |
| US10497573B2 (en) | 2018-03-13 | 2019-12-03 | Applied Materials, Inc. | Selective atomic layer etching of semiconductor materials |
| US10573527B2 (en) | 2018-04-06 | 2020-02-25 | Applied Materials, Inc. | Gas-phase selective etching systems and methods |
| US10490406B2 (en) | 2018-04-10 | 2019-11-26 | Appled Materials, Inc. | Systems and methods for material breakthrough |
| US10699879B2 (en) | 2018-04-17 | 2020-06-30 | Applied Materials, Inc. | Two piece electrode assembly with gap for plasma control |
| US10886137B2 (en) | 2018-04-30 | 2021-01-05 | Applied Materials, Inc. | Selective nitride removal |
| US10872778B2 (en) | 2018-07-06 | 2020-12-22 | Applied Materials, Inc. | Systems and methods utilizing solid-phase etchants |
| US10755941B2 (en) | 2018-07-06 | 2020-08-25 | Applied Materials, Inc. | Self-limiting selective etching systems and methods |
| US10672642B2 (en) | 2018-07-24 | 2020-06-02 | Applied Materials, Inc. | Systems and methods for pedestal configuration |
| US10892198B2 (en) | 2018-09-14 | 2021-01-12 | Applied Materials, Inc. | Systems and methods for improved performance in semiconductor processing |
| US11049755B2 (en) | 2018-09-14 | 2021-06-29 | Applied Materials, Inc. | Semiconductor substrate supports with embedded RF shield |
| US11062887B2 (en) | 2018-09-17 | 2021-07-13 | Applied Materials, Inc. | High temperature RF heater pedestals |
| US11417534B2 (en) | 2018-09-21 | 2022-08-16 | Applied Materials, Inc. | Selective material removal |
| US11682560B2 (en) | 2018-10-11 | 2023-06-20 | Applied Materials, Inc. | Systems and methods for hafnium-containing film removal |
| US11121002B2 (en) | 2018-10-24 | 2021-09-14 | Applied Materials, Inc. | Systems and methods for etching metals and metal derivatives |
| US11437242B2 (en) | 2018-11-27 | 2022-09-06 | Applied Materials, Inc. | Selective removal of silicon-containing materials |
| US11721527B2 (en) | 2019-01-07 | 2023-08-08 | Applied Materials, Inc. | Processing chamber mixing systems |
| US10920319B2 (en) | 2019-01-11 | 2021-02-16 | Applied Materials, Inc. | Ceramic showerheads with conductive electrodes |
| CN110491876B (zh) * | 2019-08-23 | 2024-04-05 | 福建省晋华集成电路有限公司 | 半导体存储元件的制造方法及该元件 |
| CN114093766A (zh) * | 2020-08-24 | 2022-02-25 | 联华电子股份有限公司 | 半导体装置及其制造方法 |
| CN116779611B (zh) * | 2023-08-17 | 2023-11-28 | 合肥晶合集成电路股份有限公司 | 一种半导体结构及其制备方法 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004015045A (ja) * | 2002-06-06 | 2004-01-15 | Huabang Electronic Co Ltd | ゲート構造とその製造方法 |
| US20050169096A1 (en) * | 2003-07-01 | 2005-08-04 | Lee Hyo-San | PAA- based etchant, methods of using same, and resultant structures |
| US20050205940A1 (en) * | 2004-03-17 | 2005-09-22 | Semiconductor Leading Edge Technologies, Inc. | Semiconductor device and method for manufacturing the same |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3530026B2 (ja) * | 1997-06-30 | 2004-05-24 | 株式会社東芝 | 半導体装置及びその製造方法 |
| JP2000091562A (ja) * | 1998-09-16 | 2000-03-31 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| JP2004014875A (ja) * | 2002-06-07 | 2004-01-15 | Fujitsu Ltd | 半導体装置及びその製造方法 |
| US7029536B2 (en) * | 2003-03-17 | 2006-04-18 | Tokyo Electron Limited | Processing system and method for treating a substrate |
| JP4118255B2 (ja) * | 2004-06-18 | 2008-07-16 | 株式会社ルネサステクノロジ | Ｍｏｓトランジスタの製造方法 |
| JP2006295071A (ja) * | 2005-04-14 | 2006-10-26 | Toshiba Corp | 半導体装置の製造方法 |
-
2008
- 2008-03-10 JP JP2008060164A patent/JP5282419B2/ja not_active Expired - Fee Related
- 2008-04-09 TW TW097112894A patent/TWI446522B/zh active
- 2008-04-17 KR KR1020080035540A patent/KR101457006B1/ko active IP Right Grant
- 2008-04-18 CN CN2008102103134A patent/CN101335300B/zh active Active
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004015045A (ja) * | 2002-06-06 | 2004-01-15 | Huabang Electronic Co Ltd | ゲート構造とその製造方法 |
| US20050169096A1 (en) * | 2003-07-01 | 2005-08-04 | Lee Hyo-San | PAA- based etchant, methods of using same, and resultant structures |
| US20050205940A1 (en) * | 2004-03-17 | 2005-09-22 | Semiconductor Leading Edge Technologies, Inc. | Semiconductor device and method for manufacturing the same |
Also Published As
| Publication number | Publication date |
|---|---|
| TWI446522B (zh) | 2014-07-21 |
| CN101335300A (zh) | 2008-12-31 |
| KR20080093911A (ko) | 2008-10-22 |
| CN101335300B (zh) | 2010-07-21 |
| JP2008288560A (ja) | 2008-11-27 |
| JP5282419B2 (ja) | 2013-09-04 |
| TW200849557A (en) | 2008-12-16 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR101457006B1 (ko) | 반도체 디바이스 및 그 제조 방법 | |
| US8350335B2 (en) | Semiconductor device including off-set spacers formed as a portion of the sidewall | |
| TWI421922B (zh) | 閘極結構之製造方法 | |
| US8334198B2 (en) | Method of fabricating a plurality of gate structures | |
| JP3974507B2 (ja) | 半導体装置の製造方法 | |
| US7544621B2 (en) | Method of removing a metal silicide layer on a gate electrode in a semiconductor manufacturing process and etching method | |
| US7615840B2 (en) | Device performance improvement using flowfill as material for isolation structures | |
| US20010025999A1 (en) | Semiconductor device and method of manufacturing the same | |
| US20060223255A1 (en) | Method for selectively stressing MOSFETs to improve charge carrier mobility | |
| US7592232B2 (en) | Method for manufacturing semiconductor device | |
| US8828841B2 (en) | Semiconductor device and method of manufacture | |
| JP2007027680A (ja) | 半導体装置の製造方法および半導体装置 | |
| CN108122744B (zh) | 半导体器件及其制造方法 | |
| JP2010251654A (ja) | 成膜方法および半導体装置の製造方法 | |
| JP2009033032A (ja) | 半導体装置及び半導体装置の製造方法 | |
| US20120068270A1 (en) | Semiconductor device and manufacturing method of the device | |
| US7892929B2 (en) | Shallow trench isolation corner rounding | |
| TW200949938A (en) | Method of manufacturing semiconductor device | |
| CN101980358A (zh) | 隔离结构的制法 | |
| JP2005064032A (ja) | 半導体装置及びその製造方法 | |
| KR100593752B1 (ko) | 불순물들이 제거된 실리콘 질화막을 구비하는 반도체소자의 제조방법 | |
| CN107731747B (zh) | 半导体结构及其形成方法 | |
| KR100715272B1 (ko) | 게이트 구조물의 형성 방법 및 이를 이용한 반도체 장치의제조 방법 | |
| CN107785312A (zh) | 半导体器件及其制备方法 | |
| CN104183472A (zh) | 一种制作半导体器件的方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20171020 Year of fee payment: 4 |
|
| FPAY | Annual fee payment |
Payment date: 20181023 Year of fee payment: 5 |