KR101424870B1 - 반도체 장치 - Google Patents
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Abstract
고속 동작이 가능하고, 또한 소비 전력의 저감이 가능한 반도체 장치를 제공한다.
산화물 반도체를 갖는 트랜지스터를 구비하는 반도체 장치에 있어서, 게이트 전압이 부일 때의 전류가 작은 트랜지스터의 산화물 반도체막과, 전계 효과 이동도가 높고 온 전류가 큰 트랜지스터의 산화물 반도체막에 있어서, 산소 농도가 상이하다. 대표적으로는, 게이트 전압이 부일 때의 전류가 작은 트랜지스터의 산화물 반도체막과 비교하여, 전계 효과 이동도가 높고 온 전류가 큰 트랜지스터의 산화물 반도체막의 산소 농도가 낮다.
산화물 반도체를 갖는 트랜지스터를 구비하는 반도체 장치에 있어서, 게이트 전압이 부일 때의 전류가 작은 트랜지스터의 산화물 반도체막과, 전계 효과 이동도가 높고 온 전류가 큰 트랜지스터의 산화물 반도체막에 있어서, 산소 농도가 상이하다. 대표적으로는, 게이트 전압이 부일 때의 전류가 작은 트랜지스터의 산화물 반도체막과 비교하여, 전계 효과 이동도가 높고 온 전류가 큰 트랜지스터의 산화물 반도체막의 산소 농도가 낮다.
Description
트랜지스터 등의 반도체 소자를 포함하는 회로를 갖는 반도체 장치 및 그 제작 방법에 관한 것이다. 예를 들어, 전원 회로에 탑재되는 파워 디바이스, 메모리, 사이리스터, 컨버터, 이미지 센서 등을 포함하는 반도체 집적 회로, 액정 표시 패널로 대표되는 전기 광학 장치, 발광 소자를 갖는 발광 표시 장치 등을 부품으로서 탑재한 전자 기기에 관한 것이다.
또한, 본 명세서 중에 있어서 반도체 장치란, 반도체 특성을 이용함으로써 기능할 수 있는 장치 전반을 가리키고, 전기 광학 장치, 발광 표시 장치, 반도체 회로 및 전자 기기는 모두 반도체 장치이다.
액정 표시 장치로 대표되듯이, 유리 기판 등에 형성되는 트랜지스터는 아몰퍼스 실리콘, 다결정 실리콘 등에 의해 구성되어 있다. 아몰퍼스 실리콘을 사용한 트랜지스터는 전계 효과 이동도가 낮지만 유리 기판의 대면적화에 대응할 수 있다. 또한, 다결정 실리콘을 사용한 트랜지스터의 전계 효과 이동도는 높지만 유리 기판의 대면적화에는 적합하지 않다는 결점을 갖고 있다.
실리콘을 사용한 트랜지스터에 대하여, 산화물 반도체를 사용하여 트랜지스터를 제작하고, 전자 디바이스나 광 디바이스에 응용하는 기술이 주목받고 있다. 예를 들어, 산화물 반도체로서, 산화아연, In-Ga-Zn-O계 산화물을 사용하여 트랜지스터를 제작하고, 표시 장치의 화소의 스위칭 소자 등에 사용하는 기술이 특허문헌 1 및 특허문헌 2에서 개시되어 있다.
그런데, 특히 산화물 반도체에 있어서는, 수소가 캐리어의 공급원이 되는 것이 지적되고 있다. 그로 인해, 산화물 반도체의 형성 시에 수소가 혼입되지 않는 조치를 강구하는 것이 요구된다. 또한, 산화물 반도체뿐만 아니라, 산화물 반도체에 접하는 게이트 절연막의 수소를 저감시킴으로써, 임계값 전압의 변동을 저감시키고 있다(특허문헌3 참조).
그러나, 산화물 반도체를 사용한 트랜지스터에 있어서, 높은 전계 효과 이동도 및 온 전류가 큼과 함께, 게이트 전압이 부일 때의 전류가 작은 트랜지스터를 제작하는 것은 곤란하다. 이로 인해, 전계 효과 이동도가 높고 온 전류가 큰 트랜지스터를 사용하여 제작된 반도체 장치는, 트랜지스터의 게이트 전압이 부일 때의 전류 기인에 의한 소비 전력이 상승해 버린다는 문제가 있다. 한편, 게이트 전압이 부일 때의 전류가 작은 트랜지스터를 사용하여 제작된 반도체 장치는, 트랜지스터의 전계 효과 이동도가 낮고 온 전류가 작기 때문에, 고속 동작이 곤란하다는 문제가 있다.
따라서, 본 발명의 일 형태는, 고속 동작이 가능하고, 또한 소비 전력의 저감이 가능한 반도체 장치를 제공하는 것을 과제의 하나로 한다.
본 발명의 일 형태는, 산화물 반도체를 갖는 트랜지스터를 구비하는 반도체 장치에 있어서, 게이트 전압이 부일 때의 전류가 낮은 트랜지스터와, 전계 효과 이동도가 높고 온 전류가 큰 트랜지스터를 구분 제작하는 것을 특징으로 한다. 대표적으로는, 게이트 전압이 부일 때의 전류가 작은 트랜지스터로 구성되는 회로와, 전계 효과 이동도가 높고 온 전류가 큰 트랜지스터에 의해 구성되는 회로를 갖는다. 전계 효과 이동도가 높고 온 전류가 큰 트랜지스터, 및 게이트 전압이 부일 때의 전류가 작은 트랜지스터는, 산화물 반도체막, 상기 산화물 반도체막과 중첩하는 게이트 전극 및 산화물 반도체막 및 게이트 전극 사이에 형성되는 게이트 절연막을 갖는다. 또한, 각각의 산화물 반도체막에 있어서, 게이트 전극과 중첩하는 제1 영역을 갖는다. 게이트 전압이 부일 때의 전류가 작은 트랜지스터의 산화물 반도체막에 있어서의 제1 영역과, 전계 효과 이동도가 높고 온 전류가 큰 트랜지스터의 산화물 반도체막에 있어서의 제1 영역이, 산소 농도가 상이한 것을 특징으로 한다. 바람직하게는, 게이트 전압이 부일 때의 전류가 작은 트랜지스터의 산화물 반도체막에 있어서의 제1 영역과 비교하여, 전계 효과 이동도가 높고 온 전류가 큰 트랜지스터의 산화물 반도체막에 있어서의 제1 영역은, 산소 농도가 낮은 것을 특징으로 한다.
또한, 게이트 전압이 부일 때의 전류가 작은 트랜지스터의 산화물 반도체막에는 산소가 첨가되어, 그의 산화물 반도체막 중에 첨가된 산소 농도는 5×1019/㎤ 이상 5×1021/㎤ 이하이다.
또한, 전계 효과 이동도가 높고 온 전류가 큰 트랜지스터, 및 게이트 전압이 부일 때의 전류가 작은 트랜지스터에 있어서의 산화물 반도체막은, 게이트 전극과 중첩하는 제1 영역과, 상기 제1 영역을 사이에 두는 한 쌍의 제2 영역을 갖는다. 또는, 게이트 전극과 중첩하는 제1 영역과, 상기 제1 영역을 사이에 두는 한 쌍의 제2 영역과, 상기 한 쌍의 제2 영역을 사이에 두는 한 쌍의 제3 영역을 갖는다.
상기 한 쌍의 제2 영역 및 상기 한 쌍의 제3 영역에는 도펀트가 포함되어 있고, 상기 도펀트의 농도는, 5×1018atoms/㎤ 이상 1×1022atoms/㎤ 이하, 바람직하게는 5×1018atoms/㎤ 이상 5×1019atoms/㎤ 미만이다.
전계 효과 이동도가 높고 온 전류가 큰 트랜지스터, 및 게이트 전압이 부일 때의 전류가 작은 트랜지스터는 각각 싱글 게이트 구조이어도 좋다. 또는, 게이트 전압이 부일 때의 전류가 작은 트랜지스터는, 싱글 게이트 구조이며, 전계 효과 이동도가 높고 온 전류가 큰 트랜지스터는, 듀얼 게이트 구조이어도 좋다. 듀얼 게이트 구조의 트랜지스터는, 2개의 전극에 상이한 전압을 인가함으로써, 임계값 전압을 제어할 수 있다.
전계 효과 이동도가 높고 온 전류가 큰 트랜지스터, 및 게이트 전압이 부일 때의 전류가 작은 트랜지스터는, 산화물 반도체막에 접하는 한 쌍의 전극을 갖는다. 또한, 전계 효과 이동도가 높고 온 전류가 큰 트랜지스터, 및 게이트 전압이 부일 때의 전류가 작은 트랜지스터는, 스태거형이어도 좋다. 또는 전계 효과 이동도가 높고 온 전류가 큰 트랜지스터, 및 게이트 전압이 부일 때의 전류가 작은 트랜지스터는 코플러너형이어도 좋다.
또한, 산화물 반도체막은, In, Ga, Sn 및 Zn으로부터 선택된 1종 이상의 원소를 포함한다.
산화물 반도체막을 갖는 트랜지스터에 있어서, 게이트 전극과 중첩하는 제1 영역의 산소 농도가 상이한 트랜지스터를 제작한다. 제1 영역의 산소 농도가 높은 트랜지스터, 즉 화학양론적 조성비보다 많은 산소를 포함하는 산화물 반도체막을 갖는 트랜지스터는, 산화물 반도체막에 포함되는 산소 결손량이 적다. 이로 인해, 산소 결손에 기인하는 에너지 갭 중의 도너 준위가 낮거나 또는 실질적으로 없다. 이 결과, 오프 상태에 있어서, 누설 전류가 발생하기 어려워, 트랜지스터의 게이트 전압이 부일 때의 전류를 저감시킬 수 있다. 한편, 제1 영역의 산소 농도가 낮은 트랜지스터, 즉 화학양론적 조성비보다 적은 산소를 포함하는 산화물 반도체막을 갖는 트랜지스터는, 산화물 반도체막의 산소 결손량이 포함되기 때문에, 온 상태에 있어서 캐리어가 발생하기 쉬워져, 트랜지스터의 전계 효과 이동도를 높고, 온 전류를 크게 할 수 있다. 이로 인해, 반도체 장치를 구성하는 회로의 특성에 맞추어, 트랜지스터를 구분 제작함으로써, 구체적으로는 고속 동작이 필요한 회로에 있어서는, 전계 효과 이동도가 높고 온 전류가 큰 트랜지스터를 사용하고, 누설 전류가 적은 회로에 있어서는, 게이트 전압이 부일 때의 전류가 작은 트랜지스터를 사용함으로써 고속 동작이 가능하고, 또한 소비 전력이 낮은 반도체 장치를 제작할 수 있다.
본 발명의 일 형태에 의해, 산화물 반도체막의 산소 결손량이 많은 트랜지스터 및 산소 결손량이 적은 트랜지스터를 각각 제작할 수 있다. 이 결과, 전계 효과 이동도가 높고 온 전류가 큰 트랜지스터, 및 게이트 전압이 부일 때의 전류가 작은 트랜지스터를 제작할 수 있다. 나아가, 당해 트랜지스터를 회로의 기능에 맞추어 구분 제작함으로써, 고속 동작이 가능하고, 또한 소비 전력이 낮은 반도체 장치를 제작할 수 있다.
도 1은 본 발명의 일 형태에 관한 반도체 장치를 설명하는 단면도.
도 2는 본 발명의 일 형태에 관한 반도체 장치의 제작 방법을 설명하는 단면도.
도 3은 본 발명의 일 형태에 관한 반도체 장치의 제작 방법을 설명하는 단면도.
도 4는 본 발명의 일 형태에 관한 반도체 장치를 설명하는 단면도.
도 5는 본 발명의 일 형태에 관한 반도체 장치의 제작 방법을 설명하는 단면도.
도 6은 본 발명의 일 형태에 관한 반도체 장치를 설명하는 단면도.
도 7은 본 발명의 일 형태에 관한 반도체 장치의 제작 방법을 설명하는 단면도.
도 8은 본 발명의 일 형태에 관한 반도체 장치의 제작 방법을 설명하는 단면도.
도 9는 본 발명의 일 형태에 관한 반도체 장치를 설명하는 단면도.
도 10은 본 발명의 일 형태에 관한 반도체 장치의 제작 방법을 설명하는 단면도.
도 11은 본 발명의 일 형태에 관한 반도체 장치를 설명하는 단면도.
도 12는 본 발명의 일 형태에 관한 반도체 장치의 제작 방법을 설명하는 단면도.
도 13은 본 발명의 일 형태에 관한 반도체 장치를 설명하는 단면도.
도 14는 본 발명의 일 형태에 관한 반도체 장치의 제작 방법을 설명하는 단면도.
도 15는 본 발명의 일 형태에 관한 반도체 장치를 설명하는 단면도.
도 16은 본 발명의 일 형태에 관한 반도체 장치의 제작 방법을 설명하는 단면도.
도 17은 본 발명의 일 형태에 관한 반도체 장치의 제작 방법을 설명하는 단면도.
도 18은 본 발명의 일 형태에 관한 트랜지스터의 전기 특성을 설명하는 도면.
도 19는 본 발명의 일 형태에 관한 기억 장치의 구성을 도시하는 블록도.
도 20은 본 발명의 일 형태에 관한 기억 장치를 설명하는 회로도.
도 21은 본 발명의 일 형태에 관한 기억 장치를 설명하는 회로도.
도 22는 본 발명의 일 형태를 나타내는 액티브 매트릭스형 표시 장치를 설명하는 도면.
도 23은 본 발명의 일 형태를 나타내는 전자 기기의 외관도.
도 2는 본 발명의 일 형태에 관한 반도체 장치의 제작 방법을 설명하는 단면도.
도 3은 본 발명의 일 형태에 관한 반도체 장치의 제작 방법을 설명하는 단면도.
도 4는 본 발명의 일 형태에 관한 반도체 장치를 설명하는 단면도.
도 5는 본 발명의 일 형태에 관한 반도체 장치의 제작 방법을 설명하는 단면도.
도 6은 본 발명의 일 형태에 관한 반도체 장치를 설명하는 단면도.
도 7은 본 발명의 일 형태에 관한 반도체 장치의 제작 방법을 설명하는 단면도.
도 8은 본 발명의 일 형태에 관한 반도체 장치의 제작 방법을 설명하는 단면도.
도 9는 본 발명의 일 형태에 관한 반도체 장치를 설명하는 단면도.
도 10은 본 발명의 일 형태에 관한 반도체 장치의 제작 방법을 설명하는 단면도.
도 11은 본 발명의 일 형태에 관한 반도체 장치를 설명하는 단면도.
도 12는 본 발명의 일 형태에 관한 반도체 장치의 제작 방법을 설명하는 단면도.
도 13은 본 발명의 일 형태에 관한 반도체 장치를 설명하는 단면도.
도 14는 본 발명의 일 형태에 관한 반도체 장치의 제작 방법을 설명하는 단면도.
도 15는 본 발명의 일 형태에 관한 반도체 장치를 설명하는 단면도.
도 16은 본 발명의 일 형태에 관한 반도체 장치의 제작 방법을 설명하는 단면도.
도 17은 본 발명의 일 형태에 관한 반도체 장치의 제작 방법을 설명하는 단면도.
도 18은 본 발명의 일 형태에 관한 트랜지스터의 전기 특성을 설명하는 도면.
도 19는 본 발명의 일 형태에 관한 기억 장치의 구성을 도시하는 블록도.
도 20은 본 발명의 일 형태에 관한 기억 장치를 설명하는 회로도.
도 21은 본 발명의 일 형태에 관한 기억 장치를 설명하는 회로도.
도 22는 본 발명의 일 형태를 나타내는 액티브 매트릭스형 표시 장치를 설명하는 도면.
도 23은 본 발명의 일 형태를 나타내는 전자 기기의 외관도.
본 발명의 실시 형태에 대해, 도면을 사용하여 상세하게 설명한다. 단, 본 발명은 이하의 설명에 한정되지 않고, 본 발명의 취지 및 그 범위로부터 일탈하지 않고 그 형태 및 상세를 다양하게 변경할 수 있는 것은 당업자라면 용이하게 이해된다. 따라서, 본 발명은 이하에 나타내는 실시 형태의 기재 내용에 한정하여 해석되는 것이 아니다. 또한, 이하에 설명하는 본 발명의 구성에 있어서, 동일 부분 또는 마찬가지의 기능을 갖는 부분에는, 동일한 부호를 다른 도면 사이에서 공통적으로 사용하고, 그 반복되는 설명은 생략한다.
또한, 본 명세서에서 설명하는 각 도면에 있어서, 각 구성의 크기, 막의 두께 또는 영역은, 명료화를 위하여 과장되어 있는 경우가 있다. 따라서, 반드시 그 스케일에 한정되지 않는다.
또한, 본 명세서에서 사용하는 제1, 제2, 제3 등의 용어는, 구성 요소의 혼동을 피하기 위하여 붙인 것이며, 수적으로 한정하는 것은 아니다. 그 때문에, 예를 들어 「제1」을 「제2」 또는 「제3」 등으로 적절히 치환하여 설명할 수 있다.
(실시 형태 1)
본 실시 형태에서는, 게이트 전압이 부일 때의 전류가 작은 트랜지스터와, 전계 효과 이동도가 높고 온 전류가 큰 트랜지스터를 갖는 반도체 장치의 구조 및 제작 방법에 대해, 도 1 내지 도 3을 사용하여 설명한다. 본 실시 형태의 트랜지스터는, 코플러너형의 톱 게이트 트랜지스터이며, 한 쌍의 전극이 산화물 반도체막의 측면 및 표면의 일부를 덮는 것을 특징으로 한다.
도 1은, 본 실시 형태에 기재하는 반도체 장치의 단면도이다. 도 1에 도시하는 반도체 장치는, 게이트 전압이 부일 때의 전류가 작은 트랜지스터(120a)와, 전계 효과 이동도가 높고 온 전류가 큰 트랜지스터(120c)를 갖는다.
게이트 전압이 부일 때의 전류가 작은 트랜지스터(120a)는, 기판(101) 위에 형성되는 절연막(103)과, 절연막(103) 위에 형성되는 산화물 반도체막(122a)과, 산화물 반도체막(122a)에 접하는, 소스 전극 및 드레인 전극으로서 기능하는 한 쌍의 전극(115a, 115b)과, 산화물 반도체막(122a)을 덮는 게이트 절연막(117)과, 게이트 절연막(117) 위이며, 또한 산화물 반도체막(122a)과 중첩하는 게이트 전극(119a)을 갖는다. 산화물 반도체막(122a)은, 게이트 전극(119a)과 중첩하는 제1 영역(123a)과, 제1 영역(123a)을 사이에 두는 도펀트를 포함하는 한 쌍의 제2 영역(125a, 125b)을 갖는다. 또한, 산화물 반도체막(122a)에 있어서, 제1 영역(123a)은 채널 영역으로서 기능하고, 도펀트를 포함하는 한 쌍의 제2 영역(125a, 125b)에 있어서, 한 쌍의 전극(115a, 115b)과 접하는 영역은 소스 영역 및 드레인 영역으로서 기능한다. 또한, 한 쌍의 전극(115a, 115b)과 접하지 않는 영역에 의해, 소스-드레인 내압을 높일 수 있다.
전계 효과 이동도가 높고 온 전류가 큰 트랜지스터(120c)는, 기판(101) 위에 형성되는 절연막(103)과, 절연막(103) 위에 형성되는 산화물 반도체막(122c)과, 산화물 반도체막(122c)에 접하는, 소스 전극 및 드레인 전극으로서 기능하는 한 쌍의 전극(115c, 115d)과, 산화물 반도체막(122c)을 덮는 게이트 절연막(117)과, 게이트 절연막(117) 위이며, 또한 산화물 반도체막(122c)과 중첩하는 게이트 전극(119c)을 갖는다. 산화물 반도체막(122c)은, 게이트 전극(119c)과 중첩하는 제1 영역(123c)과, 제1 영역(123c)을 사이에 두는 도펀트를 포함하는 한 쌍의 제2 영역(125c, 125d)을 갖는다. 또한, 산화물 반도체막(122c)에 있어서, 제1 영역(123c)은 채널 영역으로서 기능하고, 도펀트를 포함하는 한 쌍의 제2 영역(125c, 125d)에 있어서, 한 쌍의 전극(115c, 115d)과 접하는 영역은 소스 영역 및 드레인 영역으로서 기능한다. 또한, 한 쌍의 전극(115c, 115d)과 접하지 않는 영역에 의해, 소스-드레인 내압을 높일 수 있다.
또한, 트랜지스터(120a, 120c)를 덮는 절연막(127)을 갖는 것이 바람직하다.
본 실시 형태에 있어서는, 트랜지스터(120a)를 구성하는 산화물 반도체막(122a)에는, 화학양론적 조성비에 대하여 과잉인 산소가 포함되어 있다. 이 경우, 과잉인 산소는, 산화물 반도체의 격자간에 존재하는 경우도 있다. 산화물 반도체막(122a)에 첨가된 산소 농도는 5×1019/㎤ 이상 5×1021/㎤ 이하이다.
산화물 반도체막(122a)에 포함되는 산소 결손은, 산화물 반도체막(122c)과 비교하여 적다. 이로 인해, 산소 결손에 기인하는 에너지 갭 중의 도너 준위가 낮거나 또는 실질적으로 없다. 이 결과, 트랜지스터(120a)는 게이트 전압이 부일 때의 전류가 작은 트랜지스터이다. 한편, 산화물 반도체막(122c)은, 산소 결손을 포함한다. 이로 인해, 트랜지스터(120c)에서는, 온 상태에 있어서, 캐리어가 발생하기 쉽다. 이로 인해, 트랜지스터(120c)는, 전계 효과 이동도가 높고 온 전류가 큰 트랜지스터이다.
기판(101)의 재질 등에 큰 제한은 없지만, 적어도 후의 열처리에 견딜 수 있을 정도의 내열성을 갖고 있을 필요가 있다. 예를 들어, 유리 기판, 세라믹 기판, 석영 기판, 사파이어 기판 등을, 기판(101)으로서 사용해도 좋다. 또한, 실리콘이나 탄화실리콘 등의 단결정 반도체 기판, 다결정 반도체 기판, 실리콘 게르마늄 등의 화합물 반도체 기판, SOI 기판 등을 적용하는 것도 가능하고, 이들 기판 위에 반도체 소자가 설치된 것을, 기판(101)으로서 사용해도 좋다.
또한, 기판(101)으로서, 가요성 기판을 사용해도 좋다. 기판(101)과 절연막(103) 사이에 박리층을 형성해도 좋다. 박리층은, 그 위에 반도체 장치를 일부 혹은 전부 완성시킨 후, 기판(101)으로부터 분리하여, 다른 기판에 이전 탑재하는 데 사용할 수 있다. 그 때, 반도체 장치는 내열성이 떨어지는 기판이나 가요성의 기판에도 이전 탑재할 수 있다.
절연막(103)은, 질화실리콘, 질화산화실리콘, 질화알루미늄, 질화산화알루미늄, 산화실리콘, 산화질화실리콘, 산화갈륨, 산화하프늄, 산화이트륨 등을 적절히 사용할 수 있다.
또한, 절연막(103)은, 가열에 의해 산소의 일부가 탈리하는 산화 절연막을 사용하여 형성해도 좋다. 가열에 의해 산소의 일부가 탈리하는 산화 절연막으로서는, 화학양론비를 만족하는 산소보다도 많은 산소를 포함하는 산화 절연막을 사용하는 것이 바람직하다. 가열에 의해 산소의 일부가 탈리하는 산화 절연막은, 가열에 의해 산소가 탈리하기 때문에, 가열에 의해 산화물 반도체막에 산소를 확산시킬 수 있다. 가열에 의해 산소의 일부가 탈리하는 산화 절연막의 대표예로서는, 산화실리콘, 산화질화실리콘, 질화산화실리콘, 산화갈륨, 산화하프늄, 산화이트륨 등이 있다.
절연막(103)은, 50nm 이상, 바람직하게는 200nm 이상 500nm 이하로 한다. 절연막(103)을 두껍게 함으로써, 절연막으로서 가열에 의해 산소의 일부가 탈리하는 산화 절연막을 사용하는 경우, 절연막(103)의 산소 탈리량을 증가시킬 수 있음과 함께, 절연막(103) 및 후에 형성되는 산화물 반도체막과의 계면에 있어서의 계면 준위를 저감하는 것이 가능하다.
여기서, 「가열에 의해 산소의 일부가 탈리한다」란, TDS(Thermal Desorption Spectroscopy: 승온 탈리 가스 분광법) 분석에 의해, 산소 원자로 환산한 산소의 방출량이 1.0×1018atoms/㎤ 이상, 바람직하게는 3.0×1020atoms/㎤ 이상인 것을 의미한다.
여기서, TDS 분석에 의해, 산소 원자로 환산한 산소의 탈리량의 측정 방법에 대해, 이하에 설명한다.
TDS 분석했을 때의 기체의 탈리량은, 스펙트럼의 적분값에 비례한다. 이로 인해, 절연막의 스펙트럼의 적분값과, 표준 시료의 기준값에 대한 비에 의해, 기체의 방출량을 계산할 수 있다. 표준 시료의 기준값이란, 소정의 원자를 포함하는 시료의, 스펙트럼의 적분값에 대한 원자 밀도의 비율이다.
예를 들어, 표준 시료인 소정의 밀도의 수소를 포함하는 실리콘 웨이퍼의 TDS 분석 결과 및 절연막의 TDS 분석 결과로부터, 절연막의 산소 분자의 탈리량(NO2)은, 수학식 1에 의해 구할 수 있다. 여기서, TDS 분석에 의해 얻어지는 질량수 32로 검출되는 스펙트럼 모두가 산소 분자 유래라고 가정한다. 질량수 32의 것으로서 CH3OH가 있지만, 존재할 가능성이 낮은 것으로서, 여기에서는 고려하지 않는다. 또한, 산소 원자의 동위체인 질량수 17의 산소 원자 및 질량수 18의 산소 원자를 포함하는 산소 분자에 대해서도, 자연계에 있어서의 존재 비율이 극미량이기 때문에 고려하지 않는다.
NH2는, 표준 시료로부터 탈리한 수소 분자를 밀도로 환산한 값이다. SH2는, 표준 시료를 TDS 분석했을 때의 스펙트럼의 적분값이다. 여기서, 표준 시료의 기준값을 NH2/SH2로 한다. SO2는, 절연막을 TDS 분석했을 때의 스펙트럼의 적분값이다. α는, TDS 분석에 있어서의 스펙트럼 강도에 영향을 미치는 계수이다. 수학식 1의 상세에 관해서는, 일본 특허 공개 평6-275697 공보를 참조한다. 또한, 상기 절연막의 산소의 탈리량은, 덴시 가가꾸 가부시끼가이샤제의 승온 탈리 분석 장치 EMD-WA1000S/W를 사용하고, 표준 시료로서 1×1016atoms/㎤의 수소 원자를 포함하는 실리콘 웨이퍼를 사용하여 측정한다.
또한, TDS 분석에 있어서, 산소의 일부는 산소 원자로서 검출된다. 산소 분자와 산소 원자의 비율은, 산소 분자의 이온화율로부터 산출할 수 있다. 또한, 상술한 α는 산소 분자의 이온화율을 포함하기 때문에, 산소 분자의 방출량을 평가함으로써, 산소 원자의 탈리량에 대해서도 예상할 수 있다.
또한, NO2는 산소 분자의 탈리량이다. 절연막에 있어서는, 산소 원자로 환산했을 때의 산소의 방출량은, 산소 분자의 탈리량의 2배로 된다.
상기 구성에 있어서, 가열에 의해 산소 방출되는 절연막은, 산소가 과잉인 산화실리콘(SiOX(X>2))이어도 좋다. 산소가 과잉인 산화실리콘(SiOX(X>2))이란, 실리콘 원자수의 2배보다 많은 산소 원자를 단위 체적당 포함하는 것이다. 단위 체적당의 실리콘 원자수 및 산소 원자수는, 러더포드 후방 산란법에 의해 측정한 값이다.
절연막(103)으로부터 산화물 반도체막(122a, 122c)에 산소가 공급됨으로써, 절연막(103) 및 산화물 반도체막(122a, 122c)의 계면 준위를 저감시킬 수 있다. 이 결과, 트랜지스터의 동작 등에 기인하여 발생할 수 있는 전하 등이, 상술한 절연막(103) 및 산화물 반도체막(122a, 122c)의 계면에 포획되는 것을 억제할 수 있어, 전기 특성의 열화가 적은 트랜지스터를 얻을 수 있다.
또한, 산화물 반도체막(122a, 122c)의 산소 결손에 기인하여 전하가 발생하는 경우가 있다. 일반적으로, 산화물 반도체막의 산소 결손은, 일부가 도너로 되어 캐리어인 전자를 발생한다. 이 결과, 트랜지스터의 임계값 전압이 마이너스 방향으로 시프트해 버린다. 이 경향은 백 채널측에서 발생하는 산소 결손에 있어서 현저하다. 또한, 본 명세서에 있어서의 백 채널이란, 도 1에 도시하는 산화물 반도체막(122a, 122c)의 제1 영역(123a, 123c)에 있어서 절연막(103)과의 계면 근방을 가리킨다. 절연막(103)으로부터 산화물 반도체막(122a, 122c)에 산소가 충분히 공급됨으로써, 임계값 전압이 마이너스 방향으로 시프트하는 요인인, 산화물 반도체막(122a, 122c)의 산소 결손을 저감시킬 수 있다.
산화물 반도체막(122a, 122c)으로서는, 적어도 인듐(In) 혹은 아연(Zn)을 포함하는 것이 바람직하다. 특히 In과 Zn을 포함하는 것이 바람직하다. 또한, 상기 산화물을 사용한 트랜지스터의 전기 특성의 편차를 저감시키기 위한 스테빌라이저로서, 그들 외에 갈륨(Ga)을 갖는 것이 바람직하다. 또한, 스테빌라이저로서 주석(Sn)을 갖는 것이 바람직하다. 또한, 스테빌라이저로서 하프늄(Hf)을 갖는 것이 바람직하다. 또한, 스테빌라이저로서 지르코늄(Zr)을 갖는 것이 바람직하다. 또한, 스테빌라이저로서 알루미늄(Al)을 갖는 것이 바람직하다.
또한, 다른 스테빌라이저로서, 란타노이드인, 란탄(La), 세륨(Ce), 프라세오디뮴(Pr), 네오디뮴(Nd), 사마륨(Sm), 유로퓸(Eu), 가돌리늄(Gd), 테르븀(Tb), 디스프로슘(Dy), 홀뮴(Ho), 에르븀(Er), 툴륨(Tm), 이테르븀(Yb), 루테튬(Lu) 중 어느 1종 혹은 복수종을 가져도 좋다.
예를 들어, 산화물 반도체로서, 산화인듐, 산화주석, 산화아연, 2원계 금속 산화물인 In-Zn계 산화물, Sn-Zn계 산화물, Al-Zn계 산화물, Zn-Mg계 산화물, Sn-Mg계 산화물, In-Mg계 산화물, In-Ga계 산화물, 3원계 금속 산화물인 In-Ga-Zn계 산화물(IGZO라고도 표기한다), In-Al-Zn계 산화물, In-Sn-Zn계 산화물, Sn-Ga-Zn계 산화물, Al-Ga-Zn계 산화물, Sn-Al-Zn계 산화물, In-Hf-Zn계 산화물, In-Zr-Zn계 산화물, In-La-Zn계 산화물, In-Ce-Zn계 산화물, In-Pr-Zn계 산화물, In-Nd-Zn계 산화물, In-Sm-Zn계 산화물, In-Eu-Zn계 산화물, In-Gd-Zn계 산화물, In-Tb-Zn계 산화물, In-Dy-Zn계 산화물, In-Ho-Zn계 산화물, In-Er-Zn계 산화물, In-Tm-Zn계 산화물, In-Yb-Zn계 산화물, In-Lu-Zn계 산화물, 4원계 금속 산화물인 In-Sn-Ga-Zn계 산화물, In-Hf-Ga-Zn계 산화물, In-Al-Ga-Zn계 산화물, In-Sn-Al-Zn계 산화물, In-Sn-Hf-Zn계 산화물, In-Hf-Al-Zn계 산화물을 사용할 수 있다.
또한, 여기에서, 예를 들어 In-Ga-Zn계 산화물이란, In과 Ga와 Zn을 갖는 산화물이라는 의미이며, In과 Ga와 Zn의 비율은 상관없다. 또한, In과 Ga와 Zn 이외의 금속 원소가 들어 있어도 좋다.
또한, 산화물 반도체로서, InMO3(ZnO)m(m>0, 또한 m은 정수가 아니다)으로 표기되는 재료를 사용해도 좋다. 또한, M은, Ga, Fe, Mn 및 Co로부터 선택된 하나의 금속 원소 또는 복수의 금속 원소를 나타낸다. 또한, 산화물 반도체로서, In2SnO5(ZnO)n(n>0, 또한, n은 정수)으로 표기되는 재료를 사용해도 좋다.
예를 들어, In:Ga:Zn=1:1:1(=1/3:1/3:1/3) 혹은 In:Ga:Zn=2:2:1(=2/5:2/5:1/5)의 원자수비의 In-Ga-Zn계 산화물이나 그 조성의 근방의 산화물을 사용할 수 있다. 혹은, In:Sn:Zn=1:1:1(=1/3:1/3:1/3), In:Sn:Zn=2:1:3(=1/3:1/6:1/2) 혹은 In:Sn:Zn=2:1:5(=1/4:1/8:5/8)의 원자수비의 In-Sn-Zn계 산화물이나 그 조성의 근방의 산화물을 사용하면 된다.
그러나, 이들에 한정되지 않고, 필요로 하는 반도체 특성 및 전기 특성(이동도, 임계값, 격차 등)에 따라 적절한 조성의 것을 사용하면 된다. 또한, 필요로 하는 반도체 특성을 얻기 위해, 캐리어 밀도나 불순물 농도, 결함 밀도, 금속 원소와 산소의 원자수비, 원자간 결합 거리, 밀도 등을 적절한 것으로 하는 것이 바람직하다.
또한, 산화물 반도체막(122a, 122c)에 형성하는 것이 가능한 금속의 산화물은, 에너지 갭이 2eV 이상, 바람직하게는 2.5eV 이상, 보다 바람직하게는 3eV 이상이다. 이와 같이, 에너지 갭이 넓은 산화물 반도체를 사용함으로써 트랜지스터가 오프 상태일 때에 흐르는 전류(오프 전류)를 저감시킬 수 있다.
산화물 반도체는 단결정이어도 좋고, 비단결정이어도 좋다. 후자의 경우, 아몰퍼스이어도 좋고, 다결정이어도 좋다. 또한, 아몰퍼스 중에 결정성을 갖는 부분을 포함하는 구조이어도 좋고, 비아몰퍼스이어도 좋다.
아몰퍼스 상태의 산화물 반도체는, 비교적 용이하게 평탄한 표면을 얻을 수 있기 때문에, 이것을 사용하여 트랜지스터를 제작했을 때의 계면 산란을 저감시킬 수 있어, 비교적 용이하게 비교적 높은 이동도를 얻을 수 있다.
또한, 결정성을 갖는 산화물 반도체에서는, 보다 벌크 내 결함을 저감시킬 수 있어, 표면의 평탄성을 높이면 아몰퍼스 상태의 산화물 반도체 이상의 이동도를 얻을 수 있다. 표면의 평탄성을 높이기 위해서는, 평탄한 표면 위에 산화물 반도체를 형성하는 것이 바람직하고, 구체적으로는 평균면 거칠기(Ra)가 1nm 이하, 바람직하게는 0.3nm 이하, 보다 바람직하게는 0.1nm 이하인 표면 위에 형성하면 된다.
또한, Ra란, JIS B0601:2001(ISO4287:1997)로 정의되어 있는 산술 평균 거칠기를 곡면에 대하여 적용할 수 있도록 삼차원으로 확장한 것이며, 「기준면부터 지정면까지의 편차의 절대값을 평균한 값」으로 표현할 수 있고, 이하의 식으로 정의된다.
여기서, 지정면이란, 거칠기 계측이 대상으로 되는 면이며, 좌표(x1,y1,f(x1,y1)), (x1,y2,f(x1,y2)), (x2,y1,f(x2,y1)), (x2,y2,f(x2,y2))의 4점으로 표현되는 사각형의 영역으로 하고, 지정면을 xy 평면에 투영한 직사각형의 면적을 S0, 기준면의 높이(지정면의 평균 높이)를 Z0으로 한다. Ra는 원자간력 현미경(AFM: Atomic Force Microscope)으로 측정 가능하다.
또한, 산화물 반도체막(122a, 122c)으로서, 결정화된 부분을 갖는 CAAC(CAxis Aligned Crystalline Oxide Semiconductor라고도 한다)막을 사용해도 좋다.
CAAC막이란, c축 배향하고, 또한 ab면, 표면 또는 계면에 수직인 방향으로부터 보아 삼각 형상 또는 육각 형상의 원자 배열을 갖고, c축에 수직인 방향으로부터 보아, 금속 원자가 층상 또는 금속 원자와 산소 원자가 층상으로 배열하고 있고, ab면(혹은 표면 또는 계면)에 있어서는, a축 또는 b축의 방향이 상이한(c축을 중심으로 회전한) 결정을 포함하는 산화물 반도체막이다.
광의로, CAAC막이란, 비단결정이며, 그 ab면에 수직인 방향으로부터 보아, 삼각형 혹은 육각형 또는 정삼각형 혹은 정육각형의 원자 배열을 갖고, 또한 c축에 수직인 방향으로부터 보아 금속 원자가 층상 또는 금속 원자와 산소 원자가 층상으로 배열한 상을 포함하는 막을 의미한다.
CAAC막은 단결정이 아니지만, 비정질만으로 형성되어 있는 것도 아니다. 또한, CAAC막은 결정화된 부분(결정 부분)을 포함하지만, 1개의 결정 부분과 다른 결정 부분의 경계를 명확하게 판별 가능하지 않은 경우도 있다.
CAAC막을 구성하는 산소의 일부는 질소로 치환되어도 좋다. 또한, CAAC막을 구성하는 개개의 결정 부분의 c축은 일정한 방향(예를 들어, CAAC막이 형성되는 기판면이나 CAAC막의 표면이나 막면, 계면 등에 수직인 방향)으로 정렬되어 있어도 좋다. 혹은, CAAC막을 구성하는 개개의 결정 부분의 ab면의 법선은 일정한 방향(예를 들어, 기판면, 표면, 막면, 계면 등에 수직인 방향)을 향하고 있어도 좋다.
CAAC막은, 그 조성 등에 따라, 도체이거나, 반도체이거나, 절연체이다. 또한, 그 조성 등에 따라, 가시광에 대하여 투명하거나 불투명하다.
여기에서는, 산화물 반도체막(122a, 122c)으로서 비정질 구조의 산화물 반도체막을 형성한다.
산화물 반도체막(122a, 122c)의 두께는 1nm 이상 50nm 이하, 더욱 바람직하게는 1nm 이상 30nm 이하, 더욱 바람직하게는 1nm 이상 10nm 이하, 더욱 바람직하게는 3nm 이상 7nm 이하로 하는 것이 바람직하다. 산화물 반도체막(122a, 122c)의 두께를 상기 두께로 함으로써, 트랜지스터의 임계값 전압의 마이너스 방향으로의 시프트를 억제할 수 있다.
산화물 반도체막(122a, 122c)에 있어서, 알칼리 금속 또는 알칼리 토금속의 농도는 1×1018atoms/㎤ 이하, 더욱 바람직하게는 2×1016atoms/㎤ 이하인 것이 바람직하다. 알칼리 금속 및 알칼리 토금속은, 산화물 반도체와 결합하면 캐리어가 생성되는 경우가 있어, 트랜지스터의 오프 전류의 상승의 원인이 되기 때문이다.
산화물 반도체막(122a, 122c)의 제1 영역(123a, 123c)에는, 5×1018atoms/㎤ 이하의 질소가 포함되어도 좋다.
산화물 반도체막(122a, 122c)의 제1 영역(123a, 123c)은, 수소 농도를 5×1018atoms/㎤ 미만, 바람직하게는 1×1018atoms/㎤ 이하, 보다 바람직하게는 5×1017atoms/㎤ 이하, 더욱 바람직하게는 1×1016atoms/㎤ 이하로 하는 것이 바람직하다. 산화물 반도체 및 수소의 결합에 의해, 수소의 일부가 도너로 되어, 캐리어인 전자가 발생되어 버린다. 이들 때문에, 산화물 반도체막(122a, 122c)의 제1 영역(123a, 123c) 중의 수소 농도를 저감시킴으로써, 임계값 전압의 마이너스 방향으로의 시프트를 저감시킬 수 있다.
도펀트를 포함하는 제2 영역(125a 내지 125d)은, 도펀트로서, 붕소, 질소, 인 및 비소 중 적어도 1개 이상이 포함된다. 또는, 헬륨, 네온, 아르곤, 크립톤 및 크세논 중 적어도 1개 이상이 포함된다. 또는, 도펀트로서 불소가 포함된다. 또한, 도펀트로서, 붕소, 질소, 인 및 비소의 1개 이상과, 헬륨, 네온, 아르곤, 크립톤 및 크세논의 1개 이상과, 불소가 적절히 조합되어 포함되어 있어도 좋다.
도펀트를 포함하는 제2 영역(125a 내지 125d)에 포함되는 도펀트의 농도는, 5×1018atoms/㎤ 이상 1×1022atoms/㎤ 이하, 바람직하게는 5×1018atoms/㎤ 이상 5×1019atoms/㎤ 미만으로 한다.
도펀트를 포함하는 제2 영역(125a 내지 125d)은 도펀트를 포함하기 때문에, 캐리어 밀도 또는 결함을 증가시킬 수 있다. 이로 인해, 도펀트를 포함하지 않는 제1 영역(123a, 123c)과 비교하여 도전성을 높일 수 있다. 또한, 도펀트 농도를 지나치게 증가시키면, 도펀트가 캐리어의 이동을 저해하게 되어, 도펀트를 포함하는 제2 영역(125a 내지 125d)의 도전성을 저하시키게 된다.
도펀트를 포함하는 제2 영역(125a 내지 125d)은, 도전율이 0.1S/cm 이상 1000S/cm 이하, 바람직하게는 10S/cm 이상 1000S/cm 이하로 하는 것이 바람직하다.
전극(115a 내지 115d)은 도전 재료로서, 알루미늄, 티타늄, 크롬, 니켈, 구리, 이트륨, 지르코늄, 몰리브덴, 은, 탄탈 또는 텅스텐으로 이루어지는 단체 금속 또는 이것을 주성분으로 하는 합금을 단층 구조 또는 적층 구조로 하여 사용한다. 예를 들어, 실리콘을 포함하는 알루미늄막의 단층 구조, 알루미늄막 위에 티타늄막을 적층하는 2층 구조, 텅스텐막 위에 티타늄막을 적층하는 2층 구조, 구리-마그네슘-알루미늄 합금막 위에 구리막을 적층하는 2층 구조, 티타늄막과, 그 티타늄막 위에 겹쳐 알루미늄막을 적층하고, 또한 그 위에 티타늄막을 형성하는 3층 구조 등이 있다. 또한, 산화인듐, 산화주석 또는 산화아연을 포함하는 투명 도전 재료를 사용해도 좋다. 또한, 전극(115a 내지 115d)은 배선으로서도 기능시켜도 좋다.
한 쌍의 전극(115a 내지 115d)은, 산화물 반도체막(122a, 122c)의 표면의 일부 및 측면, 특히 채널 폭 방향과 평행한 측면을 덮기 때문에, 산화물 반도체막(122a, 122c)과의 접촉 면적을 넓힐 수 있다. 이로 인해, 산화물 반도체막(122a, 122c)과, 한 쌍의 전극(115a 내지 115d)의 접촉 저항을 저감시킬 수 있고, 또한 채널 폭을 확장하는 것이 가능하여, 트랜지스터의 온 전류를 크게 할 수 있다.
게이트 절연막(117)은, 예를 들어 산화실리콘, 산화질화실리콘, 질화산화실리콘, 질화실리콘, 산화알루미늄, 산화하프늄, 산화갈륨 또는 Ga-Zn-O계 금속 산화물막 등을 사용하면 되고, 적층 또는 단층으로 형성한다. 또한, 게이트 절연막(117)은, 절연막(103)에 도시한 바와 같은, 가열에 의해 산소가 탈리하는 산화 절연막을 사용해도 좋다. 게이트 절연막(117)에 가열에 의해 산소가 탈리하는 막을 사용함으로써 산화물 반도체막(122a, 122c)에 발생하는 산소 결손을 수복할 수 있어, 트랜지스터의 전기 특성의 열화를 억제할 수 있다.
또한, 게이트 절연막(117)으로서, 하프늄실리케이트(HfSiOx), 질소가 첨가된 하프늄실리케이트(HfSixOyNz), 질소가 첨가된 하프늄알루미네이트(HfAlxOyNz), 산화하프늄, 산화이트륨 등의 high-k 재료를 사용함으로써 게이트 절연막의 두께를 얇게 해도 게이트 누설을 저감시킬 수 있다.
게이트 절연막(117)의 두께는 10nm 이상 300nm 이하, 보다 바람직하게는 5nm 이상 50nm 이하, 보다 바람직하게는 10nm 이상 30nm 이하로 하면 된다.
게이트 전극(119a, 119c)은, 알루미늄, 크롬, 구리, 탄탈, 티타늄, 몰리브덴, 텅스텐으로부터 선택된 금속 원소 또는 상술한 금속 원소를 성분으로 하는 합금이나, 상술한 금속 원소를 조합한 합금 등을 사용하여 형성할 수 있다. 또한, 망간, 지르코늄 중 어느 1개 또는 복수로부터 선택된 금속 원소를 사용해도 좋다. 또한, 게이트 전극(119a, 119c)은, 단층 구조이어도 좋고, 2층 이상의 적층 구조로 해도 좋다. 예를 들어, 실리콘을 포함하는 알루미늄막의 단층 구조, 알루미늄막 위에 티타늄막을 적층하는 2층 구조, 질화티타늄막 위에 티타늄막을 적층하는 2층 구조, 질화티타늄막 위에 텅스텐막을 적층하는 2층 구조, 질화탄탈막 위에 텅스텐막을 적층하는 2층 구조, 티타늄막과, 그 티타늄막 위에 알루미늄막을 적층하고, 또한 그 위에 티타늄막을 형성하는 3층 구조 등이 있다. 또한, 알루미늄에, 티타늄, 탄탈, 텅스텐, 몰리브덴, 크롬, 네오디뮴, 스칸듐으로부터 선택된 원소의 막 또는 복수 조합한 합금막, 혹은 질화막을 사용해도 좋다.
또한, 게이트 전극(119a, 119c)은, 인듐주석 산화물, 산화텅스텐을 포함하는 인듐 산화물, 산화텅스텐을 포함하는 인듐아연 산화물, 산화티타늄을 포함하는 인듐 산화물, 산화티타늄을 포함하는 인듐주석 산화물, 인듐아연 산화물, 산화규소를 첨가한 인듐주석 산화물 등의 투광성을 갖는 도전성 재료를 적용할 수도 있다. 또한, 상기 투광성을 갖는 도전성 재료와, 상기 금속 원소의 적층 구조로 할 수도 있다.
또한, 게이트 전극(119a, 119c)과 게이트 절연막(117) 사이에, 게이트 절연막(117)에 접하는 재료층으로서, 질소를 포함하는 In-Ga-Zn-O막이나, 질소를 포함하는 In-Sn-O막이나, 질소를 포함하는 In-Ga-O막이나, 질소를 포함하는 In-Zn-O막이나, 질소를 포함하는 Sn-O막이나, 질소를 포함하는 In-O막이나, 금속 질화막(InN, ZnN 등)을 형성하는 것이 바람직하다. 이들 막은 5eV, 바람직하게는 5.5eV 이상의 일함수를 갖고, 트랜지스터의 전기 특성의 임계값 전압을 플러스로 할 수 있어, 소위 노멀리 오프의 스위칭 소자를 실현할 수 있다. 예를 들어, 질소를 포함하는 In-Ga-Zn-O막을 사용하는 경우, 적어도 산화물 반도체막(122a, 122c)보다 높은 질소 농도, 구체적으로는 7원자％ 이상의 질소를 포함하는 In-Ga-Zn-O막을 사용한다.
절연막(127)은, 산화실리콘, 산화질화실리콘, 질화산화실리콘, 질화실리콘, 산화알루미늄, 산화질화알루미늄, 질화산화알루미늄, 질화알루미늄 등을 사용하면 되고, 적층 또는 단층으로 형성한다. 또한, 절연막(127)으로서, 절연막(103)과 마찬가지로, 가열에 의해 산소의 일부가 탈리하는 산화 절연막을 사용하여 형성해도 좋다. 또한, 절연막(127)으로서, 외부로의 산소의 확산을 방지하는 산화 절연막을 사용함으로써 게이트 절연막(117)으로부터 탈리하는 산소를 산화물 반도체막(122a, 122c)에 공급할 수 있다. 또한, 절연막(127)으로서, 외부로부터의 수소의 확산을 방지하는 산화 절연막을 사용함으로써 외부로부터 산화물 반도체막(122a, 122c)으로의 수소의 확산을 저감시키는 것이 가능하여, 산화물 반도체막(122a, 122c)의 결손을 저감시킬 수 있다. 외부로부터의 수소의 확산을 방지하는 산화 절연막의 대표예로서는, 질화실리콘, 질화산화실리콘, 질화알루미늄, 질화산화알루미늄 등이 있다.
또한, 본 실시 형태에 있어서는, 한 쌍의 전극(115a 내지 115d)의 대향 영역을, 직선상, U자 형상, C자 형상 등으로 할 수 있다. 한 쌍의 전극(115a 내지 115d)의 대향 영역을, U자 형상, C자 형상 등으로 함으로써, 채널 폭을 크게 하는 것이 가능하여, 온 전류를 크게 할 수 있다.
이어서, 도 1에 도시하는 트랜지스터의 제작 방법에 대해서, 도 2 및 도 3을 사용하여 설명한다. 또한, 각 도면에 있어서 A-B 단면도는, 도 1에 도시하는 A-B 단면도의 제작 공정을 설명하고, C-D 단면도는, 도 1에 도시하는 C-D 단면도의 제작 공정을 설명한다.
도 2의 (a)에 도시한 바와 같이, 기판(101) 위에 절연막(103) 및 산화물 반도체막(105)을 적층 형성한다.
절연막(103)은, 스퍼터링법, CVD법 등에 의해 형성한다. 또한, 가열에 의해 산소의 일부가 탈리하는 산화 절연막은, 스퍼터링법을 사용함으로써 형성하기 쉽기 때문에 바람직하다.
가열에 의해 산소의 일부가 탈리하는 산화 절연막을 스퍼터링법에 의해 형성하는 경우는, 성막 가스 중의 산소량이 높은 것이 바람직하고, 산소 또는 산소 및 희가스의 혼합 가스 등을 사용할 수 있다. 대표적으로는, 성막 가스 중의 산소 농도를 6％ 이상 100％ 이하로 하는 것이 바람직하다.
가열에 의해 산소의 일부가 탈리하는 산화 절연막의 대표예로서 산화실리콘막을 형성하는 경우, 석영(바람직하게는 합성 석영)을 타깃으로 사용하고, 기판 온도 30℃ 이상 450℃ 이하(바람직하게는 70℃ 이상 200℃ 이하), 기판과 타깃 사이의 거리(T-S간 거리)를 20mm 이상 400mm 이하(바람직하게는 40mm 이상 200mm 이하), 압력을 0.1Pa 이상 4Pa 이하(바람직하게는 0.2Pa 이상 1.2Pa 이하), 고주파 전원을 0.5kW 이상 12kW 이하(바람직하게는 1kW 이상 5kW 이하), 성막 가스 중의O2/(O2+Ar) 비율을 1％ 이상 100％ 이하(바람직하게는 6％ 이상 100％ 이하)로 하여, RF 스패터링법에 의해 산화실리콘막을 형성하는 것이 바람직하다. 또한, 석영(바람직하게는 합성 석영) 타깃 대신에 실리콘 타깃을 사용할 수도 있다. 또한, 성막 가스로서는, 산소만을 사용해도 좋다.
또한, 절연막(103)을 형성하기 전에, 가열 처리 또는 플라즈마 처리에 의해, 기판에 포함되는 수소를 탈리시키는 것이 바람직하다. 이 결과, 후의 가열 처리에 있어서, 절연막(103) 및 산화물 반도체막(105) 중에 수소가 확산하는 것을 방지할 수 있다. 또한, 가열 처리는, 불활성 분위기, 감압 분위기 또는 건조 공기 분위기에서, 100℃ 이상 기판의 왜곡점 미만에서 행한다. 또한, 플라즈마 처리는, 희가스, 산소, 질소 또는 산화질소(아산화질소, 일산화질소, 이산화질소 등)를 사용한다.
또한, 절연막(103)을 평탄화함으로써, 후에 형성하는 산화물 반도체막(105)의 단절 방지가 가능하기 때문에 바람직하다.
산화물 반도체막(105)은, 스퍼터링법, 도포법, 인쇄법, 펄스 레이저 증착법 등에 의해 형성한 후, 가열 처리를 행함으로써 형성할 수 있다.
여기서, 산화물 반도체막(105)을 성막하는 스퍼터링 장치에 대해, 이하에 상세를 설명한다.
산화물 반도체막(105)을 성막하는 처리실은, 누설 레이트를 1×10-10Pa·㎥/초 이하로 하는 것이 바람직하고, 그것에 의해 스퍼터링법에 의해 성막할 때 막 중으로의 불순물의 혼입을 저감시킬 수 있다.
누설 레이트를 낮추기 위해서는, 외부 누설뿐만 아니라 내부 누설을 저감시킬 필요가 있다. 외부 누설이란, 미소한 구멍이나 시일 불량 등에 의해 진공계의 밖에서 기체가 유입되는 것이다. 내부 누설이란, 진공계 내의 밸브 등의 구획으로부터의 누설이나 내부의 부재로부터의 방출 가스에 기인한다. 누설 레이트를 1×10-10Pa·㎥/초 이하로 하기 위해서는, 외부 누설 및 내부 누설의 양면으로부터 대책을 취할 필요가 있다.
외부 누설을 저감시키기 위해서는, 처리실의 개폐 부분은 메탈 가스킷으로 시일하면 된다. 메탈 가스킷은, 불화철, 산화알루미늄 또는 산화크롬에 의해 피복된 금속 재료를 사용하면 바람직하다. 메탈 가스킷은 O링과 비교하여 밀착성이 높아, 외부 누설을 저감시킬 수 있다. 또한, 불화철, 산화알루미늄, 산화크롬 등의 부동태에 의해 피복된 금속 재료를 사용함으로써 메탈 가스킷으로부터 발생하는 수소를 포함하는 방출 가스가 억제되어, 내부 누설도 저감시킬 수 있다.
처리실의 내벽을 구성하는 부재로서, 수소를 포함하는 방출 가스가 적은 알루미늄, 크롬, 티타늄, 지르코늄, 니켈 또는 바나듐을 사용한다. 또한, 전술한 재료를 철, 크롬 및 니켈 등을 포함하는 합금 재료에 피복하여 사용해도 좋다. 철, 크롬 및 니켈 등을 포함하는 합금 재료는, 강성이 있고, 열에 강하고, 또한 가공에 적합하다. 여기서, 표면적을 작게 하기 위하여 부재의 표면 요철을 연마 등에 의해 저감해 두면, 방출 가스를 저감시킬 수 있다. 혹은, 전술한 성막 장치의 부재를 불화철, 산화알루미늄, 산화크롬 등의 부동태로 피복해도 좋다.
또한, 스퍼터 가스를 처리실에 도입하기 직전에, 스퍼터 가스의 정제기를 형성하는 것이 바람직하다. 이때, 정제기부터 처리실까지의 배관의 길이를 5m 이하, 바람직하게는 1m 이하로 한다. 배관의 길이를 5m 이하 또는 1m 이하로 함으로써, 배관으로부터의 방출 가스의 영향을 길이에 따라 저감시킬 수 있다.
처리실의 배기는, 드라이 펌프 등의 저진공 펌프와, 스퍼터 이온 펌프, 터보 분자 펌프 및 크라이오 펌프 등의 고진공 펌프를 적절히 조합하여 행하면 된다. 터보 분자 펌프는 큰 크기의 분자의 배기가 우수한 한편, 수소나 물의 배기 능력이 낮다. 또한, 물의 배기 능력이 높은 크라이오 펌프 또는 수소의 배기 능력이 높은 스퍼터 이온 펌프를 조합하는 것이 유효해진다.
처리실의 내측에 존재하는 흡착물은, 내벽에 흡착하고 있기 때문에 처리실의 압력에 영향을 미치지 않지만, 처리실을 배기했을 때의 가스 방출의 원인으로 된다. 그로 인해, 누설 레이트와 배기 속도에 상관은 없지만, 배기 능력이 높은 펌프를 사용하여, 처리실에 존재하는 흡착물을 가능한 한 탈리하고, 미리 배기해 두는 것이 중요하다. 또한, 흡착물의 탈리를 재촉하기 위해, 처리실을 베이킹해도 좋다. 베이킹함으로써 흡착물의 탈리 속도를 10배 정도 크게 할 수 있다. 베이킹은 100℃ 이상 450℃ 이하에서 행하면 된다. 이때, 불활성 가스를 도입하면서 흡착물의 제거를 행하면, 배기하는 것만으로는 탈리하기 어려운 물 등의 탈리 속도를 더욱 크게 할 수 있다.
이와 같이, 산화물 반도체막의 성막 공정에 있어서, 더욱 바람직하게는 절연막의 성막 공정에 있어서, 처리실의 압력, 처리실의 누설 레이트 등을 제어하여, 불순물의 혼입을 최대한 억제함으로써, 산화물 반도체막에 포함되는 수소를 포함하는 불순물의 혼입을 저감시킬 수 있다. 또한, 절연막으로부터 산화물 반도체막으로의 수소 등의 불순물의 확산을 저감시킬 수 있다.
산화물 반도체에 포함되는 수소는, 금속 원자와 결합하는 산소와 반응하여 물로 됨과 함께, 산소가 탈리한 격자(혹은 산소가 탈리한 부분)에는 결손이 형성되어 버린다. 이로 인해, 산화물 반도체막의 성막 공정에 있어서, 수소를 포함하는 불순물을 최대한 저감시킴으로써, 산화물 반도체막의 결손을 저감시키는 것이 가능하다. 이로 인해, 불순물을 가능한 한 제거하여, 고순도화시킨 산화물 반도체막을 채널 영역으로 함으로써, 트랜지스터의 신뢰성을 높일 수 있다.
스퍼터링법에 있어서, 플라즈마를 발생시키기 위한 전원 장치는, RF 전원 장치, AC 전원 장치, DC 전원 장치 등을 적절히 사용할 수 있다.
타깃으로서는, 산화인듐, 산화주석, 산화아연, 2원계 금속 산화물인 In-Zn계 산화물, Sn-Zn계 산화물, Al-Zn계 산화물, Zn-Mg계 산화물, Sn-Mg계 산화물, In-Mg계 산화물, In-Ga계 산화물, 3원계 금속 산화물인 In-Ga-Zn계 산화물, In-Al-Zn계 산화물, In-Sn-Zn계 산화물, Sn-Ga-Zn계 산화물, Al-Ga-Zn계 산화물, Sn-Al-Zn계 산화물, In-Hf-Zn계 산화물, In-Zr-Zn계 산화물, In-La-Zn계 산화물, In-Ce-Zn계 산화물, In-Pr-Zn계 산화물, In-Nd-Zn계 산화물, In-Sm-Zn계 산화물, In-Eu-Zn계 산화물, In-Gd-Zn계 산화물, In-Tb-Zn계 산화물, In-Dy-Zn계 산화물, In-Ho-Zn계 산화물, In-Er-Zn계 산화물, In-Tm-Zn계 산화물, In-Yb-Zn계 산화물, In-Lu-Zn계 산화물, 4원계 금속 산화물인 In-Sn-Ga-Zn계 산화물, In-Hf-Ga-Zn계 산화물, In-Al-Ga-Zn계 산화물, In-Sn-Al-Zn계 산화물, In-Sn-Hf-Zn계 산화물, In-Hf-Al-Zn계 산화물 등의 타깃을 사용할 수 있다.
타깃의 일례로서, In, Ga 및 Zn을 포함하는 금속 산화물 타깃을, In2O3:Ga2O3:ZnO=1:1:1[mol수비]의 조성비로 한다. 또한, In2O3:Ga2O3:ZnO=1:1:2[mol수비]의 조성비를 갖는 타깃 또는 In2O3:Ga2O3:ZnO=1:1:4[mol수비]의 조성비를 갖는 타깃, In2O3:Ga2O3:ZnO=2:1:8[mol수비]의 조성비를 갖는 타깃을 사용할 수도 있다. 또한, In2O3:ZnO=25:1 내지 1:4[mol수비]의 조성비를 갖는 타깃을 사용할 수도 있다.
또한, 스퍼터링 가스는, 희가스(대표적으로는 아르곤) 분위기, 산소 분위기, 희가스 및 산소의 혼합 가스를 적절히 사용한다. 또한, 희가스 및 산소의 혼합 가스의 경우, 희가스에 대하여 산소의 가스비를 높이는 것이 바람직하다. 또한, 스퍼터링 가스에는, 수소를 포함하는 불순물이 제거된 고순도 가스를 사용하는 것이 바람직하다.
또한, 스퍼터링법을 사용하는 경우, 기판 온도를 150℃ 이상 450℃ 이하, 바람직하게는 200℃ 이상 350℃ 이하로 함으로써, 산화물 반도체막 중으로의 수분(수소를 포함한다) 등의 혼입을 저감시키면서, CAAC막을 형성할 수 있다.
또한, 절연막(103)에 있어서, 산화물 반도체막과 접하는 영역을 산화알루미늄막으로 형성하고, 산화물 반도체막(105)을 형성한 후, 산화물 반도체막(105)에 레이저광을 조사해도 좋다. 당해 공정에 의해, 절연막(103)과의 계면으로부터 CAAC막을 형성할 수 있다.
또한, 산화물 반도체막을 스퍼터링 장치로 성막하기 전에, 스퍼터링 장치에 더미 기판을 반입하여, 더미 기판 위에 산화물 반도체막을 성막하고, 타깃 표면 또는 부착 방지판에 부착된 수소, 수분을 제거하는 공정을 행해도 좋다.
기판(101) 위에 상기 방법에 의해 산화물 반도체막을 형성한 후, 기판(101)에 가열 처리를 실시하여, 상기 산화물 반도체막으로부터 수소를 방출시킬 수 있다. 또한, 당해 가열 처리에 있어서는, 산화물 반도체막으로부터 산소도 탈리하여, 산화물 반도체막 중에는 산소 결손이 존재하는 경우가 있다.
또한, 절연막(103)으로서, 가열에 의해 산소의 일부가 탈리하는 산화 절연막을 사용하는 경우, 기판(101) 위에 상기 방법에 의해 산화물 반도체막을 형성한 후, 기판(101)에 가열 처리를 실시하여, 상기 산화물 반도체막으로부터 수소를 방출시킴과 함께, 절연막(103)에 포함되는 산소의 일부를, 산화물 반도체막과, 절연막(103) 및 산화물 반도체막의 계면 근방으로 확산시킨다. 당해 가열 처리에 있어서, 절연막(103)에 포함되는 산소가 산화물 반도체막으로 확산되어, 산화물 반도체막에 있어서 절연막과 접하는 계면의 근방에 있어서의 산소 결손을 저감시킬 수 있다. 또한, 당해 가열 조건에 따라서는, 절연막(103)으로부터 산화물 반도체막으로 산소가 확산되지만, 이와 동시에 산화물 반도체막으로부터 외부로 산소가 탈리해 버려, 산화물 반도체막에 있어서, 산소 결손이 잔존해 버리는 경우가 있다. 당해 산소 결손은, 트랜지스터의 채널 길이가 서브마이크로미터인 미세 구조의 트랜지스터의 경우, 특히 영향이 커서, 임계값 전압이 마이너스 방향으로 시프트해 버린다.
산화물 반도체에 포함되는 수소는, 금속 원자와 결합하는 산소와 반응하여 물로 됨과 함께, 산소가 탈리한 격자(혹은 산소가 탈리한 부분)에는 결손이 형성되어 버린다. 이로 인해, 당해 가열 처리에 의해, 수소를 포함하는 불순물을 최대한 저감시킴으로써, 산화물 반도체막의 수소 유래의 결손을 저감시키는 것이 가능하다.
이상으로부터, 도 2의 (a)에 도시한 바와 같이, 적어도 수소 농도가 저감된 산화물 반도체막(105)을 형성할 수 있다.
상기 가열 처리의 온도는, 적어도 산화물 반도체막으로부터 수소를 방출시키는 온도가 바람직하고, 또 산화물 반도체막으로부터 수소를 방출시킴과 함께, 절연막(103)에 포함되는 산소의 일부를 탈리시키고, 나아가 산화물 반도체막으로 확산시키는 온도가 바람직하고, 대표적으로는 150℃ 이상 기판 왜곡점 미만, 바람직하게는 250℃ 이상 450℃ 이하, 더욱 바람직하게는 300℃ 이상 450℃ 이하로 한다.
또한, 상기 가열 처리는, RTA(Rapid Thermal Anneal) 장치를 사용할 수 있다. RTA를 사용함으로써 단시간에 한하여, 기판의 왜곡점 이상의 온도에서 열처리를 행할 수 있다. 그로 인해, 산화물 반도체막으로부터의 수소의 방출, 또 절연막(103)으로부터 산화물 반도체막으로의 산소 확산의 시간을 단축할 수 있다.
가열 처리는, 불활성 가스 분위기에서 행할 수 있고, 대표적으로는 헬륨, 네온, 아르곤, 크세논, 크립톤 등의 희가스 또는 질소 분위기에서 행하는 것이 바람직하다. 또한, 산소 분위기 및 감압 분위기에서 행해도 좋다. 처리 시간은 3분 내지 24시간으로 한다.
이어서, 도 2의 (b)에 도시한 바와 같이, 산화물 반도체막(107a, 107c)을 형성한다. 산화물 반도체막(107a, 107c)은, 산화물 반도체막(105) 위에 마스크를 형성하고, 산화물 반도체막(105)의 일부를 선택적으로 에칭함으로써 형성한다.
이어서, 도 2의 (c)에 도시한 바와 같이, 후에 전계 효과 이동도가 높고 온 전류가 큰 트랜지스터의 일부가 되는 산화물 반도체막(107c) 위에 마스크(109)를 형성한 후, 산화물 반도체막(107a)에 산소(111)를 첨가한다. 이 결과, 산화물 반도체막(107c)보다 산소 결손을 저감시킨 산화물 반도체막(113a)(도 2의 (d) 참조)을 형성한다. 이 후, 마스크(109)를 제거한다.
산화물 반도체막(107a)에 산소를 첨가하는 방법으로서, 이온 도핑법 또는 이온 임플랜테이션법을 사용할 수 있다. 또는, 산소의 첨가 방법으로서, 플라즈마 이머젼 이온 임플랜테이션법을 사용해도 좋다. 플라즈마 이머젼 이온 임플랜테이션법은, 산화물 반도체막(107a)이 요철이 있는 형상이어도 산소의 첨가를 효율적으로 행할 수 있다. 또한, 산소의 첨가는 이온 도핑법 또는 이온 임플랜테이션법 등에 의한 주입 이외의 방법으로도 행할 수 있다. 예를 들어, 산소 분위기에서 플라즈마를 발생시켜, 산화물 반도체막(107a)에 대하여 플라즈마 처리를 행함으로써, 산소를 첨가할 수 있다. 상기 플라즈마를 발생시키는 장치로서는, 건식 에칭 장치나 플라즈마 CVD 장치, 고밀도 플라즈마 CVD 장치 등을 사용할 수 있다.
산화물 반도체막(107a)에 첨가하는 산소(111)는, 산소 라디칼, 산소 원자 및 산소 이온의 1개 이상이다. 또한, 산소(111)는, 산화물 반도체막(107a)의 적어도 일부, 대표적으로는 산화물 반도체막(107a)의 표면, 산화물 반도체막(107a) 중 및 산화물 반도체막(107a) 및 절연막(103)의 계면 중 어느 하나에 첨가되면 된다.
이온 도핑법 또는 이온 임플랜테이션법을 사용하여 산소를 산화물 반도체막(107a)에 첨가할 때의 산소 첨가량은, 5×1019/㎤ 이상 5×1021/㎤ 이하이다. 이때, 산소(111)의 에너지가 높으면, 산화물 반도체막에 데미지가 생겨, 물리적으로 결함이 발생해 버리기 때문에, 산소(111)의 에너지는 산화물 반도체막에 데미지를 끼치지 않을 정도로 하는 것이 바람직하다.
또한, 산소가 첨가된 산화물 반도체막(113a)은, 화학양론적 조성비에 대하여, 산소의 함유량이 과잉인 영역이 포함되어 있다. 이 경우, 과잉인 산소는, 산화물 반도체의 격자간에 존재하는 경우도 있다. 이러한 산화물 반도체의 조성은, InGaZnmO(m+3x)(x>1, m≥1)로 표현할 수 있다.
또한, 산화물 반도체에 있어서, 산소는 주된 성분 재료의 하나이다. 이로 인해, 산화물 반도체막 중의 산소 농도를, SIMS(Secondary Ion Mass Spectrometry) 등의 방법을 사용하여, 정확하게 예상하는 것은 어렵다. 즉, 산화물 반도체막에 산소가 의도적으로 첨가되었는지의 여부를 판별하는 것은 곤란하다고 할 수 있다.
그런데, 산소에는 17O나 18O라는 동위체가 존재하고, 자연계에 있어서의 이들의 존재 비율은 각각 산소 원자 전체의 0.037％, 0.204％ 정도인 것이 알려져 있다. 즉, 산화물 반도체막 중에 있어서의 이들 동위체의 농도는, SIMS 등의 방법에 의해 예상할 수 있을 정도로 되기 때문에, 이들 농도를 측정함으로써, 산화물 반도체막 중의 산소 농도를 보다 정확하게 예상하는 것이 가능한 경우가 있다. 따라서, 이들 농도를 측정함으로써, 산화물 반도체막에 의도적으로 산소가 첨가되었는지의 여부를 판별해도 좋다.
산화물 반도체막(107a)에 산소를 첨가함으로써, 산화물 반도체막(113a) 중의 산소 결손을 저감시킬 수 있다. 한편, 산화물 반도체막(107c)에는, 산소를 첨가하지 않기 때문에, 산화물 반도체막(113a)과 비교하여 산소 결손의 잔존량이 많다.
이어서, 산화물 반도체막(113a) 위에 한 쌍의 전극(115a, 115b)을 형성함과 함께, 산화물 반도체막(107c) 위에 한 쌍의 전극(115c, 115d)을 형성한다. 이어서, 전극(115a 내지 115d) 및 산화물 반도체막(113a, 107c)을 덮는 게이트 절연막(117)을 형성한다.
전극(115a 내지 115d)은, 인쇄법 또는 잉크젯법을 사용하여 형성한다. 또는, 스퍼터링법, CVD법, 증착법 등으로 도전막을 형성한 후, 상기 도전막 위에 마스크를 형성하여 도전막을 에칭하여, 전극(115a 내지 115d)을 형성한다. 도전막 위에 형성하는 마스크는, 인쇄법, 잉크젯법, 포토리소그래피법을 적절히 사용할 수 있다. 또한, 마스크를 사용하여 전극(115a 내지 115d)을 형성한 경우는, 이 후 마스크를 제거한다.
게이트 절연막(117)은, 스퍼터링법, CVD법 등에 의해 형성한다.
이어서, 도 3의 (a)에 도시한 바와 같이, 게이트 절연막(117) 위에 게이트 전극(119a, 119c)을 형성한다.
게이트 전극(119a, 119c)은, 인쇄법 또는 잉크젯법에 의해 형성한다. 혹은, 스퍼터링법, CVD법, 증착법 등으로 도전막을 형성한 후, 상기 도전막 위에 마스크를 형성하여 도전막을 에칭하여, 게이트 전극(119a, 119c)을 형성한다. 도전막 위에 형성하는 마스크는, 인쇄법, 잉크젯법, 포토리소그래피법을 적절히 사용할 수 있다. 또한, 마스크를 사용하여 게이트 전극(119a, 119c)을 형성한 경우는, 이 후 마스크를 제거한다.
이어서, 도 3의 (b)에 도시한 바와 같이, 게이트 전극(119a, 119c)을 마스크로 하여, 산화물 반도체막(113a, 107c)에 도펀트(121)를 첨가하는 처리를 행한다. 이 결과, 도 3의 (c)에 도시한 바와 같이, A-B 단면에 있어서는, 도펀트를 포함하는 한 쌍의 제2 영역(125a, 125b)을 형성한다. 게이트 전극(119a)을 마스크로 하여 도펀트를 첨가하기 때문에, 셀프 얼라인으로 도펀트를 포함하는 한 쌍의 제2 영역(125a, 125b) 및 도펀트가 첨가되지 않은 제1 영역(123a)을 형성할 수 있다. 또한, 게이트 전극(119a)과 중첩하는 제1 영역(123a)은 채널 영역으로서 기능한다. 또한, 도펀트를 포함하는 한 쌍의 제2 영역(125a, 125b)에 있어서, 한 쌍의 전극(115a, 115b)과 접하는 영역은 소스 영역 및 드레인 영역으로서 기능한다. 또한, 한 쌍의 전극(115a, 115b)과 접하지 않는 영역에 의해, 소스-드레인 내압을 높일 수 있다. 또한, 제1 영역(123a) 및 도펀트를 포함하는 한 쌍의 제2 영역(125a, 125b)을 산화물 반도체막(122a)으로 나타낸다.
또한, C-D 단면에 있어서는, 도펀트를 포함하는 한 쌍의 제2 영역(125c, 125d)을 형성한다. 게이트 전극(119c)을 마스크로 하여 도펀트를 첨가하기 때문에, 셀프 얼라인으로 도펀트를 포함하는 한 쌍의 제2 영역(125c, 125d) 및 도펀트가 첨가되지 않은 제1 영역(123c)을 형성할 수 있다. 또한, 게이트 전극(119c)과 중첩하는 제1 영역(123c)은 채널 영역으로서 기능한다. 또한, 도펀트를 포함하는 한 쌍의 제2 영역(125c, 125d)에 있어서, 한 쌍의 전극(115c, 115d)과 접하는 영역은 소스 영역 및 드레인 영역으로서 기능한다. 또한, 한 쌍의 전극(115c, 115d)과 접하지 않는 영역에 의해, 소스-드레인 내압을 높일 수 있다. 또한, 제1 영역(123c) 및 도펀트를 포함하는 한 쌍의 제2 영역(125c, 125d)을 산화물 반도체막(122c)으로 나타낸다.
제2 영역(125a 내지 125d) 각각 일부에는, 전극(115a 내지 115d)을 투과한 도펀트가 첨가된다. 제2 영역(125a 내지 125d)에 있어서, 도펀트의 에너지에 의한 데미지가 원인인 결함이 발생해도 당해 결함이 캐리어의 발생원이 되어, 막 저항이 저감되기 때문에, 도 2의 (c)에 도시하는 산소(111)의 첨가와 비교하여, 도펀트의 에너지를 높일 수 있다.
산화물 반도체막(113a, 107c)에 도펀트를 첨가하는 방법으로서, 이온 도핑법 또는 이온 임플랜테이션법을 사용할 수 있다. 또한, 첨가하는 도펀트로서는, 붕소, 질소, 인 및 비소 중 적어도 1개 이상이 있다. 또는, 도펀트로서는, 헬륨, 네온, 아르곤, 크립톤 및 크세논 중 적어도 1개 이상이 있다. 또는, 도펀트로서 불소가 포함된다. 또한, 도펀트로서, 붕소, 질소, 인 및 비소의 1개 이상과, 헬륨, 네온, 아르곤, 크립톤 및 크세논의 1개 이상과, 불소를 적절히 조합해도 좋다.
또한, 산화물 반도체막(113a, 107c)에의 도펀트의 첨가는, 산화물 반도체막(113a, 107c)을 덮어, 절연막 등이 형성되어 있는 상태를 나타냈지만, 산화물 반도체막(113a, 107c)이 노출되어 있는 상태에서 도펀트의 첨가를 행해도 좋다.
또한, 상기 도펀트의 첨가는 이온 도핑법 또는 이온 임플랜테이션법 등에 의해 주입하는 것 이외의 방법으로도 행할 수 있다. 예를 들어, 첨가하는 원소를 포함하는 가스 분위기에서 플라즈마를 발생시켜, 피첨가물에 대하여 플라즈마 처리를 행함으로써, 도펀트를 첨가할 수 있다. 상기 플라즈마를 발생시키는 장치로서는, 건식 에칭 장치나 플라즈마 CVD 장치 등을 사용할 수 있다.
이 후, 가열 처리를 행해도 좋다. 당해 가열 처리의 온도는, 대표적으로는 150℃ 이상 450℃ 이하, 바람직하게는 300℃ 이상 450℃ 이하로 한다. 또는, 150℃부터 450℃까지 서서히 온도 상승시키면서 가열해도 좋다.
당해 가열 처리에 의해, 도펀트를 포함하는 제2 영역(125a 내지 125d)의 저항을 저감시킬 수 있다. 또한, 당해 가열 처리에 있어서, 도펀트를 포함하는 제2 영역(125a 내지 125d)은, 결정 상태이어도 좋고 비정질 상태이어도 좋다. 또한, 게이트 절연막(117)으로부터 산소가 산화물 반도체막으로 확산되어, 산화물 반도체막에 포함되는 산소 결손을 저감시킬 수 있다. 또한, 당해 공정에서의 산화물 반도체막으로의 산소 확산량은 도 2의 (c)에 도시된 산소 첨가와 비교하면 적다. 이로 인해, 산화물 반도체막(122c)에 있어서는, 산소 결손이 저감되기는 하지만, 산소 결손은 잔존한다.
절연막(127)은, 게이트 절연막(117)과 마찬가지로 형성할 수 있다.
이상의 공정에 의해, 도 1에 도시하는 트랜지스터(120a, 120c)를 제작할 수 있다.
트랜지스터(120a, 120c)는, 탈수소화를 목적으로 하는 열처리에 의해, 수소를 산화물 반도체막으로부터 의도적으로 배제하고, 그 후 산화물 반도체막에 산소를 선택적으로 첨가함으로써, 산화물 반도체막을 구성하는 주성분 재료의 1개인 산소를 공급할 수 있다. 이에 의해, 산화물 반도체막을 고순도화 및 전기적으로 i형(진성)화할 수 있다.
또한, 산소를 선택적으로 첨가함으로써, 상기 가열 처리에 있어서 잔존하는 산화물 반도체막 중 또는 계면의 산소 결손을 저감시켜, 산소 결손에 기인하는 에너지 갭 중의 도너 준위를 저감시키거나 또는 실질적으로 없앨 수 있다. 따라서, 트랜지스터(120a)는, 게이트 전압이 부일 때의 전류를 저감시킬 수 있다.
본 실시 형태에 기재하는 트랜지스터(120a)를 구성하는 산화물 반도체막(122a)은, 산소가 첨가되어, 산소 결손이 적다. 이로 인해, 트랜지스터(120a)는 게이트 전압이 부일 때의 전류가 작은 트랜지스터이다. 한편, 트랜지스터(120c)를 구성하는 산화물 반도체막(122c)은, 산소가 첨가되어 있지 않아, 산소 결손을 포함한다. 이로 인해, 트랜지스터(120c)에서는, 온 상태에 있어서, 캐리어가 발생하기 쉽다. 이로 인해, 트랜지스터(120c)는, 전계 효과 이동도가 높고 온 전류가 큰 트랜지스터이다. 이상으로부터, 선택적으로 산화물 반도체막에 산소를 첨가함으로써, 동일 기판 위에, 게이트 전압이 부일 때의 전류가 작은 트랜지스터와, 전계 효과 이동도가 높고 온 전류가 큰 트랜지스터를 제작할 수 있다.
(실시 형태 2)
본 실시 형태에서는, 실시 형태 1과 상이한 구조의 트랜지스터 및 그의 제작 방법에 대해, 도 2, 도 4 및 도 5를 사용하여 설명한다. 본 실시 형태에서는, 코플러너형의 톱 게이트 트랜지스터에 대하여 설명한다.
도 4는, 본 실시 형태에 기재하는 반도체 장치의 단면도이다. 도 4에 도시하는 반도체 장치는, 게이트 전압이 부일 때의 전류가 작은 트랜지스터(130a)와, 전계 효과 이동도가 높고 온 전류가 큰 트랜지스터(130c)를 갖는다.
게이트 전압이 부일 때의 전류가 작은 트랜지스터(130a)는, 기판(101) 위에 형성되는 절연막(103)과, 절연막(103) 위에 형성되는 산화물 반도체막(122a)과, 산화물 반도체막(122a)을 덮는 게이트 절연막(117)과, 게이트 절연막(117) 위이며, 또한 산화물 반도체막(122a)과 중첩하는 게이트 전극(119a)을 갖는다. 또한, 게이트 절연막(117) 및 게이트 전극(119a) 위에 절연막(127) 및 절연막(131)이 적층되고, 게이트 절연막(117), 절연막(127) 및 절연막(131)의 개구부에 형성되고, 또한 산화물 반도체막(122a)과 접하는 한 쌍의 전극(133a, 133b)을 갖는다. 또한, 산화물 반도체막(122a)의 구조는, 실시 형태 1과 마찬가지이며, 게이트 전극(119a)과 중첩하는 제1 영역(123a)과, 제1 영역(123a)을 사이에 두는 도펀트를 포함하는 한 쌍의 제2 영역(125a, 125b)을 갖는다.
전계 효과 이동도가 높고 온 전류가 큰 트랜지스터(130c)는, 기판(101) 위에 형성되는 절연막(103)과, 절연막(103) 위에 형성되는 산화물 반도체막(122c)과, 산화물 반도체막(122c)을 덮는 게이트 절연막(117)과, 게이트 절연막(117) 위이며, 또한 산화물 반도체막(122c)과 중첩하는 게이트 전극(119c)을 갖는다. 또한, 게이트 절연막(117) 및 게이트 전극(119c) 위에 절연막(127) 및 절연막(131)이 적층되고, 게이트 절연막(117), 절연막(127) 및 절연막(131)의 개구부에 형성되고, 또한 산화물 반도체막(122c)과 접하는 한 쌍의 전극(133c, 133d)을 갖는다. 또한, 산화물 반도체막(122c)의 구조는, 실시 형태 1과 마찬가지이며, 게이트 전극(119c)과 중첩하는 제1 영역(123c)과, 제1 영역(123c)을 사이에 두는 도펀트를 포함하는 한 쌍의 제2 영역(125c, 125d)을 갖는다.
산화물 반도체막(122a)은 산소가 첨가되어 있고, 산화물 반도체막(122c)은, 산소가 첨가되지 않는다. 즉, 산화물 반도체막(122a)은 산화물 반도체막(122c)보다 산소 결손의 함유량이 적다.
또한, 트랜지스터(130a, 130c)를 덮는 절연막(127)을 갖는 것이 바람직하다.
본 실시 형태에서 기재하는 트랜지스터는 코플러너형이기 때문에, 트랜지스터의 미세화가 가능하다.
절연막(131)은, 절연막(127)과 마찬가지로 형성할 수 있다. 또는, 절연막(131)으로서, BPSG(Boron Phosphorus Silicon Glass) 등의 무기 재료 또는 폴리이미드, 아크릴 등의 유기 재료를 사용하여 형성함으로써, 절연막(131)의 평탄성을 높일 수 있다.
전극(133a 내지 133d)은, 실시 형태 1에 기재하는 전극(115a 내지 115d)과 마찬가지의 재료를 적절히 사용할 수 있다.
이어서, 도 4에 도시하는 트랜지스터(130a, 130c)의 제작 방법에 대해, 도 2및 도 5를 사용하여 설명한다. 또한, 각 도면에 있어서 A-B 단면도는, 도 4에 도시하는 A-B 단면도의 제작 공정을 설명하고, C-D 단면도는, 도 4에 도시하는 C-D 단면도의 제작 공정을 설명한다.
도 2의 (a) 내지 도 2의 (c)의 공정을 거쳐, 도 5의 (a)에 도시한 바와 같이, 기판(101) 위에 절연막(103)을 형성한다. 또한, 절연막(103) 위에 산화물 반도체막(113a, 107c)을 형성한다. 또한, 산화물 반도체막(113a, 107c)은, 가열 처리가 실시되어 탈수소화 처리된 산화물 반도체막이다.
이어서, 산화물 반도체막(113a, 107c) 위에 실시 형태 1과 마찬가지의 방법에 의해, 게이트 절연막(117)을 형성한 후, 게이트 절연막(117) 위에 게이트 전극(119a, 119c)을 형성한다.
게이트 전극(119a, 119c)을 마스크로 하여, 산화물 반도체막(113a, 107c)에 도펀트(121)를 첨가하는 처리를 행한다. 이 결과, 도 5의 (b)에 도시한 바와 같이, A-B 단면에 있어서는, 도펀트를 포함하는 한 쌍의 제2 영역(125a, 125b)을 형성한다. 게이트 전극(119a)을 마스크로 하여 도펀트를 첨가하기 때문에, 셀프 얼라인으로 도펀트를 포함하는 한 쌍의 제2 영역(125a, 125b) 및 도펀트가 첨가되지 않은 제1 영역(123a)을 형성할 수 있다. 또한, 게이트 전극(119a)과 중첩하는 제1 영역(123a)은 채널 영역으로서 기능한다. 또한, 제1 영역(123a) 및 도펀트를 포함하는 한 쌍의 제2 영역(125a, 125b)을 산화물 반도체막(122a)으로 나타낸다.
또한, C-D 단면에 있어서는, 도펀트를 포함하는 한 쌍의 제2 영역(125c, 125d)을 형성한다. 게이트 전극(119c)을 마스크로 하여 도펀트를 첨가하기 때문에, 셀프 얼라인으로 도펀트를 포함하는 한 쌍의 제2 영역(125c, 125d) 및 도펀트가 첨가되지 않은 제1 영역(123c)을 형성할 수 있다. 또한, 게이트 전극(119c)과 중첩하는 제1 영역(123c)은 채널 영역으로서 기능한다. 또한, 제1 영역(123c) 및 도펀트를 포함하는 한 쌍의 제2 영역(125c, 125d)을 산화물 반도체막(122c)으로 나타낸다.
이 후, 가열 처리를 행해도 좋다.
이어서, 도 5의 (c)에 도시한 바와 같이, 게이트 절연막(117) 및 게이트 전극(119a, 119c) 위에 절연막(127) 및 절연막(131)을 형성한다. 절연막(131)의 형성 방법은, 스퍼터링법, CVD법, 도포법, 인쇄법 등을 적절히 사용할 수 있다.
이어서, 게이트 절연막(117), 절연막(127) 및 절연막(131)의 일부를 제거하고, 개구부를 형성한 후, 당해 개구부에 있어서, 산화물 반도체막(122a, 122c)의 한 쌍의 제2 영역(125a 내지 125d)에 접하는 한 쌍의 전극(133a 내지 133d)을 형성한다. 전극(133a 내지 133d)은, 전극(115a 내지 115d)과 마찬가지로 형성할 수 있다.
본 실시 형태에 의해, 탈수소화 공정 후, 선택적으로 산화물 반도체막에 산소를 첨가함으로써, 동일 기판 위에, 게이트 전압이 부일 때의 전류가 작은 트랜지스터와, 전계 효과 이동도가 높고 온 전류가 큰 트랜지스터를 제작할 수 있다.
(실시 형태 3)
본 실시 형태에서는, 실시 형태 1 및 실시 형태 2와 상이한 구조의 트랜지스터의 구조 및 제작 방법에 대해, 도 2, 도 6 내지 도 8을 사용하여 설명한다. 본 실시 형태에 기재하는 트랜지스터는, 실시 형태 1과 비교하여, 산화물 반도체막의 구조가 상이하다.
도 6은, 본 실시 형태에 기재하는 반도체 장치의 단면도이다. 도 6에 도시하는 반도체 장치는, 게이트 전압이 부일 때의 전류가 작은 트랜지스터(150a)와, 전계 효과 이동도가 높고 온 전류가 큰 트랜지스터(150c)를 갖는다.
게이트 전압이 부일 때의 전류가 작은 트랜지스터(150a)는, 기판(101) 위에 형성되는 절연막(103)과, 절연막(103) 위에 형성되는 산화물 반도체막(146a)과, 산화물 반도체막(146a)에 접하는, 소스 전극 및 드레인 전극으로서 기능하는 한 쌍의 전극(115a, 115b)과, 산화물 반도체막(146a)을 덮는 게이트 절연막(117)과, 게이트 절연막(117) 위이며, 또한 산화물 반도체막(146a)과 중첩하는 게이트 전극(119a)을 갖는다. 산화물 반도체막(146a)은, 게이트 전극(119a)과 중첩하는 제1 영역(147a)과, 제1 영역(147a)을 사이에 두는 도펀트를 포함하는 한 쌍의 제2 영역(149a, 149b)과, 한 쌍의 제2 영역을 사이에 두는 도펀트를 포함하는 한 쌍의 제3 영역(151a, 151b)을 갖는다. 또한, 산화물 반도체막(146a)에 있어서, 제1 영역(147a)은 채널 영역으로서 기능하고, 도펀트를 포함하는 한 쌍의 제2 영역(149a, 149b)은, 전계 완화 영역으로서 기능하고, 도펀트를 포함하는 한 쌍의 제3 영역(151a, 151b)은, 소스 영역 및 드레인 영역으로서 기능한다.
전계 효과 이동도가 높고 온 전류가 큰 트랜지스터(150c)는, 기판(101) 위에 형성되는 절연막(103)과, 절연막(103) 위에 형성되는 산화물 반도체막(146c)과, 산화물 반도체막(146c)에 접하는, 소스 전극 및 드레인 전극으로서 기능하는 한 쌍의 전극(115c, 115d)과, 산화물 반도체막(146c)을 덮는 게이트 절연막(117)과, 게이트 절연막(117) 위이며, 또한 산화물 반도체막(146c)과 중첩하는 게이트 전극(119c)을 갖는다. 산화물 반도체막(146c)은, 게이트 전극(119c)과 중첩하는 제1 영역(147c)과, 제1 영역(147c)을 사이에 두는 도펀트를 포함하는 한 쌍의 제2 영역(149c, 149d)과 한 쌍의 제2 영역을 사이에 두는 도펀트를 포함하는 한 쌍의 제3 영역(151c, 151d)을 갖는다. 또한, 산화물 반도체막(146c)에 있어서, 제1 영역(147c)은 채널 영역으로서 기능하고, 도펀트를 포함하는 한 쌍의 제2 영역(149c, 149d)은 전계 완화 영역으로서 기능하고, 도펀트를 포함하는 한 쌍의 제3 영역(151c, 151d)은, 소스 영역 및 드레인 영역으로서 기능한다.
또한, 트랜지스터(150a, 150c)를 덮는 절연막(127)을 갖는 것이 바람직하다.
산화물 반도체막(146a)에 있어서, 제1 영역(147a) 및 한 쌍의 제2 영역(149a, 149b)은, 한 쌍의 제3 영역(151a, 151b)과 비교하여, 산소 농도가 높다. 즉, 이것은, 전극(115a 내지 115d)을 형성한 후, 산화물 반도체막(107a, 107c)에 산소를 첨가함으로써, 이러한 구조로 된다.
즉, 제1 영역(147a)은, 5×1019/㎤ 이상 5×1021/㎤ 이하의 산소가 첨가되어 있다. 또한, 한 쌍의 제2 영역(149a, 149b)은, 1×1018/㎤ 이상 5×1021/㎤ 이하의 산소가 첨가되어 있고, 또한 도펀트 농도가 5×1018atoms/㎤ 이상 1×1022atoms/㎤ 이하, 바람직하게는 5×1018atoms/㎤ 이상 5×1019atoms/㎤ 미만이다. 또한, 한 쌍의 제3 영역(151a, 151b)은, 도펀트 농도가 5×1018atoms/㎤ 이상 1×1022atoms/㎤ 이하, 바람직하게는 5×1018atoms/㎤ 이상 5×1019atoms/㎤ 미만이다.
한편, 산화물 반도체막(146c)에 있어서, 제1 영역(147c), 한 쌍의 제2 영역(149c, 149d) 및 한 쌍의 제3 영역(151c, 151d)에는 산소가 첨가되지 않는다. 즉, 산화물 반도체막(146a)의 제1 영역(147a), 한 쌍의 제2 영역(149a, 149b)과 비교하여, 산소 농도가 낮다. 또한, 한 쌍의 제2 영역(149c, 149d) 및 한 쌍의 제3 영역(151c, 151d)은, 도펀트 농도가 5×1018atoms/㎤ 이상 1×1022atoms/㎤ 이하, 바람직하게는 5×1018atoms/㎤ 이상 5×1019atoms/㎤ 미만이다.
본 실시 형태에 기재하는 트랜지스터(150a)에 있어서, 소스 영역 및 드레인 영역이 되는 한 쌍의 제3 영역(151a, 151b)에는 산소가 첨가되지 않는다. 즉, 당해 영역에서는, 산소 결손이 잔존한다. 이 결과, 한 쌍의 제3 영역(151a, 151b)에 있어서는, 캐리어가 발생하기 쉬워, 막 저항을 저감시킬 수 있다. 한편, 제1 영역(147a) 및 한 쌍의 제2 영역(149a, 149b)에는 산소가 첨가되기 때문에, 산소 결손이 저감되어 있다. 이들 때문에, 트랜지스터(150a)는, 게이트 전압이 부일 때의 전류가 작고, 또한 실시 형태 1 및 실시 형태 2에 기재하는 트랜지스터(120a, 130a)와 비교하여, 온 전류가 큰 트랜지스터로 된다.
이어서, 도 6에 도시하는 트랜지스터(150a, 150c)의 제작 방법에 대해, 도 2, 도 7 및 도 8을 사용하여 설명한다. 또한, 각 도면에 있어서 A-B 단면도는, 도 6에 도시하는 A-B 단면도의 제작 공정을 설명하고, C-D 단면도는, 도 6에 도시하는 C-D 단면도의 제작 공정을 설명한다.
도 2의 (a) 및 도 2의 (b)의 공정을 거쳐, 도 7의 (a)에 도시한 바와 같이, 기판(101) 위에 절연막(103)을 형성한다. 또한, 절연막(103) 위에 산화물 반도체막(107a, 107c)을 형성한다. 또한, 산화물 반도체막(107a, 107c)은, 가열 처리가 실시되어 탈수소화 처리된 산화물 반도체막이다.
이어서, 산화물 반도체막(107a, 107c) 위에 실시 형태 1과 마찬가지의 방법에 의해, 전극(115a 내지 115d)을 형성한다. 이어서, 산화물 반도체막(107a, 107c) 및 전극(115a 내지 115d) 위에 실시 형태 1과 마찬가지의 방법에 의해 게이트 절연막(117)을 형성한다.
이어서, 도 7의 (b)에 도시한 바와 같이, 후에 전계 효과 이동도가 높고 온 전류가 큰 트랜지스터의 일부가 되는 산화물 반도체막(107c) 위에 마스크(109)를 형성한 후, 산화물 반도체막(107a)에 산소(141)를 첨가한다. 산소(141)는, 실시 형태 1에 기재하는 산소(111)와 마찬가지로 첨가할 수 있다. 이 후, 마스크(109)를 제거한다.
본 실시 형태에서는, 게이트 절연막(117)을 개재하여, 산화물 반도체막(107a)에 산소를 첨가하기 때문에, 산소의 첨가 영역(산소의 주입 깊이)을 보다 제어하기 쉬워져, 산화물 반도체막(107a)에 효율적으로 산소를 첨가할 수 있다.
이 결과, 도 7의 (c)에 도시한 바와 같이, 산화물 반도체막(107a)에 있어서, 한 쌍의 전극(115a, 115b)과 중첩하지 않은 영역에서는 산소가 첨가된다. 이 결과, 산소가 첨가된 영역(143a)과, 산소가 첨가되지 않은 영역(145a, 145b)을 형성할 수 있다. 즉, 산화물 반도체막(107c) 및 영역(145a, 145b)보다 산소 결손이 적은 영역(143a)을 형성할 수 있다.
이어서, 도 8의 (a)에 도시한 바와 같이, 게이트 전극(119a, 119c)을 형성한다. 이어서, 게이트 전극(119a, 119c)을 마스크로 하여, 산소가 첨가된 산화물 반도체막의 영역(143a) 및 영역(145a, 145b), 및 산화물 반도체막(107c)에, 실시 형태 1과 마찬가지로 도펀트(121)를 첨가한다.
이 결과, 도 8의 (b)에 도시한 바와 같이, A-B 단면에 있어서는, 도펀트를 포함하는 한 쌍의 제2 영역(149a, 149b) 및 한 쌍의 제3 영역(151a, 151b)을 형성한다. 게이트 전극(119a)을 마스크로 하여 도펀트를 첨가하기 때문에, 셀프 얼라인으로 도펀트를 포함하는 한 쌍의 제2 영역(149a, 149b) 및 한 쌍의 제3 영역(151a, 151b), 및 도펀트가 첨가되지 않은 제1 영역(147a)을 형성할 수 있다. 또한, 게이트 전극(119a)과 중첩하는 제1 영역(147a)은 채널 영역으로서 기능한다. 또한, 도펀트를 포함하는 한 쌍의 제2 영역(149a, 149b)은 전계 완화 영역으로서 기능한다. 또한, 도펀트를 포함하는 한 쌍의 제3 영역(151a, 151b)은 소스 영역 및 드레인 영역으로서 기능한다. 또한, 제1 영역(147a), 도펀트를 포함하는 한 쌍의 제2 영역(149a, 149b) 및 도펀트를 포함하는 한 쌍의 제3 영역(151a, 151b)을 산화물 반도체막(146a)으로 나타낸다.
또한, C-D 단면에 있어서는, 도펀트를 포함하는 한 쌍의 제2 영역(149c, 149d) 및 한 쌍의 제3 영역(151c, 151d)을 형성한다. 게이트 전극(119c)을 마스크로 하여 도펀트를 첨가하기 때문에, 셀프 얼라인으로 도펀트를 포함하는 한 쌍의 제2 영역(149c, 149d) 및 한 쌍의 제3 영역(151c, 151d) 및 도펀트가 첨가되지 않은 제1 영역(147c)을 형성할 수 있다. 또한, 게이트 전극(119c)과 중첩하는 제1 영역(147c)은 채널 영역으로서 기능한다. 또한, 도펀트를 포함하는 한 쌍의 제2 영역(149c, 149d)은 전계 완화 영역으로서 기능한다. 또한, 도펀트를 포함하는 한 쌍의 제3 영역(151c, 151d)은 소스 영역 및 드레인 영역으로서 기능한다. 또한, 제1 영역(147c), 도펀트를 포함하는 한 쌍의 제2 영역(149c, 149d) 및 도펀트를 포함하는 한 쌍의 제3 영역(151c, 151d)을 산화물 반도체막(146c)으로 나타낸다.
이 후, 가열 처리를 행해도 좋다.
이상의 공정에 의해, 도 6에 도시하는 트랜지스터(150a, 150c)를 제작할 수 있다.
또한, 이 후, 도 8의 (c)에 도시한 바와 같이, 실시 형태 2와 마찬가지로, 게이트 절연막(117) 및 게이트 전극(119a, 119c) 위에 절연막(127) 및 절연막(131)을 형성한다. 이어서, 게이트 절연막(117), 절연막(127) 및 절연막(131)의 일부를 제거하고, 개구부를 형성한 후, 당해 개구부에 있어서, 전극(115a 내지 115d)에 접하는 전극(133a 내지 133d)을 형성해도 좋다.
본 실시 형태에 의해, 탈수소화 공정 후, 선택적으로 산화물 반도체막에 산소를 첨가함으로써, 동일 기판 위에, 게이트 전압이 부일 때의 전류가 작은 트랜지스터와, 전계 효과 이동도가 높고 온 전류가 큰 트랜지스터를 제작할 수 있다.
(실시 형태 4)
본 실시 형태는, 실시 형태 1 내지 실시 형태 3과 상이한 구조의 트랜지스터의 구조 및 제작 방법에 대해, 도 2, 도 9 및 도 10을 사용하여 설명한다. 본 실시 형태에 기재하는 트랜지스터는, 게이트 전극의 측면에 사이드 월 절연막을 갖는 점이 실시 형태 1 내지 실시 형태 3과 상이하다.
도 9는, 본 실시 형태에 기재하는 반도체 장치의 단면도이다. 도 9에 도시하는 반도체 장치는, 게이트 전압이 부일 때의 전류가 작은 트랜지스터(160a)와, 전계 효과 이동도가 높고 온 전류가 큰 트랜지스터(160c)를 갖는다.
게이트 전압이 부일 때의 전류가 작은 트랜지스터(160a)는, 기판(101) 위에 형성되는 절연막(103)과, 절연막(103) 위에 형성되는 산화물 반도체막(122a)과, 산화물 반도체막(122a)에 접하는, 소스 전극 및 드레인 전극으로서 기능하는 한 쌍의 전극(165a, 165b)과, 산화물 반도체막(122a)의 일부를 덮는 게이트 절연막(163a)과, 게이트 절연막(163a) 위이며, 또한 산화물 반도체막(122a)과 중첩하는 게이트 전극(119a) 및 게이트 전극(119a)의 측면에 형성되는 사이드 월 절연막(161a, 161b)을 갖는다. 트랜지스터(160a)에 있어서는, 한 쌍의 전극(165a, 165b)은, 산화물 반도체막(122a)의 측면 및 표면의 일부, 및 사이드 월 절연막(161a, 161b)의 측면에 접한다. 이로 인해, 한 쌍의 제2 영역(125a, 125b)에 있어서, 한 쌍의 전극(165a, 165b)과 접하는 영역이 소스 영역 및 드레인 영역으로서 기능한다. 또한, 게이트 절연막(163a)과 접하는 영역에 의해, 소스-드레인 내압을 높일 수 있다.
전계 효과 이동도가 높고 온 전류가 큰 트랜지스터(160c)는, 기판(101) 위에 형성되는 절연막(103)과, 절연막(103) 위에 형성되는 산화물 반도체막(122c)과, 산화물 반도체막(122c)에 접하는, 소스 전극 및 드레인 전극으로서 기능하는 한 쌍의 전극(165c, 165d)과, 산화물 반도체막(122c)의 일부를 덮는 게이트 절연막(163c)과, 게이트 절연막(163c) 위이며, 또한 산화물 반도체막(122c)과 중첩하는 게이트 전극(119c) 및 게이트 전극(119c)의 측면에 형성되는 사이드 월 절연막(161c, 161d)을 갖는다. 트랜지스터(160c)에 있어서는, 한 쌍의 전극(165c, 165d)은, 산화물 반도체막(122c)의 측면 및 표면의 일부, 및 사이드 월 절연막(161c, 161d)의 측면에 접한다. 이로 인해, 한 쌍의 제2 영역(125c, 125d)에 있어서, 한 쌍의 전극(165c, 165d)과 접하는 영역이 소스 영역 및 드레인 영역으로서 기능한다. 또한, 게이트 절연막(163c)과 접하는 영역에 의해, 소스-드레인 내압을 높일 수 있다.
산화물 반도체막(122a)은 산소가 첨가된 영역이며, 산화물 반도체막(122c)은, 산소가 첨가되지 않은 영역이다. 즉, 산화물 반도체막(122a)은 산화물 반도체막(122c)보다 산소 결손의 함유량이 적다.
또한, 트랜지스터(160a, 160c)를 덮는 절연막(127)을 갖는 것이 바람직하다.
트랜지스터(160a, 160c)는 사이드 월 절연막(161a 내지 161d)을 갖는다. 사이드 월 절연막(161a 내지 161d)의 폭을 제어할 수 있기 때문에, 전극(165a 내지 165d)을 형성하기 위한 마스크 맞춤의 정밀도를 완화시킬 수 있다. 따라서, 복수의 트랜지스터에 있어서의 편차를 저감시킬 수 있다.
이어서, 도 9에 도시하는 트랜지스터(160a, 160c)의 제작 방법에 대해, 도 2, 도 5 및 도 10을 사용하여 설명한다. 또한, 각 도면에 있어서 A-B 단면도는, 도 9에 도시하는 A-B 단면도의 제작 공정을 설명하고, C-D 단면도는, 도 9에 도시하는 C-D 단면도의 제작 공정을 설명한다.
도 2의 (a) 내지 도 2의 (c)의 공정, 및 도 5의 (a) 및 도 5의 (b)의 공정을 거쳐, 기판(101) 위에 절연막(103)을 형성한다. 또한, 절연막(103) 위에 산화물 반도체막(122a, 122c)을 형성한다. 또한, 산화물 반도체막(122a, 122c) 위에 게이트 절연막(117) 및 게이트 전극(119a, 119c)을 형성한다. 또한, 산화물 반도체막(122a, 122c)은, 가열 처리가 실시되어 탈수소화 처리된 산화물 반도체막이다.
이어서, 게이트 절연막(117) 및 게이트 전극(119a, 119c) 위에, 후에 사이드 월 절연막(161a 내지 161d)으로 되는 절연막을 형성한다. 절연막은, 스퍼터링법, CVD법 등에 의해 형성한다. 또한, 당해 절연막의 두께는 특별히 한정은 없지만, 게이트 전극(119a, 119c)의 형상에 따르는 피복성을 고려하여, 적절히 선택하면 된다.
이어서, 절연막을 에칭함으로써 사이드 월 절연막(161a 내지 161d)을 형성한다. 상기 에칭은, 이방성이 높은 에칭이며, 사이드 월 절연막(161a 내지 161d)은, 절연막에 이방성이 높은 에칭 공정을 행함으로써 셀프 얼라인으로 형성할 수 있다. 여기서, 이방성이 높은 에칭으로서는, 건식 에칭이 바람직한데, 예를 들어 에칭 가스로서, 트리플루오로메탄(CHF3), 옥타플루오로시클로부탄(C4F8), 테트라플루오로메탄(CF4) 등의 불소를 포함하는 가스를 사용할 수 있고, 헬륨(He)이나 아르곤(Ar) 등의 희가스 또는 수소(H2)를 첨가해도 좋다. 또한, 건식 에칭으로서, 기판에 고주파 전압을 인가하는, 반응성 이온 에칭법(RIE법)을 사용하는 것이 바람직하다.
또한, 도펀트를 포함하는 제2 영역(125a 내지 125d)에 있어서, 소스 또는 드레인과 채널의 거리는, 사이드 월 절연막(161a 내지 161d)의 폭에 대응하고, 또한 사이드 월 절연막(161a 내지 161d)의 폭은, 게이트 전극(119a, 119c)의 두께에도 대응하는 점에서, 사이드 월 절연막(161a 내지 161d)의 폭이, 원하는 범위로 되도록 게이트 전극(119a, 119c)의 두께를 정하면 된다.
또한, 사이드 월 절연막(161a 내지 161d)의 형성 공정과 함께, 이방성이 높은 에칭을 사용하여 게이트 절연막(117)을 에칭하여, 산화물 반도체막(122a, 122c)을 노출시킴으로써, 게이트 절연막(163a, 163c)을 형성할 수 있다(도 10의 (a) 참조).
이어서, 도 10의 (b)에 도시한 바와 같이, 한 쌍의 전극(165a 내지 165d)을 형성한다.
전극(165a 내지 165d)은, 실시 형태 1에 기재하는 전극(115a 내지 115d)과 마찬가지로 형성할 수 있다. 한 쌍의 전극(165a 내지 165d)은, 사이드 월 절연막(161a 내지 161d) 및 게이트 절연막(163a, 163c)의 측면과 접하도록 형성하는 것이 바람직하다. 즉, 트랜지스터의 전극(165a 내지 165d)의 단부가 사이드 월 절연막(161a 내지 161d) 위에 위치하여, 산화물 반도체막(122a, 122c)에 있어서, 도펀트를 포함하는 제2 영역(125a 내지 125d)의 노출부를 모두 덮고 있는 것이 바람직하다. 이 결과, 도펀트가 포함되는 제2 영역(125a 내지 125d)에 있어서, 전극(165a 내지 165d)과 접하는 영역이 소스 영역 및 드레인 영역으로서 기능한다. 또한, 사이드 월 절연막(161a 내지 161d) 및 게이트 절연막(163a, 163c)과 겹치는 영역에 의해, 소스-드레인 내압을 높일 수 있다. 또한, 사이드 월 절연막(161a 내지 161d)의 길이에 의해 소스 또는 드레인과 채널의 거리를 제어할 수 있기 때문에, 전극(165a 내지 165d)을 형성하기 위한 마스크 맞춤의 정밀도를 완화시킬 수 있다. 따라서, 복수의 트랜지스터에 있어서의 편차를 저감시킬 수 있다.
이어서, 게이트 전극(119a, 119c), 사이드 월 절연막(161a 내지 161d) 및 전극(165a 내지 165d) 위에 절연막(127)을 형성해도 좋다.
이상의 공정에 의해, 도 9에 도시하는 트랜지스터(160a, 160c)를 제작할 수 있다.
또한, 이 후, 도 10의 (c)에 도시한 바와 같이, 절연막(167)을 형성하고, 절연막(127) 및 절연막(167)의 일부를 에칭하여 개구부를 형성한 후, 당해 개구부에 있어서, 한 쌍의 전극(165a 내지 165d)에 접하는 한 쌍의 전극(169a 내지 169d)을 형성한다. 전극(169a 내지 169d)은, 전극(115a 내지 115d)과 마찬가지로 형성할 수 있다.
본 실시 형태에 의해, 탈수소화 공정 후, 선택적으로 산화물 반도체막에 산소를 첨가함으로써, 동일 기판 위에, 게이트 전압이 부일 때의 전류가 작은 트랜지스터와, 전계 효과 이동도가 높고 온 전류가 큰 트랜지스터를 제작할 수 있다.
(실시 형태 5)
본 실시 형태에서는, 실시 형태 1 및 실시 형태 3에 있어서, 산화물 반도체막, 한 쌍의 전극 및 게이트 전극의 구조가 상이한 트랜지스터에 대해, 도 11을 사용하여 설명한다.
도 11은, 본 실시 형태에 기재하는 반도체 장치의 단면도이다. 도 11에 도시하는 반도체 장치는, 게이트 전압이 부일 때의 전류가 작은 트랜지스터(170a)와, 전계 효과 이동도가 높고 온 전류가 큰 트랜지스터(170c)를 갖는다.
게이트 전압이 부일 때의 전류가 작은 트랜지스터(170a)는, 기판(101) 위에 형성되는 절연막(103)과, 절연막(103) 위에 형성되는 산소가 첨가된 산화물 반도체막(142a)과, 산화물 반도체막(142a)에 접하는, 소스 전극 및 드레인 전극으로서 기능하는 한 쌍의 전극(115a, 115b)과, 산화물 반도체막(142a)을 덮는 게이트 절연막(117)과, 게이트 절연막(117) 위이며, 또한 산화물 반도체막(142a) 및 한 쌍의 전극(115a, 115b)의 일부와 중첩하는 게이트 전극(171a)을 갖는다. 또한, 산화물 반도체막(142a)은, 산소가 첨가된 영역(143a)과, 산소가 첨가되지 않은 영역(145a, 145b)을 갖는다.
전계 효과 이동도가 높고 온 전류가 큰 트랜지스터(170c)는, 기판(101) 위에 형성되는 절연막(103)과, 절연막(103) 위에 형성되는 산화물 반도체막(107c)과, 산화물 반도체막(107c)에 접하는, 소스 전극 및 드레인 전극으로서 기능하는 한 쌍의 전극(115c, 115d)과, 산화물 반도체막(107c)을 덮는 게이트 절연막(117)과, 게이트 절연막(117) 위이며, 또한 산화물 반도체막(107c) 및 한 쌍의 전극(115c, 115d)의 일부와 중첩하는 게이트 전극(171c)을 갖는다.
또한, 트랜지스터(170a, 170c)를 덮는 절연막(127)을 갖는 것이 바람직하다.
이어서, 도 11에 도시하는 트랜지스터(170a, 170c)의 제작 방법에 대해서, 도 2, 도 7 및 도 12를 사용하여 설명한다.
도 2의 (a), 도 2의 (b), 도 7의 (a) 및 도 7의 (b)의 공정을 거쳐, 도 12의 (a)에 도시한 바와 같이, 기판(101) 위에 절연막(103)을 형성한다. 또한, 절연막(103) 위에 산화물 반도체막(142a, 107c)을 형성한다. 또한, 산화물 반도체막(142a, 107c)은, 가열 처리가 실시되어 탈수소화 처리된 산화물 반도체막이다. 또한, 전극(115a 내지 115d)을 형성한다. 또한, 게이트 절연막(117)을 형성한다. 또한, 산화물 반도체막(142a)은, 산소가 첨가된 영역(143a)과, 산소가 첨가되지 않은 영역(145a, 145b)을 갖는다. 즉, 산화물 반도체막(107c) 및 영역(145a, 145b)과 비교하여, 영역(143a)은 산소 결손이 적다.
이어서, 도 12의 (b)에 도시한 바와 같이, 게이트 절연막(117) 위에 게이트 전극(171a, 171c)을 형성한다. 게이트 전극(171a, 171c)은, 게이트 전극(119a, 119c)과 마찬가지로 형성한다. 또한, 게이트 전극(171a, 171c)의 단부는 각각 한 쌍의 전극(115a 내지 115d)과 일부 중첩하도록 형성한다. 이 후, 절연막(127)을 형성해도 좋다.
이상의 공정에 의해, 도 11에 도시하는 트랜지스터(170a, 170c)를 제작할 수 있다.
또한, 이 후, 실시 형태 2와 마찬가지로, 절연막(127) 위에 도 5의 (c)에 도시하는 절연막(131)을 형성한다. 이어서, 게이트 절연막(117), 절연막(127) 및 절연막(131)의 일부를 제거하고, 개구부를 형성한 후, 당해 개구부에 있어서, 전극(115a 내지 115d)에 접하는 전극(133a 내지 133d)을 형성해도 좋다.
또한, 여기서는, 산화물 반도체막(107a, 107c) 위에 전극(115a 내지 115d)을 형성한 후에, 산화물 반도체막(107a)에 산소를 첨가했지만, 그 대신, 산화물 반도체막(107a, 107c) 위에 전극(115a 내지 115d)을 형성하기 전에, 산화물 반도체막(107a)에 산소를 첨가해도 좋다.
본 실시 형태에 기재하는 트랜지스터는, 게이트 전극과, 한 쌍의 전극이 일부 중첩하고 있기 때문에, 산화물 반도체막에 오프셋 영역이 없어, 도펀트를 첨가하지 않아도, 산화물 반도체막에 있어서 한 쌍의 전극과 접하는 영역이 소스 영역 및 드레인 영역으로 된다. 이로 인해, 공정수를 삭감할 수 있다.
본 실시 형태에 의해, 탈수소화 공정 후, 선택적으로 산화물 반도체막에 산소를 첨가함으로써, 동일 기판 위에, 게이트 전압이 부일 때의 전류가 작은 트랜지스터와, 전계 효과 이동도가 높고 온 전류가 큰 트랜지스터를 제작할 수 있다.
(실시 형태 6)
본 실시 형태에서는, 실시 형태 1, 실시 형태 3 및 실시 형태 5에 있어서, 한 쌍의 전극의 구조가 상이한 트랜지스터에 대해서, 설명한다.
실시 형태 1, 실시 형태 3 및 실시 형태 5에 있어서, 트랜지스터(120a, 120c, 150a, 150c, 170a, 170c)의 전극(115a 내지 115d)은, 각각 산화물 반도체막(122a, 122c, 146a, 146c, 142a, 107c)과, 게이트 절연막(117) 사이에 형성되어 있지만, 당해 구조 대신에 전극이 각각, 절연막(103)과 산화물 반도체막(122a, 122c, 146a, 146c, 142a, 107c) 사이에 형성되어도 좋다.
(실시 형태 7)
본 실시 형태에서는, 실시 형태 1 내지 실시 형태 6과 상이한 구조의 트랜지스터의 구조 및 제작 방법에 대해, 도 13 및 도 14를 사용하여 설명한다. 본 실시 형태에서는, 역스태거형의 보텀 게이트 트랜지스터에 대하여 설명한다.
도 13은, 본 실시 형태에 기재하는 반도체 장치의 단면도이다. 도 13에 도시하는 반도체 장치는, 게이트 전압이 부일 때의 전류가 작은 트랜지스터(210a)와, 전계 효과 이동도가 높고 온 전류가 큰 트랜지스터(210c)를 갖는다.
게이트 전압이 부일 때의 전류가 작은 트랜지스터(210a)는, 기판(201) 위에 형성되는 절연막(203)과, 절연막(203) 위에 형성되는 게이트 전극(205a)과, 절연막(203) 및 게이트 전극(205a)을 덮는 게이트 절연막(207)과, 게이트 절연막(207) 위이며, 또한 게이트 전극(205a)과 중첩하는 산화물 반도체막(217a)과, 산화물 반도체막(217a)에 접하는 한 쌍의 전극(219a, 219b)을 갖는다.
전계 효과 이동도가 높고 온 전류가 큰 트랜지스터(210c)는, 기판(201) 위에 형성되는 절연막(203)과, 절연막(203) 위에 형성되는 게이트 전극(205c)과, 절연막(203) 및 게이트 전극(205c)을 덮는 게이트 절연막(207)과, 게이트 절연막(207) 위이며, 또한 게이트 전극(205c)과 중첩하는 산화물 반도체막(211c)과, 산화물 반도체막(211c)에 접하는 한 쌍의 전극(219c, 219d)을 갖는다.
또한, 트랜지스터(210a, 210c)를 덮는 절연막(221)을 갖는 것이 바람직하다. 또한, 절연막(203)은 형성하지 않아도 좋다.
기판(201), 절연막(203), 게이트 전극(205a, 205c) 및 게이트 절연막(207)은, 각각 실시 형태 1에 기재하는 기판(101), 절연막(103), 게이트 전극(119a, 119c) 및 게이트 절연막(117)을 적절히 사용할 수 있다.
산화물 반도체막(217a)은, 실시 형태 1에 기재하는 산화물 반도체막(122a)에 포함되는 제1 영역(123a)과 마찬가지로, 산소가 첨가된 영역이며, 산화물 반도체막(217c)보다 산소 결손의 함유량이 적다. 한편, 산화물 반도체막(217c)은, 실시 형태 1에 기재하는 산화물 반도체막(122c)과 마찬가지로, 산소가 첨가되지 않은 영역이다.
전극(219a 내지 219d) 및 절연막(221)은 각각, 실시 형태 1에 기재하는 전극(115a 내지 115d), 절연막(127)과 마찬가지로 형성할 수 있다.
이어서, 도 13에 도시하는 트랜지스터(210a, 210c)의 제작 방법에 대해, 도 14를 사용하여 설명한다. 또한, 도 14에 있어서 A-B 단면도는, 도 13에 도시하는 A-B 단면도의 제작 공정을 설명하고, C-D 단면도는, 도 13에 도시하는 C-D 단면도의 제작 공정을 설명한다.
도 14의 (a)에 도시한 바와 같이, 기판(201) 위에 절연막(203)을 형성한다. 이어서, 절연막(203) 위에 게이트 전극(205a, 205c)을 형성한다. 게이트 전극(205a, 205c) 위에 게이트 절연막(207)을 형성한다. 게이트 절연막(207) 위에 산화물 반도체막(209)을 형성한다.
절연막(203)은, 실시 형태 1에 기재하는 절연막(103)과 마찬가지로 형성할 수 있다.
게이트 전극(205a, 205c)은, 실시 형태 1에 기재하는 게이트 전극(119a, 119c)과 마찬가지로 형성할 수 있다.
게이트 절연막(207) 및 산화물 반도체막(209)은 각각, 실시 형태 1에 기재하는 게이트 절연막(117) 및 산화물 반도체막(105)과 마찬가지로 형성할 수 있다. 즉, 산화물 반도체막(209)은, 가열 처리가 실시되어 탈수소화 처리된 산화물 반도체막이다.
이어서, 산화물 반도체막(209)을 선택적으로 에칭하여, 도 14의 (b)에 도시한 바와 같이, 산화물 반도체막(211a, 211c)을 형성한다. 이어서, 후에 전계 효과 이동도가 높고 온 전류가 큰 트랜지스터의 일부가 되는 산화물 반도체막(211c) 위에 마스크(213)를 형성한 후, 산화물 반도체막(211a)에 산소(215)를 첨가한다. 이 결과, 산소 결손을 산화물 반도체막(211c)보다 저감한 산화물 반도체막(217a)(도 14의 (c) 참조)을 형성한다. 이 후, 마스크(213)를 제거한다. 또한, 산소(215)의 첨가 방법에 관해서는, 실시 형태 1에 기재하는 산소(111)의 첨가 방법과 마찬가지로 하면 된다.
이어서, 도 14의 (d)에 도시한 바와 같이, 게이트 절연막(207) 및 산화물 반도체막(217a, 211c) 위에 전극(219a 내지 219d)을 형성한다. 이어서, 게이트 절연막(207), 산화물 반도체막(217a, 211c) 및 전극(219a 내지 219d) 위에 절연막(221)을 형성한다. 전극(219a 내지 219d)은, 실시 형태 1에 기재하는 전극(115a 내지 115d)과 마찬가지로 형성한다. 또한, 절연막(221)은, 실시 형태 1에 기재하는 절연막(127)과 마찬가지로 형성한다.
이 후, 가열 처리를 행함으로써, 트랜지스터의 신뢰성을 높일 수 있다.
이상의 공정에 의해, 도 13에 도시하는 트랜지스터(210a, 210c)를 제작할 수 있다.
또한, 도 13에 도시하는 트랜지스터(210a, 210c)는, 절연막(221) 및 산화물 반도체막(217a, 211c) 사이에 각각 한 쌍의 전극(219a 내지 219d)을 형성했지만, 그 대신, 게이트 절연막(207) 및 산화물 반도체막(217a, 211c) 사이에 각각 한 쌍의 전극(219a 내지 219d)을 형성해도 좋다.
본 실시 형태에 의해, 탈수소화 공정 후, 선택적으로 산화물 반도체막에 산소를 첨가함으로써, 동일 기판 위에, 게이트 전압이 부일 때의 전류가 작은 트랜지스터와, 전계 효과 이동도가 높고 온 전류가 큰 트랜지스터를 제작할 수 있다.
(실시 형태 8)
본 실시 형태에서는, 실시 형태 1 내지 실시 형태 7과 상이한 구조의 트랜지스터의 구조 및 제작 방법에 대해서, 도 15 내지 도 17을 사용하여 설명한다. 본 실시 형태에서는, 코플러너형의 톱 게이트 트랜지스터 및 스태거형의 듀얼 게이트 트랜지스터를 갖는 반도체 장치에 대하여 설명한다.
도 15는, 본 실시 형태에 기재하는 반도체 장치의 단면도이다. 도 15에 도시하는 반도체 장치는, 게이트 전압이 부일 때의 전류가 작은 트랜지스터(310a)와, 전계 효과 이동도가 높고 온 전류가 큰 트랜지스터(310c)를 갖는다.
게이트 전압이 부일 때의 전류가 작은 트랜지스터(310a)는, 싱글 게이트 구조이고, 코플러너형의 톱 게이트 트랜지스터이다. 또한, 트랜지스터(310a)는, 실시 형태 1 내지 실시 형태 7에 기재하는, 게이트 전압이 부일 때의 전류가 작은 트랜지스터(120a, 130a, 150a, 160a, 170a, 210a)를 적절히 선택하여 사용할 수 있다. 여기에서는, 실시 형태 1에 기재하는 트랜지스터(120a)와 마찬가지의 구조의 트랜지스터를 사용하여 설명한다.
게이트 전압이 부일 때의 전류가 작은 트랜지스터(310a)는, 기판(301) 위에 형성되는 절연막(303) 및 절연막(307)과, 절연막(307)에 형성되는 산화물 반도체막(326a)과, 산화물 반도체막(326a)에 접하는, 소스 전극 및 드레인 전극으로서 기능하는 한 쌍의 전극(317a, 317b)과, 산화물 반도체막(326a)을 덮는 절연막(319)과, 절연막(319) 위이며, 또한 산화물 반도체막(326a)과 중첩하는 게이트 전극(321a)을 갖는다. 산화물 반도체막(326a)은, 게이트 전극(321a)과 중첩하는 제1 영역(327a)과, 제1 영역(327a)을 사이에 두는 도펀트를 포함하는 한 쌍의 제2 영역(329a, 329b)을 갖는다. 절연막(319)은, 게이트 절연막으로서 기능한다. 또한, 산화물 반도체막(326a)에 있어서, 제1 영역(327a)은 채널 영역으로서 기능하고, 도펀트를 포함하는 한 쌍의 제2 영역(329a, 329b)에 있어서, 한 쌍의 전극(317a, 317b)과 접하는 영역은 소스 영역 및 드레인 영역으로서 기능한다. 또한, 한 쌍의 전극(317a, 317b)과 접하지 않은 영역에 의해, 소스-드레인 내압을 높일 수 있다.
전계 효과 이동도가 높고 온 전류가 큰 트랜지스터(310c)는, 듀얼 게이트 구조인 것을 특징으로 한다. 또한, 트랜지스터(310c)는, 실시 형태 1 내지 실시 형태 7에 기재하는, 전계 효과 이동도가 크고 온 전류가 큰 트랜지스터(120c, 130c, 150c, 160c, 170c, 210c)를 적절히 선택하여, 듀얼 게이트 구조로 함으로써, 사용할 수 있다. 여기에서는, 실시 형태 7에 기재하는 트랜지스터(210a)의 변형 구조를 사용하여 설명한다.
전계 효과 이동도가 높고 온 전류가 큰 트랜지스터(310c)는, 기판(301) 위에 형성되는 절연막(303)과, 절연막(303) 위에 형성되는 제1 게이트 전극(305c)과, 절연막(303) 및 제1 게이트 전극(305c)을 덮는 절연막(307)과, 절연막(307) 위이며, 또한 제1 게이트 전극(305c)과 중첩하는 산화물 반도체막(309c)과, 산화물 반도체막(309c)에 접하는 한 쌍의 전극(317c, 317d)과, 산화물 반도체막(309c), 한 쌍의 전극(317c, 317d)을 덮는 절연막(319)과, 절연막(319) 위에 형성되는 제2 게이트 전극(321c)을 갖는다. 절연막(307)은, 제1 게이트 절연막으로서 기능하고, 절연막(319)은, 제2 게이트 절연막으로서 기능한다.
또한, 트랜지스터(310a, 310c)를 덮는 절연막(331)을 갖는 것이 바람직하다. 또한, 절연막(303)은 형성하지 않아도 좋다.
기판(301), 절연막(303), 제1 게이트 전극(305c) 및 절연막(307)은, 각각 실시 형태 1에 기재하는 기판(101), 절연막(103), 게이트 전극(119c) 및 게이트 절연막(117)과 마찬가지로 형성할 수 있다.
산화물 반도체막(326a)은, 실시 형태 1에 기재하는 산화물 반도체막(122a)에 포함되는 제1 영역(123a)과 마찬가지로, 산소가 첨가된 영역이다. 한편, 산화물 반도체막(309c)은, 실시 형태 1에 기재하는 산화물 반도체막(122c)과 마찬가지로, 산소가 첨가되지 않은 영역이다. 또한, 산화물 반도체막(326a)에 있어서, 한 쌍의 제2 영역(329a, 329b)은, 실시 형태 1에 기재하는 한 쌍의 제2 영역(125a, 125b)과 마찬가지로 도펀트가 첨가되어 있다.
전극(317a 내지 317d), 절연막(319), 게이트 전극(321a), 제2 게이트 전극(321c), 절연막(331)은 각각, 실시 형태 1에 기재하는 전극(115a 내지 115d), 게이트 절연막(117), 게이트 전극(119a, 119c), 절연막(127)과 마찬가지로 형성할 수 있다.
게이트 전압이 부일 때의 전류가 작은 트랜지스터(310a)는, 산화물 반도체막(326a)에 산소가 첨가되어, 산화물 반도체막(326a)에 있어서 산소 결손이 적다. 이로 인해, 임계값 전압이 플러스 시프트하고 있어, 노멀리 오프의 트랜지스터이다. 한편, 전계 효과 이동도가 높고 온 전류가 큰 트랜지스터(310c)는, 듀얼 게이트 구조이기 때문에, 제1 게이트 전극(305c) 및 제2 게이트 전극(321c)에 인가하는 전압을 상이하게 함으로써, 임계값 전압을 제어할 수 있다. 즉, 임계값 전압이 플러스 시프트하는 노멀리 오프의 트랜지스터, 임계값 전압이 마이너스 방향으로 시프트하는 노멀리 온의 트랜지스터의 임계값 전압을, 반도체 장치의 회로에 맞게 적절히 설정할 수 있다.
이어서, 도 15에 도시하는 트랜지스터(310a, 310c)의 제작 방법에 대해서, 도 16 및 도 17을 사용하여 설명한다. 또한, 각 도면에 있어서 A-B 단면도는, 도 15에 도시하는 A-B 단면도의 제작 공정을 설명하고, C-D 단면도는, 도 15에 도시하는 C-D 단면도의 제작 공정을 설명한다.
도 16의 (a)에 도시한 바와 같이, 기판(301) 위에 절연막(303)을 형성한다. 이어서, 절연막(303) 위에 제1 게이트 전극(305c)을 형성한다.
절연막(303)은, 실시 형태 1에 기재하는 절연막(103)과 마찬가지로 형성할 수 있다.
제1 게이트 전극(305c)은, 실시 형태 1에 기재하는 게이트 전극(119c)과 마찬가지로 형성할 수 있다.
이어서, 도 16의 (b)에 도시한 바와 같이, 제1 게이트 전극(305c) 위에 절연막(307)을 형성한다. 절연막(307) 위에 분리된 산화물 반도체막(309a, 309c)을 형성한다.
절연막(307) 및 산화물 반도체막(309a, 309c)은 각각, 실시 형태 1에 기재하는 게이트 절연막(117) 및 산화물 반도체막(107a, 107c)과 마찬가지로 형성할 수 있다.
이어서, 후에 전계 효과 이동도가 높고 온 전류가 큰 트랜지스터의 일부가 되는 산화물 반도체막(309c) 위에 마스크(311)를 형성한 후, 산화물 반도체막(309a)에 산소(313)를 첨가한다. 이 결과, 산소 결손을 산화물 반도체막(309c)보다 저감한 산화물 반도체막(315a)(도 16의 (c) 참조)을 형성한다. 이 후, 마스크(311)를 제거한다. 또한, 산소(313)의 첨가 방법에 관해서는, 실시 형태 1에 기재하는 산소(111)의 첨가 방법과 마찬가지로 하면 된다.
이어서, 도 16의 (d)에 도시한 바와 같이, 절연막(307) 및 산화물 반도체막(315a, 309c) 위에 전극(317a 내지 317d)을 형성한다. 이어서, 절연막(307), 산화물 반도체막(315a, 309c) 및 전극(317a 내지 317d) 위에 절연막(319)을 형성한다. 전극(317a 내지 317d)은, 실시 형태 1에 기재하는 전극(115a 내지 115d)과 마찬가지로 형성할 수 있다. 절연막(319)은, 실시 형태 1에 기재하는 게이트 절연막(117)과 마찬가지로 형성한다.
이어서, 절연막(319) 위이며, 또한 산화물 반도체막(315a, 309c)과 중첩하는 영역에 게이트 전극(321a), 제2 게이트 전극(321c)을 형성한다. 게이트 전극(321a), 제2 게이트 전극(321c)은, 실시 형태 1에 기재하는 게이트 전극(119a, 119c)과 마찬가지로 형성할 수 있다.
이어서, 도 17의 (a)에 도시한 바와 같이, 후에 전계 효과 이동도가 높고 온 전류가 큰 트랜지스터의 일부가 되는 산화물 반도체막(309c) 위에 마스크(323)를 형성한 후, 게이트 전극(321a)을 마스크로 하여, 산화물 반도체막(315a)에 도펀트(325)를 첨가하는 처리를 행한다. 이 결과, 도 17의 (b)에 도시한 바와 같이, A-B 단면에 있어서는, 도펀트를 포함하는 한 쌍의 제2 영역(329a, 329b)을 형성한다. 게이트 전극(321a)을 마스크로 하여 도펀트를 첨가하기 때문에, 셀프 얼라인으로 도펀트를 포함하는 한 쌍의 제2 영역(329a, 329b) 및 도펀트가 첨가되지 않은 제1 영역(327a)을 형성할 수 있다. 또한, 제1 영역(327a) 및 도펀트를 포함하는 한 쌍의 제2 영역(329a, 329b)을 산화물 반도체막(326a)으로 나타낸다.
이 후, 가열 처리를 행해도 좋다.
이어서, 도 17의 (c)에 도시한 바와 같이, 절연막(319), 게이트 전극(321a) 및 제2 게이트 전극(321c) 위에 절연막(331)을 형성한다. 이 후, 가열 처리를 행하는 것이 바람직하다.
이상의 공정에 의해, 도 15에 도시하는 트랜지스터(310a, 310c)를 제작할 수 있다.
본 실시 형태에 의해, 탈수소화 공정 후, 선택적으로 산화물 반도체막에 산소를 첨가함으로써, 동일 기판 위에, 게이트 전압이 부일 때의 전류가 작은 트랜지스터와, 전계 효과 이동도가 높고 온 전류가 큰 트랜지스터를 제작할 수 있다.
(실시 형태 9)
본 실시 형태에서는, 상술한 실시 형태에 기재하는 반도체 장치의 일례로서, 기억 장치를 나타낸다.
도 19에, 기억 장치의 구체적인 구성의 일례를 블록도로 도시한다. 또한, 도 19에 도시하는 블록도에서는, 기억 장치 내의 회로를 기능마다 분류하여, 서로 독립된 블록으로서 도시하고 있지만, 실제의 회로는 기능마다 완전히 분리하는 것이 어려워, 1개의 회로가 복수의 기능에 관계될 수도 있다.
도 19에 도시하는 기억 장치(901)는, 메모리 셀 어레이(903)와, 구동 회로(905)를 갖는다. 구동 회로(905)는, 입출력 버퍼(907)와, 워드선의 전위를 제어하는 워드선 구동 회로(909)와, 메모리 셀에 있어서의 데이터의 기입 및 판독을 제어하는 데이터선 구동 회로(911)와, 입출력 버퍼(907), 워드선 구동 회로(909) 및 데이터선 구동 회로(911)의 동작을 제어하는 제어 회로(913)를 갖고 있다.
또한, 워드선 구동 회로(909)는, 로 디코더(915)를 갖는다. 또한, 워드선 구동 회로(909)는, 로 디코더(915) 이외에, 레벨 시프터 및 버퍼를 갖고 있다. 또한, 데이터선 구동 회로(911)는, 칼럼 디코더(917) 및 판독 회로(919)를 갖는다. 또한, 데이터선 구동 회로(911)는, 칼럼 디코더(917) 및 판독 회로(919) 이외에, 셀렉터 및 레벨 시프터를 갖고 있다.
또한, 메모리 셀 어레이(903), 입출력 버퍼(907), 워드선 구동 회로(909), 데이터선 구동 회로(911), 제어 회로(913)는, 모두 1개의 기판을 사용하여 형성되어 있어도 좋고, 어느 1개 또는 모두가 서로 다른 기판을 사용하여 형성되어 있어도 좋다.
상이한 기판을 사용하고 있는 경우, FPC(Flexible Printed Circuit) 등을 개재하여 전기적인 접속을 확보할 수 있다. 이 경우, 구동 회로(905)의 일부가 FPC에 COF(Chip On Film)법을 사용하여 접속되어 있어도 좋다. 혹은, COG(Chip On Glass)법을 사용하여, 전기적인 접속을 확보할 수 있다.
기억 장치(901)에, 메모리 셀 어레이(903)의 어드레스 Ax, 어드레스 Ay를 정보로서 포함하는 신호 AD가 입력되면, 제어 회로(913)는, 열방향의 어드레스 Ax를 데이터선 구동 회로(911)에 보내고, 행방향의 어드레스 Ay를 워드선 구동 회로(909)에 보낸다. 또한, 제어 회로(913)는, 입출력 버퍼(907)를 통하여 기억 장치(901)에 입력된 데이터를 정보로서 포함하는 신호 DATA를, 데이터선 구동 회로(911)에 보낸다.
메모리 셀 어레이(903)에 있어서의 데이터의 기입 동작, 판독 동작의 선택은, 제어 회로(913)에 공급되는 신호 RE(Read enable), 신호 WE(Write enable) 등에 의해 선택된다. 또한, 메모리 셀 어레이(903)가 복수 존재하는 경우, 제어 회로(913)에, 메모리 셀 어레이(903)를 선택하기 위한 신호 CE(Chip enable)가 입력되어 있어도 좋다. 이 경우, 신호 RE, 신호 WE에 의해 선택되는 동작이, 신호 CE에 의해 선택된 메모리 셀 어레이(903)에 있어서 실행된다.
메모리 셀 어레이(903)에서는, 신호 WE에 의해 기입 동작이 선택되면, 제어 회로(913)로부터의 지시에 따라 워드선 구동 회로(909)가 갖는 로 디코더(915)에 있어서, 어드레스 Ay에 대응하는 메모리 셀을 선택하기 위한 신호가 생성된다. 당해 신호는, 레벨 시프터에 의해 진폭이 조정된 후, 버퍼를 통하여 메모리 셀 어레이(903)에 입력된다. 한편, 데이터선 구동 회로(911)에서는, 제어 회로(913)로부터의 지시에 따라 칼럼 디코더(917)에 있어서 선택된 메모리 셀 중, 어드레스 Ax에 대응하는 메모리 셀을 선택하기 위한 신호가 생성된다. 당해 신호는, 레벨 시프터에 의해 진폭이 조정된 후, 셀렉터에 입력된다. 셀렉터에서는, 입력된 신호에 따라 신호 DATA를 샘플링하여, 어드레스 Ax, 어드레스 Ay에 대응하는 메모리 셀에 샘플링한 신호를 입력한다.
또한, 메모리 셀 어레이(903)에서는, 신호 RE에 의해 판독 동작이 선택되면, 제어 회로(913)로부터의 지시에 따라 워드선 구동 회로(909)가 갖는 로 디코더(915)에 있어서, 어드레스 Ay에 대응하는 메모리 셀을 선택하기 위한 신호가 생성된다. 당해 신호는, 레벨 시프터에 의해 진폭이 조정된 후, 버퍼를 통하여 메모리 셀 어레이(903)에 입력된다. 한편, 판독 회로(919)에서는, 제어 회로(913)로부터의 지시에 따라 로 디코더(915)에 의해 선택된 메모리 셀 중, 어드레스 Ax에 대응하는 메모리 셀을 선택한다. 그리고, 어드레스 Ax, 어드레스 Ay에 대응하는 메모리 셀에 기억되어 있는 데이터를 판독하고, 상기 데이터를 정보로서 포함하는 신호를 생성한다.
또한, 데이터선 구동 회로(911)는, 신호 DATA를 일시적으로 기억할 수 있는 페이지 버퍼, 데이터의 판독 시에 있어서 데이터선에 전위 VR를 미리 부여하는 프리차지 회로 등을 갖고 있어도 좋다.
이어서, 로 디코더 및 칼럼 디코더의 구성에 대해, 도 20을 사용하여 설명한다. 여기에서는, 칼럼 디코더(917)를 사용하여 설명한다. 여기에서는, 일례로서 4개의 비트선 및 4개의 워드선에 의해 구성되는 256비트의 기억 장치의 칼럼 디코더(917)에 대하여 설명한다. 또한, 비트수에 맞게 비트선 및 워드선의 개수를 적절히 선택하는 것이 가능하다.
칼럼 디코더(917)는 어드레스선 S1, S1B, S2, S2B, S3, S3B, S4, S4B로부터 어드레스 신호를 NAND 회로(931a, 931b)에 입력한다. 또한, S1B, S2B, S3B, S4B에는 각각, S1, S2, S3, S4의 반전 신호가 입력된다. 또한, NAND 회로(931a, 931b)로부터 출력되는 신호를, NOR 회로(933)를 통하여 출력 단자 out1 내지 out16(도시하지 않음)에 출력한다. 도 20의 구성에 의해, 칼럼 디코더(917)에 있어서 선택된 메모리 셀 중, 어드레스 Ax에 대응하는 메모리 셀을 선택하기 위한 신호가 생성된다. 당해 신호는, 레벨 시프터에 의해 진폭이 조정된 후, 셀렉터에 입력된다. 셀렉터에서는, 입력된 신호에 따라 신호 DATA를 샘플링하고, 어드레스 Ax, 어드레스 Ay에 대응하는 메모리 셀에 샘플링한 신호를 입력한다.
또한, 로 디코더(915)도 칼럼 디코더(917)와 마찬가지의 회로 구성으로 하는 것이 가능하고, 로 디코더(915)에 있어서, 어드레스 Ay에 대응하는 메모리 셀을 선택하기 위한 신호가 생성된다. 당해 신호는, 레벨 시프터에 의해 진폭이 조정된 후, 버퍼를 통하여 메모리 셀 어레이(903)에 입력된다.
도 19에 도시하는 구동 회로(905), 또한 로 디코더(915) 및 칼럼 디코더(917)는, 메모리 셀 어레이(903)의 비트선 및 워드선에의 신호 기입을 위하여 고속 처리가 필요하다. 이로 인해, 상술한 실시 형태에 있어서, 트랜지스터(120c, 130c, 150c, 160c, 170c, 210c, 310c)에 나타낸 바와 같은, 전계 효과 이동도가 높고 온 전류가 큰 트랜지스터를 사용하여 구동 회로(905), 또한 로 디코더(915) 및 칼럼 디코더(917)를 구성함으로써, 기억 장치의 고속 동작이 가능하다.
이어서, 메모리 셀 어레이(903)의 구조에 대해서, 도 21을 사용하여 설명한다.
도 21에는, 소위 DRAM(Dynamic Random Access Memory)에 상당하는 구성의 기억 장치에 있어서의 메모리 셀 어레이를 도시한다. 도 21에 도시하는 메모리 셀 어레이(903)는, m(m≥2)개의 비트선 BL 및 n(n≥2)개의 워드선 WL을 갖는다. 또한, m×n개의 메모리 셀(921)이 매트릭스 형상으로 배열되어 있다.
메모리 셀(921)은, 트랜지스터(923) 및 용량 소자(925)로 구성되어 있다. 트랜지스터(923)의 게이트 전극은, 워드선 WL과 접속되어 있다. 또한, 트랜지스터(923)의 소스 전극 또는 드레인 전극의 한쪽은, 비트선 BL과 접속되어 있고, 트랜지스터(923)의 소스 전극 또는 드레인 전극의 다른 쪽은, 용량 소자(925)의 전극의 한쪽과 접속되어 있다. 또한, 용량 소자(925)의 전극의 다른 쪽은 용량선과 접속되어, 일정한 전위가 부여되어 있다.
메모리 셀(921)에 포함되는 트랜지스터(923)로서, 상술한 실시 형태에 기재하는 게이트 전압이 부일 때의 전류가 작은 트랜지스터(120a, 130a, 150a, 160a, 170a, 210a, 310a)를 적절히 사용함으로써 용량 소자(925)에 기입된 데이터를 장시간 유지하는 것이 가능하고, 기억 장치를 실질적인 불휘발성 기억 장치로서 사용하는 것이 가능하게 된다.
또한, 도 21에 있어서는, 반도체 장치로서 DRAM을 사용하여 설명했지만, 상술한 실시 형태에 기재하는 게이트 전압이 부일 때의 전류가 작은 트랜지스터(120a, 130a, 150a, 160a, 170a, 210a, 310a)를 적절히 사용하여 제작한 메모리 소자를 사용하면, SRAM(Static Random Access Memory)이나 그 밖의 기억 장치로 할 수 있다.
본 실시 형태에 기재하는 구성, 방법 등은, 다른 실시 형태에 기재하는 구성, 방법 등과 적절히 조합하여 사용할 수 있다.
(실시 형태 10)
본 실시 형태에서는, 반도체 장치의 일례인 표시 장치에 있어서, 동일 기판 위에 적어도 구동 회로의 일부와, 화소부에 배치하는 트랜지스터를 제작하는 예에 대하여 이하에 설명한다.
화소부에 배치하는 트랜지스터는, 화소를 구성하는 화소 전극의 전위를 유지하기 위해, 누설 전류가 작은 것이 바람직하다. 이로 인해, 화소부에 배치하는 트랜지스터를 상술한 실시 형태에 기재하는 게이트 전압이 부일 때의 전류가 작은 트랜지스터(120a, 130a, 150a, 160a, 170a, 210a, 310a)를 적절히 사용한다. 또한, 구동 회로 중, ｎ채널형 TFT로 구성할 수 있는 구동 회로의 일부를, 상술한 실시 형태에 기재하는 전계 효과 이동도가 높고 온 전류가 큰 트랜지스터(120c, 130c, 150c, 160c, 170c, 210c, 310c)를 적절히 사용함과 함께, 화소부의 트랜지스터와 동일 기판 위에 형성한다. 이와 같이, 화소부나 구동 회로에 상술한 실시 형태에 기재하는 트랜지스터를 사용함으로써, 신뢰성이 높음과 함께, 고속 동작이 가능하고, 소비 전력이 낮은 표시 장치를 제공할 수 있다.
액티브 매트릭스형 표시 장치의 일례를 도 22에 도시한다. 표시 장치의 기판(600) 위에는, 화소부(601), 제1 주사선 구동 회로(602), 제2 주사선 구동 회로(603), 신호선 구동 회로(604)를 갖는다. 화소부(601)에는, 복수의 신호선이 신호선 구동 회로(604)로부터 연신하여 배치되고, 복수의 주사선이 제1 주사선 구동 회로(602) 및 제2 주사선 구동 회로(603)로부터 연신하여 배치되어 있다. 또한, 주사선과 신호선의 교차 영역에는, 각각, 표시 소자를 갖는 화소가 매트릭스 형상으로 형성되어 있다. 또한, 표시 장치의 기판(600)은 FPC(Flexible Printed Circuit) 등의 접속부를 개재하여, 타이밍 제어 회로(컨트롤러, 제어 IC라고도 한다)에 접속되어 있다.
도 22에서는, 제1 주사선 구동 회로(602), 제2 주사선 구동 회로(603), 신호선 구동 회로(604)는, 화소부(601)와 동일한 기판(600) 위에 형성된다. 그로 인해, 외부에 형성하는 구동 회로 등의 부품의 수가 줄어들므로, 비용의 저감을 도모할 수 있다. 또한, 기판(600) 외부에 구동 회로를 형성한 경우, 배선을 연신시킬 필요가 발생하여, 배선간의 접속수가 증가한다. 동일한 기판(600) 위에 구동 회로를 형성한 경우, 그 배선간의 접속수를 저감시킬 수 있어, 신뢰성의 향상, 또는 수율의 향상을 도모할 수 있다.
이상, 본 실시 형태에 기재하는 구성, 방법 등은, 다른 실시 형태에 기재하는 구성, 방법 등과 적절히 조합하여 사용할 수 있다.
(실시 형태 11)
본 명세서에 개시하는 반도체 장치는, 다양한 전자 기기(유기기도 포함한다)에 적용할 수 있다. 전자 기기로서는, 예를 들어 텔레비전 장치(텔레비전, 또는 텔레비전 수신기라고도 한다), 컴퓨터용 등의 모니터, 디지털 카메라, 디지털 비디오 카메라 등의 카메라, 디지털 포토 프레임, 휴대 전화기(휴대 전화, 휴대 전화 장치라고도 한다), 휴대형 게임기, 휴대 정보 단말기, 음향 재생 장치, 파칭코기 등의 대형 게임기 등을 들 수 있다. 상술한 실시 형태에서 설명한 반도체 장치를 구비하는 전자 기기의 예에 대하여 설명한다.
도 23은, 휴대형의 정보 단말기이며, 본체(1001), 하우징(1002), 표시부(1003a, 1003b) 등에 의해 구성되어 있다. 표시부(1003b)는 터치 패널로 되어 있고, 표시부(1003b)에 표시되는 키보드 버튼(1004)을 접촉함으로써 화면 조작이나, 문자 입력을 행할 수 있다. 물론, 표시부(1003a)를 터치 패널로서 구성해도 좋다. 상술한 실시 형태에서 기재한 트랜지스터를 스위칭 소자로 하여 액정 패널이나 유기 발광 패널을 제작하여 표시부(1003a, 1003b)에 적용함으로써, 휴대형의 정보 단말기의 표시부의 신뢰성을 향상시킬 수 있다.
도 23은, 여러 가지 정보(정지 화상, 동화상, 텍스트 화상 등)를 표시하는 기능, 캘린더, 일자 또는 시각 등을 표시부에 표시하는 기능, 표시부에 표시한 정보를 조작 또는 편집하는 기능, 여러 소프트웨어(프로그램)에 의해 처리를 제어하는 기능, 등을 가질 수 있다. 또한, 하우징의 이면이나 측면에, 외부 접속용 단자(이어폰 단자, USB 단자 등), 기록 매체 삽입부 등을 구비하는 구성으로 해도 좋다.
또한, 도 23에 도시하는 휴대형의 정보 단말기는, 무선으로 정보를 송수신할 수 있는 구성으로 해도 좋다. 무선에 의해, 전자 서적 서버로부터, 원하는 서적 데이터 등을 구입하여, 다운로드하는 구성으로 하는 것도 가능하다.
이상, 본 실시 형태에 기재하는 구성, 방법 등은, 다른 실시 형태에 기재하는 구성, 방법 등과 적절히 조합하여 사용할 수 있다.
<실시예 1>
본 실시예에서는, 산소가 첨가된 산화물 반도체막을 갖는 트랜지스터(이하, 트랜지스터 1이라고 나타낸다)와, 산소가 첨가되지 않은 산화물 반도체막을 갖는 트랜지스터(이하, 트랜지스터 2라고 나타낸다)의 전기 특성에 대해, 도 2, 도 7, 도 12, 도 17 및 도 18을 사용하여 설명한다. 본 실시예에서는, 실시 형태 5에 기재하는 트랜지스터를 제작했다.
우선, 트랜지스터 1, 트랜지스터 2의 제작 공정에 대해 설명한다.
도 2의 (a)에 도시한 바와 같이 기판(101) 위에 절연막(103)을 형성했다.
기판(101)으로서는, 실리콘 웨이퍼를 사용했다.
염화수소를 포함하는 산소 분위기에 있어서, 950℃에서 기판(101)을 가열하고, 기판(101) 표면에, 두께 100nm의 염소를 포함하는 산화실리콘막을 형성한 후, 기판(101)의 한쪽 면의 염소를 포함하는 산화실리콘막을 제거했다. 이어서, 기판(101)의 다른 쪽의 면, 즉 염소를 포함하는 산화실리콘막 표면에 역스퍼터 처리를 한 후, 염소를 포함하는 산화실리콘막 위에 두께 330nm의 산화실리콘막을 스퍼터링법에 의해 형성했다. 이때, 스퍼터링 조건으로서는, 산화실리콘 타깃을 사용하고, 스퍼터 가스로서 50sccm의 산소를 압력 0.4Pa의 챔버에 도입하고, 기판 온도를 100℃로 하고, 기판과 타깃 간격을 60mm로 하고, 공급 전력을 1.5kW로 했다. 이상의 공정에 의해, 기판(101) 위에 절연막(103)을 형성했다.
이어서, 절연막(103)의 표면을 평탄화 처리했다. 여기에서는, CMP 처리에 의해 절연막(103)의 표면을 30nm 연마했다.
이어서, 스퍼터링법에 의해, 두께 15nm의 In-Sn-Zn계 산화물막을 형성한 후, 가열 처리를 행하여, 절연막(103)으로부터 산소를 In-Sn-Zn계 산화물막으로 확산시켜, 산소 결손을 저감시킨 산화물 반도체막(105)을 형성했다. 그러나, 당해 가열 처리만으로는, 산화물 반도체막(105)에는 산소 결손이 잔존한다. 이때의 스퍼터링 조건으로서는, In:Sn:Zn=1:1:1의 타깃을 사용하고, 스퍼터 가스로서 유량 15sccm의 산소를 압력 0.4Pa의 챔버에 도입하고, 기판 온도를 200℃로 하고, 공급 전력을 0.1kW로 했다. 또한, 가열 처리로서는, 250℃의 챔버에 있어서 질소 분위기에서 가열한 후, 산소 분위기에서 가열했다.
이어서, 산화물 반도체막(105) 위에 포토리소그래피 공정에 의해 마스크를 형성한 후, 산화물 반도체막(105)을 선택적으로 에칭하여, 도 2의 (b)에 도시한 바와 같이, 산화물 반도체막(107a, 107c)을 형성했다. 여기에서는, ICP 에칭 장치를 사용하여 에칭을 행했다. 에칭 조건으로서, ICP 전극에 450W의 전력을 공급하고, 바이어스 전극에 100W의 전력을 공급하고, 챔버 압력을 1.9Pa로 하고, 유량 60sccm의 삼염화붕소 및 유량 20sccm의 염소를 에칭 가스로서 사용했다.
이어서, 도 7의 (a)에 도시한 바와 같이, 산화물 반도체막(107a, 107c) 위에 한 쌍의 전극(115a 내지 115d)을 형성했다. 여기에서는, 산화물 반도체막(107a, 107c) 위에 두께 100nm의 텅스텐막을 스퍼터링법에 의해 형성한 후, 텅스텐막 위에 포토리소그래피 공정에 의해 마스크를 형성하고, 텅스텐막을 선택적으로 에칭하여, 전극(115a 내지 115d)을 형성했다. 이 후, 마스크를 제거했다.
또한, 텅스텐막의 성막에 사용한 스퍼터링 조건으로서는, 텅스텐 타깃을 사용하고, 스퍼터 가스로서 유량 80sccm의 가열한 아르곤을 압력 0.8Pa의 챔버에 도입하고, 기판 온도를 230℃로 하고, 공급 전력을 1kW로 했다.
또한, 텅스텐막을 에칭하는 에칭 조건으로서는, ICP 전극에 500W의 전력을 공급하고, 바이어스 전극에 150W의 전력을 공급하고, 챔버 압력을 1.0Pa로 하고, 유량 25sccm의 사염화탄소, 유량 25sccm의 염소 및 유량 10sccm의 산소를 에칭 가스로서 사용했다.
이어서, 산화물 반도체막(107a, 107c) 및 전극(115a 내지 115d) 위에 게이트 절연막(117)을 형성했다. 여기에서는, 게이트 절연막(117)으로서 두께 100nm의 산화질화실리콘막을 CVD법에 의해 형성했다. 이때의 플라즈마 CVD법의 성막 조건은, 유량 1sccm의 실란, 유량 800sccm의 일산화이질소를 원료 가스로서, 압력 40Pa의 챔버에 도입하고, 60MHz의 고주파 전원의 전력을 150W로 하고, 기판 온도를 400℃로 하고, 전극 간격 거리를 28mm로 했다.
이어서, 도 7의 (b)에 도시한 바와 같이, 포토리소그래피 공정에 의해 마스크(109)를 형성한 후, 후에 트랜지스터 1이 되는 산화물 반도체막(107a)에 산소를 첨가했다. 여기에서는, 이온 주입 장치를 사용하고, 전자 에너지를 25kV, 산소 도우즈량을 1×1015cm-2로 했다. 또한, 후에 트랜지스터 2로 되는 산화물 반도체막(107c)에는 산소를 첨가하지 않았다. 이 결과, 도 12의 (a)에 도시한 바와 같이, 후에 트랜지스터 1이 되는 영역에서는, 산소가 첨가된 영역(143a)과, 한 쌍의 전극(115a, 115b)과 중첩하고, 산소가 첨가되지 않은 한 쌍의 영역(145a, 145b)을 갖는 산화물 반도체막(142a)을 형성했다.
이어서, 도 12의 (b)에 도시한 바와 같이, 게이트 절연막(117) 위에 게이트 전극(171a, 171c)을 형성한 후, 절연막(127)을 형성했다.
게이트 전극(171a, 171c)은, 게이트 절연막(117) 위에 스퍼터링 방법에 의해 두께 30nm의 질화탄탈막과, 두께 135nm의 텅스텐막을 적층 형성한 후, 텅스텐막 위에 포토리소그래피 공정에 의해 마스크를 형성하고, 질화탄탈막 및 텅스텐막을 선택적으로 에칭하여 형성했다.
또한, 질화탄탈막의 성막에 사용한 스퍼터링 조건으로서는, 질화탄탈 타깃을 사용하고, 스퍼터 가스로서 유량 50sccm의 아르곤 및 유량 10sccm의 질소를 압력 0.6Pa의 챔버에 도입하고, 공급 전력을 1kW의 전력으로 했다. 또한, 텅스텐막의 성막에 사용한 스퍼터링 조건으로서는, 텅스텐 타깃을 사용하고, 스퍼터 가스로서 유량 100sccm의 가열한 아르곤을 압력 2Pa의 챔버에 도입하고, 기판 온도를 230℃로 하고, 공급 전력을 4kW로 했다.
텅스텐막의 에칭 조건으로서, ICP 전극에 3000W의 전력을 공급하고, 바이어스 전극에 110W의 전력을 공급하고, 챔버 압력을 0.67Pa로 하고, 유량 45sccm의 염소, 유량 55sccm의 사불화메탄, 유량 55sccm의 산소를 에칭 가스로서 사용했다. 또한, 질화탄탈막의 에칭 조건으로서, ICP 전극에 2000W의 전력을 공급하고, 바이어스 전극에 50W의 전력을 공급하고, 챔버 압력을 1Pa로 하고, 유량 100sccm의 염소를 에칭 가스로 하여 제1 에칭을 행한 후, ICP 전극에 1000W의 전력을 공급하고, 바이어스 전극에 25W의 전력을 공급하고, 챔버 압력을 2Pa로 변경하여 제2 에칭을 행했다.
절연막(127)은, 두께 50nm의 산화알루미늄막과, 두께 300nm의 산화질화실리콘막을 적층 형성했다.
또한, 산화알루미늄막의 성막에 사용한 스퍼터링 조건으로서는, 산화알루미늄 타깃을 사용하고, 스퍼터 가스로서 유량 25sccm의 아르곤 및 유량 25sccm의 산소를 압력 0.4Pa의 챔버에 도입하고, 타깃 및 기판 간격을 60mm, 기판 온도를 250℃, 공급 전력을 2.5kW로 했다. 또한, 산화질화실리콘막의 플라즈마 CVD법의 성막 조건은, 유량 5sccm의 실란, 유량 1000sccm의 일산화이질소를 원료 가스로서, 압력 133Pa의 챔버에 도입하고, 13.56MHz의 고주파 전원의 전력을 35W로 하고, 기판 온도를 325℃로 하고 전극 간격 거리를 20mm로 했다.
이 후, 절연막(127) 위에 포토리소그래피 공정에 의해 마스크를 형성한 후, 게이트 절연막(117) 및 절연막(127)을 선택적으로 에칭하여, 개구부를 형성했다. 이어서, 당해 개구부에 한 쌍의 전극을 형성했다.
게이트 절연막(117) 및 절연막(127)을 에칭하는 에칭 조건으로서는, ICP 전극에 475W의 전력을 공급하고, 바이어스 전극에 300W의 전력을 공급하고, 챔버 압력을 3.5Pa로 하고, 유량 22.5sccm의 삼불화메탄, 유량 127.5sccm의 헬륨 및 유량 5sccm의 메탄을 에칭 가스로서 사용했다.
한 쌍의 전극은, 두께 50nm의 티타늄막, 두께 100nm의 알루미늄막 및 두께 50nm의 티타늄막을 순서대로 적층 형성한 후, 포토리소그래피 공정에 의해 마스크를 형성하고, 당해 마스크를 사용하여 선택적으로 에칭하여 형성했다.
또한, 티타늄막의 성막에 사용한 스퍼터링 조건으로서는, 티타늄 타깃을 사용하고, 스퍼터 가스로서 유량 20sccm의 아르곤을 압력 0.1Pa의 챔버에 도입하고, 기판 온도를 실온으로 하고, 공급 전력을 12kW의 전력으로 했다. 또한, 알루미늄막의 성막에 사용한 스퍼터링 조건으로서는, 알루미늄 타깃을 사용하고, 스퍼터 가스로서 유량 50sccm의 아르곤을 압력 0.4Pa의 챔버에 도입하고, 기판 온도를 실온으로 하고, 공급 전력을 1kW의 전력으로 했다.
티타늄막, 알루미늄막 및 티타늄막의 에칭 조건으로서는, ICP 전극에 450W의 전력을 공급하고, 바이어스 전극에 100W의 전력을 공급하고, 챔버 압력을 1.9Pa로 하고, 유량 60sccm의 삼염화붕소, 유량 20sccm의 염소를 에칭 가스로서 사용했다.
이상의 공정에 의해, 트랜지스터 1 및 트랜지스터 2를 제작했다.
도 18의 (a)는, 트랜지스터 1의 전기 특성이며, 도 18의 (b)는, 트랜지스터 2의 전기 특성이다. 도 18에 있어서, 좌측의 종축은 드레인 전류를 표현하고, 우측의 종축은 전계 효과 이동도를 표현하고, 횡축은 게이트 전압을 표현한다.
본 실시예의 박막 트랜지스터의 한 쌍의 전극(115a, 115b) 및 한 쌍의 전극(115c, 115d)의 대향 간격(즉, 채널 길이 방향에 있어서의 한 쌍의 전극의 거리)을 9.9㎛, 한 쌍의 전극(115a, 115b) 및 한 쌍의 전극(115c, 115d)의 대향 폭(즉, 채널 폭 방향에 있어서 한 쌍의 전극이 대향하는 거리)을 10.3㎛로 했다. 또한, 게이트 절연막(117)의 두께를 100nm, 평균 유전율을 4.1로 하여 전계 효과 이동도를 계산했다.
또한, 드레인 전압(Vd)이 0.1V이고, 게이트 전압(Vg)이 3V일 때의 온 전류(Ion_0.1로 나타낸다), 드레인 전압(Vd)이 3V이고, 게이트 전압(Vg)이 3V일 때의 온 전류(Ion_3으로 나타낸다), 드레인 전압(Vd)이 0.1V이고, 게이트 전압(Vg)이 -3V일 때의 전류(Ioff_0.1로 나타낸다), 드레인 전압(Vd)이 3V이고, 게이트 전압(Vg)이 -3V일 때의 전류(Ioff_3으로 나타낸다), 임계값 전압(Vth으로 나타낸다), 드레인 전압(Vd)이 0.1V일 때의 전계 효과 이동도(μFE_lin로 나타낸다), 드레인 전압(Vd)이 3V일 때의 전계 효과 이동도(μFE_sat으로 나타낸다)를 표 1에 나타낸다.
도 18 및 표 1로부터, 산소가 첨가된 산화물 반도체막을 갖는 트랜지스터(트랜지스터 1)는, 게이트 전압이 0V 이하에 있어서의 전류가 작은 것을 알 수 있다. 또한, 임계값 전압이 플러스인 것을 알 수 있다. 즉, 노멀리 오프의 트랜지스터이다. 한편, 산소가 첨가되지 않은 산화물 반도체막을 갖는 트랜지스터(트랜지스터 2)는, 트랜지스터 1과 비교하여, 온 전류가 크고 전계 효과 이동도(Vd=3V를 제외한다)가 높은 것을 알 수 있다.
101: 기판
103: 절연막
105, 107a, 107c: 산화물 반도체막
109: 마스크
111: 산소
113a: 산화물 반도체막
115a, 115b, 115c, 115d: 전극
117: 게이트 절연막
119a, 119c: 게이트 전극
120a, 120c: 트랜지스터
121: 도펀트
122a, 122c: 산화물 반도체막
123a, 123c, 125a, 125b, 125c, 125d: 영역
127: 절연막
130a, 130c: 트랜지스터
131: 절연막
133a, 133b, 133c, 133d: 전극
141: 산소
142a: 산화물 반도체막
143a, 145a, 145b: 영역
146a, 146c: 산화물 반도체막
147a, 147c, 149a, 149b, 149c, 149d: 영역
150a, 150c: 트랜지스터
151a, 151b, 151c, 151d: 영역
160a, 160c: 트랜지스터
161a, 161b, 161c, 161d: 사이드 월 절연막
163a, 163c: 게이트 절연막
165a, 165b, 165c, 165d: 전극
167: 절연막
169a, 169d: 전극
170a, 170c: 트랜지스터
171a, 171b, 171c: 게이트 전극
201: 기판
203: 절연막
205a, 205c: 게이트 전극
207: 게이트 절연막
209: 산화물 반도체막
210a, 210c: 트랜지스터
211a, 211c: 산화물 반도체막
213: 마스크
215: 산소
217a, 217c: 산화물 반도체막
219a, 219b, 219c, 219d: 전극
221: 절연막
301: 기판
303: 절연막
305c: 게이트 전극
307: 절연막
309a, 309c: 산화물 반도체막
310a, 310c: 트랜지스터
311: 마스크
313: 산소
315a: 산화물 반도체막
317a, 317b, 317c, 317d: 전극
318, 319: 절연막
321a, 321c: 게이트 전극
323: 마스크
325: 도펀트
326a: 산화물 반도체막
327a, 329a, 329b: 영역
331: 절연막
600: 기판
601: 화소부
602, 603: 주사선 구동 회로
604: 신호선 구동 회로
809: 버퍼
901: 기억 장치
903: 메모리 셀 어레이
905: 구동 회로
907: 입출력 버퍼
909: 워드선 구동 회로
911: 데이터선 구동 회로
913: 제어 회로
915: 로 디코더
917: 칼럼 디코더
919: 회로
921: 메모리 셀
923: 트랜지스터
925: 용량 소자
931a, 931b: NAND 회로
933: NOR 회로
1001: 본체
1002: 하우징
1003a, 1003b: 표시부
1004: 키보드 버튼
103: 절연막
105, 107a, 107c: 산화물 반도체막
109: 마스크
111: 산소
113a: 산화물 반도체막
115a, 115b, 115c, 115d: 전극
117: 게이트 절연막
119a, 119c: 게이트 전극
120a, 120c: 트랜지스터
121: 도펀트
122a, 122c: 산화물 반도체막
123a, 123c, 125a, 125b, 125c, 125d: 영역
127: 절연막
130a, 130c: 트랜지스터
131: 절연막
133a, 133b, 133c, 133d: 전극
141: 산소
142a: 산화물 반도체막
143a, 145a, 145b: 영역
146a, 146c: 산화물 반도체막
147a, 147c, 149a, 149b, 149c, 149d: 영역
150a, 150c: 트랜지스터
151a, 151b, 151c, 151d: 영역
160a, 160c: 트랜지스터
161a, 161b, 161c, 161d: 사이드 월 절연막
163a, 163c: 게이트 절연막
165a, 165b, 165c, 165d: 전극
167: 절연막
169a, 169d: 전극
170a, 170c: 트랜지스터
171a, 171b, 171c: 게이트 전극
201: 기판
203: 절연막
205a, 205c: 게이트 전극
207: 게이트 절연막
209: 산화물 반도체막
210a, 210c: 트랜지스터
211a, 211c: 산화물 반도체막
213: 마스크
215: 산소
217a, 217c: 산화물 반도체막
219a, 219b, 219c, 219d: 전극
221: 절연막
301: 기판
303: 절연막
305c: 게이트 전극
307: 절연막
309a, 309c: 산화물 반도체막
310a, 310c: 트랜지스터
311: 마스크
313: 산소
315a: 산화물 반도체막
317a, 317b, 317c, 317d: 전극
318, 319: 절연막
321a, 321c: 게이트 전극
323: 마스크
325: 도펀트
326a: 산화물 반도체막
327a, 329a, 329b: 영역
331: 절연막
600: 기판
601: 화소부
602, 603: 주사선 구동 회로
604: 신호선 구동 회로
809: 버퍼
901: 기억 장치
903: 메모리 셀 어레이
905: 구동 회로
907: 입출력 버퍼
909: 워드선 구동 회로
911: 데이터선 구동 회로
913: 제어 회로
915: 로 디코더
917: 칼럼 디코더
919: 회로
921: 메모리 셀
923: 트랜지스터
925: 용량 소자
931a, 931b: NAND 회로
933: NOR 회로
1001: 본체
1002: 하우징
1003a, 1003b: 표시부
1004: 키보드 버튼
Claims (18)
- 반도체 장치로서,
제1 트랜지스터 및 제2 트랜지스터를 포함하고,
상기 제1 트랜지스터는,
제1 산화물 반도체막과,
상기 제1 산화물 반도체막 위의 제1 절연막과,
상기 제1 절연막을 개재하는, 상기 제1 산화물 반도체막 위의 제1 게이트 전극을 포함하고,
상기 제2 트랜지스터는,
제2 산화물 반도체막과,
상기 제2 산화물 반도체막 위의 상기 제1 절연막과,
상기 제1 절연막을 개재하는, 상기 제2 산화물 반도체막 위의 제2 게이트 전극을 포함하고,
상기 제1 산화물 반도체막 및 상기 제2 산화물 반도체막 각각은 채널 영역에 복수의 산화물 반도체 결정을 포함하고,
상기 복수의 산화물 반도체 결정의 c축은 상기 채널 영역에서 서로 정렬되고,
상기 제1 산화물 반도체막의 산소 농도는 상기 제2 산화물 반도체막의 산소 농도보다 높은, 반도체 장치. - 제1항에 있어서,
상기 제1 트랜지스터의 임계값 전압은 상기 제2 트랜지스터의 임계값 전압보다 낮은, 반도체 장치. - 제1항에 있어서,
상기 제1 산화물 반도체막은,
상기 제1 게이트 전극과 중첩하는 제1 영역과,
상기 제1 영역을 개재하는 한 쌍의 제2 영역을 포함하고,
상기 제2 산화물 반도체막은,
상기 제2 게이트 전극과 중첩하는 제3 영역과,
상기 제3 영역을 개재하는 한 쌍의 제4 영역을 포함하고,
상기 한 쌍의 제2 영역 및 상기 한 쌍의 제4 영역 각각은 도펀트를 포함하고,
상기 도펀트는, 붕소, 질소, 인, 비소, 헬륨, 네온, 아르곤, 크립톤, 크세논 및 불소로 구성된 그룹으로부터 선택된 적어도 하나인, 반도체 장치. - 제3항에 있어서,
상기 도펀트의 농도는 5×1018atoms/㎤ 이상 1×1022atoms/㎤ 이하인, 반도체 장치. - 제3항에 있어서,
상기 제1 게이트 전극은 상기 제1 산화물 반도체막의 상기 제1 영역을 덮고,
상기 제2 게이트 전극은 상기 제2 산화물 반도체막의 상기 제3 영역을 덮는, 반도체 장치. - 반도체 장치로서,
제1 트랜지스터 및 제2 트랜지스터를 포함하고,
상기 제1 트랜지스터는,
제1 게이트 전극과,
제1 절연막을 개재하여, 상기 제1 게이트 전극과 중첩하는 제1 산화물 반도체막을 포함하고,
상기 제2 트랜지스터는,
제2 게이트 전극과,
상기 제1 절연막을 개재하여, 상기 제2 게이트 전극과 중첩하는 제2 산화물 반도체막을 포함하고,
상기 제1 산화물 반도체막 및 상기 제2 산화물 반도체막 각각은 채널 영역에 복수의 산화물 반도체 결정을 포함하고,
상기 복수의 산화물 반도체 결정의 c축은 상기 채널 영역에서 서로 정렬되고,
상기 제1 산화물 반도체막의 산소 농도는 상기 제2 산화물 반도체막의 산소 농도보다 높은, 반도체 장치. - 제6항에 있어서,
상기 제1 산화물 반도체막은 상기 제1 게이트 전극 위에 있고,
상기 제2 산화물 반도체막은 상기 제2 게이트 전극 위에 있는, 반도체 장치. - 제6항에 있어서,
상기 제2 트랜지스터는 복수의 게이트 전극을 포함하는, 반도체 장치. - 제1항 또는 제6항에 있어서,
상기 제1 산화물 반도체막과 상기 제2 산화물 반도체막 각각은 인듐 및 아연을 포함하는, 반도체 장치. - 제1항 또는 제6항에 있어서,
상기 제1 산화물 반도체막과 상기 제1 절연막 사이에 제1 소스 전극 및 제1 드레인 전극과,
상기 제2 산화물 반도체막과 상기 제1 절연막 사이에 제2 소스 전극 및 제2 드레인 전극을 더 포함하는, 반도체 장치. - 제10항에 있어서,
상기 제1 산화물 반도체막은,
상기 제1 게이트 전극과 중첩하는 제1 영역과,
상기 제1 영역을 개재하고, 상기 제1 소스 전극과 상기 제1 드레인 전극 중 어느 것과도 중첩하지 않는 한 쌍의 제2 영역과,
상기 제1 영역 및 상기 한 쌍의 제2 영역을 개재하고, 상기 제1 소스 전극 또는 상기 제1 드레인 전극과 중첩하는 한 쌍의 제3 영역을 포함하고,
상기 제2 산화물 반도체막은,
상기 제2 게이트 전극과 중첩하는 제4 영역과,
상기 제4 영역을 개재하고, 상기 제2 소스 전극과 상기 제2 드레인 전극 중 어느 것과도 중첩하지 않는 한 쌍의 제5 영역과,
상기 제4 영역 및 상기 한 쌍의 제5 영역을 개재하고, 상기 제2 소스 전극 또는 상기 제2 드레인 전극과 중첩하는 한 쌍의 제6 영역을 포함하고,
상기 한 쌍의 제2 영역, 상기 한 쌍의 제3 영역, 상기 한 쌍의 제5 영역 및 상기 한 쌍의 제6 영역 각각은 도펀트를 포함하고,
상기 도펀트는, 붕소, 질소, 인, 비소, 헬륨, 네온, 아르곤, 크립톤, 크세논 및 불소로 구성된 그룹으로부터 선택된 적어도 하나인, 반도체 장치. - 제11항에 있어서,
상기 도펀트의 농도는 5×1018atoms/㎤ 이상 1×1022atoms/㎤ 이하인, 반도체 장치. - 삭제
- 삭제
- 삭제
- 삭제
- 삭제
- 삭제
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