KR101353893B1

KR101353893B1 - 가산기 및 전류 모드형 스위칭 레귤레이터

Info

Publication number: KR101353893B1
Application number: KR1020080013886A
Authority: KR
Inventors: 오사무 우에하라
Original assignee: 세이코 인스트루 가부시키가이샤
Priority date: 2007-02-17
Filing date: 2008-02-15
Publication date: 2014-01-20
Also published as: KR20080077049A; US7615973B2; US20080203988A1; TW200843305A; TWI427907B; JP2008206237A; JP5191671B2; CN101247086A; CN101247086B

Abstract

본 발명은 모든 회로를 CMOS로 형성할 수 있고, 종래예와 비교해 프로세스를 간이화해 칩 사이즈를 축소할 수 있는 가산기를 제공한다.

본 발명의 가산기는, 입력 전압에 대응한 전류를 흐르게 하는 제1 및 제2 VI 컨버터와, 제1 및 제2 VI 컨버터의 출력 단자에, 일단이 공통으로 접속되고, 타단이 접지되고, 저항값이 조정 가능한 전류 가산 저항을 가지며, 제1 VI 컨버터 및 제2 VI 컨버터가, 기준 전류를 생성하는 전단(前段) VI 컨버터와, 입력 전압에 대응한 전류를 생성하는 후단(後段) VI 컨버터와, 레퍼런스측의 제1 단자에 전단 VI 인버터가 접속되고, 제1 단자에 대응하는 전류를 흐르게 하는 제1 출력 단자에 후단 VI 인버터를 접속한 제1 커런트 미러 회로와, 레퍼런스측의 제2 단자에 제1 출력 단자가 접속되고, 제2 단자에 흐르는 전류에 대응하여 제2 출력 단자로부터의 전류비를 조정 가능한 제2 커런트 미러 회로로 이루어지며, 전류 가산 저항의 일단의 전압을 가산 전압으로서 출력한다.

Description

가산기 및 전류 모드형 스위칭 레귤레이터{ADDER AND CURRENT MODE-TYPE SWITCHING REGULATOR}

본 발명은, 직류의 입력 전원을 이용하여, 출력 전압 및 출력 전류의 검출값에 기초하여, 출력 전압을 제어하는 전류 모드 스위칭 레귤레이터 및 그에 이용하는 가산기에 관한 것이다.

전류 모드 강압형 스위칭 레귤레이터로서는, 도 6에 나타내는 구성의 회로가 이용되고 있다(예를 들면, 특허 문헌 1 참조).

이 회로에 있어서, 스위치(107)가 온함으로써, 전원으로부터 코일(108)에 전류가 흐르고, 입력 전압(Vi)이, 전기 에너지(즉, 전하)로서 코일(108)에 축적되는 것과 함께 출력 콘덴서(112)에 축적된다. 또, 스위치(107)가 오프함으로써, 출력 콘덴서(112)에 축적된 전기 에너지가 부하를 통해 방전된다.

따라서, 도 6의 전류 모드 강압형 스위칭 레귤레이터는, 코일(108)에 대해서 축적된 전기 에너지가, 출력 콘덴서(112)에 의해 평균화(적분)된 전압이 부하에 공급된다.

에러 앰프(101)는, 반전 입력 단자에 대해서, 저항(110) 및 저항(111)으로 출력 전압을 분압한 검출 전압이 입력되고, 비반전 입력 단자에 대해서, 기준 전압원(100)으로부터 출력되는 기준 전압(Vref)이 입력되고, 상기 검출 전압과 기준 전압(Vref)의 차이를 증폭하여, 증폭된 결과를 검출 증폭 전압으로서 콤퍼레이터(105)의 반전 입력 단자로 출력한다.

I/V 회로(121)는, 코일(108)에 흐르는 전류를 검출하고, 이 전류에 대응하는 전압을 생성하여, 가산기(103)의 한쪽 입력 단자로 출력한다.

I/V 회로(122)는, 부하에 흐르는 전류를 검출하고, 이 전류에 대응하는 전압을 생성하여, 가산기(103)의 다른 쪽 입력 단자로 출력한다.

가산기(103)는, 한쪽 입력 단자 및 다른 쪽 입력 단자 각각으로부터 입력되는 전압을 가산하고, 양쪽을 가산한 결과를 보상 전압으로서, 콤퍼레이터(105)의 비반전 입력 단자로 출력한다.

즉, 상기 보상 전압은, 부하 또는 코일(108)에 직렬로 접속한 검출기를 이용하여, 각 소자에 흐르는 전류를 검출하고, 부하 또는 코일(108)에 흐르는 전류의 전류값에 비례한 값을 전압값으로 변환하여, 가산기(103)에 의해 가산된 것이다.

콤퍼레이터(105)는, 반전 입력 단자에 상기 검출 증폭 전압이 입력되고, 비반전 입력 단자에 보상 전압이 입력되고, 검출 증폭 전압 및 보상 전압을 비교하여, 비교 결과를 제어 신호로서, SR-래치(106)의 리셋 단자(R)에 출력한다. 이 때문에, 출력 전압이 높아짐에 따라, 에러 앰프(101)가 출력하는 검출 증폭 전압이 상승하고, 콤퍼레이터(105)는, 검출 증폭 전압이 보상 전압을 초과한 경우, 제어 신호를 H레벨로부터 L레벨로 변화시킨다. 또, 콤퍼레이터(105)는, 검출 증폭 전압 이 보상 전압보다 낮아진 경우, 제어 신호를 L레벨로부터 H레벨로 변화시킨다.

따라서, SR-래치(106)는, 세트 단자에 발진기(104)로부터, 일정 주기의 클록 신호가 입력되고, 세트되면 스위치 신호를 H레벨로 하고, H레벨의 제어 신호가 입력되면 출력을 리셋하여, 스위치 신호를 L레벨로 한다. 스위치(107)는, 입력되는 스위치 신호가 H레벨인 상태로 온하고, L레벨인 상태로 오프한다.

[특허 문헌 1:일본국 특허공개 2002-281742호 공보]

상술한 바와 같이, 전류 모드 강압형 스위칭 레귤레이터는, 출력 전압과 출력 전류의 쌍방의 피드백 정보에 의해, 출력 전압을 생성하기 위해, 스위치(107)의 온/오프 상태를 제어하는 스위치 신호의 듀티를 제어하고 있다.

그러나, 종래예에 있어서는, 가산기(103) 및 이 가산기(103)에 입력되는 보상 램프파를 생성하는 슬로프 보상 회로(102)를, CMOS에 의해 형성한 경우, 임계값 전압의 편차에 의해, 각 회로에 있어서의 앰프의 게인이 편차가 생기고, 칩마다 보상 램프파 및 가산기(102)의 특성이 달라 스위칭 레귤레이터의 특성이 설계값에 대해서 달라진다.

이 때문에, 종래에 있어서는, 상술한 게인의 편차를 억제하고, 보상 램프파의 전압에 대응한 전류와, 코일(108)에 흐르는 전류에 대응한 센스 전압을 가산하여, 슬로프 보상한 센스 전압을 생성하기 위해, 바이폴라 또는 도 7(특허 문헌 1)에 나타낸 바이CMOS(바이폴라와 CMOS의 혼재)를 이용하여, 가산기(103)를 구성하고 있다.

그러나, 가산기(103)를 포함한 각 회로를 바이폴라나 바이CMOS로 형성한 경우, CMOS와 비교하여, 프로세스가 번잡해지고, 또한 미세화가 불가능하고, 칩 사이즈를 축소할 수 없다는 결점이 있다.

본 발명은, 이러한 사정을 감안하여 이루어진 것이며, 모두 CMOS(Complemetary Metal Oxide Semiconductor)로 형성할 수 있고, 종래예와 비교 하여, 프로세스를 간이화하고, 칩 사이즈를 축소할 수 있는 가산기를 제공하는 것을 목적으로 한다.

본 발명의 가산기는, 입력되는 복수의 전압을 VI 변환하고, 얻어진 전류를 가산하고, IV 변환하여 가산 결과로서 출력하는 가산기로서(실시 형태에 있어서는, 전류 모드형 스위칭 레귤레이터에 있어서, 코일에 흐르는 코일 전류의 전류값에 따른 센스 전압과 슬로프 보상에 이용되는 보상 램프 파형의 전압을 가산에 이용하는 가산기로서), 제1 입력 전압의 전압값에 대응한 제1 전류를 흐르게 하는 제1 VI 컨버터와, 제2 입력 전압의 전압값에 대응한 제2 전류를 흐르게 하는 제2 VI 컨버터와, 상기 제1 및 제2 VI 컨버터의 출력 단자에, 일단이 공통으로 접속되고, 타단이 접지되고, 저항값을 조정 가능하게 구성되어 있는 전류 가산 저항을 가지며, 상기 제1 VI 컨버터 및 제2 VI 컨버터가 기준 전류를 생성하는 전단 VI 컨버터(본 실시 형태에 있어서는, 전단 VI 컨버터(61) 또는 전단 VI 컨버터(63))와, 입력 전압에 대응한 전류를 생성하는 후단 VI 컨버터(본 실시 형태에 있어서는 후단 VI 컨버터(62) 또는 후단 VI 컨버터(64))와, 레퍼런스측의 제1 단자에 상기 전단 VI 인버터가 접속되고, 제1 단자(실시 형태에 있어서는 N채널 트랜지스터(M4 또는 M24)의 드레인)에 대응하는 전류가 흐르는 제1 출력 단자에 후단 VI 인버터가 접속된 제1 커런트 미러 회로(본 실시 형태에 있어서는 제1 또는 제3 커런트 미러 회로)와, 레퍼런스측의 제2 단자(실시 형태에 있어서는 N채널 트랜지스터(M7 또는 M27)의 드레인)에 상기 제1 출력 단자가 접속되고, 상기 제2 단자에 흐르는 전류에 대응하여, 제2 출력 단자로부터 흐르게 하는 전류의 비를 조정 가능한 제2 커런트 미러 회로(본 실시 형태에 있어서는 제2 또는 제4 커런트 미러 회로)로 구성되고, 상기 제1 및 제2 전류가 흐름으로써, 상기 전류 가산 저항의 일단에 발생하는 전압을, 제1 입력 전압과 제2 입력 전압의 가산 결과의 가산 전압으로서 출력하는 것을 특징으로 한다.

본 발명의 가산기는, 상기 제1 VI 컨버터 및 제2 VI 컨버터 중 어느 하나의 상기 제2 단자의 전압을 검출하는 검출 회로를 갖고 있는 것을 특징으로 한다.

본 발명의 가산기는, 상기 제1 VI 컨버터 및 제2 VI 컨버터에 있어서, 상기 전단 VI 컨버터가 제1 정전류원이 소스에 접속되고, 게이트 및 드레인이 접지된 제1 P채널 트랜지스터(본 실시 형태에 있어서는 P채널 트랜지스터(M3))와, 게이트가 상기 제1 P채널 트렌지스터의 소스에 접속되고, 소스가 저항을 통해 접지된 제1 N채널 트랜지스터(본 실시 형태에 있어서는 N채널 트랜지스터(M4))로 구성되고, 상기 후단 VI 인버터가 제2 정전류원이 소스에 접속되고, 게이트에 상기 입력 전압이 인가되고, 드레인이 접지된 제2 P채널 트랜지스터(본 실시 형태에 있어서는 P채널 트랜지스터(M6))와, 게이트가 상기 제2 P채널 트랜지스터의 소스에 접속되고, 소스가 저항을 통해 접지된 제2 N채널 트랜지스터(본 실시 형태에 있어서는 N채널 트랜지스터(M7))로 구성되고, 제1 커런트 미러 회로가 소스가 전원에 접속되고, 게이트와 드레인이 상기 제1 N채널 트랜지스터의 드레인에 접속된 제3 P채널 트랜지스터(본 실시 형태에 있어서는 P채널 트랜지스터(M5))와, 소스가 전원에 접속되고 게이트가 상기 제3 P채널 트랜지스터의 게이트에 접속되고, 드레인이 상기 제2 N채널 트랜지스터의 드레인에 접속된 제4 P채널 트랜지스터(본 실시 형태에 있어서는 P채널 트랜지스터(M8))로 구성되고, 상기 제2 커런트 미러 회로가 소스가 전원에 접속되고, 게이트와 드레인이 상기 제2 N채널 트랜지스터의 드레인에 접속된 제5 P채널 트랜지스터(본 실시 형태에 있어서는 P채널 트랜지스터(M9))와, 소스가 전원에 접속되고, 게이트가 상기 제5 P채널 트랜지스터의 게이트에 접속되고, 드레인이 상기 조정 저항의 일단에 접속되고, 전류량이 조정 가능한 제6 P채널 트랜지스터(본 실시 형태에 있어서는 P채널 트랜지스터(M10))로 구성되어 있는 것을 특징으로 한다.

본 발명의 가산기는, 상기 검출 회로가, 소스가 전원에 접속되고, 게이트가 상기 제6 P채널 트랜지스터의 게이트에 접속되고, 소스가 저항을 통해 접지되어 있는 제7 P채널 트랜지스터로 구성되어 있는 것을 특징으로 한다.

본 발명의 전류 모드형 스위칭 레귤레이터는, 슬로프 보상의 보상 램프 파형을 출력하는 슬로프 보상 회로와, 부하에 공급되는 전류를 검출하고, 이 전류에 대응하는 센스 전압을 생성하는 커런트 검출 회로와, 상기 보상 램프 파형의 전압과 센스 전압을 가산하여 슬로프 보정한 보상 센스 전압을 생성하는 가산기와, 상기 보상 센스 전압에 의해, 출력 전압의 제어를 행하는 출력 전압 제어 회로를 가지며, 상기 가산기로서, 상기 어느 하나에 기재된 가산기를 이용하는 것을 특징으로 한다

이상 설명한 구성을 채용함으로써, 본 발명에 의하면, 제1 VI 컨버터 및 제2 VI 컨버터에 있어서의 전단 VI 컨버터, 후단 VI 컨버터, 제1 커런트 미러 회로, 제 2 커런트 미러 회로를 구성하는 각 트랜지스터가 프로세스에 있어서의 임계값 전압의 편차에 의해 출력되는 가산 결과가 편차가 생긴 경우, 조정 저항 및/또는 조정 가능한 제2 커런트 미러 회로에 있어서, 전류량의 조정을 행함으로써, 임계값 전압에 의한 편차를 억제하는 것이 가능해지고, 종래와 같이 바이폴라나 바이CMOS로 구성하는 일없이, 전체 트랜지스터를 CMOS 구성으로서 형성할 수 있고, 전류 모드형 스위칭 레귤레이터 반도체 장치의 프로세스를 간이화하여, 칩 사이즈를 축소하는 것이 가능하며, 제조 코스트를 저하시키는 것이 가능하다.

이로 인해, 본 발명에 의하면, 상술한 가산기를 이용함으로써, 코일에 흐르는 전류에 대응한 센스 전압과, 보상 램프 파형의 전압을 칩 간의 편차없이 가산하는 것이 가능해지며, 부하에 대응한 출력 전압을 고속이며 높은 정밀도로 출력할 수 있는 전류 모드형 스위칭 레귤레이터를 염가로 구성할 수 있다.

이하, 본 발명의 일 실시 형태에 의한 커런트 검출 회로(5)를 이용한, 전류 모드 강압형 스위칭 레귤레이터용 반도체 장치(1)를 도면을 참조해 설명한다. 도 1은 동일 실시 형태에 의한 전압 강하형 스위칭 레귤레이터의 구성예를 나타내는 블럭도이다. 본원 발명에 있어서의 가장 특징적인 구성은, 출력 단자(Pout)로부터 출력되는 출력 전압(Vout)을 제어하는 전압을 생성하기 위해, 보상 램프파의 전압과 커런트 센스 회로(5)가 출력하는 센스 전압을 가산하는 가산기(7)이며, 상세한 것에 대하여는 상술한다.

이 도면에 있어서, 본 실시 형태의 전류 모드 강압형 스위칭 레귤레이터는, 전류 모드 강압형 스위칭 레귤레이터용 반도체 장치(1)와, 전압 변환(본 실시 형태에 있어서는 강압)에 이용하는 코일(L)과, 이 코일(L)로부터 출력되는 전압을 평활 하는 평활용 콘덴서(C2)로 구성되고, P채널형 MOS트랜지스터(이하, P채널 트랜지스터)(M1)가 온하고, N채널형 MOS 트랜지스터(이하, N채널 트랜지스터)(M2)가 오프함으로써, 단자(Pin)를 통해 전원(D1)으로부터 출력 단자(CONT 단자)를 통해 코일(L)에 전류가 흐르고, 전원(D1)의 전압인 입력 전압(Vin)이, 전기 에너지(즉, 전하)로서 코일(L)에 축적된다. 또, P채널 트랜지스터(M1)가 오프하고, N채널 트랜지스터(M2)가 온함으로써, 코일(L)에 축적된 전기 에너지가 방전된다. 전원(D1)의 출력 단자와 접지점 사이에는, 콘덴서(C1)가 접속되어 있다.

P채널 트랜지스터(M1)는 소스가 단자(Pin)에 접속되고, 즉 단자(Pin)를 통해 전원(D1)에 소스가 접속되고, N채널 트랜지스터(M2)는 소스가 단자(Ps)에 접속되고, 즉 단자(Ps)를 통해 접지되어 있다. 다른 과전압 보호 회로(13), 에러 앰프(3), 슬로프 보상 회로(4), 커런트 센스 회로(5), PWM 콤퍼레이터(6), 가산기(7), 발진기(8), PWM 제어 회로(9) 및 OR 회로(12)의 각 회로는, 단자(Pin)를 통해 전원(D1)과 접속되고, 단자(Ps)를 통해 접지점과 접속되어 있다.

따라서, 전류 모드 강압형 스위칭 레귤레이터는, 코일(L)에 대해서 전기 에너지를 축적하는 기간과 방전하는 기간에서, 출력 단자(Pout)로부터 부하에 대해서 출력되는 출력 전압(Vout)이 조정되고, 코일(L)과 콘덴서(C2)에 의해 평균화(적분)된 출력 전압(Vout)이 부하에 공급된다.

P채널 트랜지스터(M1)는, 드레인이 N채널 트랜지스터(M2)의 드레인과, 단 자(CONT)로 접속(직렬 접속)되고, 코일(L)의 일단이 이 단자(CONT)에 접속되고, 타단이 부하에(즉 출력 단자(Pout)에) 접속되어 있다. 또, P채널 트랜지스터(M1)는 게이트가 PWM 제어 회로(9)의 단자(QB)에 접속되고, N채널 트랜지스터(M2)는 게이트가 PWM 제어 회로(9)의 단자(Q)에 접속되어 있다.

에러 앰프(3)는, 반전 단자에 콘덴서(C2)와 코일(L)의 접속점인 출력 단자의 전압, 즉 출력 전압(Vout)을 저항(R1) 및 저항(R2)(직렬 접속한 분압 회로)에 의해 분압한 분압 전압이 입력되고, 비반전 단자에 기준 전원(D2)이 출력하는 기준 전압(Vref)이 입력되고, 상기 분압 전압과 기준 전압(Vref)의 차이를 증폭하고, 증폭된 결과를 검출 전압으로서 PWM 콤퍼레이터(6)의 반전 입력 단자로 출력한다. 또, 출력 전압(Vout)이 입력되는 단자(FD)와, 저항(R1) 및 저항(R2)의 접속점과의 사이에, 출력 전압의 변화를 저항(R1) 및 저항(R2)의 접속점에 대해 위상 제어용의 콘덴서(C3)가 끼워져 있다.

여기서, 스위칭 레귤레이터가 출력하는 출력 전압(Vout)에 있어서, 부하에 공급하는 전압의 목표치인 목표 전압은, 에러 앰프(3)에 접속된 기준 전압원(D2)의 기준 전압(Vref)으로서 설정되어 있다. 즉, 본 실시 형태에 있어서는, 목표 전압의 정의는, 출력 전압의 부하에 대해서 부여하는 제어 목표로서 설정되어 있는 전압을 나타내고 있다. 에러 앰프(3)에 있어서, 기준 전압은, 이미 설명한 바와 같이, 분압 회로에 의해 출력 전압이 분압된 분압 전압과 비교되는 전압이며, 출력 전압이 목표 전압과 일치했을 때에 있어서의 분압 전압이 설정된다. 따라서, 이 분압 회로로 출력 전압을 분압한 분압 전압이, 상기 기준 전압을 초과한 경우, 출 력 전압이 목표 전압을 초과한 것으로 하고 있다.

슬로프 보상 회로(4)는, 발진기(8)가 발진하는 클록 신호의 주파수의 주기(T)에 동기하여, 톱니 형상의 보상 램프파(후에 설명하는 경사(m)에 의해 선형으로 차례차례 변화하는 전압 파형)를 발생하여, 가산기(7)의 입력 단자(a)로 출력한다.

커런트 센스 회로(5)는, 코일(L)에 흐르는 전류의 전류값을 검출, 즉 부하 용량의 변동에 대응한 전류 변동을 검출하고, 센스 전압(코일에 흐르는 전류값에 대응하고 있다)(S1)을 생성하고, 가산기(7)의 입력 단자(b)에 출력한다. 이 센스 전압은, 상기 슬로프 보상 회로(4)가 출력하는 보상 램프파의 전압에 의해 슬로프 보상(보정)되게 된다.

여기서, 코일(L)에 흐르는 전류의 변화에 대응하여, 출력 전압(Vout)이 변화하기 때문에, 슬로프 보상의 보상 램프파의 전압값에 대해, 코일(L)에 흐르는 전류의 전류 변화에 대응한 센스 전압을 구하고, 후술하는 바와 같이, 보상 램프파에 대해서 피드백함으로써, 높은 정밀도의 제어를 행할 수 있다.

즉, 코일(L)에 흐르는 전류에 대응시켜, P채널 트랜지스터(M1)를 온하는 기간의 조정을 행한다. 따라서, 코일(L)에 흐르는 전류에 대응한 센스 전압이, 보상 램프파의 전압에 의해 슬로프 보상되고, 코일(L)에 흐르는 전류(1차 정보)에 의해 출력 전압이 결정되기 때문에, 부하 변동에 대한 제어의 응답 속도가 고속이 된다.

가산기(7)는 상술한 바와 같이, 슬로프 보상 회로(4)가 출력하는 보상 램프파의 전압값(입력 단자(a)에 입력된다)과, 커런트 센스 회로(5)로부터 출력되는 센 스 전압(입력 단자(b)에 입력된다)을 가산함으로써, 코일(L)에 흐르는 전류에 대응한 센스 전압을, 보상 램프파에 의해 슬로프 보상하여, PWM 콤퍼레이터(6)의 비반전 입력 단자로 출력한다.

PWM 콤퍼레이터(6)는, 에러 앰프(3)로부터 출력되는 검출 전압과, 가산기(7)로부터 입력되는 상기 슬로프 보상된 센스 전압의 전압값을 비교하여, 도 2에 나타내는 바와 같이, 보상 램프파의 전압값이 검출 전압을 초과한 경우, PWM 제어 신호를 H레벨의 펄스로서 출력한다.

발진기(8)는 미리 설정되어 있는 주기(T)에 의해, 주기적으로 클록 신호(H레벨의 펄스)를 출력한다.

PWM 제어 회로는, 도 2에 나타내는 바와 같이, 클록 신호의 상승 에지에 동기하여, P채널 트랜지스터(M1)의 게이트에 출력 단자(QB)를 통해 L레벨의 전압을 인가해 온 상태로 하고, N채널 트랜지스터(M2)의 게이트에 출력 단자(Q)를 통해 L레벨의 전압을 인가해 오프 상태로 한다.

또, PWM 제어 회로(9)는, PWM 제어 신호(H레벨의 펄스)의 상승 에지에 동기 하여, P채널 트랜지스터(M1)의 게이트에 출력 단자(QB)를 통해 H레벨의 전압을 인가해 오프 상태로 하고, N채널 트랜지스터(M2)의 게이트에 출력 단자(Q)를 통해 H레벨의 전압을 인가해 온 상태로 한다.

과전압 보호 회로(2)는, 비반전 입력 단자에 분압 전압이 입력되고, 반전 입력 단자에 기준 전압(Vref)이 입력되어 있고, 출력 전압이 미리 설정된 전압, 즉 이 출력 전압에 대응하는 분압 전압이 기준 전압(Vref)을 초과한 경우, N채널 트랜 지스터(M35)를 온하고, 부하 보호 및 반도체소자(1)의 보호를 위해 출력 전압(Vout)을 저하시킨다.

상술한 슬로프 보상이란, 전류 모드 스위칭 레귤레이터에 있어서, 코일에 흐르는 전류가 연속 모드로 연속 50％ 이상의 듀티 사이클로 동작한 경우, 스위칭 주파수의 정수배의 주기로 발진, 즉 서브 하모닉 발진을 일으키는 것이 알려져 있다. 여기서, 코일에 흐르는 전류의 상승 슬로프는, 입력 전압(Vin)과 코일(L)의 인덕턴스값으로 결정되고, 또 코일에 흐르는 전류의 하강 슬로프는 출력 단자에 접속된 부하의 에너지 소비에 의해 결정되어 있다.

동일한 주기에 있어도, P채널 트랜지스터(M1)와 N채널 트랜지스터(M2)의 스위칭의 온/오프의 듀티가 편차가 생기는 일이 많고, 도 3에 나타내는 바와 같이, 코일에 흐르는 전류(IL)가 ΔIo 어긋난 점으로부터 개시되면, 다음의 주기에서는 ΔIo1＜ΔIo2가 되고, 개시하는 전류값이 서서히 증가해, 몇 주기째인가에서 안정된 동작을 행하기 위해 서브 하모닉 발진을 일으키게 된다.

반대로, 어긋나는 전류를 ΔIo1＞ΔIo2가 되도록, 즉 서서히 개시하는 전류(Io)가 작아지도록 제어한 경우, 변화가 서서히 수속되어, 안정 동작이 된다.

이 때문에, 서브 하모닉 발진을 일으키는 코일 전류가 연속해서 50％ 이상의 듀티 사이클에서도 안정되게 동작시키도록, 다음의 주기에 있어서의 개시 전류를 감소시키기 위해서, 상술한 슬로프 보상이 필요해진다.

안정 동작을 행하기 위해서는, 슬로프 보상의 상승선의 경사(m)는 Δio1＞Δio2가 되도록, 일반적으로, 전류 모드 강압형 스위칭 레귤레이터의 경우, 하기 식 에서 나타내는 경사(m)로 할 필요가 있다.

m≥(m2-m1)/2=(2Vout-Vin)/2L

여기서, m2는 코일 전류의 하강 슬로프의 경사, 즉 전류 감소율이며,

m2=(Vou-Vin)/L

로 나타낸다.

또, m1은 코일 전류의 상승 슬로프의 경사, 즉 전류 증가율이며,

m1=Vin/L

로 나타낸다.

슬로프 보상 회로(4)는, 상술한 m의 기울기를 갖는 톱니파형상의 슬로프 보상의 보상 램프파를, 발진기(8)가 출력하는 클록 신호에 동기하여 출력한다.

다음에, 도 4를 이용하여, 본 발명의 실시 형태에 의한 가산기(7)를 상세하게 설명한다. 도 4는 본 실시 형태에 의한 가산기(7)의 구성 회로예를 나타낸 개념도이다.

가산기(7)는, P채널 트랜지스터(M3, M5, M6, M8, M9, M10, M23, M25, M26, M28, M29, M30, M40)와, N채널 트랜지스터(M4, M7, M24, M27)와, 저항(R11, R12, R21, R22, Ra1, Ra2, Rb)와, 정전류원(50, 51, 52 및 53)으로 구성되어 있다.

P채널 트랜지스터(M3), N채널 트랜지스터(M4) 및 저항(R11)은 전단 VI 컨버터를 구성하고, P채널 트랜지스터(M6), N채널 트랜지스터(M7) 및 저항(R12)은 후단 VI 컨버터를 구성하고 있다. 여기서, 저항(R11 및 R12)은 동일한 저항값을 갖고 있다.

또, P채널 트랜지스터(M5 및 M8)는 제1 커런트 미러 회로를 구성하고, P채널 트랜지스터(M9 및 M10)는 제2 커런트 미러 회로를 구성하고 있다.

마찬가지로, P채널 트랜지스터(M23), N채널 트랜지스터(M24) 및 저항(R21)은 제3 서브 VI 컨버터를 구성하고, P채널 트랜지스터(M26), N채널 트랜지스터(M27) 및 저항(R22)은 제4 서브 VI 컨버터를 구성하고 있다. 여기서, 저항(R21) 및 저항(R22)은 동일한 저항값이다.

또, P채널 트랜지스터(M25 및 M28)는 제3 커런트 미러 회로를 구성하고, P채널 트랜지스터(M29 및 M30)는 제4 커런트 미러 회로를 구성하고 있다.

또, 상기 전단 VI 컨버터(61) 및 후단 VI 컨버터(62)와, 제1 및 제2 커런트 미러 회로에 의해 제1 VI 컨버터가 구성되고, 상기 전단 VI 컨버터(63) 및 후단 VI 컨버터(64)와, 제3 및 제4 커런트 미러 회로에 의해 제2 VI 컨버터가 구성되어 있다.

저항(Ra1)과 저항(Rb)은 조정 저항을 형성하고, P채널 트랜지스터(M40)와 저항(Ra2)은 검출 회로를 구성하고 있다.

P채널 트랜지스터(M3)는, 소스가 정전류원(50)을 통해 전원(Vin) 배선에 접속되고, 게이트 및 소스가 접지되어 있다.

N채널 트랜지스터(M4)는, 게이트가 P채널 트랜지스터(M3)의 소스에 접속되고, 소스가 저항(R11)을 통해 접지되어 있다.

P채널 트랜지스터(M5)는, 소스가 전원 배선에 접속되고, 게이트와 드레인의 접속점(레퍼런스측)이 N채널 트랜지스터(M4)의 드레인에 접속되어 있다.

P채널 트랜지스터(M8)는, 소스가 전원 배선에 접속되고, 게이트가 P채널 트랜지스터(M5)의 게이트에 접속되고, 드레인이 출력 단자로 되어 있다.

P채널 트랜지스터(M6)는, 소스가 정전류원(51)을 통해 전원 배선에 접속되고, 게이트가 입력 단자(a)에 접속되고, 소스가 접지되어 있다.

N채널 트랜지스터(M7)는, 게이트가 P채널 트랜지스터(M6)의 소스에 접속되고, 소스가 저항(R12)을 통해 접지되어 있다.

P채널 트랜지스터(M9)는, 소스가 전원 배선에 접속되고, 게이트와 드레인의 접속점(레퍼런스측)이 N채널 트랜지스터(M7)의 드레인에 접속되어 있다.

P채널 트랜지스터(M10)는, 소스가 전원 배선에 접속되고, 게이트가 P채널 트랜지스터(M9)의 게이트에 접속되고, 드레인이 출력 단자로 되어 있다.

여기서, 상기 P채널 트랜지스터(M10)는, 제조 프로세스에 있어서, 트리밍 기술을 이용해 전류 용량(정격이 되는 전류값)을 임의로 설정할 수 있는 구성으로 형성되어 있다. 예를 들면, 도 5(a)에 나타내는 바와 같이, P채널 트랜지스터(M10)는, P채널 트랜지스터(M10a, 10b, 10c 및 10d)의 각 P채널 트랜지스터가, 소스 공통, 게이트 공통 및 드레인 공통이 되고, 각각의 P채널 트랜지스터의 드레인과, 각 드레인을 공통으로 접속하는 접속점의 사이에, 각각 퓨즈(H10a, H10b, H10c, H10d)가 설치되어 구성되어 있다. 여기서, P채널 트랜지스터(M10a, 10b, 10c 및 10d)는 각각, 1：2：4：8의 전류비로 형성되어 있고, 퓨즈(H10a~H10d)를 레이저에 의해 트리밍함으로써, 전류 용량의 조정을 행한다. 트랜지스터가 병렬로 접속된 초기의 합성 전류 용량을, 조정 가능 범위의 중간값으로 설정해 둠으로써, 광범위한 조정 을 행할 수 있다. 이 조정에 의해, P채널 트랜지스터(M9)의 드레인으로부터 전류에 대응하여, P채널 트랜지스터(M10)의 드레인에 흐르는 전류의 비를 조정할 수 있다. 즉, 제2 커런트 미러 회로를 트리밍 조정함으로써, 전단 VI 컨버터(61) 및 후단 VI 컨버터(62)와, 제1 커런트 미러 회로에 있어서의 각 트랜지스터의 편차를 흡수하게 된다.

P채널 트랜지스터(M23)는, 소스가 정전류원(52)을 통해 전원 접속되고, 게이트 및 소스가 접지되어 있다.

N채널 트랜지스터(M24)는, 게이트가 P채널 트랜지스터(M23)의 소스에 접속되고, 소스가 저항(R21)을 통해 접지되어 있다.

P채널 트랜지스터(M25)는, 소스가 전원 배선에 접속되고, 게이트와 드레인(레퍼런스측)이 N채널 트랜지스터(M24)의 드레인에 접속되어 있다.

P채널 트랜지스터(M28)는, 소스가 전원 배선에 접속되고, 게이트가 P채널 트랜지스터(M25)의 게이트에 접속되고, 드레인이 출력 단자로 되어 있다.

P채널 트랜지스터(M26)는, 소스가 정전류원(53)을 통해 전원 배선에 접속되고, 게이트가 입력 단자(b)에 접속되고, 소스가 접지되어 있다.

N채널 트랜지스터(M27)는, 게이트가 P채널 트랜지스터(M26)의 소스에 접속되고, 소스가 저항(R22)을 통해 접지되어 있다.

P채널 트랜지스터(M29)는, 소스가 전원 배선에 접속되고, 게이트와 드레인(레퍼런스측)이 N채널 트랜지스터(M7)의 드레인에 접속되어 있다.

P채널 트랜지스터(M30)는, 상기 P채널 트랜지스터(M10)와 같은 구성을 하고 있고, 소스가 전원 배선에 접속되고, 게이트가 P채널 트랜지스터(M29)의 게이트에 접속되고, 드레인이 출력 단자로 되어 있다.

다음에, 전류 가산을 행하고, 가산 결과를 전압으로 변환하는 전류 가산 회로로서, 저항(Ra1) 및 저항(Rb)의 직렬 접속의 저항 회로가 설치되어 있다. 이 저항 회로는, 가산기(7)에 있어서의 입력 단자(a, b) 각각으로부터 입력된 전압, 즉 센스 전압(S1) 및 보상 램프파의 전압 각각을, 상기 제1 및 제2 VI 컨버터에 의해 변환한 전류를 가산하고, 결과로서 센스 전압(S1)을 보상 램프파의 전압에 의해 슬로프 보상한 전압값으로서 출력한다.

여기서, 저항(Ra1)은, 일단이 P채널 트랜지스터(M10 및 M30)의 드레인(커런트 미러 회로의 출력 단자)에 공통으로 접속되어 있고, 타단이 저항(Rb)의 일단에 접속되어 있다. 저항(Rb)은, 일단이 저항(Ra1)에 접속되어 있고, 타단이 접지되고, 즉 저항(Ra1)과 직렬 접속되고, P채널 트랜지스터(M10 및 M30)의 드레인과 접지점 사이에 끼워져 있다.

상기 저항(Rb)은, 저항값이 트리밍에 의해 조정 가능하게 구성되어 있다. 예를 들면, 도 5(b)에 나타내는 바와 같이, 직렬로 저항값(2r)의 저항(Rb1), 저항값(r)의 저항(Rb2), 저항값(r/2)의 저항(Rb3), 저항값(r/4)의 저항(Rb4),… 등 복수의 저항이 직렬로 접속되어 있고, 또, 각 저항을 바이패스하는 퓨즈(Ha11, Ha12, Ha13 및 Ha14)가, 각각 저항(Rb1), 저항(Rb2), 저항(Rb3), 저항(Rb4), …각각과 병렬로 접속되어 있다. 여기서, 저항(Rb1), 저항(Rb2), 저항(Rb3) 및, 저항(Rb4)…는, 각각, 2：1/2：1/4:1/8…의 저항값비로 형성되어 있고, 퓨즈(Hb1, Hb2, Hb3, Hb4…) 각각을, 필요에 따라서 레이저에 의해 트리밍함으로써, 저항값의 조정을 행한다. 상술한 바와 같이, 저항이 직렬 접속된 합성 저항값은, 트리밍 처리에 있어서의 퓨즈의 절단의 조합에 의해 임의의 저항값으로 조정 가능하고, 광범위한 조정을 행할 수 있다.

검출 회로(40)는, P채널 트랜지스터(M40)와, 상기 저항(Ra1)의 저항값과 동일한 저항값을 갖는 저항(Ra2)으로 형성되어 있다.

여기서, P채널 트랜지스터(M40)는, P채널 트랜지스터(M10)와 동일한 트랜지스터 사이즈, 또한 동일한 임계값 전압으로 형성되어 있고, 소스가 전원 배선에 접속되고, 게이트가 P채널 트랜지스터(M9)의 게이트와 접속되고, 드레인이 상기 저항(Ra2)을 통해 접지되어 있다. P채널 트랜지스터(M40)의 드레인과 저항(Ra2)의 접속점은, 테스트 단자(Ptest)에 접속되고, 칩 상의 측정용 패드에 접속되어 있다. 이로 인해, P채널 트랜지스터(M9)의 게이트 및 드레인의 접속점의 전압값, 즉, 제2 커런트 미러 회로의 레퍼런스측의 단자의 전압(즉, 제2 커런트 미러 회로에 있어서의 P채널 트랜지스터(M9 및 M10)의 게이트에 인가되어 있는 전압값)을, 측정용 패드에 의해 검출할 수 있다.

다음에, 이 가산기(7)의 동작을 도 4를 이용해 설명한다. 제1 VI 컨버터와 제2 VI 컨버터는 동일한 구성이기 때문에, 대표하여 제1 VI 컨버터의 동작을 이하에 설명한다. 정전압원(50)에 의해, 제1 커런트 미러 회로의 바이어스 전압이 설정되고, N채널 트랜지스터(M4)를 통해 저항(R11)에 전류값 I2의 전류가 흐른다. N채널 트랜지스터(M7)에는, 제1 커런트 미러 회로의 출력 단자(즉 P채널 트랜지스 터(M8)의 드레인)로부터 흐르는 전류와, 제2 커런트 미러 회로의 레퍼런스측의 단자(즉 P채널 트랜지스터(M9)의 드레인)로부터 흐르는 전류의 합성 전류가 전류값 I1로서 흐른다. 이들 전류값 I1 및 I2에 의해, 제2 커런트 미러 회로의 전압이 결정된다.

여기서, 단자(a)로부터 입력되는 전압을 vi로 하면, 제1 및 제2 VI 컨버터에 흐르는 전류 I2 및 I1은, 이하에 나타내는 식으로 구해진다.

I1=(vi/r12)+(Vgs1/r12)

I2=(Vgs3/r11)

여기서, Vgs3은 P채널 트랜지스터(M3)의 게이트-소스간 전압이며, Vgs1은 P채널 트랜지스터(M1)의 게이트-소스간 전압이다. 또, r12는 저항(R12)의 저항값이며, r11은 저항(R11)의 저항값이며, r11=r12이다.

Iout1=I1-I2=(vi/r12)+(Vgs1/r12)-(Vgs2/r11)

또, P채널 트랜지스터(M3 및 M6)는, 동일한 트랜지스터 사이즈 및 임계값 전압을 갖고 있고, Vgs1=Vgs2이며, 또한 r11=r12이기 때문에,

Iout1=(vi/r12)

가 되고, Iout1은 저항(R12)의 저항값(r12)과, 입력 전압(vi)과의 비에 의해서 설정된다. 이로 인해, 제1 VI 컨버터로부터는 센스 전압(S1)이 VI 변환된 전류값(Iout1)의 전류가 출력된다.

상술한 설명과 같이, 제2 VI 컨버터로부터는, 보상 램프파의 전압이 VI 변환된 전류값(Iout2)의 전류가 출력된다.

그리고, 제1 VI 컨버터 및 제2 VI 컨버터로부터 출력되는, VI 변환된 전류(Iout1, Iout2) 각각을 가산한 전류값(Iout)이 저항(Ra1) 및 저항(Rb)에 흐르고, 전류 가산된 전압이 슬로프 보상된 센스 전압으로서, PWM 콤퍼레이터(6)의 비반전 입력 단자로 출력된다.

다음에, P채널 트랜지스터(M10)의 전류 용량 및 저항(Rb)의 저항값의 조정에 대해 설명한다.

본 실시 형태의 경우, 제1 VI 컨버터에 있어서의 제2 커런트 미러 회로의 전압을 검출하기 위해, 단자(b)에 대해서 접지 전압을 인가한다. 이로 인해, Iout2가 「0」이 되기 때문에 Iout는 Iout1의 성분만으로 되고, 전류값(Iout1)에 대응한 전압값이 출력되어 있는지의 여부의 검출을, 측정용 패드로 행한다.

이때, 검출 회로(40)는, 저항(Ra2)의 저항값(ra2)이, 저항(Ra1)의 저항값(ra1)과 동일하다. 이 때문에, 조정하는 유저는, 복수의 다른 전압을 단자(a)에 인가하고, 이 인가한 전압과, 이 전압에 대응하여 측정용 패드로 측정된 전압과의 대응 관계로부터, 미리 설계한 설계값으로부터의 차이를 검출할 수 있다.

이 검출 결과에 따라서, 미리 설정된 대응표로부터, P채널 트랜지스터(M10)의 전류 용량과, 저항(Rb)의 저항값(rb)의 조정값을 추출하여, 이 값이 되도록, P채널 트랜지스터(M10) 및 저항(Rb)의 트리밍을 행한다. 상기 대응표는, 사전에 실험에서 측정된 것이며, 각 단자(a)에 인가하는 복수의 전압에 있어서, 인가하는 전압과 측정된 전압과의 대응을 세트로 하고, 이 복수의 세트의 조합에 대응하여, 필요한 트리밍 처리, 즉 레이저로 절단하는, P채널 트랜지스터(M10) 및 저항(Rb)의 퓨즈의 조합이 나타나 있다.

또, 제2 VI 컨버터도 제1 VI 컨버터와, 레이아웃에 있어서 근접 배치되어 있기 때문에, 동일한 특성으로서 형성되어 있기 때문에, P채널 트랜지스터(M30)에 대해서, P채널 트랜지스터(M10)와 같은 트리밍을 행한다.

상술한 구성에 의해, 본 실시 형태에 의한 가산기(7)는, 센스 전압(S1)과, 보상 램프 파형의 전압과 가산을 행하는 구성을 CMOS만에 의해 실현할 수 있다. 이로 인해, 본 실시 형태는, 종래와 같이 바이폴라나 바이CMOS를 이용할 필요가 없고, 통상의 CMOS 프로세스로 용이하게 작성할 수 있기 때문에, 로직 회로에 혼재할 수 있고, 미세화도 가능해지며, 칩의 제조 코스트를, 종래예에 비교하여 저하시킬 수 있다.

도 1 및 도 2를 이용하여, 본 실시 형태에 의한 가산기(7)의 동작을 포함하고, 도 1에 나타내는 전류 모드형 강압 스위칭 레귤레이터의 동작을 이하에 설명한다.

시각 t1에 있어서, 발진기(8)가 클록 신호를 H레벨의 펄스 신호로서 출력하면, PWM 제어 회로(9)는, 출력 단자(QB)를 H레벨로부터 L레벨로 천이함과 함께, 출력 단자(Q)를 H레벨로부터 L레벨로 천이시킨다.

이로 인해, P채널 트랜지스터(M1)가 온 상태가 되고, N채널 트랜지스터(M2)가 오프 상태가 되고, 전원(D1)으로부터 코일(L)에 구동 전류가 흐름으로써, 코일(L)에 전기 에너지가 축적된다.

이때, 슬로프 보상 회로(4)는, 상기 클록 신호에 동기하여, 경사 m에서 선형 으로 변화하는(본 실시 형태에 있어서 경사 m에서 상승한다) 보상 램프파의 출력을 개시한다.

또, P채널 트랜지스터(M12) 및 P채널 트랜지스터(M9)는, 게이트에 L레벨의 제어 신호가 입력되어 온 상태가 된다.

또, 커런트 센스 회로(5)는, 코일(L)에 흐르는 전류를 검출하고, 이 전류값에 비례한 센스 전압값(S1)을 출력한다.

다음에, 가산기(7)는, 한쪽 입력 단자(a)에 입력되는 보상 램프파의 전압값을, 입력 단자(b)로부터 입력되는 상기 센스 전압(S1)에 대해서 가산하고, 가산 결과를 슬로프 보상한 센스 전압으로서, PWM 콤퍼레이터(6)의 반전 입력 단자에 대해서 출력한다.

즉, 가산기(7)에 있어서, 보상 슬로프파의 전압을 제1 VI 컨버터에 의해, 전류값(Iout1)으로 변환하고, 센스 전압(S1)을 제2 VI 컨버터에 의해, 전류값(Iout2)으로 변환하고, 이들 전류값(Iout1 및 Iout2)이 가산된 Iout를, 저항 Ra1 및 Rb에 의해 IV 변환한 결과의 전압을, 센스 전압(S1)과 보상 슬로프파의 전압값과의 가산 결과로서, PWM 콤퍼레이터(6)의 비반전 입력 단자로 출력한다.

이것에 의해, PWM 콤퍼레이터(6)는, 에러 앰프(3)로부터 입력하는 검출 전압을, 코일(L)에 흐르는 전류에 대응한 센스 전압(S1)을, 보상 램프파에 의해 슬로프 보상한 전압과 비교하게 되고, 리얼 타임으로 코일(L)에 흐르는 전류값을 피드백하여, P채널 트랜지스터(M1)의 온하고 있는 시간을 제어하는 PWM 제어 신호를 출력할 수 있다.

시각 t2에 있어서, PWM 콤퍼레이터(6)는, 경사 m에서 선형적으로 상승하는 보상 램프파의 전압이 에러 앰프(3)의 출력 전압을 초과한 것을 검출하면, 출력하는 PWM 제어 신호의 전압을 L레벨로부터 H레벨로 천이시킨다.

그리고, PWM 제어 회로(9)는, PWM 콤퍼레이터(6)로부터 입력되는 PWM 제어 신호의 전압이 L레벨로부터 H레벨이 됨으로써, 출력 단자(QB)로부터 출력하는 전압을 L레벨로부터 H레벨로 천이시키고, 출력 단자(Q)로부터 출력하는 전압을 L레벨로부터 H레벨로 천이시킨다. 이로 인해, P채널 트랜지스터(M1)가 오프하고, 한편, N채널 트랜지스터(M2)가 온하고, 코일(L)에 축적된 전기 에너지가 방전된다.

다음에, 시각 t3에 있어서, 슬로프 보상 회로(4)는, 보상 램프파가 설정된 극대값이 되고, 보상 램프파의 출력을 정지시킨다.

이로 인해, PWM 콤퍼레이터(6)는, 보상 램프파의 전압이 에러 앰프(3)의 출력 전압에 대해서 낮아지면, 출력하는 PWM 제어 신호의 전압을 H레벨로부터 L레벨로 천이시킨다.

다음에, 시각 t4에 있어서, 발진기(8)가 클록 신호를 출력하고, 다음의 주기가 개시되고, 상술한 바와 같이, 시각 t1로부터 시각 t4의 동작이 반복된다.

상술한 구성에 의해, 본 실시 형태의 전류 모드형 스위칭 레귤레이터 반도체 장치는, 가산기(7)에 나타내는 트리밍 조정을 행하는 CMOS 구성을 이용함으로써, 각 제1~제4 서브 VI 컨버터 및 제1~제4 커런트 미러 회로에 이용되고 있는 각 트랜지스터의 임계값 전압이 편차가 생겨도, 검출용 패드에 의해, 검출 회로(40)로부터 입력한 전압을 VI 변환하고, 또한 IV 변환한 결과의 전압을 측정 전압으로서 측정 함으로써, 이 측정 검출 전압으로부터 임계값 전압에 의한 게인의 어긋남을 검출할 수 있고, P채널 트랜지스터(M10, M30)의 전류 용량 및 저항(Rb)의 저항값을, 게인의 어긋남에 대응한 트리밍에 의해 조정하는 것이 가능해지며, 설계시에 있어서의, 게인으로, 정확하게 입력 전압을 가산한 결과의 전압을 얻는 상태로 가산기(7)를 변경할 수 있다.

또, 본 실시 형태에 있어서는, 강압형의 전류 모드형 스위칭 레귤레이터에 의해, 본 발명의 가산기를 설명했지만, 본 발명의 가산기를 승압형의 전류 모드형 스위칭 레귤레이터로 이용해도 된다.

도 1은 본 발명의 일 실시 형태에 의한 가산기를 이용한 전류 모드형 스위칭레귤레이터의 구성예를 나타내는 개념도이다.

도 2는 도 1의 전류 모드형 스위칭 레귤레이터의 동작을 설명하기 위한 파형 도이다.

도 3은 도 1의 전류 모드형 스위칭 레귤레이터에 있어서의 슬로프 보상의 동작을 설명하기 위한 파형도이다.

도 4는 도 1의 전류 모드형 스위칭 레귤레이터에 있어서의 가산기(7)의 구성예를 나타내는 개념도이다.

도 5는 도 4에 있어서의 P채널 트랜지스터(M10)(또는 M30) 및 저항(Rb)의 구성예를 나타내는 개념도이다.

도 6는 종래의 전류 모드형 스위칭 레귤레이터의 구성을 나타내는 개념도이다.

도 7는 도 6에 있어서의 가산기의 구성을 나타내는 개념도이다.

＜도면의 주요 부분에 대한 부호의 설명＞

1 : 스위칭 레귤레이터용 반도체 장치

2 : 과전압 보호 회로

3 : 에러 앰프 4 : 슬로프 보상 회로

5 : 커런트 센스 회로 6 : PWM 콤퍼레이터

7 : 가산기 8 : 발진기(OSC)

9 : PWM 제어 회로 50, 51, 52, 53 : 정전류원

61, 63 : 전단 VI 컨버터 62, 64 : 후단 VI 컨버터

C1, C2, C3 : 컨덴서

M1, M3, M5, M6, M8, M9, M10, M40, M23, M25, M26, M28, M29, M30 : P채널 트랜지스터

M2, M4, M7, M24, M27, M35 : N채널 트랜지스터

R1, R2, Ra1, Ra2, Rb, R11, R12, R21, R22 : 저항

Claims

입력되는 복수의 전압을 VI 변환하고, 얻어진 전류를 가산해, IV 변환하여 가산 결과로서 출력하는 가산기로서,

제1 입력 전압의 전압값에 대응한 제1 전류를 흐르게 하는 제1 VI 컨버터와.

제2 입력 전압의 전압값에 대응한 제2 전류를 흐르게 하는 제2 VI 컨버터와,

상기 제1 및 제2 VI 컨버터의 출력 단자에, 일단이 공통으로 접속되고, 타단이 접지되어, 저항값을 조정 가능하게 구성되어 있는 전류 가산 저항을 가지며,

상기 제1 VI 컨버터 및 제2 VI 컨버터가

기준 전류를 생성하는 전단(前段) VI 컨버터와,

입력 전압에 대응한 전류를 생성하는 후단(後段) VI 컨버터와,

레퍼런스측의 제1 단자에 상기 전단 VI 컨버터가 접속되고, 제1 단자에 대응하는 전류가 흐르는 제1 출력 단자에 후단 VI 컨버터가 접속된 제1 커런트 미러 회로와,

레퍼런스측의 제2 단자에 상기 제1 출력 단자가 접속되고, 상기 제2 단자에 흐르는 전류에 대응하여, 제2 출력 단자로부터 흐르게 하는 전류의 비를 조정 가능한 제2 커런트 미러 회로로 구성되고,

상기 제1 및 제2 전류가 흐름으로써, 상기 전류 가산 저항의 일단에 발생하는 전압을, 제1 입력 전압과 제2 입력 전압의 가산 결과의 가산 전압으로서 출력하는 것을 특징으로 하는 가산기.
청구항 1에 있어서,

상기 제1 VI 컨버터 및 제2 VI 컨버터 중 어느 하나의 상기 제2 단자의 전압을 검출하는 검출 회로를 갖고 있는 것을 특징으로 하는 가산기.
청구항 2에 있어서,

상기 제1 VI 컨버터 및 제2 VI 컨버터에서,

상기 전단 VI 컨버터가

제1 정전류원이 소스에 접속되고, 게이트 및 드레인이 접지된 제1 P채널 트랜지스터와,

게이트가 상기 제1 P채널 트랜지스터의 소스에 접속되고, 소스가 저항을 통해 접지된 제1 N채널 트랜지스터로 구성되고,

상기 후단 VI 컨버터가

제2 정전류원이 소스에 접속되고, 게이트에 상기 입력 전압이 인가되고, 드레인이 접지된 제2 P채널 트랜지스터와,

게이트가 상기 제2 P채널 트랜지스터의 소스에 접속되고, 소스가 저항을 통해 접지된 제2 N채널 트랜지스터로 구성되며,

제1 커런트 미러 회로가

소스가 전원에 접속되고, 게이트와 드레인이 상기 제1 N채널 트랜지스터의 드레인에 접속된 제3 P채널 트렌지스터와,

소스가 전원에 접속되고, 게이트가 상기 제3 P채널 트랜지스터의 게이트에 접속되고, 드레인이 상기 제2 N채널 트랜지스터의 드레인에 접속된 제4 P채널 트랜지스터로 구성되고,

상기 제2 커런트 미러 회로가

소스가 전원에 접속되고, 게이트와 드레인이 상기 제2 N채널 트랜지스터의 드레인에 접속된 제5 P채널 트랜지스터와,

소스가 전원에 접속되고, 게이트가 상기 제5 P채널 트랜지스터의 게이트에 접속되고, 드레인이 상기 조정 저항의 일단에 접속되고, 전류량이 조정 가능한 제6 P채널 트랜지스터로 구성되어 있는 것을 특징으로 하는 가산기.
청구항 3에 있어서,

상기 검출 회로가, 소스가 전원에 접속되고, 게이트가 상기 제6 P채널 트랜지스터의 게이트에 접속되고, 소스가 저항을 통해 접지되어 있는 제7 P채널 트랜지스터로 구성되어 있는 것을 특징으로 하는 가산기.
전류 모드형 스위칭 레귤레이터에 있어서,

슬로프 보상의 보상 램프 파형을 출력하는 슬로프 보상 회로와,

부하에 공급되는 전류를 검출하고, 이 전류에 대응하는 센스 전압을 생성하는 커런트 검출 회로와,

상기 보상 램프 파형의 전압과 센스 전압을 가산하여 슬로프 보정한 보상 센 스 전압을 생성하는 가산기와,

상기 보상 센스 전압에 의해, 출력 전압의 제어를 행하는 출력 전압 제어 회로를 가지며,

상기 가산기로서, 청구항 1 내지 청구항 4 중 어느 한 항에 기재된 가산기를 이용하는 것을 특징으로 하는 전류 모드형 스위칭 레귤레이터.