RU2546082C1 - МНОГОЗНАЧНЫЙ СУММАТОР ПО МОДУЛЮ k - Google Patents
МНОГОЗНАЧНЫЙ СУММАТОР ПО МОДУЛЮ k Download PDFInfo
- Publication number
- RU2546082C1 RU2546082C1 RU2014117759/08A RU2014117759A RU2546082C1 RU 2546082 C1 RU2546082 C1 RU 2546082C1 RU 2014117759/08 A RU2014117759/08 A RU 2014117759/08A RU 2014117759 A RU2014117759 A RU 2014117759A RU 2546082 C1 RU2546082 C1 RU 2546082C1
- Authority
- RU
- Russia
- Prior art keywords
- current
- output
- current mirror
- input
- source
- Prior art date
Links
Images
Landscapes
- Logic Circuits (AREA)
Abstract
Изобретение относится к области вычислительной техники, автоматики, связи и может использоваться в различных цифровых структурах и системах автоматического управления, передачи и обработки цифровой информации и т.п. Технический результат - повышение быстродействия устройств преобразования информации. Многозначный сумматор по модулю k содержит три токовых входов, три выходных транзисторов с объединенными базами, два источника напряжения смещения, три выходных транзисторов другого типа проводимости с объединенными базами, пять токовых зеркал, две шины источника питания. 4 ил.
Description
Предлагаемое изобретение относится к области вычислительной техники, автоматики, связи и может использоваться в различных цифровых структурах и системах автоматического управления, передачи и обработки цифровой информации и т.п.
В различных аналого-цифровых вычислительных и управляющих устройствах широко используются транзисторные каскады преобразования входных логических переменных (токов), реализованные на основе токовых зеркал [1-14]. Данные функциональные узлы используются, например, во входных каскадах операционных преобразователей сигналов с так называемой «токовой отрицательной обратной связью» [1-14], а также в качестве самостоятельных нелинейных преобразователей входных токов без цепей обратной связи [9], реализующих функцию логической обработки входных токовых переменных.
В работе [15], а также монографиях соавтора настоящей заявки [16-17] показано, что булева алгебра является частным случаем более общей линейной алгебры, практическая реализация которой в структуре вычислительных и логических устройств автоматики нового поколения требует создания специальной элементной базы, реализуемой на основе логики с многозначным внутренним представлением сигналов, в которой эквивалентом стандартного логического сигнала является квант тока. Заявляемое устройство относится к этому типу логических элементов.
Ближайшим прототипом заявляемого устройства является логический элемент, представленный в патенте US 5742154, структура которого присутствует во многих других патентах [1-14]. Он содержит первый (1) и второй (2) токовые входы, а также токовый выход (3) устройства, первый (4), второй (5) и третий (6) выходные транзисторы с объединенными базами, которые подключены к первому (7) источнику напряжения смещения, четвертый (8), пятый (9) и шестой (10) выходные транзисторы другого типа проводимости с объединенными базами, которые подключены ко второму (11) источнику напряжения смещения, причем эмиттеры первого (4) и четвертого (8) выходных транзисторов объединены, эмиттеры второго (5) и пятого (9) выходных транзисторов связаны друг с другом, эмиттер четвертого 6 выходного транзистора соединен с эмиттером шестого 10 выходного транзистора, коллектор третьего (6) выходного транзистора подключен к токовому выходу (3) устройства, первое (12) токовое зеркало, согласованное с первой (13) шиной источника питания, второе (14) токовое зеркало, а также третье (15) и четвертое (16) токовые зеркала, согласованные со второй (17) шиной источника питания.
Существенный недостаток известного устройства состоит в том, что он не реализует функцию суммирования по модулю k двух многозначных входных переменных (x1, x2), соответствующих многоуровневым значениям входных токов I1, I2. Это не позволяет на его основе создать полный базис средств вычислительной техники, функционирующих на принципах преобразования многозначных токовых сигналов.
Основная задача предлагаемого изобретения состоит в создании логического элемента, обеспечивающего суммирование по модулю k двух многозначных переменных, в котором внутреннее преобразование информации производится в многозначной токовой форме сигналов. В конечном итоге это позволяет повысить быстродействие устройств преобразования информации и создать элементную базу вычислительных устройств, работающих на принципах многозначной линейной алгебры [16-17].
Поставленная задача решается тем, что в известном логическом элементе (фиг. 1), содержащем первый (1) и второй (2) токовые входы, а также токовый выход (3) устройства, первый (4), второй (5) и третий (6) выходные транзисторы с объединенными базами, которые подключены к первому (7) источнику напряжения смещения, четвертый (8), пятый (9) и шестой (10) выходные транзисторы другого типа проводимости с объединенными базами, которые подключены ко второму (11) источнику напряжения смещения, причем эмиттеры первого (4) и четвертого (8) выходных транзисторов объединены, эмиттеры второго (5) и пятого (9) выходных транзисторов связаны друг с другом, эмиттер четвертого 6 выходного транзистора соединен с эмиттером шестого 10 выходного транзистора, коллектор третьего (6) выходного транзистора подключен к токовому выходу (3) устройства, первое (12) токовое зеркало, согласованное с первой (13) шиной источника питания, второе (14) токовое зеркало, а также третье (15) и четвертое (16) токовые зеркала, согласованные со второй (17) шиной источника питания, предусмотрены новые элементы и связи - первый 1 токовый вход устройства соединен со входом дополнительного 18 токового зеркала, согласованного со второй 17 шиной источника питания, первый 19 токовый выход которого подключен ко входу первого 12 токового зеркала, второй 2 токовый вход устройства связан со входом второго 14 токового зеркала, согласованного со второй 17 шиной источника питания, второй 20 токовый выход дополнительного 18 токового зеркала подключен к объединенным эмиттерам первого 4 и четвертого 8 выходных транзисторов и через первый 21 дополнительный источник опорного тока связан с первой 13 шиной источника питания, причем первый 22 токовый выход второго 14 токового зеркала подключен ко входу первого 12 токового зеркала, а второй 23 токовый выход второго 14 токового зеркала соединен с объединенными эмиттерами первого 4 и четвертого 8 выходных транзисторов, токовый выход четвертого 16 токового зеркала подключен к объединенным эмиттерам второго 5 и пятого 9 выходных транзисторов и связан с первой 13 шиной источника питания через второй 24 дополнительный источник опорного тока, токовый выход первого 12 токового зеркала соединен с эмиттерами третьего 6 и шестого 10 выходных транзисторов и связан со второй 17 шиной источника питания через третий 25 дополнительный источник опорного тока и соединен с выходом третьего 15 токового зеркала, причем коллекторы четвертого 8, пятого 9 и шестого 10 выходных транзисторов соединены с первой 13 шиной источника питания, причем коллектор второго 5 выходного транзистора соединен со входом третьего 15 токового зеркала, а коллектор первого 4 выходного транзистора подключен ко входу четвертого 16 токового зеркала, причем коэффициент передачи по току третьего 15 токового зеркала близок к трем единицам.
Схема известного устройства показана на фиг. 1. На фиг. 2 представлена схема заявляемого устройства в соответствии с формулой изобретения.
На фиг. 3 приведена схема исследованного в среде МС9 заявляемого устройства фиг. 2 с конкретным выполнением его функциональных узлов на биполярных транзисторах.
На фиг. 4 приведены результаты компьютерного моделирования схемы фиг.3 для случая, когда входные многозначные токовые сигналы (x1, x2) имеют три уровня.
Многозначный сумматор по модулю k фиг. 2 содержит первый (1) и второй (2) токовые входы, а также токовый выход (3) устройства, первый (4), второй (5) и третий (6) выходные транзисторы с объединенными базами, которые подключены к первому (7) источнику напряжения смещения, четвертый (8), пятый (9) и шестой (10) выходные транзисторы другого типа проводимости с объединенными базами, которые подключены ко второму (11) источнику напряжения смещения, причем эмиттеры первого (4) и четвертого (8) выходных транзисторов объединены, эмиттеры второго (5) и пятого (9) выходных транзисторов связаны друг с другом, эмиттер четвертого 6 выходного транзистора соединен с эмиттером шестого 10 выходного транзистора, коллектор третьего (6) выходного транзистора подключен к токовому выходу (3) устройства, первое (12) токовое зеркало, согласованное с первой (13) шиной источника питания, второе (14) токовое зеркало, а также третье (15) и четвертое (16) токовые зеркала, согласованные со второй (17) шиной источника питания. Первый 1 токовый вход устройства соединен со входом дополнительного 18 токового зеркала, согласованного со второй 17 шиной источника питания, первый 19 токовый выход которого подключен ко входу первого 12 токового зеркала, второй 2 токовый вход устройства связан со входом второго 14 токового зеркала, согласованного со второй 17 шиной источника питания, второй 20 токовый выход дополнительного 18 токового зеркала подключен к объединенным эмиттерам первого 4 и четвертого 8 выходных транзисторов и через первый 21 дополнительный источник опорного тока связан с первой 13 шиной источника питания, причем первый 22 токовый выход второго 14 токового зеркала подключен ко входу первого 12 токового зеркала, а второй 23 токовый выход второго 14 токового зеркала соединен с объединенными эмиттерами первого 4 и четвертого 8 выходных транзисторов, токовый выход четвертого 16 токового зеркала подключен к объединенным эмиттерам второго 5 и пятого 9 выходных транзисторов и связан с первой 13 шиной источника питания через второй 24 дополнительный источник опорного тока, токовый выход первого 12 токового зеркала соединен с эмиттерами третьего 6 и шестого 10 выходных транзисторов и связан со второй 17 шиной источника питания через третий 25 дополнительный источник опорного тока и соединен с выходом третьего 15 токового зеркала, причем коллекторы четвертого 8, пятого 9 и шестого 10 выходных транзисторов соединены с первой 13 шиной источника питания, причем коллектор второго 5 выходного транзистора соединен со входом третьего 15 токового зеркала, а коллектор первого 4 выходного транзистора подключен ко входу четвертого 16 токового зеркала, причем коэффициент передачи по току третьего 15 токового зеркала близок к трем единицам. Двухполюсник 26 моделирует свойства нагрузки заявляемого сумматора. Двухполюсник 27 выполняет функции цепи согласования и в частных случаях может отсутствовать.
Рассмотрим работу устройства на фиг. 2, которое выполняет операцию сложения по модулю k двух одноразрядных чисел (k=1, 2, …). Операция сложения по модулю k может быть описана выражением
где k - значность логики. Данная операция определяется как арифметическая сумма слагаемых x1 и х2 за вычетом k в случае, когда эта сумма превышает значность логики. Конкретное значение k определяется назначением устройства. Например, для двоичной переменной (k=2) получим выражение
При k=3 выражение приобретает вид:
и т.д.
Рассмотрим работу устройства при k=3.
Складываемые переменные х1 и х2 в виде квантов втекающего тока поступают на входы 1 и 2 устройства и далее - на входы дополнительного 18 и второго 14 токовых зеркал. С помощью токового зеркала 18 входной вытекающий квант тока х1 преобразуется в квант вытекающего тока, размножается и поступает на выходы 19 и 20 этого токового зеркала. Аналогично, с помощью токового зеркала 14 входной втекающий квант тока x2 преобразуется в квант вытекающего тока, размножается и поступает на выходы 22 и 23 этого токового зеркала.
Внутренняя скобка (3÷(х1+x2)) реализуется следующим образом. Переменные х1 и x2 в виде квантов вытекающего тока с выхода 20 дополнительного токового зеркала 18 и с выхода 23 второго токового зеркала 14 алгебраически складывается с квантом тока I1=3I0 первого дополнительного источника опорного тока 21. Разностный ток поступает на объединенные эмиттеры первого 4 и четвертого 8 выходных транзисторов. Режимы работы этих транзисторов задаются значениями напряжений первого 7 и второго 11 дополнительных источников напряжения смещения и обеспечивают предотвращение насыщения транзисторов первого дополнительного источника опорного тока 21 и четвертого токового зеркала 16.
Если значение кванта тока с выхода дополнительного источника опорного тока 21 по величине превышает значение суммы квантов тока с выхода 20 дополнительного токового зеркала 18 и выхода 23 второго токового зеркала 14, то первый выходной транзистор 4 открыт, а четвертый выходной транзистор 8 закрыт, его коллекторный ток равен нулю.
Если значение кванта тока дополнительного источника опорного тока 21 по величине меньше значения суммы квантов тока с выхода 20 дополнительного токового зеркала 18 и выхода 23 второго токового зеркала 14, то первый выходной транзистор 4 закрыт, а четвертый выходной транзистор 8 открыт.
Квант втекающего коллекторного тока первого выходного транзистора 4 поступает на вход четвертого токового зеркала 16 и преобразуется в квант вытекающего тока.
Реализация внешней скобки 3(1÷(3÷(х1+x2))) приведенного выше выражения (3) производится следующим образом. Квант вытекающего тока с выхода четвертого зеркала 16 вычитается из кванта второго дополнительного источника тока 24. Разностный ток поступает на объединенные эмиттеры второго 5 и пятого 9 выходных транзисторов. Режимы работы этих транзисторов задаются значениями напряжений первого 7 и второго 11 дополнительных источников напряжения смещения и обеспечивают предотвращение насыщения транзисторов третьего токового зеркала 15. Разностный сигнал в виде кванта втекающего тока подается на третье токовое зеркало 15, где преобразуется в утроенный квант вытекающего тока.
Алгебраическое суммирование значений входных переменных x1 и х2 и значения внешней скобки приведенного выше выражения (3) производится монтажным объединением квантов вытекающего тока третьего токового зеркала 15 и с выхода 22 второго токового зеркала 14 на входе первого токового зеркала 12, преобразованием кванта вытекающего тока суммы в квант втекающего тока с помощью первого токового зеркала 12 и вычитанием полученного кванта из кванта третьего дополнительного источника опорного тока 25. Разностный ток поступает на объединенные эмиттеры третьего 6 и шестого 10 выходных транзисторов. Режимы работы этих транзисторов задаются значениями напряжений первого 7 и второго 11 дополнительных источников напряжения смещения и обеспечивают предотвращение насыщения транзисторов первого токового зеркала 12.
Если значение суммы квантов тока с выходов 19 токового зеркала 18 и с выхода 22 токового зеркала 14 по величине меньше значения кванта третьего дополнительного источника опорного тока 25, то шестой дополнительный выходной транзистор 10 открыт, а третий дополнительный выходной транзистор 6 - закрыт. Если же значение суммы квантов тока с выходов 19 токового зеркала 18 и с выхода 22 токового зеркала 16 по величине больше значения кванта тока с выхода второго токового зеркала 12, то шестой дополнительный выходной транзистор 10 закрыт, а третий дополнительный выходной транзистор 6 открыт.Квант втекающего коллекторного тока выходного транзистора подается на выход устройства.
Как видно из приведенного описания, реализация логической функции x1 ⊕ x2 здесь производится формированием алгебраической суммы квантов тока и выделением определенных значений этой суммы токов. Все элементы приведенной схемы работают в активном режиме, предполагающем отсутствие насыщения в процессе переключений, что повышает общее быстродействие схемы. Кроме того, использование многозначного внутреннего представления сигналов повышает информативность линий связи, что уменьшает их количество. Использование стабильных значений квантов тока, а также определение выходного сигнала разностью этих токов обеспечивает малую зависимость функционирования схемы от внешних дестабилизирующих факторов (девиация питающего напряжения, радиационное и температурное воздействия, синфазная помеха и др.).
Показанные на фиг. 4 результаты моделирования подтверждают указанные свойства заявляемой схемы.
Таким образом, рассмотренное схемотехническое решение логического элемента - многозначного сумматора по модулю k, характеризуется многозначным состоянием внутренних сигналов и сигналов на его токовых входах и выходах, что может быть положено в основу вычислительных и управляющих устройств, использующих многозначную линейную алгебру, частным случаем которой является булева алгебра.
БИБЛИОГРАФИЧЕСКИЙ СПИСОК
1. Патент US 8159304, fig. 5.
2. Патент US № 5977829, fig. 1.
3. Патент US № 5789982, fig. 2.
4. Патент US № 5140.282.
5. Патент US № 6624701, fig. 4.
6. Патент US № 6529078.
7. Патент US № 5734294.
8. Патент US № 5557220.
9. Патент US № 6624701.
10. Патент RU № 2319296.
11. Патент RU № 2436224.
12. Патент RU № 2319296.
13. Патент RU № 2321157.
14. Патент RU № 2383099.
15. Малюгин В.Д. Реализация булевых функций арифметическими полиномами // Автоматика и телемеханика, 1982. № 4. С. 84-93.
16. Чернов Н.И. Основы теории логического синтеза цифровых структур над полем вещественных чисел // Монография. - Таганрог: ТРТУ, 2001 г. - 147 с.
17. Чернов Н.И. Линейный синтез цифровых структур АСОИУ» // Учебное пособие Таганрог: ТРТУ, 2004 г., 118 с.
Claims (1)
- Многозначный сумматор по модулю k, содержащий первый (1) и второй (2) токовые входы, а также токовый выход (3) устройства, первый (4), второй (5) и третий (6) выходные транзисторы с объединенными базами, которые подключены к первому (7) источнику напряжения смещения, четвертый (8), пятый (9) и шестой (10) выходные транзисторы другого типа проводимости с объединенными базами, которые подключены ко второму (11) источнику напряжения смещения, причем эмиттеры первого (4) и четвертого (8) выходных транзисторов объединены, эмиттеры второго (5) и пятого (9) выходных транзисторов связаны друг с другом, эмиттер четвертого 6 выходного транзистора соединен с эмиттером шестого 10 выходного транзистора, коллектор третьего (6) выходного транзистора подключен к токовому выходу (3) устройства, первое (12) токовое зеркало, согласованное с первой (13) шиной источника питания, второе (14) токовое зеркало, а также третье (15) и четвертое (16) токовые зеркала, согласованные со второй (17) шиной источника питания, отличающийся тем, что первый (1) токовый вход устройства соединен со входом дополнительного (18) токового зеркала, согласованного со второй (17) шиной источника питания, первый (19) токовый выход которого подключен ко входу первого (12) токового зеркала, второй (2) токовый вход устройства связан со входом второго (14) токового зеркала, согласованного со второй (17) шиной источника питания, второй (20) токовый выход дополнительного (18) токового зеркала подключен к объединенным эмиттерам первого (4) и четвертого (8) выходных транзисторов и через первый (21) дополнительный источник опорного тока связан с первой (13) шиной источника питания, причем первый (22) токовый выход второго (14) токового зеркала подключен ко входу первого (12) токового зеркала, а второй (23) токовый выход второго (14) токового зеркала соединен с объединенными эмиттерами первого (4) и четвертого (8) выходных транзисторов, токовый выход четвертого (16) токового зеркала подключен к объединенным эмиттерам второго (5) и пятого (9) выходных транзисторов и связан с первой (13) шиной источника питания через второй (24) дополнительный источник опорного тока, токовый выход первого (12) токового зеркала соединен с эмиттерами третьего (6) и шестого (10) выходных транзисторов и связан со второй (17) шиной источника питания через третий (25) дополнительный источник опорного тока и соединен с выходом третьего (15) токового зеркала, причем коллекторы четвертого (8), пятого (9) и шестого (10) выходных транзисторов соединены с первой (13) шиной источника питания, причем коллектор второго (5) выходного транзистора соединен со входом третьего (15) токового зеркала, а коллектор первого (4) выходного транзистора подключен ко входу четвертого (16) токового зеркала, причем коэффициент передачи по току третьего (15) токового зеркала близок к трем единицам.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| RU2014117759/08A RU2546082C1 (ru) | 2014-04-30 | 2014-04-30 | МНОГОЗНАЧНЫЙ СУММАТОР ПО МОДУЛЮ k |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| RU2014117759/08A RU2546082C1 (ru) | 2014-04-30 | 2014-04-30 | МНОГОЗНАЧНЫЙ СУММАТОР ПО МОДУЛЮ k |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| RU2546082C1 true RU2546082C1 (ru) | 2015-04-10 |
Family
ID=53295724
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| RU2014117759/08A RU2546082C1 (ru) | 2014-04-30 | 2014-04-30 | МНОГОЗНАЧНЫЙ СУММАТОР ПО МОДУЛЮ k |
Country Status (1)
| Country | Link |
|---|---|
| RU (1) | RU2546082C1 (ru) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| RU2700195C1 (ru) * | 2018-10-31 | 2019-09-13 | Федеральное государственное бюджетное образовательное учреждение высшего образования "Юго-Западный государственный университет" (ЮЗГУ) | Триггерный сумматор по модулю два |
| RU2804379C1 (ru) * | 2023-05-24 | 2023-09-28 | федеральное государственное автономное образовательное учреждение высшего образования "Северо-Кавказский федеральный университет" | Многоразрядный сумматор по модулю |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| RU2331105C1 (ru) * | 2007-05-10 | 2008-08-10 | Виктор Викторович Олексенко | Универсальный мостовой инвертирующий сумматор |
| US7615973B2 (en) * | 2007-02-17 | 2009-11-10 | Seiko Instruments Inc. | Adder and current mode switching regulator |
| US8159304B1 (en) * | 2008-07-15 | 2012-04-17 | National Semiconductor Corporation | Apparatus and method for feed-forwarding in a current-feedback amplifier |
| RU2504074C1 (ru) * | 2012-09-18 | 2014-01-10 | Федеральное государственное бюджетное образовательное учреждение высшего профессионального образования "Южно-Российский государственный университет экономики и сервиса" (ФГБОУ ВПО "ЮРГУЭС") | Одноразрядный полный сумматор с многозначным внутренним представлением сигналов |
-
2014
- 2014-04-30 RU RU2014117759/08A patent/RU2546082C1/ru not_active IP Right Cessation
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7615973B2 (en) * | 2007-02-17 | 2009-11-10 | Seiko Instruments Inc. | Adder and current mode switching regulator |
| RU2331105C1 (ru) * | 2007-05-10 | 2008-08-10 | Виктор Викторович Олексенко | Универсальный мостовой инвертирующий сумматор |
| US8159304B1 (en) * | 2008-07-15 | 2012-04-17 | National Semiconductor Corporation | Apparatus and method for feed-forwarding in a current-feedback amplifier |
| RU2504074C1 (ru) * | 2012-09-18 | 2014-01-10 | Федеральное государственное бюджетное образовательное учреждение высшего профессионального образования "Южно-Российский государственный университет экономики и сервиса" (ФГБОУ ВПО "ЮРГУЭС") | Одноразрядный полный сумматор с многозначным внутренним представлением сигналов |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| RU2700195C1 (ru) * | 2018-10-31 | 2019-09-13 | Федеральное государственное бюджетное образовательное учреждение высшего образования "Юго-Западный государственный университет" (ЮЗГУ) | Триггерный сумматор по модулю два |
| RU2804379C1 (ru) * | 2023-05-24 | 2023-09-28 | федеральное государственное автономное образовательное учреждение высшего образования "Северо-Кавказский федеральный университет" | Многоразрядный сумматор по модулю |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| RU2615069C1 (ru) | Rs-триггер | |
| CN106815636B (zh) | 一种基于忆阻器的神经元电路 | |
| Yang et al. | On finite-time stability of cyclic switched nonlinear systems | |
| Shen et al. | Fuzzy tracking control for Markov jump systems with mismatched faults by iterative proportional–integral observers | |
| Sukumar et al. | Three-level inverter-fed induction motor drive performance improvement with neuro-fuzzy space vector modulation | |
| RU2547225C1 (ru) | Многозначный логический элемент циклического сдвига | |
| Chen et al. | New necessary and sufficient conditions for finite‐time stability of impulsive switched linear time‐varying systems | |
| RU2549142C1 (ru) | Логический элемент сравнения на равенство двух многозначных переменных | |
| RU2547233C1 (ru) | Логический элемент нестрогого сравнения на неравенство двух многозначных переменных | |
| RU2546078C1 (ru) | МНОГОЗНАЧНЫЙ СУММАТОР ПО МОДУЛЮ k | |
| Gao et al. | Global state feedback stabilisation for a class of more general high‐order non‐linear systems | |
| RU2546082C1 (ru) | МНОГОЗНАЧНЫЙ СУММАТОР ПО МОДУЛЮ k | |
| RU2553071C1 (ru) | Многозначный логический элемент обратного циклического сдвига | |
| RU2506695C1 (ru) | Логический элемент "исключающее или" с многозначным внутренним представлением сигналов | |
| RU2506696C1 (ru) | Мажоритарный элемент с многозначным внутренним представлением сигналов | |
| RU2554557C1 (ru) | Многозначный логический элемент обратного циклического сдвига | |
| RU2712412C1 (ru) | Токовый пороговый логический элемент "равнозначность" | |
| RU2546085C1 (ru) | ЛОГИЧЕСКИЙ ЭЛЕМЕНТ СРАВНЕНИЯ k-ЗНАЧНОЙ ПЕРЕМЕННОЙ С ПОРОГОВЫМ ЗНАЧЕНИЕМ | |
| RU2504074C1 (ru) | Одноразрядный полный сумматор с многозначным внутренним представлением сигналов | |
| RU2604682C1 (ru) | Rs-триггер | |
| RU2553070C1 (ru) | K-значный логический элемент "минимум" | |
| RU2568385C1 (ru) | k-ЗНАЧНЫЙ ЛОГИЧЕСКИЙ ЭЛЕМЕНТ "МАКСИМУМ" | |
| RU2693590C1 (ru) | Токовый пороговый логический элемент обратного циклического сдвига | |
| RU2701108C1 (ru) | Токовый пороговый логический элемент "неравнозначность" | |
| RU2513717C1 (ru) | Логический элемент "2-и" с многозначным внутренним представлением сигналов |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| MM4A | The patent is invalid due to non-payment of fees |
Effective date: 20160501 |